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JP2005191213A - 半導体チップパッケージ及びマルチチップパッケージ - Google Patents

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JP2005191213A
JP2005191213A JP2003429531A JP2003429531A JP2005191213A JP 2005191213 A JP2005191213 A JP 2005191213A JP 2003429531 A JP2003429531 A JP 2003429531A JP 2003429531 A JP2003429531 A JP 2003429531A JP 2005191213 A JP2005191213 A JP 2005191213A
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bonding
electrode
chip package
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Norio Takahashi
紀夫 高橋
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Oki Electric Industry Co Ltd
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Abstract

【課題】マルチチップパッケージの信頼性を向上させる。
【解決手段】半導体チップの主表面に設けられた各第１電極パッド１６ａと当該主表面の上方領域に形成された第１のボンディングパッド２０ａ及び第１の中央ボンディングパッド１８ａとが、第１の再配線層２４によってそれぞれ１対１の対応関係で電気的に接続されており、各第２電極パッド１７ｂと当該主表面の上方領域に形成された第２のボンディングパッド２２ｂ及び第２の中央ボンディングパッド１８ｂとが、第２の再配線層２６によってそれぞれ１対１の対応関係で電気的に接続された半導体チップパッケージ１００を複数個積層させてマルチチップパッケージとする。
【選択図】図１

Description

この発明は、半導体チップパッケージ及び当該半導体チップパッケージを複数具えるマルチチップパッケージに関する。
半導体装置の多機能化による高密度実装を目的として、１つのパッケージ内に複数個の半導体チップを当該半導体チップの厚み方向に積層、すなわちスタックさせた半導体チップスタック型パッケージが知られている。
このような半導体チップ積層型パッケージの一例として、スタック型マルチチップパッケージがある。スタック型マルチチップパッケージとは、基板上に、複数個の半導体チップを当該半導体チップの厚み方向に積層された状態で搭載されており、各半導体チップの電極パッドと基板上の電気接続部とが、ワイヤボンディングによってそれぞれ電気的に接続された構成である。
このようなスタック型マルチチップパッケージとして、ワイヤボンディングによって接続可能な範囲を超えて離間された半導体チップと基板とを電気的に接続するために、ある半導体チップの電極パッドが、他の半導体チップの電極パッドに中継するための中継用電極パッドとして設けられた構成が知られている（例えば、特許文献１参照）。
また、半導体チップ積層型パッケージの生産性等の向上を目的として、例えば、同一構造かつ同一機能を有する複数個の半導体チップが階段状にずらして積層されており、露出された各半導体チップの電極パッドとリードとが、ワイヤボンディングによって電気的に接続された構成が知られている（例えば、特許文献２参照）。
また、半導体チップの外形の大きさやボンディングパッドの位置が、互い異なる２つの半導体チップを積層するために、２つの半導体チップ間に、配線がその表面側に形成された配線シートを挟み込む構成が知られている（例えば、特許文献３参照）。
また、積層された複数個の半導体チップのうち、基板上に形成された導体パターンに近い下側に配置された半導体チップの電極パッドの形状が、通常の電極パッドよりも大きな矩形状であり、これらが半導体チップの縁部に沿って形成された構成が知られている。この大きめに形成されている電極パッドには、上側に配置された半導体チップの電極パッドと電気的に接続されるボンディングワイヤと、基板側に形成された電極パッドと接続されるボンディングワイヤとが接続されている（例えば、特許文献４参照）。
特開２００１−１９６５２９号公報 特開２００１−２９８１５０号公報 特開２００１−７２７８号公報 特開２００２−１１０８９８号公報
しかしながら、従来のスタック型マルチチップパッケージには、以下に述べるような問題点があった。
例えば、複数個の半導体チップを階段状にずらして積層させた構造では、庇状に突出した半導体チップ部分の下側は、他の半導体チップによって支持されていない状態である。
そのため、この庇状に突出した半導体チップ上にワイヤボンディングするに当たり、半導体チップの曲げ強度が弱いことから庇の根元部分に応力がかかり、半導体チップの庇の根元の部分が割れる場合がある。
また、半導体チップの曲げ強度が弱いことから、ボンディング時において電極パッドとバンプとの接合力が不十分となり、パッケージの信頼性の低下を招く場合がある。
また、基板上に積層された半導体チップを樹脂封止するに当たり、半導体チップの曲げ強度が弱いことから、封止剤が含有するフィラーによる応力集中によって半導体チップにクラックが発生する場合がある。
さらに、各半導体チップとリード或いは基板とを、それぞれボンディングワイヤによって直接接続する場合には、ボンディングワイヤの長さが長くなってしまう。
その結果、半導体チップを封止する封止樹脂等の流動性によって、ボンディングワイヤが変形していわゆるワイヤ流れが発生する。その結果、ワイヤ同士が接触して短絡や断線等の誤動作を起こす場合がある。
そこで、ワイヤ流れによる誤動作を回避するために、ワイヤの長さをパッケージの高さ方向でそれぞれ異なる長さとし、３次元的にワイヤ同士の接触を回避する方法が提案されている。しかし、この場合、パッケージの厚みが増してしまうため、パッケージの薄型化には適さない。
そこで、この発明は、従来よりも信頼性の高いマルチチップパッケージ及び当該マルチチップパッケージを構成する半導体チップパッケージを提供することを主たる目的とする。
この発明は、上記課題に鑑みてなされてものであり、この発明の半導体チップパッケージによれば、下記のような構成上の特徴を有する。
すなわち、この発明の半導体チップパッケージは、方形状の主表面を有する半導体チップを具えている。そして、この主表面に、当該主表面を画成する第１の辺に沿って平行に第１の電極パッド群が設けられている。さらに、主表面に、当該主表面を画成するとともに第１の辺と対向する第２の辺に沿って平行に第２の電極パッド群が設けられている。第１の電極パッド群は、複数の第１の電極パッドを含んでいる。また、第２の電極パッド群は、複数の第２の電極パッドを含んでいる。
また、主表面のうちの第１及び第２の電極パッド群との間の領域であってかつ第１の電極パッド群寄りの位置に、第１の電極パッド群と平行に中央ボンディングパッド群が設けられている。中央ボンディングパッド群は、第１の電極パッドの各々に対応して複数設けられた複数の第１の中央ボンディングパッドと、第２の電極パッドの各々に対応して複数設けられた複数の第２の中央ボンディングパッドを具えている。
また、主表面のうちの第１の電極パッド群と第１の辺との間の領域に、当該第１の辺と平行に第１のボンディングパッド群が設けられている。第１のボンディングパッド群は、第１の電極パッドの各々に対応して設けられた、複数の第１のボンディングパッドを含んでいる。また、主表面のうちの第２の電極パッド群と第２の辺との間の領域に、当該第２の辺と平行に第２のボンディングパッド群が設けられている。第２のボンディングパッド群は、第２の電極パッドの各々に対応して設けられた、複数の第２のボンディングパッドを含んでいる。
また、第１の電極パッドと、第１の中央ボンディングパッド及び第１のボンディングパッドとが、第１の再配線層によって１対１の対応関係で電気的に接続されている。また、第２の電極パッドと、第２の中央ボンディングパッド及び前記第２のボンディングパッドとが、第２の再配線層によって１対１の対応関係で電気的に接続されている。
また、主表面上には、第１及び第２の中央ボンディングパッドの頂面と、第１及び第２のボンディングパッドの頂面とをそれぞれ露出させる厚みで、チップ封止用の封止層が形成されている。
この構成によれば、封止層を具える半導体チップパッケージであるため、半導体チップのみに比べて曲げ強度が補強される。
そのため、例えば、当該半導体チップパッケージを、階段状にずらして積層させるマルチチップパッケージに適用する場合には、庇状に突出した部分に対するワイヤボンディングにおいて庇の根元への応力集中を緩和することができる。
さらに、庇状に突出した部分でのバンプの接合力を十分確保できるので、封止樹脂が含有するフィラーに起因するクラックの発生を抑制できる。
また、例えば、当該半導体チップパッケージを、階段状にずらして積層させるマルチパッケージに適用する場合には、半導体チップパッケージ間のパッド同士をワイヤによって接続することが可能となる。よって、各半導体チップパッケージと基板との間の電気的な接続を、他の半導体チップパッケージのパッドを経由して行うことができる。
その結果、各半導体チップと基板との間をボンディングワイヤによってそれぞれ直接に接続する場合に比べて、ボンディングワイヤの長さを短縮できるうえに、ボンディングワイヤの高さを低くすることができる。
よって、複数のボンディングワイヤ同士が接触することのないワイヤレイアウトを実現でき、ワイヤ流れによる短絡や断線等による誤動作の発生を抑制することができる。
以上のことから、従来よりも高信頼性なマルチチップパッケージを実現することができる。
以下、図を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
＜第１の実施の形態＞
図１から図４を参照して、この発明の第１の実施の形態に係る半導体チップパッケージ及びマルチチップパッケージについて説明する。
図１は、この実施の形態の半導体チップパッケージ１００の一構成例を概略的に示す平面図である。図２（Ａ）は、図１の破線部分IIＡ-IIＡ線に沿って切断して得られる切り口（すなわち、断面）を示す概略図である。図２（Ｂ）は、図１の破線部分IIＢ-IIＢ線に沿って切断して得られる切り口を示す概略図である。図３は、この実施の形態のマルチチップパッケージ１０００の一構成例を概略的に示す斜視図である。また、図４（Ａ）は、図３の破線部分IVＡ-IVＡ線に沿って切断して得られる切り口を示す概略図である。図４（Ｂ）は、図３の破線部分IVＢ-IVＢ線に沿って切断して得られる切り口を示す概略図である。
図１及び図２に示すように、半導体チップパッケージ１００が具える半導体チップ１２は、方形状ここでは長方形の半導体チップの主表面１２ａを有する。この半導体チップの主表面１２ａは、互いに対向する一組の第１の辺１４ａ及び第２の辺１４ｂを含んでいる。この構成例では、第１及び第２の辺１４ａ及び１４ｂを長尺方向に対向する２つの辺とする。
半導体チップ１２の主表面１２ａには、第１の辺１４ａに沿って第１の電極パッド群１６が設けられており、第２の辺１４ｂに沿って第２の電極パッド群１７が設けられている。
第１の電極パッド群１６には、複数の第１の電極パッド１６ａが所定間隔毎に第１の辺１４ａに沿って配置されている。また、第２の電極パッド群１７には、複数の第２の電極パッド１７ｂが所定間隔毎に第２の辺１４ｂに沿って配置されている。この構成例では、これら第１及び第２の電極パッド１６ａ及び１７ｂは、それぞれ同一間隔で一直線上に配列されている。第１及び第２の電極パッド（１６ａ、１７ｂ）は、半導体チップ１２に作り込まれた回路素子（不図示）と各々電気的に接続されており、また、これら第１及び第２の電極パッド（１６ａ、１７ｂ）は、アルミニウム（Ａｌ）等の導電性材料によって形成されている。尚、図中では、便宜上、第１及び第２の電極パッド（１６ａ、１７ｂ）が各々５個ずつ図示されているがこれに限定されるものではない。また、第１及び第２の電極パッド（１６ａ、１７ｂ）の形状や配置間隔も、半導体チップパッケージの目的や設計等に応じて任意好適に変更可能である。
さらに、この構成例では、半導体チップ１２の主表面１２ａに、中央ボンディングパッド群（以下、単に中央パッド群と称する場合がある。）１８が設けられている。中央パッド群１８は、第１及び第２の電極パッド群（１６、１７）に挟まれる位置であって、第１の電極パッド群１６寄り、すなわち第１の電極パッド１６ａ近傍に、第１の電極パッド群１６に沿うように中央パッド群１８は、第１の電極パッド１６ａに対応する第１の中央ボンディングパッド（以下、単に第１の中央パッドと称する場合がある。）１８ａと、第２の電極パッド１７ｂに対応する第２の中央ボンディングパッド（以下、単に第２の中央パッドと称する場合がある。）１８ｂとによって構成されている。この構成例では、第１及び第２の中央パッド（１８ａ、１８ｂ）が交互にかつ所定間隔毎、例えば同一間隔で一直線上に配置されている。
また、第１の辺１４ａと第１の電極パッド群１６との間には、第１の辺１４ａに沿って第１のボンディングパッド群（以下、単に第１のパッド群と称する場合がある。）２０が設けられている。第１のパッド群２０には、第１の電極パッド１６ａの各々に対応して設けられた複数の第１のボンディングパッド（以下、単に第１のパッドと称する場合がある。）２０ａが所定間隔毎、例えば同一間隔で一直線上に配置されている。
また、第２の辺１４ｂと第２の電極パッド群１７との間には、第２の辺１４ｂに沿って第２のボンディングパッド群（以下、単に第２のパッド群と称する場合がある。）２２が設けられている。第２のパッド群２２には、第２の電極パッド１７ｂの各々に対応して設けられた複数の第２のボンディングパッド（以下、単に第２のパッドと称する場合がある。）２２ｂが、第２の辺１４ｂに沿って所定間隔毎、例えば同一間隔で一直線上に配置されている。尚、第１及び第２の中央パッド（１８ａ、１８ｂ）や第１及び第２のパッド（２０ａ、２２ｂ）の形状や配置間隔は、半導体チップパッケージの仕様等に応じて任意好適に変更することができる。第１及び第２の電極パッド（１６ａ、１７ｂ）は、アルミニウム（Ａｌ）によって形成されている。また、第１及び第２の中央パッド（１８ａ、１８ｂ）や、第１及び第２のボンディングパッド（２０ａ、２２ｂ）は、柱状形状に形成された銅（Ｃｕ）の頂面上に銀（Ａｇ）からなる接合部を設けた構造、または柱状形状に形成されたＣｕの頂面上にニッケル（Ｎｉ）またはチタン（Ｔｉ）をバリアメタルとした金（Ａｕ）からなる接合部を設けた構造としても良い。
このように、この構成例では、第１の辺１４ａと第２の辺１４ｂとの間に、第１の辺１４ａ側から順に、第１のパッド群２０、第１の電極パッド群１６、中央パッド群１８、第２の電極パッド群１７及び第２のパッド群２２がそれぞれ平行に配列している。
そして、第１の電極パッド１６ａに対して、第１の中央パッド１８ａ及び第１のパッド２０ａとが、第１の再配線層２４によって、それぞれ１対１の対応関係で電気的に接続されている。
また、第２の電極パッド１７ｂに対して、第２の中央パッド１８ｂ及び第２のパッド２２ｂとが、第２の再配線層２６によって、それぞれ１対１の対応関係で電気的に接続されている。第１及び第２の再配線層（２４、２６）は、銅等の導電性材料によって形成されている。
また、図２（Ａ）に示すように、半導体チップ１２の主表面１２ａには、内部の回路素子（不図示）と電気的に接続された第１の電極パッド１６ａが形成されている。そして、半導体チップの主表面１２ａ上には、第１の電極パッド１６ａの頂面を露出させるように、絶縁膜３０が形成されている。絶縁膜３０は、例えば、シリコン窒化膜からなるパッシベーション膜とポリイミド膜からなる保護膜とが順次に形成された膜である。そして、第１の電極パッド１６ａの各々は、各第１の電極パッド１６ａ上から絶縁膜３０上にわたって延在する第１の再配線層２４を経由して、接続先として割り当てられている第１の中央パッド１８ａ及び第１のパッド２０ａと電気的に接続されている。第１の中央パッド１８ａは、半導体チップの主表面１２ａのうちの第１及び第２の電極パッド群（１６、１７）との間の領域に設けられている。特に、第１の中央パッド１８ａは、第１の電極パッド群１６寄りの領域に、第１の電極パッド群１６に接近してこれと対向する位置に設けられている。また、第１のパッド２０ａは、半導体チップの主表面１２ａのうちの第１の電極パッド群１６と第１の辺１４ａとの間の領域に設けられている。特に、第１のパッド２０ａは、第１の辺１４ａに接近してこれと対向する位置に設けられている。
図２（Ｂ）に示すように、半導体チップ１２の主表面１２ａには、内部の回路素子（不図示）と電気的に接続された第１の電極パッド１７ｂが形成されている。そして、半導体チップの主表面１２ａ上には、図２（Ａ）と同様に、第１の電極パッド１７ｂの頂面を露出させるように、絶縁膜３０が形成されている。そして、第２の電極パッド１７ｂの各々は、各第２の電極パッド１７ｂ上から絶縁膜３０上にわたって延在する第２の再配線層２６を経由して、接続先として割り当てられている第２の中央パッド１８ｂ及び第２のパッド２２ｂと電気的に接続されている。第２の中央パッド１８ｂは、半導体チップの主表面１２ａのうちの第１及び第２の電極パッド群（１６、１７）との間の領域に設けられている。特に、第２の中央パッド１８ｂは、第１の電極パッド群１６寄りの領域に、第１の電極パッド群１６に接近してこれと対向する位置に設けられている。また、第２のパッド２２ｂは、半導体チップの主表面１２ａのうちの第２の電極パッド群１７と第２の辺１４ｂとの間の領域に設けられている。特に、第２のパッド２２ｂは、第２の辺１４ｂに接近してこれと対向する位置に設けられている。
このように、上述したそれぞれのパッドの配置構造によれば、第１の中央パッド１８ａ及び第１のパッド２０ａの各々を、第１の再配線層２４によって、第１の電極パッド１６ａの位置に依存せずに、半導体チップ１２より上側のシフトされた所定位置に再配置することが可能となる。同様に、第２の中央パッド１８ｂ及び第２のパッド２２ｂの各々を、第２の再配線層２６によって、第２の電極パッド１７ｂの位置に依存せずに、半導体チップ１２より上側のシフトされた所定位置に再配置することが可能となる。
また、図２（Ａ）及び（Ｂ）に示すように、半導体チップ１２の主表面１２ａの上側には、エポキシ樹脂等による封止層３３が形成されている。この封止層３３は、絶縁膜３０、第１の再配線層２４及び第２の再配線層２６等を埋め込み、かつ第１及び第２の中央パッド（１８ａ、１８ｂ）や第１及び第２のパッド（２０ａ、２２ｂ）の頂面をそれぞれ露出させて設けられている。尚、第１及び第２の電極パッド（１６ａ、１７ｂ）は、Ａｌによって形成されている。また、第１及び第２の中央パッド（１８ａ、１８ｂ）や、第１及び第２のボンディングパッド（２０ａ、２２ｂ）は、柱状形状に形成されたＣｕの頂面上にＡｇからなる接合部を設けた構造、または柱状形状に形成されたＣｕの頂面上にＮｉまたはＴｉをバリアメタルとしたＡｕからなる接合部を設けた構造としても良い。
続いて、図３及び図４（Ａ）及び（Ｂ）を参照して、上述した構成を有する半導体チップパッケージが複数積層されたマルチチップパッケージ１０００について説明する。
この実施の形態のマルチチップパッケージ１０００は、直方体形状の基板４０の矩形状の搭載面４０ａに、上述した構成の第１及び第２の半導体チップパッケージ（１００ａ、１００ｂ）が当該半導体チップパッケージの厚み方向（図中、Ｚ方向）に積層された積層体１１０を搭載して、構成されている。 尚、この構成例における積層体は、第１及び第２の半導体チップパッケージを積層させた構成であるが、これに限定されるものではなく、３個以上の半導体チップパッケージを積層させた構成であっても良い。さらに、積層体のうち、最上段すなわち基板から最も離間された半導体チップパッケージ以外を、仕様等に応じて半導体チップとした構成であっても良い。半導体チップを積層させた構成とすることにより、マルチチップパッケージ全体の薄型化を進めることができる。また、積層体の態様は階段状のみに限定されるものではなく、目的や設計等に応じて種々の態様とすることができる。
基板の搭載面４０ａは、積層体１１０と対向する対向領域４０１ａと、当該対向領域４０１ａを挟んで隣接する一対の第１及び第２の非対向領域（４０２ａ、４０３ａ）とを具えている。ここでの第１及び第２の非対向領域（４０２ａ、４０３ａ）は、マルチチップパッケージ１０００を上方から平面的に見たときに、基板の搭載面４０ａとチップ積層体１１０とが重ならない領域である。ここでは、非対向領域（４０２ａ、４０３ａ）を、第１及び第２の辺（１４ａ、１４ｂ）と直交する方向において対向領域４０１ａを挟む位置とする。
対向領域４０１ａには、チップ積層体１１０が、第１及び第２の半導体チップパッケージ（１００ａ、１００ｂ）の各々の半導体チップの主表面１２ａが互いに同一方向（図中、Ｚ方向）を向き、かつ各々の第１の辺１４ａを含む側面１４ａａが互いに同一方向（図中、−Ｙ方向）を向くように設けられている。さらに、第１の半導体チップパッケージ１００ａの中央パッド群１８が露出するように、第２の半導体チップ１００ｂが、第１の半導体チップパッケージ１００ａの表面上に、第１の辺１４ａから前記第２の辺１４ｂに向かう方向（図中、Ｙ方向）にずれて積層されている。
尚、搭載面４０ａと第１の半導体チップパッケージ１００ａとの間、及び第１の半導体チップパッケージ１００ａと第２の半導体チップパッケージ１００ｂとの間は、ダイスボンド剤からなる接着層４２によって接着されて固定されている。
この第１の非対向領域４０２ａには、第１のパッド２０ａの各々に対応する第３のボンディングパッド（以下、単に第３のパッドと称する場合がある。）４５が、第１の辺１４ａに沿って所定間隔毎、例えば同一間隔で一直線上に配置されている。また、第２の非対向領域４０３ａには、第２のパッド２２ｂの各々に対応する第４のパッド４７が、第２の辺１４ｂに沿って所定間隔毎、例えば、同一間隔で一直線上に配置されている。尚、各第３及び第４のパッド（４５、４７）の各々は、例えば、基板４０の搭載面４０ａと当該搭載面４０ａの裏面４０ｂとの間を貫通する導電性のコンタクト４８を介して、半田ボール等の外部端子４９と電気的に接続されている（図４参照）。
この構成例では、基板４０の第１の非対向領域４０２ａにおける第３のボンディングパッド４５と、第１の半導体チップパッケージ１００ａの第１のパッド２０ａとが、第１のボンディングワイヤ５１によって１対１の対応関係で個別に接続されている。
また、第１の導体チップパッケージ１００ａの第１の中央パッド１８ａと、第２の半導体チップパッケージ１００ｂの第１のパッド２０ａとが、第２のボンディングワイヤ５２によって１対１の対応関係で個別に接続されている。
また、第１の半導体チップパッケージ１００ａの第２の中央パッド１８ｂと、第２の半導体チップパッケージ１００ｂの第２の中央パッド１８ｂとが、第３のボンディングワイヤ５３によって１対１の対応関係で個別に接続されている。
また、第２の半導体チップパッケージ１００ｂの第２のパッド２２ｂと、基板４０の第２の非対向領域４０３ａにおける第４のボンディングパッド４７とが、第４のボンディングワイヤ５４によって１対１の対応関係で個別に接続されている。
尚、ボンディングワイヤによる接続関係は、上述の組み合わせのみに限定されない。よって、例えば、第１の半導体チップパッケージ１００ａの第１の中央パッド１８ａと、第２の半導体チップパッケージ１００ｂの第１の中央パッド１８ａとを接続することも可能であるが、ワイヤ長を短縮することが可能な位置にあるパッド同士を接続するのが好適である。さらに、ボンディングワイヤを接続する順番もまた限定されない。すなわち、例えば、第１の半導体チップパッケージ１００ａの第１の中央パッド１８ａから、第２の半導体チップパッケージ１００ｂの第１の中央パッド１８ａへ接続するか、あるいは、第２の半導体チップパッケージ１００ｂの第１の中央パッド１８ａから第１の半導体チップパッケージ１００ａの第１の中央パッド１８ａかは限定されない。また、ここでの各ボンディングワイヤ及びバンプは、金（Ａｕ）によって形成されている。
また、図４（Ａ）及び（Ｂ）に示すように、この構成例におけるマルチチップパッケージは、主として、基板の搭載面４０ａ上に搭載されている、第１及び第２の半導体チップパッケージ（１００ａ、１００ｂ）や、第１、第２、第３及び第４のボンディングワイヤ（５１、５２、５３、５４）が、モールド樹脂等による封止部５９によって封止されている。尚、上記の構成例では、２つの半導体チップパッケージが積層されたマルチチップパッケージにつき説明したが、これに限定されるものではない。よって、目的や仕様等に応じて３つ以上の半導体チップパッケージが積層されたマルチチップパッケージとすることも可能である。
上述した説明から明らかなように、この実施の形態のマルチチップパッケージは、複数の半導体チップパッケージを階段状に積層させた構成である。
また、半導体チップパッケージを構成する再配線層は、ウェハプロセス終了後のアセンブリプロセスで形成すれば良いことから、ウェハプロセスにおける電極パッドや配線のレイアウトの変更が不要である。
よって、既存の半導体チップを用いて、この実施の形態のマルチチップパッケージを実現することができる。
また、この実施の形態のマルチチップパッケージでは、半導体チップパッケージ間のパッド同士もワイヤによって接続可能である。よって、各半導体チップパッケージと基板との間の電気的な接続を、他の半導体チップパッケージのパッドを介して実施可能である。
その結果、従来のように、各半導体チップと基板との間をボンディングワイヤによって直接接続する場合に比べ、ボンディングワイヤの長さを短縮できるうえに、ボンディングワイヤの高さを低くすることができる。
よって、ボンディングワイヤ同士が接触することのないワイヤレイアウトを実現できるので、ワイヤ流れによる短絡や断線等による誤動作の発生を抑制することができる。
さらに、封止層等を具える半導体チップパッケージであることから、半導体チップのみに比べて曲げ強度が補強される。
その結果、当該半導体チップパッケージを、階段状に積層させるマルチパッケージに適用する場合には、庇状に突出した部分に対するワイヤボンディング時に庇の根元部分が応力で割れる懸念がない。
さらに、庇状に突出した部分でのバンプの接合力を十分確保できるので、封止樹脂が含有するフィラーに起因するクラックの発生を抑制できる。
よって、従来よりも高信頼性なマルチチップパッケージを実現することができる。
＜第２の実施の形態＞
図５から図８を参照して、この発明の第２の実施の形態に係る半導体チップパッケージ及びマルチチップパッケージについて説明する。
図５（Ａ）及び（Ｂ）は、この実施の形態の半導体チップ構造体２００及び半導体チップパッケージ２５０の一構成例をそれぞれ概略的に示す平面図である。図６（Ａ）は、図５（Ａ）の破線部分VIＡ−VIＡ線に沿って切断して得られる切り口を示す概略断面図である。図６（Ｂ）は、図５（Ｂ）の破線部分VIＢ−VIＢ線に沿って切断して得られる切り口を示す概略断面図である。図７（Ａ）は、この実施の形態のマルチチップパッケージ２０００の一構成例を概略的に示す斜視図である。また、図７（Ｂ）は、図７（Ａ）に示すマルチチップパッケージ２０００を裏側から見た斜視図である。図８は、図７（Ａ）の破線部分VIII−VIII線に沿って切断して得られる切り口を示す概略断面図である。
この実施の形態では、マルチチップパッケージ２０００を構成する一対の同一構造かつ同一機能を有する半導体チップ構造体のうち、一方の半導体チップ構造体がパッケージ構造を有している点、及び、双方の半導体チップの裏面同士がそれぞれ向かい合うように積層されている点が、第１の実施の形態との主な相違点である。また、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略することもある。
図５（Ａ）に示すように、半導体チップ構造体２００は、第１の実施の形態と同様に、半導体チップ１２の主表面１２ａに、第１の辺１４ａに沿って複数の第１の電極パッド１６ａが所定間隔毎、例えば同一間隔で一直線上に配置された第１の電極パッド群１６が形成されている。また、半導体チップの主表面１２ａに、第２の辺１４ｂに沿って複数の第２の電極パッド１７ｂが所定間隔毎、例えば同一間隔で一直線上に配置された第２の電極パッド群１７が形成されている。
ここでは、第１の電極パッド群１６が具える各第１の電極パッド１６ａに、第１の方向（図中、Ｐ方向）に向かって順に、Ａ１からＡｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５とする。）の番号を付して示してある。また、第２の電極パッド群１７が具える各第２の電極パッド１７ｂに、第２の方向（図中、同じくＰ方向）に向かって順に、Ｂ１からＢｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５とする。）の番号を付して示してある。
一方、図５（Ｂ）に示すように、半導体チップパッケージ２５０は、図５（Ａ）と同様に、半導体チップ１２の主表面１２ａに、第１の辺１４ａに沿って第１の電極パッド群１６が設けられており、第２の辺１４ｂに沿って第２の電極パッド群１７が設けられている。また、図５（Ａ）と同様に、第１の電極パッド１６ａの各々にＡ１〜Ａ５の番号を付して示してある。また、第２の電極パッド１７ｂの各々にＢ１〜Ｂ５の番号を付して示してある。
さらに、第１の辺１４ａと第１の電極パッド群１６との間に、第１の辺１４ａに沿って第１のボンディングパッド群（以下、単に第１のパッド群と称する場合がある。）３１が設けられている。第１のパッド群３１には、第１の電極パッド１６ａの各々に対応して設けられた複数の第１のボンディングパッド（以下、単に第１のパッドと称する場合がある。）３１ａが所定間隔毎に配置されている。
ここでは、第１の辺１４ａと第１の電極パッド群１６との間の領域に、当該第１の辺１４ａと平行に第１の電極パッド１６ａの各々に対応してｎ（ｎは２以上の整数）番目から１番目までの逆の順に第１のパッド３１ａが設けられている。すなわち、各第１のパッド３１ａには、第１の方向（図中、Ｐ方向）とは逆の方向から順に、ＡＡ１からＡＡｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、ＡＡ１、ＡＡ２、ＡＡ３、ＡＡ４、ＡＡ５とする。）の番号を付して示してある。
また、第２の辺１４ｂと第２の電極パッド群１７との間に、第２の辺１４ｂに沿って第２のボンディングパッド群（以下、単に第２のパッド群と称する場合がある。）３２が設けられている。第２のパッド群３２には、第２の電極パッド１７ｂの各々に対応して設けられた複数の第２のボンディングパッド（以下、単に第２のパッドと称する場合がある。）３２ｂが、第２の辺１４ｂに沿って所定間隔毎に配置されている。
ここでは、第２の辺１４ｂと第２の電極パッド群１７との間の領域に、当該第２の辺１４ｂと平行に第２の電極パッド１７ｂの各々に対応してｎ（ｎは２以上の整数）番目から１番目までの逆の順に第２のパッド３２ｂが設けられている。すなわち、各第２のパッド３２ｂには、第２の方向（図中、同じくＰ方向）とは逆の方向から、ＢＢ１からＢＢｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、ＢＢ１、ＢＢ２、ＢＢ３、ＢＢ４、ＢＢ５とする。）の番号を付して示してある。
そして、Ａｉ（ｉは１からｎの整数）番目の第１の電極パッド１６ａと、ＡＡｉ（ｉは１からｎの整数）番目の第１のパッド３１ａとが、第１の再配線層３４によってそれぞれ１対１の対応関係で電気的に接続されている。また、Ｂｉ（ｉは１からｎの整数）番目の第２の電極パッド１７ｂと、ＢＢｉ（ｉは１からｎの整数）番目の第２のパッド３２ｂとが、第２の再配線層３６によってそれぞれ１対１の対応関係で電気的に接続されている。
また、図６（Ａ）及び（Ｂ）に示すように、半導体チップ１２の主表面１２ａには、内部の回路素子（不図示）と電気的に接続された、Ａｉ（ｉは１からｎの整数）番目の第１の電極パッド１６ａと、Ｂｉ（ｉは１からｎの整数）番目の第２の電極パッド１７ｂが形成されている。
また、図６（Ｂ）に示すように、Ａｉ（ｉは１からｎの整数）番目の第１の電極パッド１６ａが、各第１の電極パッド１６ａ上から絶縁膜３０上にわたって延在する第１の再配線層３４によって、接続先として割り当てられているＡＡｉ（ｉは１からｎの整数）番目の第１のパッド３１ａと電気的に接続されている。第１のパッド３１ａは、半導体チップの主表面１２ａのうちの第１の電極パッド群１６と第１の辺１４ａとの間の領域に設けられている。特に、この第１のパッド３１ａは、第１の辺１４ａに接近して第１の辺１４ａと対向する位置に設けられている。
また、Ｂｉ（ｉは１からｎの整数）番目の第２の電極パッド１７ｂが、各第２の電極パッド１７ｂ上から絶縁膜３０上にわたって延在する第２の再配線層３６によって、接続先として割り当てられているＢＢｉ（ｉは１からｎの整数）番目の第２のパッド３２ｂと電気的に接続されている。第２のパッド３２ｂは、半導体チップの主表面１２ａのうちの第２の電極パッド群１７と第２の辺１４ｂとの間の領域に設けられている。特に、第２のパッド３２ｂは、第２の辺１４ｂに接近して第２の辺１４ｂと対向する位置に設けられている。
また、半導体チップパッケージ２５０の半導体チップ１２の主表面１２ａの上側には、エポキシ樹脂等による封止層３３が形成されている。この封止層３３は、絶縁膜３０、第１の再配線層３４及び第２の再配線層３６等を埋め込み、かつ第１及び第２のパッド（３１ａ、３２ｂ）の頂面をそれぞれ露出させて設けられている。
続いて、図７（Ａ）及び及び図８を参照して、上述した構成を有する半導体チップ構造体２００及び半導体チップパッケージ２５０の積層体を具えた、マルチチップパッケージ２０００について説明する。
この実施の形態のマルチチップパッケージ２０００は、直方体形状のダイパッド６０の矩形状の主表面６０ａ上に、半導体チップ構造体２００が搭載されている。一方、ダイパッド６０の主表面６０ａと対向する裏面６０ｂ上には、半導体チップパッケージ２５０が搭載されている。この構造体２００及びパッケージ２５０の、長尺方向と直交する両端面又は両側面をそれぞれ１４ａａ及び１４ｂｂとする。また、第パッド６０の長尺方向と直交する両端面又は両側面を６０ａａ及び６０ｂｂとする。
このとき、半導体チップ構造体２００と半導体チップパッケージ２５０とを、ダイパッド６０を介在させて、双方が具える半導体チップ１２の裏面１２ｂ同士を互いに向かい合わせ、かつ各々の第１の辺１４ａを含む側面１４ａａを同一方向（図中、Ｙ方向）に向けて設けてある（図８参照）。尚、ダイパッド６０と半導体チップ構造体２００との間、及びダイパッド６０と半導体チップパッケージ２５０との間は、ダイスボンド剤からなる接着層４２によって、接着され固定されている。
また、ダイパッド６０を、その両側面（６０ａａ、６０ｂｂ）側から挟む位置であって、かつそれぞれの側面を対向させて延在する複数の導体部としてのリード部６２が設けられている。すなわち、一対の半導体チップ構造体を上方から平面的に見たとき、一対の半導体チップ構造体の第１及び第２の辺（１４ａ、１４ｂ）側の側面（１４ａａ、１４ｂｂ）に対向する位置に、第１及び第２の辺（１４ａ、１４ｂ）と直交する方向に延在する複数の導体部としてのリード部６２が設けられている。尚、このリード部６２のうちモールド樹脂等からなる封止部６３から露出された部分は、例えば、面実装型リード形状の一つであるガルウィングリード形状に折り曲げ成型されている（図８参照）。
そして、半導体チップ構造体２００のＡｉ（ｉは１からｎの整数）番目の第１の電極パッド１６ａ、及び半導体チップパッケージ２５０のＡＡｉ（ｉは１からｎの整数）番目の第１のパッド３１ａは、それぞれ第１のボンディングワイヤ６６によって同一のリード部６２に接続されている。
また、半導体チップ構造体２００のＢｉ（ｉは１からｎの整数）番目の第２の電極パッド１７ｂ、及び半導体チップパッケージ２５０のＢＢｉ（ｉは１からｎの整数）番目の第２のパッド３２ｂは、それぞれ第２のボンディングワイヤ６８によって同一のリード部６２と接続されている。
また、図８に示すように、マルチチップパッケージ２０００は、主として、ダイパッド６０の表裏面（６０ａ、６０ｂ）上にそれぞれ搭載されている半導体チップ構造体２００、半導体チップパッケージ２５０、第１及び第２のボンディングワイヤ（６６、６８）及びリード部６２の一部が、モールド樹脂等による封止部６３によって封止されている。
上述した説明から明らかなように、この実施の形態のマルチチップパッケージは、ダイパッドを介して積層させた同一構造かつ同一機能を有する一対の半導体チップ構造体のうち、一方の半導体チップ構造体が、パッケージ構造を有している。
通常、 同一構造かつ同一機能を有する一対の半導体チップ構造体を、各半導体チップ構造体の半導体チップの裏面同士が互いに向かい合うように積層させた場合、電極パッドの配列順序が互いに逆向き状態となる。
ところが、この実施の形態によれば、一方の半導体チップ構造体が有する電極パッドを再配線層によって当該電極パッドの配列順序と逆転した順序、すなわち、向かい合う他方の半導体チップ構造体の電極パッドの配列順序と同じ向きになるように再配置させることにより、ミラーチップとして機能させることができる。
その結果、一対の半導体チップ間において対向位置にある電極パッドとボンディングパッド同士をそれぞれ同一のリード部にワイヤによって容易に接続でき、よって、一対の半導体チップ間において、同一の電極パッド同士を接続することができる。
すなわち、同一の電極パッドからの信号を同一のリードにより一括処理することが可能な構造であるため、効率的な信号処理が可能となる。
よって、既存の同一機能かつ同一構造を有する一対の半導体チップを用いてマルチチップパッケージを実現できるため、新たなミラーチップの作製が不要となる。
さらに、半導体チップパッケージを構成する再配線層は、ウェハプロセス終了後のアセンブリプロセスで形成すれば良いことから、ウェハプロセスにおける電極パッドや配線のレイアウトの変更が不要である。
さらに、封止層等を具える半導体チップパッケージであることから、半導体チップのみに比べてチップ表面が補強された構造となる。よって、例えば、チップを切断するときに発生する微小なシリコン片等が、チップ搭載時にチップ表面を傷付けることによる信頼性の低下を抑制することができる。
したがって、従来よりも高信頼性なマルチチップパッケージを実現することができる。
＜第３の実施の形態＞
図９（Ａ）及び（Ｂ）から図１２を参照して、この発明の第３の実施の形態に係る半導体チップパッケージ及びマルチチップパッケージについて説明する。
図９（Ａ）及び（Ｂ）は、この実施の形態の第１の半導体チップパッケージ３００及び第２の半導体チップパッケージ３５０の一構成例をそれぞれ概略的に示す平面図である。図１０（Ａ）は、図９（Ａ）の破線部分ＸＡ−ＸＡ線に沿って切断して得られる切り口を示す概略断面図である。図１０（Ｂ）は、図９（Ｂ）の破線部分ＸＢ−ＸＢ線に沿って切断して得られる切り口を示す概略断面図である。図１１（Ａ）は、この実施の形態のマルチチップパッケージ３０００の一構成例を概略的に示す斜視図である。また、図１１（Ｂ）は、図１１（Ａ）に示すマルチチップパッケージ３０００を裏側から見た斜視図である。図１２は、図１１（Ａ）の破線部分ＸII−ＸII線に沿って切断して得られる切り口を示す概略断面図である。
この実施の形態では、マルチチップパッケージ３０００を構成する一対の同一構造かつ同一機能を有する半導体チップ構造体の電極パッド群が、第１の辺及び第２の辺に挟まれかつこれら辺に平行な仮想線の両側に当該仮想線に沿って設けられている点、及び、双方の半導体チップ構造体がパッケージ構造を有している点が、第２の実施の形態との主な相違点である。
図９（Ａ）に示すように、この構成例では、第１の半導体チップパッケージ３００は、半導体チップ１２の主表面１２ａの領域を半導体チップ１２の長尺方向と直交する方向の線分で２つの領域に分けて考える。その場合、この半導体チップの主表面１２ａのうち、第１の辺１４ａと第２の辺１４ｂからの距離が等しい仮想線である中心線Ｑの両側の領域に、当該中心線Ｑに沿って第１の電極パッド群７０と第２の電極パッド群７２とがそれぞれ形成されている。
ここでは、第１の電極パッド群７０が具える複数の第１の電極パッド７０ａに、中心線Ｑと平行な第１の方向（図中、Ｒ方向）に向かって順に、Ｃ１からＣｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５とする。）の番号を付して示してある。
また、第２の電極パッド群７２が具える複数の第２の電極パッド７２ｂに、第２の方向（図中、同じくＲ方向）に向かって順に、１からＣｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５とする。）の番号を付して示してある。
さらに、第１の辺１４ａと第１の電極パッド群７０との間に、第１の辺１４ａに沿って第１のボンディングパッド群（以下、単に第１のパッド群と称する場合がある。）７４が設けられている。第１のパッド群７４には、第１の電極パッド７０ａの各々に対応して設けられた複数の第１のボンディングパッド（以下、単に第１のパッドと称する場合がある。）７４ａが、第１の辺１４ａに沿って所定間隔毎、例えば同一間隔で一直線上に配置されている。このとき各第１のパッド７４ａには、第１の方向（図中、Ｒ方向）に向かって順に、ＣＣ１からＣＣｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、ＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４、ＣＣ５とする。）の番号を付して示してある。
また、第２の辺１４ｂと第２の電極パッド群７２との間には、第２の辺１４ｂに沿って第２のボンディングパッド群（以下、単に第１のパッド群と称する場合がある。）７６が設けられている。第２のパッド群７６には、第２の電極パッド７２ｂの各々に対応して設けられた複数の第２のボンディングパッド（以下、単に第２のパッドと称する場合がある。）７６ｂが、第２の辺１４ｂに沿って所定間隔毎、例えば同一間隔で一直線上に配置されている。このとき各第２のパッド７６ｂには、第２の方向（図中、同じくＲ方向）に向かって順に、ＤＤ１からＤＤｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、ＤＤ１、ＤＤ２、ＤＤ３、ＤＤ４、ＤＤ５とする。）の番号を付して示してある。
そして、Ｃｉ（ｉは１からｎの整数）番目の第１の電極パッド７０ａと、ＣＣｉ（ｉは１からｎの整数）番目の第１のパッド７４ａとが、第１の再配線層８０によってそれぞれ１対１の対応関係で電気的に接続されている。また、Ｄｉ（ｉは１からｎの整数）番目の第２の電極パッド７２ｂと、ＤＤｉ（ｉは１からｎの整数）番目の第２のパッド７６ｂとが、第２の再配線層８２によってそれぞれ１対１の対応関係で電気的に接続されている。
一方、図９（Ｂ）に示すように、第２の半導体チップパッケージ３５０は、図９（Ａ）と同様に、半導体チップ１２の主表面１２ａに、第１及び第２の電極パッド群（７０、７２）を具えており、第１の電極パッド７０ａの各々にはＣ１〜Ｃ５の番号を付して示してある。また、第２の電極パッド７２ｂの各々にＤ１〜Ｄ５の番号を付して示してある。
さらに、第１の辺１４ａと第１の電極パッド群７０との間に、第１の辺１４ａに沿って第１のボンディングパッド群（以下、単に第１のパッド群と称する場合がある。）８４が設けられている。第１のパッド群８４には、第１の電極パッド７０ａの各々に対応して設けられた複数の第１のボンディングパッド（以下、単に第１のパッドと称する場合がある。）８４ａが、第１の辺１４ａに沿って所定間隔毎、例えば同一間隔で一直線上に配置されている。
ここでは、第１の辺１４ａと第１の電極パッド群７０との間の領域に、当該第１の辺１４ａと平行に第１の電極パッド７０ａの各々に対応してｎ（ｎは２以上の整数）番目から１番目までの逆の順に第１のパッド８４ａが設けられている。すなわち、各第１のパッド８４ａには、第１の方向（図中、Ｒ方向）とは逆の方向から順に、ＣＣＣ１からＣＣＣｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、ＣＣＣ１、ＣＣＣ２、ＣＣＣ３、ＣＣＣ４、ＣＣＣ５とする。）の番号を付して示してある。
また、第２の辺１４ｂと第２の電極パッド群７２との間に、第２の辺１４ｂに沿って第２のボンディングパッド群（以下、単に第２のパッド群と称する場合がある。）８６が設けられている。第２のパッド群８６には、第２の電極パッド７２ｂの各々に対応して設けられた複数の第２のボンディングパッド（以下、単に第２のパッドと称する場合がある。）８６ｂが、第２の辺１４ｂに沿って所定間隔毎、例えば同一間隔で一直線上に配置されている。
ここでは、第２の辺１４ｂと第２の電極パッド群７２との間の領域に、当該第２の辺１４ｂと平行に第２の電極パッド７２ｂの各々に対応してｎ（ｎは２以上の整数）番目から１番目までの逆の順に第２のパッド８６ｂが設けられている。すなわち、各第２のパッド８６ｂには、第２の方向（図中、同じくＲ方向）とは逆の方向から順に、ＤＤＤ１からＤＤＤｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、ＤＤＤ１、ＤＤＤ２、ＤＤＤ３、ＤＤＤ４、ＤＤＤ５とする。）の番号を付して示してある。
そして、Ｃｉ（ｉは１からｎの整数）番目の第１の電極パッド７０ａと、ＣＣＣｉ（ｉは１からｎの整数）番目の第１のパッド８４ａとが、第１の再配線層８８によってそれぞれ１対１の対応関係で電気的に接続されている。また、Ｄｉ（ｉは１からｎの整数）番目の第２の電極パッド７２ｂと、ＤＤＤｉ（ｉは１からｎの整数）番目の第２のパッド８６ｂとが、第２の再配線層９０によってそれぞれ１対１の対応関係で電気的に接続されている。
図１０（Ａ）及び（Ｂ）に示すように、半導体チップ１２の主表面１２ａ上には、内部の回路素子（不図示）と電気的に接続された、Ｃｉ（ｉは１からｎの整数）番目第１の電極パッド７０ａと、Ｄｉ（ｉは１からｎの整数）番目第２の電極パッド７２ｂが形成されている。
図１０（Ａ）では、Ｃｉ（ｉは１からｎの整数）番目の第１の電極パッド７０ａが、各第１の電極パッド７０ａ上から絶縁膜３０上にわたって延在する第１の再配線層８０によって、接続先として割り当てられているＣＣｉ（ｉは１からｎの整数）番目の第１のパッド７４ａと電気的に接続されている。第１のパッド７４ａは、第１の辺１４ａに沿うように第１の電極パッド７０ａの各々に対応して設けられている。
また、Ｄｉ（ｉは１からｎの整数）番目の第２の電極パッド７２ｂが、各第２の電極パッド７２ｂ上から絶縁膜３０上にわたって延在する第２の再配線層８２によって、接続先として割り当てられているＤＤｉ（ｉは１からｎの整数）番目の第２のパッド７６ｂと電気的に接続されている。
また、図１０（Ｂ）では、Ｃｉ（ｉは１からｎの整数）番目の第１の電極パッド７０ａが、各第１の電極パッド７０ａ上から絶縁膜３０上にわたって延在する第２の再配線層８８よって、接続先として割り当てられているＣＣＣｉ（ｉは１からｎの整数）番目の第１のパッド８４ａと電気的に接続されている。
また、Ｄｉ（ｉは１からｎの整数）番目の第２の電極パッド７２ｂが、各第２の電極パッド７２ｂ上から絶縁膜３０上にわたって延在する第２の再配線層９０によって、接続先として割り当てられているＤＤＤｉ（ｉは１からｎの整数）番目の第２のパッド８６ｂと電気的に接続されている。
また、第１及び第２の半導体チップパッケージ（３００、３５０）の半導体チップ１２の主表面１２ａの上側には、エポキシ樹脂等による封止層３３が形成されている。この封止層３３は、絶縁膜３０、第１の再配線層（８０、８８）及び第２の再配線層（８２、９０）等を埋め込み、かつ第１及び第２のパッド（７４ａ、８４ａ、７６ｂ、８６ｂ）の頂面をそれぞれ露出させて設けられている。
続いて、図１１（Ａ）及び（Ｂ）及び図１２を参照して、上述した構成を有する第１及び第２半導体チップパッケージ（３００、３５０）が積層された、マルチチップパッケージ３０００について説明する。
この実施の形態のマルチチップパッケージ３０００は、第２の実施の形態と同様に、直方体形状を有するダイパッド６０の矩形状の主表面６０ａ上に、第１の半導体チップパッケージ３００が搭載されている。一方、ダイパッド６０の裏面６０ｂ上には、第２の半導体チップパッケージ３５０が搭載されている。
第１及び第２の半導体チップパッケージ（３００、３５０）とを、ダイパッド６０を介在させて、双方が具える半導体チップ１２の裏面１２ｂ同士を互いに向かい合わせ、かつ各々の第１の辺１４ａを含む側面１４ａａを同一方向（図中、Ｙ方向）に向けて設けてある（図１２参照）。尚、ダイパッド６０と第１及び第２の半導体チップパッケージ（３００、３５０）との間は、ダイスボンド剤からなる接着層４２によって接着され固定されている。
そして、第１の半導体チップパッケージ３００のＣＣｉ（ｉは１からｎの整数）番目の第１のパッド７４ａ、及び第２の半導体チップパッケージ３５０のＣＣＣｉ（ｉは１からｎの整数）番目の第１のパッド８４ａは、第１のボンディングワイヤ９２によって、同一のリード部６２に接続されている。
また、第１の半導体チップパッケージ３００のＤＤｉ（ｉは１からｎの整数）番目の第２のパッド７６ｂ、及び第２の半導体チップパッケージ３５０のＤＤＤｉ（ｉは１からｎの整数）番目の第２のパッド８６ｂは、第２のボンディングワイヤ９４によって同一のリード部６２に接続されている。
また、図１２に示すように、マルチチップパッケージ３０００は、主として、ダイパッド６０の表裏面（６０ａ、６０ｂ）上にそれぞれ搭載されている第１及び第２半導体チップパッケージ（３００、３５０）、第１及び第２のボンディングワイヤ（９２、９４）及びリード部６２の一部が、モールド樹脂等による封止部６３によって封止されている。
この実施の形態によれば、第２の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態によれば、再配線層は、各半導体チップパッケージが具える電極パッドを、半導体チップの主表面の周縁に再配置する機能を兼ねている。これにより、ワイヤボンディングを簡便にかつ確実に行うことができる。
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
この発明の第１の実施の形態の半導体チップパッケージの構成要素の配置関係の一例の説明に供する概略平面図である。 （Ａ）及び（Ｂ）は、この発明の第１の実施の形態の半導体チップパッケージの説明に供する概略断面図である。 この発明の第１の実施の形態のマルチチップパッケージの説明に供する概略斜視図である。 （Ａ）及び（Ｂ）は、この発明の第１の実施の形態のマルチチップパッケージの説明に供する概略断面図である。 （Ａ）及び（Ｂ）は、この発明の第２の実施の形態の半導体チップ構造体及び半導体チップパッケージの構成要素の配置関係の一例の説明に供する概略平面図である。 （Ａ）及び（Ｂ）は、この発明の第２の実施の形態の半導体チップ構造体及び半導体チップパッケージの説明に供する概略断面図である。 （Ａ）及び（Ｂ）は、この発明の第２の実施の形態のマルチチップパッケージの説明に供する概略斜視図である。 この発明の第２の実施の形態のマルチチップパッケージの説明に供する概略断面図である。 （Ａ）及び（Ｂ）は、この発明の第３の実施の形態の第１及び第２の半導体チップパッケージの構成要素の配置関係の一例の説明に供する概略平面図である。 （Ａ）及び（Ｂ）は、この発明の第３の実施の形態の第１及び第２の半導体チップパッケージの説明に供する概略断面図である。 （Ａ）及び（Ｂ）は、この発明の第３の実施の形態のマルチチップパッケージの説明に供する概略斜視図である。 この発明の第３の実施の形態のマルチチップパッケージの説明に供する概略断面図である。
符号の説明
１２：半導体チップ
１２ａ：半導体チップの主表面
１４ａ：第１の辺
１４ａａ、１４ｂｂ：半導体チップの側面（端面）
１４ｂ：第２の辺
１６、７０：第１の電極パッド群
１６ａ、７０ａ：第１の電極パッド
１７、７２：第２の電極パッド群
１７ｂ、７２ｂ：第２の電極パッド
１８：中央ボンディングパッド群
１８ａ：第１の中央ボンディングパッド
１８ｂ：第２の中央ボンディングパッド
２０、３１、７４、８４：第１のボンディングパッド群
２０ａ、３１ａ、７４ａ、８４ａ：第１のボンディングパッド
２２、３２、７６、８６：第２のボンディングパッド群
２２ｂ、３２ｂ、７６ｂ、８６ｂ：第２のボンディングパッド
２４、３４、８０、８８：第１の再配線層
２６、３６、８２、９０：第２の再配線層
３０：絶縁膜
３３：封止層
４０：基板
４０ａ：基板の搭載面
４０ｂ：基板の裏面
４２：接着層
４５：第３のボンディングパッド
４７：第４のボンディングパッド
４８：導電性コンタクト
４９：外部端子
５１、６６、９２：第１のボンディングワイヤ
５２、６８、９４：第２のボンディングワイヤ
５３：第３のボンディングワイヤ
５４：第４のボンディングワイヤ
５９、６３：封止部
６０：ダイパッド
６０ａ：ダイパッドの主表面
６０ａａ、６０ｂｂ：ダイパッドの側面（端面）
６０ｂ：ダイパッドの裏面
６２：リード部
１００、２５０：半導体チップパッケージ
１００ａ、３００：第１の半導体チップパッケージ
１００ｂ、３５０：第２の半導体チップパッケージ
１１０：積層体
２００：半導体チップ構造体
４０１ａ：対向領域
４０２ａ、４０３ａ：非対向領域
１０００、２０００、３０００：マルチチップパッケージ

Claims (16)

  1. 方形状の主表面を有する半導体チップと、
    該主表面に、該主表面を画成する第１の辺に沿って平行に設けられた複数の第１の電極パッドを含む第１の電極パッド群と、
    前記主表面に、該主表面を画成するとともに前記第１の辺と対向する第２の辺に沿って平行に設けられた複数の第２の電極パッドを含む第２の電極パッド群と、
    前記主表面のうちの前記第１及び第２の電極パッド群との間の領域であってかつ前記第１の電極パッド群寄りの位置に、該第１の電極パッド群と平行に設けられ、前記第１の電極パッドの各々に対応する複数の第１の中央ボンディングパッド、及び第２の電極パッドの各々に対応する複数の第２の中央ボンディングパッドを含む中央ボンディングパッド群と、
    前記主表面のうちの前記第１の電極パッド群と前記第１の辺との間の領域に、該第１の辺と平行に該第１の電極パッドの各々に対応して設けられた、複数の第１のボンディングパッドを含む第１のボンディングパッド群と、
    前記主表面のうちの前記第２の電極パッド群と前記第２の辺との間の領域に、該第２の辺と平行に該第２の電極パッドの各々に対応して設けられた、複数の第２のボンディングパッドを含む第２のボンディングパッド群と、
    前記第１の電極パッドと、前記第１の中央ボンディングパッド及び前記第１のボンディングパッドとをそれぞれ１対１の対応関係で電気的に接続する第１の再配線層と、
    前記第２の電極パッドと、前記第２の中央ボンディングパッド及び前記第２のボンディングパッドとをそれぞれ１対１の対応関係で電気的に接続する第２の再配線層と、
    前記主表面上に、前記第１及び第２の中央ボンディングパッドの頂面と、第１及び第２のボンディングパッドの頂面とをそれぞれ露出させる厚みで形成された封止層と
    を具えていることを特徴とする半導体チップパッケージ。
  2. 請求項１に記載の半導体チップパッケージにおいて、
    前記第１の中央ボンディングパッドと、前記第２の中央ボンディングパッドとが、一直線上に交互に配置されていることを特徴とする半導体チップパッケージ。
  3. 方形状の主表面を有する半導体チップと、
    該主表面に、該主表面を画成する第１の辺に沿って平行に設けられた、複数の第１の電極パッドを含む第１の電極パッド群と、
    前記主表面に、該主表面を画成するとともに前記第１の辺と対向する第２の辺に沿って平行に設けられた複数の第２の電極パッドを含む第２の電極パッド群と、
    前記主表面のうちの前記第１及び第２の電極パッド群との間の領域であってかつ前記第１の電極パッド群寄りの位置に、該第１の電極パッド群と平行に設けられ、前記第１の電極パッドの各々に対応する複数の第１の中央ボンディングパッド、及び第２の電極パッドの各々に対応する複数の第２の中央ボンディングパッドを含む中央ボンディングパッド群と、
    前記主表面のうちの前記第１の電極パッド群と前記第１の辺との間の領域に、該第１の辺と平行に該第１の電極パッドの各々に対応して設けられた、複数の第１のボンディングパッドを含む第１のボンディングパッド群と、
    前記主表面のうちの前記第２の電極パッド群と前記第２の辺との間の領域に、該第２の辺と平行に該第２の電極パッドの各々に対応して設けられた、複数の第２のボンディングパッドを含む第２のボンディングパッド群と、
    前記第１の電極パッドと、前記第１の中央ボンディングパッド及び前記第１のボンディングパッドとをそれぞれ１対１の対応関係で電気的に接続する第１の再配線層と、
    前記第２の電極パッドと、前記第２の中央ボンディングパッド及び前記第２のボンディングパッドとをそれぞれ１対１の対応関係で電気的に接続する第２の再配線層と、
    前記主表面上に、前記第１及び第２の中央ボンディングパッドの頂面と、第１及び第２のボンディングパッドの頂面とをそれぞれ露出させる厚みで形成された封止層と
    を具える半導体チップパッケージを複数具えており、
    前記複数の半導体チップパッケージは、該半導体チップパッケージの厚み方向にずらして積層されていること特徴とするマルチチップパッケージ。
  4. 請求項３に記載のマルチチップパッケージにおいて、
    前記複数の半導体チップパッケージは、各々の前記主表面は同一方向を向いているとともに各々の前記第１の辺を含む側面が同一方向を向いており、かつ前記半導体チップパッケージの各々は、前記第１の辺から前記第２の辺に向かう方向に、前記半導体チップパッケージが具える前記中央ボンディングパッド群が露出するように積層されていること特徴とするマルチチップパッケージ。
  5. 方形状の主表面を有する半導体チップと、
    該主表面に、該主表面を画成する第１の辺に沿って平行に設けられた、複数の第１の電極パッドを含む第１の電極パッド群と、
    前記主表面に、該主表面を画成するとともに前記第１の辺と対向する第２の辺に沿って平行に設けられた複数の第２の電極パッドを含む第２の電極パッド群と、
    前記主表面のうちの前記第１及び第２の電極パッド群との間の領域であってかつ前記第１の電極パッド群寄りの位置に、該第１の電極パッド群と平行に設けられ、前記第１の電極パッドの各々に対応する複数の第１の中央ボンディングパッド、及び第２の電極パッドの各々に対応する複数の第２の中央ボンディングパッドを含む中央ボンディングパッド群と、
    前記主表面のうちの前記第１の電極パッド群と前記第１の辺との間の領域に、該第１の辺と平行に該第１の電極パッドの各々に対応して設けられた、複数の第１のボンディングパッドを含む第１のボンディングパッド群と、
    前記主表面のうちの前記第２の電極パッド群と前記第２の辺との間の領域に、該第２の辺と平行に該第２の電極パッドの各々に対応して設けられた、複数の第２のボンディングパッドを含む第２のボンディングパッド群と、
    前記第１の電極パッドと、前記第１の中央ボンディングパッド及び前記第１のボンディングパッドとをそれぞれ１対１の対応関係で電気的に接続する第１の再配線層と、
    前記第２の電極パッドと、前記第２の中央ボンディングパッド及び前記第２のボンディングパッドとをそれぞれ１対１の対応関係で電気的に接続する第２の再配線層と、
    前記主表面上に、前記第１及び第２の中央ボンディングパッドの頂面と、第１及び第２のボンディングパッドの頂面とをそれぞれ露出させる厚みで形成された封止層と
    を具える半導体チップパッケージを複数具えており、
    複数の該半導体チップパッケージは、該半導体チップパッケージの厚み方向に積層されており、各々の前記主表面は同一方向を向いているとともに各々の前記第１の辺を含む側面が同一方向を向いており、かつ前記半導体チップパッケージの各々は、前記第１の辺から前記第２の辺に向かう方向に、前記半導体チップパッケージが具える前記中央ボンディングパッド群が露出するようにずらして積層されていることを特徴とするマルチチップパッケージ。
  6. 請求項３ないし５のいずれか一項に記載のマルチチップパッケージにおいて、
    さらに、複数の前記半導体チップパッケージを該半導体チップパッケージの厚み方向に積層された積層体を搭載した基板を具え、該基板は、該積層体と対向する対向領域と、前記第１及び第２の辺と直交する方向において該対向領域を挟む位置に設けられた第１及び第２の非対向領域とを有し、該第１の非対向領域の表面には第３のボンディングパッドが形成されており、該第２の非対向領域の表面には第４のボンディングパッドが形成されており、
    前記第３のボンディングパッドと、前記基板に接している前記半導体チップパッケージの第１のボンディングパッドとは、第１のボンディングワイヤによって電気的に接続されており、
    積層された下側の前記半導体チップパッケージの第１の中央ボンディングパッドと、上側の前記半導体チップパッケージの第１のボンディングパッドとは、第２のボンディングワイヤによって電気的に接続されており、
    前記基板から最も離れた半導体チップパッケージの第２の中央ボンディングパッドと、該最も離れた半導体チップパッケージに接する下側の前記半導体チップパッケージの第２の中央ボンディングパッドとは、第３のボンディングワイヤによって電気的に接続されており、
    前記基板から最も離れた前記半導体チップパッケージの前記第２のボンディングパッドと、前記第４のボンディングパッドとは、第４のボンディングワイヤによって電気的に接続されていることを特徴とするマルチチップパッケージ。
  7. 方形状の第１主面と該主面を覆う封止層とを有する半導体チップパッケージと、方形状の第２主面を有しかつ該半導体チップチップパッケージの厚み方向にずらして積層されている半導体チップとを具え、該半導体チップ上には前記半導体チップまたは前記半導体チップパッケージが積層されていることを特徴とするマルチチップパッケージ。
  8. 請求項７に記載のマルチチップパッケージにおいて、
    前記半導体チップパッケージの前記第１主面、及び前記半導体チップの前記第２主面の一部がそれぞれ露出するように積層されていることを特徴とするマルチチップパッケージ。
  9. 請求項７または８に記載のマルチチップパッケージにおいて、
    前記半導体チップパッケージの第１主面、及び前記半導体チップの前記第２主面の同一の位置がそれぞれ露出するように積層されていることを特徴とするマルチチップパッケージ。
  10. 第１主面を有し、該第１主面上に、基板用ボンディングパッドが設けられた第１の領域と、該第１の領域に隣接された第２の領域とを有する基板と、
    方形状の第２主面を有し、該第２主面と対向する裏面が前記第２の領域上に搭載されており、前記第２主面上のうち前記基板用ボンディングパッドに最も近い辺の近傍に前記基板用ボンディングパッドと電気的に接続されている半導体チップ用ボンディングパッドが複数設けられた第３の領域と、該該第３の領域に隣接された第４の領域とを有する半導体チップと、
    方形状の第３主面を有し、該第３主面と対向する裏面が前記第４の領域上に搭載されており、前記第３主表面上には、前記半導体チップ用ボンディングパッドとそれぞれ電気的に接続されている第１及び第２の半導体チップパッケージ用ボンディングパッドが設けられているとともに、該第１及び第２の半導体チップパッケージ用ボンディングパッドを電気的に接続する再配線層と、該第１及び第２の半導体チップパッケージ用ボンディングパッドの頂面をそれぞれ露出させるように前記第３主面を覆う封止層とを有する半導体チップパッケージと
    を具えていることを特徴とするマルチチップパッケージ。
  11. 第１主面を有し、該第１主面上に、第１の基板用ボンディングパッドが設けられた第１の領域と、第２の基板用ボンディングパッドが設けられた第２の領域と、該第１及び第２の領域に挟まれる位置に設けられた第３の領域とを有する基板と、
    方形状の第２の主表面を有し、該第２主表面を画成する第１の辺の近傍に設けられた複数の第１の半導体チップパッケージ用ボンディングパッドと、前記第２主表面を画成する前記第１の辺と対向する第２の辺の近傍に設けられ、かつ第１の半導体チップパッケージ用ボンディングパッドと電気的に接続されている第２の半導体チップパッケージ用ボンディングパッドとを有する複数の半導体チップパッケージを、前記第１の半導体チップパッケージ用ボンディングパッドが露出するように該半導体チップパッケージの厚み方向にずらして積層されている積層体とを具え、
    前記積層体は前記基板の前記第３の領域に搭載されているとともに、
    前記第１の基板用ボンディングパッドと、前記基板に接している前記半導体チップパッケージの第１の半導体チップパッケージ用ボンディングパッドとは、第１のボンディングワイヤによって電気的に接続されており、
    積層された下側の前記半導体チップパッケージの前記第１の半導体チップパッケージ用ボンディングパッドと、上側の半導体チップパッケージの前記第１の半導体チップパッケージ用ボンディングパッドとは、第２のボンディングワイヤによって電気的に接続されており、
    前記基板から最も離れた前記半導体チップパッケージの前記第２の半導体チップパッケージ用ボンディングパッドと、前記第２の基板用ボンディングパッドとは、第３のボンディングワイヤによって電気的に接続されていることを特徴とするマルチチップパッケージ。
  12. 方形状の主表面を有する半導体チップと、
    該主表面に、該主表面を画成する第１の辺に沿って平行に設けられ、１番目からｎ（ｎは２以上の整数）番目までの順に設けられた複数の第１の電極パッドを含む第１の電極パッド群と、
    前記主表面に、該主表面を画成するとともに前記第１の辺と対向する第２の辺に沿って平行に設けられ、１番目からｎ（ｎは２以上の整数）番目までの順に設けられた複数の第２の電極パッドからなる第２の電極パッド群と、
    を具える半導体チップ構造体を一対具え、
    該一対の半導体チップ構造体のうちの一方の半導体チップ構造体は、さらに、
    前記主表面のうちの前記第１の電極パッド群と前記第１の辺との間の領域に、該第１の辺と平行に該第１の電極パッドの各々に対応してｎ（ｎは２以上の整数）番目から１番目までの逆の順に設けられた第１のボンディングパッドを含む第１のボンディングパッド群と、
    前記主表面のうちの前記第２の電極パッド群と前記第２の辺との間の領域に、該第２の辺と平行に該第２の電極パッドの各々に対応してｎ（ｎは２以上の整数）番目から１番目までの逆の順に設けられた第２のボンディングパッドを含む第２のボンディングパッド群と、
    ｉ（ｉは１からｎの整数）番目の第１の電極パッドと、ｉ（ｉは１からｎの整数）番目の第１のボンディングパッドとをそれぞれ電気的に接続する第１の再配線層と、
    ｉ（ｉは１からｎの整数）番目の第２の電極パッドと、ｉ（ｉは１からｎの整数）番目の第２のボンディングパッドとをそれぞれ電気的に接続する第２の再配線層と、
    前記主表面上に、前記第１及び第２のボンディングパッドの頂面とをそれぞれ露出させる厚みで形成された封止層と
    を具える半導体チップパッケージとして構成されており、
    前記一対の半導体チップ構造体は、前記半導体チップ構造体の各々が具える前記半導体チップの裏面同士がそれぞれ向かい合うように、かつ各々の前記第１の辺を含む側面が同一方向を向くように積層されていることを特徴とするマルチチップパッケージ。
  13. 請求項１２に記載のマルチチップパッケージにおいて、
    さらに、前記一対の半導体チップ構造体を上方から平面的に見たとき、前記一対の半導体チップ構造体の前記第１及び第２の辺のそれぞれの側の側面に対向する位置にそれぞれ設けられ、かつ前記第１及び第２の辺と直交する方向に延在する複数の導体部を具えており、
    一方の前記半導体チップ構造体側の ｉ（ｉは１からｎの整数）番目の前記第１のボンディングパッドと、他方の前記半導体チップ構造体側のｉ（ｉは１からｎの整数）番目の前記第１の電極パッドとを、同一の前記導体部に対して第１のボンディングワイヤによってそれぞれ電気的に接続してあり、
    一方の前記半導体チップ構造体側の ｉ（ｉは１からｎの整数）番目の前記第２のボンディングパッドと、他方の前記半導体チップ構造体側のｉ（ｉは１からｎの整数）番目の前記第２の電極パッドとを、同一の前記導体部に対して第２のボンディングワイヤによってそれぞれ電気的に接続してあることを特徴とするマルチチップパッケージ。
  14. 方形状の主表面を有する半導体チップと、
    該主表面に、１番目からｎ（ｎは２以上の整数）番目までの順に設けられた複数の第１の電極パッドを含む第１の電極パッド群と、１番目からｎ（ｎは２以上の整数）番目までの順に設けられた複数の第２の電極パッドを含む第２の電極パッド群とを具える半導体チップ構造体であって、
    前記主表面を画成しかつ互いに対向する第１及び第２の辺間におけるこれら辺と平行に延在する仮想線に沿って、前記第１の電極パッド群が前記第１の辺側に設けられているとともに、前記第２の電極パッド群が前記第２の辺側に設けてある当該半導体チップ構造体を一対具え、
    該一対の半導体チップ構造体のうちの一方の該半導体チップ構造体は、さらに
    前記主表面のうちの前記第１の電極パッド群と前記第１の辺との間の領域に、該第１の辺と平行に該第１の電極パッドの各々に対応して１番目からｎ（ｎは２以上の整数）番目の順に設けられた複数の第１のボンディングパッドを含む第１のボンディングパッド群と、
    前記主表面のうちの前記第２の電極パッド群と前記第２の辺との間の領域に、該第２の辺と平行に該第２の電極パッドの各々に対応して１番目からｎ（ｎは２以上の整数）番目の順に設けられた複数の第２のボンディングパッドからなる第２のボンディングパッド群と、
    ｉ（ｉは１からｎの整数）番目の第１の電極パッドと、ｉ（ｉは１からｎの整数）番目の第１のボンディングパッドとをそれぞれ電気的に接続する第１の再配線層と、
    ｉ（ｉは１からｎの整数）番目の第２の電極パッドと、ｉ（ｉは１からｎの整数）番目の第２のボンディングパッドとをそれぞれ電気的に接続する第２の再配線層と、
    前記主表面上に、第１及び第２のボンディングパッドの頂面をそれぞれ露出させる厚みで形成された封止層と
    を具える半導体チップパッケージとして構成されており、
    該一対の半導体チップ構造体のうちの他方の該半導体チップ構造体は、さらに、
    前記主表面のうちの前記第１の電極パッド群と前記第１の辺との間の領域に、該第１の辺と平行に該第１の電極パッドの各々に対応してｎ（ｎは２以上の整数）番目から１番目までの逆の順に設けられた第１のボンディングパッドを含む第１のボンディングパッド群と、
    前記主表面のうちの前記第２の電極パッド群と前記第２の辺との間の領域に、該第２の辺と平行に該第２の電極パッドの各々に対応してｎ（ｎは２以上の整数）番目から１番目までの逆の順に設けられた第２のボンディングパッドを含む第２のボンディングパッド群と、
    ｉ（ｉは１からｎの整数）番目の第１の電極パッドと、ｉ（ｉは１からｎの整数）番目の第１のボンディングパッドとをそれぞれ電気的に接続する第１の再配線層と、
    ｉ（ｉは１からｎの整数）番目の第２の電極パッドと、ｉ（ｉは１からｎの整数）番目の第２のボンディングパッドとをそれぞれ電気的に接続する第２の再配線層と、
    前記主表面上に、前記第１及び第２のボンディングパッドの頂面とをそれぞれ露出させる厚みで形成された封止層と
    を具える半導体チップパッケージとして構成されており、
    前記一対の半導体チップ構造体は、前記半導体チップ構造体の各々が具える前記半導体チップの裏面同士がそれぞれ向かい合うように、かつ各々の前記第１の辺を含む側面が同一方向を向くように積層されていることを特徴とするマルチチップパッケージ。
  15. 請求項１４に記載のマルチチップパッケージにおいて、
    前記仮想線は、前記第１の辺と前記第２の辺からの距離が等しい中心線とすることを特徴とするマルチチップパッケージ。
  16. 請求項１４または１５に記載のマルチチップパッケージにおいて、
    さらに、前記一対の半導体チップ構造体を上方から平面的に見たとき、前記一対の半導体チップ構造体の前記第１及び第２の辺のそれぞれの側の側面に対向する位置にそれぞれ設けられ、かつ前記第１及び第２の辺と直交する方向に延在する複数の導体部を具えており、
    一方の前記半導体チップ構造体側の ｉ（ｉは１からｎの整数）番目の前記第１のボンディングパッドと、他方の前記半導体チップ構造体側のｉ（ｉは１からｎの整数）番目の前記第１の電極パッドとを、同一の前記導体部に対して第１のボンディングワイヤによってそれぞれ電気的に接続してあり、
    一方の前記半導体チップ構造体側の ｉ（ｉは１からｎの整数）番目の前記第２のボンディングパッドと、他方の前記半導体チップ構造体側のｉ（ｉは１からｎの整数）番目の前記第２の電極パッドとを、同一の前記導体部に対して第２のボンディングワイヤによってそれぞれ電気的に接続してあることを特徴とするマルチチップパッケージ。
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