JP2004045090A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2004045090A JP2004045090A JP2002200165A JP2002200165A JP2004045090A JP 2004045090 A JP2004045090 A JP 2004045090A JP 2002200165 A JP2002200165 A JP 2002200165A JP 2002200165 A JP2002200165 A JP 2002200165A JP 2004045090 A JP2004045090 A JP 2004045090A
- Authority
- JP
- Japan
- Prior art keywords
- operation mode
- semiconductor integrated
- integrated circuit
- mode setting
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】テスト時の動作モードを設定するための端子数を最小限に抑えたうえで、複数備えられる機能ブロックを個別にテストすることができる半導体集積回路を提供する。
【解決手段】動作モード設定回路20は、端子12,14,16からそれぞれテスト信号TEST,リセット信号RESETおよび外部クロックCLKを受け、半導体集積回路10の動作モードを設定し、nビット長の動作モード設定信号SET<0:n−1>をデコーダ22へ出力する。デコーダ22は、動作モード設定信号SET<0:n−1>をデコードし、テストモード選択信号TM1〜TM2n−1および通常動作モード選択信号NMのいずれかをアサートしてセレクタ24へ出力する。セレクタ24は、これら選択信号に応じて所定の機能ブロックを入出力端子18と接続し、設定された動作モードに応じた機能ブロックのテストが行なわれる。
【選択図】 図1
【解決手段】動作モード設定回路20は、端子12,14,16からそれぞれテスト信号TEST,リセット信号RESETおよび外部クロックCLKを受け、半導体集積回路10の動作モードを設定し、nビット長の動作モード設定信号SET<0:n−1>をデコーダ22へ出力する。デコーダ22は、動作モード設定信号SET<0:n−1>をデコードし、テストモード選択信号TM1〜TM2n−1および通常動作モード選択信号NMのいずれかをアサートしてセレクタ24へ出力する。セレクタ24は、これら選択信号に応じて所定の機能ブロックを入出力端子18と接続し、設定された動作モードに応じた機能ブロックのテストが行なわれる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体集積回路に関し、特に、複数の機能ブロックを備え、各機能ブロック毎に可能なテストに対応する複数の動作モードを備える半導体集積回路に関する。
【0002】
【従来の技術】
近年、半導体集積回路の高機能化・多機能化が進み、1つの半導体集積回路は、複数の機能ブロックで構成されているのが一般的である。複数の機能ブロックを備える半導体集積回路では、各機能ブロックが相互に影響を及ぼしあうため、半導体集積回路を全体としてテストしてもいずれの機能ブロックに欠陥があるかを検出することは容易でない。そこで、このような複数の機能ブロックを備える半導体集積回路においては、各機能ブロックが単体で外部接続端子と接続され、各機能ブロック毎に機能テストを実行できる動作モードを各機能ブロックに対応して備えることによって、従来よりテストの容易化が図られている。
【0003】
そして、各機能ブロックのテストに対応した動作モードを外部から設定するための専用の動作モード設定端子が設けられ、この動作モード設定端子に与えられる信号によって、テストを行なう機能ブロックの選択が行なわれる。
【0004】
図18は、複数の機能ブロックを備え、かつ、各機能ブロック毎にテストが可能な従来の半導体集積回路の全体構成を示す概略ブロック図である。
【0005】
図18を参照して、半導体集積回路100は、動作モード設定端子112と、入出力端子18と、デコーダ22と、セレクタ24と、機能ブロックFB1〜FBmと、バス26とを備える。なお、図18においては、半導体集積回路100について、半導体集積回路100の動作モードの設定に関する主要部分が代表的に示されている。
【0006】
動作モード設定端子112は、半導体集積回路100のテスト時、半導体集積回路100の動作モードを設定する動作モード設定信号TEST<0:n−1>(nは自然数)を外部から受けるテスト専用端子である。動作モード設定端子112は、n個の端子で構成され、動作モード設定端子112に入力される動作モード設定信号TEST<0:n−1>によって2n通りの動作モードが設定され得る。
【0007】
デコーダ22は、動作モード設定端子112から入力される動作モード設定信号TEST<0:n−1>をデコードし、テストモード選択信号TM1〜TM2n−1および通常動作モード選択信号NMのいずれかをアサートしてセレクタ24へ出力する。
【0008】
入出力端子18は、半導体集積回路100に入出力されるデータやコマンドなどを外部とやり取りする端子であって、特にテスト専用に設けられたものではなく、通常動作時に使用される端子である。入出力端子18は、通常動作時は半導体集積回路100に入力されるデータ等を外部から受け、また、半導体集積回路100から出力されるデータ等を外部へ出力する。一方、テスト時においては、入出力端子18は、設定された動作モードに対応する機能ブロックに入力されるテストデータを外部から受け、また、その機能ブロックから出力されたテスト結果に対応するデータを外部へ出力する。
【0009】
セレクタ24は、デコーダ22から受けるテストモード選択信号TM1〜TM2n−1および通常動作モード選択信号NMに応じて、対応する機能ブロックを入出力端子18と接続する。すなわち、セレクタ24は、機能ブロックFB1のテストに対応するテストモード選択信号TM1がアサートされているときは、機能ブロックFB1を入出力端子18と接続する。同様にして、セレクタ24は、機能ブロックFBm(mは2以上の自然数)のテストに対応するテストモード選択信号TMmがアサートされているときは、機能ブロックFBmを入出力端子18と接続する。
【0010】
また、セレクタ24は、通常動作モード選択信号NMがアサートされているときは、この半導体集積回路100が全体として通常動作を行なうように、所定の接続関係で各機能ブロックを入出力端子18と接続する。
【0011】
機能ブロックFB1〜FBmは、この半導体集積回路100において個別の機能を有する機能ブロックである。機能ブロックFB1〜FBmの各々は、自己の機能ブロックに対応するテストモード選択信号をデコーダ22から受け、そのテストモード選択信号がアサートされているときは、セレクタ24のみに接続され、そのテストモード選択信号がアサートされていなければ、セレクタ24およびバス26に接続される。
【0012】
バス26は、機能ブロックFB1〜FBm間でデータや指示など各種信号のやり取りを行なうための内部バスである。
【0013】
図19は、動作モード設定端子112から入力される動作モードの設定値とその動作モードの内容との対応関係を示した図である。
【0014】
図19を参照して、半導体集積回路100においては、動作モード設定端子112から値“0”に対応する動作モード設定信号TEST<0:n−1>が設定されると、通常動作モードが選択される。動作モード設定端子112から値“1”に対応する動作モード設定信号TEST<0:n−1>が設定されると、機能ブロックFB1の機能テストを行なう機能ブロックFB1テストモードが選択される。同様にして、動作モード設定端子112から値“m”に対応する動作モード設定信号TEST<0:n−1>が設定されると、機能ブロックFBmの機能テストを行なう機能ブロックFBmテストモードが選択される。
【0015】
なお、設定値“m+1”〜“2n−1”については、特に動作モードが割当てられていないが、この半導体集積回路100においては、最大2n通り(動作モード設定値としては“2n−1”まで)動作モードを設定できる。
【0016】
再び図18を参照して、半導体集積回路100においては、たとえば、動作モード設定端子112から値“1”に対応する動作モード設定信号TEST<0:n−1>が設定されると、デコーダ22は、動作モード設定信号TEST<0:n−1>をデコードし、テストモード選択信号TM1をアサートする。
【0017】
テストモード選択信号TM1がアサートされると、機能ブロックFB1は、セレクタ24のみとデータのやり取りを行なう。一方、セレクタ24は、機能ブロックFB1のみを入出力端子18と接続する。したがって、入出力端子18から機能ブロックFB1に対応するテストデータを入力することによって、機能ブロックFB1を他の機能ブロックから独立してテストすることができる。
【0018】
なお、その他の機能ブロックのテストに対応する動作モード設定値が動作モード設定端子112に入力されたときも、対応する機能ブロック毎に独立したテストが同様にして行なわれる。
【0019】
一方、動作モード設定端子112から値“0”に対応する動作モード設定信号TEST<0:n−1>が設定されると、デコーダ22は、動作モード設定信号TEST<0:n−1>をデコードし、通常動作モード選択信号NMをアサートする。通常動作モード選択信号NMがアサートされると、セレクタ24は、この半導体集積回路100が全体として通常動作を行なうように、所定の接続関係で各機能ブロックを入出力端子18と接続する。そして、入出力端子18からデータが入力されると、半導体集積回路100は、各機能ブロックFB1〜FBmが相互に関連して動作し、通常通りの機能を実現する。
【0020】
図20は、図18に示したセレクタ24を機能的に説明する機能ブロック図である。
【0021】
図20を参照して、セレクタ24は、入出力端子18の各端子毎に対応した複数の回路241を含む。回路241の各々は、内部セレクタ243,245と、出力バッファ247と、入力バッファ249と、ANDゲートG1〜Gmとからなる。
【0022】
以下、入出力端子18の一端子である端子181と接続される回路241について説明する。内部セレクタ243は、テストモード選択信号TM1〜TM2n−1および通常動作モード選択信号NMをデコーダ22から受ける。また、内部セレクタ243は、各機能ブロックFB1〜FBmから出力された信号を受ける。そして、内部セレクタ243は、アサートされているテストモード選択信号に対応する機能ブロックからの出力信号を出力バッファ247へ出力する。
【0023】
出力バッファ247は、内部セレクタ243から出力された信号を端子181へ出力する。
【0024】
内部セレクタ245は、テストモード選択信号TM1〜TMmおよび通常動作モード選択信号NMをデコーダ22から受ける。内部セレクタ245は、テストモード選択信号TM1〜TMmのいずれかがアサートされているときは、そのアサートされているテストモード選択信号をANDゲートG1〜Gmの対応するANDゲートにそのまま出力する。また、内部セレクタ245は、通常動作モード選択信号NMがアサートされているときは、この半導体集積回路100が全体として通常動作を行なうように、予め定められた所定の信号をアサートしてANDゲートG1〜Gmへ出力する。
【0025】
入力バッファ249は、端子181が受けた信号を入力してANDゲートG1〜Gmへ出力する。ANDゲートG1は、内部セレクタ245および入力バッファ249から受ける信号の論理積を演算し、その演算結果を機能ブロックFB1へ出力する。その他のANDゲートG2〜Gmについても同様に機能するので、その説明は繰返さない。
【0026】
以下、テストモード選択信号TM1がアサートされているときを例に、セレクタ24の動作を説明する。内部セレクタ245は、テストモード選択信号TM1がアサートされていると、ANDゲートG1へ出力する信号をアサートし、その他のANDゲートG2〜Gmへ出力する信号をネゲートする。したがって、各回路241において、ANDゲートG1のみが入力バッファ249から出力された信号を出力し、その他のANDゲートG2〜Gmからは対応する各機能ブロックへ信号は出力されない。すなわち、入出力端子18から入力された信号は、各回路241から機能ブロックFB1へのみ出力される。
【0027】
一方、内部セレクタ243は、テストモード選択信号TM1がアサートされていると、機能ブロックFB1から出力された信号を出力バッファ247へ出力する。したがって、機能ブロックFB1から出力された信号が入出力端子18へ出力される。
【0028】
以上のように、動作モード設定端子112から入力される動作モード設定値に基づいて、半導体集積回路100の動作モードが設定され、半導体集積回路100の各機能ブロック毎のテストが実行される。
【0029】
【発明が解決しようとする課題】
上述した従来の半導体集積回路100では、各機能ブロック毎にテストを実行するための動作モード設定信号TEST<0:n−1>が入力される動作モード設定端子112は、n個の端子で構成される。したがって、半導体集積回路を構成する機能ブロックの数が増加すると動作モードの数も増加し、それに応じて動作モード設定端子112を構成する端子の数も増加する。
【0030】
近年、半導体集積回路は、その高機能化・多機能化が進み、半導体集積回路が備える機能ブロックの数はさらに増加する傾向にある。これに伴って、データやコマンドなどを入出力する通常端子の数は増加する一方、上述したように、機能ブロック数の増加に応じて、テスト専用端子である動作モード設定端子を構成する端子の数も増加すると、半導体集積回路が備えることができる端子の総数には制約があることから、通常端子の数が制約され、さらなる高機能化および多機能化が制約される。
【0031】
また、テスト専用端子である動作モード設定端子を構成する端子数の増加は、半導体集積回路の小型化の制約ともなり、近年の半導体集積回路に対する小型化の要求に対応することができなくなる。
【0032】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、テスト時の動作モードを設定するための端子数を最小限に抑えたうえで、複数備えられる機能ブロックを個別にテストすることができる半導体集積回路を提供することである。
【0033】
【課題を解決するための手段】
この発明によれば、半導体集積回路は、複数の動作モードを有する半導体集積回路であって、所定の端子から入力される制御信号に基づいて複数の動作モードのいずれかを設定する動作モード設定回路と、動作モード設定回路によって設定された動作モードで動作する内部回路とを備える。
【0034】
好ましくは、所定の端子は、1つの端子で構成される。
好ましくは、複数の動作モードの各々は、少なくとも1つのテストモードの各々および通常動作モードのいずれかであり、動作モード設定回路は、所定のタイミングにおいて制御信号が第1の論理レベルのとき、その後に入力される制御信号に基づいて少なくとも1つのテストモードのいずれかを設定し、所定のタイミングにおいて制御信号が第2の論理レベルのとき、通常動作モードを設定する。
【0035】
好ましくは、動作モード設定回路は、外部クロックを受け、所定のタイミングにおいて制御信号が第1の論理レベルのとき、その後に入力される制御信号が第1の論理レベルである期間中の外部クロックのサイクル数をカウントし、そのカウント値に基づいて少なくとも1つのテストモードのいずれかを設定する。
【0036】
好ましくは、制御信号は、動作モードを表わすコードからなるシリアルデータを含み、動作モード設定回路は、所定のタイミングにおいて制御信号が第1の論理レベルのとき、その後に入力されるシリアルデータを取込み、取込んだシリアルデータに基づいて少なくとも1つのテストモードのいずれかを設定する。
【0037】
好ましくは、動作モード設定回路は、所定のタイミングにおいて制御信号が第1の論理レベルのとき、当該半導体集積回路の通常動作時に使用される少なくとも1つの端子から入力されるデータに基づいて少なくとも1つのテストモードのいずれかを設定する。
【0038】
好ましくは、動作モード設定回路は、所定のタイミングにおいて制御信号が第1の論理レベルのとき、その後の制御信号の変化に同期して、当該半導体集積回路の通常動作時に使用される少なくとも1つの端子からデータを取込み、取込んだデータに基づいて少なくとも1つのテストモードのいずれかを設定する。
【0039】
好ましくは、動作モード設定回路は、所定のタイミングにおいて制御信号が第1の論理レベルのとき、その後の制御信号の変化に同期して、その変化の際に設定されていた動作モードから少なくとも1つのテストモードのいずれかへ動作モードの設定を所定の順で遷移させる。
【0040】
好ましくは、所定のタイミングは、動作モード設定回路においてリセット動作が解除されるタイミングである。
【0041】
好ましくは、動作モード設定回路は、リセット動作時、予め定められた所定の動作モードを設定する。
【0042】
好ましくは、所定の動作モードは、DCテストモードであり、動作モード設定回路は、外部クロックを受け、リセット動作の解除後に外部クロックが入力されないとき、DCテストモードの設定を保持する。
【0043】
好ましくは、動作モード設定回路は、制御信号に基づいて動作モードを設定した後、設定された動作モードを外部へ出力する。
【0044】
以上のように、この発明による半導体集積回路においては、動作モード設定回路は、所定の端子から入力される制御信号に基づいて、複数備えられる動作モードのいずれかを設定する。
【0045】
したがって、この発明によれば、半導体集積回路は、テスト専用の動作モード設定端子を多数備える必要がなく、動作モードの設定に必要な専用の端子数を削減できる。
【0046】
そして、動作モードの設定に必要な専用の端子数が削減されることによって、数に制約のある端子を半導体集積回路の本来の機能を達成するための端子として用いることができ、半導体集積回路のさらなる高機能化を実現できる。
【0047】
さらに、端子数が削減されれば、半導体集積回路の小型化も実現できる。
【0048】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【0049】
[実施の形態1]
図1は、この発明の実施の形態1による半導体集積回路の全体構成を示す概略ブロック図である。
【0050】
図1を参照して、半導体集積回路10は、端子12,14,16と、入出力端子18と、動作モード設定回路20と、デコーダ22と、セレクタ24と、機能ブロックFB1〜FBmと、バス26とを備える。なお、図1においては、半導体集積回路10について、半導体集積回路10の動作モードの設定に関する主要部分が代表的に示されている。
【0051】
半導体集積回路10は、従来技術において説明した半導体集積回路100の構成において、n個の端子で構成される動作モード設定端子112に代えて1つの端子で構成される端子12を備え、また、動作モード設定回路20をさらに備えている点において、従来技術の半導体集積回路100の構成と異なる。
【0052】
端子12は、半導体集積回路10のテスト時、後述する動作モード設定回路20において半導体集積回路10の動作モードを設定するために用いられる制御信号CNTLを受ける。端子12は、上述したように1個の端子で構成され、端子12から入力される制御信号CNTLを用いて、動作モード設定回路20において2n通りの動作モードが設定され得る。
【0053】
端子14は、リセット信号RESETを受け、端子16は、外部クロックCLKを受ける。これらの端子は、従来技術の半導体集積回路100の説明においては示されていないが、従来の半導体集積回路100においても設けられている端子であり、実施の形態1による半導体集積回路10において新たに設けたものではない。
【0054】
動作モード設定回路20は、端子12,14,16からそれぞれ制御信号CNTL,リセット信号RESETおよび外部クロックCLKを受け、半導体集積回路10の動作モードを設定し、nビット長の動作モード設定信号SET<0:n−1>をデコーダ22へ出力する。そして、デコーダ22は、動作モード設定回路20から出力された動作モード設定信号SET<0:n−1>をデコードし、テストモード選択信号TM1〜TM2n−1および通常動作モード選択信号NMのいずれかをアサートしてセレクタ24へ出力する。
【0055】
半導体集積回路10におけるその他の構成および動作については、従来技術の半導体集積回路100と同じであるので、その説明は繰返さない。
【0056】
図2は、実施の形態1による半導体集積回路10における動作モード設定回路20を機能的に説明するための機能ブロック図である。
【0057】
図2を参照して、動作モード設定回路20は、カウンタ201を含む。カウンタ201は、リセット信号RESETがアサートされているとき、内部のカウンタ値を0にリセットする。カウンタ201は、リセット信号RESETがネゲートされてリセットが解除されたとき、制御信号CNTLがアサートされていれば、その後制御信号CNTLがアサートされる期間の外部クロックCLKのサイクル数をカウントし、そのカウント値を動作モード設定信号SET<0:n−1>としてデコーダ22へ出力する。
【0058】
一方、カウンタ201は、リセット信号RESETがネゲートされたとき、制御信号CNTLがアサートされていなければ、外部クロックCLKのカウントは行なわず、リセット後のカウンタ値0をデコーダ22へ出力する。すなわち、半導体集積回路10の動作モードは、通常動作モードに設定される。
【0059】
図3は、実施の形態1による半導体集積回路10において通常動作モードが設定されるときの各信号の動作波形図である。
【0060】
図3を参照して、時刻T1においてリセット信号RESETがアサートされ、カウンタ201のカウンタ値が0にリセットされる。制御信号CNTLは、時刻T2においてリセット信号RESETがネゲートされる前にネゲートされる。なお、図において、制御信号CNTLにおける斜線部は、信号状態を規定していないことを示す。
【0061】
そして、時刻T2において、リセット信号RESETがネゲートされるが、制御信号CNTLがネゲートされているので、カウンタ201は外部クロックCLKのカウントを行なわず、カウンタ201は、動作モード設定信号SET<0:n−1>を0で出力する。
【0062】
したがって、デコーダ22は、動作モード設定信号SET<0:n−1>が0に設定されたことに基づいて、通常動作モード選択信号NMをアサートしてセレクタ24へ出力する。したがって、半導体集積回路10は、通常動作モードで動作する。
【0063】
図4は、半導体集積回路10においてテストモードが設定されるときの各信号の動作波形図である。
【0064】
図4を参照して、時刻T1においてリセット信号RESETがアサートされ、カウンタ201のカウンタ値が0にリセットされる。制御信号CNTLは、時刻T2においてリセット信号RESETがネゲートされる前にアサートされる。
【0065】
時刻T2において、リセット信号RESETがネゲートされると、カウンタ201は、次に外部クロックCLKが立上る時刻T3から外部クロックCLKのサイクル数のカウントを開始する。そして、カウンタ201は、時刻T5において制御信号CNTLがネゲートされるまでの、時刻T3〜T4までの外部クロックCLKの立上り回数をカウントし、そのカウンタ値を動作モード設定値としてデコーダ22へ出力する。
【0066】
そして、デコーダ22は、カウンタ201から受けた動作モード設定信号SET<0:n−1>に基づいて、テストモード選択信号TM1〜TM2n−1のうちの対応するテストモード選択信号をアサートしてセレクタ24へ出力し、セレクタ24において、アサートされたテストモード選択信号に対応する機能ブロックが入出力端子18と接続される。これによって、半導体集積回路10において、設定された動作モードに対応する機能ブロックのテストが実行される。
【0067】
このように、実施の形態1による半導体集積回路10によれば、動作モードを設定する動作モード設定回路20を半導体集積回路10内に備えたので、動作モードを設定するための信号を入力する端子の数を大幅に削減できる。これによって、数に制約のある端子を半導体集積回路10の本来の機能を達成するための信号入出力端子として用いることができ、半導体集積回路10のさらなる高機能化を実現できる。さらに、端子数自体を削減できることによって、半導体集積回路10の小型化を図ることもできる。
【0068】
[実施の形態2]
実施の形態2による半導体集積回路10Aは、実施の形態1による半導体集積回路10の構成において、動作モード設定回路20に代えて動作モード設定回路20Aを備える。
【0069】
動作モード設定回路20Aも、実施の形態1における動作モード設定回路20と同様に、端子12,14,16からそれぞれ制御信号CNTL,リセット信号RESETおよび外部クロックCLKを受け、半導体集積回路10Aの動作モードを設定し、nビット長の動作モード設定信号SET<0:n−1>をデコーダ22へ出力する。
【0070】
半導体集積回路10Aにおけるその他の構成および動作については、実施の形態1による半導体集積回路10と同じであるので、その説明は繰返さない。
【0071】
実施の形態2による半導体集積回路10Aにおいては、動作モード設定値がシリアルデータで端子12から制御信号CNTLとして入力される。動作モード設定回路20Aは、制御信号CNTL、リセット信号RESETおよび外部クロックCLKを受け、それらの信号状態に基づいてテストモードであるか否かを検出し、テストモードを検出すると、シリアルデータの制御信号CNTLをnビット長のパラレルデータの動作モード設定信号SET<0:n−1>に変換してデコーダ22へ出力する。
【0072】
図5は、実施の形態2による半導体集積回路10Aにおける動作モード設定回路20Aを機能的に説明するための機能ブロック図である。
【0073】
図5を参照して、動作モード設定回路20Aは、シフトレジスタ202と、テストモード検出回路204とを含む。
【0074】
シフトレジスタ202は、リセット信号RESETがアサートされると、内部状態をリセットする。また、シフトレジスタ202は、リセット信号RESETがネゲートされたとき、テストモード検出回路204から受けるイネーブル信号ENABLEがアサートされていれば、外部クロックCLKに同期してシリアルデータである制御信号CNTLを取込み、取込んだシリアルデータをnビット長のパラレルデータである動作モード設定信号SET<0:n−1>としてデコーダ22へ出力する。
【0075】
テストモード検出回路204は、制御信号CNTL、リセット信号RESETおよび外部クロックCLKを受け、リセット信号RESETがネゲートされたとき、制御信号CNTLがアサートされていればテストモードであると認識し、その後シフトレジスタ202に制御信号CNTLが読込まれるのに必要な時間だけイネーブル信号ENABLEをアサートする。外部クロックCLKは、シフトレジスタ202に制御信号CNTLが読込まれるのに必要な予め定められた時間をカウントするのに用いられ、そのカウント中は信号ENABLEがアサートされる。
【0076】
一方、テストモード検出回路204は、リセット信号がネゲートされたとき、制御信号CNTLがアサートされていなければイネーブル信号ENABLEをアサートしない。したがって、シフトレジスタ202は、制御信号CNTLを取込まず、リセット後の値0をデコーダ22へ出力する。すなわち、半導体集積回路10Aの動作モードは、通常動作モードに設定される。
【0077】
図6は、実施の形態2による半導体集積回路10Aにおいてテストモードが設定されるときの各信号の動作波形図である。
【0078】
図6を参照して、時刻T1においてリセット信号RESETがアサートされ、シフトレジスタ202の状態がリセットされる。制御信号CNTLは、時刻T2においてリセット信号RESETがネゲートされる前にアサートされる。
【0079】
時刻T2において、リセット信号RESETがネゲートされたとき、制御信号CNTLがアサートされていると、テストモード検出回路204は、テストモードであると認識し、イネーブル信号ENABLEをアサートする。イネーブル信号ENABLEがアサートされると、シフトレジスタ202は、動作モード設定値のシリアルデータである制御信号CNTLの取込みを開始する。その後、制御信号CNTLがシフトレジスタ202に入力され、時刻T3までにその入力が終了される。テストモード検出回路204は、時刻T3においてイネーブル信号ENABLEをネゲートする。
【0080】
そして、シフトレジスタ202は、シリアルデータで取込んだ動作モード設定値を、パラレルデータの動作モード設定信号SET<0:n−1>としてデコーダ22へ出力する。その後の動作については、実施の形態1による半導体集積回路10と同じであるので、その説明は繰返さない。
【0081】
このように、実施の形態2よる半導体集積回路10Aによっても、動作モードを設定するための信号を入力する端子の数が大幅に削減され、実施の形態1と同様の効果が得られる。
【0082】
[実施の形態3]
図7は、実施の形態3による半導体集積回路の全体構成を示す概略ブロック図である。
【0083】
図7を参照して、実施の形態3による半導体集積回路10Bは、実施の形態1による半導体集積回路10の構成において、動作モード設定回路20に代えて動作モード設定回路20Bを備え、動作モード設定回路20Bは、入出力端子18と接続される。
【0084】
動作モード設定回路20Bは、端子12,14,16からそれぞれ制御信号CNTL、リセット信号RESETおよび外部クロックCLKを受け、さらに、動作モード設定期間中は、入出力端子18から動作モード設定値を受ける。そして、動作モード設定回路20Bは、その受けた動作モード設定値に基づいて、動作モード設定信号SET<0:n−1>をデコーダ22へ出力する。
【0085】
半導体集積回路10Bにおけるその他の構成および動作については、実施の形態1による半導体集積回路10と同じであるので、その説明は繰返さない。
【0086】
実施の形態3による半導体集積回路10Bにおいては、動作モード設定期間中は、入出力端子18から動作モード設定値が入力される。そして、動作モード設定値の入力が終了し、動作モードの設定がなされると、入出力端子18からは設定された動作モードに対応するテストデータが入出力され、その動作モードに対応する機能ブロックのテストが実行される。
【0087】
図8は、実施の形態3による半導体集積回路10Bにおける動作モード設定回路20Bを機能的に説明するための機能ブロック図である。
【0088】
図8を参照して、動作モード設定回路20Bは、フリップフロップ206を含む。フリップフロップ206は、リセット信号RESETがアサートされているとき、内部状態をリセットする。フリップフロップ206は、リセット信号RESETがネゲートされてリセット状態が解除され、制御信号CNTLがアサートされると、動作モード設定値を入出力端子18から取込んでデコーダ22へ出力する。
【0089】
フリップフロップ206は、制御信号CNTLがネゲートされると、入出力端子18からデータを取込まず、制御信号CNTLがネゲートされる前のデータを保持して出力する。したがって、その後入出力端子18からのデータが変化しても、フリップフロップ206は、制御信号CNTLがアサートされていた期間に設定された動作モードを保持し続け、デコーダ22へその動作モードを出力する。なお、外部クロックCLKは、フリップフロップ206において、入力端子Dからの信号の取込みタイミングを与えるために用いられる。
【0090】
一方、リセット信号RESETがネゲートされたとき、制御信号CNTLがアサートされていなければ、リセット後の値0をデコーダ22へ出力する。すなわち、半導体集積回路10Bの動作モードは、通常動作モードに設定される。
【0091】
図9は、実施の形態3による半導体集積回路10Bにおいてテストモードが設定されるときの各信号の動作波形図である。
【0092】
図9を参照して、時刻T1においてリセット信号RESETがアサートされ、フリップフロップ206の内部状態がリセットされる。時刻T2においてリセット信号RESETがネゲートされる前に、制御信号CNTLはアサートされ、また、入出力端子18には動作モード設定値が入力される。
【0093】
時刻T2において、リセット信号RESETがネゲートされ、フリップフロップ206においてリセット状態が解除されると、制御信号CNTLがアサートされているため、フリップフロップ206は入出力端子18から動作モード設定値を取込んでデコーダ22へ出力する。そして、時刻T3において、制御信号CNTLがネゲートされると、フリップフロップ206は、動作モード設定値をラッチし、その後入出力端子18から入力されるデータの変化に拘わらず、ラッチした動作モード設定値をデコーダ22へ出力する。
【0094】
時刻T3経過後は、入出力端子18からはテストデータが入出力され、設定された動作モードに対応する機能ブロックに対してそのテストデータが入出力され、テストが実行される。
【0095】
なお、動作モード設定回路をフリップフロップで構成する場合、各入力信号の取込みタイミングを与える外部クロックCLKに代えて、制御信号CNTLを用いることもできる。
【0096】
図10は、実施の形態3による半導体集積回路10Bにおける他の動作モード設定回路20Cを機能的に説明するための機能ブロック図である。
【0097】
図10を参照して、動作モード設定回路20Cは、フリップフロップ208を含む。フリップフロップ208は、入力端子Dからの信号の取込みタイミングを与える外部クロックCLKの代わりに制御信号CNTLが用いられる。フリップフロップ208は、制御信号CNTLの立上りタイミングで入出力端子18からデータを取込み、取込んだデータをラッチしてデコーダ22へ出力する。制御信号CNTLが変化しないときは、入出力端子18からのデータの取込みは行なわれないため、その後入出力端子18からテストデータが入力されても、動作モードが改変されることはない。
【0098】
図11は、半導体集積回路10Bにおいて動作モード設定回路20Cが用いられたときの各信号の動作波形図である。
【0099】
図11を参照して、時刻T1においてリセット信号RESETがアサートされ、フリップフロップ208の内部状態がリセットされる。時刻T2においてリセット信号RESETがネゲートされる前に、制御信号CNTLはアサートされる。
【0100】
時刻T2においてリセット信号RESETがネゲートされた後、時刻T3において制御信号CNTLが一旦立下り、再び時刻T4において立上ると、フリップフロップ208は、その立上りタイミングで入出力端子18から動作モード設定値D1を取込んでラッチし、その動作モード設定値D1をデコーダ22へ出力する。その後の時刻T4〜T5間では、制御信号CNTLは変化せず、入出力端子18から入力されるデータが変化しても、フリップフロップ208からデコーダ22へ出力される動作モード設定値はD1から変化せず、この間に入出力端子18からテストデータを入出力してテストを行なうことができる。
【0101】
次に、時刻T5において制御信号CNTLが一旦立下り、時刻T6において再び立上ると、フリップフロップ208は、その立上りタイミングで入出力端子18から動作モード設定値D2を取込んでラッチし、その動作モード設定値D2をデコーダ22へ出力する。時刻T6以降は、制御信号CNTLは変化せず、入出力端子18から入力されるデータが変化しても、フリップフロップ208からデコーダ22へ出力される動作モード設定値はD2から変化せず、入出力端子18からテストデータを入出力してテストを行なうことができる。
【0102】
以上のように、実施の形態3よる半導体集積回路10Bによれば、動作モード設定値は、テスト専用でない通常の入出力端子18から入力されるので、テスト時の動作モードを設定するための信号を入力するテスト専用の端子数が大幅に削減され、実施の形態1と同様の効果が得られる。
【0103】
[実施の形態4]
実施の形態4による半導体集積回路10Dは、実施の形態1による半導体集積回路10の構成において、動作モード設定回路20に代えて動作モード設定回路20Dを備える。
【0104】
動作モード設定回路20Dも、実施の形態1における動作モード設定回路20と同様に、端子12,14から制御信号CNTLおよびリセット信号RESETを受け、半導体集積回路10Dの動作モードを設定し、nビット長の動作モード設定信号SET<0:n−1>をデコーダ22へ出力する。
【0105】
そして、動作モード設定回路20Dは、端子12から入力される制御信号CNTLが変化する毎に、予め定められた所定の順に従って動作モードを設定し、その設定した動作モードをデコーダ22へ出力する。
【0106】
半導体集積回路10Dにおけるその他の構成については、実施の形態1による半導体集積回路10の構成と同じであるので、その説明は繰返さない。
【0107】
図12は、実施の形態4による半導体集積回路10Dにおいて、動作モードの遷移状態の一例を示す遷移図である。
【0108】
図12を参照して、半導体集積回路10Dは、動作モード設定回路20Dにおいてリセット状態が解除されたとき、制御信号CNTLがネゲートされていると、通常動作モードに移行する。一方、リセット解除時、制御信号CNTLがアサートされていると、動作モード1が設定される。次いで、制御信号CNTLの立上りエッジに同期して動作モード設定値が1つインクリメントされ、動作モード2が設定される。以降、制御信号CNTLが立上る毎に動作モード設定値が1ずつインクリメントされる。そして、動作モードmが設定された後、制御信号CNTLが変化すると、再び動作モード1が設定され、以下、サイクリックに動作モードが遷移する。
【0109】
なお、上述した例では、動作モードが1ずつインクリメントされていくものとしたが、予め定めた他の所定の順で動作モードを遷移するようにしてもよい。
【0110】
図13は、実施の形態4による半導体集積回路10Dにおける動作モード設定回路20Dを機能的に説明するための機能ブロック図である。
【0111】
図13を参照して、動作モード設定回路20Dは、次動作モード設定回路232と、フリップフロップ234とを含む。次動作モード設定回路232は、制御信号CNTLと、リセット信号RESETと、フリップフロップ234からデコーダ22へ出力される動作モード設定信号SET<0:n−1>とを受け、制御信号CNTLの立上りエッジに同期して動作モードを所定の順に従って遷移させ、遷移後の動作モード設定値をフリップフロップ234へ出力する。また、次動作モード設定回路232は、リセット信号RESETがアサートされると、動作モードを予め定められた初期の動作モードに設定する。
【0112】
フリップフロップ234は、リセット信号RESETがアサートされているとき、内部状態をリセットする。フリップフロップ234は、リセット信号RESETがネゲートされた後、制御信号CNTLの立上りに応じて次動作モード設定回路232から出力された動作モード設定値を取込んでラッチし、デコーダ22へ出力する。そして、制御信号CNTLの立上りエッジを検出しない限り、取込んだ動作モード設定値を保持する。
【0113】
一方、リセット信号RESETがネゲートされたとき、制御信号CNTLがアサートされていなければ、フリップフロップ234は、リセット後の値0をデコーダ22へ出力する。すなわち、半導体集積回路10Dの動作モードは、通常動作モードに設定される。
【0114】
図14は、実施の形態4による半導体集積回路10Dにおいてテストモードが設定されるときの各信号の動作波形図である。なお、この動作波形図においては、図12に示した順で動作モードが遷移する場合について説明される。
【0115】
図14を参照して、時刻T1においてリセット信号RESETがアサートされると、次動作モード設定回路232は、動作モードの初期状態として動作モード設定値を“1”に設定する。また、フリップフロップ234は、内部状態をリセットする。また、時刻T2においてリセット信号RESETがネゲートされる前に、制御信号CNTLがアサートされる。
【0116】
時刻T2において、リセット信号RESETがネゲートされた後、時刻T3において制御信号CNTLが一旦立下り、その後時刻T4において制御信号CNTLが立上ると、次動作モード設定回路232は、動作モード設定値を“1”から“2”へ遷移させる。また、そのタイミングで、フリップフロップ234は、次動作モード設定回路232から出力された遷移後の動作モードを取込んでラッチし、その取込んだ動作モード設定値をデコーダ22へ出力する。
【0117】
次いで、時刻T5において再び制御信号CNTLが一旦立下り、時刻T6において制御信号CNTLが立上ると、そのタイミングで次動作モード設定回路232は動作モードを“2”から“3”へ遷移させ、また、フリップフロップ234は、遷移後の動作モード設定値“3”を次動作モード設定回路232から取り込んでラッチし、デコーダ22へ出力する。
【0118】
このようにして、制御信号CNTLの変化に応じて、動作モードが所定の順で順次遷移する。
【0119】
以上のように、実施の形態4による半導体集積回路10Dによれば、制御信号CNTLの変化に応じて動作モードを遷移させるようにしたので、実施の形態1と同様の効果が得られるとともに、外部から設定される制御信号CNTLをパルス状に変化させるだけで動作モードを順次設定することができる。
【0120】
[実施の形態5]
実施の形態1,2においては、外部クロックCLKが変化し、そのタイミングで制御信号CNTLが取込まれ、動作モードが設定された。また、実施の形態3では、外部クロックCLKあるいは制御信号CNTLが変化したタイミングで入出力端子18から動作モード設定値が取込まれ、動作モードが設定された。さらに、実施の形態4では、制御信号CNTLが変化したタイミングで動作モードが遷移し、動作モードが設定された。
【0121】
実施の形態5による半導体集積回路は、動作モード設定回路において、リセット状態が解除された後、信号の取込みタイミングを与える外部クロックCLKもしくは制御信号CNTLが変化しないときは、DCテストモードとして動作する。ここで、DCテストモードとは、半導体集積回路の各端子のパッドのDC特性を測定するテストモードであって、パッドの電圧出力特性やリーク電流などが測定される。
【0122】
実施の形態5による半導体集積回路10Eは、実施の形態1による半導体集積回路10の構成において、動作モード設定回路20に代えて動作モード設定回路20Eを備える。半導体集積回路10Eのその他の構成については、実施の形態1による半導体集積回路10の構成と同じであるので、その説明は繰返さない。
【0123】
図15は、実施の形態5による半導体集積回路10Eにおける動作モード設定回路20Eを機能的に説明するための機能ブロック図である。
【0124】
図15を参照して、動作モード設定回路20Eは、動作モード設定部212と、セレクタ214とを含む。動作モード設定部212は、実施の形態1による半導体集積回路10における動作モード設定回路20の動作モード設定機能を備え、さらに、リセット信号RESETによってリセット動作が行なわれると、動作モード設定値“m+1”をデフォルトとして内部設定する。そして、この動作モード設定値“m+1”は、DCテストモードに対応する。
【0125】
セレクタ214は、制御信号CNTLを入力し、制御信号CNTLがアサートされているときは、動作モード設定部212によって設定された動作モード設定値をデコーダ22へ出力する。一方、セレクタ214は、制御信号CNTLがネゲートされているときは、予め内部定数として有する通常動作モード設定値をデコーダ22へ出力する。
【0126】
この動作モード設定回路20Eにおいては、リセット信号RESETがアサートされると、動作モード設定部212は、内部状態をリセットし、デフォルトとしての動作モード設定値“m+1”を内部設定する。そして、リセット信号RESETがネゲートされ、動作モード設定部212においてリセット状態が解除されると、制御信号CNTLがアサートされていれば、セレクタ214は、動作モード設定部212によって設定されたDCテストモードを示す動作モード設定値“m+1”をデコーダ22へ出力する。
【0127】
一方、リセット信号RESETがネゲートされ、動作モード設定部212においてリセット状態が解除されたとき、制御信号CNTLがアサートされていなければ、セレクタ214は、内部定数として予め有する通常動作モード設定値をデコーダ22へ出力する。
【0128】
そして、いずれの場合も、リセット信号RESETがネゲートされた後は、外部クロックCLKは変化せず、テストモードであればDCテストが行なわれる。
【0129】
なお、動作モード設定部212は、実施の形態2,4に対応して、動作モード設定回路20A,20Dに上述したデフォルト設定機能を備えたものであってもよい。
【0130】
また、実施の形態3による半導体集積回路10Bにおいても、同様にして、動作モード設定回路20B,20Cに上述したようなデフォルト設定機能を備えることもできる。
【0131】
以上のように、実施の形態5による半導体集積回路10Eによれば、動作モード設定回路20Eのリセット時、デフォルトとしてDCテストモードに対応する動作モード設定値を設定するようにしたので、リセット解除後、動作モードを設定するための信号を取込むための外部クロックCLKもしくは制御信号CNTLを変化させなくても、DCテストモードで動作することができる。
【0132】
[実施の形態6]
実施の形態6による半導体集積回路では、動作モードが設定された後、設定された動作モード設定値が外部に出力される。これによって、設定された動作モードを確認することができる。
【0133】
実施の形態6による半導体集積回路10Fは、実施の形態1による半導体集積回路10の構成において、動作モード設定回路20に代えて動作モード設定回路20Fを備える。半導体集積回路10Fのその他の構成については、実施の形態1による半導体集積回路10の構成と同じであるので、その説明は繰返さない。
【0134】
図16は、実施の形態6による半導体集積回路10Fにおける動作モード設定回路20Fを機能的に説明するための機能ブロック図である。
【0135】
図16を参照して、動作モード設定回路20Fは、動作モード設定部222と、制御回路224と、動作モード出力回路226と、バッファ228とを含む。
【0136】
動作モード設定部222は、実施の形態1による半導体集積回路10における動作モード設定回路20であり、リセット信号RESETがネゲートされた後のnサイクルで、動作モードを設定し、その設定した動作モードをデコーダ22へ出力する。
【0137】
動作モード出力回路226は、動作モード設定部222によって設定された動作モード設定値を受け、動作モード設定部222によって動作モードが設定された後のnサイクルにおいて、制御回路224から受ける指令に応じて、動作モード設定値をシリアルデータでバッファ228へ出力する。
【0138】
制御回路224は、リセット信号RESETおよび外部クロックCLKを受け、動作モード設定部222によって動作モードが設定された後のnサイクルにおいて、動作モード出力回路226からバッファ228を介して端子12へ動作モード設定値が出力されるように、動作モード出力回路226およびバッファ228を制御する。
【0139】
バッファ228は、制御回路224からの指令に応じて、動作モード出力回路226から出力された動作モードを端子12へ出力する。
【0140】
なお、図16においては、制御回路224には制御信号CNTLが入力されず、制御回路224は、リセット信号RESETがネゲートされた後、制御信号CNTLの状態に拘わらず、動作モード設定後に動作モードの出力動作を行なうが、制御回路224に制御信号CNTLを入力し、リセット信号RESETがネゲートされたときに制御信号CNTLがアサートされているときのみ、その後に動作モードの出力動作が行なわれるようにしてもよい。すなわち、通常動作モード時は、動作モード設定値の確認は行なわず、テストモード時のみ動作モード設定値の確認が行なわれるようにしてもよい。
【0141】
図17は、実施の形態6による半導体集積回路10Fにおいてテストモードが設定されるときの各信号の動作波形図である。
【0142】
図17を参照して、時刻T1においてリセット信号RESETがアサートされ、動作モード設定部222の内部状態がリセットされる。時刻T2においてリセット信号RESETがネゲートされる前に、制御信号CNTLはアサートされる。時刻T2においてリセット信号RESETがネゲートされると、制御信号CNTLがアサートされているので、動作モード設定部222は、テストモードであると認識し、時刻T3までのnサイクルにおいて端子12から入力される制御信号CNTLに基づいて動作モードを設定する。
【0143】
一方、制御回路224は、リセット信号RESETおよび外部クロックCLKを受け、リセット信号RESETがネゲートされてからnサイクル後の時刻T3になると、動作モード出力回路226およびバッファ228を活性化する。制御回路224からの指令に応じて、動作モード出力回路226は、時刻T3〜T4のnサイクルにおいて、動作モード設定部222から出力されたパラレルデータである動作モード設定値をシリアルデータに変換してバッファ228へ出力し、バッファ228は、端子12へ動作モード設定値を出力する。
【0144】
なお、動作モード設定部222は、実施の形態2〜5に対応して、動作モード設定回路20A〜20Eであってもよく、また、実施の形態3に対応する場合には、実施の形態6による半導体集積回路10Fは、図7に示した半導体集積回路10Bに対応した構成となる。
【0145】
以上のように、実施の形態6による半導体集積回路10Fによれば、設定された動作モードを確認できるようにしたので、実施の形態1〜5と同様にテスト時の動作モードを設定するための信号を入力するテスト専用の端子数が大幅に削減されるとともに、さらに、設定された動作モードが所望の動作モードであるかを半導体集積回路の外部において確認することができる。
【0146】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図1】実施の形態1による半導体集積回路の全体構成を示す概略ブロック図である。
【図2】実施の形態1による半導体集積回路における動作モード設定回路を機能的に説明するための機能ブロック図である。
【図3】実施の形態1による半導体集積回路において通常動作モードが設定されるときの各信号の動作波形図である。
【図4】実施の形態1による半導体集積回路においてテストモードが設定されるときの各信号の動作波形図である。
【図5】実施の形態2による半導体集積回路における動作モード設定回路を機能的に説明するための機能ブロック図である。
【図6】実施の形態2による半導体集積回路においてテストモードが設定されるときの各信号の動作波形図である。
【図7】実施の形態3による半導体集積回路の全体構成を示す概略ブロック図である。
【図8】実施の形態3による半導体集積回路における動作モード設定回路を機能的に説明するための機能ブロック図である。
【図9】実施の形態3による半導体集積回路においてテストモードが設定されるときの各信号の動作波形図である。
【図10】実施の形態3による半導体集積回路における他の動作モード設定回路を機能的に説明するための機能ブロック図である。
【図11】実施の形態3による半導体集積回路において図10に示す動作モード設定回路が用いられたときの各信号の動作波形図である。
【図12】実施の形態4による半導体集積回路において、動作モードの遷移状態の一例を示す遷移図である。
【図13】実施の形態4による半導体集積回路における動作モード設定回路を機能的に説明するための機能ブロック図である。
【図14】実施の形態4による半導体集積回路においてテストモードが設定されるときの各信号の動作波形図である。
【図15】実施の形態5による半導体集積回路における動作モード設定回路を機能的に説明するための機能ブロック図である。
【図16】実施の形態6による半導体集積回路における動作モード設定回路を機能的に説明するための機能ブロック図である。
【図17】実施の形態6による半導体集積回路においてテストモードが設定されるときの各信号の動作波形図である。
【図18】複数の機能ブロックを備え、かつ、各機能ブロック毎にテストが可能な従来の半導体集積回路の全体構成を示す概略ブロック図である。
【図19】図18に示す半導体集積回路において、動作モードの設定値とその動作モードの内容との対応関係を示す図である。
【図20】図18に示すセレクタを機能的に説明するための機能ブロック図である。
【符号の説明】
10,10A,10B,10D〜10F 半導体集積回路、12,14,16端子、18,181,182 入出力端子、20,20A〜20F 動作モード設定回路、22 デコーダ、24,214 セレクタ、26 バス、112 動作モード設定端子、201 カウンタ、202 シフトレジスタ、204 テストモード検出回路、206,208,234 フリップフロップ、212,222 動作モード設定部、224 制御回路、226 動作モード出力回路、228 バッファ、232 次動作モード設定回路、241 回路、243,245 内部セレクタ、247 出力バッファ、249 入力バッファ、251〜255 信号線、G1〜Gm ANDゲート、FB1〜FBm 機能ブロック。
【発明の属する技術分野】
この発明は、半導体集積回路に関し、特に、複数の機能ブロックを備え、各機能ブロック毎に可能なテストに対応する複数の動作モードを備える半導体集積回路に関する。
【0002】
【従来の技術】
近年、半導体集積回路の高機能化・多機能化が進み、1つの半導体集積回路は、複数の機能ブロックで構成されているのが一般的である。複数の機能ブロックを備える半導体集積回路では、各機能ブロックが相互に影響を及ぼしあうため、半導体集積回路を全体としてテストしてもいずれの機能ブロックに欠陥があるかを検出することは容易でない。そこで、このような複数の機能ブロックを備える半導体集積回路においては、各機能ブロックが単体で外部接続端子と接続され、各機能ブロック毎に機能テストを実行できる動作モードを各機能ブロックに対応して備えることによって、従来よりテストの容易化が図られている。
【0003】
そして、各機能ブロックのテストに対応した動作モードを外部から設定するための専用の動作モード設定端子が設けられ、この動作モード設定端子に与えられる信号によって、テストを行なう機能ブロックの選択が行なわれる。
【0004】
図18は、複数の機能ブロックを備え、かつ、各機能ブロック毎にテストが可能な従来の半導体集積回路の全体構成を示す概略ブロック図である。
【0005】
図18を参照して、半導体集積回路100は、動作モード設定端子112と、入出力端子18と、デコーダ22と、セレクタ24と、機能ブロックFB1〜FBmと、バス26とを備える。なお、図18においては、半導体集積回路100について、半導体集積回路100の動作モードの設定に関する主要部分が代表的に示されている。
【0006】
動作モード設定端子112は、半導体集積回路100のテスト時、半導体集積回路100の動作モードを設定する動作モード設定信号TEST<0:n−1>(nは自然数)を外部から受けるテスト専用端子である。動作モード設定端子112は、n個の端子で構成され、動作モード設定端子112に入力される動作モード設定信号TEST<0:n−1>によって2n通りの動作モードが設定され得る。
【0007】
デコーダ22は、動作モード設定端子112から入力される動作モード設定信号TEST<0:n−1>をデコードし、テストモード選択信号TM1〜TM2n−1および通常動作モード選択信号NMのいずれかをアサートしてセレクタ24へ出力する。
【0008】
入出力端子18は、半導体集積回路100に入出力されるデータやコマンドなどを外部とやり取りする端子であって、特にテスト専用に設けられたものではなく、通常動作時に使用される端子である。入出力端子18は、通常動作時は半導体集積回路100に入力されるデータ等を外部から受け、また、半導体集積回路100から出力されるデータ等を外部へ出力する。一方、テスト時においては、入出力端子18は、設定された動作モードに対応する機能ブロックに入力されるテストデータを外部から受け、また、その機能ブロックから出力されたテスト結果に対応するデータを外部へ出力する。
【0009】
セレクタ24は、デコーダ22から受けるテストモード選択信号TM1〜TM2n−1および通常動作モード選択信号NMに応じて、対応する機能ブロックを入出力端子18と接続する。すなわち、セレクタ24は、機能ブロックFB1のテストに対応するテストモード選択信号TM1がアサートされているときは、機能ブロックFB1を入出力端子18と接続する。同様にして、セレクタ24は、機能ブロックFBm(mは2以上の自然数)のテストに対応するテストモード選択信号TMmがアサートされているときは、機能ブロックFBmを入出力端子18と接続する。
【0010】
また、セレクタ24は、通常動作モード選択信号NMがアサートされているときは、この半導体集積回路100が全体として通常動作を行なうように、所定の接続関係で各機能ブロックを入出力端子18と接続する。
【0011】
機能ブロックFB1〜FBmは、この半導体集積回路100において個別の機能を有する機能ブロックである。機能ブロックFB1〜FBmの各々は、自己の機能ブロックに対応するテストモード選択信号をデコーダ22から受け、そのテストモード選択信号がアサートされているときは、セレクタ24のみに接続され、そのテストモード選択信号がアサートされていなければ、セレクタ24およびバス26に接続される。
【0012】
バス26は、機能ブロックFB1〜FBm間でデータや指示など各種信号のやり取りを行なうための内部バスである。
【0013】
図19は、動作モード設定端子112から入力される動作モードの設定値とその動作モードの内容との対応関係を示した図である。
【0014】
図19を参照して、半導体集積回路100においては、動作モード設定端子112から値“0”に対応する動作モード設定信号TEST<0:n−1>が設定されると、通常動作モードが選択される。動作モード設定端子112から値“1”に対応する動作モード設定信号TEST<0:n−1>が設定されると、機能ブロックFB1の機能テストを行なう機能ブロックFB1テストモードが選択される。同様にして、動作モード設定端子112から値“m”に対応する動作モード設定信号TEST<0:n−1>が設定されると、機能ブロックFBmの機能テストを行なう機能ブロックFBmテストモードが選択される。
【0015】
なお、設定値“m+1”〜“2n−1”については、特に動作モードが割当てられていないが、この半導体集積回路100においては、最大2n通り(動作モード設定値としては“2n−1”まで)動作モードを設定できる。
【0016】
再び図18を参照して、半導体集積回路100においては、たとえば、動作モード設定端子112から値“1”に対応する動作モード設定信号TEST<0:n−1>が設定されると、デコーダ22は、動作モード設定信号TEST<0:n−1>をデコードし、テストモード選択信号TM1をアサートする。
【0017】
テストモード選択信号TM1がアサートされると、機能ブロックFB1は、セレクタ24のみとデータのやり取りを行なう。一方、セレクタ24は、機能ブロックFB1のみを入出力端子18と接続する。したがって、入出力端子18から機能ブロックFB1に対応するテストデータを入力することによって、機能ブロックFB1を他の機能ブロックから独立してテストすることができる。
【0018】
なお、その他の機能ブロックのテストに対応する動作モード設定値が動作モード設定端子112に入力されたときも、対応する機能ブロック毎に独立したテストが同様にして行なわれる。
【0019】
一方、動作モード設定端子112から値“0”に対応する動作モード設定信号TEST<0:n−1>が設定されると、デコーダ22は、動作モード設定信号TEST<0:n−1>をデコードし、通常動作モード選択信号NMをアサートする。通常動作モード選択信号NMがアサートされると、セレクタ24は、この半導体集積回路100が全体として通常動作を行なうように、所定の接続関係で各機能ブロックを入出力端子18と接続する。そして、入出力端子18からデータが入力されると、半導体集積回路100は、各機能ブロックFB1〜FBmが相互に関連して動作し、通常通りの機能を実現する。
【0020】
図20は、図18に示したセレクタ24を機能的に説明する機能ブロック図である。
【0021】
図20を参照して、セレクタ24は、入出力端子18の各端子毎に対応した複数の回路241を含む。回路241の各々は、内部セレクタ243,245と、出力バッファ247と、入力バッファ249と、ANDゲートG1〜Gmとからなる。
【0022】
以下、入出力端子18の一端子である端子181と接続される回路241について説明する。内部セレクタ243は、テストモード選択信号TM1〜TM2n−1および通常動作モード選択信号NMをデコーダ22から受ける。また、内部セレクタ243は、各機能ブロックFB1〜FBmから出力された信号を受ける。そして、内部セレクタ243は、アサートされているテストモード選択信号に対応する機能ブロックからの出力信号を出力バッファ247へ出力する。
【0023】
出力バッファ247は、内部セレクタ243から出力された信号を端子181へ出力する。
【0024】
内部セレクタ245は、テストモード選択信号TM1〜TMmおよび通常動作モード選択信号NMをデコーダ22から受ける。内部セレクタ245は、テストモード選択信号TM1〜TMmのいずれかがアサートされているときは、そのアサートされているテストモード選択信号をANDゲートG1〜Gmの対応するANDゲートにそのまま出力する。また、内部セレクタ245は、通常動作モード選択信号NMがアサートされているときは、この半導体集積回路100が全体として通常動作を行なうように、予め定められた所定の信号をアサートしてANDゲートG1〜Gmへ出力する。
【0025】
入力バッファ249は、端子181が受けた信号を入力してANDゲートG1〜Gmへ出力する。ANDゲートG1は、内部セレクタ245および入力バッファ249から受ける信号の論理積を演算し、その演算結果を機能ブロックFB1へ出力する。その他のANDゲートG2〜Gmについても同様に機能するので、その説明は繰返さない。
【0026】
以下、テストモード選択信号TM1がアサートされているときを例に、セレクタ24の動作を説明する。内部セレクタ245は、テストモード選択信号TM1がアサートされていると、ANDゲートG1へ出力する信号をアサートし、その他のANDゲートG2〜Gmへ出力する信号をネゲートする。したがって、各回路241において、ANDゲートG1のみが入力バッファ249から出力された信号を出力し、その他のANDゲートG2〜Gmからは対応する各機能ブロックへ信号は出力されない。すなわち、入出力端子18から入力された信号は、各回路241から機能ブロックFB1へのみ出力される。
【0027】
一方、内部セレクタ243は、テストモード選択信号TM1がアサートされていると、機能ブロックFB1から出力された信号を出力バッファ247へ出力する。したがって、機能ブロックFB1から出力された信号が入出力端子18へ出力される。
【0028】
以上のように、動作モード設定端子112から入力される動作モード設定値に基づいて、半導体集積回路100の動作モードが設定され、半導体集積回路100の各機能ブロック毎のテストが実行される。
【0029】
【発明が解決しようとする課題】
上述した従来の半導体集積回路100では、各機能ブロック毎にテストを実行するための動作モード設定信号TEST<0:n−1>が入力される動作モード設定端子112は、n個の端子で構成される。したがって、半導体集積回路を構成する機能ブロックの数が増加すると動作モードの数も増加し、それに応じて動作モード設定端子112を構成する端子の数も増加する。
【0030】
近年、半導体集積回路は、その高機能化・多機能化が進み、半導体集積回路が備える機能ブロックの数はさらに増加する傾向にある。これに伴って、データやコマンドなどを入出力する通常端子の数は増加する一方、上述したように、機能ブロック数の増加に応じて、テスト専用端子である動作モード設定端子を構成する端子の数も増加すると、半導体集積回路が備えることができる端子の総数には制約があることから、通常端子の数が制約され、さらなる高機能化および多機能化が制約される。
【0031】
また、テスト専用端子である動作モード設定端子を構成する端子数の増加は、半導体集積回路の小型化の制約ともなり、近年の半導体集積回路に対する小型化の要求に対応することができなくなる。
【0032】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、テスト時の動作モードを設定するための端子数を最小限に抑えたうえで、複数備えられる機能ブロックを個別にテストすることができる半導体集積回路を提供することである。
【0033】
【課題を解決するための手段】
この発明によれば、半導体集積回路は、複数の動作モードを有する半導体集積回路であって、所定の端子から入力される制御信号に基づいて複数の動作モードのいずれかを設定する動作モード設定回路と、動作モード設定回路によって設定された動作モードで動作する内部回路とを備える。
【0034】
好ましくは、所定の端子は、1つの端子で構成される。
好ましくは、複数の動作モードの各々は、少なくとも1つのテストモードの各々および通常動作モードのいずれかであり、動作モード設定回路は、所定のタイミングにおいて制御信号が第1の論理レベルのとき、その後に入力される制御信号に基づいて少なくとも1つのテストモードのいずれかを設定し、所定のタイミングにおいて制御信号が第2の論理レベルのとき、通常動作モードを設定する。
【0035】
好ましくは、動作モード設定回路は、外部クロックを受け、所定のタイミングにおいて制御信号が第1の論理レベルのとき、その後に入力される制御信号が第1の論理レベルである期間中の外部クロックのサイクル数をカウントし、そのカウント値に基づいて少なくとも1つのテストモードのいずれかを設定する。
【0036】
好ましくは、制御信号は、動作モードを表わすコードからなるシリアルデータを含み、動作モード設定回路は、所定のタイミングにおいて制御信号が第1の論理レベルのとき、その後に入力されるシリアルデータを取込み、取込んだシリアルデータに基づいて少なくとも1つのテストモードのいずれかを設定する。
【0037】
好ましくは、動作モード設定回路は、所定のタイミングにおいて制御信号が第1の論理レベルのとき、当該半導体集積回路の通常動作時に使用される少なくとも1つの端子から入力されるデータに基づいて少なくとも1つのテストモードのいずれかを設定する。
【0038】
好ましくは、動作モード設定回路は、所定のタイミングにおいて制御信号が第1の論理レベルのとき、その後の制御信号の変化に同期して、当該半導体集積回路の通常動作時に使用される少なくとも1つの端子からデータを取込み、取込んだデータに基づいて少なくとも1つのテストモードのいずれかを設定する。
【0039】
好ましくは、動作モード設定回路は、所定のタイミングにおいて制御信号が第1の論理レベルのとき、その後の制御信号の変化に同期して、その変化の際に設定されていた動作モードから少なくとも1つのテストモードのいずれかへ動作モードの設定を所定の順で遷移させる。
【0040】
好ましくは、所定のタイミングは、動作モード設定回路においてリセット動作が解除されるタイミングである。
【0041】
好ましくは、動作モード設定回路は、リセット動作時、予め定められた所定の動作モードを設定する。
【0042】
好ましくは、所定の動作モードは、DCテストモードであり、動作モード設定回路は、外部クロックを受け、リセット動作の解除後に外部クロックが入力されないとき、DCテストモードの設定を保持する。
【0043】
好ましくは、動作モード設定回路は、制御信号に基づいて動作モードを設定した後、設定された動作モードを外部へ出力する。
【0044】
以上のように、この発明による半導体集積回路においては、動作モード設定回路は、所定の端子から入力される制御信号に基づいて、複数備えられる動作モードのいずれかを設定する。
【0045】
したがって、この発明によれば、半導体集積回路は、テスト専用の動作モード設定端子を多数備える必要がなく、動作モードの設定に必要な専用の端子数を削減できる。
【0046】
そして、動作モードの設定に必要な専用の端子数が削減されることによって、数に制約のある端子を半導体集積回路の本来の機能を達成するための端子として用いることができ、半導体集積回路のさらなる高機能化を実現できる。
【0047】
さらに、端子数が削減されれば、半導体集積回路の小型化も実現できる。
【0048】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【0049】
[実施の形態1]
図1は、この発明の実施の形態1による半導体集積回路の全体構成を示す概略ブロック図である。
【0050】
図1を参照して、半導体集積回路10は、端子12,14,16と、入出力端子18と、動作モード設定回路20と、デコーダ22と、セレクタ24と、機能ブロックFB1〜FBmと、バス26とを備える。なお、図1においては、半導体集積回路10について、半導体集積回路10の動作モードの設定に関する主要部分が代表的に示されている。
【0051】
半導体集積回路10は、従来技術において説明した半導体集積回路100の構成において、n個の端子で構成される動作モード設定端子112に代えて1つの端子で構成される端子12を備え、また、動作モード設定回路20をさらに備えている点において、従来技術の半導体集積回路100の構成と異なる。
【0052】
端子12は、半導体集積回路10のテスト時、後述する動作モード設定回路20において半導体集積回路10の動作モードを設定するために用いられる制御信号CNTLを受ける。端子12は、上述したように1個の端子で構成され、端子12から入力される制御信号CNTLを用いて、動作モード設定回路20において2n通りの動作モードが設定され得る。
【0053】
端子14は、リセット信号RESETを受け、端子16は、外部クロックCLKを受ける。これらの端子は、従来技術の半導体集積回路100の説明においては示されていないが、従来の半導体集積回路100においても設けられている端子であり、実施の形態1による半導体集積回路10において新たに設けたものではない。
【0054】
動作モード設定回路20は、端子12,14,16からそれぞれ制御信号CNTL,リセット信号RESETおよび外部クロックCLKを受け、半導体集積回路10の動作モードを設定し、nビット長の動作モード設定信号SET<0:n−1>をデコーダ22へ出力する。そして、デコーダ22は、動作モード設定回路20から出力された動作モード設定信号SET<0:n−1>をデコードし、テストモード選択信号TM1〜TM2n−1および通常動作モード選択信号NMのいずれかをアサートしてセレクタ24へ出力する。
【0055】
半導体集積回路10におけるその他の構成および動作については、従来技術の半導体集積回路100と同じであるので、その説明は繰返さない。
【0056】
図2は、実施の形態1による半導体集積回路10における動作モード設定回路20を機能的に説明するための機能ブロック図である。
【0057】
図2を参照して、動作モード設定回路20は、カウンタ201を含む。カウンタ201は、リセット信号RESETがアサートされているとき、内部のカウンタ値を0にリセットする。カウンタ201は、リセット信号RESETがネゲートされてリセットが解除されたとき、制御信号CNTLがアサートされていれば、その後制御信号CNTLがアサートされる期間の外部クロックCLKのサイクル数をカウントし、そのカウント値を動作モード設定信号SET<0:n−1>としてデコーダ22へ出力する。
【0058】
一方、カウンタ201は、リセット信号RESETがネゲートされたとき、制御信号CNTLがアサートされていなければ、外部クロックCLKのカウントは行なわず、リセット後のカウンタ値0をデコーダ22へ出力する。すなわち、半導体集積回路10の動作モードは、通常動作モードに設定される。
【0059】
図3は、実施の形態1による半導体集積回路10において通常動作モードが設定されるときの各信号の動作波形図である。
【0060】
図3を参照して、時刻T1においてリセット信号RESETがアサートされ、カウンタ201のカウンタ値が0にリセットされる。制御信号CNTLは、時刻T2においてリセット信号RESETがネゲートされる前にネゲートされる。なお、図において、制御信号CNTLにおける斜線部は、信号状態を規定していないことを示す。
【0061】
そして、時刻T2において、リセット信号RESETがネゲートされるが、制御信号CNTLがネゲートされているので、カウンタ201は外部クロックCLKのカウントを行なわず、カウンタ201は、動作モード設定信号SET<0:n−1>を0で出力する。
【0062】
したがって、デコーダ22は、動作モード設定信号SET<0:n−1>が0に設定されたことに基づいて、通常動作モード選択信号NMをアサートしてセレクタ24へ出力する。したがって、半導体集積回路10は、通常動作モードで動作する。
【0063】
図4は、半導体集積回路10においてテストモードが設定されるときの各信号の動作波形図である。
【0064】
図4を参照して、時刻T1においてリセット信号RESETがアサートされ、カウンタ201のカウンタ値が0にリセットされる。制御信号CNTLは、時刻T2においてリセット信号RESETがネゲートされる前にアサートされる。
【0065】
時刻T2において、リセット信号RESETがネゲートされると、カウンタ201は、次に外部クロックCLKが立上る時刻T3から外部クロックCLKのサイクル数のカウントを開始する。そして、カウンタ201は、時刻T5において制御信号CNTLがネゲートされるまでの、時刻T3〜T4までの外部クロックCLKの立上り回数をカウントし、そのカウンタ値を動作モード設定値としてデコーダ22へ出力する。
【0066】
そして、デコーダ22は、カウンタ201から受けた動作モード設定信号SET<0:n−1>に基づいて、テストモード選択信号TM1〜TM2n−1のうちの対応するテストモード選択信号をアサートしてセレクタ24へ出力し、セレクタ24において、アサートされたテストモード選択信号に対応する機能ブロックが入出力端子18と接続される。これによって、半導体集積回路10において、設定された動作モードに対応する機能ブロックのテストが実行される。
【0067】
このように、実施の形態1による半導体集積回路10によれば、動作モードを設定する動作モード設定回路20を半導体集積回路10内に備えたので、動作モードを設定するための信号を入力する端子の数を大幅に削減できる。これによって、数に制約のある端子を半導体集積回路10の本来の機能を達成するための信号入出力端子として用いることができ、半導体集積回路10のさらなる高機能化を実現できる。さらに、端子数自体を削減できることによって、半導体集積回路10の小型化を図ることもできる。
【0068】
[実施の形態2]
実施の形態2による半導体集積回路10Aは、実施の形態1による半導体集積回路10の構成において、動作モード設定回路20に代えて動作モード設定回路20Aを備える。
【0069】
動作モード設定回路20Aも、実施の形態1における動作モード設定回路20と同様に、端子12,14,16からそれぞれ制御信号CNTL,リセット信号RESETおよび外部クロックCLKを受け、半導体集積回路10Aの動作モードを設定し、nビット長の動作モード設定信号SET<0:n−1>をデコーダ22へ出力する。
【0070】
半導体集積回路10Aにおけるその他の構成および動作については、実施の形態1による半導体集積回路10と同じであるので、その説明は繰返さない。
【0071】
実施の形態2による半導体集積回路10Aにおいては、動作モード設定値がシリアルデータで端子12から制御信号CNTLとして入力される。動作モード設定回路20Aは、制御信号CNTL、リセット信号RESETおよび外部クロックCLKを受け、それらの信号状態に基づいてテストモードであるか否かを検出し、テストモードを検出すると、シリアルデータの制御信号CNTLをnビット長のパラレルデータの動作モード設定信号SET<0:n−1>に変換してデコーダ22へ出力する。
【0072】
図5は、実施の形態2による半導体集積回路10Aにおける動作モード設定回路20Aを機能的に説明するための機能ブロック図である。
【0073】
図5を参照して、動作モード設定回路20Aは、シフトレジスタ202と、テストモード検出回路204とを含む。
【0074】
シフトレジスタ202は、リセット信号RESETがアサートされると、内部状態をリセットする。また、シフトレジスタ202は、リセット信号RESETがネゲートされたとき、テストモード検出回路204から受けるイネーブル信号ENABLEがアサートされていれば、外部クロックCLKに同期してシリアルデータである制御信号CNTLを取込み、取込んだシリアルデータをnビット長のパラレルデータである動作モード設定信号SET<0:n−1>としてデコーダ22へ出力する。
【0075】
テストモード検出回路204は、制御信号CNTL、リセット信号RESETおよび外部クロックCLKを受け、リセット信号RESETがネゲートされたとき、制御信号CNTLがアサートされていればテストモードであると認識し、その後シフトレジスタ202に制御信号CNTLが読込まれるのに必要な時間だけイネーブル信号ENABLEをアサートする。外部クロックCLKは、シフトレジスタ202に制御信号CNTLが読込まれるのに必要な予め定められた時間をカウントするのに用いられ、そのカウント中は信号ENABLEがアサートされる。
【0076】
一方、テストモード検出回路204は、リセット信号がネゲートされたとき、制御信号CNTLがアサートされていなければイネーブル信号ENABLEをアサートしない。したがって、シフトレジスタ202は、制御信号CNTLを取込まず、リセット後の値0をデコーダ22へ出力する。すなわち、半導体集積回路10Aの動作モードは、通常動作モードに設定される。
【0077】
図6は、実施の形態2による半導体集積回路10Aにおいてテストモードが設定されるときの各信号の動作波形図である。
【0078】
図6を参照して、時刻T1においてリセット信号RESETがアサートされ、シフトレジスタ202の状態がリセットされる。制御信号CNTLは、時刻T2においてリセット信号RESETがネゲートされる前にアサートされる。
【0079】
時刻T2において、リセット信号RESETがネゲートされたとき、制御信号CNTLがアサートされていると、テストモード検出回路204は、テストモードであると認識し、イネーブル信号ENABLEをアサートする。イネーブル信号ENABLEがアサートされると、シフトレジスタ202は、動作モード設定値のシリアルデータである制御信号CNTLの取込みを開始する。その後、制御信号CNTLがシフトレジスタ202に入力され、時刻T3までにその入力が終了される。テストモード検出回路204は、時刻T3においてイネーブル信号ENABLEをネゲートする。
【0080】
そして、シフトレジスタ202は、シリアルデータで取込んだ動作モード設定値を、パラレルデータの動作モード設定信号SET<0:n−1>としてデコーダ22へ出力する。その後の動作については、実施の形態1による半導体集積回路10と同じであるので、その説明は繰返さない。
【0081】
このように、実施の形態2よる半導体集積回路10Aによっても、動作モードを設定するための信号を入力する端子の数が大幅に削減され、実施の形態1と同様の効果が得られる。
【0082】
[実施の形態3]
図7は、実施の形態3による半導体集積回路の全体構成を示す概略ブロック図である。
【0083】
図7を参照して、実施の形態3による半導体集積回路10Bは、実施の形態1による半導体集積回路10の構成において、動作モード設定回路20に代えて動作モード設定回路20Bを備え、動作モード設定回路20Bは、入出力端子18と接続される。
【0084】
動作モード設定回路20Bは、端子12,14,16からそれぞれ制御信号CNTL、リセット信号RESETおよび外部クロックCLKを受け、さらに、動作モード設定期間中は、入出力端子18から動作モード設定値を受ける。そして、動作モード設定回路20Bは、その受けた動作モード設定値に基づいて、動作モード設定信号SET<0:n−1>をデコーダ22へ出力する。
【0085】
半導体集積回路10Bにおけるその他の構成および動作については、実施の形態1による半導体集積回路10と同じであるので、その説明は繰返さない。
【0086】
実施の形態3による半導体集積回路10Bにおいては、動作モード設定期間中は、入出力端子18から動作モード設定値が入力される。そして、動作モード設定値の入力が終了し、動作モードの設定がなされると、入出力端子18からは設定された動作モードに対応するテストデータが入出力され、その動作モードに対応する機能ブロックのテストが実行される。
【0087】
図8は、実施の形態3による半導体集積回路10Bにおける動作モード設定回路20Bを機能的に説明するための機能ブロック図である。
【0088】
図8を参照して、動作モード設定回路20Bは、フリップフロップ206を含む。フリップフロップ206は、リセット信号RESETがアサートされているとき、内部状態をリセットする。フリップフロップ206は、リセット信号RESETがネゲートされてリセット状態が解除され、制御信号CNTLがアサートされると、動作モード設定値を入出力端子18から取込んでデコーダ22へ出力する。
【0089】
フリップフロップ206は、制御信号CNTLがネゲートされると、入出力端子18からデータを取込まず、制御信号CNTLがネゲートされる前のデータを保持して出力する。したがって、その後入出力端子18からのデータが変化しても、フリップフロップ206は、制御信号CNTLがアサートされていた期間に設定された動作モードを保持し続け、デコーダ22へその動作モードを出力する。なお、外部クロックCLKは、フリップフロップ206において、入力端子Dからの信号の取込みタイミングを与えるために用いられる。
【0090】
一方、リセット信号RESETがネゲートされたとき、制御信号CNTLがアサートされていなければ、リセット後の値0をデコーダ22へ出力する。すなわち、半導体集積回路10Bの動作モードは、通常動作モードに設定される。
【0091】
図9は、実施の形態3による半導体集積回路10Bにおいてテストモードが設定されるときの各信号の動作波形図である。
【0092】
図9を参照して、時刻T1においてリセット信号RESETがアサートされ、フリップフロップ206の内部状態がリセットされる。時刻T2においてリセット信号RESETがネゲートされる前に、制御信号CNTLはアサートされ、また、入出力端子18には動作モード設定値が入力される。
【0093】
時刻T2において、リセット信号RESETがネゲートされ、フリップフロップ206においてリセット状態が解除されると、制御信号CNTLがアサートされているため、フリップフロップ206は入出力端子18から動作モード設定値を取込んでデコーダ22へ出力する。そして、時刻T3において、制御信号CNTLがネゲートされると、フリップフロップ206は、動作モード設定値をラッチし、その後入出力端子18から入力されるデータの変化に拘わらず、ラッチした動作モード設定値をデコーダ22へ出力する。
【0094】
時刻T3経過後は、入出力端子18からはテストデータが入出力され、設定された動作モードに対応する機能ブロックに対してそのテストデータが入出力され、テストが実行される。
【0095】
なお、動作モード設定回路をフリップフロップで構成する場合、各入力信号の取込みタイミングを与える外部クロックCLKに代えて、制御信号CNTLを用いることもできる。
【0096】
図10は、実施の形態3による半導体集積回路10Bにおける他の動作モード設定回路20Cを機能的に説明するための機能ブロック図である。
【0097】
図10を参照して、動作モード設定回路20Cは、フリップフロップ208を含む。フリップフロップ208は、入力端子Dからの信号の取込みタイミングを与える外部クロックCLKの代わりに制御信号CNTLが用いられる。フリップフロップ208は、制御信号CNTLの立上りタイミングで入出力端子18からデータを取込み、取込んだデータをラッチしてデコーダ22へ出力する。制御信号CNTLが変化しないときは、入出力端子18からのデータの取込みは行なわれないため、その後入出力端子18からテストデータが入力されても、動作モードが改変されることはない。
【0098】
図11は、半導体集積回路10Bにおいて動作モード設定回路20Cが用いられたときの各信号の動作波形図である。
【0099】
図11を参照して、時刻T1においてリセット信号RESETがアサートされ、フリップフロップ208の内部状態がリセットされる。時刻T2においてリセット信号RESETがネゲートされる前に、制御信号CNTLはアサートされる。
【0100】
時刻T2においてリセット信号RESETがネゲートされた後、時刻T3において制御信号CNTLが一旦立下り、再び時刻T4において立上ると、フリップフロップ208は、その立上りタイミングで入出力端子18から動作モード設定値D1を取込んでラッチし、その動作モード設定値D1をデコーダ22へ出力する。その後の時刻T4〜T5間では、制御信号CNTLは変化せず、入出力端子18から入力されるデータが変化しても、フリップフロップ208からデコーダ22へ出力される動作モード設定値はD1から変化せず、この間に入出力端子18からテストデータを入出力してテストを行なうことができる。
【0101】
次に、時刻T5において制御信号CNTLが一旦立下り、時刻T6において再び立上ると、フリップフロップ208は、その立上りタイミングで入出力端子18から動作モード設定値D2を取込んでラッチし、その動作モード設定値D2をデコーダ22へ出力する。時刻T6以降は、制御信号CNTLは変化せず、入出力端子18から入力されるデータが変化しても、フリップフロップ208からデコーダ22へ出力される動作モード設定値はD2から変化せず、入出力端子18からテストデータを入出力してテストを行なうことができる。
【0102】
以上のように、実施の形態3よる半導体集積回路10Bによれば、動作モード設定値は、テスト専用でない通常の入出力端子18から入力されるので、テスト時の動作モードを設定するための信号を入力するテスト専用の端子数が大幅に削減され、実施の形態1と同様の効果が得られる。
【0103】
[実施の形態4]
実施の形態4による半導体集積回路10Dは、実施の形態1による半導体集積回路10の構成において、動作モード設定回路20に代えて動作モード設定回路20Dを備える。
【0104】
動作モード設定回路20Dも、実施の形態1における動作モード設定回路20と同様に、端子12,14から制御信号CNTLおよびリセット信号RESETを受け、半導体集積回路10Dの動作モードを設定し、nビット長の動作モード設定信号SET<0:n−1>をデコーダ22へ出力する。
【0105】
そして、動作モード設定回路20Dは、端子12から入力される制御信号CNTLが変化する毎に、予め定められた所定の順に従って動作モードを設定し、その設定した動作モードをデコーダ22へ出力する。
【0106】
半導体集積回路10Dにおけるその他の構成については、実施の形態1による半導体集積回路10の構成と同じであるので、その説明は繰返さない。
【0107】
図12は、実施の形態4による半導体集積回路10Dにおいて、動作モードの遷移状態の一例を示す遷移図である。
【0108】
図12を参照して、半導体集積回路10Dは、動作モード設定回路20Dにおいてリセット状態が解除されたとき、制御信号CNTLがネゲートされていると、通常動作モードに移行する。一方、リセット解除時、制御信号CNTLがアサートされていると、動作モード1が設定される。次いで、制御信号CNTLの立上りエッジに同期して動作モード設定値が1つインクリメントされ、動作モード2が設定される。以降、制御信号CNTLが立上る毎に動作モード設定値が1ずつインクリメントされる。そして、動作モードmが設定された後、制御信号CNTLが変化すると、再び動作モード1が設定され、以下、サイクリックに動作モードが遷移する。
【0109】
なお、上述した例では、動作モードが1ずつインクリメントされていくものとしたが、予め定めた他の所定の順で動作モードを遷移するようにしてもよい。
【0110】
図13は、実施の形態4による半導体集積回路10Dにおける動作モード設定回路20Dを機能的に説明するための機能ブロック図である。
【0111】
図13を参照して、動作モード設定回路20Dは、次動作モード設定回路232と、フリップフロップ234とを含む。次動作モード設定回路232は、制御信号CNTLと、リセット信号RESETと、フリップフロップ234からデコーダ22へ出力される動作モード設定信号SET<0:n−1>とを受け、制御信号CNTLの立上りエッジに同期して動作モードを所定の順に従って遷移させ、遷移後の動作モード設定値をフリップフロップ234へ出力する。また、次動作モード設定回路232は、リセット信号RESETがアサートされると、動作モードを予め定められた初期の動作モードに設定する。
【0112】
フリップフロップ234は、リセット信号RESETがアサートされているとき、内部状態をリセットする。フリップフロップ234は、リセット信号RESETがネゲートされた後、制御信号CNTLの立上りに応じて次動作モード設定回路232から出力された動作モード設定値を取込んでラッチし、デコーダ22へ出力する。そして、制御信号CNTLの立上りエッジを検出しない限り、取込んだ動作モード設定値を保持する。
【0113】
一方、リセット信号RESETがネゲートされたとき、制御信号CNTLがアサートされていなければ、フリップフロップ234は、リセット後の値0をデコーダ22へ出力する。すなわち、半導体集積回路10Dの動作モードは、通常動作モードに設定される。
【0114】
図14は、実施の形態4による半導体集積回路10Dにおいてテストモードが設定されるときの各信号の動作波形図である。なお、この動作波形図においては、図12に示した順で動作モードが遷移する場合について説明される。
【0115】
図14を参照して、時刻T1においてリセット信号RESETがアサートされると、次動作モード設定回路232は、動作モードの初期状態として動作モード設定値を“1”に設定する。また、フリップフロップ234は、内部状態をリセットする。また、時刻T2においてリセット信号RESETがネゲートされる前に、制御信号CNTLがアサートされる。
【0116】
時刻T2において、リセット信号RESETがネゲートされた後、時刻T3において制御信号CNTLが一旦立下り、その後時刻T4において制御信号CNTLが立上ると、次動作モード設定回路232は、動作モード設定値を“1”から“2”へ遷移させる。また、そのタイミングで、フリップフロップ234は、次動作モード設定回路232から出力された遷移後の動作モードを取込んでラッチし、その取込んだ動作モード設定値をデコーダ22へ出力する。
【0117】
次いで、時刻T5において再び制御信号CNTLが一旦立下り、時刻T6において制御信号CNTLが立上ると、そのタイミングで次動作モード設定回路232は動作モードを“2”から“3”へ遷移させ、また、フリップフロップ234は、遷移後の動作モード設定値“3”を次動作モード設定回路232から取り込んでラッチし、デコーダ22へ出力する。
【0118】
このようにして、制御信号CNTLの変化に応じて、動作モードが所定の順で順次遷移する。
【0119】
以上のように、実施の形態4による半導体集積回路10Dによれば、制御信号CNTLの変化に応じて動作モードを遷移させるようにしたので、実施の形態1と同様の効果が得られるとともに、外部から設定される制御信号CNTLをパルス状に変化させるだけで動作モードを順次設定することができる。
【0120】
[実施の形態5]
実施の形態1,2においては、外部クロックCLKが変化し、そのタイミングで制御信号CNTLが取込まれ、動作モードが設定された。また、実施の形態3では、外部クロックCLKあるいは制御信号CNTLが変化したタイミングで入出力端子18から動作モード設定値が取込まれ、動作モードが設定された。さらに、実施の形態4では、制御信号CNTLが変化したタイミングで動作モードが遷移し、動作モードが設定された。
【0121】
実施の形態5による半導体集積回路は、動作モード設定回路において、リセット状態が解除された後、信号の取込みタイミングを与える外部クロックCLKもしくは制御信号CNTLが変化しないときは、DCテストモードとして動作する。ここで、DCテストモードとは、半導体集積回路の各端子のパッドのDC特性を測定するテストモードであって、パッドの電圧出力特性やリーク電流などが測定される。
【0122】
実施の形態5による半導体集積回路10Eは、実施の形態1による半導体集積回路10の構成において、動作モード設定回路20に代えて動作モード設定回路20Eを備える。半導体集積回路10Eのその他の構成については、実施の形態1による半導体集積回路10の構成と同じであるので、その説明は繰返さない。
【0123】
図15は、実施の形態5による半導体集積回路10Eにおける動作モード設定回路20Eを機能的に説明するための機能ブロック図である。
【0124】
図15を参照して、動作モード設定回路20Eは、動作モード設定部212と、セレクタ214とを含む。動作モード設定部212は、実施の形態1による半導体集積回路10における動作モード設定回路20の動作モード設定機能を備え、さらに、リセット信号RESETによってリセット動作が行なわれると、動作モード設定値“m+1”をデフォルトとして内部設定する。そして、この動作モード設定値“m+1”は、DCテストモードに対応する。
【0125】
セレクタ214は、制御信号CNTLを入力し、制御信号CNTLがアサートされているときは、動作モード設定部212によって設定された動作モード設定値をデコーダ22へ出力する。一方、セレクタ214は、制御信号CNTLがネゲートされているときは、予め内部定数として有する通常動作モード設定値をデコーダ22へ出力する。
【0126】
この動作モード設定回路20Eにおいては、リセット信号RESETがアサートされると、動作モード設定部212は、内部状態をリセットし、デフォルトとしての動作モード設定値“m+1”を内部設定する。そして、リセット信号RESETがネゲートされ、動作モード設定部212においてリセット状態が解除されると、制御信号CNTLがアサートされていれば、セレクタ214は、動作モード設定部212によって設定されたDCテストモードを示す動作モード設定値“m+1”をデコーダ22へ出力する。
【0127】
一方、リセット信号RESETがネゲートされ、動作モード設定部212においてリセット状態が解除されたとき、制御信号CNTLがアサートされていなければ、セレクタ214は、内部定数として予め有する通常動作モード設定値をデコーダ22へ出力する。
【0128】
そして、いずれの場合も、リセット信号RESETがネゲートされた後は、外部クロックCLKは変化せず、テストモードであればDCテストが行なわれる。
【0129】
なお、動作モード設定部212は、実施の形態2,4に対応して、動作モード設定回路20A,20Dに上述したデフォルト設定機能を備えたものであってもよい。
【0130】
また、実施の形態3による半導体集積回路10Bにおいても、同様にして、動作モード設定回路20B,20Cに上述したようなデフォルト設定機能を備えることもできる。
【0131】
以上のように、実施の形態5による半導体集積回路10Eによれば、動作モード設定回路20Eのリセット時、デフォルトとしてDCテストモードに対応する動作モード設定値を設定するようにしたので、リセット解除後、動作モードを設定するための信号を取込むための外部クロックCLKもしくは制御信号CNTLを変化させなくても、DCテストモードで動作することができる。
【0132】
[実施の形態6]
実施の形態6による半導体集積回路では、動作モードが設定された後、設定された動作モード設定値が外部に出力される。これによって、設定された動作モードを確認することができる。
【0133】
実施の形態6による半導体集積回路10Fは、実施の形態1による半導体集積回路10の構成において、動作モード設定回路20に代えて動作モード設定回路20Fを備える。半導体集積回路10Fのその他の構成については、実施の形態1による半導体集積回路10の構成と同じであるので、その説明は繰返さない。
【0134】
図16は、実施の形態6による半導体集積回路10Fにおける動作モード設定回路20Fを機能的に説明するための機能ブロック図である。
【0135】
図16を参照して、動作モード設定回路20Fは、動作モード設定部222と、制御回路224と、動作モード出力回路226と、バッファ228とを含む。
【0136】
動作モード設定部222は、実施の形態1による半導体集積回路10における動作モード設定回路20であり、リセット信号RESETがネゲートされた後のnサイクルで、動作モードを設定し、その設定した動作モードをデコーダ22へ出力する。
【0137】
動作モード出力回路226は、動作モード設定部222によって設定された動作モード設定値を受け、動作モード設定部222によって動作モードが設定された後のnサイクルにおいて、制御回路224から受ける指令に応じて、動作モード設定値をシリアルデータでバッファ228へ出力する。
【0138】
制御回路224は、リセット信号RESETおよび外部クロックCLKを受け、動作モード設定部222によって動作モードが設定された後のnサイクルにおいて、動作モード出力回路226からバッファ228を介して端子12へ動作モード設定値が出力されるように、動作モード出力回路226およびバッファ228を制御する。
【0139】
バッファ228は、制御回路224からの指令に応じて、動作モード出力回路226から出力された動作モードを端子12へ出力する。
【0140】
なお、図16においては、制御回路224には制御信号CNTLが入力されず、制御回路224は、リセット信号RESETがネゲートされた後、制御信号CNTLの状態に拘わらず、動作モード設定後に動作モードの出力動作を行なうが、制御回路224に制御信号CNTLを入力し、リセット信号RESETがネゲートされたときに制御信号CNTLがアサートされているときのみ、その後に動作モードの出力動作が行なわれるようにしてもよい。すなわち、通常動作モード時は、動作モード設定値の確認は行なわず、テストモード時のみ動作モード設定値の確認が行なわれるようにしてもよい。
【0141】
図17は、実施の形態6による半導体集積回路10Fにおいてテストモードが設定されるときの各信号の動作波形図である。
【0142】
図17を参照して、時刻T1においてリセット信号RESETがアサートされ、動作モード設定部222の内部状態がリセットされる。時刻T2においてリセット信号RESETがネゲートされる前に、制御信号CNTLはアサートされる。時刻T2においてリセット信号RESETがネゲートされると、制御信号CNTLがアサートされているので、動作モード設定部222は、テストモードであると認識し、時刻T3までのnサイクルにおいて端子12から入力される制御信号CNTLに基づいて動作モードを設定する。
【0143】
一方、制御回路224は、リセット信号RESETおよび外部クロックCLKを受け、リセット信号RESETがネゲートされてからnサイクル後の時刻T3になると、動作モード出力回路226およびバッファ228を活性化する。制御回路224からの指令に応じて、動作モード出力回路226は、時刻T3〜T4のnサイクルにおいて、動作モード設定部222から出力されたパラレルデータである動作モード設定値をシリアルデータに変換してバッファ228へ出力し、バッファ228は、端子12へ動作モード設定値を出力する。
【0144】
なお、動作モード設定部222は、実施の形態2〜5に対応して、動作モード設定回路20A〜20Eであってもよく、また、実施の形態3に対応する場合には、実施の形態6による半導体集積回路10Fは、図7に示した半導体集積回路10Bに対応した構成となる。
【0145】
以上のように、実施の形態6による半導体集積回路10Fによれば、設定された動作モードを確認できるようにしたので、実施の形態1〜5と同様にテスト時の動作モードを設定するための信号を入力するテスト専用の端子数が大幅に削減されるとともに、さらに、設定された動作モードが所望の動作モードであるかを半導体集積回路の外部において確認することができる。
【0146】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図1】実施の形態1による半導体集積回路の全体構成を示す概略ブロック図である。
【図2】実施の形態1による半導体集積回路における動作モード設定回路を機能的に説明するための機能ブロック図である。
【図3】実施の形態1による半導体集積回路において通常動作モードが設定されるときの各信号の動作波形図である。
【図4】実施の形態1による半導体集積回路においてテストモードが設定されるときの各信号の動作波形図である。
【図5】実施の形態2による半導体集積回路における動作モード設定回路を機能的に説明するための機能ブロック図である。
【図6】実施の形態2による半導体集積回路においてテストモードが設定されるときの各信号の動作波形図である。
【図7】実施の形態3による半導体集積回路の全体構成を示す概略ブロック図である。
【図8】実施の形態3による半導体集積回路における動作モード設定回路を機能的に説明するための機能ブロック図である。
【図9】実施の形態3による半導体集積回路においてテストモードが設定されるときの各信号の動作波形図である。
【図10】実施の形態3による半導体集積回路における他の動作モード設定回路を機能的に説明するための機能ブロック図である。
【図11】実施の形態3による半導体集積回路において図10に示す動作モード設定回路が用いられたときの各信号の動作波形図である。
【図12】実施の形態4による半導体集積回路において、動作モードの遷移状態の一例を示す遷移図である。
【図13】実施の形態4による半導体集積回路における動作モード設定回路を機能的に説明するための機能ブロック図である。
【図14】実施の形態4による半導体集積回路においてテストモードが設定されるときの各信号の動作波形図である。
【図15】実施の形態5による半導体集積回路における動作モード設定回路を機能的に説明するための機能ブロック図である。
【図16】実施の形態6による半導体集積回路における動作モード設定回路を機能的に説明するための機能ブロック図である。
【図17】実施の形態6による半導体集積回路においてテストモードが設定されるときの各信号の動作波形図である。
【図18】複数の機能ブロックを備え、かつ、各機能ブロック毎にテストが可能な従来の半導体集積回路の全体構成を示す概略ブロック図である。
【図19】図18に示す半導体集積回路において、動作モードの設定値とその動作モードの内容との対応関係を示す図である。
【図20】図18に示すセレクタを機能的に説明するための機能ブロック図である。
【符号の説明】
10,10A,10B,10D〜10F 半導体集積回路、12,14,16端子、18,181,182 入出力端子、20,20A〜20F 動作モード設定回路、22 デコーダ、24,214 セレクタ、26 バス、112 動作モード設定端子、201 カウンタ、202 シフトレジスタ、204 テストモード検出回路、206,208,234 フリップフロップ、212,222 動作モード設定部、224 制御回路、226 動作モード出力回路、228 バッファ、232 次動作モード設定回路、241 回路、243,245 内部セレクタ、247 出力バッファ、249 入力バッファ、251〜255 信号線、G1〜Gm ANDゲート、FB1〜FBm 機能ブロック。
Claims (12)
- 複数の動作モードを有する半導体集積回路であって、
所定の端子から入力される制御信号に基づいて前記複数の動作モードのいずれかを設定する動作モード設定回路と、
前記動作モード設定回路によって設定された動作モードで動作する内部回路とを備える半導体集積回路。 - 前記所定の端子は、1つの端子で構成される、請求項1に記載の半導体集積回路。
- 前記複数の動作モードの各々は、少なくとも1つのテストモードの各々および通常動作モードのいずれかであり、
前記動作モード設定回路は、
所定のタイミングにおいて前記制御信号が第1の論理レベルのとき、その後に入力される前記制御信号に基づいて前記少なくとも1つのテストモードのいずれかを設定し、
前記所定のタイミングにおいて前記制御信号が第2の論理レベルのとき、前記通常動作モードを設定する、請求項1または請求項2に記載の半導体集積回路。 - 前記動作モード設定回路は、外部クロックを受け、前記所定のタイミングにおいて前記制御信号が前記第1の論理レベルのとき、その後に入力される前記制御信号が前記第1の論理レベルである期間中の前記外部クロックのサイクル数をカウントし、そのカウント値に基づいて前記少なくとも1つのテストモードのいずれかを設定する、請求項3に記載の半導体集積回路。
- 前記制御信号は、前記動作モードを表わすコードからなるシリアルデータを含み、
前記動作モード設定回路は、前記所定のタイミングにおいて前記制御信号が前記第1の論理レベルのとき、その後に入力される前記シリアルデータを取込み、前記取込んだシリアルデータに基づいて前記少なくとも1つのテストモードのいずれかを設定する、請求項3に記載の半導体集積回路。 - 前記動作モード設定回路は、前記所定のタイミングにおいて前記制御信号が前記第1の論理レベルのとき、当該半導体集積回路の通常動作時に使用される少なくとも1つの端子から入力されるデータに基づいて前記少なくとも1つのテストモードのいずれかを設定する、請求項3に記載の半導体集積回路。
- 前記動作モード設定回路は、前記所定のタイミングにおいて前記制御信号が前記第1の論理レベルのとき、その後の前記制御信号の変化に同期して、当該半導体集積回路の通常動作時に使用される少なくとも1つの端子からデータを取込み、前記取込んだデータに基づいて前記少なくとも1つのテストモードのいずれかを設定する、請求項3に記載の半導体集積回路。
- 前記動作モード設定回路は、前記所定のタイミングにおいて前記制御信号が前記第1の論理レベルのとき、その後の前記制御信号の変化に同期して、その変化の際に設定されていた動作モードから前記少なくとも1つのテストモードのいずれかへ前記動作モードの設定を所定の順で遷移させる、請求項3に記載の半導体集積回路。
- 前記所定のタイミングは、前記動作モード設定回路においてリセット動作が解除されるタイミングである、請求項3から請求項8のいずれか1項に記載の半導体集積回路。
- 前記動作モード設定回路は、前記リセット動作時、予め定められた所定の動作モードを設定する、請求項9に記載の半導体集積回路。
- 前記所定の動作モードは、DCテストモードであり、
前記動作モード設定回路は、外部クロックを受け、前記リセット動作の解除後に前記外部クロックが入力されないとき、前記DCテストモードの設定を保持する、請求項10に記載の半導体集積回路。 - 前記動作モード設定回路は、前記制御信号に基づいて前記動作モードを設定した後、前記設定された動作モードを外部へ出力する、請求項3から請求項11のいずれか1項に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002200165A JP2004045090A (ja) | 2002-07-09 | 2002-07-09 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002200165A JP2004045090A (ja) | 2002-07-09 | 2002-07-09 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004045090A true JP2004045090A (ja) | 2004-02-12 |
Family
ID=31707105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002200165A Withdrawn JP2004045090A (ja) | 2002-07-09 | 2002-07-09 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004045090A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294816A (ja) * | 2006-04-27 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
US7697368B2 (en) | 1920-06-27 | 2010-04-13 | Hynix Semiconductor, Inc. | Semiconductor memory device and method of inputting addresses therein |
US7987402B2 (en) | 2007-06-27 | 2011-07-26 | Hynix Semiconductor Inc. | Semiconductor memory device having burn-in test mode and method for driving the same |
US8014214B2 (en) | 2007-11-08 | 2011-09-06 | Hynix Semiconductor Inc. | Semiconductor memory device |
US8228746B2 (en) | 2009-11-30 | 2012-07-24 | SK Hynix Inc. | Semiconductor memory apparatus |
US8248096B2 (en) | 2009-07-30 | 2012-08-21 | SK Hynix Inc. | Test mode signal generating device |
US8345495B2 (en) | 2009-11-27 | 2013-01-01 | SK Hynix Inc. | Test circuit, nonvolatile semiconductor memory appratus using the same, and test method |
US8385145B2 (en) | 2009-07-30 | 2013-02-26 | SK Hynix Inc. | Semiconductor memory apparatus |
JP2014155125A (ja) * | 2013-02-12 | 2014-08-25 | Kyocera Document Solutions Inc | 集積回路 |
JP2017215368A (ja) * | 2016-05-30 | 2017-12-07 | ラピスセミコンダクタ株式会社 | ドライバ回路及びドライバ回路の動作不良検出方法 |
WO2021205924A1 (ja) * | 2020-04-09 | 2021-10-14 | ミネベアミツミ株式会社 | 集積回路 |
-
2002
- 2002-07-09 JP JP2002200165A patent/JP2004045090A/ja not_active Withdrawn
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7697368B2 (en) | 1920-06-27 | 2010-04-13 | Hynix Semiconductor, Inc. | Semiconductor memory device and method of inputting addresses therein |
JP2007294816A (ja) * | 2006-04-27 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
US7987402B2 (en) | 2007-06-27 | 2011-07-26 | Hynix Semiconductor Inc. | Semiconductor memory device having burn-in test mode and method for driving the same |
US8014214B2 (en) | 2007-11-08 | 2011-09-06 | Hynix Semiconductor Inc. | Semiconductor memory device |
US8248096B2 (en) | 2009-07-30 | 2012-08-21 | SK Hynix Inc. | Test mode signal generating device |
US8385145B2 (en) | 2009-07-30 | 2013-02-26 | SK Hynix Inc. | Semiconductor memory apparatus |
US8345495B2 (en) | 2009-11-27 | 2013-01-01 | SK Hynix Inc. | Test circuit, nonvolatile semiconductor memory appratus using the same, and test method |
US8228746B2 (en) | 2009-11-30 | 2012-07-24 | SK Hynix Inc. | Semiconductor memory apparatus |
JP2014155125A (ja) * | 2013-02-12 | 2014-08-25 | Kyocera Document Solutions Inc | 集積回路 |
JP2017215368A (ja) * | 2016-05-30 | 2017-12-07 | ラピスセミコンダクタ株式会社 | ドライバ回路及びドライバ回路の動作不良検出方法 |
WO2021205924A1 (ja) * | 2020-04-09 | 2021-10-14 | ミネベアミツミ株式会社 | 集積回路 |
JP7551324B2 (ja) | 2020-04-09 | 2024-09-17 | ミネベアミツミ株式会社 | 集積回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI464595B (zh) | 動態可組態串列資料通訊介面 | |
US7889581B2 (en) | Digital DLL circuit | |
US7574638B2 (en) | Semiconductor device tested using minimum pins and methods of testing the same | |
JP2009282927A (ja) | Fpgaコンフィグレーション装置及びこれを有する回路基板、電子装置、及びfpgaコンフィグレーション方法 | |
US5878055A (en) | Method and apparatus for verifying a single phase clocking system including testing for latch early mode | |
TWI502894B (zh) | 低功率可變延遲電路 | |
US7808846B2 (en) | Semiconductor memory device | |
JP2004045090A (ja) | 半導体集積回路 | |
US6516430B1 (en) | Test circuit for semiconductor device with multiple memory circuits | |
JP2004185691A (ja) | 半導体記憶装置のテスト方法、半導体記憶装置のテスト回路、半導体記憶装置及び半導体装置 | |
JP4794059B2 (ja) | 半導体装置 | |
US7061272B2 (en) | Finite state machine circuit | |
JP4136451B2 (ja) | Bist回路 | |
US20080189453A1 (en) | Semiconductor integrated circuit device and method of operating the same | |
US7345496B2 (en) | Semiconductor apparatus and test execution method for semiconductor apparatus | |
US6205192B1 (en) | Clock input control circuit | |
JP4248074B2 (ja) | 動作タイミング制御機能を有するシステム | |
JP2007518976A (ja) | 遅延故障テスト回路および関連方法 | |
JP2000304831A (ja) | テスト回路 | |
JP3955708B2 (ja) | 組込み自己試験用回路 | |
JP2936807B2 (ja) | 集積回路 | |
JP3652032B2 (ja) | 演算装置及びその制御方法 | |
JP2002108642A (ja) | 半導体集積回路およびそのテスト方法 | |
JPH01229311A (ja) | タイマ回路 | |
JP2856169B2 (ja) | スキャンパス回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |