[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2017215368A - ドライバ回路及びドライバ回路の動作不良検出方法 - Google Patents

ドライバ回路及びドライバ回路の動作不良検出方法 Download PDF

Info

Publication number
JP2017215368A
JP2017215368A JP2016107428A JP2016107428A JP2017215368A JP 2017215368 A JP2017215368 A JP 2017215368A JP 2016107428 A JP2016107428 A JP 2016107428A JP 2016107428 A JP2016107428 A JP 2016107428A JP 2017215368 A JP2017215368 A JP 2017215368A
Authority
JP
Japan
Prior art keywords
signal
processing
pattern
driver circuit
kth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016107428A
Other languages
English (en)
Other versions
JP6754224B2 (ja
Inventor
建一 吉田
Kenichi Yoshida
建一 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2016107428A priority Critical patent/JP6754224B2/ja
Publication of JP2017215368A publication Critical patent/JP2017215368A/ja
Application granted granted Critical
Publication of JP6754224B2 publication Critical patent/JP6754224B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

【目的】不良個所を素早く効率的に特定することが可能なドライバ回路を提供する。【構成】画像データ信号に対応した画素駆動電圧を表示パネルに印加するドライバ回路であって、前段から供給された信号に信号処理を行って次段に供給する第1〜第kの処理ブロック(kは2以上の整数)を含む複数の処理ブロック段からなり、画像データ信号に基づいて画素駆動電圧を生成する画素駆動電圧生成部と、画像データ信号に基づいて第1〜第kの処理ブロックに対応する信号パターンを有する第1〜第kのパターン信号を生成し、対応する第1〜第kの処理ブロックに夫々供給するパターン信号生成部と、第1〜第kの処理ブロックにおける信号処理の期待値と、第1〜第kの処理ブロックが第1〜第kのパターン信号に対して行った信号処理の処理結果とを比較する比較部と、を備える。【選択図】図1

Description

本発明は、表示パネル用ドライバのドライバ回路及びドライバ回路の動作不良検出方法に関する。
表示パネルを駆動するドライバのドライバ回路は、例えば入力部、シフトレジスタ、データレジスタ、ラインラッチ、レベルシフタ、DAC(Digital Analog Converter)、出力バッファ等の複数の処理ブロックから構成されている。入力部に入力された映像データは、これらの複数の処理ブロックを経て階調電圧として表示パネルに供給され、表示パネルに映像データが表示される。
このようにドライバ回路は複数の処理ブロックから構成されているため、表示画像からドライバ回路内に不具合(不良)が生じていることが疑われる場合であっても、不良個所がどの処理ブロックであるのかを特定することが難しい。そこで、表示パネルに近い処理ブロックから順に各処理ブロックに直接データを供給し、表示パネルの電流や電圧を測定する動作を繰り返すことによって不良個所を特定することが可能なドライバが考えられた(例えば、特許文献1)。
特開2013−115521号公報
上記従来技術では、対象となる処理ブロックを変えながらデータの供給を順次行い、表示パネルの電流又は電圧を繰り返し測定することにより、不良個所を特定する。従って、不良個所の特定に至るまでに時間がかかり、不良個所を素早く特定することができないという問題があった。
上記課題を解決するため、本発明は、素早く効率的に不良個所を特定することが可能なドライバ回路を提供することを目的とする。
本発明に係るドライバ回路は、画像データ信号に対応した画素駆動電圧を表示パネルに印加するドライバ回路であって、前段から供給された信号に信号処理を行って次段に供給する第1〜第kの処理ブロック(kは2以上の整数)を含む複数の処理ブロック段からなり、前記画像データ信号に基づいて前記画素駆動電圧を生成する画素駆動電圧生成部と、前記画像データ信号に基づいて前記第1〜第kの処理ブロックに対応する信号パターンを有する第1〜第kのパターン信号生成し、対応する前記第1〜第kの処理ブロックに夫々供給するパターン信号生成部と、前記第1〜第kの処理ブロックにおける信号処理の期待値と、前記第1〜第kの処理ブロックが前記第1〜第kのパターン信号に対して行った信号処理の処理結果とを比較する比較部と、を備えることを特徴とする。
また、本発明に係る動作不良検出方法は、画像データ信号に対応した画素駆動電圧を表示パネルに印加するドライバ回路における動作不良を検出する動作不良検出方法であって、前記画像データ信号に基づいて、夫々異なる信号パターンを有する第1〜第kのパターン信号(kは2以上の整数)を生成するステップと、前記第1〜第kのパターン信号を前記ドライバ回路の第1〜第kの処理ブロックに夫々供給するステップと、前記第1〜第kの処理ブロックにおける信号処理の期待値と、前記第1〜第kの処理ブロックが前記第1〜第kのパターン信号に対して行った信号処理の処理結果とを比較するステップと、を有することを特徴とする。
本発明によれば、ドライバ回路の不良個所を素早く効率的に特定することが可能となる。
本発明のドライバ回路の構成を示すブロック図である。 図2(a)は第1エンコード回路の構成を示すブロック図であり、図2(b)は第2エンコード回路に含まれるパターン信号生成回路の構成を示すブロック図である。 シフトレジスタブロックの構成を模式的に示すブロック図である。 シフトレジスタの構成を示すブロック図である。 データレジスタブロックの構成を模式的に示すブロック図である。 データレジスタの構成を示すブロック図である。 ラインラッチブロックの構成を模式的に示すブロック図である。 ラインラッチの構成を示すブロック図である。 実施例2のドライバ回路の構成を示すブロック図である。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図1は、本発明のドライバ回路10の概略構成を示すブロック図である。ドライバ回路10は、表示パネル(図示せず)を駆動する駆動回路である。表示パネルには、2次元画面の垂直方向に伸長するn個(n;2以上の整数)のデータラインが設けられている。ドライバ回路10は、画像データ信号VDに応じて画素駆動電圧E1〜Enを生成し、表示パネルのn個のデータラインに印加する。また、ドライバ回路10は、テストモード信号TSの供給に応じて、回路内の処理ブロックが正常に動作するか否かを判定する処理(以下、テストモードと称する)を実行する。
ドライバ回路10は、インタフェース部11、第1エンコード回路12、第2エンコード回路13、第3エンコード回路14、シフトレジスタブロック15、データレジスタブロック16、ラインラッチブロック17、レベルシフタ18、DAC(Digital Analog Converter)19、出力バッファ20、第1比較回路21、第2比較回路22及び第3比較回路23を有する。また、シフトレジスタブロック15は第1デコード回路153を含み、データレジスタブロック16は第2デコード回路163を含み、ラインラッチブロック17は第3デコード回路173を含む。
インタフェース部11は、画像データ信号VDの入力を受ける。画像データ信号VDは、基準クロック信号CLK、画素毎の輝度レベルを表す画素データ片QD1〜QDn及び水平同期信号を含む。
インタフェース部11は、画像データ信号VD中から水平同期信号を抽出し、この水平同期信号に同期させてスタートパルス信号STを生成する。また、インタフェース部11は、画像データ信号VDに含まれる基準クロック信号CLKを抽出し、スタートパルス信号ST及び基準クロック信号CLKをシフトレジスタブロック15に供給する。さらに、インタフェース部11は、画像データ信号VDに基づき、画素データ片QD1〜QDnからなる画素データ系列QDを生成し、データレジスタブロック16に供給する。また、インタフェース部11は、画像データ信号VD中から抽出した水平同期信号に同期させてラインクロック信号LCを生成し、ラインラッチブロック17に供給する。
また、インタフェース部11は、テストモード信号TSの供給に応じて、画像データ信号VDを第1エンコード回路12、第2エンコード回路13及び第3エンコード回路14に夫々供給する。
第1エンコード回路12は、テストモード信号TSに応じて動作し、基準クロック信号CLKに基づいて第1パターン信号SP1を生成し、シフトレジスタブロック15に供給する。すなわち、第1エンコード回路12は、画像データ信号VDに基づいてパターン信号を生成するパターン信号生成部である。
図2(a)は、第1エンコード回路12の構成例を示すブロック図である。第1エンコード回路12は、例えばインバータ121及び2ビットカウンタ122から構成される。インバータ121は、基準クロック信号CLKを反転させ、反転クロック信号XCLKを生成する。2ビットカウンタ122は、反転クロック信号XCLKの立ち上がりタイミングに同期して信号値が論理レベル“H”及び“L”に切り替わる信号パターンを有する第1パターン信号SP1を生成する。
再び図1を参照すると、第2エンコード回路13は、テストモード信号TSに応じて動作し、インタフェース部11から供給された画像データ信号VDに含まれる画素データ片QD1〜QDnに基づいて、第2パターン信号SP2を生成する。すなわち、第2エンコード回路13は、画像データ信号VDに基づいてパターン信号を生成するパターン信号生成回路を有するパターン信号生成部である。また、第2エンコード回路13は、インタフェース部11から供給された画像データ信号VDに基づいて、テスト用クロック信号TK1〜TK2を生成する。
図2(b)は、第2エンコード回路13に含まれるパターン信号生成回路の構成例を示すブロック図である。第2エンコード回路13は、例えばインバータ131及びS/P(シリアルパラレル)変換回路132を含む。インバータ131は、画素データ片QD1〜QDnからなる画素データ系列QDを反転させ、反転データXQD1〜XQDnを生成する。例えば、画素データ片QD1〜QDnが、16進数で表記した場合に「AA」(すなわち、2進数で「10101010」)であるとすると、これを反転した「55」(すなわち、2進数で「01010101」)が反転データXQD1〜XQDnとなる。S/P変換回路132は、反転データXQD1〜XQDnをシリアルパラレル変換することにより、PA1〜PAnからなる第2パターン信号SP2を生成する。
再び図1を参照すると、第3エンコード回路14は、テストモード信号TSに応じて動作し、インタフェース部11から供給された画像データ信号VDに含まれる画素データ片QD1〜QDnに基づいて、第3パターン信号SP3を生成する。すなわち、第3エンコード回路14は、画像データ信号VDに基づいてパターン信号を生成するパターン信号生成部である。第3エンコード回路14は、例えばシリアルパラレル変換回路(図示せず)からなり、画素データ片QD1〜QDnからなる画素データ系列QDをシリアルパラレル変換することにより、PB1〜PBnからなる第3パターン信号SP3を生成する。例えば、画素データ片QD1〜QDnからなる画素データ系列QDが、16進数で表記した場合に「AA」(すなわち、2進数で10101010)であるとすると、これをそのままシリアルパラレル変換したパラレルデータが第3パターン信号SP3となる。
シフトレジスタブロック15、データレジスタブロック16、ラインラッチブロック17、レベルシフタ18、DAC19及び出力バッファ20は、夫々供給された信号に信号処理を行って出力する処理ブロックであり、画像データ信号VDに基づいて画素駆動電圧を生成する画素駆動電圧生成部を構成する。
シフトレジスタブロック15は、インタフェース部11から供給されたスタートパルス信号ST及び基準クロック信号CLKに基づいて、クロック信号CK1〜CKnを生成し、データレジスタブロック16に供給する。また、シフトレジスタブロック15は、テストモード信号TSの供給に応じて、第1エンコード回路12から供給された第1パターン信号SP1及び基準クロック信号CLKに基づいて第1処理データPD1を生成し、第1比較回路21に供給する。
図3は、シフトレジスタブロック15の構成を模式的に示すブロック図である。シフトレジスタブロック15は、入力セレクタ151、シフトレジスタ152、第1デコード回路153及びP/S(パラレルシリアル)変換部154を含む。
入力セレクタ151は、テストモード信号TSが供給されたか否かに応じて、シフトレジスタ152に供給する信号を切り替える。具体的には、テストモード信号TSが供給されていない場合、入力セレクタ151は、インタフェース部11から供給されたスタートパルス信号STをシフトレジスタ152に供給する。一方、テストモード信号TSが供給された場合、入力セレクタ151は、第1エンコード回路12から供給された第1パターン信号SP1をシフトレジスタ152に供給する。
図4は、シフトレジスタ152の構成を示すブロック図である。シフトレジスタ152は、直列接続されたDラッチFA1〜FAnを含む。スタートパルス信号STが供給されると、DラッチFA1〜FAnは、スタートパルス信号STを基準クロック信号CLKに応じて次段のDラッチFA1〜FAnに順次シフトする。同様に、第1パターン信号SP1が供給されると、DラッチFA1〜FAnは、第1パターン信号SP1を基準クロック信号CLKに応じて次段のDラッチFA1〜FAnに順次シフトする。シフトレジスタ152は、DラッチFFA1〜FAnの各々の出力をクロック信号CK1〜CKnとして、第1デコード回路153及びデータレジスタブロック16に供給する。
再び図3を参照すると、第1デコード回路153は、クロック信号CK1〜CKnをデコードして第1デコード信号DS1を生成し、P/S変換部154に供給する。
P/S変換部154は、第1デコード信号DS1に対してパラレルシリアル変換処理を行って第1処理データPD1を生成し、第1処理データPD1を第1比較回路21に供給する。
再び図1を参照すると、データレジスタブロック16は、インタフェース部11から供給された画素データ系列QD(画素データ片QD1〜QDn)及びシフトレジスタブロック15から供給されたクロック信号CK1〜CKnに基づいて、画素データA1〜Anを生成し、ラインラッチブロック17に供給する。また、データレジスタブロック16は、テストモード信号TSの供給に応じて、第2エンコード回路13から供給された第2パターン信号SP2及びテスト用クロック信号TK1〜TK2に基づいて第2処理データPD2を生成し、第2比較回路22に供給する。
図5は、データレジスタブロック16の構成を模式的に示すブロック図である。データレジスタブロック16は、入力セレクタ161、データレジスタ162、第2デコード回路163及びP/S変換部164を含む。
入力セレクタ161は、テストモード信号TSが供給されたか否かに応じて、データレジスタ162に供給する信号を切り替える。具体的には、テストモード信号TSが供給されていない場合、入力セレクタ161は、インタフェース部11から供給された画素データ系列QD(QD1〜QDn)及びシフトレジスタブロック15から供給されたクロック信号CK1〜CKnをデータレジスタ162に供給する。一方、テストモード信号TSが供給された場合、入力セレクタ161は、第2エンコード回路13から供給されたパラレルデータPA1〜PAnからなる第2パターン信号SP2及びテスト用クロック信号TK1〜TK2をデータレジスタ162に供給する。
図6は、データレジスタ162の構成を示すブロック図である。データレジスタ162は、DラッチFF1〜FFnを含む。DラッチFF1〜FFnの各々のデータ入力端子Dには、画素データ系列QD(QD1〜QDn)又は第2パターン信号SP2(PA1〜PAn)が共通に供給される。DラッチFF1〜FFnの各々のクロック端子には、シフトレジスタブロック15から供給されたクロック信号CK1〜CKn又はテスト用クロック信号TK1〜TK2が夫々別個に供給される。これにより、DラッチFF1〜FFnの各々は、夫々に供給されたクロック信号CK1〜CKn又はテスト用クロック信号TK1〜TK2のタイミングで、画素データ系列QD(QD1〜QDn)又は第2パターン信号SP2(PA1〜PAn)の取り込みを行い、取り込まれた画素データの値を画素データA1〜Anとして第2デコード回路163及びラインラッチブロック17に供給する。
再び図5を参照すると、第2デコード回路163は、画素データA1〜Anをデコードし、第2デコード信号DS2を生成する。第2デコード回路163は、第2デコード信号DS2をP/S変換部164に供給する。
P/S変換部164は、第2デコード信号DS2に対してパラレルシリアル変換処理を行い、第2処理データPD2を生成する。P/S変換部164は、第2処理データPD2を第2比較回路22に供給する。
再び図1を参照すると、ラインラッチブロック17は、インタフェース部11から供給されたラインクロック信号LC及びデータレジスタブロック16から供給された画素データA1〜Anに基づいて、画素データB1〜Bnを生成し、レベルシフタ18に供給する。また、ラインラッチブロック17は、テストモード信号TSの供給に応じて、第3エンコード回路14から供給された第3パターン信号SP3に基づいて第3処理データPD3を生成し、第3比較回路23に供給する。
図7は、ラインラッチブロック17の構成を模式的に示すブロック図である。ラインラッチブロック17は、入力セレクタ171、ラインラッチ172、第3デコード回路173及びP/S変換部174を含む。
入力セレクタ171は、テストモード信号TSが供給されたか否かに応じて、ラインラッチ172に供給する信号を切り替える。具体的には、テストモード信号TSが供給されていない場合、入力セレクタ171は、データレジスタブロック16から供給された画素データA1〜Anをラインラッチ172に供給する。一方、テストモード信号TSが供給された場合、入力セレクタ171は、第3エンコード回路14から供給されたパラレルデータPB1〜PBnからなる第3パターン信号SP3をラインラッチ172に供給する。
図8は、ラインラッチ172の構成を示すブロック図である。ラインラッチ172は、DラッチFL1〜FLnを含む。DラッチFF1〜FFnの各々のデータ入力端子Dには、画素データA1〜An又はパラレルデータPB1〜PBnが夫々別個に供給される。DラッチFL1〜FLnの各々のクロック端子には、ラインクロック信号LCが共通に供給される。これにより、DラッチFL1〜FLnの各々は、ラインクロック信号LCのタイミングで、画素データA1〜An又はパラレルデータPB1〜PBnの取り込みを行い、取り込まれた画素データの値を画素データB1〜Bnとして第3デコード回路173及びレベルシフタ18に供給する。
再び図7を参照すると、第3デコード回路173は、画素データB1〜Bnをデコードして第3デコード信号DS3を生成し、P/S変換部174に供給する。
P/S変換部174は、第3デコード信号DS3に対してパラレルシリアル変換処理を行い、第3処理データPD3を生成し、第3比較回路23に供給する。
再び図1を参照すると、レベルシフタ18は、ラインラッチブロック17から供給された画素データB1〜Bnを所定レベルだけレベルシフトして得られた画像データC1〜CnをDAC19に供給する。
DAC19は、外部から供給されたガンマ基準電圧VGMAに基づいて、画像データC1〜Cnをその輝度レベルに対応したアナログの画素駆動電圧に変換し、これを画素駆動電圧D1〜Dnとして出力バッファ20に供給する。
出力バッファ20は、画素駆動電圧D1〜Dnを増幅して得られた画素駆動電圧E1〜Enを出力し、表示パネル(図示せず)のデータラインに印加する。
第1比較回路21は、例えば第1処理データPD1についての期待値を保持するメモリ及びコンパレータ等(図示せず)からなり、シフトレジスタブロック15から供給された第1処理データPD1と期待値とを比較する。
例えば、データラインの数(すなわち、チャネル数)がn=1000である場合、第1比較回路21は、回路内のメモリに8ビット分の期待値“01010101”及び“10101010”を保持する。第1比較回路21は、基準クロック信号CLKの1000クロック目における第1処理データPD1を8チャネルずつ125個に分け、各々が“01010101”となっていることを確認する。また、第1比較回路21は、基準クロック信号CLKの1001クロック目における第1処理データPD1を8チャネルずつ125個に分け、各々が“10101010”となっていることを確認する。
第1比較回路21は、比較結果に基づいて、第1処理データPD1が期待値と一致している場合は“H”レベル、一致していない場合は“L”レベルを示す1パルスの比較結果信号CR1を出力する。
第2比較回路22は、例えば第2処理データPD2についての期待値を保持するメモリ及びコンパレータ等(図示せず)からなり、データレジスタブロック16から供給された第2処理データPD2と期待値とを比較する。例えば、第2比較回路22は、回路内のメモリに8ビット分の期待値を保持する。データラインの数(すなわち、チャネル数)がn=1000である場合、8ビット分の期待値と第2処理データPD2との比較を1000回行う。第2比較回路22は、比較結果に基づいて、第2処理データPD2が期待値と一致している場合は“H”レベル、一致していない場合は“L”レベルを示す1パルスの比較結果信号CR2を出力する。
第3比較回路23は、例えば第3処理データPD3についての期待値を保持するメモリ及びコンパレータ等(図示せず)からなり、ラインラッチブロック17から供給された第3処理データPD3と期待値とを比較する。例えば、第3比較回路23は、回路内のメモリに8ビット分の期待値を保持する。データラインの数(すなわち、チャネル数)がn=1000である場合、8ビット分の期待値と第3処理データPD3との比較を1000回行う。第3比較回路23は、比較結果に基づいて、第3処理データPD3が期待値と一致している場合は“H”レベル、一致していない場合は“L”レベルを示す1パルスの比較結果信号CR3を出力する。
上記のように、テストモードにおいて、第1エンコード回路12は、基準クロック信号CLKに基づいて第1パターン信号SP1を生成し、シフトレジスタブロック15に供給する。シフトレジスタブロック15内のシフトレジスタ152は、基準クロック信号CLKに応じて第1パターン信号SP1を順次シフトし、クロック信号CK1〜CKnを生成する。そして、かかるクロック信号CK1〜CKnをデコード及びパラレルシリアル変換して得られた第1処理データPD1を、比較回路21において期待値と比較する。これにより、シフトレジスタ152が正常に動作しているか否かを判定し、動作不良を検出することができる。
また、第2エンコード回路13は、画素データ片QD1〜QDnに基づいて第2パターン信号SP2を生成し、データレジスタブロック16に供給する。データレジスタブロック16内のデータレジスタ162は、第2パターン信号SP2をシリアルパラレル変換したデータであるパラレルデータPA1〜PAnをテスト用クロック信号TK1〜TKnのタイミングで取り込むことにより、画素データA1〜Anを生成する。そして、かかる画素データA1〜Anをデコード及びパラレルシリアル変換して得られた第2処理データPD2を、比較回路22において期待値と比較する。これにより、データレジスタ162が正常に動作しているかを判定し、動作不良を検出することができる。
また、第3エンコード回路14は、画素データ片QD1〜QDnに基づいて第3パターン信号SP3を生成し、ラインラッチブロック17に供給する。ラインラッチブロック17内のラインラッチ172は、第3パターン信号SP3をシリアルパラレル変換したデータであるパラレルデータPB1〜PBnをラインクロックLCのタイミングで取り込むことにより、画素データB1〜Bnを生成する。そして、かかる画素データB1〜Bnをデコード及びパラレルシリアル変換して得られた第3処理データPD3を、比較回路23において期待値と比較する。これにより、ラインラッチ172が正常に動作しているかを判定し、動作不良を検出することができる。
このように、第1パターン信号SP1、第2パターン信号SP2、第3パターン信号SP3は夫々異なる信号パターンを有する信号であり、シフトレジスタブロック15のシフトレジスタ152、データレジスタブロック16のデータレジスタ162、ラインラッチブロック17のラインラッチ17は、別個独立に処理動作を行う。従って、本実施例のドライバ回路によれば、シフトレジスタ、データレジスタ、ラインラッチにおける動作不良の有無を別個に検出することが可能であるため、回路内の不良個所を素早く効率的に特定することが可能となる。
図9は、本実施例のドライバ回路30の概略構成を示すブロック図である。なお、実施例1のドライバ回路10と実質的に等価な構成については、同じ符号を付し、説明を省略する。
ドライバ回路30は、インタフェース部31、シフトレジスタブロック15、データレジスタブロック16、ラインラッチブロック17、レベルシフタ18、DAC19、出力バッファ20、第1比較回路21、第2比較回路22及び第3比較回路23を有する。
インタフェース部31は、エンコード回路32を含む。インタフェース部31は、画像データ信号VDの入力を受け、画像データ信号VD中から水平同期信号を抽出し、この水平同期信号に同期させてスタートパルス信号STを生成する。また、インタフェース部31は、画像データ信号VDに含まれる基準クロック信号CLKを抽出し、スタートパルス信号ST及び基準クロック信号CLKをシフトレジスタブロック15に供給する。さらに、インタフェース部31は、画像データ信号VDに基づき、画素データ片QD1〜QDnからなる画素データ系列QDを生成し、データレジスタブロック16に供給する。また、インタフェース部31は、画像データ信号VD中から抽出した水平同期信号に同期させてラインクロック信号LCを生成し、ラインラッチブロック17に供給する。
エンコード回路32は、テストモード信号TSに応じて動作し、画像データ信号VDに基づいて第1パターン信号SP1、第2パターン信号SP2及び第3パターン信号SP3を生成するパターン信号生成部である。
エンコード回路32は、例えばインバータ、2ビットカウンタ及びシリアルパラレル変換回路を含む。エンコード回路32は、基準クロック信号CLKを反転した反転クロック信号の立ち上がりタイミングに同期して信号値が論理レベル“H”及び“L”に切り替わる第1パターン信号SP1を生成する。また、エンコード回路32は、画素データ片QD1〜QDnを反転させた反転データをシリアルパラレル変換することにより、第2パターン信号SP2を生成する。また、エンコード回路32は、例えば画素データ片QD1〜QDnからなる画素データ系列QDをシリアルパラレル変換することにより、第3パターン信号SP3を生成する。
本実施例のドライバ回路30では、インタフェース部31がエンコード回路32を有し、単一のエンコード回路であるエンコード回路32が第1パターン信号SP1、第2パターン信号SP2及び第3パターン信号SP3を生成する。すなわち、本実施例のドライバ回路30は、第1〜第3エンコード回路を有する実施例1のドライバ回路10と比べて、回路規模が小さい。
従って、本実施例のドライバ回路30によれば、回路規模の増大を抑えつつ、回路内の不良個所を素早く効率的に特定することが可能となる。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、エンコード回路(第1〜第3エンコード回路)が第1〜第3パターン信号を生成してシフトレジスタブロック、データレジスタブロック及びラインラッチブロックに夫々供給し、第1〜第3比較回路において各ブロックの処理結果を期待値と比較する構成について説明した。しかし、パターン信号の数はこれに限られず、エンコード回路は第1〜第kのパターン信号(kは2以上の整数)を生成するものであれば良い。すなわち、本発明のドライバ回路では、第1〜第kのパターン信号を対応する第1〜第k個の処理ブロックに夫々供給し、比較部において各々の処理ブロックにおける信号処理の期待値と処理結果とを比較することにより、各処理ブロックが正常に動作しているか否かを判定する。これにより、不良個所を素早く効率的に特定することが可能となる。
また、上記実施例では、シフトレジスタブロック、データレジスタブロック及びラインラッチブロックをテストモードの判定対象としたが、対象となる処理ブロックはこれらに限られない。すなわち、画素駆動電圧生成部を構成する複数の処理ブロックのうちいずれの処理ブロックを判定対象としても良い。
また、上記実施例では、画素駆動電圧生成部が1つのシフトレジスタブロックを有し、これをテストモードの判定対象とする例について説明したが、画素駆動電圧生成部が複数のシフトレジスタブロックを有するような場合にも本発明のドライバ回路を適用可能である。また、上記実施例ではデータレジスタブロック及びラインラッチブロックの両方をテストモードの判定対象としたが、いずれか一方のみをテストモードの判定対象としても良い。
また、上記実施例では、第1比較回路21が8ビット分の期待値を保持し、チャネル数がn=1000である場合には、基準クロック信号CLKの1000クロック目と1001クロック目の第1処理データPD1について、8チャネルずつ125回に分けて期待値とが一致しているかどうかを確認する例について説明した。しかし、第1比較回路21が1000ビット分(すなわち、nビット分)の期待値を保持し、1000クロック目で“01010101…”、1001クロック目で“10101010…”となっていることを夫々確認する構成としても良い。
また、上記実施例では、ドライバ回路10及び30が、第1比較回路21、第2比較回路22及び第3比較回路23を有する構成について説明した。しかし、これとは異なり、第1処理データPD1と期待値との比較、第2処理データPD2と期待値との比較、及び第3処理データPD3と期待値との比較を行う単一の比較回路を有する構成としても良い。
また、上記実施例1では、テストモード信号TSが第1エンコード回路12、第2エンコード回路13、第3エンコード回路14、シフトレジスタブロック15、データレジスタブロック16、ラインラッチブロック17、第1比較回路21、第2比較回路22、第3比較回路23の各々に共通して供給される例について説明した。しかし、第1エンコード回路12及びシフトレジスタブロック15及び第1比較回路21からなる第1の回路ブロック群と、第2エンコード回路13及びデータレジスタブロック16及び第2比較回路22からなる第2の回路ブロック群と、第3エンコード回路14及びラインラッチブロック17及び第3比較回路23からなる第3の回路ブロック群と、に夫々別々にテストモード信号TSを供給しても良い。各ブロック群は別個に動作することが可能であるため、かかるテストモード信号TSの供給態様によっても、ドライバ回路10における動作不良を検出することができる。
10,30 ドライバ回路
11,31 インタフェース部
12 第1エンコード回路
13 第2エンコード回路
14 第3エンコード回路
15 シフトレジスタブロック
16 データレジスタブロック
17 ラインラッチブロック
18 レベルシフタ
19 DAC
20 出力バッファ
21 第1比較回路
22 第2比較回路
23 第3比較回路
32 エンコード回路

Claims (7)

  1. 画像データ信号に対応した画素駆動電圧を表示パネルに印加するドライバ回路であって、
    前段から供給された信号に信号処理を行って次段に供給する第1〜第kの処理ブロック(kは2以上の整数)を含む処理ブロック段からなり、前記画像データ信号に基づいて前記画素駆動電圧を生成する画素駆動電圧生成部と、
    前記画像データ信号に基づいて前記第1〜第kの処理ブロックに対応する信号パターンを有する第1〜第kのパターン信号を生成し、対応する前記第1〜第kの処理ブロックに夫々供給するパターン信号生成部と、
    前記第1〜第kの処理ブロックにおける信号処理の期待値と、前記第1〜第kの処理ブロックが前記第1〜第kのパターン信号に対して行った信号処理の処理結果とを比較する比較部と、
    を備えることを特徴とするドライバ回路。
  2. 前記パターン信号生成部は、前記第1〜第kのパターン信号を夫々異なる信号パターンを有する信号として生成することを特徴とする請求項1に記載のドライバ回路。
  3. 前記パターン信号生成部は、前記第1〜第kのパターン信号を夫々生成する第1〜第kのパターン信号生成回路からなることを特徴とする請求項1に記載のドライバ回路。
  4. 前記比較部は、前記第1〜第kの処理ブロックにおける信号処理の期待値と、前記第1〜第kの処理ブロックが前記第1〜第kのパターン信号に対して行った信号処理の処理結果とを夫々比較する第1〜第kの比較回路からなることを特徴とする請求項1に記載のドライバ回路。
  5. 前記画像データ信号は、基準クロック信号を含み、
    前記第1〜kの処理ブロックのうちの少なくとも1の処理ブロックは、前記基準クロック信号に応じて入力信号を順次シフトするシフトレジスタを含み、
    前記パターン信号生成部は、前記第1〜第kのパターン信号のうち前記1の処理ブロックに対応するパターン信号を、前記基準クロック信号に基づいて生成することを特徴とする請求項1乃至4のいずれか1に記載のドライバ回路。
  6. 前記画像データ信号は、画素毎の輝度レベルを示す複数の画素データ片を含み、
    前記第1〜kの処理ブロックのうちの少なくとも1の処理ブロックは、前記画素データ片を夫々異なるエッジタイミングを有する取込クロック信号に同期して取り込む複数のラッチからなるラッチ部を含み、
    前記パターン信号生成部は、前記第1〜第kのパターン信号のうち前記少なくとも1の処理ブロックに対応するパターン信号を、前記複数の画素データ片に基づいて生成することを特徴とする請求項1乃至4のいずれか1に記載のドライバ回路。
  7. 画像データ信号に対応した画素駆動電圧を表示パネルに印加するドライバ回路における動作不良を検出する動作不良検出方法であって、
    前記画像データ信号に基づいて、夫々異なる信号パターンを有する第1〜第kのパターン信号(kは2以上の整数)を生成するステップと、
    前記第1〜第kのパターン信号を前記ドライバ回路の第1〜第kの処理ブロックに夫々供給するステップと、
    前記第1〜第kの処理ブロックにおける信号処理の期待値と、前記第1〜第kの処理ブロックが前記第1〜第kのパターン信号に対して行った信号処理の処理結果とを比較するステップと、
    を有することを特徴とする動作不良検出方法。
JP2016107428A 2016-05-30 2016-05-30 ドライバ回路及びドライバ回路の動作不良検出方法 Active JP6754224B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016107428A JP6754224B2 (ja) 2016-05-30 2016-05-30 ドライバ回路及びドライバ回路の動作不良検出方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016107428A JP6754224B2 (ja) 2016-05-30 2016-05-30 ドライバ回路及びドライバ回路の動作不良検出方法

Publications (2)

Publication Number Publication Date
JP2017215368A true JP2017215368A (ja) 2017-12-07
JP6754224B2 JP6754224B2 (ja) 2020-09-09

Family

ID=60576815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016107428A Active JP6754224B2 (ja) 2016-05-30 2016-05-30 ドライバ回路及びドライバ回路の動作不良検出方法

Country Status (1)

Country Link
JP (1) JP6754224B2 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002072986A (ja) * 2000-09-05 2002-03-12 Matsushita Electric Ind Co Ltd 液晶駆動装置
JP2002341819A (ja) * 2001-05-16 2002-11-29 Matsushita Electric Ind Co Ltd 表示パネル駆動用ドライバ
JP2004045090A (ja) * 2002-07-09 2004-02-12 Renesas Technology Corp 半導体集積回路
JP2009058685A (ja) * 2007-08-30 2009-03-19 Sharp Corp パネル表示装置、およびパネル異常検知方法
JP2012233966A (ja) * 2011-04-28 2012-11-29 Renesas Electronics Corp 表示装置の駆動回路及びそのテスト制御方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002072986A (ja) * 2000-09-05 2002-03-12 Matsushita Electric Ind Co Ltd 液晶駆動装置
JP2002341819A (ja) * 2001-05-16 2002-11-29 Matsushita Electric Ind Co Ltd 表示パネル駆動用ドライバ
JP2004045090A (ja) * 2002-07-09 2004-02-12 Renesas Technology Corp 半導体集積回路
JP2009058685A (ja) * 2007-08-30 2009-03-19 Sharp Corp パネル表示装置、およびパネル異常検知方法
JP2012233966A (ja) * 2011-04-28 2012-11-29 Renesas Electronics Corp 表示装置の駆動回路及びそのテスト制御方法

Also Published As

Publication number Publication date
JP6754224B2 (ja) 2020-09-09

Similar Documents

Publication Publication Date Title
TW546483B (en) Test method of semiconductor integrated circuit and test pattern generating circuit
US9654716B2 (en) Image pickup apparatus, image pickup system, driving method for the image pickup apparatus, and inspection method for the image pickup apparatus
US9191011B2 (en) Double data rate counter, and analog-digital converting apparatus and CMOS image sensor using the same
KR20000003979A (ko) 이미지 센서
JP2014120868A5 (ja)
JP2018004887A (ja) 表示制御デバイス及び表示パネルモジュール
JP6754224B2 (ja) ドライバ回路及びドライバ回路の動作不良検出方法
JP2010096785A (ja) 表示駆動回路及びテスト方法
JP2020028116A (ja) アナログデジタル変換器および固体撮像素子
US11367407B2 (en) Display driver, display device, and semiconductor device to detect fault in fixed driving voltage applied to a display panel
JP2008278062A (ja) 固体撮像装置、ad変換器、ad変換方法
CN103828242A (zh) 具有分辨率检测器和可变抖动的adc
US10263631B2 (en) Analog digital converter
JP2010220148A (ja) コード生成回路およびイメージセンサ
KR101079691B1 (ko) 데이터 정렬 방법과 상기 방법을 수행할 수 있는 장치들
KR102286344B1 (ko) 아날로그-디지털 변환 장치 및 아날로그-디지털 변환 장치의 동작 방법
JP2015167278A (ja) A/d変換装置の出力切替方法及びa/d変換装置
JP5336559B2 (ja) テスト回路、及び、シリアルi/f回路、半導体装置
US10134347B2 (en) Display driver and display apparatus
JP2010025903A (ja) スキャンチェーンの不良フリップフロップ特定回路およびその特定方法
JP5832800B2 (ja) 半導体集積回路および半導体集積回路のテスト方法
JP2013065924A (ja) アナログデジタル変換回路、撮像装置、アナログデジタル変換回路の検査方法
JP5736674B2 (ja) 半導体集積回路
JP2023041178A (ja) 表示ドライバ及び表示装置
WO2020045140A1 (ja) Ad変換器、ad変換器の駆動方法、及び固体撮像装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190426

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200318

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200414

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200612

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200728

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200821

R150 Certificate of patent or registration of utility model

Ref document number: 6754224

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150