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JP2936807B2 - 集積回路 - Google Patents

集積回路

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JP2936807B2
JP2936807B2 JP3171494A JP17149491A JP2936807B2 JP 2936807 B2 JP2936807 B2 JP 2936807B2 JP 3171494 A JP3171494 A JP 3171494A JP 17149491 A JP17149491 A JP 17149491A JP 2936807 B2 JP2936807 B2 JP 2936807B2
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JP
Japan
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裕也 百瀬
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
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    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、集積回路の試験方式に
関し、とくに集積回路AC試験方式に関する。
【0002】
【従来の技術】回路の試験の項目の中には、DC試験と
AC試験がある。ともに、回路の入力信号と内部状態の
組合せに対して、期待した出力信号が出ているかを試験
するものであるが、DC試験では、一般に出力信号が確
定するまで待ってから出力信号を試験するのに対して、
AC試験は、出力信号確定までの時間が期待どおりであ
るかを試験するものである。
【0003】集積回路の集積度向上にともない、ひとつ
の集積回路上にランダムロジックや、メモリなど多くの
回路要素を搭載するようになってきた。こうした集積回
路では、集積回路全体でのDC試験・AC試験をおこな
うだけでなく、内蔵回路要素単体でのAC試験がおこな
われることが多い。とくに内蔵メモリについては、こう
した要求が高い。これは、メモリの構造上、集積回路全
体の試験パターンでは、効率よく試験することが難しい
ことや、回路構成がランダムロジック部分と大きく異な
っているなどの理由による。
【0004】従来、こうした回路要素単体でのAC試験
は、被試験対象回路要素の入力および出力信号を、直接
集積回路の外部に引き出すパスを設け、被試験対象回路
要素を集積回路の外から制御・観測することで実現して
いた。
【0005】
【発明が解決しようとする課題】この従来の試験方式で
は、被試験対象回路要素から、集積回路の外部端子まで
信号線を引き出すことが必要であるため、 (A)集積回路の入出力端子数が増加する。 (B)信号線引き出しのために、被試験対象回路の負荷
が増大する。 (C)信号線引き出しパターンのために、チップの面積
が増大する。 といった問題点があった。これらの制約は、集積回路の
性能低下要因になるばかりではなく、装置の大きさや価
格、信頼性にも影響をあたえるものである。
【0006】また、テストパターンを外部から直接に制
御し、被試験回路の出力を外部で観測する必要があるた
め、外部テスターに高速の信号測定機能が要求されると
ともに、その構造が複雑になるという問題点もあった。
【0007】
【課題を解決するための手段】第1の発明は、集積回路
において、第一のレジスタと第二のレジスタを備え、前
記第一のレジスタに通常時にはメモリアドレスを外部か
ら指定された周期で又試験時には試験データを第一の周
期でセットする第一レジスタ設定手段と、前記第一のレ
ジスタの出力を受けて対応するデータを出力する被試験
回路と、前記第二のレジスタに前記被試験回路からの出
力データを通常時には外部から指定された周期で又試験
時には前記第一の周期と周期が同じであって予め設定さ
れた位相差を有する第二の周期でセットする第二レジス
タ設定手段と、前記第一のレジスタに設定する前記試験
データを予め決められたアルゴリズムで前記第一のレジ
スタへのセットタイミングに合わせて生成する試験デー
タ生成部と、前記第一のレジスタからの出力に応じて前
記被試験回路の特性に応じた時間経過後に確定する前記
被試験回路からの出力値の正解値データと前記第二のレ
ジスタの内容と比較する比較器と、試験時は前記比較器
の比較が不一致の場合に出力される不一致信号を前記第
一の周期における予め決められと部分で検出し保持する
エラー表示部とから構成されることを特徴とする。
【0008】また、第2の発明は、第1の発明におい
て、前記位相差を任意の値に設定する位相差設定手段を
備えたことを特徴とする。
【0009】
【実施例】次に本発明について図面を参照して説明す
る。
【0010】図1は、本発明一実施例の回路図である。
本実施例において被試験回路はメモリ5である。メモリ
5には、試験にさきだってあらかじめ試験用のパターン
が各アドレスに格納されている。レジスタ3は、メモリ
5のアドレスレジスタである。レジスタ3に値をセット
すると、その値をアドレスとしてメモリ5の内容が読み
出され、メモリ5の特性に応じた時間後に、信号線11
0に出力される。レジスタ7は、メモリ5の出力をセッ
トするレジスタであり、信号線115で与えられるクロ
ックφ(F)が印加された時、信号線114で与えられ
るロード信号が論理“1”である場合に限り、信号線1
10の値をセットする。
【0011】不一致検出回路8は、メモリ5の出力と、
レジスタ7の出力とを比較して、結果が一致していない
時、信号線116に論理“1”を出力する。信号線11
6は、信号線106とともにANDゲート17に送られ
る。ANDゲート17の出力が論理“1”であると、ク
ロック付セットリセットタイプフリップフロップ(SR
−F/F)11は、信号線109で与えられるクロック
φ(N)に同期してセットされる。信号線106で送ら
れる信号は、ENB信号と呼ばれ、後述のように、メモ
リ110の出力が確定している時に論理“1”となる。
したがって、SR−F/F11は、レジスタ7の値と、
メモリ5からの確定出力値が不一致の時にのみ、セット
されることになる。なお、SR−F/F11は、試験に
先立って信号線118を介して(図示していない外部か
ら)おくられるRST信号により、リセットされてい
る。また、SR−F/F11の出力信号をNG信号と呼
ぶ。
【0012】信号線107は、図示しない外部から送ら
れてくるTST信号用の信号線である。被試験回路であ
るメモリ5のAC試験は、TST信号が論理“1”の時
に実行される。TST信号が論理“0”であると、メモ
リ5、レジスタ3、レジスタ7は通常動作用に使用され
る。
【0013】セレクタ1は、レジスタ3のセット条件
を、通常動作時と試験時とで切り替えるためのものであ
る。レジスタ3は、信号線109で送られるクロック信
号φ(N)に同期して、信号線108の信号が論理
“1”の時にセットされる。信号線108の値は、通常
動作時は、信号線105により送られてくるNADSE
T信号、試験時には信号線106により送られてくるE
NB信号となるよう、セレクタ1で切り替えられてい
る。ここで、NANDSET信号は、図示しない部分か
ら送られてくるものであるが、ENB信号は、後述の回
路により作成される信号である。本実施例では、ENB
信号は、TST信号が論理“1”の間、クロックφ
(N)に同期して、1クロックごとに論理“1”,
“0”を交互に繰り返すようになっている。
【0014】セレクタ2では、通常動作時と試験時でレ
ジスタ3にセットするデータの切り替えをおこなう。す
なわち、TST信号の値によって、信号線101のNA
D信号と、信号線102を介して送られてくる信号のい
ずれかを選択する。NAD信号は、図示しない部分から
送られてくるもので、通常使用時のセットデータであ
る。信号線102の信号は、レジスタ3の値に1を加え
た値をしめしており、セレクタ2によって、試験時に選
択される。インクリメント回路4は、レジスタ3の値に
1を加えた値を作り出すためのものである。この構成に
より、試験時のレジスタ3の値は、値のセットが行なわ
れるごとに、ひとつずつ増えていくことになる。
【0015】TST信号は、ANDゲート9を介して、
DタイプF/F(D−F/F10)の制御にも使われて
いる。D−F/F10の反転出力は、ANDゲート9の
もうひとつの入力となっている。この構成により、D−
F/F10の出力すなわちENB信号が、先に述べたよ
うに、TST信号が論理“1”の間、クロックφ(N)
に同期して、論理“1”,“0”を交互に繰り返すよう
になっている。
【0016】セレクタ6は、クロックφ(F)にに同期
したレジスタ7のセット条件を通常動作時か試験時かに
よって切り替える。信号線112を介して図示しない部
分から送られてくるNDTSET信号は、通常使用時の
セット条件信号である。試験時には、信号線113によ
り送られてくるENB信号の反転信号がセット条件とし
て選ばれる。試験時、レジスタ3のセット条件信号(E
NB信号=信号線108)と、レジスタ7のセット条件
信号(ENB信号の反転信号=信号線114)の値が反
転していることにより、レジスタ7の内容を、メモリ5
の出力が確定するまでのあいだ保持しておくことが可能
になっている。
【0017】発振器12は、クロックφ(N)とφ
(F)の倍周波数のクロックを生成する。発振器12の
出力は、D−F/F13およびD−F/F14で分周さ
れ、それぞれクロックφ(F),φ(N)となる。ただ
し、発振器12の出力と、D−F/F14のクロック入
力とのあいだには、可変ディレイライン15が挿入され
ている。可変ディレイライン15は、信号線124を介
して送られるレジスタ16の値に応じた長さの遅延を発
生するものであり、これにより、クロックφ(N),φ
(F)との間に位相のずれが発生する。レジスタ3とレ
ジスタ7には、それぞれクロックφ(N),φ(F)が
印加されている。したがって、レジスタ16に設定した
値よって、レジスタ3とレジスタ7のセットタイミング
の差を制御できることになる。レジスタ16に設定する
値は、信号線125を介して送られてくるDLSET信
号によってきまる。DLSET信号は、マイクロ命令に
よって制御される。又、集積回路の外部から制御する構
造も可能である。
【0018】図2は、本発明のタイムチャートの一例で
ある。タイムチャートにあらわれる信号やレジスタの内
容の番号は、図1のものにあわせてある。TST信号を
論理“1”にする前に、レジスタ3には0000がセッ
トされ、SR−F/F11はリセットされているとす
る。また、レジスタ16にセットされた値によって生じ
るクロックφ(N),φ(F)の差をdL1とする。な
お、レジスタ3にアドレスがセットされてから、信号線
110にメモリ5の読出データが出力され確定するまで
の時間をdM、クロックφ(N),φ(F)の周期をT
と呼ぶことにする。
【0019】以下、タイムチャートの〜にしたがっ
て、動作を説明する。
【0020】は、TST信号が論理“1”となるタイ
ミングである。これ以降、ENB信号クロックφ(N)
に同期して1クロックごとに論理“1”と“0”をくり
かえす。レジスタ3は、TST信号の変化に先立って0
000となっているため、メモリ5の出力信号RDAT
A(信号線110)は、メモリ5のアドレス0000の
読出データに確定している。TST=1、ENB=0の
ため、クロックφ(F)に同期してレジスタ7がセット
されるが、この値は、メモリ5のアドレス0000の内
容そのままである。
【0021】でENB信号が論理“1”になるため、
RDATAとレジスタ7の値の比較が(不一致検出回路
8で)おこなわれる。の終わりで、クロックφ(N)
に同期してレジスタ3がセットされ、メモリ5に入力さ
れるアドレスが0000から0001にかわる。
【0022】でメモリ5の出力信号RDATAは、ア
ドレス切り替えからdMだけたった後に、メモリ5のレ
ジスタ3で示されるアドレスの値に確定する。また、同
じくアドレス切り替えからT−dL1たった後に、RD
ATAがレジスタ7にセットされる。でも不一致検出
回路8による比較はおこなわれるが、AND回路17に
よるゲートがあるため、比較結果は、SR−F/F11
にセットされない。
【0023】の頭でアドレスが切り変わってから、R
DATAが確定するだけの十分な時間がすぎた後にに
なる。ここでは、レジスタ7の値は変化せず、確定した
RDATAと比較される。比較の結果、もし不一致が検
出されれば、SR−F/F11がセットされる。
【0024】以降、TST信号が論理“1”である間、
の動作が繰り返される。図2では、dM<T−dL
1の関係にあるため、SR−F/F11はセットされな
い。
【0025】図3は、レジスタ16の設定値を変えて、
クロックφ(N)とφ(F)の位相差を、図2の場合よ
りも大きくした例である。この例では、クロックφ
(N)とφ(F)の差をdL2とし、dM>T−dL2
の関係にあるとする。この場合、RDATAは、レジス
タのセットタイミングまでに確定していない。このた
め、レジスタ7には、確定前のメモリ5出力がセットさ
れており、ENB信号が“1”の比較時点で、レジスタ
7の値とRDATAが一致しないことになる。この結
果、SR−F/F11がセットされ、不一致発生が記録
される。
【0026】被試験回路であるメモリ5のAC試験−−
−メモリ5にアドレスを与えてから、アドレスに対応す
る出力が確定するまでの時間の測定−−−−は、レジス
タ16の設定値を、クロックφ(N)とφ(F)の位相
差が広がる方向につぎつぎに変えることにより実施でき
る。SR−F/F11がセットされた時のクロックφ
(N)とφ(F)の差が求める値に対応する。
【0027】
【0028】
【0029】
【発明の効果】以上説明したように、本発明により、集
積回路のAC試験を集積回路内部で自動的に効率的に行
うことができるようにしたため、集積回路のAC試験の
ためにテストパターンを外部から直接入力したり、高価
な高速のテスターを用いて被試験回路の出力を外部で観
測する必要がなくなり、又、信号線引き出しによる被試
験回路の負荷の増大や、入出力端子数の増加とそれによ
るチップ面積の増大を招くことがなくなる効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例を示すブロック構成図であ
る。
【図2】本実施例における主要部のタイムチャートであ
る。
【図3】図2におけるクロックφ(N)とφ(F)の位
相差を大きくした例でのタイムチャートである。
【符号の説明】
1,2,6 セレクタ 3,7,16 レジスタ 4 インクリメント回路 5 メモリ 8 不一致検出回路 9,17 ANDゲート 10,13,14 D−F/F 11 SR−F/F 12 発振器 15 可変ディレイライン 101〜126 信号線

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】集積回路において、第一のレジスタと第二
    のレジスタを備え、前記第一のレジスタに通常時にはメ
    モリアドレスを外部から指定された周期で又試験時には
    試験データを第一の周期でセットする第一レジスタ設定
    手段と、前記第一のレジスタの出力を受けて対応するデ
    ータを出力する被試験回路と、前記第二のレジスタに前
    記被試験回路からの出力データを通常時には外部から指
    定された周期で又試験時には前記第一の周期と周期が同
    じであって予め設定された位相差を有する第二の周期で
    セットする第二レジスタ設定手段と、前記第一のレジス
    タに設定する前記試験データを予め決められたアルゴリ
    ズムで前記第一のレジスタへのセットタイミングに合わ
    せて生成する試験データ生成部と、前記第一のレジスタ
    からの出力に応じて前記被試験回路の特性に応じた時間
    経過後に確定する前記被試験回路からの出力値の正解値
    データと前記第二のレジスタの内容と比較する比較器
    と、試験時には前記比較器の比較が不一致の場合に出力
    される不一致信号を前記第一の周期における予め決めら
    れた部分で検出し保持するエラー表示部とから構成され
    ることを特徴とする集積回路。
  2. 【請求項2】前記位相差を任意の値に設定する位相差設
    定手段を備えたことを特徴とする請求項1記載の集積回
    路。
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