JP2003273351A

JP2003273351A - 半導体装置およびその製造方法

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Publication number: JP2003273351A
Application number: JP2002074413A
Authority: JP
Inventors: Masahiro Hayashi; 正浩林
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-03-18
Filing date: 2002-03-18
Publication date: 2003-09-26
Also published as: US20040012054A1; CN1445854A; US6933575B2

Abstract

(57)【要約】【課題】高い耐圧を確保しながら、ウェルの最適化を
図ることができる半導体装置およびその製造方法を提供
する。【解決手段】半導体装置１００は、第１導電型の半導
体基板１０と、半導体基板１０に形成された、第１導電
型のウェル１２と、半導体基板１０の上に形成されたゲ
ート絶縁層２０と、ゲート絶縁層２０の上に形成された
ゲート電極２２と、半導体基板１０に形成された第２導
電型のソース／ドレイン層１４ａ，１４ｂと、を有す
る。第１導電型のウェル１２は、チャネル領域を含み、
かつ、ソース／ドレイン層１４ａ，１４ｂと重ならない
ように形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧トランジス
タを有する半導体装置およびその製造方法に関する。

【０００２】

【背景技術および発明が解決しようとする課題】例えば
ＣＭＯＳの形成においては、半導体基板の表面に、半導
体基板の導電型と異なる導電型または同じ導電型の不純
物領域を形成するいわゆるウェル構造が用いられてい
る。このようなウェル構造においては、チャネル長の最
適化あるいはラッチアップの防止などの観点から、ウェ
ルの不純物濃度をある程度高くすることが望まれてい
る。一方、高耐圧トランジスタをウェル内に形成する場
合には、高いドレイン耐圧ならびにウェル耐圧を確保す
るために、ウェルの不純物濃度を低くすることが望まれ
ている。このように、ウェル内に高耐圧トランジスタを
形成する場合、ウェルの不純物濃度については互いに相
反することが要求されている。

【０００３】本発明の目的は、高い耐圧を確保しなが
ら、ウェルの最適化を図ることができる半導体装置およ
びその製造方法を提供することにある。

【０００４】

【課題を解決するための手段】本発明にかかる半導体装
置は、第１導電型の半導体基板と、前記半導体基板に形
成された、第１導電型のウェルと、前記半導体基板の上
に形成された、ゲート絶縁層と、前記ゲート絶縁層の上
に形成された、ゲート電極と、前記半導体基板に形成さ
れた、第２導電型のソース／ドレイン層と、を含み、前
記第１導電型のウェルは、チャネル領域を含み、かつ、
前記ソース／ドレイン層と重ならないように形成されて
いる。

【０００５】本発明の半導体装置によれば、チャネル領
域を含む前記ウェルの不純物濃度は、ウェル耐圧を考慮
しないで設定できるため、通常の高耐圧トランジスタの
ウェルにおける不純物濃度より高くすることができる。
したがって、本発明によれば、トランジスタのチャネル
長やラッチアップなどの観点から、前記ウェルの不純物
濃度を最適に設定できる。

【０００６】さらに、本発明の半導体装置によれば、第
２導電型の高耐圧トランジスタが第１導電型のウェル内
に形成されていないので、高耐圧トランジスタが形成さ
れていないウェル部分の面積を必要とせず、その結果、
トランジスタの高集積化が可能である。

【０００７】本発明において、「ソース／ドレイン層」
とは、ソース領域またはドレイン領域を意味する。

【０００８】本発明の半導体装置は、少なくとも、前記
ソース／ドレイン層と前記チャネル領域との間に第２導
電型の不純物層からなるオフセット層を有することがで
きる。このようなオフセット層を有することにより、ド
レイン耐圧をさらに大きくできる。また、本発明の半導
体装置は、前記第１導電型のウェルと隣り合い、かつ、
前記ソース／ドレイン層を囲む、第２導電型のウェルを
有することができる。このような第２導電型のウェルを
有することにより、例えばドレイン耐圧をさらに大きく
できる。

【０００９】前記オフセット層は、前記ゲート絶縁層の
周りに形成された絶縁層の下に位置することができる。
また、前記オフセット層は、前記第２導電型のウェルに
よって構成できる。

【００１０】本発明にかかる半導体装置の製造方法は、
（ａ）第１導電型の半導体基板内に、チャネル領域を含
みかつソース／ドレイン層と重ならないように、第１導
電型のウェルを形成し、（ｂ）前記ウェルの上に、ゲー
ト絶縁層を介してゲート電極を形成し、（ｃ）前記ウェ
ルと重ならないように前記ソース／ドレイン層を形成す
ること、を含む。

【００１１】本発明の製造方法においては、少なくと
も、前記ソース／ドレイン層と前記チャネル領域との間
に第２導電型の不純物層からなるオフセット層を形成す
ることができる。本発明の製造方法においては、前記第
１導電型のウェルと隣り合い、かつ、前記ソース／ドレ
イン層を囲むように、第２導電型のウェルを形成するこ
とができる。

【００１２】本発明の製造方法においては、前記半導体
基板の所定領域に第２導電型の不純物を導入して不純物
層を形成し、その後、該不純物層の上に選択酸化によっ
て絶縁層を形成することによって、前記オフセット層を
形成することができる。また、本発明の製造方法におい
ては、前記第２導電型のウェルと前記第１導電型のウェ
ルとを自己整合的に接して形成し、該第２導電型のウェ
ルによってオフセット層を形成することができる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００１４】１．第１の実施の形態１−１．半導体装置図１は、本発明の実施の形態にかかる半導体装置を模式
的に示す断面図である。図２は、図１に示す半導体装置
の要部を示す平面図である。図２では、半導体基板に形
成された不純物層の導電型を示している。

【００１５】図１に示す半導体装置１００は、第１導電
型（この例においてはＰ型）の半導体（シリコン）基板
１０内に、Ｎチャネル型の高耐圧トランジスタ１００が
形成されている。半導体基板１０には、Ｐ型の第１ウェ
ル１２が形成されている。そして、第１ウェル１２の両
側には、第２導電型（この例ではＮ型）の第２ウェル１
４ａと、Ｎ型の第３ウェル１４ｂとが形成されている。

【００１６】Ｎチャネル型の高耐圧トランジスタ１００
は、Ｐ型の第１ウェル１２上に設けられたゲート絶縁層
２０と、このゲート絶縁層２０上に形成されたゲート電
極２２と、ゲート絶縁層２０の周囲に設けられたオフセ
ットＬＯＣＯＳ層２６と、このオフセットＬＯＣＯＳ層
２６の下に形成されたＮ型の低濃度不純物層からなるオ
フセット層２８と、オフセットＬＯＣＯＳ層２６の外側
に設けられた、ソース／ドレイン層２４ａ，２４ｂとを
有する。

【００１７】高耐圧トランジスタ１００においては、ゲ
ート絶縁層２０の下に形成されるチャネル領域とソース
／ドレイン層２４ａ，２４ｂとの間に、それぞれ、オフ
セットＬＯＣＯＳ層２６とオフセット層２８とが存在す
る。また、高耐圧トランジスタ１００と隣り合うトラン
ジスタ（図示せず）とは、ＬＯＣＯＳ層からなる素子分
離絶縁層３０によって電気的に分離されている。

【００１８】第１ウェル１２は、チャネル領域を含み、
かつソース／ドレイン層２４ａ，２４ｂと離れた状態で
形成されている。図示の例では、第１ウェル１２の端部
がオフセット層２８のほぼ中央に位置するように形成さ
れている。また、第２ウェル１４ａおよび第３ウェル１
４ｂは、それぞれ第１ウェル１２と接して形成されてい
る。そして、第２ウェル１４ａは、一方のソース／ドレ
イン層２４ａを囲むように形成されている。また、第３
ウェル１４ｂは、他方のソース／ドレイン層２４ｂを囲
むように形成されている。

【００１９】Ｐ型の第１ウェル１２は、Ｎ型の第２，第
３ウェル１４ａ，１４ｂを介して、それぞれソース／ド
レイン層２４ａ，２４ｂと離れて位置するため、ドレイ
ン耐圧ならびにウェル耐圧を考慮する必要性が小さい。
そのため、第１ウェル１２の不純物濃度は、主として、
高耐圧トランジスタ１００のチャネル長，しきい値およ
びラッチアップ現象などの点から設定することができ
る。したがって、通常要求される高耐圧トランジスタの
ウェルに比べて、第１ウェル１２の不純物濃度を高くす
ることができる。その結果、ラッチアップが生じにく
く、高速動作が可能なトランジスタを実現することがで
きる。

【００２０】また、Ｎ型の第２，第３ウェル１４ａ，１
４ｂによって、いわゆる二重ドレイン構造を構成でき、
ドレイン耐圧をさらに高くすることができる。

【００２１】第１ウェル１２は、たとえば、駆動電圧が
１．８〜５Ｖの低耐圧トランジスタが形成されるウェル
と同程度の不純物濃度とすることができる。第１ウェル
１２の不純物濃度は、たとえば表面濃度で４．０×１０
¹⁶〜７．０×１０¹⁷ａｔｏｍｓ／ｃｍ³である。

【００２２】本実施の形態の半導体装置によれば、チャ
ネル領域を含む第１ウェル１２の不純物濃度は、ウェル
耐圧を考慮しないで設定できるため、通常要求される高
耐圧トランジスタのウェルの不純物濃度より高くするこ
とができる。したがって、本実施の形態によれば、高耐
圧トランジスタのチャネル長やラッチアップなどの観点
から、第１ウェル１２の不純物濃度を最適に設定でき
る。

【００２３】本実施の形態の半導体装置によれば、Ｎチ
ャネル型の高耐圧トランジスタがＰ型のウェル内に形成
されていないので、トランジスタが形成されていないウ
ェル部分の面積を必要とせず、その結果、トランジスタ
の高集積化が可能である。

【００２４】本実施の形態によれば、高耐圧トランジス
タがＬＯＣＯＳオフセット構造を有することにより、ド
レイン耐圧が大きく、高耐圧のＭＯＳＦＥＴを構成でき
る。すなわち、オフセットＬＯＣＯＳ層２６の下に低濃
度不純物層からなるオフセット層２８を設けることによ
り、オフセットＬＯＣＯＳ層がない場合に比べてオフセ
ット層２８をチャネル領域に対して相対的に深くでき
る。その結果、トランジスタのＯＦＦ状態のときに、こ
のオフセット層２８によって深い空乏層が形成でき、ド
レイン電極の近傍の電界を緩和してドレイン耐圧を高め
ることができる。

【００２５】１−２．製造プロセスついで、本発明に係る半導体装置の製造方法の一例につ
いて説明する。図３〜図８は、図１および図２に示す半
導体装置の製造方法を模式的に示す断面図である。

【００２６】（Ａ）図３に示すように、Ｐ型の半導体
（シリコン）基板１０を熱酸化することにより、半導体
基板１０の表面に厚さ４０ｎｍ程度の酸化シリコン層４
０を形成する。その後、この酸化シリコン層４０上に、
厚さ１４０〜１６０ｎｍの耐酸化層としての窒化シリコ
ン層４２を形成する。ついで、この窒化シリコン層４２
上にレジスト層Ｒ１００を形成する。このレジスト層Ｒ
１００は、Ｎ型の第２ウェル１４ａおよび第３ウェル１
４ｂ（図１参照）に対応する位置に開口部が形成される
ようにパターニングされる。ついで、レジスト層Ｒ１０
０をマスクとして窒化シリコン層４２をエッチングす
る。ついで、レジスト層Ｒ１００および窒化シリコン層
４２をマスクとして、半導体基板１０に例えばリンイオ
ンを注入し、Ｎ型の不純物層１４０ａ，１４０ｂを形成
する。

【００２７】最終的に得られる第２，第３ウェル１４
ａ，１４ｂ（図１参照）の不純物濃度が低耐圧トランジ
スタのＮウェルと同じ場合には、この工程のイオン注入
を低耐圧トランジスタ領域のＮウェルのイオン注入と同
じ工程で行うことができる。

【００２８】（Ｂ）図３および図４に示すように、レジ
スト層Ｒ１００を除去した後、窒化シリコン層４２を耐
酸化マスクとして半導体基板１０を熱酸化することによ
り、Ｎ型の不純物層１４０ａ，１４０ｂ上にそれぞれ厚
さ５００ｎｍ程度のＬＯＣＯＳ層４４を形成する。つい
で、窒化シリコン層４２を除去した後、ＬＯＣＯＳ層４
４をマスクとして半導体基板１０にボロンイオンを注入
し、Ｐ型の不純物層１２０を自己整合的に形成する。な
お、図４に示す工程（Ｂ）では、選択的な酸化によって
半導体基板１０の表面に凹凸が形成されるが、図５以降
の図面においては、図面を簡略化するためにこの凹凸を
図示しない。

【００２９】最終的に得られる第１ウェル１２（図１参
照）の不純物濃度が低耐圧トランジスタのＰウェルと同
じ場合には、この工程のイオン注入を低耐圧トランジス
タ領域のＰウェルのイオン注入と同じ工程で行うことが
できる。

【００３０】（Ｃ）図４および図５に示すように、酸化
シリコン層４０およびＬＯＣＯＳ層４４を除去した後、
半導体基板１０上に熱酸化によって酸化シリコン層４６
を形成する。ついで、Ｐ型の不純物層１２０およびＮ型
の不純物層１４０ａ，１４０ｂの不純物を熱処理により
拡散（ドライブイン）させることにより、Ｐ型の第１ウ
ェル１２とＮ型の第２，第３ウェル１４ａ，１４ｂとを
接する状態で自己整合的に形成する。

【００３１】（Ｄ）図５および図６に示すように、熱処
理によって厚くなった酸化シリコン層４６を除去した
後、半導体基板１０上に熱酸化によって新たな酸化シリ
コン層４７を形成する。ついで、酸化シリコン層４７上
に、パターニングされた窒化シリコン層４８を形成す
る。窒化シリコン層４８のパターニングは、前記工程
（Ａ）と同様に、図示しないレジスト層をマスクとして
窒化シリコン層をエッチングすることにより形成され
る。窒化シリコン層４８は、図１に示す素子分離絶縁層
３０およびオフセットＬＯＣＯＳ層２６に対応する領域
に開口部を有する。

【００３２】（Ｅ）図７に示すように、窒化シリコン層
４７をマスクとして、半導体基板１０にリンイオンを注
入し、Ｎ型の不純物層２８０を形成する。

【００３３】（Ｆ）図７および図８に示すように、窒化
シリコン層４８を耐酸化マスクとして半導体基板１０の
表面を熱酸化する。これにより、ＬＯＣＯＳ層からなる
素子分離絶縁層３０と、オフセットＬＯＣＯＳ層２６と
が形成される。そして、オフセットＬＯＣＯＳ層２６の
下には、Ｎ型の低濃度不純物層からなるオフセット層２
８が形成される。また、素子分離絶縁層３０の下にもＮ
型の低濃度不純物層が形成される。

【００３４】ついで、ゲート絶縁層、ゲート電極および
ソース／ドレイン層などを公知の方法により形成して、
図１に示す高耐圧トランジスタ１００を形成する。

【００３５】本実施の形態の製造方法によれば、前記工
程（Ａ）ないし（Ｃ）によって、Ｐ型の第１ウェル１２
およびＮ型の第２，第３ウェル１４ａ，１４ｂを自己整
合的に形成できる。

【００３６】本実施の形態の製造方法によれば、前記工
程（Ｃ）の熱処理によって、Ｐ型の不純物層１２０およ
びＮ型の不純物層１４０ａ，１４０ｂの不純物をそれぞ
れ拡散させて、Ｐ型の第１ウェル１２およびＮ型の第
２，第３ウェル１４ａ，１４ｂを同時に形成することが
できる。

【００３７】２．第２の実施の形態図９は、本実施の形態にかかる半導体装置を模式的に示
す断面図である。図１に示す部材と実質的に同じ機能を
有する部材には同一の符号を付して、その詳細な説明を
省略する。

【００３８】本実施の形態の半導体装置２００は、Ｎ型
の第２，第３ウェルを有しない点で、第１の実施の形態
にかかる半導体装置１００と異なる。このような構造の
半導体装置２００によっても半導体装置１００と同様な
機能を有することができる。

【００３９】本実施の形態の半導体装置２００は、第１
の実施の形態で述べた製造方法と基本的に同様の方法で
製造することができる。ただし、第２，第３ウェルを形
成しなくともよいので、図３〜図５に示す前記工程
（Ａ）ないし（Ｃ）の代わりに、例えばレジスト層をマ
スクとして所定領域にＰ型の不純物を半導体基板に注入
した後、熱処理を行うことでウェル１２を形成すること
ができる。

【００４０】３．第３の実施の形態図１０は、本実施の形態にかかる半導体装置を模式的に
示す断面図である。図１に示す部材と実質的に同じ機能
を有する部材には同一の符号を付して、その詳細な説明
を省略する。

【００４１】本実施の形態の半導体装置３００は、オフ
セット構造としてＬＯＣＯＳオフセット構造を有しない
点で、第１の実施の形態にかかる半導体装置１００と異
なる。

【００４２】すなわち、半導体装置３００は、図１に示
す半導体装置１００のオフセットＬＯＣＯＳ層２６およ
びオフセット層２８を有していない。そして、半導体装
置３００は、Ｎ型の低濃度不純物層からなる第２，第３
ウェル１４ａ，１４ｂがオフセット層として機能し、い
わゆる二重ドレイン構造を構成する。

【００４３】このような構造の半導体装置３００によれ
ば、耐圧の点で半導体装置１００より劣る場合がある
が、その他の点では半導体装置１００と同様な機能を有
することができる。

【００４４】本実施の形態の半導体装置３００は、第１
の実施の形態で述べた製造方法と基本的に同様の方法で
製造することができる。ただし、ＬＯＣＯＳオフセット
構造を形成しなくともよいので、図６〜図８に示す前記
工程（Ｄ）ないし（Ｆ）を必要としない。

【００４５】本発明は、上記実施の形態に限定されず、
発明の要旨の範囲内で各種の態様をを取りうる。たとえ
ば、上記実施の形態は、第１導電型がＰ型、第２導電型
がＮ型の例であったが、この逆の導電型でもよい。ま
た、半導体装置の層構造あるいは平面構造はデバイスの
設計によって上記実施の形態と異なる構造を取りうる。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる半導体装置の要部
を模式的に示す断面図である。

【図２】図１に示す半導体装置の要部を示す平面図であ
る。

【図３】本発明の実施の形態に係る半導体装置の製造方
法を工程順に示す断面図である。

【図４】本発明の実施の形態に係る半導体装置の製造方
法を工程順に示す断面図である。

【図５】本発明の実施の形態に係る半導体装置の製造方
法を工程順に示す断面図である。

【図６】本発明の実施の形態に係る半導体装置の製造方
法を工程順に示す断面図である。

【図７】本発明の実施の形態に係る半導体装置の製造方
法を工程順に示す断面図である。

【図８】本発明の実施の形態に係る半導体装置の製造方
法を工程順に示す断面図である。

【図９】本発明の他の実施の形態に係る高耐圧トランジ
スタの要部を示す断面図である。

【図１０】本発明の他の実施の形態に係る高耐圧トラン
ジスタの要部を示す断面図である。

【符号の説明】

１０半導体基板１２第１ウェル１４ａ第２ウェル１４ｂ第３ウェル２０ゲート絶縁層２２ゲート電極２４ａ，２４ｂソース／ドレイン層２６オフセットＬＯＣＯＳ層２８オフセット層３０素子分離絶縁層４０酸化シリコン層４２窒化シリコン層４６，４７酸化シリコン層４８窒化シリコン層１００，２００，３００高耐圧トランジスタ１２０Ｐ型の不純物層１４０ａ，１４０ｂＮ型の不純物層２８０Ｎ型の不純物層

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、前記半導体基板に形成された、第１導電型のウェルと、前記半導体基板の上に形成された、ゲート絶縁層と、前記ゲート絶縁層の上に形成された、ゲート電極と、前記半導体基板に形成された、第２導電型のソース／ド
レイン層と、を含み、前記第１導電型のウェルは、チャネル領域を含み、か
つ、前記ソース／ドレイン層と重ならないように形成さ
れている、半導体装置。
【請求項２】請求項１において、少なくとも、前記ソース／ドレイン層と前記チャネル領
域との間に第２導電型の不純物層からなるオフセット層
を有する、半導体装置。
【請求項３】請求項１または２において、前記第１導電型のウェルと隣り合い、かつ、前記ソース
／ドレイン層を囲む、第２導電型のウェルを有する、半
導体装置。
【請求項４】請求項２または３において、前記オフセット層は、前記ゲート絶縁層の周りに形成さ
れた絶縁層の下に位置する、半導体装置。
【請求項５】請求項３において、前記オフセット層は、前記第２導電型のウェルからな
る、半導体装置。
【請求項６】（ａ）第１導電型の半導体基板内に、チ
ャネル領域を含みかつソース／ドレイン層と重ならない
ように、第１導電型のウェルを形成し、（ｂ）前記ウェルの上に、ゲート絶縁層を介してゲート
電極を形成し、（ｃ）前記ウェルと重ならないように前記ソース／ドレ
イン層を形成すること、を含む、半導体装置の製造方
法。
【請求項７】請求項６において、少なくとも、前記ソース／ドレイン層と前記チャネル領
域との間に、第２導電型の不純物層からなるオフセット
層を形成することを有する、半導体装置の製造方法。
【請求項８】請求項６または７において、前記第１導電型のウェルと隣り合い、かつ、前記ソース
／ドレイン層を囲むように、第２導電型のウェルを形成
することを有する、半導体装置の製造方法。
【請求項９】請求項７において、前記半導体基板の所定領域に第２導電型の不純物を導入
して不純物層を形成し、その後、該不純物層の上に選択
酸化によって絶縁層を形成することによって、前記オフ
セット層を形成する、半導体装置の製造方法。
【請求項１０】請求項８において、前記第２導電型のウェルと前記第１導電型のウェルとを
自己整合的に接するように形成し、該第２導電型のウェ
ルによってオフセット層を形成する、半導体装置の製造
方法。