JP2001291679A

JP2001291679A - 半導体装置の製造方法

Info

Publication number: JP2001291679A
Application number: JP2000104963A
Authority: JP
Inventors: Masahiro Hayashi; 正浩林
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-04-06
Filing date: 2000-04-06
Publication date: 2001-10-19

Abstract

(57)【要約】【課題】ウエルの深さを深くしなくてもパンチスルー
耐圧を高くできる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、
シリコン基板１にボロンを高加速エネルギーでイオン注
入する工程と、シリコン基板１を酸素雰囲気中で熱処理
することにより、シリコン基板１にＰ型ウエル９を形成
すると共に、シリコン基板１の表面にシリコン酸化膜１
５を形成する工程と、Ｐ型ウエル９内にＮ型不純物をイ
オン注入する工程と、シリコン基板１を熱処理すること
により上記Ｐ型ウエル９内にＮ型ウエルを形成する工程
と、を具備するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ウエルを備えた半
導体装置の製造方法に関する。特には、ウエルの深さを
深くしなくてもパンチスルー耐圧を高くできる半導体装
置の製造方法に関する。

【０００２】

【従来の技術】図７（ａ）〜（ｃ）は、従来の半導体装
置の製造方法を示す断面図である。図７（ｄ）は、図７
（ｃ）に示す半導体装置における矢印Ｃ１の基板深さと
不純物濃度との関係を示すグラフである。

【０００３】この半導体装置の製造方法はトリプルウエ
ルを形成する工程を備えており、このトリプルウエルプ
ロセスのウエル形成は、イオン注入した不純物を１２０
０℃以上の超高温で長時間の熱拡散（ドライブイン）に
より行っている。以下、具体的に説明する。

【０００４】まず、図７（ａ）に示すように、Ｎ型シリ
コン基板１０１の表面にシリコン酸化膜１０３を熱酸化
法により形成する。次に、このシリコン酸化膜１０３上
にシリコン窒化膜を堆積し、このシリコン窒化膜上にレ
ジスト膜（図示せず）を塗布する。次に、このレジスト
膜を露光、現像することにより、シリコン窒化膜上には
レジストパターンが形成される。この後、レジストパタ
ーンをマスクとしてシリコン窒化膜をエッチングするこ
とにより、シリコン酸化膜１０３上にはＰウエル形成領
域上に位置する窒化膜パターン１０５が形成される。次
に、この窒化膜パターン１０５をマスクとしてＮ型シリ
コン基板１０１にＮ型不純物１１１をイオン注入する。
これにより、Ｎ型シリコン基板１０１のＮウエル領域１
１３にＮ型不純物イオンが導入される。この際のイオン
注入条件は、例えばＮ型不純物１１１としてはＰ（リ
ン）を用い、１２０ＫｅＶ程度の低い加速エネルギーを
用いる。

【０００５】次に、図７（ｂ）に示すように、窒化膜パ
ターン１０５をマスクとしてＮ型シリコン基板１０１を
熱酸化することにより、Ｎ型シリコン基板１０１のＮウ
エル領域１１３上には膜厚の厚い酸化膜１０３ａが形成
される。この後、窒化膜パターン１０５を剥離し、厚い
酸化膜１０３ａをマスクとしてＮ型シリコン基板１０１
にＰ型不純物（例えばＢ）１０７をイオン注入する。こ
れにより、Ｎ型シリコン基板１０１のＰウエル領域１０
９にＰ型不純物イオンが導入される。

【０００６】次に、図７（ｃ）に示すように、Ｎ型シリ
コン基板１０１に例えば１２１０℃の温度で１６時間程
度の熱処理（ドライブイン）を施すことにより、Ｐウエ
ル１０９及びＮウエル１１３それぞれの中の不純物を熱
拡散させる。この後、厚い酸化膜１０３ａ及びシリコン
酸化膜１０３を剥離した後、Ｎ型シリコン基板１０１の
全面に薄いシリコン酸化膜１１５を熱酸化法により形成
する。

【０００７】次に、このシリコン酸化膜１１５上にレジ
スト膜を塗布し、このレジスト膜を露光、現像すること
により、シリコン酸化膜１１５上にはレジストパターン
（図示せず）が形成される。この後、レジストパターン
をマスクとしてＮ型シリコン基板１０１のＰウエル１０
９内のトリプルウエル領域１１７にＮ型不純物（図示せ
ず）をイオン注入する。

【０００８】次に、Ｎ型シリコン基板１０１に例えば１
２１０℃の温度で８時間程度の熱処理（ドライブイン）
を施すことにより、トリプルウエル１１７、Ｐウエル１
０９及びＮウエル１１３それぞれの中の不純物を熱拡散
させる。

【０００９】

【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、シリコン基板１０１の表面
付近に不純物イオンを導入し、それを超高温で長時間の
熱処理を施すことにより、シリコン基板１０１に深いＰ
ウエル１０９を形成している。この方法では、ウエルが
深くなるほど不純物濃度が低くなるので、図７（ｄ）に
示すように、トリプルウエル１１７の下方のＰウエル１
０９が低濃度となる。従って、パンチスルー耐圧を確保
するには、ウエルを形成する熱処理時間を長くしてＰウ
エル１０９の深さ方向の長さを長くしなければならな
い。しかし、このような長時間の熱処理を施すと、深さ
方向だけでなく、横方向にも不純物が拡散するため、ウ
エルが横方向にも広がり、ウエルのルールが緩くなり、
半導体素子の集積度が低下する要因となる。

【００１０】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、ウエルの深さを深くしな
くてもパンチスルー耐圧を高くできる半導体装置の製造
方法を提供することにある。

【００１１】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、シリコン基板にボロンを１ＭｅＶ以上３
ＭｅＶ以下の加速エネルギーでイオン注入する第１工程
と、シリコン基板を酸素雰囲気中で熱処理することによ
り、シリコン基板にＰ型ウエルを形成すると共に、シリ
コン基板の表面にシリコン酸化膜を形成する第２工程
と、上記Ｐ型ウエル内にＮ型不純物をイオン注入する第
３工程と、シリコン基板を熱処理することにより上記Ｐ
型ウエル内にＮ型ウエルを形成する第４工程と、を具備
することを特徴とする。

【００１２】上記半導体装置の製造方法によれば、第１
工程でシリコン基板にＭｅＶオーダーの高加速エネルギ
ーでボロンをイオン注入することによりＰ型ウエルを形
成している。このため、Ｐ型ウエルは内部に不純物濃度
ピークを有し、Ｐ型ウエルの不純物濃度を高くすること
ができる。従って、ウエルの深さを深くしなくてもパン
チスルー耐圧を高くすることができる。さらに、第２工
程で酸素雰囲気中の熱処理によりシリコン酸化膜にＰ型
ウエル中の不純物であるボロンを吸収させているため、
Ｐ型ウエルの不純物濃度のピーク位置を深くすることが
できる。その結果、Ｎ型ウエルとＰ型ウエルの接合部近
傍におけるＰ型ウエルの不純物濃度を低くすることがで
きる。従って、Ｎ型ウエルとＰ型ウエルの間に高い接合
耐圧を確保することができる。

【００１３】また、本発明に係る半導体装置の製造方法
において、第２工程における熱処理は、１１００℃以上
１２００℃以下の温度、１０体積％以上２０体積％以下
の酸素雰囲気中で２時間以上８時間以下行われることが
好ましい。

【００１４】また、本発明に係る半導体装置の製造方法
において、第２工程で形成されたＰ型ウエルは、シリコ
ン基板の表面から５μｍ以上の深さに濃度ピークが位置
することが好ましい。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。図１〜図６は、本発明の
実施の形態による半導体装置の製造方法を説明するため
の図である。この半導体装置の製造方法は超高温の熱拡
散（ドライブイン）を用いない中耐圧のトリプルウエル
を形成する工程を備えている。以下、具体的に説明す
る。

【００１６】まず、図１に示すように、Ｎ型シリコン基
板１の表面にシリコン酸化膜３を熱酸化法により形成す
る。次に、このシリコン酸化膜３上にＣＶＤ（Chemical
Vapor Deposition）法によりシリコン窒化膜を堆積
し、このシリコン窒化膜上にレジスト膜（図示せず）を
塗布する。この後、このレジスト膜を露光、現像するこ
とにより、シリコン窒化膜上にはレジストパターンが形
成される。次に、レジストパターンをマスクとしてシリ
コン窒化膜をエッチングすることにより、シリコン酸化
膜３上にはＰウエル形成領域上に位置する窒化膜パター
ン５が形成される。

【００１７】この後、この窒化膜パターン５をマスクと
してＮ型シリコン基板１にＢ（ボロン）７をイオン注入
する。これにより、Ｎ型シリコン基板１のＰウエル領域
９にＰ型不純物イオンが導入される。この際のイオン注
入条件は、例えば加速エネルギーを１．０〜３．０Ｍｅ
Ｖ（好ましくは１．２ＭｅＶ）、ドーズ量を１．０×１
０¹³〜３．０×１０¹³ｃｍ^-2（好ましくは２．５０×１
０¹³ｃｍ^-2）とする。

【００１８】次に、図２に示すように、窒化膜パターン
５をマスクとしてＮ型シリコン基板１に１０１０℃程度
の温度で１．５時間程度のウエット酸化を行うことによ
り、Ｎ型シリコン基板１のＰウエル領域９上には５００
０オングストローム程度の膜厚の厚い酸化膜３ａが形成
される。この際、Ｐウエル９中の上部の不純物であるボ
ロンは厚い酸化膜３ａに吸収されるので、Ｐウエル９の
表面側の不純物濃度が低くなる。

【００１９】この後、図３に示すように、窒化膜パター
ン５を剥離し、厚い酸化膜３ａをマスクとしてＮ型シリ
コン基板１にＮ型不純物１１をイオン注入する。これに
より、Ｎ型シリコン基板１のＮウエル領域１３にＮ型不
純物イオンが導入される。この際のイオン注入条件は、
例えばＮ型不純物１３としてはＰ（燐）を用い、加速エ
ネルギーを１００〜１２０ＫｅＶ、ドーズ量を１．０×
１０¹³〜３．０×１０ ¹³ｃｍ^-2（好ましくは１．２０×
１０¹³ｃｍ^-2）とする。

【００２０】次に、図４（ａ）に示すように、厚い酸化
膜３ａ及びシリコン酸化膜３を剥離する。この後、Ｎ型
シリコン基板１に例えば１１００℃〜１２１０℃（好ま
しくは１１５０℃）の温度、１０〜２０体積％の酸素雰
囲気中で２〜５時間程度の熱処理を施す。これにより、
Ｐウエル９及びＮウエル１３それぞれの中の不純物を熱
拡散させると共に、Ｎ型シリコン基板１の表面に厚さ８
００〜１２００オングストローム程度のシリコン酸化膜
１５を形成する。これにより、図４（ｂ）に示すような
不純物濃度分布を有するＰウエル９がＮ型シリコン基板
１に形成される。図４（ｂ）は、図４（ａ）に示す矢印
Ｃ２に位置するシリコン基板１の基板深さと不純物濃度
との関係を示している。つまり、図１に示す工程におい
て高い加速エネルギーでＰ型不純物７をイオン注入（メ
ガインプラ）し、且つ、厚い酸化膜３ａ及びシリコン酸
化膜１５にボロンを吸収させることにより、Ｐウエル９
の不純物濃度のピークＰ１を５〜６μｍの基板深さに形
成することができる。

【００２１】次に、図５に示すように、上記シリコン酸
化膜１５をエッチング除去した後、Ｎ型シリコン基板１
の表面に熱酸化法によりシリコン酸化膜１４を形成す
る。この後、このシリコン酸化膜１４上にレジスト膜を
塗布し、このレジスト膜を露光、現像することにより、
シリコン酸化膜１４上にはレジストパターン１８が形成
される。次に、レジストパターン１８をマスクとしてＮ
型シリコン基板１のＰウエル９内のトリプルウエル領域
１７にＮ型不純物１９をイオン注入する。この際のイオ
ン注入条件は、例えばＮ型不純物１９としてはＰ（燐）
を用い、加速エネルギーを１２０ＫｅＶ程度、ドーズ量
を１．２０×１０¹³ｃｍ^-2程度とする。

【００２２】次に、図６（ａ）に示すように、レジスト
パターン１８を剥離する。この後、Ｎ型シリコン基板１
に例えば１１００℃〜１２００℃の温度で５時間程度の
熱処理（ドライブイン）を施すことにより、トリプルウ
エル１７中の不純物を熱拡散させ、シリコン基板１に中
耐圧（例えば２０Ｖ程度）のトリプルウエル１７を形成
する。これにより、図６（ｂ）に示すような不純物濃度
分布を有するトリプルウエル１７及びＰウエル９がＮ型
シリコン基板１に形成される。図６（ｂ）は、図６
（ａ）に示す矢印Ｃ３に位置するシリコン基板１の基板
深さと不純物濃度との関係を示している。

【００２３】上記実施の形態によれば、図１に示す工程
においてＮ型シリコン基板１にＭｅＶオーダーの加速エ
ネルギーで不純物をイオン注入することによりＰウエル
９を形成している。このため、Ｐウエル９は図６（ｂ）
に示すように内部に不純物濃度ピークＰ２を有し、それ
により、Ｐウエル９の不純物濃度を高くすることができ
る。従って、ウエルの深さを深くしなくてもパンチスル
ー耐圧を高くすることができる。言い換えると、従来の
半導体装置の製造方法のようなＰウエルを深く形成する
必要がないので、ウエルが横方向に広がり過ぎることが
なく、半導体素子の集積度の低下を抑制することができ
る。

【００２４】換言すると、図６（ｂ）に示すようにトリ
プルウエル１７とＰウエル９とＮ型シリコン基板１のう
ちの不純物濃度ピークをＰウエル９に置くといった内部
にピークを持つレトログレード分布にすることにより、
Ｐウエル９の深さ方向の長さを長くしなくてもパンチス
ルー耐圧を確保できる。

【００２５】また、上記のようにＰウエル９の不純物濃
度を高くしてレトログレード分布とすることにより、寄
生バイポーラトランジスタの増幅率を低く抑えることが
でき、ラッチアップに対する耐性を高めることができ
る。

【００２６】また、上記実施の形態では、図２及び図４
に示す工程で厚い酸化膜３ａ及びシリコン酸化膜１５に
Ｐウエル９中の不純物であるボロンを吸収させているた
め、図６（ｂ）に示すようにトリプルウエル１７とＰウ
エル９の接合部近傍におけるＰウエル９の不純物濃度を
低くすることができる。これにより、トリプルウエル１
７とＰウエル９の間に高い接合耐圧を確保することがで
きる。

【００２７】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。

【００２８】

【発明の効果】以上説明したように本発明によれば、シ
リコン基板にＭｅＶオーダーの高加速エネルギーでボロ
ンをイオン注入し、シリコン基板を酸素雰囲気中で熱処
理することにより、シリコン基板にＰ型ウエルを形成す
ると共に、シリコン基板の表面にシリコン酸化膜を形成
している。したがって、ウエルの深さを深くしなくても
パンチスルー耐圧を高くできる半導体装置の製造方法を
提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。

【図２】本発明の実施の形態による半導体装置の製造方
法を示す断面図であり、図１の次の工程を示す断面図で
ある。

【図３】本発明の実施の形態による半導体装置の製造方
法を示す断面図であり、図２の次の工程を示す断面図で
ある。

【図４】（ａ）は、本発明の実施の形態による半導体装
置の製造方法を示すものであって図３の次の工程を示す
断面図であり、（ｂ）は、（ａ）に示す半導体装置にお
ける矢印Ｃ２の基板深さと不純物濃度との関係を示すグ
ラフである。

【図５】本発明の実施の形態による半導体装置の製造方
法を示す断面図であり、図４（ａ）の次の工程を示す断
面図である。

【図６】（ａ）は、本発明の実施の形態による半導体装
置の製造方法を示すものであって図５の次の工程を示す
断面図であり、（ｂ）は、（ａ）に示す半導体装置にお
ける矢印Ｃ３の基板深さと不純物濃度との関係を示すグ
ラフである。

【図７】（ａ）〜（ｃ）は、従来の半導体装置の製造方
法を示す断面図であり、（ｄ）は、（ｃ）に示す半導体
装置における矢印Ｃ１の基板深さと不純物濃度との関係
を示すグラフである。

【符号の説明】

１Ｎ型シリコン基板３シリコン酸化膜３ａ厚い酸化膜５窒化膜パターン７Ｐ型不純物９Ｐウエル１１Ｎ型不純物１３Ｎウエル１４，１５シリコン酸化膜１７トリプルウエル１８レジストパターン１９Ｎ型不純物１０１Ｎ型シリコン基板１０３シリコン酸化膜１０３ａ厚い酸化膜１０５窒化膜パターン１０７Ｐ型不純物１０９Ｐウエル１１１Ｎ型不純物１１３Ｎウエル１１５シリコン酸化膜１１７トリプルウエルＰ１，Ｐ２不純物濃度のピークＣ１〜Ｃ３矢印

Claims

【特許請求の範囲】

【請求項１】シリコン基板にボロンを１ＭｅＶ以上３
ＭｅＶ以下の加速エネルギーでイオン注入する第１工程
と、シリコン基板を酸素雰囲気中で熱処理することにより、
シリコン基板にＰ型ウエルを形成すると共に、シリコン
基板の表面にシリコン酸化膜を形成する第２工程と、上記Ｐ型ウエル内にＮ型不純物をイオン注入する第３工
程と、シリコン基板を熱処理することにより上記Ｐ型ウエル内
にＮ型ウエルを形成する第４工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項２】第２工程における熱処理は、１１００℃
以上１２００℃以下の温度、１０体積％以上２０体積％
以下の酸素雰囲気中で２時間以上８時間以下行われるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】第２工程で形成されたＰ型ウエルは、シ
リコン基板の表面から５μｍ以上の深さに濃度ピークが
位置することを特徴とする請求項１又は２記載の半導体
装置の製造方法。