JPH06232394A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【構成】耐酸化性膜２３をマスクとして低濃度に不純物
イオンが注入される。次に、耐酸化性膜２３の側部にサ
イドウォールが形成され、このサイドウォールをマスク
として高濃度に不純物イオンが注入される。次に、耐酸
化性膜２３をマスクとした選択酸化処理により、フィー
ルド酸化膜２６が形成される。このとき、フィルド酸化
膜２６の直下に、１回目のイオン注入に対応した第１チ
ャネルストッパ層３１と、２回目のイオン注入に対応し
た第２チャネルストッパ層３２とが形成される。その結
果、素子形成領域４１の近傍では不純物濃度が低く、素
子分離領域４２の中央付近では不純物濃度が高いチャネ
ルストッパ層が得られる。 【効果】素子形成領域４１への不純物のしみ出しを防止
できるから、狭チャネル効果を抑制できる。第２チャネ
ルストッパ層３２の働きにより、素子形成領域間を良好
に分離できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ型半導体集積回
路の製造などに好適に実施される半導体装置の製造方法
に関する。

【０００２】

【従来の技術】ＭＯＳ（Metal Oxide Semiconductor ）
型半導体集積回路では、素子形成領域間の分離のため
に、いわゆるＬＯＣＯＳ（LOcal Oxidation Of Silico
n）技術が広く適用されている。ＬＯＣＯＳ技術は、図
３に示されている。すなわち、まず、図３(a) に示すよ
うに、たとえばＰ型シリコン基板１の表面にパッド酸化
膜２が形成され、その上にＳｉ₃ Ｎ₄ 膜などの耐酸化性
膜３が堆積される。

【０００３】次に、図３(b) に示すようにレジスト４を
用いたフォトリソグラフィ技術により、耐酸化性膜３が
パターニングされる。次いで、図３(c) に示すように、
レジスト４が除去され、耐酸化性膜３をマスクとして、
チャネルストッパ用のＢ⁺ イオンが注入される。このＢ
⁺ イオンは、シリコン基板１と同じ導電型であるＰ型の
不純物である。

【０００４】イオン注入後に熱酸化処理が行われること
により、図３(d) に示すように、耐酸化性膜３が形成さ
れていない領域のシリコン基板１が酸化されてフィール
ド酸化膜５が成長する。このとき、同時に、注入された
Ｂ⁺ イオンが活性化されて、チャネルストッパ層６がフ
ィールド酸化膜５の下部の領域に形成される。このチャ
ネルストッパ層６は、素子形成領域間の耐圧の向上に寄
与する。

【０００５】最後に耐酸化性膜３が剥離されることによ
り素子分離工程が終了する。その後には、図３(e) に示
すように、パッド酸化膜２を除去した後に、ゲート酸化
膜１１が形成される。このゲート酸化膜１１の表面にゲ
ート電極８が形成され、さらに、このゲート電極８をマ
スクとしたＮ型不純物イオンの注入および注入イオンの
活性化処理が行われることにより、ソース領域９および
ドレイン領域１０が形成される。なお、この図３(e) の
状態の平面図が図４に示されている。

【０００６】

【発明が解決しようとする課題】ＭＯＳ型半導体集積回
路の集積度を上げるためには、フィルード酸化膜５など
が形成される素子分離領域１５（図３(e) 参照。）の縮
小が必須の課題となる。この素子分離領域１５の縮小に
よらずに素子形成領域間における充分な耐圧を確保し、
パンチスルーを防止するためには、チャネルストッパ層
６の不純物濃度を上げる必要がある。

【０００７】しかし、チャネルストッパ層６の不純物濃
度を高くすると、図４において参照符号１６で示すよう
に、チャネルストッパ層６内の不純物が素子形成領域１
７に染みだし、素子形成領域１７の実効的な面積が減少
する。そのため、狭チャネル効果が顕著に現れるという
問題が生じる。また、チャネルストッパ層６の不純物濃
度を高くすると、ソース領域９およびドレイン領域１０
とチャネルストッパ層６との境界部１８，１９（図３
(e) 参照。）に電界が集中するので、この境界部１８，
１９における接合耐圧が低下する。さらに、この境界部
１８，１９における接合容量が増加するから、素子の動
作速度が低下するという問題も生じる。

【０００８】そこで、本発明の目的は、上述の技術的課
題を解決し、素子形成領域を良好に分離することができ
るとともに、素子形成領域に形成された素子を良好に動
作させることができる半導体装置の製造方法を提供する
ことである。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体装置の製造方法は、所定の導電型を
有する半導体基板の素子形成領域の表面に耐酸化性膜を
パターン形成する工程と、上記耐酸化性膜をマスクとし
て上記半導体基板に上記所定の導電型の不純物を所定の
第１濃度で添加し、上記耐酸化性膜で被覆されていない
領域に第１チャネルストッパ層を形成する工程と、上記
耐酸化性膜の表面および上記耐酸化性膜で覆われていな
い上記半導体基板の表面に所定の薄膜を形成する工程
と、この所定の薄膜をエッチバックして、上記耐酸化性
膜の側部にサイドウォールを形成し、残余の部分の上記
所定の薄膜を除去する工程と、上記耐酸化性膜および上
記サイドウォールをマスクとして上記半導体基板に上記
所定の導電型の不純物を上記第１濃度よりも高い第２濃
度で添加し、上記耐酸化性膜または上記サイドウォール
で被覆されていない領域に第２チャネルストッパ層を形
成する工程と、上記サイドウォールを除去する工程と、
上記耐酸化性膜をマスクとして上記半導体基板の表面を
選択的に酸化し、素子分離用酸化膜を形成する工程とを
含むことを特徴とする。

【００１０】

【作用】上記の方法では、耐酸化性膜が形成されていな
い領域には、この耐酸化性膜をマスクとした選択酸化処
理によって、素子分離用酸化膜が形成される。したがっ
て、この素子分離用酸化膜により分離された領域が素子
形成領域となり、素子分離用酸化膜が形成される領域が
素子形成領域間を分離するための素子分離領域となる。

【００１１】この素子分離領域には、先ず、素子形成領
域に形成された耐酸化性膜をマスクとして不純物が低濃
度に添加され、第１チャネルストッパ層が形成される。
その後に、耐酸化性膜の側部にサイドウォールが形成さ
れ、このサイドウォールをマスクとして不純物が高濃度
に添加される。これにより、第２チャネルストッパ層が
形成される。

【００１２】その後に、サイドウォールが除去され、耐
酸化性膜をマスクとした選択酸化処理が行われることに
より、耐酸化性膜が形成されていない領域に素子分離用
酸化膜が形成される。その結果、上記の第１および第２
チャネルストッパ層は、素子分離用酸化膜の下部の領域
に位置することになる。第１チャネルストッパ層は素子
形成領域と素子分離領域との境界部にまで形成される。
その一方で、第２チャネルストッパ層は、サイドウォー
ルの働きにより、上記の境界部よりもサイドウォールに
対応した距離だけ素子分離領域の内側の領域に形成され
る。

【００１３】この構成では、素子形成領域に隣接する第
１チャネルストッパ層は不純物を低濃度に含むに過ぎな
いから、素子形成領域に不純物がしみ出すことがなく、
素子形成領域の実効的な面積が減少することがない。ま
た、第１チャネルストッパ層の不純物濃度は低いから、
素子形成領域内の第１チャネルストッパ層に隣接する領
域に、この第１チャネルストッパ層とは反対の導電型の
不純物領域が形成されたとしても、この不純物領域と第
１チャネルストッパ層との境界部に電界が集中すること
がない。そのため、この境界部における接合耐圧が低く
なったり、大きな寄生容量が生じたりすることがない。

【００１４】一方、素子分離用酸化膜の直下には、高い
不純物濃度の第２チャネルストッパ層が形成されている
から、素子形成領域は半導体基板の他の領域から良好に
分離される。

【００１５】

【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図１および図２は本発明の一実
施例の半導体装置の製造方法をＭＯＳ型半導体集積回路
の製造に適用した場合の製造工程を工程順に示す断面図
である。本実施例では、ＮチャネルＭＯＳ型集積回路が
作成される。

【００１６】まず、図１(a) に示すように、Ｐ型シリコ
ン基板２１の全表面に、熱酸化法によってパッド酸化膜
２２が形成される。さらに、パッド酸化膜２２の上に、
たとえばＣＶＤ法（化学的気相成長法）によってＳｉ₃
Ｎ₄ からなる耐酸化性膜２３が形成され、この耐酸化性
膜２３がフォトリソグラフィ技術によりパターニングさ
れる。これにより、耐酸化性膜２３は素子形成領域４１
にパターン形成される。なお、パッド酸化膜２２の膜厚
はたとえば４００Å程度とされ、耐酸化性膜２３の膜厚
はたとえば１５００Å程度とされる。

【００１７】次に、図１(b) に示すように、耐酸化性膜
２３をマスクとして、１回目のイオン注入が行われる。
すなわち、Ｐ型の不純物であるＢ⁺ イオンが注入され
る。このときの注入量は、たとえば１×１０¹³cm^-2とさ
れる。また、Ｂ⁺ イオンの加速エネルギーは、たとえば
３０keV とされる。なお、図１において、１回目のイオ
ン注入によりシリコン基板２１内に注入されたＢ⁺ イオ
ンを記号「×」で表す。

【００１８】次いで、図１(c) に示されているように、
所定の薄膜としての酸化シリコン膜２４が、たとえばＣ
ＶＤ法によって、全表面に堆積させられる。酸化シリコ
ン膜２４の膜厚は、たとえば２０００Å程度とされる。
この酸化シリコン膜２４は、ＲＩＥ（Reactive Ion Etc
hing）等の異方性エッチングによってエッチバックされ
る。これにより、図１(d) に示されているように、耐酸
化性膜２３の側部に上記酸化シリコン膜２４からなるサ
イドウォール２４Ａが形成される。残余の部分の酸化シ
リコン膜２４は除去される。

【００１９】この状態から、２回目のイオン注入が行わ
れる。すなわち、Ｐ型の不純物であるＢ⁺ イオンが注入
される。このときの注入量は、たとえば５×１０¹³cm^-2
とされる。すなわち、１回目のイオン注入時よりも、注
入量が多く設定される。また、Ｂ⁺ イオンの加速エネル
ギーは、たとえば３０keV とされる。なお、図１におい
て、２回目のイオン注入によりシリコン基板２１内に注
入されたＢ⁺ イオンを記号「○」で表す。

【００２０】次に、図２(e) に示されているように、サ
イドウォール２４Ａが除去され、耐酸化性膜２３をマス
クとした選択酸化処理が行われる。これにより、耐酸化
性膜２３の形成領域以外のシリコン基板２１の表面が酸
化され、素子形成領域４１を他の素子形成領域から分離
するためのフィールド酸化膜２６が形成される。このフ
ィールド酸化膜２６が形成された領域が素子分離領域４
２となる。

【００２１】選択酸化処理には、たとえば、温度を１０
００℃程度とした水蒸気酸化が適用される。この選択酸
化処理時にシリコン基板２１に加えられる熱のために、
シリコン基板２１に注入されたＢ⁺ イオンが活性化され
る。これより、１回目のイオン注入に対応した低濃度の
第１チャネルストッパ層３１と、２回目のイオン注入に
対応した高濃度の第２チャネルストッパ層３２がフィー
ルド酸化膜２６の直下の領域に形成されることになる。

【００２２】ただし、第１チャネルストッパ層３１は素
子形成領域４１にまで至る広い領域に形成されており、
第２チャネルストッパ層３２は素子分離領域４２の中央
付近の比較的狭い領域に形成されている。これは、１回
目のイオン注入時にはサイドウォール２４Ａが形成され
ていなかったの対して、２回目のイオン注入時にはサイ
ドウォール２４Ａが形成されていたからである。また、
第２チャネルストッパ層３２が第１チャネルストッパ層
３１よりもシリコン基板２１の深部にまで拡散している
のは、第２チャネルストッパ層３２の形成時における不
純物イオンの注入量が、第１チャネルストッパ層３１の
形成時における注入量よりも多く設定されているからで
ある。

【００２３】図２(e) の状態から、図２(f) に示すよう
に、耐酸化性膜２３が除去され、さらに、パッド酸化膜
２２が除去される。そして、たとえば熱酸化法によりゲ
ート酸化膜２７が形成され、その上に、たとえばポリシ
リコンからなるゲート電極２８が形成される。次に、図
２(g) に示すように、ゲート電極２８をマスクとして、
Ｎ型不純物であるたとえばＡｓ⁺ イオンが高濃度に注入
され、ソース領域２９およびドレイン領域３０が形成さ
れる。

【００２４】さらに、図２(h) に示すように、全面に層
間膜３５が形成された後、ソース領域２９およびドレイ
ン領域２０の各上部の位置において、層間膜３５および
ゲート酸化膜２７にコンタクト孔３６，３７が形成され
る。このコンタクト孔３６，３７に、アルミニウムなど
からなる電極３８，３９が埋め込まれて、素子が完成す
る。

【００２５】以上のように本実施例の製造方法によれ
ば、フィールド酸化膜２６が形成された素子分離領域４
２と素子形成領域４１との境界部付近には低濃度の第１
チャネルストッパ層３１が形成されており、素子分離領
域４２の中心付近には高濃度の第２チャネルストッパ層
３２が形成されている。したがって、第１チャネルスト
ッパ層３１中の不純物が素子形成領域３１にしみ出すこ
とはないから、素子形成領域３１の実効的な面積が減少
することはない。これにより、狭チャネル効果を効果的
に抑制できる。また、第１チャネルストッパ素子３１の
不純物濃度は低いから、この第１チャネルストッパ層３
１と高濃度に不純物が添加されたソース領域２９および
ドレイン領域３０との境界部に電界が集中することもな
い。そのため、この境界部における接合耐圧が低下する
ことがない。また、この境界部において、大きな接合容
量が生じることもないから、素子形成領域４１に形成さ
れた素子を高速に動作させることができる。

【００２６】一方、素子形成領域４１と他の素子形成領
域との間に要求される耐圧は、第２チャネルストッパ層
３２の存在により確保される。したがって、素子形成領
域４１を、他の素子形成領域に形成された素子から良好
に分離することができる。このようにして、本実施例の
製造方法により作成された半導体集積回路は、たとえ集
積度の向上のために素子分離領域４２を狭くした場合で
あっても、素子形成領域間を良好に分離することがで
き、かつ、各素子形成領域に形成された素子を良好に動
作させることができる。

【００２７】本発明の実施例の説明は以上のとおりであ
るが、本発明は上記の実施例に限定されるものではな
い。たとえば、上記の実施例では、ＮチャネルＭＯＳ型
集積回路が製造される場合について説明したが、本発明
はＰチャネルＭＯＳ型集積回路やＣＭＯＳ集積回路の製
造にも容易に適用できる。すなわち、たとえば、Ｐチャ
ネルＭＯＳ型集積回路を作成するには、たとえは、シリ
コン基板の表面にＮ型ウエルを形成し、このＮ型ウエル
の各領域をフィールド酸化膜で分離する際に、その下部
に上記の第１チャネルストッパ層および第２チャネルス
トッパ層を形成すればよい。ただし、この場合には、こ
れらのチャネルストッパ層の形成に当たり、Ｎ型不純物
であるＡｓ⁺ イオンやＰ⁺ イオンを注入する必要があ
る。ＣＭＯＳ集積回路は、ＮチャネルＭＯＳ型集積回路
の製造方法とＰチャネルＭＯＳ型集積回路の製造方法と
を組み合わせることにより製造できる。

【００２８】さらに、上記の実施例では、２回にわたる
イオン注入が行われているが、サイドウォール２４Ａを
形成する前のイオン注入は省かれてもよい。すなわち、
１回目のイオン注入における注入量は零でもよい。ま
た、上記の実施例では、フィールド酸化膜２６を形成す
るための酸化処理工程には、水蒸気酸化法が採用されて
いるが、熱酸化法などの他の方法が採用されてもよい。

【００２９】さらに、上記の実施例では、１回目のイオ
ン注入の前に、耐酸化性膜２３をパターニングするため
に用いられたレジストが剥離されるが、このレジストを
耐酸化性膜２３とともにイオン注入のマスクとして用
い、１回目のイオン注入の後にそのレジストを剥離する
ようにしてもよい。その他、本発明の要旨を変更しない
範囲で種々の変更を施すことができる。

【００３０】

【発明の効果】以上のように本発明の半導体装置の製造
方法によれば、素子形成領域に隣接する領域には不純物
濃度が低い第１チャネルストッパ層が形成され、素子分
離領域の比較的内部の領域には不純物濃度が高い第２チ
ャネルストッパ層が形成される。

【００３１】これにより、素子形成領域への不純物のし
み出しを防止して、素子形成領域の実効的な面積の減少
を防止できる。さらに、素子形成領域内の素子分離領域
に隣接する領域に、第１チャネルストッパ層とは反対の
導電型の不純物領域が形成されたとしても、この不純物
領域と第１チャネルストッパ層との境界部における接合
耐圧が低くなったり、大きな寄生容量が生じたりするこ
とがない。

【００３２】しかも、素子分離用酸化膜の直下には、高
い不純物濃度を含む第２チャネルストッパ層が形成され
ているから、素子形成領域は半導体基板の他の領域から
良好に分離される。これらの結果として、素子分形成域
を他の領域から良好に分離することができるとともに、
素子形成領域に形成された素子を良好に動作させること
がとできるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置の製造方法を工
程順に示す断面図である。

【図２】図１の製造工程に続く製造工程を示す断面図で
ある。

【図３】従来の半導体装置の製造方法を工程順に示す断
面図である。

【図４】図３(e) に示された構成の簡略化した平面図で
ある。

【符号の説明】

２１ Ｐ型シリコン基板 ２３ 耐酸化性膜 ２４ 酸化シリコン膜 ２４Ａ サイドウォール ２６ フィールド酸化膜 ３１ 第１チャネルストッパ層 ３２ 第２チャネルストッパ層 ４１ 素子形成領域 ４２ 素子分離領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定の導電型を有する半導体基板の素子形
   成領域の表面に耐酸化性膜をパターン形成する工程と、 上記耐酸化性膜をマスクとして上記半導体基板に上記所
   定の導電型の不純物を所定の第１濃度で添加し、上記耐
   酸化性膜で被覆されていない領域に第１チャネルストッ
   パ層を形成する工程と、 上記耐酸化性膜の表面および上記耐酸化性膜で覆われて
   いない上記半導体基板の表面に所定の薄膜を形成する工
   程と、 この所定の薄膜をエッチバックして、上記耐酸化性膜の
   側部にサイドウォールを形成し、残余の部分の上記所定
   の薄膜を除去する工程と、 上記耐酸化性膜および上記サイドウォールをマスクとし
   て上記半導体基板に上記所定の導電型の不純物を上記第
   １濃度よりも高い第２濃度で添加し、上記耐酸化性膜ま
   たは上記サイドウォールで被覆されていない領域に第２
   チャネルストッパ層を形成する工程と、 上記サイドウォールを除去する工程と、 上記耐酸化性膜をマスクとして上記半導体基板の表面を
   選択的に酸化し、素子分離用酸化膜を形成する工程とを
   含むことを特徴とする半導体装置の製造方法。