JP2003196981A - 半導体記憶装置 - Google Patents
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- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 レイアウト面積が小さな半導体記憶装置を提
供する。 【解決手段】 このＤＲＡＭは、複数列に共通に設けら
れ、ライトデータ線ＷＤＬ，／ＷＤＬの電位に従って、
選択されたビット線ＢＬ，／ＢＬのうちのいずれか一方
のビット線を「Ｌ」レベルに引き下げるドライバ回路２
２を備える。したがって、ドライバ回路２２が各列ごと
に設けられていた従来に比べ、トランジスタの数が少な
くなり、レイアウト面積が小さくなる。
供する。 【解決手段】 このＤＲＡＭは、複数列に共通に設けら
れ、ライトデータ線ＷＤＬ，／ＷＤＬの電位に従って、
選択されたビット線ＢＬ，／ＢＬのうちのいずれか一方
のビット線を「Ｌ」レベルに引き下げるドライバ回路２
２を備える。したがって、ドライバ回路２２が各列ごと
に設けられていた従来に比べ、トランジスタの数が少な
くなり、レイアウト面積が小さくなる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、データ信号の書換が可能な半導体記憶装置
に関する。
関し、特に、データ信号の書換が可能な半導体記憶装置
に関する。
【０００２】
【従来の技術】図１４は、従来のダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと称す）の要部を示す
回路ブロック図である。図１４において、このＤＲＡＭ
は、行列状に配列された複数のメモリセルＭＣと、各行
に対応して設けられたワード線ＷＬと、各列に対応して
設けられたビット線対ＢＬ，／ＢＬと、ライトデータ線
対ＷＤＬ，／ＷＤＬとを備える。また、このＤＲＡＭ
は、各列に対応して設けられたライト列選択線ＷＣＳ
Ｌ、ライト列選択ゲート５０、センスアンプ５５および
イコライザ５６を備える。
アクセスメモリ（以下、ＤＲＡＭと称す）の要部を示す
回路ブロック図である。図１４において、このＤＲＡＭ
は、行列状に配列された複数のメモリセルＭＣと、各行
に対応して設けられたワード線ＷＬと、各列に対応して
設けられたビット線対ＢＬ，／ＢＬと、ライトデータ線
対ＷＤＬ，／ＷＤＬとを備える。また、このＤＲＡＭ
は、各列に対応して設けられたライト列選択線ＷＣＳ
Ｌ、ライト列選択ゲート５０、センスアンプ５５および
イコライザ５６を備える。
【０００３】ライト列選択ゲート５０は、ＮチャネルＭ
ＯＳトランジスタ５１〜５４を含む。ＮチャネルＭＯＳ
トランジスタ５１，５２はビット線ＢＬとライトデータ
線ＷＤＬとの間に直列接続され、ＮチャネルＭＯＳトラ
ンジスタ５３，５４はビット線／ＢＬとライトデータ線
／ＷＤＬとの間に直列接続される。ＮチャネルＭＯＳト
ランジスタ５１，５３のゲートはライト列選択線ＷＣＳ
Ｌに接続され、ＮチャネルＭＯＳトランジスタ５２，５
４のゲートは書込許可信号ＷＤＥを受ける。信号ＷＤＥ
は、ライトマスク時は「Ｌ」レベルにされ、通常動作時
は「Ｈ」レベルにされる。信号ＷＤＥが「Ｈ」レベルに
されている期間において列アドレス信号ＣＡに応じた列
のライト列選択線ＷＣＳＬが選択レベルの「Ｈ」レベル
にされると、その列のＮチャネルＭＯＳトランジスタ５
１〜５４が導通し、ビット線対ＢＬ，／ＢＬとライトデ
ータ線対ＷＤＬ，／ＷＤＬとが結合される。
ＯＳトランジスタ５１〜５４を含む。ＮチャネルＭＯＳ
トランジスタ５１，５２はビット線ＢＬとライトデータ
線ＷＤＬとの間に直列接続され、ＮチャネルＭＯＳトラ
ンジスタ５３，５４はビット線／ＢＬとライトデータ線
／ＷＤＬとの間に直列接続される。ＮチャネルＭＯＳト
ランジスタ５１，５３のゲートはライト列選択線ＷＣＳ
Ｌに接続され、ＮチャネルＭＯＳトランジスタ５２，５
４のゲートは書込許可信号ＷＤＥを受ける。信号ＷＤＥ
は、ライトマスク時は「Ｌ」レベルにされ、通常動作時
は「Ｈ」レベルにされる。信号ＷＤＥが「Ｈ」レベルに
されている期間において列アドレス信号ＣＡに応じた列
のライト列選択線ＷＣＳＬが選択レベルの「Ｈ」レベル
にされると、その列のＮチャネルＭＯＳトランジスタ５
１〜５４が導通し、ビット線対ＢＬ，／ＢＬとライトデ
ータ線対ＷＤＬ，／ＷＤＬとが結合される。
【０００４】センスアンプ５５は、センスアンプ活性化
信号ＳＮＬ，ＳＰＬがそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルにされたことに応じて活性化され、対応の
ビット線対ＢＬ，／ＢＬ間に生じた微小電位差を電源電
圧ＶＣＣに増幅する。イコライザ５６は、ビット線イコ
ライズ信号ＥＱが活性化レベルの「Ｌ」レベルにされた
ことに応じて活性化され、対応のビット線対ＢＬ，／Ｂ
Ｌをビット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／２）
にプリチャージする。
信号ＳＮＬ，ＳＰＬがそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルにされたことに応じて活性化され、対応の
ビット線対ＢＬ，／ＢＬ間に生じた微小電位差を電源電
圧ＶＣＣに増幅する。イコライザ５６は、ビット線イコ
ライズ信号ＥＱが活性化レベルの「Ｌ」レベルにされた
ことに応じて活性化され、対応のビット線対ＢＬ，／Ｂ
Ｌをビット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／２）
にプリチャージする。
【０００５】次に、このＤＲＡＭの書込動作について説
明する。スタンバイ状態では、ワード線ＷＬが非選択レ
ベルの「Ｌ」レベルにされてメモリセルＭＣが非活性化
され、ライト列選択線ＷＣＳＬが非選択レベルの「Ｌ」
レベルにされてライト列選択ゲート５０が非導通にされ
ている。また、イコライザ５６は活性化されてビット線
対ＢＬ，／ＢＬがビット線プリチャージ電位ＶＣＣ／２
にプリチャージされ、センスアンプ活性化信号ＳＰＬ，
ＳＮＬが中間レベルＶＣＣ／２にされてセンスアンプ５
５が非活性化されている。また、信号ＷＤＥは「Ｈ」レ
ベルにされているものとする。
明する。スタンバイ状態では、ワード線ＷＬが非選択レ
ベルの「Ｌ」レベルにされてメモリセルＭＣが非活性化
され、ライト列選択線ＷＣＳＬが非選択レベルの「Ｌ」
レベルにされてライト列選択ゲート５０が非導通にされ
ている。また、イコライザ５６は活性化されてビット線
対ＢＬ，／ＢＬがビット線プリチャージ電位ＶＣＣ／２
にプリチャージされ、センスアンプ活性化信号ＳＰＬ，
ＳＮＬが中間レベルＶＣＣ／２にされてセンスアンプ５
５が非活性化されている。また、信号ＷＤＥは「Ｈ」レ
ベルにされているものとする。
【０００６】まず、イコライザ５６が非活性化されると
ともに、行アドレス信号ＲＡに応じた行のワード線ＷＬ
が選択レベルの「Ｈ」レベルに立上げられる。ワード線
ＷＬが選択レベルの「Ｈ」レベルにされると、そのワー
ド線ＷＬに対応する各メモリセルＭＣが活性化され、各
ビット線対ＢＬ，／ＢＬ間にそのメモリセルＭＣの記憶
データに応じた極性の微小電位差が発生する。次いでセ
ンスアンプ活性化信号ＳＰＬ，ＳＮＬがそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルにされてセンスアンプ５５が
活性化され、ビット線対ＢＬ，／ＢＬ間の電位差が電源
電圧ＶＣＣに増幅される。
ともに、行アドレス信号ＲＡに応じた行のワード線ＷＬ
が選択レベルの「Ｈ」レベルに立上げられる。ワード線
ＷＬが選択レベルの「Ｈ」レベルにされると、そのワー
ド線ＷＬに対応する各メモリセルＭＣが活性化され、各
ビット線対ＢＬ，／ＢＬ間にそのメモリセルＭＣの記憶
データに応じた極性の微小電位差が発生する。次いでセ
ンスアンプ活性化信号ＳＰＬ，ＳＮＬがそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルにされてセンスアンプ５５が
活性化され、ビット線対ＢＬ，／ＢＬ間の電位差が電源
電圧ＶＣＣに増幅される。
【０００７】次に、列アドレス信号ＣＡに応じた列のラ
イト列選択線ＷＣＳＬが選択レベルの「Ｈ」レベルに立
上げられてその列のライト列選択ゲート５０が導通し、
その列のビット線対ＢＬ，／ＢＬとライトデータ線対Ｗ
ＤＬ，／ＷＤＬとが結合される。ライトデータ線ＷＤ
Ｌ，／ＷＤＬは、予め、書込データ信号に従ってたとえ
ば「Ｌ」レベルおよび「Ｈ」レベルにそれぞれされてい
る。したがって、選択された列のビット線ＢＬ，／ＢＬ
のレベルはそれぞれライトデータ線ＷＤＬ，／ＷＤＬの
レベルに書換えられる。選択されなかった列のビット線
ＢＬ，／ＢＬのレベルは、そのまま保持される。ライト
列選択線ＷＣＳＬは、所定時間経過後に非選択レベルの
「Ｌ」レベルに立下げられる。
イト列選択線ＷＣＳＬが選択レベルの「Ｈ」レベルに立
上げられてその列のライト列選択ゲート５０が導通し、
その列のビット線対ＢＬ，／ＢＬとライトデータ線対Ｗ
ＤＬ，／ＷＤＬとが結合される。ライトデータ線ＷＤ
Ｌ，／ＷＤＬは、予め、書込データ信号に従ってたとえ
ば「Ｌ」レベルおよび「Ｈ」レベルにそれぞれされてい
る。したがって、選択された列のビット線ＢＬ，／ＢＬ
のレベルはそれぞれライトデータ線ＷＤＬ，／ＷＤＬの
レベルに書換えられる。選択されなかった列のビット線
ＢＬ，／ＢＬのレベルは、そのまま保持される。ライト
列選択線ＷＣＳＬは、所定時間経過後に非選択レベルの
「Ｌ」レベルに立下げられる。
【０００８】次いで、ワード線ＷＬが非選択レベルの
「Ｌ」レベルに立下げられてメモリセルＭＣが非活性化
され、センスアンプ活性化信号ＳＰＬ，ＳＮＬが中間レ
ベルＶＣＣ／２にされてセンスアンプ５５が非活性化さ
れ、イコライザ５６が活性化されてビット線対ＢＬ，／
ＢＬがビット線プリチャージ電位ＶＢＬにされる。この
ようにして、データ信号の書込が行なわれる。
「Ｌ」レベルに立下げられてメモリセルＭＣが非活性化
され、センスアンプ活性化信号ＳＰＬ，ＳＮＬが中間レ
ベルＶＣＣ／２にされてセンスアンプ５５が非活性化さ
れ、イコライザ５６が活性化されてビット線対ＢＬ，／
ＢＬがビット線プリチャージ電位ＶＢＬにされる。この
ようにして、データ信号の書込が行なわれる。
【０００９】また図１５は、従来の他のＤＲＡＭの要部
を示す回路ブロック図である。図１５を参照して、この
ＤＲＡＭが図１４のＤＲＡＭと異なる点は、ライト列選
択ゲート５０がライト列選択ゲート６１で置換されてい
る点である。ライト列選択ゲート６１は、ＮチャネルＭ
ＯＳトランジスタ６２〜６５を含む。ＮチャネルＭＯＳ
トランジスタ６２，６３はビット線ＢＬと接地電位ＧＮ
Ｄのラインとの間に直列接続され、ＮチャネルＭＯＳト
ランジスタ６４，６５はビット線／ＢＬと接地電位ＧＮ
Ｄのラインとの間に直列接続される。ＮチャネルＭＯＳ
トランジスタ６２，６４のゲートはともにライト列選択
線ＷＣＳＬに接続され、ＮチャネルＭＯＳトランジスタ
６３，６５のゲートはそれぞれライトデータ線／ＷＤ
Ｌ，ＷＤＬに接続される。
を示す回路ブロック図である。図１５を参照して、この
ＤＲＡＭが図１４のＤＲＡＭと異なる点は、ライト列選
択ゲート５０がライト列選択ゲート６１で置換されてい
る点である。ライト列選択ゲート６１は、ＮチャネルＭ
ＯＳトランジスタ６２〜６５を含む。ＮチャネルＭＯＳ
トランジスタ６２，６３はビット線ＢＬと接地電位ＧＮ
Ｄのラインとの間に直列接続され、ＮチャネルＭＯＳト
ランジスタ６４，６５はビット線／ＢＬと接地電位ＧＮ
Ｄのラインとの間に直列接続される。ＮチャネルＭＯＳ
トランジスタ６２，６４のゲートはともにライト列選択
線ＷＣＳＬに接続され、ＮチャネルＭＯＳトランジスタ
６３，６５のゲートはそれぞれライトデータ線／ＷＤ
Ｌ，ＷＤＬに接続される。
【００１０】ライト列選択線ＷＣＳＬが選択レベルの
「Ｈ」レベルに立上げられると、ＮチャネルＭＯＳトラ
ンジスタ６２，６４が導通する。ライトデータ線ＷＤ
Ｌ，／ＷＤＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベ
ルの場合は、ＮチャネルＭＯＳトランジスタ６５が導通
するとともにＮチャネルＭＯＳトランジスタ６３が非導
通になり、ビット線／ＢＬが「Ｌ」レベルに引下げら
れ、センスアンプ５５によってビット線ＢＬが「Ｈ」レ
ベルに引上げられる。ライトデータ線ＷＤＬ，／ＷＤＬ
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、
ＮチャネルＭＯＳトランジスタ６３が導通するとともに
ＮチャネルＭＯＳトランジスタ６５が非導通になり、ビ
ット線ＢＬが「Ｌ」レベルに引下げられ、センスアンプ
５５によってビット線／ＢＬが「Ｈ」レベルに引上げら
れる。他の構成および動作は、図９のＤＲＡＭと同じで
あるので、その説明は繰返さない。
「Ｈ」レベルに立上げられると、ＮチャネルＭＯＳトラ
ンジスタ６２，６４が導通する。ライトデータ線ＷＤ
Ｌ，／ＷＤＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベ
ルの場合は、ＮチャネルＭＯＳトランジスタ６５が導通
するとともにＮチャネルＭＯＳトランジスタ６３が非導
通になり、ビット線／ＢＬが「Ｌ」レベルに引下げら
れ、センスアンプ５５によってビット線ＢＬが「Ｈ」レ
ベルに引上げられる。ライトデータ線ＷＤＬ，／ＷＤＬ
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、
ＮチャネルＭＯＳトランジスタ６３が導通するとともに
ＮチャネルＭＯＳトランジスタ６５が非導通になり、ビ
ット線ＢＬが「Ｌ」レベルに引下げられ、センスアンプ
５５によってビット線／ＢＬが「Ｈ」レベルに引上げら
れる。他の構成および動作は、図９のＤＲＡＭと同じで
あるので、その説明は繰返さない。
【００１１】
【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍには、以下のような問題があった。すなわち、図１４
のＤＲＡＭでは、書込許可信号ＷＤＥ用の配線を各ライ
ト列選択ゲート５０まで引き伸ばす必要があるが、ワー
ド線ＷＬ、ビット線対ＢＬ，／ＢＬ、ライトデータ線対
ＷＤＬ，／ＷＤＬ、リードデータ線対（図示せず）、ラ
イト列選択線ＷＣＳＬ、電源電位ＶＣＣのライン、接地
電位ＧＮＤのラインなどが複雑に配置されたメモリマッ
ト内で、信号ＷＤＥ用の配線を通すための領域を確保す
ることは困難である。
Ｍには、以下のような問題があった。すなわち、図１４
のＤＲＡＭでは、書込許可信号ＷＤＥ用の配線を各ライ
ト列選択ゲート５０まで引き伸ばす必要があるが、ワー
ド線ＷＬ、ビット線対ＢＬ，／ＢＬ、ライトデータ線対
ＷＤＬ，／ＷＤＬ、リードデータ線対（図示せず）、ラ
イト列選択線ＷＣＳＬ、電源電位ＶＣＣのライン、接地
電位ＧＮＤのラインなどが複雑に配置されたメモリマッ
ト内で、信号ＷＤＥ用の配線を通すための領域を確保す
ることは困難である。
【００１２】また、信号ＷＤＥ用の配線には多くのＮチ
ャネルＭＯＳトランジスタ５３，５４のゲートが接続さ
れ、信号ＷＤＥ用の配線の負荷容量が大きくなる。した
がって、信号ＷＤＥ用のレベルを高速に遷移させるため
に信号ＷＤＥ用の配線にリピータを介挿したり、消費電
流の低減化を図るために信号ＷＤＥ用の配線を階層化す
る必要が生じ、リピータや階層を乗り換えるための回路
を配置するための領域をメモリマット内に確保する必要
が生じる。このため、その領域によってメモリマットが
分断されたり、レイアウト面積が大きくなる。
ャネルＭＯＳトランジスタ５３，５４のゲートが接続さ
れ、信号ＷＤＥ用の配線の負荷容量が大きくなる。した
がって、信号ＷＤＥ用のレベルを高速に遷移させるため
に信号ＷＤＥ用の配線にリピータを介挿したり、消費電
流の低減化を図るために信号ＷＤＥ用の配線を階層化す
る必要が生じ、リピータや階層を乗り換えるための回路
を配置するための領域をメモリマット内に確保する必要
が生じる。このため、その領域によってメモリマットが
分断されたり、レイアウト面積が大きくなる。
【００１３】また、図１５のＤＲＡＭでは、ライトデー
タ線ＷＤＬ，／ＷＤＬに多くのＮチャネルＭＯＳトラン
ジスタ６３，６５のゲートが接続され、ライトデータ線
ＷＤＬ，／ＷＤＬの負荷容量が大きくなる。したがっ
て、ライトデータ線ＷＤＬ，／ＷＤＬのレベルを高速に
遷移させるためにライトデータ線ＷＤＬ，／ＷＤＬにリ
ピータを介挿したり、消費電力の低減化を図るためにラ
イトデータ線ＷＤＬ，／ＷＬＤを階層化する必要が生
じ、リピータや階層を乗り換えるための回路を配置する
ための領域をメモリマット内に確保する必要が生じる。
このため、その領域によってメモリマットが分断された
り、レイアウト面積が大きくなる。
タ線ＷＤＬ，／ＷＤＬに多くのＮチャネルＭＯＳトラン
ジスタ６３，６５のゲートが接続され、ライトデータ線
ＷＤＬ，／ＷＤＬの負荷容量が大きくなる。したがっ
て、ライトデータ線ＷＤＬ，／ＷＤＬのレベルを高速に
遷移させるためにライトデータ線ＷＤＬ，／ＷＤＬにリ
ピータを介挿したり、消費電力の低減化を図るためにラ
イトデータ線ＷＤＬ，／ＷＬＤを階層化する必要が生
じ、リピータや階層を乗り換えるための回路を配置する
ための領域をメモリマット内に確保する必要が生じる。
このため、その領域によってメモリマットが分断された
り、レイアウト面積が大きくなる。
【００１４】それにより、この発明の主たる目的は、レ
イアウト面積が小さく、書込速度が速く、消費電力が小
さな半導体記憶装置を提供することである。
イアウト面積が小さく、書込速度が速く、消費電力が小
さな半導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、データ信号の書換が可能な半導体記憶装置で
あって、複数行複数列に配置された複数のメモリセル
と、それぞれ複数行に対応して設けられた複数のワード
線と、それぞれ複数列に対応して設けられた複数のビッ
ト線対とを含むメモリセルアレイと、各ビット線対に対
応して設けられ、対応のビット線対間に生じた電位差を
増幅するセンスアンプと、行アドレス信号に従って複数
のワード線のうちのいずれかのワード線を選択し、その
ワード線に対応する各メモリセルを活性化させる行デコ
ーダと、列アドレス信号に従って複数のビット線対のう
ちのいずれかのビット線対を選択する列デコーダと、複
数のビット線対に共通に設けられた書込データ線対と、
書込データ信号に従って書込データ線対に含まれる第１
および第２の書込データ線のうちのいずれか一方の書込
データ線を第１の電位にするとともに他方の書込データ
線を第２の電位にする書込回路と、列デコーダによって
選択されたビット線対と書込データ線対とを結合する列
選択ゲートとを備えたものである。ここで、列選択ゲー
トは、複数のビット線対に共通に設けられ、それらの入
力電極がそれぞれ第１および第２の書込データ線に接続
された第1の導電形式の第１および第２のトランジスタ
と、各ビット線対に対応して設けられ、列デコーダによ
って対応のビット線対が選択されたことに応じて、第１
および第２のトランジスタをそれぞれ対応のビット線対
に含まれる第１および第２のビット線と第１の電位のラ
インとの間に接続する切換回路とを含む。
憶装置は、データ信号の書換が可能な半導体記憶装置で
あって、複数行複数列に配置された複数のメモリセル
と、それぞれ複数行に対応して設けられた複数のワード
線と、それぞれ複数列に対応して設けられた複数のビッ
ト線対とを含むメモリセルアレイと、各ビット線対に対
応して設けられ、対応のビット線対間に生じた電位差を
増幅するセンスアンプと、行アドレス信号に従って複数
のワード線のうちのいずれかのワード線を選択し、その
ワード線に対応する各メモリセルを活性化させる行デコ
ーダと、列アドレス信号に従って複数のビット線対のう
ちのいずれかのビット線対を選択する列デコーダと、複
数のビット線対に共通に設けられた書込データ線対と、
書込データ信号に従って書込データ線対に含まれる第１
および第２の書込データ線のうちのいずれか一方の書込
データ線を第１の電位にするとともに他方の書込データ
線を第２の電位にする書込回路と、列デコーダによって
選択されたビット線対と書込データ線対とを結合する列
選択ゲートとを備えたものである。ここで、列選択ゲー
トは、複数のビット線対に共通に設けられ、それらの入
力電極がそれぞれ第１および第２の書込データ線に接続
された第1の導電形式の第１および第２のトランジスタ
と、各ビット線対に対応して設けられ、列デコーダによ
って対応のビット線対が選択されたことに応じて、第１
および第２のトランジスタをそれぞれ対応のビット線対
に含まれる第１および第２のビット線と第１の電位のラ
インとの間に接続する切換回路とを含む。
【００１６】好ましくは、さらに、複数のビット線対に
共通に設けられ、それらの入力電極がそれぞれ第１およ
び第２の書込データ線に接続された第１の導電形式の第
３および第４のトランジスタが設けられる。切換回路
は、列デコーダによって対応のビット線対が選択された
ことに応じて、第１および第２のトランジスタをそれぞ
れ第１および第２のビット線と第１の電位のラインとの
間に接続するとともに、第３および第４のトランジスタ
をそれぞれ前記第１および第２のビット線と第２の電位
のラインとの間に接続する。
共通に設けられ、それらの入力電極がそれぞれ第１およ
び第２の書込データ線に接続された第１の導電形式の第
３および第４のトランジスタが設けられる。切換回路
は、列デコーダによって対応のビット線対が選択された
ことに応じて、第１および第２のトランジスタをそれぞ
れ第１および第２のビット線と第１の電位のラインとの
間に接続するとともに、第３および第４のトランジスタ
をそれぞれ前記第１および第２のビット線と第２の電位
のラインとの間に接続する。
【００１７】また好ましくは、さらに、複数のビット線
対に共通に設けられ、それらの入力電極がそれぞれ第２
および第１の書込データ線に接続された第２の導電形式
の第３および第４のトランジスタが設けられる。切換回
路は、列デコーダによって対応のビット線対が選択され
たことに応じて、第１および第２のトランジスタをそれ
ぞれ第１および第２のビット線と第１の電位のラインと
の間に接続するとともに、第３および第４のトランジス
タをそれぞれ第１および第２のビット線と第２の電位の
ラインとの間に接続する。
対に共通に設けられ、それらの入力電極がそれぞれ第２
および第１の書込データ線に接続された第２の導電形式
の第３および第４のトランジスタが設けられる。切換回
路は、列デコーダによって対応のビット線対が選択され
たことに応じて、第１および第２のトランジスタをそれ
ぞれ第１および第２のビット線と第１の電位のラインと
の間に接続するとともに、第３および第４のトランジス
タをそれぞれ第１および第２のビット線と第２の電位の
ラインとの間に接続する。
【００１８】また、この発明に係る他の半導体記憶装置
は、データ信号の書換が可能な半導体記憶装置であっ
て、複数行複数列に配置された複数のメモリセルと、そ
れぞれ複数行に対応して設けられた複数のワード線と、
それぞれ複数列に対応して設けられ、予めＮ個（ただ
し、Ｎは２以上の整数である）ずつグループ化された複
数のビット線対とを含むメモリセルアレイと、各ビット
線対に対応して設けられ、対応のビット線対間に生じた
電位差を増幅するセンスアンプと、行アドレス信号に従
って複数のワード線のうちのいずれかのワード線を選択
し、そのワード線に対応する各メモリセルを活性化させ
る行デコーダと、列アドレス信号に従って複数のビット
線対グループのうちのいずれかのビット線対グループを
選択する列デコーダと、複数のビット線対グループに共
通に設けられ、それぞれ各ビット線対グループに属する
Ｎ個のビット線対に対応して設けられたＮ個の書込デー
タ線対と、各書込データ線対に対応して設けられ、書込
データ信号に従って対応の書込データ線対に含まれる第
１および第２の書込データ線のうちのいずれか一方の書
込データ線を第１の電位にするとともに他方の書込デー
タ線を第２の電位にする書込回路と、列デコーダによっ
て選択されたビット線対グループに属するＮ個のビット
線対とＮ個の書込データ線対とを結合する列選択ゲート
とを備えたものである。ここで、列選択ゲートは、各ビ
ット線対に対応して設けられ、それらの第１の電極がそ
れぞれ対応のビット線対に含まれる第１および第２のビ
ット線に接続され、それらの入力電極がそれぞれ対応の
第１および第２の書込データ線に接続された第１および
第２のトランジスタと、各ビット線対グループに対応し
て設けられ、列デコーダによって対応のビット線対グル
ープが選択されたことに応じて、対応の第１および第２
のトランジスタの第２の電極と第１の電位のラインとを
接続する切換回路とを含む。
は、データ信号の書換が可能な半導体記憶装置であっ
て、複数行複数列に配置された複数のメモリセルと、そ
れぞれ複数行に対応して設けられた複数のワード線と、
それぞれ複数列に対応して設けられ、予めＮ個（ただ
し、Ｎは２以上の整数である）ずつグループ化された複
数のビット線対とを含むメモリセルアレイと、各ビット
線対に対応して設けられ、対応のビット線対間に生じた
電位差を増幅するセンスアンプと、行アドレス信号に従
って複数のワード線のうちのいずれかのワード線を選択
し、そのワード線に対応する各メモリセルを活性化させ
る行デコーダと、列アドレス信号に従って複数のビット
線対グループのうちのいずれかのビット線対グループを
選択する列デコーダと、複数のビット線対グループに共
通に設けられ、それぞれ各ビット線対グループに属する
Ｎ個のビット線対に対応して設けられたＮ個の書込デー
タ線対と、各書込データ線対に対応して設けられ、書込
データ信号に従って対応の書込データ線対に含まれる第
１および第２の書込データ線のうちのいずれか一方の書
込データ線を第１の電位にするとともに他方の書込デー
タ線を第２の電位にする書込回路と、列デコーダによっ
て選択されたビット線対グループに属するＮ個のビット
線対とＮ個の書込データ線対とを結合する列選択ゲート
とを備えたものである。ここで、列選択ゲートは、各ビ
ット線対に対応して設けられ、それらの第１の電極がそ
れぞれ対応のビット線対に含まれる第１および第２のビ
ット線に接続され、それらの入力電極がそれぞれ対応の
第１および第２の書込データ線に接続された第１および
第２のトランジスタと、各ビット線対グループに対応し
て設けられ、列デコーダによって対応のビット線対グル
ープが選択されたことに応じて、対応の第１および第２
のトランジスタの第２の電極と第１の電位のラインとを
接続する切換回路とを含む。
【００１９】好ましくは、データ書込期間は第１および
第２の書込データ線のうちのいずれか一方の書込データ
線を第１の電位にするとともに他方の書込データ線を第
２の電位にし、データ書込期間以外の期間は第１および
第２の書込データ線を第１の電位に保持する。
第２の書込データ線のうちのいずれか一方の書込データ
線を第１の電位にするとともに他方の書込データ線を第
２の電位にし、データ書込期間以外の期間は第１および
第２の書込データ線を第１の電位に保持する。
【００２０】また好ましくは、書込回路は、データ信号
の書換を禁止するためのライトマスク信号が与えられた
ことに応じて、第１および第２の書込データ線を第１の
電位に保持する。
の書換を禁止するためのライトマスク信号が与えられた
ことに応じて、第１および第２の書込データ線を第１の
電位に保持する。
【００２１】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＲＡＭ１の全体構成を示すブ
ロック図である。図１において、このＤＲＡＭ１は、行
／列アドレスバッファ＋クロック発生回路２、行／列デ
コード回路３、メモリマット４およびデータ入出力回路
５を備える。このＤＲＡＭ１では、同時に８ｋ個（ただ
し、ｋは１以上の整数である）のデータ信号ＤＱ１〜Ｄ
Ｑ８ｋの入出力が可能となっており、８つのデータ信号
ごとに１つのライトマスク信号ＷＭの入力端子が設けら
れている。
明の実施の形態１によるＤＲＡＭ１の全体構成を示すブ
ロック図である。図１において、このＤＲＡＭ１は、行
／列アドレスバッファ＋クロック発生回路２、行／列デ
コード回路３、メモリマット４およびデータ入出力回路
５を備える。このＤＲＡＭ１では、同時に８ｋ個（ただ
し、ｋは１以上の整数である）のデータ信号ＤＱ１〜Ｄ
Ｑ８ｋの入出力が可能となっており、８つのデータ信号
ごとに１つのライトマスク信号ＷＭの入力端子が設けら
れている。
【００２２】行／列アドレスバッファ＋クロック発生回
路２は、外部から与えられたアドレス信号Ａ０〜Ａｍ
（ただし、ｍは０以上の整数である）に従って行アドレ
ス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜Ｃ
Ａｍを生成し、それらの行アドレス信号ＲＡ０〜ＲＡｍ
および列アドレス信号ＣＡ０〜ＣＡｍを行／列デコード
回路３に与える。また、行／列アドレスバッファ＋クロ
ック発生回路２は、外部制御信号／ＣＳ，／ＲＡＳ，／
ＣＡＳ，／ＷＥ，…および外部クロック信号ＣＬＫに従
ってリードクロック信号ＣＬＫＲおよびライトクロック
信号ＣＬＫＷなどを生成しＤＲＡＭ１全体を制御する。
路２は、外部から与えられたアドレス信号Ａ０〜Ａｍ
（ただし、ｍは０以上の整数である）に従って行アドレ
ス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜Ｃ
Ａｍを生成し、それらの行アドレス信号ＲＡ０〜ＲＡｍ
および列アドレス信号ＣＡ０〜ＣＡｍを行／列デコード
回路３に与える。また、行／列アドレスバッファ＋クロ
ック発生回路２は、外部制御信号／ＣＳ，／ＲＡＳ，／
ＣＡＳ，／ＷＥ，…および外部クロック信号ＣＬＫに従
ってリードクロック信号ＣＬＫＲおよびライトクロック
信号ＣＬＫＷなどを生成しＤＲＡＭ１全体を制御する。
【００２３】メモリマット４は、複数（図では３つ）の
センスアンプ帯ＳＡ１〜ＳＡ３と、それらの間に配置さ
れたメモリセルアレイＭＡ１，ＭＡ２とを含む。メモリ
セルアレイＭＡ１，ＭＡ２は、それぞれが１つのデータ
信号を記憶する複数のメモリセルを含む。複数のメモリ
セルは、予め定められた数８ｋずつグループ化されてい
る。各メモリセルグループは、行アドレスおよび列アド
レスによって決定される所定のアドレスに配置される。
センスアンプ帯ＳＡ１〜ＳＡ３と、それらの間に配置さ
れたメモリセルアレイＭＡ１，ＭＡ２とを含む。メモリ
セルアレイＭＡ１，ＭＡ２は、それぞれが１つのデータ
信号を記憶する複数のメモリセルを含む。複数のメモリ
セルは、予め定められた数８ｋずつグループ化されてい
る。各メモリセルグループは、行アドレスおよび列アド
レスによって決定される所定のアドレスに配置される。
【００２４】行／列デコード回路３は、行／列アドレス
バッファ＋クロック発生回路２から与えられる行アドレ
ス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜Ｃ
Ａｍに従って、メモリセルアレイＭＡ１，ＭＡ２のアド
レスを指定する。センスアンプ帯ＳＡ１，ＳＡ２には、
後述するセンスアンプ＋入出力制御回路群が設けられて
いる。センスアンプ＋入出力制御回路群は、行／列デコ
ード回路３によって指定されたアドレスの８ｋ個のメモ
リセルをデータ入出力回路５に接続する。データ入出力
回路５は、ライトドライバ＋リードアンプ帯６および入
出力バッファ群７を含む。ライトドライバ＋リードアン
プ帯６には、ライトドライバ群およびリードアンプ群が
設けられている。
バッファ＋クロック発生回路２から与えられる行アドレ
ス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜Ｃ
Ａｍに従って、メモリセルアレイＭＡ１，ＭＡ２のアド
レスを指定する。センスアンプ帯ＳＡ１，ＳＡ２には、
後述するセンスアンプ＋入出力制御回路群が設けられて
いる。センスアンプ＋入出力制御回路群は、行／列デコ
ード回路３によって指定されたアドレスの８ｋ個のメモ
リセルをデータ入出力回路５に接続する。データ入出力
回路５は、ライトドライバ＋リードアンプ帯６および入
出力バッファ群７を含む。ライトドライバ＋リードアン
プ帯６には、ライトドライバ群およびリードアンプ群が
設けられている。
【００２５】リードアンプ群は、リードクロック信号Ｃ
ＬＫＲに同期して動作し、選択された８ｋ個のメモリセ
ルからの読出データ信号Ｑ１〜Ｑ８ｋを入出力バッファ
群７に与える。入出力バッファ群７は、外部制御信号／
ＯＥに応答して、リードアンプ群からの読出データ信号
Ｑ１〜Ｑ８ｋを外部に出力する。ライトドライバ群は、
ライトクロック信号ＣＬＫＷに同期して動作し、外部か
らの書込データ信号Ｄ１〜Ｄ８ｋを選択された８ｋ個の
メモリセルに書込む。ただし、８ｋ個のメモリセルのう
ちライトマスク信号ＷＭ１〜ＷＭｋによって指定された
メモリセルにはデータは書込まれない。
ＬＫＲに同期して動作し、選択された８ｋ個のメモリセ
ルからの読出データ信号Ｑ１〜Ｑ８ｋを入出力バッファ
群７に与える。入出力バッファ群７は、外部制御信号／
ＯＥに応答して、リードアンプ群からの読出データ信号
Ｑ１〜Ｑ８ｋを外部に出力する。ライトドライバ群は、
ライトクロック信号ＣＬＫＷに同期して動作し、外部か
らの書込データ信号Ｄ１〜Ｄ８ｋを選択された８ｋ個の
メモリセルに書込む。ただし、８ｋ個のメモリセルのう
ちライトマスク信号ＷＭ１〜ＷＭｋによって指定された
メモリセルにはデータは書込まれない。
【００２６】図２は、図１に示したメモリマット４の構
成を示すブロック図である。図２において、メモリセル
アレイＭＡ１，ＭＡ２の各々は、それぞれデータ信号Ｄ
Ｑ１〜ＤＱ８ｋに対応する８ｋ個のメモリブロックＭＢ
に分割されている。またセンスアンプ帯ＳＡ１〜ＳＡ３
の各々は、それぞれデータ信号ＤＱ１〜ＤＱ８ｋに対応
する８ｋ個のセンスブロックＳＢに分割されている。
成を示すブロック図である。図２において、メモリセル
アレイＭＡ１，ＭＡ２の各々は、それぞれデータ信号Ｄ
Ｑ１〜ＤＱ８ｋに対応する８ｋ個のメモリブロックＭＢ
に分割されている。またセンスアンプ帯ＳＡ１〜ＳＡ３
の各々は、それぞれデータ信号ＤＱ１〜ＤＱ８ｋに対応
する８ｋ個のセンスブロックＳＢに分割されている。
【００２７】メモリマット４には、それぞれデータ信号
Ｑ１〜Ｑ８ｋを読出すための８ｋ個の読出データ線対Ｒ
ＤＬ，／ＲＤＬと、それぞれデータ信号Ｄ１〜Ｄ８ｋを
書込むための８ｋ個の書込データ線対ＷＤＬ，／ＷＤＬ
とが設けられている。読出データ線対ＲＤＬ，／ＲＤＬ
および書込データ線対ＷＤＬ，／ＷＤＬは、対応の３つ
のセンスブロックＳＢおよび２つのメモリブロックＭＢ
を横切るように配置され、それらの一方端はライトドラ
イバ＋リードアンプ帯６に接続されている。
Ｑ１〜Ｑ８ｋを読出すための８ｋ個の読出データ線対Ｒ
ＤＬ，／ＲＤＬと、それぞれデータ信号Ｄ１〜Ｄ８ｋを
書込むための８ｋ個の書込データ線対ＷＤＬ，／ＷＤＬ
とが設けられている。読出データ線対ＲＤＬ，／ＲＤＬ
および書込データ線対ＷＤＬ，／ＷＤＬは、対応の３つ
のセンスブロックＳＢおよび２つのメモリブロックＭＢ
を横切るように配置され、それらの一方端はライトドラ
イバ＋リードアンプ帯６に接続されている。
【００２８】メモリブロックＭＢは、図３に示すよう
に、複数行複数列に配置された複数のメモリセルＭＣ
と、それぞれ複数行に対応して設けられた複数のワード
線ＷＬと、それぞれ複数列に対応して設けられた複数の
ビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣは、
アクセス用のＮチャネルＭＯＳトランジスタＱと情報記
憶用のキャパシタＣとを含む周知のものである。
に、複数行複数列に配置された複数のメモリセルＭＣ
と、それぞれ複数行に対応して設けられた複数のワード
線ＷＬと、それぞれ複数列に対応して設けられた複数の
ビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣは、
アクセス用のＮチャネルＭＯＳトランジスタＱと情報記
憶用のキャパシタＣとを含む周知のものである。
【００２９】ワード線ＷＬを選択レベルの「Ｈ」レベル
にすると、ワード線ＷＬに対応する行の各メモリセルＭ
Ｃが活性化され、各メモリセルＭＣのデータの書込／読
出が可能になる。書込動作時は、１本のワード線ＷＬを
選択レベルの「Ｈ」レベルにしてメモリセルＭＣを活性
化させた後、対応の書込データ信号（たとえばＤ１）に
従って１つのビット線対ＢＬ，／ＢＬのうちの一方のビ
ット線を「Ｈ」レベルにし他方のビット線を「Ｌ」レベ
ルにする。これにより、ビット線の電位が所望のメモリ
セルＭＣに書込まれる。
にすると、ワード線ＷＬに対応する行の各メモリセルＭ
Ｃが活性化され、各メモリセルＭＣのデータの書込／読
出が可能になる。書込動作時は、１本のワード線ＷＬを
選択レベルの「Ｈ」レベルにしてメモリセルＭＣを活性
化させた後、対応の書込データ信号（たとえばＤ１）に
従って１つのビット線対ＢＬ，／ＢＬのうちの一方のビ
ット線を「Ｈ」レベルにし他方のビット線を「Ｌ」レベ
ルにする。これにより、ビット線の電位が所望のメモリ
セルＭＣに書込まれる。
【００３０】読出動作時は、ビット線対ＢＬ，／ＢＬの
電位をビット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／
２）にイコライズした後、１本のワード線ＷＬを選択レ
ベルの「Ｈ」レベルにしてメモリセルＭＣを活性化させ
る。これにより、各ビット線対ＢＬ，／ＢＬ間にメモリ
セルＭＣの記憶データに応じた微小電位差が生じる。各
ビット線対ＢＬ，／ＢＬ間の微小電位差を電源電位ＶＣ
Ｃに増幅した後、１つのビット線対ＢＬ，／ＢＬの電位
差を検出することにより、所望のメモリセルＭＣのデー
タ信号を読出すことができる。
電位をビット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／
２）にイコライズした後、１本のワード線ＷＬを選択レ
ベルの「Ｈ」レベルにしてメモリセルＭＣを活性化させ
る。これにより、各ビット線対ＢＬ，／ＢＬ間にメモリ
セルＭＣの記憶データに応じた微小電位差が生じる。各
ビット線対ＢＬ，／ＢＬ間の微小電位差を電源電位ＶＣ
Ｃに増幅した後、１つのビット線対ＢＬ，／ＢＬの電位
差を検出することにより、所望のメモリセルＭＣのデー
タ信号を読出すことができる。
【００３１】図４は、センスアンプ帯ＳＡ２のセンスブ
ロックＳＢの要部を示す回路ブロック図である。図４に
おいて、センスアンプ帯ＳＡ２のセンスブロックＳＢ
は、上記２つのメモリブロックＭＢ，ＭＢの各奇数番の
ビット線対ＢＬ，／ＢＬに対応して設けられた転送ゲー
ト１０，１３、イコライザ１６，１７、センスアンプ１
８、ライト列選択ゲート１９およびライト列選択線ＷＣ
ＳＬと、２以上の所定数（図では４つ）の列に共通に設
けられたドライバ回路２２とを含む。転送ゲート１０
は、メモリセルアレイＭＡ１のメモリブロックＭＢの対
応のビット線ＢＬ，／ＢＬとノードＮ１，Ｎ２との間に
それぞれ接続され、それらのゲートがともに信号ＢＫＬ
を受ける１対のＮチャネルＭＯＳトランジスタ１１，１
２を含む。転送ゲート１３は、メモリセルアレイＭＡ２
のメモリブロックＭＢの対応のビット線ＢＬ，／ＢＬと
ノードＮ１，Ｎ２との間にそれぞれ接続され、それらの
ゲートがともに信号ＢＫＲを受ける１対のＮチャネルＭ
ＯＳトランジスタ１４，１５を含む。
ロックＳＢの要部を示す回路ブロック図である。図４に
おいて、センスアンプ帯ＳＡ２のセンスブロックＳＢ
は、上記２つのメモリブロックＭＢ，ＭＢの各奇数番の
ビット線対ＢＬ，／ＢＬに対応して設けられた転送ゲー
ト１０，１３、イコライザ１６，１７、センスアンプ１
８、ライト列選択ゲート１９およびライト列選択線ＷＣ
ＳＬと、２以上の所定数（図では４つ）の列に共通に設
けられたドライバ回路２２とを含む。転送ゲート１０
は、メモリセルアレイＭＡ１のメモリブロックＭＢの対
応のビット線ＢＬ，／ＢＬとノードＮ１，Ｎ２との間に
それぞれ接続され、それらのゲートがともに信号ＢＫＬ
を受ける１対のＮチャネルＭＯＳトランジスタ１１，１
２を含む。転送ゲート１３は、メモリセルアレイＭＡ２
のメモリブロックＭＢの対応のビット線ＢＬ，／ＢＬと
ノードＮ１，Ｎ２との間にそれぞれ接続され、それらの
ゲートがともに信号ＢＫＲを受ける１対のＮチャネルＭ
ＯＳトランジスタ１４，１５を含む。
【００３２】行／列デコード回路３によって信号ＢＫ
Ｌ，ＢＫＲのうちの信号ＢＫＬが「Ｌ」レベルにされる
と、転送ゲート１０の２つのＮチャネルＭＯＳトランジ
スタ１１，１２が非導通になり、メモリセルアレイＭＡ
１のビット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２とが切
離される。行／列デコード回路３によって信号ＢＫＬ，
ＢＫＲのうちの信号ＢＫＲが「Ｌ」レベルにされると、
転送ゲート１３の２つのＮチャネルＭＯＳトランジスタ
１４，１５が非導通になり、メモリセルアレイＭＡ２の
ビット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２とが切離さ
れる。
Ｌ，ＢＫＲのうちの信号ＢＫＬが「Ｌ」レベルにされる
と、転送ゲート１０の２つのＮチャネルＭＯＳトランジ
スタ１１，１２が非導通になり、メモリセルアレイＭＡ
１のビット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２とが切
離される。行／列デコード回路３によって信号ＢＫＬ，
ＢＫＲのうちの信号ＢＫＲが「Ｌ」レベルにされると、
転送ゲート１３の２つのＮチャネルＭＯＳトランジスタ
１４，１５が非導通になり、メモリセルアレイＭＡ２の
ビット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２とが切離さ
れる。
【００３３】イコライザ１６は、メモリセルアレイＭＡ
１のビット線対ＢＬ，／ＢＬに接続され、ビット線イコ
ライズ信号ＥＱＬが活性化レベルの「Ｌ」レベルにされ
たことに応じて対応のビット線対ＢＬ，／ＢＬをビット
線プリチャージ電位ＶＢＬ（＝ＶＣＣ／２）にイコライ
ズする。
１のビット線対ＢＬ，／ＢＬに接続され、ビット線イコ
ライズ信号ＥＱＬが活性化レベルの「Ｌ」レベルにされ
たことに応じて対応のビット線対ＢＬ，／ＢＬをビット
線プリチャージ電位ＶＢＬ（＝ＶＣＣ／２）にイコライ
ズする。
【００３４】すなわちイコライザ１６は、図５に示すよ
うに、ＰチャネルＭＯＳトランジスタ１６ａ〜１６ｃを
含む。ＰチャネルＭＯＳトランジスタ１６ａはビット線
対ＢＬ，／ＢＬの間に接続され、ＰチャネルＭＯＳトラ
ンジスタ１６ｂ，１６ｃはビット線ＢＬと／ＢＬの間に
直列接続される。ＰチャネルＭＯＳトランジスタ１６ａ
〜１６ｃのゲートには、ビット線イコライズ信号ＥＱＬ
が与えられる。ＰチャネルＭＯＳトランジスタ１６ｂと
１６ｃの間のノードには、ビット線プリチャージ電位Ｖ
ＢＬが与えられる。
うに、ＰチャネルＭＯＳトランジスタ１６ａ〜１６ｃを
含む。ＰチャネルＭＯＳトランジスタ１６ａはビット線
対ＢＬ，／ＢＬの間に接続され、ＰチャネルＭＯＳトラ
ンジスタ１６ｂ，１６ｃはビット線ＢＬと／ＢＬの間に
直列接続される。ＰチャネルＭＯＳトランジスタ１６ａ
〜１６ｃのゲートには、ビット線イコライズ信号ＥＱＬ
が与えられる。ＰチャネルＭＯＳトランジスタ１６ｂと
１６ｃの間のノードには、ビット線プリチャージ電位Ｖ
ＢＬが与えられる。
【００３５】行／列デコード回路３によってビット線イ
コライズ信号ＥＱＬが活性化レベルの「Ｌ」レベルにさ
れると、ＰチャネルＭＯＳトランジスタ１６ａ〜１６ｃ
が導通してビット線ＢＬ，／ＢＬがともにビット線プリ
チャージ電位ＶＢＬにされる。行／列デコード回路３に
よってビット線イコライズ信号ＥＱＬが非活性化レベル
の「Ｈ」レベルにされると、ＰチャネルＭＯＳトランジ
スタ１６ａ〜１６ｃが非導通になってビット線ＢＬ，／
ＢＬのイコライズが停止される。
コライズ信号ＥＱＬが活性化レベルの「Ｌ」レベルにさ
れると、ＰチャネルＭＯＳトランジスタ１６ａ〜１６ｃ
が導通してビット線ＢＬ，／ＢＬがともにビット線プリ
チャージ電位ＶＢＬにされる。行／列デコード回路３に
よってビット線イコライズ信号ＥＱＬが非活性化レベル
の「Ｈ」レベルにされると、ＰチャネルＭＯＳトランジ
スタ１６ａ〜１６ｃが非導通になってビット線ＢＬ，／
ＢＬのイコライズが停止される。
【００３６】図４に戻って、イコライザ１７は、メモリ
セルアレイＭＡ２のビット線対ＢＬ，／ＢＬに接続さ
れ、ビット線イコライズ信号ＥＱＲが活性化レベルの
「Ｌ」レベルにされたことに応じて対応のビット線対Ｂ
Ｌ，／ＢＬをビット線プリチャージ電位ＶＢＬにイコラ
イズする。イコライザ１７は、イコライザ１６と同様の
構成である。
セルアレイＭＡ２のビット線対ＢＬ，／ＢＬに接続さ
れ、ビット線イコライズ信号ＥＱＲが活性化レベルの
「Ｌ」レベルにされたことに応じて対応のビット線対Ｂ
Ｌ，／ＢＬをビット線プリチャージ電位ＶＢＬにイコラ
イズする。イコライザ１７は、イコライザ１６と同様の
構成である。
【００３７】センスアンプ１８は、センスアンプ活性化
信号ＳＮＬ，ＳＰＬがそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルにされたことに応じて活性化され、ノード
Ｎ１，Ｎ２間に生じた微小電位差を電源電圧ＶＣＣに増
幅する。すなわちセンスアンプ１８は、図６に示すよう
に、ＮチャネルＭＯＳトランジスタ１８ａ，１８ｂおよ
びＰチャネルＭＯＳトランジスタ１８ｃ，１８ｄを含
む。ＮチャネルＭＯＳトランジスタ１８ａ，１８ｂは、
ノードＮ３とノードＮ１，Ｎ２との間にそれぞれ接続さ
れ、それらのゲートはそれぞれノードＮ２，Ｎ１に接続
される。ＰチャネルＭＯＳトランジスタ１８ｃ，１８ｄ
は、それぞれノードＮ１，Ｎ２とノードＮ４との間に接
続され、それらのゲートはそれぞれノードＮ２，Ｎ１に
接続される。ノードＮ３，Ｎ４には、それぞれセンスア
ンプ活性化信号ＳＮＬ，ＳＰＬが与えられる。センスア
ンプ活性化信号ＳＮＬ，ＳＰＬは、行／列デコード回路
３によって生成され、スタンバイ時はともに中間レベル
（ＶＣＣ／２）にされ、アクティブ時はそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルにされる。
信号ＳＮＬ，ＳＰＬがそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルにされたことに応じて活性化され、ノード
Ｎ１，Ｎ２間に生じた微小電位差を電源電圧ＶＣＣに増
幅する。すなわちセンスアンプ１８は、図６に示すよう
に、ＮチャネルＭＯＳトランジスタ１８ａ，１８ｂおよ
びＰチャネルＭＯＳトランジスタ１８ｃ，１８ｄを含
む。ＮチャネルＭＯＳトランジスタ１８ａ，１８ｂは、
ノードＮ３とノードＮ１，Ｎ２との間にそれぞれ接続さ
れ、それらのゲートはそれぞれノードＮ２，Ｎ１に接続
される。ＰチャネルＭＯＳトランジスタ１８ｃ，１８ｄ
は、それぞれノードＮ１，Ｎ２とノードＮ４との間に接
続され、それらのゲートはそれぞれノードＮ２，Ｎ１に
接続される。ノードＮ３，Ｎ４には、それぞれセンスア
ンプ活性化信号ＳＮＬ，ＳＰＬが与えられる。センスア
ンプ活性化信号ＳＮＬ，ＳＰＬは、行／列デコード回路
３によって生成され、スタンバイ時はともに中間レベル
（ＶＣＣ／２）にされ、アクティブ時はそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルにされる。
【００３８】スタンバイ時は、ノードＮ１〜Ｎ４はとも
に中間レベルＶＣＣ／２にされ、ＭＯＳトランジスタ１
８ａ，１８ｄはともに非導通になる。アクティブ時は、
ビット線対ＢＬ，／ＢＬ間に生じた微小電位差がノード
Ｎ１，Ｎ２間に伝達されるとともに、ノードＮ３，Ｎ４
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。
に中間レベルＶＣＣ／２にされ、ＭＯＳトランジスタ１
８ａ，１８ｄはともに非導通になる。アクティブ時は、
ビット線対ＢＬ，／ＢＬ間に生じた微小電位差がノード
Ｎ１，Ｎ２間に伝達されるとともに、ノードＮ３，Ｎ４
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。
【００３９】ノードＮ１の電位がノードＮ２の電位より
も高い場合は、ＭＯＳトランジスタ１８ｂ，１８ｃの抵
抗値がＭＯＳトランジスタ１８ａ，１８ｄの抵抗値より
も小さくなり、ノードＮ１の電位が電源電位ＶＣＣまで
引上げられるとともに、ノードＮ２の電位が接地電位Ｇ
ＮＤまで引下げられる。ノードＮ２の電位がノードＮ１
の電位よりも高い場合は、ＭＯＳトランジスタ１８ａ，
１８ｄの抵抗値がＭＯＳトランジスタ１８ｂ，１８ｃの
抵抗値よりも小さくなり、ノードＮ２の電位が電源電位
ＶＣＣまで引上げられるとともに、ノードＮ１の電位が
接地電位ＧＮＤまで引下げられる。
も高い場合は、ＭＯＳトランジスタ１８ｂ，１８ｃの抵
抗値がＭＯＳトランジスタ１８ａ，１８ｄの抵抗値より
も小さくなり、ノードＮ１の電位が電源電位ＶＣＣまで
引上げられるとともに、ノードＮ２の電位が接地電位Ｇ
ＮＤまで引下げられる。ノードＮ２の電位がノードＮ１
の電位よりも高い場合は、ＭＯＳトランジスタ１８ａ，
１８ｄの抵抗値がＭＯＳトランジスタ１８ｂ，１８ｃの
抵抗値よりも小さくなり、ノードＮ２の電位が電源電位
ＶＣＣまで引上げられるとともに、ノードＮ１の電位が
接地電位ＧＮＤまで引下げられる。
【００４０】ライト列選択ゲート１９は、ＮチャネルＭ
ＯＳトランジスタ２０，２１を含む。ＮチャネルＭＯＳ
トランジスタ２０，２１は、それぞれノードＮ１，Ｎ２
とノードＮ５，Ｎ６の間に接続され、それらのゲートは
ともに対応の列のライト列選択線ＷＣＳＬに接続され
る。ドライバ回路２２は、ＮチャネルＭＯＳトランジス
タ２３，２４を含む。ＮチャネルＭＯＳトランジスタ２
３，２４は、それぞれノードＮ５，Ｎ６と接地電位ＧＮ
Ｄのラインとの間に接続され、それらのゲートはそれぞ
れライトデータ線／ＷＤＬ，ＷＤＬに接続される。ライ
ト列選択線ＷＣＳＬは、各列に対応して、センスアンプ
帯ＳＡ２の８ｋ個のセンスブロックＳＢに共通に設けら
れている。
ＯＳトランジスタ２０，２１を含む。ＮチャネルＭＯＳ
トランジスタ２０，２１は、それぞれノードＮ１，Ｎ２
とノードＮ５，Ｎ６の間に接続され、それらのゲートは
ともに対応の列のライト列選択線ＷＣＳＬに接続され
る。ドライバ回路２２は、ＮチャネルＭＯＳトランジス
タ２３，２４を含む。ＮチャネルＭＯＳトランジスタ２
３，２４は、それぞれノードＮ５，Ｎ６と接地電位ＧＮ
Ｄのラインとの間に接続され、それらのゲートはそれぞ
れライトデータ線／ＷＤＬ，ＷＤＬに接続される。ライ
ト列選択線ＷＣＳＬは、各列に対応して、センスアンプ
帯ＳＡ２の８ｋ個のセンスブロックＳＢに共通に設けら
れている。
【００４１】行／列デコード回路３によって列アドレス
信号ＣＡ０〜ＣＡｎに応じた列のライト列選択線ＷＣＳ
Ｌが選択レベルの「Ｈ」レベルにされると、その列のラ
イト列選択ゲート１９のＮチャネルＭＯＳトランジスタ
２０，２１が導通する。ライトデータ線ＷＤＬ，／ＷＤ
Ｌがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合
は、ＮチャネルＭＯＳトランジスタ２３，２４のうちの
ＮチャネルＭＯＳトランジスタ２４が導通し、ノードＮ
２，Ｎ６が「Ｌ」レベルにされ、ノードＮ１はセンスア
ンプ１８によって「Ｈ」レベルにされる。ライトデータ
線ＷＤＬ，／ＷＤＬがそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ
２３，２４のうちのＮチャネルＭＯＳトランジスタ２３
が導通してノードＮ１，Ｎ５が「Ｌ」レベルにされ、ノ
ードＮ２はセンスアンプ１８によって「Ｈ」レベルにさ
れる。
信号ＣＡ０〜ＣＡｎに応じた列のライト列選択線ＷＣＳ
Ｌが選択レベルの「Ｈ」レベルにされると、その列のラ
イト列選択ゲート１９のＮチャネルＭＯＳトランジスタ
２０，２１が導通する。ライトデータ線ＷＤＬ，／ＷＤ
Ｌがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合
は、ＮチャネルＭＯＳトランジスタ２３，２４のうちの
ＮチャネルＭＯＳトランジスタ２４が導通し、ノードＮ
２，Ｎ６が「Ｌ」レベルにされ、ノードＮ１はセンスア
ンプ１８によって「Ｈ」レベルにされる。ライトデータ
線ＷＤＬ，／ＷＤＬがそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ
２３，２４のうちのＮチャネルＭＯＳトランジスタ２３
が導通してノードＮ１，Ｎ５が「Ｌ」レベルにされ、ノ
ードＮ２はセンスアンプ１８によって「Ｈ」レベルにさ
れる。
【００４２】センスアンプ帯ＳＡ１のセンスブロックＳ
Ｂは、センスアンプ帯ＳＡ２のセンスブロックＳＢから
転送ゲート１０，１３およびメモリセルアレイＭＡ２用
のイコライザ１７を除去したものである。センスアンプ
帯ＳＡ３のセンスブロックＳＢは、センスアンプ帯ＳＡ
２のセンスブロックＳＢから転送ゲート１０，１３およ
びメモリセルアレイＭＡ１用のイコライザ１６を除去し
たものである。なお、センスアンプ帯ＳＡ１用の列選択
線ＲＣＳＬ，ＷＣＳＬとセンスアンプ帯ＳＡ３用の列選
択線ＲＣＳＬ，ＷＣＳＬとは、別個に設けられている。
Ｂは、センスアンプ帯ＳＡ２のセンスブロックＳＢから
転送ゲート１０，１３およびメモリセルアレイＭＡ２用
のイコライザ１７を除去したものである。センスアンプ
帯ＳＡ３のセンスブロックＳＢは、センスアンプ帯ＳＡ
２のセンスブロックＳＢから転送ゲート１０，１３およ
びメモリセルアレイＭＡ１用のイコライザ１６を除去し
たものである。なお、センスアンプ帯ＳＡ１用の列選択
線ＲＣＳＬ，ＷＣＳＬとセンスアンプ帯ＳＡ３用の列選
択線ＲＣＳＬ，ＷＣＳＬとは、別個に設けられている。
【００４３】次に、このＤＲＡＭの書込動作について説
明する。スタンバイ状態では、ワード線ＷＬが非選択レ
ベルの「Ｌ」レベルにされてメモリセルＭＣが非活性化
され、ライト列選択線ＷＣＳＬが非選択レベルの「Ｌ」
レベルにされてライト列選択ゲート１９のＮチャネルＭ
ＯＳトランジスタ２０，２１が非導通にされている。ま
た、イコライザ１６，１７が活性化されてビット線対Ｂ
Ｌ，／ＢＬがビット線プリチャージ電位ＶＣＣ／２にプ
リチャージされ、センスアンプ活性化信号ＳＰＬ，ＳＮ
Ｌが中間レベルＶＣＣ／２にされてセンスアンプ１８が
非活性化されている。また、信号ＢＫＬ，ＢＫＲが
「Ｈ」レベルにされて転送ゲート１０，１３が非導通に
されている。
明する。スタンバイ状態では、ワード線ＷＬが非選択レ
ベルの「Ｌ」レベルにされてメモリセルＭＣが非活性化
され、ライト列選択線ＷＣＳＬが非選択レベルの「Ｌ」
レベルにされてライト列選択ゲート１９のＮチャネルＭ
ＯＳトランジスタ２０，２１が非導通にされている。ま
た、イコライザ１６，１７が活性化されてビット線対Ｂ
Ｌ，／ＢＬがビット線プリチャージ電位ＶＣＣ／２にプ
リチャージされ、センスアンプ活性化信号ＳＰＬ，ＳＮ
Ｌが中間レベルＶＣＣ／２にされてセンスアンプ１８が
非活性化されている。また、信号ＢＫＬ，ＢＫＲが
「Ｈ」レベルにされて転送ゲート１０，１３が非導通に
されている。
【００４４】クロック信号ＣＬＫに同期して、ライトコ
マンド、行アドレス信号ＲＡ０〜ＲＡｍおよび列アドレ
ス信号ＣＡ０〜ＣＡｎが入力される。ここでは、行アド
レス信号ＲＡ０〜ＲＡｍによってメモリセルアレイＭＡ
１が選択されたものとする。これにより、信号ＢＬＩＲ
が「Ｌ」レベルにされて転送ゲート１３が非導通にな
り、センスアンプ１８はメモリセルアレイＭＡ２と切離
される。また、イコライザ１６が非活性化されるととも
に行アドレス信号ＲＡ０〜ＲＡｍに応じた行のワード線
ＷＬが選択レベルの「Ｈ」レベルに立上げられる。これ
により、そのワード線ＷＬに対応する各メモリセルＭＣ
が活性化され、各ビット線対ＢＬ，／ＢＬ間にそのメモ
リセルＭＣの記憶データに応じた極性の微小電位差が発
生する。
マンド、行アドレス信号ＲＡ０〜ＲＡｍおよび列アドレ
ス信号ＣＡ０〜ＣＡｎが入力される。ここでは、行アド
レス信号ＲＡ０〜ＲＡｍによってメモリセルアレイＭＡ
１が選択されたものとする。これにより、信号ＢＬＩＲ
が「Ｌ」レベルにされて転送ゲート１３が非導通にな
り、センスアンプ１８はメモリセルアレイＭＡ２と切離
される。また、イコライザ１６が非活性化されるととも
に行アドレス信号ＲＡ０〜ＲＡｍに応じた行のワード線
ＷＬが選択レベルの「Ｈ」レベルに立上げられる。これ
により、そのワード線ＷＬに対応する各メモリセルＭＣ
が活性化され、各ビット線対ＢＬ，／ＢＬ間にそのメモ
リセルＭＣの記憶データに応じた極性の微小電位差が発
生する。
【００４５】次いで列アドレス信号ＣＡ０〜ＣＡｎに応
じた列のライト列選択線ＷＣＳＬが選択レベルの「Ｈ」
レベルに立上げられてその列のライト列選択ゲート１９
のＮチャネルＭＯＳトランジスタ２０，２１が導通す
る。ライトデータ線ＷＤＬ，／ＷＤＬは、予め、書込デ
ータ信号に従ってたとえば「Ｈ」レベルおよび「Ｌ」レ
ベルにそれぞれされている。したがって、選択された列
のビット線ＢＬまたは／ＢＬは「Ｌ」レベルに引下げら
れる。
じた列のライト列選択線ＷＣＳＬが選択レベルの「Ｈ」
レベルに立上げられてその列のライト列選択ゲート１９
のＮチャネルＭＯＳトランジスタ２０，２１が導通す
る。ライトデータ線ＷＤＬ，／ＷＤＬは、予め、書込デ
ータ信号に従ってたとえば「Ｈ」レベルおよび「Ｌ」レ
ベルにそれぞれされている。したがって、選択された列
のビット線ＢＬまたは／ＢＬは「Ｌ」レベルに引下げら
れる。
【００４６】次に、センスアンプ活性化信号ＳＰＬ，Ｓ
ＮＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ
てセンスアンプ１８が活性化され、ビット線対ＢＬ，／
ＢＬ間の電位差が電源電位ＶＣＣに増幅される。したが
って、選択された列のビット線ＢＬ，／ＢＬのレベルは
それぞれライトデータ線ＷＤＬ，／ＷＤＬのレベルに書
換えられる。選択されなかった列のビット線ＢＬ，／Ｂ
Ｌのレベルは、そのまま保持される。ライト列選択線Ｗ
ＣＳＬは、所定時間経過後に非選択レベルの「Ｌ」レベ
ルに立下げられる。
ＮＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ
てセンスアンプ１８が活性化され、ビット線対ＢＬ，／
ＢＬ間の電位差が電源電位ＶＣＣに増幅される。したが
って、選択された列のビット線ＢＬ，／ＢＬのレベルは
それぞれライトデータ線ＷＤＬ，／ＷＤＬのレベルに書
換えられる。選択されなかった列のビット線ＢＬ，／Ｂ
Ｌのレベルは、そのまま保持される。ライト列選択線Ｗ
ＣＳＬは、所定時間経過後に非選択レベルの「Ｌ」レベ
ルに立下げられる。
【００４７】最後に、ワード線ＷＬが非選択レベルの
「Ｌ」レベルに立下げられてメモリセルＭＣが非活性化
され、センスアンプ活性化信号ＳＰＬ，ＳＮＬが中間レ
ベルＶＣＣ／２にされてセンスアンプ１８が非活性化さ
れ、イコライザ１６が活性化されてビット線ＢＬ，／Ｂ
Ｌがビット線プリチャージ電位ＶＢＬにされる。また、
信号ＢＫＲが「Ｈ」レベルにされて転送ゲート１３が導
通し、スタンバイ状態に戻る。
「Ｌ」レベルに立下げられてメモリセルＭＣが非活性化
され、センスアンプ活性化信号ＳＰＬ，ＳＮＬが中間レ
ベルＶＣＣ／２にされてセンスアンプ１８が非活性化さ
れ、イコライザ１６が活性化されてビット線ＢＬ，／Ｂ
Ｌがビット線プリチャージ電位ＶＢＬにされる。また、
信号ＢＫＲが「Ｈ」レベルにされて転送ゲート１３が導
通し、スタンバイ状態に戻る。
【００４８】読出動作時は、ライトコマンドの代わりに
リードコマンドが与えられ、ライト列選択線ＷＣＳＬの
代わりにリード列選択線（図示せず）が選択される。選
択された列のビット線対ＢＬ，／ＢＬの電位差は、セン
スアンプ１８で増幅され、リード列選択ゲート（図示せ
ず）を介してリードデータ線対ＲＤＬ，／ＲＤＬに与え
られる。リードアンプは、リードデータ線ＲＤＬと／Ｒ
ＤＬの電位を比較し、比較結果に応じた論理レベルのデ
ータ信号を入出力バッファを介して外部に出力する。
リードコマンドが与えられ、ライト列選択線ＷＣＳＬの
代わりにリード列選択線（図示せず）が選択される。選
択された列のビット線対ＢＬ，／ＢＬの電位差は、セン
スアンプ１８で増幅され、リード列選択ゲート（図示せ
ず）を介してリードデータ線対ＲＤＬ，／ＲＤＬに与え
られる。リードアンプは、リードデータ線ＲＤＬと／Ｒ
ＤＬの電位を比較し、比較結果に応じた論理レベルのデ
ータ信号を入出力バッファを介して外部に出力する。
【００４９】この実施の形態１では、ライトデータ線対
ＷＤＬ，／ＷＤＬのデータをビット線対ＢＬ，／ＢＬに
書込むためのＮチャネルＭＯＳトランジスタ２３，２４
を複数列で共用するので、そのようなＮチャネルＭＯＳ
トランジスタ６３，６５を各列ごとに設けていた図１５
のＤＲＡＭに比べ、ＮチャネルＭＯＳトランジスタの数
が少なくて済み、レイアウト面積が小さくて済む。たと
えば図１５のＤＲＡＭでは４列分のライト列選択ゲート
６１のＮチャネルＭＯＳトランジスタの数が１６個であ
るのに対し、この実施の形態１では４列分のライト列選
択ゲート１９およびドライバ回路２２のＮチャネルＭＯ
Ｓトランジスタの数は１０個である。したがって、６つ
のＮチャネルＭＯＳトランジスタ分だけレイアウト面積
が小さくて済む。
ＷＤＬ，／ＷＤＬのデータをビット線対ＢＬ，／ＢＬに
書込むためのＮチャネルＭＯＳトランジスタ２３，２４
を複数列で共用するので、そのようなＮチャネルＭＯＳ
トランジスタ６３，６５を各列ごとに設けていた図１５
のＤＲＡＭに比べ、ＮチャネルＭＯＳトランジスタの数
が少なくて済み、レイアウト面積が小さくて済む。たと
えば図１５のＤＲＡＭでは４列分のライト列選択ゲート
６１のＮチャネルＭＯＳトランジスタの数が１６個であ
るのに対し、この実施の形態１では４列分のライト列選
択ゲート１９およびドライバ回路２２のＮチャネルＭＯ
Ｓトランジスタの数は１０個である。したがって、６つ
のＮチャネルＭＯＳトランジスタ分だけレイアウト面積
が小さくて済む。
【００５０】また、ライトデータ線ＷＤＬ，／ＷＤＬに
よって駆動されるＮチャネルＭＯＳトランジスタの数が
図１５のＤＲＡＭに比べて１／４になるので、ライトデ
ータ線ＷＤＬ，／ＷＤＬの負荷容量が小さくなり、書込
速度の高速化および消費電力の低減化が可能になる。
よって駆動されるＮチャネルＭＯＳトランジスタの数が
図１５のＤＲＡＭに比べて１／４になるので、ライトデ
ータ線ＷＤＬ，／ＷＤＬの負荷容量が小さくなり、書込
速度の高速化および消費電力の低減化が可能になる。
【００５１】また、視点を変えると、この実施の形態１
において、図１５のＤＲＡＭと同じレイアウト面積を占
有することが許容されるのであれば、ＮチャネルＭＯＳ
トランジスタの数は少ないので、ＮチャネルＭＯＳトラ
ンジスタ２０，２１，２３，２４のチャネル幅を大きく
することができる。したがって、ビット線対ＢＬ，／Ｂ
Ｌをより強力に駆動することができ、書込速度の一層の
高速化を図ることができる。また、ＮチャネルＭＯＳト
ランジスタ２０，２１，２３，２４のチャネル幅が大き
ければ、ライトデータ線ＷＤＬ，／ＷＤＬの「Ｈ」レベ
ルが低い場合でもビット線ＢＬ，／ＢＬを強力に駆動す
ることができるので、低電圧動作にも好適である。
において、図１５のＤＲＡＭと同じレイアウト面積を占
有することが許容されるのであれば、ＮチャネルＭＯＳ
トランジスタの数は少ないので、ＮチャネルＭＯＳトラ
ンジスタ２０，２１，２３，２４のチャネル幅を大きく
することができる。したがって、ビット線対ＢＬ，／Ｂ
Ｌをより強力に駆動することができ、書込速度の一層の
高速化を図ることができる。また、ＮチャネルＭＯＳト
ランジスタ２０，２１，２３，２４のチャネル幅が大き
ければ、ライトデータ線ＷＤＬ，／ＷＤＬの「Ｈ」レベ
ルが低い場合でもビット線ＢＬ，／ＢＬを強力に駆動す
ることができるので、低電圧動作にも好適である。
【００５２】［実施の形態２］図７は、この発明の実施
の形態２によるＤＲＡＭの要部を示す回路図であって、
図４と対比される図である。図７を参照して、このＤＲ
ＡＭが図４のＤＲＡＭと異なる点は、ドライバ回路２２
がドライバ回路２５で置換されている点である。
の形態２によるＤＲＡＭの要部を示す回路図であって、
図４と対比される図である。図７を参照して、このＤＲ
ＡＭが図４のＤＲＡＭと異なる点は、ドライバ回路２２
がドライバ回路２５で置換されている点である。
【００５３】ドライバ回路２５は、ドライバ回路２２に
ＮチャネルＭＯＳトランジスタ２６，２７を追加したも
のである。ＮチャネルＭＯＳトランジスタ２６，２７
は、それぞれノードＮ６，Ｎ５と電源電位ＶＣＣのライ
ンとの間に接続され、それらのゲートはそれぞれライト
データ線／ＷＤＬ，ＷＤＬに接続される。
ＮチャネルＭＯＳトランジスタ２６，２７を追加したも
のである。ＮチャネルＭＯＳトランジスタ２６，２７
は、それぞれノードＮ６，Ｎ５と電源電位ＶＣＣのライ
ンとの間に接続され、それらのゲートはそれぞれライト
データ線／ＷＤＬ，ＷＤＬに接続される。
【００５４】列アドレス信号ＣＡ０〜ＣＡｍに応じた列
のライト列選択線ＷＣＳＬが選択レベルの「Ｈ」レベル
に立上げられると、その列のライト列選択ゲート１９の
ＮチャネルＭＯＳトランジスタ２０，２１が導通し、そ
の列のノードＮ１，Ｎ２とノードＮ５，Ｎ６とがそれぞ
れ接続される。
のライト列選択線ＷＣＳＬが選択レベルの「Ｈ」レベル
に立上げられると、その列のライト列選択ゲート１９の
ＮチャネルＭＯＳトランジスタ２０，２１が導通し、そ
の列のノードＮ１，Ｎ２とノードＮ５，Ｎ６とがそれぞ
れ接続される。
【００５５】ライトデータ線ＷＤＬ，／ＷＤＬがそれぞ
れ「Ｈ」レベルおよび「Ｌ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ２４，２７が導通するとともにＮ
チャネルＭＯＳトランジスタ２３，２６が非導通にな
り、ノードＮ１，Ｎ５が「Ｈ」レベル（電源電位ＶＣ
Ｃ）に立上げられるとともにノードＮ２，Ｎ６が「Ｌ」
レベル（接地電位ＧＮＤ）に立下げられる。
れ「Ｈ」レベルおよび「Ｌ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ２４，２７が導通するとともにＮ
チャネルＭＯＳトランジスタ２３，２６が非導通にな
り、ノードＮ１，Ｎ５が「Ｈ」レベル（電源電位ＶＣ
Ｃ）に立上げられるとともにノードＮ２，Ｎ６が「Ｌ」
レベル（接地電位ＧＮＤ）に立下げられる。
【００５６】ライトデータ線ＷＤＬ，／ＷＤＬがそれぞ
れ「Ｌ」レベルおよび「Ｈ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ２３，２６が導通するとともにＮ
チャネルＭＯＳトランジスタ２４，２７が非導通にな
り、ノードＮ２，Ｎ６が「Ｈ」レベルに立上げられると
ともにノードＮ１，Ｎ５が「Ｌ」レベルに立下げられ
る。
れ「Ｌ」レベルおよび「Ｈ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ２３，２６が導通するとともにＮ
チャネルＭＯＳトランジスタ２４，２７が非導通にな
り、ノードＮ２，Ｎ６が「Ｈ」レベルに立上げられると
ともにノードＮ１，Ｎ５が「Ｌ」レベルに立下げられ
る。
【００５７】この実施の形態２では、ドライバ回路２５
によってノードＮ５，Ｎ６のうちのいずれか一方のノー
ドを「Ｈ」レベルに立上げるとともに他方のノードを
「Ｌ」レベルに立下げるので、ドライバ回路２２によっ
てノードＮ５またはＮ６を「Ｌ」レベルに立下げる実施
の形態１に比べ、書込速度の一層の高速化を図ることが
できる。また、電源電圧ＶＣＣが低下しても、正しくデ
ータを書込むことができる。
によってノードＮ５，Ｎ６のうちのいずれか一方のノー
ドを「Ｈ」レベルに立上げるとともに他方のノードを
「Ｌ」レベルに立下げるので、ドライバ回路２２によっ
てノードＮ５またはＮ６を「Ｌ」レベルに立下げる実施
の形態１に比べ、書込速度の一層の高速化を図ることが
できる。また、電源電圧ＶＣＣが低下しても、正しくデ
ータを書込むことができる。
【００５８】図８の変更例では、ドライバ回路２５がド
ライバ回路２８で置換される。ドライバ回路２８は、ド
ライバ回路２５のＮチャネルＭＯＳトランジスタ２６，
２７をＰチャネルＭＯＳトランジスタ２９，３０で置換
したものである。ＰチャネルＭＯＳトランジスタ２９，
３０は、それぞれノードＮ５，Ｎ６と電源電位ＶＣＣの
ラインとの間に接続され、それらのゲートはそれぞれラ
イトデータ線／ＷＤＬ，ＷＤＬに接続される。
ライバ回路２８で置換される。ドライバ回路２８は、ド
ライバ回路２５のＮチャネルＭＯＳトランジスタ２６，
２７をＰチャネルＭＯＳトランジスタ２９，３０で置換
したものである。ＰチャネルＭＯＳトランジスタ２９，
３０は、それぞれノードＮ５，Ｎ６と電源電位ＶＣＣの
ラインとの間に接続され、それらのゲートはそれぞれラ
イトデータ線／ＷＤＬ，ＷＤＬに接続される。
【００５９】ライトデータ線ＷＤＬ，／ＷＤＬがそれぞ
れ「Ｈ」レベルおよび「Ｌ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ２４およびＰチャネルＭＯＳトラ
ンジスタ２９が導通するとともにＮチャネルＭＯＳトラ
ンジスタ２３およびＰチャネルＭＯＳトランジスタ３０
が非導通になり、ノードＮ１，Ｎ５が「Ｈ」レベルに立
上げられるとともにノードＮ２，Ｎ６が「Ｌ」レベルに
立下げられる。ライトデータ線ＷＤＬ，／ＷＤＬがそれ
ぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、Ｎチャ
ネルＭＯＳトランジスタ２３およびＰチャネルＭＯＳト
ランジスタ３０が導通するとともにＮチャネルＭＯＳト
ランジスタ２４およびＰチャネルＭＯＳトランジスタ２
９が非導通になり、ノードＮ２，Ｎ６が「Ｈ」レベルに
立上げられるとともにノードＮ１，Ｎ５が「Ｌ」レベル
に立下げられる。この変更例でも、図８のＤＲＡＭと同
じ効果が得られる。
れ「Ｈ」レベルおよび「Ｌ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ２４およびＰチャネルＭＯＳトラ
ンジスタ２９が導通するとともにＮチャネルＭＯＳトラ
ンジスタ２３およびＰチャネルＭＯＳトランジスタ３０
が非導通になり、ノードＮ１，Ｎ５が「Ｈ」レベルに立
上げられるとともにノードＮ２，Ｎ６が「Ｌ」レベルに
立下げられる。ライトデータ線ＷＤＬ，／ＷＤＬがそれ
ぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、Ｎチャ
ネルＭＯＳトランジスタ２３およびＰチャネルＭＯＳト
ランジスタ３０が導通するとともにＮチャネルＭＯＳト
ランジスタ２４およびＰチャネルＭＯＳトランジスタ２
９が非導通になり、ノードＮ２，Ｎ６が「Ｈ」レベルに
立上げられるとともにノードＮ１，Ｎ５が「Ｌ」レベル
に立下げられる。この変更例でも、図８のＤＲＡＭと同
じ効果が得られる。
【００６０】［実施の形態３］図９は、この発明の実施
の形態３によるＤＲＡＭのセンスアンプ帯ＳＡ２の要部
を示す回路図であって、図４と対比される図である。図
９を参照して、このＤＲＡＭが図４のＤＲＡＭと異なる
点は、ライト列選択ゲート１９およびドライバ回路２２
がそれぞれライト列選択ゲート３１およびドライバ回路
３４で置換されている点である。
の形態３によるＤＲＡＭのセンスアンプ帯ＳＡ２の要部
を示す回路図であって、図４と対比される図である。図
９を参照して、このＤＲＡＭが図４のＤＲＡＭと異なる
点は、ライト列選択ゲート１９およびドライバ回路２２
がそれぞれライト列選択ゲート３１およびドライバ回路
３４で置換されている点である。
【００６１】ドライバ回路３４は、２以上の所定数（図
では４つ）のセンスブロックＳＢの同じ列に共通に設け
られている。ドライバ回路３４は、ＮチャネルＭＯＳト
ランジスタ３５を含む。ＮチャネルＭＯＳトランジスタ
３５は、ノードＮ１０と接地電位ＧＮＤのラインとの間
に接続され、そのゲートは対応の列のライト列選択線Ｗ
ＣＳＬに接続される。列選択ゲート３１は、Ｎチャネル
ＭＯＳトランジスタ３２，３３を含む。ＮチャネルＭＯ
Ｓトランジスタ３２，３３は、それぞれ対応のノードＮ
１，Ｎ２とノードＮ１０との間に接続され、それらのゲ
ートはそれぞれ対応のライトデータ線／ＷＤＬ，ＷＤＬ
に接続される。
では４つ）のセンスブロックＳＢの同じ列に共通に設け
られている。ドライバ回路３４は、ＮチャネルＭＯＳト
ランジスタ３５を含む。ＮチャネルＭＯＳトランジスタ
３５は、ノードＮ１０と接地電位ＧＮＤのラインとの間
に接続され、そのゲートは対応の列のライト列選択線Ｗ
ＣＳＬに接続される。列選択ゲート３１は、Ｎチャネル
ＭＯＳトランジスタ３２，３３を含む。ＮチャネルＭＯ
Ｓトランジスタ３２，３３は、それぞれ対応のノードＮ
１，Ｎ２とノードＮ１０との間に接続され、それらのゲ
ートはそれぞれ対応のライトデータ線／ＷＤＬ，ＷＤＬ
に接続される。
【００６２】列アドレス信号ＣＡ０〜ＣＡｍに応じた列
のライト列選択ＷＣＳＬが選択レベルの「Ｈ」レベルに
立上げられると、その列のドライバ回路３４のＮチャネ
ルＭＯＳトランジスタ３５が導通し、ノードＮ１０が接
地電位ＧＮＤに立下げられる。
のライト列選択ＷＣＳＬが選択レベルの「Ｈ」レベルに
立上げられると、その列のドライバ回路３４のＮチャネ
ルＭＯＳトランジスタ３５が導通し、ノードＮ１０が接
地電位ＧＮＤに立下げられる。
【００６３】ライトデータ線ＷＤＬ，／ＷＤＬがそれぞ
れ「Ｈ」レベルおよび「Ｌ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ３３が導通するとともにＮチャネ
ルＭＯＳトランジスタ３２が非導通になり、ノードＮ２
が「Ｌ」レベルに立下げられる。ライトデータ線ＷＤ
Ｌ，／ＷＤＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レベ
ルの場合は、ＮチャネルＭＯＳトランジスタ３２が導通
するとともにＮチャネルＭＯＳトランジスタ３３が非導
通になり、ノードＮ１が「Ｌ」レベルに立下げられる。
れ「Ｈ」レベルおよび「Ｌ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ３３が導通するとともにＮチャネ
ルＭＯＳトランジスタ３２が非導通になり、ノードＮ２
が「Ｌ」レベルに立下げられる。ライトデータ線ＷＤ
Ｌ，／ＷＤＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レベ
ルの場合は、ＮチャネルＭＯＳトランジスタ３２が導通
するとともにＮチャネルＭＯＳトランジスタ３３が非導
通になり、ノードＮ１が「Ｌ」レベルに立下げられる。
【００６４】この実施の形態３でも、実施の形態１と同
じ効果が得られる。 ［実施の形態４］図１０は、この発明の実施の形態４に
よるＤＲＡＭの書込動作に関連する部分を示す回路ブロ
ック図である。図１０においてこのＤＲＡＭは、コマン
ドデコード回路４１、タイミング制御回路４２、列アド
レス保持回路４３、列デコーダ４４、書込データ保持回
路４５、およびライトドライバ４６を備える。
じ効果が得られる。 ［実施の形態４］図１０は、この発明の実施の形態４に
よるＤＲＡＭの書込動作に関連する部分を示す回路ブロ
ック図である。図１０においてこのＤＲＡＭは、コマン
ドデコード回路４１、タイミング制御回路４２、列アド
レス保持回路４３、列デコーダ４４、書込データ保持回
路４５、およびライトドライバ４６を備える。
【００６５】コマンドデコード回路４１およびタイミン
グ制御回路４２は、図１の行／列アドレスバッファ＋ク
ロック発生回路２に含まれる。コマンドデコード回路４
１は、外部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅ，…およびクロック信号ＣＬＫによってライトコマン
ドＷＲＴが入力されたことに応じて信号φＷＲＴを生成
し、その信号φＷＲＴをタイミング制御回路４２に与え
る。タイミング制御回路４２は、コマンドデコード回路
４１からの信号φＷＲＴに応答してライトクロック信号
ＣＬＫＷおよびライトパルス信号ＷＰを生成する。ライ
トクロック信号ＣＬＫＷは、列アドレス保持回路４３お
よび書込データ保持回路４５に与えられ、ライトパルス
信号ＷＰはライトドライバ４６に与えられる。
グ制御回路４２は、図１の行／列アドレスバッファ＋ク
ロック発生回路２に含まれる。コマンドデコード回路４
１は、外部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅ，…およびクロック信号ＣＬＫによってライトコマン
ドＷＲＴが入力されたことに応じて信号φＷＲＴを生成
し、その信号φＷＲＴをタイミング制御回路４２に与え
る。タイミング制御回路４２は、コマンドデコード回路
４１からの信号φＷＲＴに応答してライトクロック信号
ＣＬＫＷおよびライトパルス信号ＷＰを生成する。ライ
トクロック信号ＣＬＫＷは、列アドレス保持回路４３お
よび書込データ保持回路４５に与えられ、ライトパルス
信号ＷＰはライトドライバ４６に与えられる。
【００６６】列アドレス保持回路４３および列デコーダ
４４は、図１の行／列デコード回路３に含まれる。列ア
ドレス保持回路４３は、ライトクロック信号ＣＬＫＷの
立上がりエッジに応答して列アドレス信号ＣＡ０〜ＣＡ
ｍを取込む。列デコーダ４４は、列アドレス保持回路４
３に取込まれ、保持された列アドレス信号ＣＡ０〜ＣＡ
ｍに従って、複数のライト列選択線ＷＣＳＬのうちのい
ずれかのライト列選択線ＷＣＳＬを選択し、そのライト
列選択線ＷＣＳＬを選択レベルの「Ｈ」レベルにする。
４４は、図１の行／列デコード回路３に含まれる。列ア
ドレス保持回路４３は、ライトクロック信号ＣＬＫＷの
立上がりエッジに応答して列アドレス信号ＣＡ０〜ＣＡ
ｍを取込む。列デコーダ４４は、列アドレス保持回路４
３に取込まれ、保持された列アドレス信号ＣＡ０〜ＣＡ
ｍに従って、複数のライト列選択線ＷＣＳＬのうちのい
ずれかのライト列選択線ＷＣＳＬを選択し、そのライト
列選択線ＷＣＳＬを選択レベルの「Ｈ」レベルにする。
【００６７】書込データ保持回路４５およびライトドラ
イバ４６は、図１のライトドライバ＋リードアンプ帯６
に含まれる。書込データ保持回路４５は、ライトクロッ
ク信号ＣＬＫＷの立上がりエッジに応答して書込データ
信号Ｄを取込み、取込んだ書込データ信号Ｄおよびその
反転信号／Ｄを保持および出力する。ライトドライバ４
６は、２つのＡＮＤゲート４７，４８を含む。ＡＮＤゲ
ート４７は、書込データ信号Ｄおよびライトパルス信号
ＷＰを受け、それらの論理積信号をライトデータ線ＷＤ
Ｌに与える。ＡＮＤゲート４８は、書込データ信号／Ｄ
およびライトパルス信号ＷＰを受け、それらの論理積信
号をライトデータ線／ＷＤＬに与える。したがって、ラ
イトパルス信号ＷＰが「Ｌ」レベルの期間はライトデー
タ線ＷＤＬ，／ＷＤＬは「Ｌ」レベルに固定され、ライ
トパルス信号ＷＰが「Ｈ」レベルの期間はデータ信号
Ｄ，／Ｄがそれぞれライトデータ線ＷＤＬ，／ＷＤＬに
伝達される。
イバ４６は、図１のライトドライバ＋リードアンプ帯６
に含まれる。書込データ保持回路４５は、ライトクロッ
ク信号ＣＬＫＷの立上がりエッジに応答して書込データ
信号Ｄを取込み、取込んだ書込データ信号Ｄおよびその
反転信号／Ｄを保持および出力する。ライトドライバ４
６は、２つのＡＮＤゲート４７，４８を含む。ＡＮＤゲ
ート４７は、書込データ信号Ｄおよびライトパルス信号
ＷＰを受け、それらの論理積信号をライトデータ線ＷＤ
Ｌに与える。ＡＮＤゲート４８は、書込データ信号／Ｄ
およびライトパルス信号ＷＰを受け、それらの論理積信
号をライトデータ線／ＷＤＬに与える。したがって、ラ
イトパルス信号ＷＰが「Ｌ」レベルの期間はライトデー
タ線ＷＤＬ，／ＷＤＬは「Ｌ」レベルに固定され、ライ
トパルス信号ＷＰが「Ｈ」レベルの期間はデータ信号
Ｄ，／Ｄがそれぞれライトデータ線ＷＤＬ，／ＷＤＬに
伝達される。
【００６８】図１１は、図１０に示したＤＲＡＭの書込
動作を示すタイムチャートである。図１１において、ク
ロック信号ＣＬＫのある立上がりエッジ（時刻ｔ１）に
おいてライトコマンドＷＲＴ（／ＣＡＳ＝Ｌ，／ＷＥ＝
Ｌ）が入力されると、ライトクロック信号ＣＬＫＷが所
定時間（たとえばクロック信号ＣＬＫの１／２周期）だ
け「Ｈ」レベルに立上げられるとともに、ライトパルス
信号ＷＰが所定時間（たとえばクロック信号ＣＬＫの１
／４周期）だけ「Ｈ」レベルに立上げられる。
動作を示すタイムチャートである。図１１において、ク
ロック信号ＣＬＫのある立上がりエッジ（時刻ｔ１）に
おいてライトコマンドＷＲＴ（／ＣＡＳ＝Ｌ，／ＷＥ＝
Ｌ）が入力されると、ライトクロック信号ＣＬＫＷが所
定時間（たとえばクロック信号ＣＬＫの１／２周期）だ
け「Ｈ」レベルに立上げられるとともに、ライトパルス
信号ＷＰが所定時間（たとえばクロック信号ＣＬＫの１
／４周期）だけ「Ｈ」レベルに立上げられる。
【００６９】ライトクロック信号ＣＬＫＷの立上がりエ
ッジに応答して列アドレス信号ＣＡ０〜ＣＡｍが取込ま
れ、複数のライト列選択線ＷＣＳＬのうちのいずれかの
ライト列選択線ＷＣＳＬが選択レベルの「Ｈ」レベルに
立上げられる。また、ライトクロック信号ＣＬＫＷの立
上がりエッジに応答してデータ信号Ｄが取込まれ、デー
タ信号Ｄ，／Ｄが保持および出力される。
ッジに応答して列アドレス信号ＣＡ０〜ＣＡｍが取込ま
れ、複数のライト列選択線ＷＣＳＬのうちのいずれかの
ライト列選択線ＷＣＳＬが選択レベルの「Ｈ」レベルに
立上げられる。また、ライトクロック信号ＣＬＫＷの立
上がりエッジに応答してデータ信号Ｄが取込まれ、デー
タ信号Ｄ，／Ｄが保持および出力される。
【００７０】ライトパルス信号ＷＰがパルス的に「Ｈ」
レベルに立上げられると、データ信号Ｄ，／Ｄがパルス
的にライトデータ線ＷＤＬ，／ＷＤＬに伝達される。ラ
イトデータ線ＷＤＬ，／ＷＤＬの電位は、ビット線Ｂ
Ｌ，／ＢＬに伝達される。
レベルに立上げられると、データ信号Ｄ，／Ｄがパルス
的にライトデータ線ＷＤＬ，／ＷＤＬに伝達される。ラ
イトデータ線ＷＤＬ，／ＷＤＬの電位は、ビット線Ｂ
Ｌ，／ＢＬに伝達される。
【００７１】この実施の形態４と実施の形態１，２，３
とを組合せれば、スキューなどによってライト列選択線
ＷＣＳＬのレベル遷移と書込データ信号Ｄ，／Ｄのレベ
ル遷移とが異なったタイミングで起こっても、ライトパ
ルス信号ＷＰの活性化期間から外れていればデータ書込
が行われないので、誤ったデータ書込が行われるのをを
防止することができる。
とを組合せれば、スキューなどによってライト列選択線
ＷＣＳＬのレベル遷移と書込データ信号Ｄ，／Ｄのレベ
ル遷移とが異なったタイミングで起こっても、ライトパ
ルス信号ＷＰの活性化期間から外れていればデータ書込
が行われないので、誤ったデータ書込が行われるのをを
防止することができる。
【００７２】［実施の形態５］図１２は、この発明の実
施の形態５によるＤＲＡＭの書込動作に関連する部分を
示す回路ブロック図であって、図１０と対比される図で
ある。
施の形態５によるＤＲＡＭの書込動作に関連する部分を
示す回路ブロック図であって、図１０と対比される図で
ある。
【００７３】図１２において、このＤＲＡＭが図１０の
ＤＲＡＭと異なる点は、ライトマスク信号保持回路４９
およびインバータ５０が追加されている点である。ライ
トマスク信号保持回路４９は、ライトクロック信号ＣＬ
ＫＷの立上がりエッジに応答してライトマスク信号ＷＭ
を取込み、取込んだライトマスク信号ＷＭ′を保持およ
び出力する。ライトマスク信号保持回路４９の出力信号
ＷＭ′は、インバータ５０で反転されて書込許可信号Ｗ
ＤＥとなる。書込許可信号ＷＤＥは、ライトパルス信号
ＷＰの代わりにライトドライバ４６に与えられる。
ＤＲＡＭと異なる点は、ライトマスク信号保持回路４９
およびインバータ５０が追加されている点である。ライ
トマスク信号保持回路４９は、ライトクロック信号ＣＬ
ＫＷの立上がりエッジに応答してライトマスク信号ＷＭ
を取込み、取込んだライトマスク信号ＷＭ′を保持およ
び出力する。ライトマスク信号保持回路４９の出力信号
ＷＭ′は、インバータ５０で反転されて書込許可信号Ｗ
ＤＥとなる。書込許可信号ＷＤＥは、ライトパルス信号
ＷＰの代わりにライトドライバ４６に与えられる。
【００７４】信号ＷＤＥが非活性レベルの「Ｌ」レベル
の場合は、ライトデータ線ＷＤＬ，／ＷＤＬはともに
「Ｌ」レベルに固定される。信号ＷＤＥが活性化レベル
の「Ｈ」レベルの場合は、データ信号Ｄ，／ＤはＡＮＤ
ゲート４７，４８を介してライトデータ線ＷＤＬ，／Ｗ
ＤＬに伝達される。
の場合は、ライトデータ線ＷＤＬ，／ＷＤＬはともに
「Ｌ」レベルに固定される。信号ＷＤＥが活性化レベル
の「Ｈ」レベルの場合は、データ信号Ｄ，／ＤはＡＮＤ
ゲート４７，４８を介してライトデータ線ＷＤＬ，／Ｗ
ＤＬに伝達される。
【００７５】図１３は、図１２に示したＤＲＡＭの書込
動作を示すタイムチャートである。図１３において、ク
ロック信号ＣＬＫのある立上がりエッジ（時刻ｔ１）に
おいてライトコマンドＷＲＴ１が入力されると、ライト
クロック信号ＣＬＫＷが所定時間だけ「Ｈ」レベルに立
上げられる。そのとき、ライトマスク信号ＷＭが活性化
レベルの「Ｈ」レベルにされていたものとすると、ライ
トクロック信号ＣＬＫＷの立上がりエッジに応答してラ
イトマスク信号保持回路４９の出力信号ＷＭ′が「Ｈ」
レベルに立上げられ、書込許可信号ＷＤＥが「Ｌ」レベ
ルにされてライトデータ線ＷＤＬ，／ＷＤＬが「Ｌ」レ
ベルに固定され、データの書込が禁止される。
動作を示すタイムチャートである。図１３において、ク
ロック信号ＣＬＫのある立上がりエッジ（時刻ｔ１）に
おいてライトコマンドＷＲＴ１が入力されると、ライト
クロック信号ＣＬＫＷが所定時間だけ「Ｈ」レベルに立
上げられる。そのとき、ライトマスク信号ＷＭが活性化
レベルの「Ｈ」レベルにされていたものとすると、ライ
トクロック信号ＣＬＫＷの立上がりエッジに応答してラ
イトマスク信号保持回路４９の出力信号ＷＭ′が「Ｈ」
レベルに立上げられ、書込許可信号ＷＤＥが「Ｌ」レベ
ルにされてライトデータ線ＷＤＬ，／ＷＤＬが「Ｌ」レ
ベルに固定され、データの書込が禁止される。
【００７６】次いで、クロック信号ＣＬＫの他の立上が
りエッジ（時刻ｔ２）においてライトコマンドＷＲＴ２
が入力されると、ライトクロック信号ＣＬＫＷが所定時
間だけ「Ｈ」レベルに立上げられる。そのとき、ライト
マスク信号ＷＭが非活性化レベルの「Ｌ」レベルにされ
ていたものとすると、ライトクロック信号ＣＬＫＷの立
上がりエッジに応答してライトマスク信号保持回路４９
の出力信号ＷＭ′が「Ｌ」レベルに立下げられ、書込許
可信号ＷＤＥが活性化レベルの「Ｈ」レベルにされる。
これにより、書込データ信号Ｄ，／ＤがＡＮＤゲート４
７，４８を介してライトデータ線ＷＤＬ，／ＷＤＬに伝
達され、さらにビット線ＢＬ，／ＢＬに伝達されてデー
タの書換が行なわれる。
りエッジ（時刻ｔ２）においてライトコマンドＷＲＴ２
が入力されると、ライトクロック信号ＣＬＫＷが所定時
間だけ「Ｈ」レベルに立上げられる。そのとき、ライト
マスク信号ＷＭが非活性化レベルの「Ｌ」レベルにされ
ていたものとすると、ライトクロック信号ＣＬＫＷの立
上がりエッジに応答してライトマスク信号保持回路４９
の出力信号ＷＭ′が「Ｌ」レベルに立下げられ、書込許
可信号ＷＤＥが活性化レベルの「Ｈ」レベルにされる。
これにより、書込データ信号Ｄ，／ＤがＡＮＤゲート４
７，４８を介してライトデータ線ＷＤＬ，／ＷＤＬに伝
達され、さらにビット線ＢＬ，／ＢＬに伝達されてデー
タの書換が行なわれる。
【００７７】この実施の形態５と実施の形態１，２，３
とを組合せれば、書込許可信号ＷＤＥによるライトマス
ク制御をライトドライバ４６において行なうことができ
る。したがって、書込許可信号ＷＤＥによるライトマス
ク制御をライト列選択ゲート５０で行なっていた図１４
のＤＲＡＭのように信号ＷＤＥ用の信号配線をメモリマ
ット４内まで引き延ばすことが不要になる。よって、信
号ＷＤＥ用の信号配線、その信号配線の途中に介挿され
るリピータ、信号配線を階層化するための回路が不要と
なり、レイアウト面積が小さくて済む。
とを組合せれば、書込許可信号ＷＤＥによるライトマス
ク制御をライトドライバ４６において行なうことができ
る。したがって、書込許可信号ＷＤＥによるライトマス
ク制御をライト列選択ゲート５０で行なっていた図１４
のＤＲＡＭのように信号ＷＤＥ用の信号配線をメモリマ
ット４内まで引き延ばすことが不要になる。よって、信
号ＷＤＥ用の信号配線、その信号配線の途中に介挿され
るリピータ、信号配線を階層化するための回路が不要と
なり、レイアウト面積が小さくて済む。
【００７８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７９】
【発明の効果】以上のように、この発明に係る半導体記
憶装置では、複数行複数列に配置された複数のメモリセ
ルと、それぞれ複数行に対応して設けられた複数のワー
ド線と、それぞれ複数列に対応して設けられた複数のビ
ット線対とを含むメモリセルアレイと、各ビット線対に
対応して設けられ、対応のビット線対間に生じた電位差
を増幅するセンスアンプと、行アドレス信号に従って複
数のワード線のうちのいずれかのワード線を選択し、そ
のワード線に対応する各メモリセルを活性化させる行デ
コーダと、列アドレス信号に従って複数のビット線対の
うちのいずれかのビット線対を選択する列デコーダと、
複数のビット線対に共通に設けられた書込データ線対
と、書込データ信号に従って書込データ線対に含まれる
第１および第２の書込データ線のうちのいずれか一方の
書込データ線を第１の電位にするとともに他方の書込デ
ータ線を第２の電位にする書込回路と、列デコーダによ
って選択されたビット線対と書込データ線対とを結合す
る列選択ゲートとが設けられる。列選択ゲートは、複数
のビット線対に共通に設けられ、それらの入力電極がそ
れぞれ第１および第２の書込データ線に接続された第1
の導電形式の第１および第２のトランジスタと、各ビッ
ト線対に対応して設けられ、列デコーダによって対応の
ビット線対が選択されたことに応じて、第１および第２
のトランジスタをそれぞれ対応のビット線対に含まれる
第１および第２のビット線と第１の電位のラインとの間
に接続する切換回路とを含む。したがって、書込データ
線対の電位差をビット線対に伝達するための第１および
第２のトランジスタを複数のビット線対に共通に設けた
ので、第１および第２のトランジスタを各ビット線対ご
とに設けていた従来に比べ、トランジスタの数が小さく
なり、レイアウト面積が小さくて済む。また、書込デー
タ線対の負荷容量が小さくなるので、書込速度の高速化
および消費電力の低減化を図ることができる。
憶装置では、複数行複数列に配置された複数のメモリセ
ルと、それぞれ複数行に対応して設けられた複数のワー
ド線と、それぞれ複数列に対応して設けられた複数のビ
ット線対とを含むメモリセルアレイと、各ビット線対に
対応して設けられ、対応のビット線対間に生じた電位差
を増幅するセンスアンプと、行アドレス信号に従って複
数のワード線のうちのいずれかのワード線を選択し、そ
のワード線に対応する各メモリセルを活性化させる行デ
コーダと、列アドレス信号に従って複数のビット線対の
うちのいずれかのビット線対を選択する列デコーダと、
複数のビット線対に共通に設けられた書込データ線対
と、書込データ信号に従って書込データ線対に含まれる
第１および第２の書込データ線のうちのいずれか一方の
書込データ線を第１の電位にするとともに他方の書込デ
ータ線を第２の電位にする書込回路と、列デコーダによ
って選択されたビット線対と書込データ線対とを結合す
る列選択ゲートとが設けられる。列選択ゲートは、複数
のビット線対に共通に設けられ、それらの入力電極がそ
れぞれ第１および第２の書込データ線に接続された第1
の導電形式の第１および第２のトランジスタと、各ビッ
ト線対に対応して設けられ、列デコーダによって対応の
ビット線対が選択されたことに応じて、第１および第２
のトランジスタをそれぞれ対応のビット線対に含まれる
第１および第２のビット線と第１の電位のラインとの間
に接続する切換回路とを含む。したがって、書込データ
線対の電位差をビット線対に伝達するための第１および
第２のトランジスタを複数のビット線対に共通に設けた
ので、第１および第２のトランジスタを各ビット線対ご
とに設けていた従来に比べ、トランジスタの数が小さく
なり、レイアウト面積が小さくて済む。また、書込デー
タ線対の負荷容量が小さくなるので、書込速度の高速化
および消費電力の低減化を図ることができる。
【００８０】好ましくは、さらに、複数のビット線対に
共通に設けられ、それらの入力電極がそれぞれ第１およ
び第２の書込データ線に接続された第１の導電形式の第
３および第４のトランジスタが設けられる。切換回路
は、列デコーダによって対応のビット線対が選択された
ことに応じて、第１および第２のトランジスタをそれぞ
れ第１および第２のビット線と第１の電位のラインとの
間に接続するとともに、第３および第４のトランジスタ
をそれぞれ前記第１および第２のビット線と第２の電位
のラインとの間に接続する。この場合は、第１および第
２のビット線のうちの一方のビット線が第１の電位にさ
れるとともに他方のビット線が第２の電位にされるの
で、書込速度の一層の高速化を図ることができる。
共通に設けられ、それらの入力電極がそれぞれ第１およ
び第２の書込データ線に接続された第１の導電形式の第
３および第４のトランジスタが設けられる。切換回路
は、列デコーダによって対応のビット線対が選択された
ことに応じて、第１および第２のトランジスタをそれぞ
れ第１および第２のビット線と第１の電位のラインとの
間に接続するとともに、第３および第４のトランジスタ
をそれぞれ前記第１および第２のビット線と第２の電位
のラインとの間に接続する。この場合は、第１および第
２のビット線のうちの一方のビット線が第１の電位にさ
れるとともに他方のビット線が第２の電位にされるの
で、書込速度の一層の高速化を図ることができる。
【００８１】また好ましくは、さらに、複数のビット線
対に共通に設けられ、それらの入力電極がそれぞれ第２
および第１の書込データ線に接続された第２の導電形式
の第３および第４のトランジスタが設けられる。切換回
路は、列デコーダによって対応のビット線対が選択され
たことに応じて、第１および第２のトランジスタをそれ
ぞれ第１および第２のビット線と第１の電位のラインと
の間に接続するとともに、第３および第４のトランジス
タをそれぞれ第１および第２のビット線と第２の電位の
ラインとの間に接続する。この場合も、第１および第２
のビット線のうちの一方のビット線が第１の電位にされ
るとともに他方のビット線が第２の電位にされるので、
書込速度の一層の高速化を図ることができる。
対に共通に設けられ、それらの入力電極がそれぞれ第２
および第１の書込データ線に接続された第２の導電形式
の第３および第４のトランジスタが設けられる。切換回
路は、列デコーダによって対応のビット線対が選択され
たことに応じて、第１および第２のトランジスタをそれ
ぞれ第１および第２のビット線と第１の電位のラインと
の間に接続するとともに、第３および第４のトランジス
タをそれぞれ第１および第２のビット線と第２の電位の
ラインとの間に接続する。この場合も、第１および第２
のビット線のうちの一方のビット線が第１の電位にされ
るとともに他方のビット線が第２の電位にされるので、
書込速度の一層の高速化を図ることができる。
【００８２】また、この発明に係る他の半導体記憶装置
では、複数行複数列に配置された複数のメモリセルと、
それぞれ複数行に対応して設けられた複数のワード線
と、それぞれ複数列に対応して設けられ、予めＮ個（た
だし、Ｎは２以上の整数である）ずつグループ化された
複数のビット線対とを含むメモリセルアレイと、各ビッ
ト線対に対応して設けられ、対応のビット線対間に生じ
た電位差を増幅するセンスアンプと、行アドレス信号に
従って複数のワード線のうちのいずれかのワード線を選
択し、そのワード線に対応する各メモリセルを活性化さ
せる行デコーダと、列アドレス信号に従って複数のビッ
ト線対グループのうちのいずれかのビット線対グループ
を選択する列デコーダと、複数のビット線対グループに
共通に設けられ、それぞれ各ビット線対グループに属す
るＮ個のビット線対に対応して設けられたＮ個の書込デ
ータ線対と、各書込データ線対に対応して設けられ、書
込データ信号に従って対応の書込データ線対に含まれる
第１および第２の書込データ線のうちのいずれか一方の
書込データ線を第１の電位にするとともに他方の書込デ
ータ線を第２の電位にする書込回路と、列デコーダによ
って選択されたビット線対グループに属するＮ個のビッ
ト線対とＮ個の書込データ線対とを結合する列選択ゲー
トとが設けられる。列選択ゲートは、各ビット線対に対
応して設けられ、それらの第１の電極がそれぞれ対応の
ビット線対に含まれる第１および第２のビット線に接続
され、それらの入力電極がそれぞれ対応の第１および第
２の書込データ線に接続された第１および第２のトラン
ジスタと、各ビット線対グループに対応して設けられ、
列デコーダによって対応のビット線対グループが選択さ
れたことに応じて、対応の第１および第２のトランジス
タの第２の電極と第１の電位のラインとを接続する切換
回路とを含む。したがって、第１および第２のトランジ
スタの第２の電極と第１の電位のラインとの間に接続す
るための切換回路を２以上のビット線対に共通に設けた
ので、切換回路を各ビット線対ごとに設けていた従来に
比べ、トランジスタの数が小さくなり、レイアウト面積
が小さくて済む。また、列選択線の負荷容量が小さくな
るので、書込速度の高速化および消費電力の低減化を図
ることができる。
では、複数行複数列に配置された複数のメモリセルと、
それぞれ複数行に対応して設けられた複数のワード線
と、それぞれ複数列に対応して設けられ、予めＮ個（た
だし、Ｎは２以上の整数である）ずつグループ化された
複数のビット線対とを含むメモリセルアレイと、各ビッ
ト線対に対応して設けられ、対応のビット線対間に生じ
た電位差を増幅するセンスアンプと、行アドレス信号に
従って複数のワード線のうちのいずれかのワード線を選
択し、そのワード線に対応する各メモリセルを活性化さ
せる行デコーダと、列アドレス信号に従って複数のビッ
ト線対グループのうちのいずれかのビット線対グループ
を選択する列デコーダと、複数のビット線対グループに
共通に設けられ、それぞれ各ビット線対グループに属す
るＮ個のビット線対に対応して設けられたＮ個の書込デ
ータ線対と、各書込データ線対に対応して設けられ、書
込データ信号に従って対応の書込データ線対に含まれる
第１および第２の書込データ線のうちのいずれか一方の
書込データ線を第１の電位にするとともに他方の書込デ
ータ線を第２の電位にする書込回路と、列デコーダによ
って選択されたビット線対グループに属するＮ個のビッ
ト線対とＮ個の書込データ線対とを結合する列選択ゲー
トとが設けられる。列選択ゲートは、各ビット線対に対
応して設けられ、それらの第１の電極がそれぞれ対応の
ビット線対に含まれる第１および第２のビット線に接続
され、それらの入力電極がそれぞれ対応の第１および第
２の書込データ線に接続された第１および第２のトラン
ジスタと、各ビット線対グループに対応して設けられ、
列デコーダによって対応のビット線対グループが選択さ
れたことに応じて、対応の第１および第２のトランジス
タの第２の電極と第１の電位のラインとを接続する切換
回路とを含む。したがって、第１および第２のトランジ
スタの第２の電極と第１の電位のラインとの間に接続す
るための切換回路を２以上のビット線対に共通に設けた
ので、切換回路を各ビット線対ごとに設けていた従来に
比べ、トランジスタの数が小さくなり、レイアウト面積
が小さくて済む。また、列選択線の負荷容量が小さくな
るので、書込速度の高速化および消費電力の低減化を図
ることができる。
【００８３】好ましくは、データ書込期間は第１および
第２の書込データ線のうちのいずれか一方の書込データ
線を第１の電位にするとともに他方の書込データ線を第
２の電位にし、データ書込期間以外の期間は第１および
第２の書込データ線を第１の電位に保持する。この場合
は、データ書込期間以外の期間に、誤ってデータが書込
まれるのを防止することができる。
第２の書込データ線のうちのいずれか一方の書込データ
線を第１の電位にするとともに他方の書込データ線を第
２の電位にし、データ書込期間以外の期間は第１および
第２の書込データ線を第１の電位に保持する。この場合
は、データ書込期間以外の期間に、誤ってデータが書込
まれるのを防止することができる。
【００８４】また好ましくは、書込回路は、データ信号
の書換を禁止するためのライトマスク信号が与えられた
ことに応じて、第１および第２の書込データ線を第１の
電位に保持する。この場合は、ライトマスク信号用の配
線が短くなるので、レイアウト面積の縮小化、ライトマ
スク制御の高速化、消費電力の低減化を図ることができ
る。
の書換を禁止するためのライトマスク信号が与えられた
ことに応じて、第１および第２の書込データ線を第１の
電位に保持する。この場合は、ライトマスク信号用の配
線が短くなるので、レイアウト面積の縮小化、ライトマ
スク制御の高速化、消費電力の低減化を図ることができ
る。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１に示したメモリマットの構成を示すブロ
ック図である。
ック図である。
【図３】 図２に示したメモリブロックの構成を示す回
路ブロック図である。
路ブロック図である。
【図４】 図２に示したセンスアンプ帯ＳＡ２のセンス
ブロックの要部を示す回路ブロック図である。
ブロックの要部を示す回路ブロック図である。
【図５】 図４に示したイコライザの構成を示す回路ブ
ロック図である。
ロック図である。
【図６】 図４に示したセンスアンプの構成を示す回路
図である。
図である。
【図７】 この発明の実施の形態２によるＤＲＡＭの要
部を示す回路図である。
部を示す回路図である。
【図８】 実施の形態２の変更例を示す回路図である。
【図９】 この発明の実施の形態３によるＤＲＡＭの要
部を示す回路図である。
部を示す回路図である。
【図１０】 この発明の実施の形態４によるＤＲＡＭの
書込動作に関連する部分を示す回路ブロック図である。
書込動作に関連する部分を示す回路ブロック図である。
【図１１】 図１０に示したＤＲＡＭの書込動作を示す
タイムチャートである。
タイムチャートである。
【図１２】 この発明の実施の形態５によるＤＲＡＭの
書込動作に関連する部分を示す回路ブロック図である。
書込動作に関連する部分を示す回路ブロック図である。
【図１３】 図１２に示したＤＲＡＭの書込動作を示す
タイムチャートである。
タイムチャートである。
【図１４】 従来のＤＲＡＭの要部を示す回路ブロック
図である。
図である。
【図１５】 従来の他のＤＲＡＭの要部を示す回路ブロ
ック図である。
ック図である。
１ ＤＲＡＭ、２ 行／列アドレスバッファ＋クロック
発生回路、３ 行／列デコード回路、４ メモリマッ
ト、５ データ入出力回路、６ ライトドライバ＋リー
ドアンプ帯、７ 入出力バッファ群、ＭＡ メモリセル
アレイ、ＳＡ センスアンプ帯、ＭＢ メモリブロッ
ク、ＳＢ センスブロック、ＭＣ メモリセル、ＷＬ
ワード線、ＢＬ，／ＢＬ ビット線対、ＷＤＬ，／ＷＤ
Ｌ ライトデータ線対、ＲＤＬ，／ＲＤＬ リードデー
タ線対、１０，１３ 転送ゲート、１１，１２，１４，
１５，１８ａ，１８ｂ，２０，２１，２３，２４，２
６，２７，３２，３３，３５，５１〜５４，６２〜６５
ＮチャネルＭＯＳトランジスタ、１６，１７，５６
イコライザ、１６ａ〜１６ｃ，１８ｃ，１８ｄ，２９，
３０ ＰチャネルＭＯＳトランジスタ、１８，５５ セ
ンスアンプ、１９，３１，５０，６１ ライト列選択ゲ
ート、２２，２５，２８，３４ ドライバ回路、４１
コマンドデコード回路、４２ タイミング制御回路、４
３ 列アドレス保持回路、４４ 列デコーダ、４５ 書
込データ保持回路、４６ ライトドライバ、４７，４８
ＡＮＤゲート、４９ ライトマスク信号保持回路、５
０ インバータ。
発生回路、３ 行／列デコード回路、４ メモリマッ
ト、５ データ入出力回路、６ ライトドライバ＋リー
ドアンプ帯、７ 入出力バッファ群、ＭＡ メモリセル
アレイ、ＳＡ センスアンプ帯、ＭＢ メモリブロッ
ク、ＳＢ センスブロック、ＭＣ メモリセル、ＷＬ
ワード線、ＢＬ，／ＢＬ ビット線対、ＷＤＬ，／ＷＤ
Ｌ ライトデータ線対、ＲＤＬ，／ＲＤＬ リードデー
タ線対、１０，１３ 転送ゲート、１１，１２，１４，
１５，１８ａ，１８ｂ，２０，２１，２３，２４，２
６，２７，３２，３３，３５，５１〜５４，６２〜６５
ＮチャネルＭＯＳトランジスタ、１６，１７，５６
イコライザ、１６ａ〜１６ｃ，１８ｃ，１８ｄ，２９，
３０ ＰチャネルＭＯＳトランジスタ、１８，５５ セ
ンスアンプ、１９，３１，５０，６１ ライト列選択ゲ
ート、２２，２５，２８，３４ ドライバ回路、４１
コマンドデコード回路、４２ タイミング制御回路、４
３ 列アドレス保持回路、４４ 列デコーダ、４５ 書
込データ保持回路、４６ ライトドライバ、４７，４８
ＡＮＤゲート、４９ ライトマスク信号保持回路、５
０ インバータ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 原口 大
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5M024 AA20 AA40 AA42 AA50 AA54
AA62 BB10 BB17 BB20 BB36
CC62 CC90 CC93 CC97 DD02
DD06 DD20 DD83 JJ02 JJ32
PP01 PP02 PP03 PP07
Claims (6)
- 【請求項１】 データ信号の書換が可能な半導体記憶装
置であって、 複数行複数列に配置された複数のメモリセルと、それぞ
れ前記複数行に対応して設けられた複数のワード線と、
それぞれ前記複数列に対応して設けられた複数のビット
線対とを含むメモリセルアレイ、 各ビット線対に対応して設けられ、対応のビット線対間
に生じた電位差を増幅するセンスアンプ、 行アドレス信号に従って前記複数のワード線のうちのい
ずれかのワード線を選択し、そのワード線に対応する各
メモリセルを活性化させる行デコーダ、 列アドレス信号に従って前記複数のビット線対のうちの
いずれかのビット線対を選択する列デコーダ、 前記複数のビット線対に共通に設けられた書込データ線
対、 書込データ信号に従って前記書込データ線対に含まれる
第１および第２の書込データ線のうちのいずれか一方の
書込データ線を第１の電位にするとともに他方の書込デ
ータ線を第２の電位にする書込回路、および前記列デコ
ーダによって選択されたビット線対と前記書込データ線
対とを結合する列選択ゲートを備え、 前記列選択ゲートは、 前記複数のビット線対に共通に設けられ、それらの入力
電極がそれぞれ前記第１および第２の書込データ線に接
続された第１の導電形式の第１および第２のトランジス
タ、および各ビット線対に対応して設けられ、前記列デ
コーダによって対応のビット線対が選択されたことに応
じて、前記第１および第２のトランジスタをそれぞれ対
応のビット線対に含まれる第１および第２のビット線と
前記第１の電位のラインとの間に接続する切換回路を含
む、半導体記憶装置。 - 【請求項２】 さらに、前記複数のビット線対に共通に
設けられ、それらの入力電極がそれぞれ前記第１および
第２の書込データ線に接続された第１の導電形式の第３
および第４のトランジスタを備え、 前記切換回路は、前記列デコーダによって対応のビット
線対が選択されたことに応じて、前記第１および第２の
トランジスタをそれぞれ前記第１および第２のビット線
と前記第１の電位のラインとの間に接続するとともに、
前記第３および第４のトランジスタをそれぞれ前記第１
および第２のビット線と前記第２の電位のラインとの間
に接続する、請求項１に記載の半導体記憶装置。 - 【請求項３】 さらに、前記複数のビット線対に共通に
設けられ、それらの入力電極がそれぞれ前記第２および
第１の書込データ線に接続された第２の導電形式の第３
および第４のトランジスタを備え、 前記切換回路は、前記列デコーダによって対応のビット
線対が選択されたことに応じて、前記第１および第２の
トランジスタをそれぞれ前記第１および第２のビット線
と前記第１の電位のラインとの間に接続するとともに、
前記第３および第４のトランジスタをそれぞれ前記第１
および第２のビット線と前記第２の電位のラインとの間
に接続する、請求項１に記載の半導体記憶装置。 - 【請求項４】 データ信号の書換が可能な半導体記憶装
置であって、 複数行複数列に配置された複数のメモリセルと、それぞ
れ前記複数行に対応して設けられた複数のワード線と、
それぞれ前記複数列に対応して設けられ、予めＮ個（た
だし、Ｎは２以上の整数である）ずつグループ化された
複数のビット線対とを含むメモリセルアレイ、 各ビット線対に対応して設けられ、対応のビット線対間
に生じた電位差を増幅するセンスアンプ、 行アドレス信号に従って前記複数のワード線のうちのい
ずれかのワード線を選択し、そのワード線に対応する各
メモリセルを活性化させる行デコーダ、 列アドレス信号に従って複数のビット線対グループのう
ちのいずれかのビット線対グループを選択する列デコー
ダ、 前記複数のビット線対グループに共通に設けられ、それ
ぞれ各ビット線対グループに属するＮ個のビット線対に
対応して設けられたＮ個の書込データ線対、 各書込データ線対に対応して設けられ、書込データ信号
に従って対応の書込データ線対に含まれる第１および第
２の書込データ線のうちのいずれか一方の書込データ線
を第１の電位にするとともに他方の書込データ線を第２
の電位にする書込回路、および前記列デコーダによって
選択されたビット線対グループに属するＮ個のビット線
対と前記Ｎ個の書込データ線対とを結合する列選択ゲー
トを備え、 前記列選択ゲートは、 各ビット線対に対応して設けられ、それらの第１の電極
がそれぞれ対応のビット線対に含まれる第１および第２
のビット線に接続され、それらの入力電極がそれぞれ対
応の第１および第２の書込データ線に接続された第１お
よび第２のトランジスタ、および各ビット線対グループ
に対応して設けられ、前記列デコーダによって対応のビ
ット線対グループが選択されたことに応じて、対応の第
１および第２のトランジスタの第２の電極と前記第１の
電位のラインとを接続する切換回路を含む、半導体記憶
装置。 - 【請求項５】 前記書込回路は、データ書込期間は前記
第１および第２の書込データ線のうちのいずれか一方の
書込データ線を前記第１の電位にするとともに他方の書
込データ線を前記第２の電位にし、前記データ書込期間
以外の期間は前記第１および第２の書込データ線を前記
第１の電位に保持する、請求項１から請求項４のいずれ
かに記載の半導体記憶装置。 - 【請求項６】 前記書込回路は、データ信号の書換を禁
止するためのライトマスク信号が与えられたことに応じ
て、前記第１および第２の書込データ線を前記第１の電
位に保持する、請求項１から請求項５のいずれかに記載
の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001396338A JP2003196981A (ja) | 2001-12-27 | 2001-12-27 | 半導体記憶装置 |
| US10/166,122 US6643214B2 (en) | 2001-12-27 | 2002-06-11 | Semiconductor memory device having write column select gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001396338A JP2003196981A (ja) | 2001-12-27 | 2001-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003196981A true JP2003196981A (ja) | 2003-07-11 |
Family
ID=19189081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001396338A Withdrawn JP2003196981A (ja) | 2001-12-27 | 2001-12-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6643214B2 (ja) |
| JP (1) | JP2003196981A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103116A (ja) * | 2002-09-10 | 2004-04-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| KR100745368B1 (ko) * | 2005-11-22 | 2007-08-02 | 삼성전자주식회사 | 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치 |
| JP5137178B2 (ja) * | 2007-02-19 | 2013-02-06 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置及びそのレイアウト方法 |
| JP5876271B2 (ja) * | 2011-11-01 | 2016-03-02 | ルネサスエレクトロニクス株式会社 | メモリ制御装置 |
| KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3366216B2 (ja) * | 1997-04-15 | 2003-01-14 | 日本電気株式会社 | 半導体記憶装置 |
| JP2000173269A (ja) * | 1998-12-08 | 2000-06-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001143470A (ja) | 1999-11-12 | 2001-05-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2001
- 2001-12-27 JP JP2001396338A patent/JP2003196981A/ja not_active Withdrawn
-
2002
- 2002-06-11 US US10/166,122 patent/US6643214B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030123310A1 (en) | 2003-07-03 |
| US6643214B2 (en) | 2003-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |