JP4424770B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4424770B2 JP4424770B2 JP37001998A JP37001998A JP4424770B2 JP 4424770 B2 JP4424770 B2 JP 4424770B2 JP 37001998 A JP37001998 A JP 37001998A JP 37001998 A JP37001998 A JP 37001998A JP 4424770 B2 JP4424770 B2 JP 4424770B2
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- potential
- power supply
- node
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、ビット線対の電位差を検知増幅するセンスアンプに関し、特に、読み出し動作時と書き込み動作時にその駆動能力が制御されるセンスアンプを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置には、例えば、特開平８−８７８８７号公報記載のものがある。図３０は、特開平８−８７８８７号公報記載の従来の半導体記憶装置のセンスアンプとその駆動能力制御部を示す図である。図において、m.cはメモリセル、mcl、mcrは、各々オープンビット線方式のビット線対に接続される複数のメモリセルm.cを有するメモリセルアレイ、saはビット線対bl、/blに接続されたクロスカップ型のセンスアンプ、BSANは各センスアンプsaに含まれる２つのＮチャンネル型トランジスタの接続点に複数のセンスアンプに共通に接続された配線で、この配線と接地電位ノードとの間に並列に２つのＮチャンネル側センスアンプ駆動トランジスタ1、3が設けられている。一方、SAPは各センスアンプsaに含まれる２つのＰチャンネル型トランジスタの接続点に共通に接続された配線で、この配線と電源電位ノードとの間に２つのＰチャンネル側センスアンプ駆動トランジスタ2、4が設けられている。5a、5bは、ビット線対bl、/blと電気的に接続される左右ビット線を選択する選択ゲート、6はイコライズ回路、7は一時記憶用レジスタ、8はI/Oスイッチ回路である。
【０００３】
以上のように構成される従来のセンスアンプおよびその制御回路は、読み出し動作時には、BSEP信号、BRSTR信号が活性化され、センスアンプ駆動トランジスタ1、2、3、4が全て導通して各センスアンプsaへの駆動電源の供給能力が大きい状態でセンスアンプの検知増幅動作が行われる。一方、書き込み動作時には、BSEP信号のみが活性化されセンスアンプ駆動トランジスタ1、2のみが導通してセンスアンプ駆動トランジスタ3、4は非導通となる。そのため、各センスアンプsaへの駆動電源の供給能力が、読み出し動作時に比べて低下した状態で、I/Oスイッチ回路8を介して書き込みデータが転送される。
【０００４】
【発明が解決しようとする課題】
以上のような従来の半導体記憶装置では、読み出し動作時と書き込み動作時で導通するセンスアンプ駆動トランジスタの数を変え、センスアンプへの電源供給能力を制御している。このため、センスアンプのＮチャンネル側又はＰチャンネル側の少なくともどちらか一方の電源供給能力の制御を行う方のセンスアンプ駆動トランジスタを最低２つは設けなければならない。センスアンプの駆動能力を上げ、読み出し動作の高速化を図るためにはセンスアンプへの駆動電源の供給能力を上げることが必須であり、このように多くのセンスアンプに共通にセンスアンプ駆動トランジスタを設ける場合は、センスアンプ駆動トランジスタからセンスアンプまでの配線が長くなり、この配線の配線容量、抵抗による遅延、及び駆動能力の低下が大きな問題となるので、各センスアンプにセンスアンプ駆動トランジスタを設けるような構成が望ましい。しかし、各センスアンプにセンスアンプ駆動トランジスタを設けると、書き込み動作時の高速化を図るためにセンスアンプ駆動トランジスタを各２つずつ供給電源との間に並列に設けなければならなくなり、面積の大幅な拡大につながる。一方、だからといって複数のセンスアンプに共通にセンスアンプ駆動トランジスタを設ける従来の構成では、センスアンプ駆動トランジスタから最も離れたセンスアンプまで、導通させるセンスアンプ駆動トランジスタの数による電源の供給能力の変化が伝わらない、すなわち、センスアンプ駆動トランジスタから離れたセンスアンプほど、読み出し動作時と書き込み動作時の駆動能力の変化が小さくなり、書き込み動作の高速化が図れないという問題点があった。
【０００５】
この発明は、上述のような課題を解決するためになされたもので、大きな面積の増加なしに、書き込み動作時には、センスアンプ活性化信号の電位を制御してセンスアンプ駆動トランジスタのオン抵抗を高め、センスアンプ駆動能力を読み出し動作時より確実に低下させ、書き込み動作を高速化することを目的とする。
【０００６】
さらに、センスアンプの非活性状態から活性化への進行に応じて第１のセンスアンプ駆動トランジスタのオン抵抗を上げることができ、センスアンプの駆動能力がセンスアンプ活性化初期には大きく、徐々に低下していくという理想的な変化を得ることを目的とする。
【０００７】
また、センスアンプの活性化と同時に、センスアンプに接続される共通ビット線と選択されている方のビット線対を切り離し、この切り離されたビット線対分の負荷容量をセンスアンプに係る負荷から切り離して、センスアンプの負荷容量を削減し、センスアンプ活性化初期即ち読み出し時のセンスアンプの駆動能力を向上させることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、複数のメモリセル、複数のメモリセルに接続されたビット線対、ビット線対に接続されビット線対の電位差を検知増幅するセンスアンプ、センスアンプを駆動する第１の電源電位を供給する第１の電源供給配線、センスアンプを駆動する第２の電源電位を供給する第２の電源供給配線、センスアンプと第１の電源供給配線の間に接続され導通してセンスアンプを駆動する第１のセンスアンプ駆動トランジスタ、センスアンプと第２の電源供給配線の間に接続され導通してセンスアンプを駆動する第２のセンスアンプ駆動トランジスタ、および第１のセンスアンプ駆動トランジスタのゲートに与えられ第１のセンスアンプ駆動トランジスタのオン抵抗を書き込み動作時に読み出し動作時よりも高くするように電位変化する第１のセンスアンプ活性化信号を発生するセンスアンプ活性化信号発生回路を備えるものである。
【０００９】
さらに、第１のセンスアンプ駆動トランジスタはＰチャンネル型トランジスタであるものである。
【００１２】
さらに、センスアンプ活性化信号発生回路は、第１のセンスアンプ活性化信号を出力するトライステートバッファ、トライステートバッファの出力ノードに接続され、トライステートバッファの出力がハイインピーダンス状態に変化したときにハイインピーダンス状態前の出力論理を保持し、出力ノードに出力するラッチ回路、ラッチ回路の電源ノードと電源電位ノードの間に接続されラッチ回路の電源として第２の電源電位と同レベルの電位を供給する第１のトランジスタ、および、ラッチ回路の電源ノードと中間電位ノードとの間に接続され書き込み動作時にラッチ回路の電源として第２の電源電位と同レベルの電位に代えて第１の電源電位よりも低く第２の電源電位よりも高い中間電位を供給する第２のトランジスタを備えるものである。第２の電源電位は、第１の電源電位よりも低いものである。
【００１３】
上記センスアンプ活性化信号発生回路の構成において、第１のセンスアンプ駆動トランジスタは、Ｎチャネル型トランジスタである。
また、センスアンプ活性化信号発生回路は、読み出し動作時には第１の電源電位よりも高い電位を電源とし、書き込み動作時には第１の電源電位よりも低い電位を電源とし、第１のセンスアンプ駆動トランジスタとセンスアンプの接続ノードの電位と第１の電源電位よりも低く第２の電源電位よりも高い中間電位を比較して接続ノードの電位と中間電位が等しくなるように第１のセンスアンプ駆動トランジスタのゲート電位を制御する比較回路を備えるものである。第１のセンスアンプ駆動トランジスタは、Ｎチャネル型トランジスタである。
【００１４】
また、センスアンプ活性化信号発生回路は、第２のセンスアンプ駆動トランジスタのゲートに与えられ、第２のセンスアンプ駆動トランジスタのオン抵抗を書き込み動作時に読み出し動作時よりも高くするように電位変化する第２のセンスアンプ活性化信号を発生するものである。第２のセンスアンプ駆動トランジスタは、Ｎチャネル型トランジスタである。
【００１５】
センスアンプ活性化信号発生回路は、さらに、書き込み動作時に第１のセンスアンプ活性化信号と第２のセンスアンプ活性化信号を短絡させる短絡回路を備えるものである。
【００２１】
また、この発明に係る半導体記憶装置は、複数のデータ線対、各々が、複数のビット線対に対応して設けられデータ線対の間に直列接続された第１、第２のＮチャンネル型トランジスタとビット線対の間に直列接続された第１、第２のＰチャンネル型トランジスタを有し、第１のＮチャンネル型トランジスタのゲートと第１のＰチャンネル型トランジスタのゲートとビット線対の一方を接続し、第２のＮチャンネル型トランジスタのゲートと第２のＰチャンネル型トランジスタのゲートとビット線対の他方を接続して構成されるクロスカップ型の複数のセンスアンプ、複数のセンスアンプの第１、第２のＮチャンネル型トランジスタの接続ノードと接地電位ノードの間に接続されゲートに第１のセンスアンプ活性化信号を受ける少なくとも１つの第１のセンスアンプ駆動トランジスタ、複数のセンスアンプの第１、第２のＰチャンネル型トランジスタの接続ノードと電源電位ノードの間に接続されゲートに第２のセンスアンプ活性化信号を受ける少なくとも１つの第２のセンスアンプ駆動トランジスタ、および第１のセンスアンプ活性化信号と第２のセンスアンプ活性化信号を発生し、第１のセンスアンプ活性化信号と第２のセンスアンプ活性化信号のうち少なくとも１つのセンスアンプ活性化信号が複数のセンスアンプがビット線対の電位差を検知増幅する時は非活性電位から第１の活性電位に変化し、複数のセンスアンプに書き込みデータが転送される時は第１の活性電位とは異なる第２の活性電位に変化するセンスアンプ活性化信号発生回路を備えるものである。
【００２２】
センスアンプ活性化信号発生回路は、第１のセンスアンプ活性化信号および第２のセンスアンプ活性化信号のうちの１つを出力するトライステートバッファと、トライステートバッファの出力ノードに接続されトライステートバッファの出力がハイインピーダンス状態に変化したときにこのハイインピーダンス状態前の出力論理を保持し、前記出力ノードに出力するラッチ回路と、ラッチ回路の電源ノードと第１の電源電位ノードの間に接続されこのラッチ回路の電源として第１の活性電位を供給する第１のトランジスタと、ラッチ回路の電源ノードと中間電位ノードの間に接続され、複数のセンスアンプに書き込みデータが転送される時は前記ラッチ回路の電源として前記第１の活性電位に代えて前記第２の活性電位を供給する第２のトランジスタを備えるものである。
また、第２の活性電位は、非活性電位と第１の活性電位の間の電位であるものである。
【００２３】
また、複数のビット線対のうちの１対と選択的にデータ転送を行うデータ線を備えるものである。
【００２４】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１のクロック同期型ダイナミックランダムアクセスメモリ（以下ＳＤＲＡＭと称す）を示すブロック図である。図において、1000はＳＤＲＡＭである。ＳＤＲＡＭ1000は、外部から与えられるクロック信号extCLKを受ける外部クロック信号入力端子101、チップへの制御信号の入力を可能とすることを指示する信号CKE、コマンド信号が入力されているか否かを識別するための信号/CS、ロウアドレスを取り込みロウ系回路動作を指示するための信号/RAS、コラムアドレスを取り込みコラム系回路動作を指示するための信号/CAS、書き込み動作あるいは読み出し動作を識別するための信号/WE、および対応するデータ入出力端子からのデータの授受のマスク動作を指示する信号DM0〜DM3を各々受ける制御信号入力端子102、各入力信号のＨレベルまたはＬレベルの判定基準電位となる電位Vrefを受ける基準電位入力端子103、外部アドレス信号A0〜A11およびバンクアドレス信号BA0、BA1を受けるアドレス端子104、チップ外部とのデータの授受を行うデータ入出力端子105を備える。
【００２５】
さらに、各端子から入力される信号は、バッファ部100に設けられた各端子に対応する各バッファによって内部に取り込まれる。
【００２６】
さらに、ＳＤＲＡＭ1000は、外部クロック信号extCLKに応じてチップ内部の動作のタイミングの基本となる内部クロック信号CLKを出力する内部制御クロック信号発生回路200、制御端子102から入力された各制御信号の組み合わせによりチップの内部動作を判定するコマンドデコーダ300、アドレス信号の組み合わせにより決定されたチップの動作モード情報を記憶するモードレジスタ310、外部クロック信号extCLKに同期して入力されたロウアドレスを保持するロウアドレスラッチ320、外部クロック信号extCLKに同期して入力されたコラムアドレスを保持するコラムアドレスラッチ330、外部クロック信号extCLKに同期して入力されたバンクアドレスを保持するバンクアドレスラッチ340、内部リフレッシュアドレスを発生するリフレッシュアドレスカウンタ350（以下REFアドレスカウンタと称す）、リフレッシュアドレスカウンタ350とロウアドレスラッチ320からの出力を受けどちらかを選択するマルチプレクサ380、コラムアドレスラッチ330からの出力を受けバースト長をカウントするバーストアドレスカウンタ360、バンクアドレスラッチ340からの出力を受け指定バンクを判定選択するバンクデコーダ370、マルチプレクサ380からの出力を受けロウアドレスをプリデコードするロウプリデコーダ510、コラムアドレスラッチ330に保持されたコラムアドレスを基準としてモードレジスタ310からのバースト長のデータに応じてコラムアドレスをプリデコードするコラムプリデコーダ520、コマンドデコーダ300により判定されたチップの動作モードに応じてチップ内部の各種動作制御信号を発生するコントロール信号発生回路400、外部とのデータの授受の制御を行うデータ入出力回路390、および各バンクに対応して設けられたバンクアレイ600を含む。
【００２７】
バンクアレイ600は、メモリ部610、バンクデコーダ370からの出力及びロウプリデコーダ510からの出力に応じて対応するバンク中のワード線を選択するロウデコーダ620、コラムプリデコーダ520からの出力に応じて対応するバンク中のビット線対を選択するコラムデコーダ630、及び読み出し動作においては選択されたバンク中の選択されたメモリセルから読みだされたデータをグローバルI/OバスG-I/Oに与え、書き込み動作においては、データ入出力回路390からグローバルI/OバスG-I/Oにより伝達された書き込みデータを対応するバンクに与えるI/Oポート640を含む。
【００２８】
図２は、図１に示されるバンクアレイ600に含まれるメモリ部610の一部分のレイアウトを表した図である。611L、611Rは各々複数のメモリセル、複数のビット線対、および複数のワード線を含むメモリセルアレイ、616はこの２つのメモリセルアレイ611L、611Rに共通に設けられた複数のイコライズ回路からなるイコライズ回路帯、614はこの２つのメモリセルアレイ611Lと611Rに共通に設けられたセンスアンプが複数配置されるセンスアンプ帯、613はこのセンスアンプ帯614内の各センスアンプに駆動電源を供給するためのセンスアンプ駆動トランジスタが配置されるセンスアンプ駆動帯、612は左右のメモリセルアレイ611L、611Rのどちらのビット線対が共通に設けられたセンスアンプのビット線対に接続されるかを選択する複数の選択ゲートからなる選択ゲート帯、617は各センスアンプに接続されるビット線対とI/Oスイッチ回路により接続されるローカルI/OバスL-I/Oが配線される配線帯、618はロウデコーダ620からのデコード信号に応じて選択されたワード線を駆動するためのワード線ドライバが複数配置されるワード線ドライバ帯である。メモリセル部610は、このような２つのメモリセルアレイの間にセンスアンプ等のこの２つのメモリセルアレイに対してして共通に設けられた回路が配置されるようなレイアウトが複数回繰り返されて構成されている。
【００２９】
図３は、図２のメモリセルアレイ611L、611Rとその間に配置されたセンスアンプ等の詳細を示した回路図である。図においてM.Cは１つのトランジスタとキャパシタからなるメモリセル、614SAは共通ビット線対BLi、/BLi（i＝０，１，２，・・・）に生じる電位差を検知増幅するクロスカップ型のセンスアンプ、612Lは左側のメモリセルアレイ611L内のビット線対BLiL、/BLiLとセンスアンプ614SAに接続される共通ビット線対BLi、/BLiを各々接続する選択ゲートでゲートに左側選択信号BLILを受ける２つのＮチャンネル型トランジスタ612L1、612L2を含む。613Nはセンスアンプ614SAを駆動するためセンスアンプ駆動トランジスタで接地電位Vssを供給する電源供給線Vsとセンスアンプ614SAの間に接続されている。613Pはセンスアンプ614SAを駆動するためのセンスアンプ駆動トランジスタで電源電位Vccを供給する電源供給線Vcとセンスアンプ614SAとの間に接続されている。616EQは共通ビット線対BL0、/BL0をイコライズするためのイコライズ回路で３つのＮチャンネル型トランジスタEQ1、EQ2、及びEQ3を含む。612Rは右側のメモリセルアレイ611R内のビット線対BLiR、/BLiRとセンスアンプ614SAに接続される共通ビット線対BLi、/BLiを各々接続する選択ゲートで、ゲートに右側選択信号BLIRを受ける２つのＮチャンネル型トランジスタ612R1、612R2を含む。617SWは、コラムデコーダ630からのコラム選択信号CSLをゲートに受けセンスアンプ614SAに接続される共通ビット線対BLi、/BLiとローカルI/OバスL-I/Oを接続するI/Oスイッチ回路である。以後、電源電位並びに電源電位ノードをVcc、接地電位並びに接地電位ノードをVssとする。
【００３０】
また、センスアンプ614SAは、共通ビット線対BLi、/BLiの間に直列接続された２つのＮチャンネル型トランジスタSA1N、SA2Nと、同じく共通ビット線対BLi、/BLiの間に直列接続された２つのＰチャンネル型トランジスタSA1P、SA2Pを含む。
【００３１】
図４は図１に示されるコントロール信号発生回路400とその関連部分を示すブロック図である。コマンドデコーダ300は、バッファ部100を介した各種外部制御信号を受けチップ内部の動作を判定する信号であるデコード信号を出力する。例えば、ロウ系のアクセスが行われたことを示す信号ROWHIT、コラム系のアクセスが行われたことを示す信号COLHIT、読み出しアクセスが行われたことを示す信号READ、書き込みアクセスが行われたことを示す信号WRITE、プリチャージアクセスが行われたこと示す信号PRE、セルフリフレッシュアクセスが行われたことを示す信号SRF等を出力する。
【００３２】
コントロール信号発生回路400は、コマンドデコーダ300からのデコード信号を受け、ＳＤＲＡＭ1000全体の各種内部動作タイミングのトリガーとなる信号を発生する共通コントロール信号発生回路401と、共通コントロール信号発生回路401から出力されるトリガー信号とバンクデコーダ370から出力されるバンク選択信号を受け各バンクに対応するバンク別内部制御信号を発生するバンクコントロール信号発生回路部402からなり、バンクコントロール信号発生回路部402は、各バンクアレイに対応するバンクコントロール信号発生回路403を複数個含む。
【００３３】
共通コントロール信号発生回路401から出力されるトリガー信号には、例えば、ワード線駆動のタイミングを制御するための信号RXT、ビット線イコライズのタイミングを制御するための信号EEQ、センスアンプの活性化タイミングを制御するための信号SOE、プリチャージのタイミングを制御するための信号PPC、書き込み動作のタイミングを制御するための信号WWRE等が含まれる。
【００３４】
また、これらの信号を受け、各バンクアレイに対応するバンクコントロール信号発生回路403から出力されるバンク別内部制御信号には、例えば、そのバンクアレイが選択されている、すなわち活性化状態であることを示す信号ACT、選択されたバンク内のワード線駆動タイミングを制御するための信号MWL、選択されたバンク内のビット線のイコライズのタイミングを制御するための信号EQ、選択されたバンク内のセンスアンプの活性化タイミングを制御するための信号SE、/SE、選択されたバンク内のプリチャージのタイミングを制御するための信号PC、選択されたバンク内のコラム系動作の開始を指示する信号COLBA、選択されたバンク内の書き込み動作を制御するための信号WRE等が含まれる。
【００３５】
図５に示されるのは、図４に示されるバンクコントロール信号発生回路403に含まれ、図３に示されるセンスアンプ駆動トランジスタ613Nのゲートに与えられるセンスアンプ活性化信号SEの発生回路の420である。センスアンプ活性化信号発生回路420は、センスアンプ活性化信号SEを出力するトライステートバッファ421、このトライステートバッファ421の出力がハイインピーダンス状態の時にハイインピーダンス状態前の出力論理を維持するラッチ回路422、信号ACT、COLBA、WREを受ける３入力ANDゲート423、このANDゲート423の出力をゲートに受け、電源電位ノードVccとラッチ回路422のＨレベル電位を供給する電源ノードVctとの間に接続されたＰチャンネル型トランジスタ424P、ANDゲート423の出力を反転するインバータ423I、このインバータ423Iの出力をゲートに受け中間電位ノードVref1（Vss＜Vref1＜Vcc）とラッチ回路422のＨレベル電位を供給する電源ノードVctとの間に接続されたＰチャンネル型トランジスタ425Pを含む。トライステートバッファ421は、信号ACT、SOEを入力とする２入力NANDゲート421A、信号SOE、PCを入力とする２入力NANDゲート421B、インバータ421I、電源電位ノードVccとトライステートバッファ421の出力ノードの間に接続され、ゲートにNANDゲート421Aの出力を受けるＰチャンネル型トランジスタ421P、接地電位ノードVssとトライステートバッファ421の出力ノードの間に接続されゲートにNANDゲート421Bの出力を受けるＮチャンネル型トランジスタ421Nを含む。
【００３６】
図６は、図５に示されるトライステートバッファ421の出力ノードに接続されたラッチ回路422の詳細を示す回路図である。ラッチ回路422は、電源ノードVctと出力ノードの間に並列接続された２つのＰチャンネル型トランジスタ22P1、22P2と、出力ノードと接地電位ノードVssの間に直列に接続された２つのＮチャンネル型トランジスタ22N1、22N2からなるNANDゲート422Aと、NANDゲート422Aの出力ノードが各々のゲートに接続され、電源ノードVctと接地電位ノードVssの間に直列接続されたＰチャンネル型トランジスタ22P3とＮチャンネル型トランジスタ22N3からなるインバータ422Bを含む。
【００３７】
次に動作について説明する。図７に示されるのはＳＤＲＡＭ1000の動作を示すタイミング図である。ここに示されるものは、特に図４に示されたコマンドデコーダ300、コントロール信号発生回路400内の共通コントロール信号発生回路401、及びバンクコントロール信号発生回路403の関係を説明するためのタイミング図である。
【００３８】
まず、バンク０にロウ系アドレス選択のアクセスが行われると、入力された外部制御信号をコマンドデコーダ300がデコードして、バンク０のロウ系にアクセスが行われたことを判定すると信号ROWHITが発生される。さらに、共通コントロール信号発生回路401は、この信号ROWHITを受け、ロウ系の動作のトリガーとなる信号、例えば信号RXT、EEQ、SOEを発生する。さらに、このロウ系へのアクセスはバンク０に対してのアクセスなので、これらの共通コントロール信号発生回路401からの出力とバンクデコーダ370からのバンク０選択信号BANK0によって、バンク０に対応するバンクコントロール信号発生回路403から実際にバンク内のロウ系動作を制御する信号、例えば、信号ACT、MWLが活性化される。
【００３９】
次に、バンク０に書き込みアクセスが行われると、コマンドデコーダ300がこれを判定し、信号COLBA、WRITEが発生される。そして、バンクコントロール信号発生回路403からバンク０に対応する書き込み制御信号WREが活性化され、バンク０での書き込み動作が実施される。次に、バンク３にロウ系アドレス選択のアクセスが行われると信号ROWHITが発生され、バンク０の場合と同様に共通コントロール信号発生回路401からロウ系の動作のトリガーとなる信号、例えば信号RXT、EEQ、SOEを発生する。これとバンク3選択信号BANK3に応じてバンク３に対応するバンクコントロール信号発生回路403から実際にバンク内のロウ系動作を制御する信号が活性化される。ただし、図７に示されるのはバンク０に対応するバンクコントロール信号発生回路403からの出力信号のみであるのでこれらの信号には変化がない。
【００４０】
次に、バンク０にプリチャージアクセスが行われるとコマンドデコーダ300からデコード信号PREが発生され、図示しないトリガー信号を介して、バンク０に対応するバンクコントロール信号発生回路403からプリチャージ信号PCが出力され、バンク０のプリチャージが行われる。すなわちバンク０の活性化が終了する。
【００４１】
図８は、図７に示されるT1期間の図５に示されるセンスアンプ活性化信号発生回路420、図３に示されるセンスアンプ614SA、及びその周辺の動作を示す図タイミング図である。ここでは、センスアンプ614SAに接続されるビット線対にローカルI/OバスL-I/OからI/Oスイッチ回路617SWを介して転送されてくるデータ、すなわち書き込みデータが、既にそのセンスアンプ614SAに保持されているデータとは異なる場合、すなわち、逆の場合を表したタイミング図である。以下図８に基づいてワード線WL0Lとビット線BL0Lの交点に設けられたメモリセルM.Cに対するデータのセンスアンプ614SAでの読み出し、書き込み動作について説明する。
【００４２】
時刻T10以前にワード線WL0Lが駆動され、メモリセルM.Cのデータに応じて左側のビット線対BL0L、/BL0Lに電位差が生じる。この左側ビット線対BL0L、/BL0Lの電位差が、選択ゲート612Lを介して共通ビット線対BL0、/BL0に伝えられる。そして、この電位差をセンスアンプ614SAで検知増幅するために、センスアンプ駆動トランジスタ613Nのゲートに与えられるセンスアンプ活性化信号SEが活性電位Vccとなり、センスアンプ駆動トランジスタ613Pのゲートに与えられるセンスアンプ活性化信号/SEは、その活性電位Vssとなる。そして、センスアンプ614SAは検知増幅後、その値、すなわち論理を保持した状態となる。この状態は、センスアンプ614SAによるメモリセルデータの読み出し動作が行われた状態に匹敵する。
【００４３】
また、センスアンプ活性化信号発生回路420においては、共通コントロール信号発生回路401からのセンスアンプ活性化トリガー信号SOEがＨレベルになるとトライステートバッファ421のＰチャンネル型トランジスタ421Pが導通して、このトライステートバッファ421の出力がＨレベル、すなわちVccレベルとなり、この論理がラッチ回路422で保持される。その後、信号SOEがＬレベルに変化しても、センスアンプ活性化信号SEは、このラッチ回路422によりＨレベル、すなわち電源電位Vccのレベルが保持される。尚、センスアンプ駆動トランジスタ613Pのゲートに与えられるセンスアンプ活性化信号/SEは、センスアンプ活性化信号SEの活性化とほぼ同時、または、やや遅れぎみに活性化され、非活性状態では電源電位Vcc、活性状態では接地電位Vssとなる従来どおりの動作をするとする。
【００４４】
時刻T10になると書き込み制御信号WREが活性化される。これに応じて図５に示されるセンスアンプ活性化信号発生回路420のANDゲート423の出力がＨレベルとなりトランジスタ424Pが非導通となり、ラッチ回路422の電源ノードVctと電源電位ノードVccが電気的に切り離される。代わってANDゲート423の出力をインバータ423Iで反転した信号をゲートに受けるＰチャンネル型トランジスタ425Pが導通してラッチ回路422の電源ノードVctと中間電位ノードVref1が電気的に接続されるので、センスアンプ活性化信号SEのＨレベル、すなわち活性化電位がVref1となる。センスアンプ614SAは、センスアンプ駆動トランジスタ613Nのゲート電位が電源電位Vccから中間電位Vref1に変化しても、既にデータの増幅は完了しているのでビット線対の電位に大きな影響はない。
【００４５】
時刻T11になるとローカルI/OバスL-I/Oに書き込みデータが送られてくる。時刻T12になるとコラムデコーダ630からのコラム選択信号CSLが活性化される。この信号CSLの活性化によってI/Oスイッチ回路617SWが導通し、ローカルI/OバスL-I/OのI/O線対の書き込みデータがセンスアンプ614SAに接続される共通ビット線対BL0、/BL0に転送される。時刻T13になるとこの転送された書き込みデータに従ってビット線対のデータ、すなわち、センスアンプ614SAに保持されていたデータが強制的に反転され始めるが、この時、センスアンプ駆動トランジスタ613Nのゲートに与えられるセンスアンプ活性化信号SEの電位は中間電位Vref1であるから、センスアンプ駆動トランジスタ613Nのオン抵抗がセンスアンプ活性化信号SEの電位がVccであるセンスアンプの読み出し動作時、すなわち時刻T10以前に比べて実質的に高くなっている。ただし、オフにはなっていない。そのため、センスアンプ614SAの２つのＮチャンネル型トランジスタSA1N、SA2Nの接続ノード（以下Ｎチャンネル側ソースノードと称す）に与えられるセンスアンプ614SAの駆動電源の供給能力、すなわちセンスアンプ614SAのＮチャンネル側駆動能力が時刻T10以前に比べ低下している。このためにI/O線対からの転送データによるビット線対の強制的なデータ反転に抵抗するセンスアンプ614SAの抵抗力が弱まり、センスアンプ614SAのデータ反転、すなわち、ビット線対BL0、/BL0のデータ反転の速度が早くなる。要するにデータの書き込みが高速化される。時刻T14になるとコラム選択信号CSLが非活性化されI/O線対とビット線対BL0、/BL0が切り離される。尚、図８中Vaで表されるのは、センスアンプ駆動トランジスタ613Nのオン抵抗上昇のためにセンスアンプ614SAとセンスアンプ駆動トランジスタ613Nの接続ノードの電位が電源供給線Vsの電位Vssと等しくならずにういている分の電圧を示している。
【００４６】
時刻T15になり信号WREが非活性化される。これに応じて図５に示されるセンスアンプ活性化信号発生回路420のANDゲート423の出力をインバータ423Iで反転して受けるＰチャンネル型トランジスタ425Pが非導通となりラッチ回路422の電源ノードVctと中間電位ノードVref1が電気的に切り離される。一方、ANDゲート423の出力をゲートに受けるＰチャンネル型トランジスタ424Pが導通してラッチ回路422の電源ノードVctと電源電位ノードVccが電気的に接続される。そのためセンスアンプ活性化信号SEのＨレベルの電位が中間電位Vref1から電源電位Vccにもどり、センスアンプ614SAの駆動能力およびデータ保持能力が時刻T10以前にもどる。
【００４７】
以上のように、センスアンプ614SAのＮチャンネル側ソースノードに駆動電源を供給するセンスアンプ駆動トランジスタ613Nのゲート電位を書き込み動作時に読み出し動作時に比べて低くすることによって、センスアンプ駆動トランジスタ613Nのオン抵抗を高め、センスアンプ614SAの駆動能力を書き込み動作時に読み出し動作時に比べ弱くすることができる。駆動能力が弱くなると、センスアンプ614SAに保持されていたデータを書き込み動作時に反転させることが容易となり、この反転を高速に行うことができる。すなわち、センスアンプ614SAへの書き込みの高速化を図ることができる。言うまでもなく、センスアンプ614SAへ書き込みが高速化され、ビット線対BL0、/BL0のデータが高速に反転されれば、コラム選択信号CSLの非活性化を早く行うこと、すなわち、図８における時刻T12から時刻T14までの時間を短縮できるので、以後の制御信号のタイミングを順次はやめることが可能となり、しいては半導体記憶装置全体の書き込み速度の高速化につながる。
【００４８】
実施の形態２．
この実施の形態２において実施の形態１と異なるのは、書き込み動作時に電位変化する信号をセンスアンプ活性化信号SEの代わりにセンスアンプ駆動トランジスタ613Pのゲートに与えられるセンスアンプ活性化信号/SEとした点である。以下この異なる点について説明する。
【００４９】
図９は、この発明の実施の形態２のセンスアンプ活性化信号発生回路430の回路図である。この回路は図３に示されるセンスアンプ駆動トランジスタ613Pのゲートに与えられるセンスアンプ活性化信号/SEの発生回路である。センスアンプ活性化信号発生回路430は、センスアンプ活性化信号/SEを出力するトライステートバッファ431、このトライステートバッファ431の出力がハイインピーダンス状態の時にハイインピーダンス状態前の出力論理を維持するラッチ回路432、信号ACT、COLBA、WREを受ける３入力ANDゲート433、ANDゲート433の出力を反転するインバータ433I、さらにこのインバータ433Iの出力を反転するインバータ434I、接地電位ノードVssとラッチ回路432のＬレベル電位を供給する電源ノードVstとの間に接続されたＮチャンネル型トランジスタ434N、このインバータ434Iの出力をゲートに受け中間電位ノードVref2とラッチ回路432のＬレベル電位を供給する電源ノードVstとの間に接続されたＮチャンネル型トランジスタ435Nを含む。トライステートバッファ431は、信号ACT、PCを入力とする２入力NANDゲート431A、信号SOE、ACTを入力とする２入力NANDゲート431B、インバータ431I、電源電位ノードVccとトライステートバッファ431の出力ノードの間に接続されゲートにNANDゲート431Aの出力を受けるＰチャンネル型トランジスタ431P、接地電位ノードVssとトライステートバッファ431の出力ノードの間に接続されゲートにインバータ431Iの出力を受けるＮチャンネル型トランジスタ431Nを含む。
【００５０】
図１０は、図９に示されるトライステートバッファ431の出力ノードに接続されたラッチ回路432の詳細を示す回路図である。ラッチ回路432は、電源電位ノードVccと出力ノードの間に並列接続された２つのＰチャンネル型トランジスタ32P1、32P2と、出力ノードと電源ノードVstの間に直列に接続された２つのＮチャンネル型トランジスタ32N1、32N2からなるNANDゲート432Aと、NANDゲート432Aの出力ノードが各々のゲートに接続され、電源電位ノードVccと電源ノードVstの間に直列接続されたＰチャンネル型トランジスタ32P3とＮチャンネル型トランジスタ32N3からなるインバータ432Bを含む。
【００５１】
次に動作について説明する。実施の形態２においては、センスアンプ駆動トランジスタ613Nのゲートに与えられるセンスアンプ活性化信号SEは、非活性状態では接地電位Vss、活性状態では電源電位Vccとなる従来どおりの動作をするとし、実施の形態１と異なるセンスアンプ活性化信号発生回路430の動作について説明する。センスアンプ活性化信号発生回路430においては、共通コントロール信号発生回路401からのセンスアンプ活性化トリガー信号SOEがＨレベルになるとトライステートバッファ431のＮチャンネル型トランジスタ431Nが導通して、このトライステートバッファの出力がＬレベル即ちVssレベルとなり、この論理がラッチ回路432で保持される。その後、信号SOEがＬレベルに戻っても、センスアンプ活性化信号/SEは、このラッチ回路432によりＬレベル、すなわち接地電位Vssのレベルに保持される。
【００５２】
書き込み制御信号WREが活性化されると、これに応じて図９に示されるセンスアンプ活性化信号発生回路430のANDゲート433の出力がＨレベルとなりインバータ433Iで反転出力され、この出力を受けるトランジスタ434Nが非導通となり、ラッチ回路432の電源ノードVstと接地電位ノードVssが電気的に切り離される。代わってインバータ434Iの出力信号をゲートに受けるＮチャンネル型トランジスタ435Nが導通してラッチ回路432の電源ノードVstと中間電位ノードVref2が電気的に接続されるので、センスアンプ活性化信号/SEのＬレベルの電位、すなわち活性電位がVref2（Vss＜Vref2＜Vcc）となる。
【００５３】
以上のように、実施の形態２においては、センスアンプ駆動トランジスタ613Pのゲート電位を接地電位Vssから中間電位Vref2に上昇させて、このセンスアンプ駆動トランジスタ613Pのオン抵抗を上昇させ、センスアンプ614SAのＰチャンネル側の駆動電源の供給能力を低下させている。これによりデータの書き込みの高速化を行っている。
【００５４】
さらに、いうまでもなく実施の形態１のセンスアンプ活性化信号発生回路420をさらに備えれば、センスアンプ駆動トランジスタ613Nと613Pの各々に与えられるセンスアンプ活性化信号SE、/SEの両方の活性化電位をともに制御して、センスアンプ駆動トランジスタ613Nと613Pのオン抵抗を共に書き込み時に高くすることも可能である。
【００５５】
実施の形態３．
図１１は、この発明の実施の形態３のメモリセルアレイ611L、611Rとその間に配置されたセンスアンプ等の詳細を示した回路図である。図において実施の形態１および２に示される構成と異なる部分は、センスアンプ614SAの２つのＰチャンネル型トランジスタSA1P、SA2Pの接続ノード（以下Ｐチャンネル側ソースノードと称す）と電源供給線Vcとの間に接続されるセンスアンプ駆動トランジスタが、実施の形態３においてはＮチャンネル型トランジスタ613NNである点と、Ｐチャンネル側、Ｎチャンネル側ソースノードを各センスアンプで共通に接続している（以下この共通接続ノードをSP、SNと称す）点であり、さらに、このセンスアンプ駆動トランジスタ613NNがＮチャンネル型トランジスタとなったことによりセンスアンプ活性化信号発生回路の構成がことなる。以下この異なる点について説明する。
【００５６】
図１２は図１１に示されるセンスアンプ駆動トランジスタ613NNのゲートに与えられるセンスアンプ活性化信号SE1を発生するセンスアンプ活性化信号発生回路440の構成を示す回路図である。図において、センスアンプ活性化信号発生回路440は、中間電圧Vref3（Vss＜Vref3＜Vcc）とノードSPの電位を比較しその値が等しくなるようにセンスアンプ駆動トランジスタ613NNのゲート電位、即ちセンスアンプ活性化信号SE1の電位を制御する比較回路441、センスアンプ活性化信号SEの論理を反転させるインバータ442I、このインバータ442Iの出力と書き込み信号WREを入力とする２入力NORゲート443、そのNORゲート443の出力を反転出力するインバータ443I、インバータ443Iの出力をゲートに受け電源電位Vccより高い電位である昇圧電源電位Vppを供給するノードVppと比較回路441の電源ノードVdtと間に接続され、書き込み動作時以外に導通して比較回路441の電源として昇圧電位Vppを供給するＰチャンネル型トランジスタ444、書き込み信号WREを反転するインバータ445I、電源電位ノードVccと比較回路441の電源ノードVdtとの間に直列接続され書き込み動作時に比較回路の電源として電源電位Vcc以下の電位を供給するＰチャンネル型トランジスタ445、446を含む。
【００５７】
比較回路441は、比較回路の電源ノードVdtと接地電位ノードVssの間に直列接続されたＰチャンネル型トランジスタ41P1、Ｎチャンネル型トランジスタ41N1、同じく電源ノードVdtと接地電位ノードVssの間に直列接続されたＰチャンネル型トランジスタ41P2、Ｎチャンネル型トランジスタ41N2を含み、Ｐチャンネル型トランジスタ41P1のゲートにセンスアンプ614SAのＰチャンネル側ソースノードSPの電位を受け、Ｐチャンネル型トランジスタ41P2のゲートに中間電位Vref3を受け、Ｐチャンネル型トランジスタ41P1とＮチャンネル型トランジスタ41N1の接続ノードからセンスアンプ駆動トランジスタ613NNのゲートに与えられるセンスアンプ活性化信号SE1が発生される。
【００５８】
次に動作について説明する。図１３は実施の形態３における動作を示したタイミング図である。
【００５９】
時刻T20に左右選択信号BLIRが非活性化され右側のメモリセルアレイ611R内のビット線対BL0R、/BLORと共通ビット線対BL0、/BL0が電気的に切り離される。センスアンプ614SAに接続される共通ビット線対BL0、/BL0と左側のメモリセルアレイ611L内のビット線対BL0L、/BL0Lは、電気的に接続されている。各共通ビット線対BL1、/BL1、BL2、/BL2についても同様の状態で、右側のメモリセルアレイ611Rの対応するビット線対BL1R、/BL1R、BL2R、/BL2Rとそれぞれ電気的に切り離される。以後共通ビット線対BL0、/BL0とそれに対応する部分を例として説明する。時刻T21にワード線が駆動されるとメモリセルM.Cのデータに応じてビット線対BL0L、/BL0Lから共通ビット線対BL0、/BL0にメモリセルM.Cのデータに応じた電位差が伝わり共通ビット線対BL0、/BL0間に微妙な電位差が生じる。
【００６０】
時刻T22になるとこの共通ビット線対BL0、/BL0間の電位差をセンスアンプ614SAで検知増幅するために、センスアンプ614SAが活性化される。すなわち、センスアンプ活性化信号SE、SE1が活性化され、センスアンプ駆動トランジスタ613N、613NNが導通してセンスアンプ614SAのＰチャンネル側ソースノードSP、Ｎチャンネル側ソースノードSNに各々電源供給配線Vs、Vcから駆動電源が供給される。センスアンプ活性化信号SEが活性化されるとインバータ442Iで反転されNORゲート443に入力される。書き込み信号WREは活性化されていないのでNORゲート443の出力はＨレベルとなりインバータ443Iで反転され、Ｐチャンネル型トランジスタ444を導通させるので比較回路441の電源ノードVdtの電位は昇圧電位Vppとなる。さらに、センス活性化初期時は、センスアンプのＰチャンネル側ソースノードSPと中間電位Vref3の電位差が大きいので、いち早くノードSPの電位と中間電位ノードVref3を等しくするよう比較回路441がＰチャンネル側センスアンプ活性化信号SE1の活性化電位を高くして、センスアンプ駆動トランジスタ613NNのオン抵抗を低くし、電源供給配線Vcからセンスアンプ614SAへの電源供給能力を大きくする。そしてノードSPの電位が中間電位Vref3近づくにつれてセンスアンプ活性化信号SE1の電位は低くなり、センスアンプ駆動トランジスタ613NNのオン抵抗が高くなり、センスアンプ614SAへの電源供給能力を低下させていく。
【００６１】
時刻T23に書き込み信号WREが活性化されるとローカルI/OバスL-I/OのI/O線対に書き込みデータが現れる。一方、この書き込み信号WREの活性化によってセンスアンプ活性化信号発生回路440の比較回路441の電源ノードVdtに接続されるＰチャンネル型トランジスタ444が非導通となり、代わりに、書き込み信号WREをインバータ445Iによって反転させた信号をゲートに受けるＰチャンネル型トランジスタ445が導通する。故に、比較回路441の電源ノードVdtへ電源電位Vccよりダイオード接続されたＰチャンネル型トランジスタ446のしきい値電圧分低い電位、すなわちVcc-Vthの電位が導通したＰチャンネル型トランジスタ445を介して供給される。時刻T23には、既に、ノードSPの電位は中間電位Vref3と等しくなっているのでセンスアンプ駆動トランジスタ613NNのオン抵抗は高く、センスアンプ614SAの駆動能力は低下している状態にある。そこへ図示しないコラム選択線CSLが活性化されるとI/Oスイッチ回路617SWを介して共通ビット線対BL0、/BL0に書き込みデータが転送されて共通ビット線対BL0、/BL0の論理の反転を早く行うことができる。この時、比較回路441の電源ノードVdtの電位がVcc-Vthであるため、センスアンプ活性化信号SE1自身の電位も低下させてあるので、より一層早くビット線対のデータ反転が実現される。時刻T24になると書き込み信号WREが非活性化され比較回路441の電源ノードVdtの電位は昇圧電位Vppにもどる。
【００６２】
以上のように、この実施の形態３における半導体記憶装置では、センスアンプ活性化信号発生回路440にセンスアンプ614SAのＰチャンネル側ソースノードSPの電位と中間電位Vref3を比較して、両電位が等しくなるようにセンスアンプ駆動トランジスタ613NNのゲート電位を制御するように比較回路441を設けたので、センス活性化初期にセンスアンプの駆動能力を高くし、書き込み動作が行われるころにはセンスアンプ駆動能力を低下させることができ、書き込み動作の高速化が図れる。さらに、この比較回路441の電源ノードVdtの電位を書き込み動作時に電源電位Vcc−Vthに低下させることにより、書き込み動作時のセンスアンプ駆動能力の一層の低下が可能となり、高速化を一段と進めることができる。
【００６３】
また、Ｎチャンネル側ソースノードとＰチャンネル側ソースノードを複数のセンスアンプ614SAに共通に設けることにより、センスアンプ駆動トランジスタ613N、613NNとセンスアンプ614SAの対応関係を図１１に示されるように１対１にする以外にも、例えば、図１４に示されるように複数のセンスアンプ614SAに共通してセンスアンプ駆動トランジスタ613NNを設けるような構成にすることも可能である。
【００６４】
実施の形態４．
図１５は、この発明の実施の形態４のメモリセルアレイ611L、611Rとその間に配置されたセンスアンプ等の詳細を示した回路図である。図において実施の形態３に示される構成と異なる部分は、短絡回路450を設けた点である。実施の形態４の短絡回路450は、センスアンプ活性化信号SE及びSE1の電位を左右選択信号BLILまたはBLIRと短絡させることによりセンスアンプ活性化信号SE及びSE1の電位の制御を行い、センス駆動トランジスタ613N、613NNのセンス駆動能力、すなわち、電源供給能力の制御を行っている。以下この異なる点を説明する。
【００６５】
図１６は図１５に示される短絡回路450の回路図である。信号BSR、BSLは各々左右選択信号BLIL、BLIRの前段の信号である。すなわち、信号BSR、BSLのを各々反転したものが左右選択信号BLIL、BLIRである。また、信号MSEは、共通コントロール信号発生回路401から発生され、センスアンプ活性化タイミングのトリガーとなるトリガー信号SOEに応答して発生されるバンク別センスアンプ活性化のタイミング制御のメイン信号を示す。短絡回路450は、信号MSEを受け反転するインバータ451I、信号MSEの非活性から活性化への変化に応じてセンスアンプ活性化初期に一定期間T3のパルス信号を発生するパルス発生回路451、このパルス信号を反転するインバータ452I、453I、454I、455I、信号BSRを受け信号BLILを出力しインバータ452Iの出力によってハイインピーダンス状態になるトライステートバッファ452、インバータ451Iの出力を受け信号SEを出力しインバータ453Iの出力によってハイインピーダンス状態になるトライステートバッファ453、インバータ451Iの出力を受け信号SE1を出力しインバータ454Iの出力によってハイインピーダンス状態になるトライステートバッファ454、信号BSLを受け信号BLIRを出力しインバータ455Iの出力によってハイインピーダンス状態になるトライステートバッファ455、パルス発生回路451の出力と信号BSLを入力とする２入力ANDゲート459L、パルス発生回路451の出力と信号BSRを入力とする２入力ANDゲート459R、ANDゲート459Lの出力に応答して信号BLILと信号SEを短絡させるスイッチ456、パルス発生回路451の出力に応答して信号SEとSE1を短絡させるスイッチ457、ANDゲート459Rの出力により信号BLIRと信号SE1を短絡させるスイッチ457を含む。
【００６６】
図１７は、図１６に示される各トライステートバッファに共通の回路図である。ここで信号/HIZはこのトライステートバッファ452の出力をハイインピーダンス状態にする信号であり、例えば図１６に示されるトライステートバッファ452においてはインバータ452Iの出力が入力される。さらに信号INは、トライステートバッファへの入力信号であり、例えば図１６に示されるトライステートバッファ452においては信号BSRに相当する。トライステートバッファは、信号INと信号HIZを入力とする２入力NAND回路52B、信号INの出力を反転するインバータ52AI、インバータ52AIの出力と信号/HIZを入力とする２入力NANDゲート52A、NANDゲート52Bの出力を反転するインバータ52BI、インバータ52BIの出力をゲートに受けトライステートバッファの出力ノードと接地電位ノードVssの間に接続されたＮチャンネル型トランジスタ52N、NANDゲート52Aの出力をゲートに受け電源電位ノードVccとトライステートバッファ452の出力ノードの間に接続されたＰチャンネル型トランジスタ52Pを含む。ただし、図１６に示されるトライステートバッファ454はＮチャンネル型トランジスタ613NNのゲートに与えられるセンスアンプ活性化信号SE1を出力するので、このセンスアンプ活性化信号SE1を出力するトライステートバッファ454のＰチャンネル型トランジスタ52Pは電源電位ノードVccの代わりに、昇圧電位ノードVppに接続される。
【００６７】
次に動作について説明する。図１８は、この実施の形態４の動作を示すタイミング図である。時刻T30に左右選択信号BLIRが非活性化され右側のメモリセルアレイ内のビット線対BL0R、/BLORと共通ビット線対BL0、/BL0が電気的に切り離される。すなわち、センスアンプ614SAに接続される共通ビット線対BL0、/BL0と左側のメモリセルアレイ611L内のビット線対BL0L、/BL0Lが電気的に接続されている状態となる。時刻T31にワード線WL0Lが駆動されるとメモリセルM.Cのデータに応じて共通ビット線対BL0、/BL0間に微小な電位差が生じる。時刻T32になるとこの共通ビット線対BL0、/BL0間の電位差をセンスアンプ614SAで検知増幅するタイミング制御信号MSEが活性化される。短絡回路450に含まれるパルス発生回路451から一定期間T3の間Ｈレベルを保持したパルス信号が発生され、これを各インバータで反転した信号が各トライステートバッファ452、453、454、455に入力され、各トライステートバッファの出力がハイインピーダンス状態となる。これと同時にスイッチ456、457がオンして信号BLIL、SE1、SEが短絡される。これらの信号の短絡によって各信号は、短絡前の電位、およびその信号配線の負荷容量等の比率によって決定される中間電位Vref4（Vss＜Vref4＜Vpp）になる。信号BLILが、昇圧電位Vppより電位Vref4に低下するとビット線対BL0L、/BL0Lと共通ビット線対BL0、/BL0が電気的に切り離され、センスアンプ614SAの負荷容量が小さくなる。一方、これと同時にセンスアンプ活性化信号SE及びSE1が接地電位Vssから中間電位Vref4に上昇するのでセンスアンプ614SAが活性化され始める。
【００６８】
時刻T33になるとパルス信号が非活性となり短絡回路450のスイッチ456、457がオフする。同時に、各トライステートバッファのハイインピーダンス状態は解除され、短絡されて中間電位Vref4となっていた各信号BLIL、SE1、SEが各々トライステートバッファ452、453、454からの出力に応じた電位となる。すなわち、信号BLILは昇圧電位Vppにもどり、ビット線対BL0L、/BL0Lと共通ビット線対BL0、/BL0が電気的に接続される。センスアンプ活性化信号SEは活性化電位である電源電位Vcc、SE1は活性化電位である昇圧電位Vppとなる。時刻T34になるとこの十分に活性化されたセンスアンプ活性化信号SE、およびSE1の電位に応じてビット線対BL0、/BL0の電位差増幅、すなわち、センスアンプ614SAの読み出し動作が完了する。
【００６９】
以上のように、この実施の形態４においては、センスアンプ活性化信号SE、およびSE1と、選択されているメモリセル側のビット線対と共通ビット線対を接続する選択信号BLILを短絡させることで、センスアンプの活性化初期時に、すなわち、センスアンプ活性化信号SE、SE1の活性化電位への変化と同時に、センスアンプに接続される共通ビット線対とメモリセルアレイに接続されるビット線対を電気的に切り離し、この切り離されたビット線対の容量負荷分だけ、センスアンプの駆動負荷を低減させることが可能となり、センス動作の高速化を図ることができる。
【００７０】
実施の形態５．
図１９は、この発明の実施の形態５のメモリセルアレイ611L、611Rとその間に配置されたセンスアンプ等の詳細を示した回路図である。図において実施の形態４に示される構成と異なる部分は、短絡回路460と、センスアンプ614SAのＰチャンネル側ソースノードに接続されるＰチャンネル側センスアンプ駆動トランジスタがＰチャンネル型トランジスタ613Pである点である。そしてこの短絡回路460がセンス活性化初期だけでなく、書き込み動作時にも２つのセンスアンプ活性化信号SE、/SEを短絡させるよう構成している。いうまでもなくＰチャンネル側センスアンプ駆動トランジスタをＰチャンネル型トランジスタで構成したので、このセンスアンプ活性化信号は活性化、非活性化時の実施の形態４とは論理を逆にした信号/SEとなる。以下この異なる点を説明する。
【００７１】
図２０は、実施の形態５における短絡回路460の構成を示す回路図である。この短絡回路460は、図１６に示される短絡回路450に加え、センスアンプ活性化信号/SEの活性、非活性の論理がセンスアンプ活性化信号SE1と逆であるためにトライステートバッファ454の入力の前段にインバータ461Iと、パルス信号発生回路451の出力であるパルス信号と、書き込み信号WREに応じて発生されるパルス信号WREEを入力とする２入力ORゲート461が加えられている。ただし、センスアンプ活性化信号/SEを発生するためのトライステートバッファ454の電源が昇圧電位Vppではなく電源電位Vccである。
【００７２】
次に動作について説明する。図２１は実施の形態５の動作を示すタイミング図である。図において、時刻T30から時刻T34までの動作は、センスアンプ活性化初期に短絡される各信号の電位、特に、センスアンプ活性化信号/SEの短絡前の電位がセンスアンプ活性化信号SE1とは異なる電位Vccであることと、その異なりにより、短絡時に信号の電位が実施の形態４とは異なる中間電位Vref5（Vss＜Vref5＜Vpp）となる。その他の動作は、ほぼ同様である。
【００７３】
時刻T35になると、書き込み信号WREが活性化される。これに応じて図示しないパルス回路から期間T4のパルス信号WREEが出力される。そして、このパルス信号WREEに応じて短絡回路460のORゲート461の出力がＨレベルとなり、スイッチ457が短絡される。図示しないローカルI/OバスL-I/OのI/O線対からスイッチ回路617SWを介して書き込みデータが共通ビット線対BL0、/BL0に転送され、共通ビット線BL0、/BL0の論理が反転される。時刻T36になると書き込み信号WREが非活性化され、書き込み動作が終了する。
【００７４】
以上のように書き込み動作時に、２つの相反する活性論理のセンス活性化信号SE、/SEを短絡させることにより、センスアンプ614SAへのデータの書き込み時のセンスアンプ614SAの駆動能力を低下させ、書き込み動作を高速化させることができる。
【００７５】
実施の形態６．
図２２は、この発明の実施の形態６のロジック内蔵型メモリを示すブロック図である。実施の形態６のロジック内蔵型メモリ2000は、複数のダイナミック型メモリを含む主記憶部であるDRAM部2001、DRAM部2001に記憶されたデータをチップ外部にシリアルに出力するビデオバッファ2002、DRAM部2001とのデータの授受を行いチップ外部に出力するSRAMバッファ2003、SRAMバッファ2003からのデータ及び外部からのデータの演算処理を行いSRAMバッファ2003に書き込む算術論理回路2004（以下ALUと称す）、および、内部動作制御回路2005を備える。内部動作制御回路2005は、外部からの種々の制御信号を受け、主にビデオバッファ2002の動作制御信号を発生するビデオコントローラ2006と、主にDRAM部2001の動作制御信号を発生するDRAMコントローラ2007と、及び主にSRAMバッファ2003とALU2004の動作制御信号を発生するSRAM/ALUコントローラ2008を含む。
【００７６】
さらに、このロジック内蔵型メモリ2000は、外部から与えられるクロック信号extCLKを受ける外部クロック信号入力端子2101、外部からの各種制御信号を各々受ける制御信号入力端子2102、各入力信号のＨレベルまたはＬレベルの判定基準電位となる電位Vrefを受ける基準電位入力端子2103、外部からDRAM部2001やSRAMバッファ2003のアドレスを指定するためのアドレス信号を受けるアドレス端子2104、ロジック内蔵型メモリ2000と外部とのデータの授受を行うデータ入出力端子2105を含む。尚、図２２において、各端子のバッファ部は省略されている。
【００７７】
図２３は、図２２に示されるDRAM部2001の主要部であるメモリ部の構成を示すブロック図である。ここに示されるメモリ部のデータ線の構成は、実施の形態１に示されたようなI/Oバス構成、すなわち、書き込みデータと読み出しデータが共に共通のデータ線上を伝送されるような構成ではなく、書き込みデータ専用バスと読み出しデータ専用バスに分れているI/O分離構成となっている。ただし、図２３において、読み出し専用バスは図示されていない。図２３において、2020は書き込み専用グローバルバスからのデータを保持するための保持回路、2030は保持回路2020からのデータを書き込み専用ローカルバスにドライブするためのライトドライバ、U00、U02、U04、U06、U10、U12、U14、U16は、複数のビット線対、複数のメモリセル、複数のセンスアンプ回路等を含むメモリユニットで、互いに同様の構成である。ここでライトドライバ2030は、書き込み時に特定のビットにのみ書き込みを行う、言い換えると、書き込み時に特定の指定された、すなわちマスクされたビットへの書き込みを実施しないような動作（以下ライトマスクモードと称す）の時にライトマスクモードを指示する信号、すなわち、マスクデータMD0、MD1に応じてハイインピーダンス状態となる。
【００７８】
図２４は、図２３に示されるメモリユニットU02の一部であるセンスアンプとビット線対及びローカルバスの構成を示す回路図である。この図は、実施の形態１において示したＳＤＲＡＭ1000の図３に対応するものであり、各対応箇所の符合は、図３中の最上位の桁の6を削除した符号で記されいる。図３と異なる部分は、上述のように、この実施の形態６では、データ線の構成がI/O分離構成になっている点である。そのため、共通ビット線対とローカルバス間のデータ転送のためのスイッチ回路が、共通ビット線対と書き込みローカルバスWDL0、/WDL0のデータ転送を可能とする書き込みスイッチ回路17SWWと、共通ビット線対と読み出しローカルバスRDL0、/RDL0のデータ転送を可能とする読み出しスイッチ回路17SWRとの２種類存在する。尚、図２４における書き込みローカルバスWDL、/WDL、及び読み出しローカルバスRDL、/RDLはビット線対と平行に配線されており、センスアンプ14SAと接続されているように見受けられるが、単にセンスアンプ14SA上を配線されるだけである。このような構成が可能であることは、半導体記憶装置の縦構造を考えればいうまでもないことである。
【００７９】
また、図２４において、左側ビット線の/BL0LとBL1Lの間のビット線対/BL0R、BL0Rは、隣接する左隣のメモリユニットの右側ビット線対に相当する。以下ビット線対/BL1LとBL2Lの間にはビット線対/BL1R、BL1Rが配線されるといったように同様続き、右側ビット線の/BL0RとBL1Rの間のビット線対/BL0L、BL0Lは、隣接する右隣のメモリユニットの左側のビット線対に相当する。このように、隣合うメモリユニットのビット線対が互い違いになるようにメモリユニットが、くし状に入り組んで配置されている。この図２４を念頭に再び図２３を参照すると、図２３においては、互い違いに配置されたメモリユニットの一つおきのユニットU00、U02、U04、U06に共通にデータ線WDLが接続されている構成が示されていることが理解できる。実際には、ユニットU01、U03、U05、U07がユニットU00、U02、U04、U06の間に存在するわけだが、図２３には、このユニットU01、U03、U05、U07と、これらに共通に接続されたデータ線、及びライトドライバ等が省略されている。
【００８０】
以上のようなI/O分離構成のメモリ部においても、センスアンプ14SAのＮチャンネル側ソースノードに駆動電源を供給するセンスアンプ駆動トランジスタ13Nのゲート電位を書き込み動作時に読み出し動作時に比べて低くすることによって、センスアンプ駆動トランジスタ13Nのオン抵抗を高め、センスアンプ14SAの駆動能力を書き込み動作時に読み出し動作時に比べ弱くすることができる。駆動能力が弱くなると、センスアンプ14SAに保持されていたデータを書き込み動作時に反転させることが容易となり、この反転を高速に行うことができる。すなわち、センスアンプ14SAへの書き込みの高速化を図ることができる。言うまでもなく、センスアンプ14SAへの書き込みが高速化され、ビット線対BL0、/BL0のデータが高速に反転されれば、書き込みコラム選択信号WCSLの非活性化を早く行うことができる。I/O分離構成は、そもそもI/Oバスが書き込みと読み出し動作において共通であるがためにおこる書き込み動作から読み出し動作への変化の準備期間（I/Oバスのプリチャージ期間）がサイクルタイムの短縮の鍵になっていたことを改善するため対策である。I/O分離構成によってある程度のサイクルタイムの改善がはかれるが、書き込み動作の高速化をはかれば、更なるサイクルタイムの改善が可能となる。
【００８１】
実施の形態７．
図２５は、この発明の実施の形態７のメモリユニットU02の一部を表す回路図である。実施の形態６と異なる部分は、センスアンプ駆動トランジスタ13N、13Pとセンスアンプ14SAの対応関係を図２４に示されるように１対１にするのではなく、１対２に構成した点である。また、メモリユニットU02の両隣のビット線対は省略してある。
【００８２】
このように構成したことで、レイアウト面積の縮小が可能となる。また、センスアンプ周辺は、一般に非常に厳しい設計ルールで密にレイアウトされている。故にレイアウト面積の縮小にまでは至らなくとも、少なくともセンスアンプ駆動トランジスタ配置部に余裕ができ、半導体記憶装置の製造過程における歩留りの向上を図ることができる。
【００８３】
実施の形態８．
図２６は、この発明の実施の形態８のメモリユニットU02の一部を表す回路図である。実施の形態６と異なる部分は、センスアンプ駆動トランジスタ13N、13Pとセンスアンプ14SAの対応関係を図２４に示されるように１対１にするのではなく、１対の書き込みローカルバスWDL0、/WDL0に対応する複数の共通ビット線対に各々対応するセンスアンプ14SAに対して、共通にセンスアンプ駆動トランジスタ13N、13P各１個設ける構成にした点である。以下この異なる点を説明する。
【００８４】
図２６において、書き込み動作時には書き込みコラム選択信号WCSL４つのうちの１つが選択され活性化される。この選択されたコラム選択信号よって書き込みスイッチ回路17SWWが導通し、書き込みローカルバスWDL0、/WDL0から書き込みデータが書き込みコラム選択信号WSCLによって選択された共通ビット線対BL0、/BL0に転送され、書き込みが行われる。書き込みデータが転送される共通ビット線対BL0、/BL0、及びその共通ビット線対BL0、/BL0に接続されるセンスアンプ14SAは、一対の書き込みデータ線対WDL0、/WDL0に対応して設けられた４つのセンスアンプ14SAの内の一つである。すなわち、書き込み時には、書き込みコラム選択信号WCSLによって、この４つのセンスアンプのうちの１つが間接的に選択され、書き込み動作が行われる。故に、このような対応関係でセンスアンプ駆動トランジスタを設けると、書き込み時に書き込み動作が行われるセンスアンプの駆動能力低下を効率よく行うことができると共に、センスアンプ駆動トランジスタの素子数の削減ができ、レイアウト面積の縮小が可能となる。さらに、センスアンプ駆動トランジスタ配置部に余裕ができ、半導体記憶装置の製造過程における歩留りの向上を図ることもできる。
【００８５】
実施の形態９．
図２７は、この発明の実施の形態９のメモリユニットU02の一部を表す回路図である。実施の形態８と異なる部分は、ライトマスクモード時に書き込み動作が禁止される特定ビットを指定するマスクデータに応じた信号MD0をゲートに受けセンスアンプ14SAのＰチャンネル側ソースノードと/MD信号配線の間に接続されたＰチャンネル型トランジスタMDPと、信号/MDをゲートに受けセンスアンプ14SAのＮチャンネル側ソースノードとMD信号配線の間に接続されたＮチャンネル型トランジスタMDNが新たに設けられている点である。
【００８６】
図２８は、保持回路2020とライトドライバ2030の構成を示す回路図である。保持回路2020は、データの保持部分2021と、書き込みグローバルバスG-Iからのデータを保持部分2021に転送するためのトランスファーゲート2024を含む。データ保持部分2021はインバータ2022と2023を含む。
【００８７】
ライトドライバ2030は、相補な書き込みローカルバスWDL、/WDLのうちの一方/WDLへのデータをドライブするドライバ部2030Aと、書き込みローカルバスの他方であるWDLへのデータをドライブするドライバ部2030Bと、これらのデータ線/WDLとWDLをプリチャージするための回路2030D、書き込み制御信号WREとマスクデータMD0を受け、ドライバ部2030Aおよび2030Bの出力をハイインピーダンス状態にする信号を出力するAND回路2030C、書き込み制御信号WREを反転するインバータ2035、このインバータ2035の出力を反転するインバータ2036を含む。
【００８８】
ドライバ部2030Aは、保持回路2021からの相補データとAND回路2030Cからの信号を受けるNAND回路2031、2032、NAND回路2032の出力を反転するインバータ2033、電源電位ノードVccと接地電位ノードVssの間に直列に接続されたＰチャンネル型トランジスタ2034PとＮチャンネル型トランジスタ2034Nを含む。さらに、WDLと/WDLのプリチャージ回路2030Dは、各々が並列接続されたＰチャンネル型トランジスタとＮチャンネル型トランジスタからなるトランスファーゲート2037、2038、2039を含み、トランスファーゲート2037は書き込みローカルバス/WDLとWDLの間に接続され、トランスファーゲート2038、2039は、書き込みローカルバス/WDLとWDLの間に直列に接続され、その接続ノードにビット線対のプリチャージ電位と等しい電位が与えられ、書き込みローカルバスのプリチャージ電位レベルが与えられる。
【００８９】
このように構成して、書き込みローカルバスWDL、/WDLのプリチャージ電位をビット線のプリチャージ電位に揃えることで、ライトマスクモード時に書き込みローカルバスがフローティング状態になって、書き込みコラム選択WCSLが活性化された際のセンスアンプノードに与える影響を極力小さくすることができる。さらに、マスクデータにより指定されたビットに対応するアドレスのトランジスタMDP、MDNが導通してセンスアンプの両ソース線インピーダンスを低くすることができる。一方、書き込み動作が行われるセンスアンプの駆動能力が低下されるので、図２８に示されるようなライトドライバ2030においては、ドライバ部2030A、2030Bの電源電位ノードVccと接地電位ノードVssの電位差を小さくすることも可能となる。これは、書き込み動作が行われるセンスアンプの駆動能力を低下させているので、ライトドライバ部のドライブ能力、駆動能力下げても十分にセンスアンプに保持されたデータの書き変えが可能となるためである。
【００９０】
実施の形態１０．
図２９は、この発明の実施の形態１０のメモリユニットU02の一部を表す回路図である。実施の形態８と異なる部分は、マスクデータ線MD0が配線され、このライトマスクデータ線MDOとゲートが接続され、書き込みスイッチ回路17SWWと共通ビット線対の間に並列に接続されたマスクスイッチ回路18MDが設けられている点である。そしてこのマスクデータ線MD0に対応する１つのメモリユニット内の複数のセンスアンプ14SAに共通に１対のセンスアンプ駆動トランジスタ13P、13Nが設けられている。この実施の形態１０においては、図２３に示されるように１つのマスクデータ線には、４対のローカルバス/WDL、WDLが対応し、さらに、この４対のローカルバス/WDL、WDLには各々４つのセンスアンプ14SAが対応している。故に、この実施の形態においては、１６のセンスアンプ14SAに共通に各１つのセンスアンプ駆動トランジスタ13P、13Nが設けられている。このように構成すると素子数の削減ができ、レイアウト面積の縮小が可能となる。
【００９１】
尚、実施の形態１から５においてはＳＤＲＡＭ、実施の形態６から１０においてはロジック内蔵メモリのDRAM部について説明したが、ＳＤＲＭにおけるメモリアレイ構成及びデータ線構成をロジック内蔵メモリのDRAM部に適用することも、逆にロジック内蔵メモリのDRAM部におけるメモリアレイ構成及びデータ線構成をＳＤＲＡＭに適用することも可能である。さらに、これらのメモリに限られるものでもなく、例えば、ＣＤＲＡＭ等にも適用できる。また、実施の形態６から１０における構成にも、実施の形態２から５のセンスアンプ駆動トランジスタのゲート電位の制御を適用できることはいうまでもない。
【００９２】
【発明の効果】
以上のように、この発明による半導体記憶装置は、センスアンプと第１電源供給配線との間に接続された第１のセンスアンプ駆動トランジスタに与えられる第１のセンスアンプ活性化信号の電位を制御して、第１のセンスアンプ駆動トランジスタのオン抵抗を書き込み動作時に読み出し動作時よりも高くするようにしたので書き込み動作時のセンスアンプの駆動能力が読み出し動作時よりも低下し、書き込みデータに応じてセンスアンプに保持されているデータを反転しやすくすることができるのでセンスアンプの書き込み動作、すなわち、センスアンプに接続されるビット線対のデータ反転にかかる時間が短縮できる。
【００９３】
さらに、センスアンプの接地電位側の駆動能力を低下させることができる。
【００９４】
さらに、センスアンプ活性化信号発生回路をトライステートバッファで構成し、その出力がハイインピーダンス状態になる時は、このハイインピーダンス状態前の出力論理を保持して出力するラッチ回路を設け、さらに、このラッチ回路の電源ノードを書き込み動作時に第１の電源電位にかわり第１の中間電位を供給することでセンスアンプ活性化信号の論理をラッチ回路に保持したまま活性化電位を変化させてセンスアンプ駆動トランジスタのオン抵抗を制御し、書き込み動作時のセンスアンプの駆動能力を低下させることができる。
【００９５】
さらに、センスアンプ活性化信号発生回路に、読み出し動作時には第１の電源電位より高い電位を電源とし、書き込み動作時には第１の電源電位より低い電位を電源とし、第１のセンスアンプ駆動トランジスタとセンスアンプの接続ノードの電位と第２の中間電位を比較する比較回路を備え、両電位が等しくなるように第１のセンスアンプ駆動トランジスタのゲート電位を制御するので、センス初期からセンスアンプの活性化への進行に応じて徐々に第１のセンスアンプ駆動トランジスタのオン抵抗を上げることができ、センスアンプの駆動能力のセンスアンプ活性化初期には大きく、徐々に低下していくという理想的な変化を得ることができる。
【００９６】
また、第１、第２のセンスアンプ活性化信号をともに制御することで、書き込み動作時のセンスアンプの駆動能力のより一層の低下を、センスアンプ駆動電源の両側でバランスよく行うことができる。
【００９７】
さらに、第１、第２のセンスアンプ活性化信号が相反する論理である時は、この２つの信号を書き込み動作時に短絡させることにより、センスアンプの駆動能力の低下を、センスアンプのＮチャンネル側、Ｐチャンネル側の両方で同様に行いうことができる。
【０１０３】
また、この発明に係る半導体記憶装置は、複数のセンスアンプに対してゲートに第１のセンスアンプ活性化信号を受ける少なくとも１つの第１のセンスアンプ駆動トランジスタと、ゲートに第２のセンスアンプ活性化信号を受ける少なくとも１つの第２のセンスアンプ駆動トランジスタを設けることにより、センスアンプ活性化信号の活性電位をデータ線対の電位差を検知増幅する時、即ちセンス初期と、書き込み動作時で変化させ、センスアンプの駆動能力を制御して読み出し書き込み動作の高速化を図るとともに、センスアンプ駆動トランジスタのレイアウト面積を削減することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による同期型ＳＤＲＡＭの構成を示すブロック図である。
【図２】 図１に示したＳＤＲＡＭのメモリ部のレイアウトを示すレイアウト図である。
【図３】 図１に示したＳＤＲＡＭのセンスアンプ周辺の構成を示す回路図である。
【図４】 図１に示したＳＤＲＡＭのコントロール信号発生回路の構成を示すブロック図である。
【図５】 図１に示したＳＤＲＡＭのセンスアンプ活性化信号発生回路の構成を示す回路図である。
【図６】 図５に示したラッチ回路の構成を示す回路図である。
【図７】 図４に示したコントロール信号発生回路の動作を示すタイミング図である。
【図８】 図３に示したセンスアンプ周辺の動作を示すタイミング図である。
【図９】 この発明の実施の形態２によるＳＤＲＡＭのセンスアンプ活性化信号発生回路の構成を示す回路図である。
【図１０】 図９に示したラッチ回路の構成を示す回路図である。
【図１１】 この発明の実施の形態３によるＳＤＲＡＭのセンスアンプ周辺の構成を示す回路図である。
【図１２】 図１１に示したＳＤＲＡＭのセンスアンプ活性化信号発生回路の構成を示す回路図である。
【図１３】 図１１に示したセンスアンプ周辺の動作を示すタイミング図である。
【図１４】 図１１に示したＳＤＲＡＭのセンスアンプ駆動トランジスタとセンスアンプの対応の他の例を示す回路図のである。
【図１５】 この発明の実施の形態３によるＳＤＲＡＭのセンスアンプ周辺の構成を示す回路図である。
【図１６】 図１５に示した短絡回路の構成を示す回路図である。
【図１７】 図１６に示したトライステートバッファの構成を示す回路図である
【図１８】 図１４に示したセンスアンプ周辺の動作を示すタイミング図である。
【図１９】 この発明の実施の形態４によるＳＤＲＡＭのセンスアンプ周辺の構成を示す回路図である。
【図２０】 図１９に示した短絡回路の構成を示す回路図である。
【図２１】 図１４に示したセンスアンプ周辺の動作を示すタイミング図である。
【図２２】 この発明の実施の形態６によるロジック内蔵型メモリの構成を示すブロック図である。
【図２３】 図１に示したロジック内蔵型メモリのDRAM部の構成を示すブロック図である。
【図２４】 図２３のメモリユニットU02の構成を示す回路図である。
【図２５】 実施の形態７のメモリユニットU02の構成を示す回路図である。
【図２６】 実施の形態８のメモリユニットU02の構成を示す回路図である。
【図２７】 実施の形態９のメモリユニットU02の構成を示す回路図である。
【図２８】 実施の形態９のライトドライバ及び保持回路の構成を示す回路図である。
【図２９】 実施の形態１０のメモリユニットU02の構成を示す回路図である。
【図３０】 従来の半導体記憶装置の構成を示す回路図である。
【符号の説明】
1000 ＳＤＲＡＭ、 2000ロジック内蔵メモリ、
M.C メモリセル、
BL0、/BL0 共通ビット線、
BL0L、/BL0L ビット線、
BL0R、/BL0R ビット線、
614SA、14SA センスアンプ、 441 比較回路
Vc 電源供給線、 Vs 電源供給線
Vcc 電源電位ノード、 Vss 接地電位ノード
613N、613P、613NN、13N、13P センスアンプ駆動トランジスタ、
420、430、440 センスアンプ活性化信号発生回路、
SE、/SE、SE1 センスアンプ活性化信号、
450、460 短絡回路、
421、431、452、453、454、455 トライステートバッファ、
422、432 ラッチ回路、
WDL、/WDL 書き込みローカルバス
【発明の属する技術分野】
この発明は、ビット線対の電位差を検知増幅するセンスアンプに関し、特に、読み出し動作時と書き込み動作時にその駆動能力が制御されるセンスアンプを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置には、例えば、特開平８−８７８８７号公報記載のものがある。図３０は、特開平８−８７８８７号公報記載の従来の半導体記憶装置のセンスアンプとその駆動能力制御部を示す図である。図において、m.cはメモリセル、mcl、mcrは、各々オープンビット線方式のビット線対に接続される複数のメモリセルm.cを有するメモリセルアレイ、saはビット線対bl、/blに接続されたクロスカップ型のセンスアンプ、BSANは各センスアンプsaに含まれる２つのＮチャンネル型トランジスタの接続点に複数のセンスアンプに共通に接続された配線で、この配線と接地電位ノードとの間に並列に２つのＮチャンネル側センスアンプ駆動トランジスタ1、3が設けられている。一方、SAPは各センスアンプsaに含まれる２つのＰチャンネル型トランジスタの接続点に共通に接続された配線で、この配線と電源電位ノードとの間に２つのＰチャンネル側センスアンプ駆動トランジスタ2、4が設けられている。5a、5bは、ビット線対bl、/blと電気的に接続される左右ビット線を選択する選択ゲート、6はイコライズ回路、7は一時記憶用レジスタ、8はI/Oスイッチ回路である。
【０００３】
以上のように構成される従来のセンスアンプおよびその制御回路は、読み出し動作時には、BSEP信号、BRSTR信号が活性化され、センスアンプ駆動トランジスタ1、2、3、4が全て導通して各センスアンプsaへの駆動電源の供給能力が大きい状態でセンスアンプの検知増幅動作が行われる。一方、書き込み動作時には、BSEP信号のみが活性化されセンスアンプ駆動トランジスタ1、2のみが導通してセンスアンプ駆動トランジスタ3、4は非導通となる。そのため、各センスアンプsaへの駆動電源の供給能力が、読み出し動作時に比べて低下した状態で、I/Oスイッチ回路8を介して書き込みデータが転送される。
【０００４】
【発明が解決しようとする課題】
以上のような従来の半導体記憶装置では、読み出し動作時と書き込み動作時で導通するセンスアンプ駆動トランジスタの数を変え、センスアンプへの電源供給能力を制御している。このため、センスアンプのＮチャンネル側又はＰチャンネル側の少なくともどちらか一方の電源供給能力の制御を行う方のセンスアンプ駆動トランジスタを最低２つは設けなければならない。センスアンプの駆動能力を上げ、読み出し動作の高速化を図るためにはセンスアンプへの駆動電源の供給能力を上げることが必須であり、このように多くのセンスアンプに共通にセンスアンプ駆動トランジスタを設ける場合は、センスアンプ駆動トランジスタからセンスアンプまでの配線が長くなり、この配線の配線容量、抵抗による遅延、及び駆動能力の低下が大きな問題となるので、各センスアンプにセンスアンプ駆動トランジスタを設けるような構成が望ましい。しかし、各センスアンプにセンスアンプ駆動トランジスタを設けると、書き込み動作時の高速化を図るためにセンスアンプ駆動トランジスタを各２つずつ供給電源との間に並列に設けなければならなくなり、面積の大幅な拡大につながる。一方、だからといって複数のセンスアンプに共通にセンスアンプ駆動トランジスタを設ける従来の構成では、センスアンプ駆動トランジスタから最も離れたセンスアンプまで、導通させるセンスアンプ駆動トランジスタの数による電源の供給能力の変化が伝わらない、すなわち、センスアンプ駆動トランジスタから離れたセンスアンプほど、読み出し動作時と書き込み動作時の駆動能力の変化が小さくなり、書き込み動作の高速化が図れないという問題点があった。
【０００５】
この発明は、上述のような課題を解決するためになされたもので、大きな面積の増加なしに、書き込み動作時には、センスアンプ活性化信号の電位を制御してセンスアンプ駆動トランジスタのオン抵抗を高め、センスアンプ駆動能力を読み出し動作時より確実に低下させ、書き込み動作を高速化することを目的とする。
【０００６】
さらに、センスアンプの非活性状態から活性化への進行に応じて第１のセンスアンプ駆動トランジスタのオン抵抗を上げることができ、センスアンプの駆動能力がセンスアンプ活性化初期には大きく、徐々に低下していくという理想的な変化を得ることを目的とする。
【０００７】
また、センスアンプの活性化と同時に、センスアンプに接続される共通ビット線と選択されている方のビット線対を切り離し、この切り離されたビット線対分の負荷容量をセンスアンプに係る負荷から切り離して、センスアンプの負荷容量を削減し、センスアンプ活性化初期即ち読み出し時のセンスアンプの駆動能力を向上させることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、複数のメモリセル、複数のメモリセルに接続されたビット線対、ビット線対に接続されビット線対の電位差を検知増幅するセンスアンプ、センスアンプを駆動する第１の電源電位を供給する第１の電源供給配線、センスアンプを駆動する第２の電源電位を供給する第２の電源供給配線、センスアンプと第１の電源供給配線の間に接続され導通してセンスアンプを駆動する第１のセンスアンプ駆動トランジスタ、センスアンプと第２の電源供給配線の間に接続され導通してセンスアンプを駆動する第２のセンスアンプ駆動トランジスタ、および第１のセンスアンプ駆動トランジスタのゲートに与えられ第１のセンスアンプ駆動トランジスタのオン抵抗を書き込み動作時に読み出し動作時よりも高くするように電位変化する第１のセンスアンプ活性化信号を発生するセンスアンプ活性化信号発生回路を備えるものである。
【０００９】
さらに、第１のセンスアンプ駆動トランジスタはＰチャンネル型トランジスタであるものである。
【００１２】
さらに、センスアンプ活性化信号発生回路は、第１のセンスアンプ活性化信号を出力するトライステートバッファ、トライステートバッファの出力ノードに接続され、トライステートバッファの出力がハイインピーダンス状態に変化したときにハイインピーダンス状態前の出力論理を保持し、出力ノードに出力するラッチ回路、ラッチ回路の電源ノードと電源電位ノードの間に接続されラッチ回路の電源として第２の電源電位と同レベルの電位を供給する第１のトランジスタ、および、ラッチ回路の電源ノードと中間電位ノードとの間に接続され書き込み動作時にラッチ回路の電源として第２の電源電位と同レベルの電位に代えて第１の電源電位よりも低く第２の電源電位よりも高い中間電位を供給する第２のトランジスタを備えるものである。第２の電源電位は、第１の電源電位よりも低いものである。
【００１３】
上記センスアンプ活性化信号発生回路の構成において、第１のセンスアンプ駆動トランジスタは、Ｎチャネル型トランジスタである。
また、センスアンプ活性化信号発生回路は、読み出し動作時には第１の電源電位よりも高い電位を電源とし、書き込み動作時には第１の電源電位よりも低い電位を電源とし、第１のセンスアンプ駆動トランジスタとセンスアンプの接続ノードの電位と第１の電源電位よりも低く第２の電源電位よりも高い中間電位を比較して接続ノードの電位と中間電位が等しくなるように第１のセンスアンプ駆動トランジスタのゲート電位を制御する比較回路を備えるものである。第１のセンスアンプ駆動トランジスタは、Ｎチャネル型トランジスタである。
【００１４】
また、センスアンプ活性化信号発生回路は、第２のセンスアンプ駆動トランジスタのゲートに与えられ、第２のセンスアンプ駆動トランジスタのオン抵抗を書き込み動作時に読み出し動作時よりも高くするように電位変化する第２のセンスアンプ活性化信号を発生するものである。第２のセンスアンプ駆動トランジスタは、Ｎチャネル型トランジスタである。
【００１５】
センスアンプ活性化信号発生回路は、さらに、書き込み動作時に第１のセンスアンプ活性化信号と第２のセンスアンプ活性化信号を短絡させる短絡回路を備えるものである。
【００２１】
また、この発明に係る半導体記憶装置は、複数のデータ線対、各々が、複数のビット線対に対応して設けられデータ線対の間に直列接続された第１、第２のＮチャンネル型トランジスタとビット線対の間に直列接続された第１、第２のＰチャンネル型トランジスタを有し、第１のＮチャンネル型トランジスタのゲートと第１のＰチャンネル型トランジスタのゲートとビット線対の一方を接続し、第２のＮチャンネル型トランジスタのゲートと第２のＰチャンネル型トランジスタのゲートとビット線対の他方を接続して構成されるクロスカップ型の複数のセンスアンプ、複数のセンスアンプの第１、第２のＮチャンネル型トランジスタの接続ノードと接地電位ノードの間に接続されゲートに第１のセンスアンプ活性化信号を受ける少なくとも１つの第１のセンスアンプ駆動トランジスタ、複数のセンスアンプの第１、第２のＰチャンネル型トランジスタの接続ノードと電源電位ノードの間に接続されゲートに第２のセンスアンプ活性化信号を受ける少なくとも１つの第２のセンスアンプ駆動トランジスタ、および第１のセンスアンプ活性化信号と第２のセンスアンプ活性化信号を発生し、第１のセンスアンプ活性化信号と第２のセンスアンプ活性化信号のうち少なくとも１つのセンスアンプ活性化信号が複数のセンスアンプがビット線対の電位差を検知増幅する時は非活性電位から第１の活性電位に変化し、複数のセンスアンプに書き込みデータが転送される時は第１の活性電位とは異なる第２の活性電位に変化するセンスアンプ活性化信号発生回路を備えるものである。
【００２２】
センスアンプ活性化信号発生回路は、第１のセンスアンプ活性化信号および第２のセンスアンプ活性化信号のうちの１つを出力するトライステートバッファと、トライステートバッファの出力ノードに接続されトライステートバッファの出力がハイインピーダンス状態に変化したときにこのハイインピーダンス状態前の出力論理を保持し、前記出力ノードに出力するラッチ回路と、ラッチ回路の電源ノードと第１の電源電位ノードの間に接続されこのラッチ回路の電源として第１の活性電位を供給する第１のトランジスタと、ラッチ回路の電源ノードと中間電位ノードの間に接続され、複数のセンスアンプに書き込みデータが転送される時は前記ラッチ回路の電源として前記第１の活性電位に代えて前記第２の活性電位を供給する第２のトランジスタを備えるものである。
また、第２の活性電位は、非活性電位と第１の活性電位の間の電位であるものである。
【００２３】
また、複数のビット線対のうちの１対と選択的にデータ転送を行うデータ線を備えるものである。
【００２４】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１のクロック同期型ダイナミックランダムアクセスメモリ（以下ＳＤＲＡＭと称す）を示すブロック図である。図において、1000はＳＤＲＡＭである。ＳＤＲＡＭ1000は、外部から与えられるクロック信号extCLKを受ける外部クロック信号入力端子101、チップへの制御信号の入力を可能とすることを指示する信号CKE、コマンド信号が入力されているか否かを識別するための信号/CS、ロウアドレスを取り込みロウ系回路動作を指示するための信号/RAS、コラムアドレスを取り込みコラム系回路動作を指示するための信号/CAS、書き込み動作あるいは読み出し動作を識別するための信号/WE、および対応するデータ入出力端子からのデータの授受のマスク動作を指示する信号DM0〜DM3を各々受ける制御信号入力端子102、各入力信号のＨレベルまたはＬレベルの判定基準電位となる電位Vrefを受ける基準電位入力端子103、外部アドレス信号A0〜A11およびバンクアドレス信号BA0、BA1を受けるアドレス端子104、チップ外部とのデータの授受を行うデータ入出力端子105を備える。
【００２５】
さらに、各端子から入力される信号は、バッファ部100に設けられた各端子に対応する各バッファによって内部に取り込まれる。
【００２６】
さらに、ＳＤＲＡＭ1000は、外部クロック信号extCLKに応じてチップ内部の動作のタイミングの基本となる内部クロック信号CLKを出力する内部制御クロック信号発生回路200、制御端子102から入力された各制御信号の組み合わせによりチップの内部動作を判定するコマンドデコーダ300、アドレス信号の組み合わせにより決定されたチップの動作モード情報を記憶するモードレジスタ310、外部クロック信号extCLKに同期して入力されたロウアドレスを保持するロウアドレスラッチ320、外部クロック信号extCLKに同期して入力されたコラムアドレスを保持するコラムアドレスラッチ330、外部クロック信号extCLKに同期して入力されたバンクアドレスを保持するバンクアドレスラッチ340、内部リフレッシュアドレスを発生するリフレッシュアドレスカウンタ350（以下REFアドレスカウンタと称す）、リフレッシュアドレスカウンタ350とロウアドレスラッチ320からの出力を受けどちらかを選択するマルチプレクサ380、コラムアドレスラッチ330からの出力を受けバースト長をカウントするバーストアドレスカウンタ360、バンクアドレスラッチ340からの出力を受け指定バンクを判定選択するバンクデコーダ370、マルチプレクサ380からの出力を受けロウアドレスをプリデコードするロウプリデコーダ510、コラムアドレスラッチ330に保持されたコラムアドレスを基準としてモードレジスタ310からのバースト長のデータに応じてコラムアドレスをプリデコードするコラムプリデコーダ520、コマンドデコーダ300により判定されたチップの動作モードに応じてチップ内部の各種動作制御信号を発生するコントロール信号発生回路400、外部とのデータの授受の制御を行うデータ入出力回路390、および各バンクに対応して設けられたバンクアレイ600を含む。
【００２７】
バンクアレイ600は、メモリ部610、バンクデコーダ370からの出力及びロウプリデコーダ510からの出力に応じて対応するバンク中のワード線を選択するロウデコーダ620、コラムプリデコーダ520からの出力に応じて対応するバンク中のビット線対を選択するコラムデコーダ630、及び読み出し動作においては選択されたバンク中の選択されたメモリセルから読みだされたデータをグローバルI/OバスG-I/Oに与え、書き込み動作においては、データ入出力回路390からグローバルI/OバスG-I/Oにより伝達された書き込みデータを対応するバンクに与えるI/Oポート640を含む。
【００２８】
図２は、図１に示されるバンクアレイ600に含まれるメモリ部610の一部分のレイアウトを表した図である。611L、611Rは各々複数のメモリセル、複数のビット線対、および複数のワード線を含むメモリセルアレイ、616はこの２つのメモリセルアレイ611L、611Rに共通に設けられた複数のイコライズ回路からなるイコライズ回路帯、614はこの２つのメモリセルアレイ611Lと611Rに共通に設けられたセンスアンプが複数配置されるセンスアンプ帯、613はこのセンスアンプ帯614内の各センスアンプに駆動電源を供給するためのセンスアンプ駆動トランジスタが配置されるセンスアンプ駆動帯、612は左右のメモリセルアレイ611L、611Rのどちらのビット線対が共通に設けられたセンスアンプのビット線対に接続されるかを選択する複数の選択ゲートからなる選択ゲート帯、617は各センスアンプに接続されるビット線対とI/Oスイッチ回路により接続されるローカルI/OバスL-I/Oが配線される配線帯、618はロウデコーダ620からのデコード信号に応じて選択されたワード線を駆動するためのワード線ドライバが複数配置されるワード線ドライバ帯である。メモリセル部610は、このような２つのメモリセルアレイの間にセンスアンプ等のこの２つのメモリセルアレイに対してして共通に設けられた回路が配置されるようなレイアウトが複数回繰り返されて構成されている。
【００２９】
図３は、図２のメモリセルアレイ611L、611Rとその間に配置されたセンスアンプ等の詳細を示した回路図である。図においてM.Cは１つのトランジスタとキャパシタからなるメモリセル、614SAは共通ビット線対BLi、/BLi（i＝０，１，２，・・・）に生じる電位差を検知増幅するクロスカップ型のセンスアンプ、612Lは左側のメモリセルアレイ611L内のビット線対BLiL、/BLiLとセンスアンプ614SAに接続される共通ビット線対BLi、/BLiを各々接続する選択ゲートでゲートに左側選択信号BLILを受ける２つのＮチャンネル型トランジスタ612L1、612L2を含む。613Nはセンスアンプ614SAを駆動するためセンスアンプ駆動トランジスタで接地電位Vssを供給する電源供給線Vsとセンスアンプ614SAの間に接続されている。613Pはセンスアンプ614SAを駆動するためのセンスアンプ駆動トランジスタで電源電位Vccを供給する電源供給線Vcとセンスアンプ614SAとの間に接続されている。616EQは共通ビット線対BL0、/BL0をイコライズするためのイコライズ回路で３つのＮチャンネル型トランジスタEQ1、EQ2、及びEQ3を含む。612Rは右側のメモリセルアレイ611R内のビット線対BLiR、/BLiRとセンスアンプ614SAに接続される共通ビット線対BLi、/BLiを各々接続する選択ゲートで、ゲートに右側選択信号BLIRを受ける２つのＮチャンネル型トランジスタ612R1、612R2を含む。617SWは、コラムデコーダ630からのコラム選択信号CSLをゲートに受けセンスアンプ614SAに接続される共通ビット線対BLi、/BLiとローカルI/OバスL-I/Oを接続するI/Oスイッチ回路である。以後、電源電位並びに電源電位ノードをVcc、接地電位並びに接地電位ノードをVssとする。
【００３０】
また、センスアンプ614SAは、共通ビット線対BLi、/BLiの間に直列接続された２つのＮチャンネル型トランジスタSA1N、SA2Nと、同じく共通ビット線対BLi、/BLiの間に直列接続された２つのＰチャンネル型トランジスタSA1P、SA2Pを含む。
【００３１】
図４は図１に示されるコントロール信号発生回路400とその関連部分を示すブロック図である。コマンドデコーダ300は、バッファ部100を介した各種外部制御信号を受けチップ内部の動作を判定する信号であるデコード信号を出力する。例えば、ロウ系のアクセスが行われたことを示す信号ROWHIT、コラム系のアクセスが行われたことを示す信号COLHIT、読み出しアクセスが行われたことを示す信号READ、書き込みアクセスが行われたことを示す信号WRITE、プリチャージアクセスが行われたこと示す信号PRE、セルフリフレッシュアクセスが行われたことを示す信号SRF等を出力する。
【００３２】
コントロール信号発生回路400は、コマンドデコーダ300からのデコード信号を受け、ＳＤＲＡＭ1000全体の各種内部動作タイミングのトリガーとなる信号を発生する共通コントロール信号発生回路401と、共通コントロール信号発生回路401から出力されるトリガー信号とバンクデコーダ370から出力されるバンク選択信号を受け各バンクに対応するバンク別内部制御信号を発生するバンクコントロール信号発生回路部402からなり、バンクコントロール信号発生回路部402は、各バンクアレイに対応するバンクコントロール信号発生回路403を複数個含む。
【００３３】
共通コントロール信号発生回路401から出力されるトリガー信号には、例えば、ワード線駆動のタイミングを制御するための信号RXT、ビット線イコライズのタイミングを制御するための信号EEQ、センスアンプの活性化タイミングを制御するための信号SOE、プリチャージのタイミングを制御するための信号PPC、書き込み動作のタイミングを制御するための信号WWRE等が含まれる。
【００３４】
また、これらの信号を受け、各バンクアレイに対応するバンクコントロール信号発生回路403から出力されるバンク別内部制御信号には、例えば、そのバンクアレイが選択されている、すなわち活性化状態であることを示す信号ACT、選択されたバンク内のワード線駆動タイミングを制御するための信号MWL、選択されたバンク内のビット線のイコライズのタイミングを制御するための信号EQ、選択されたバンク内のセンスアンプの活性化タイミングを制御するための信号SE、/SE、選択されたバンク内のプリチャージのタイミングを制御するための信号PC、選択されたバンク内のコラム系動作の開始を指示する信号COLBA、選択されたバンク内の書き込み動作を制御するための信号WRE等が含まれる。
【００３５】
図５に示されるのは、図４に示されるバンクコントロール信号発生回路403に含まれ、図３に示されるセンスアンプ駆動トランジスタ613Nのゲートに与えられるセンスアンプ活性化信号SEの発生回路の420である。センスアンプ活性化信号発生回路420は、センスアンプ活性化信号SEを出力するトライステートバッファ421、このトライステートバッファ421の出力がハイインピーダンス状態の時にハイインピーダンス状態前の出力論理を維持するラッチ回路422、信号ACT、COLBA、WREを受ける３入力ANDゲート423、このANDゲート423の出力をゲートに受け、電源電位ノードVccとラッチ回路422のＨレベル電位を供給する電源ノードVctとの間に接続されたＰチャンネル型トランジスタ424P、ANDゲート423の出力を反転するインバータ423I、このインバータ423Iの出力をゲートに受け中間電位ノードVref1（Vss＜Vref1＜Vcc）とラッチ回路422のＨレベル電位を供給する電源ノードVctとの間に接続されたＰチャンネル型トランジスタ425Pを含む。トライステートバッファ421は、信号ACT、SOEを入力とする２入力NANDゲート421A、信号SOE、PCを入力とする２入力NANDゲート421B、インバータ421I、電源電位ノードVccとトライステートバッファ421の出力ノードの間に接続され、ゲートにNANDゲート421Aの出力を受けるＰチャンネル型トランジスタ421P、接地電位ノードVssとトライステートバッファ421の出力ノードの間に接続されゲートにNANDゲート421Bの出力を受けるＮチャンネル型トランジスタ421Nを含む。
【００３６】
図６は、図５に示されるトライステートバッファ421の出力ノードに接続されたラッチ回路422の詳細を示す回路図である。ラッチ回路422は、電源ノードVctと出力ノードの間に並列接続された２つのＰチャンネル型トランジスタ22P1、22P2と、出力ノードと接地電位ノードVssの間に直列に接続された２つのＮチャンネル型トランジスタ22N1、22N2からなるNANDゲート422Aと、NANDゲート422Aの出力ノードが各々のゲートに接続され、電源ノードVctと接地電位ノードVssの間に直列接続されたＰチャンネル型トランジスタ22P3とＮチャンネル型トランジスタ22N3からなるインバータ422Bを含む。
【００３７】
次に動作について説明する。図７に示されるのはＳＤＲＡＭ1000の動作を示すタイミング図である。ここに示されるものは、特に図４に示されたコマンドデコーダ300、コントロール信号発生回路400内の共通コントロール信号発生回路401、及びバンクコントロール信号発生回路403の関係を説明するためのタイミング図である。
【００３８】
まず、バンク０にロウ系アドレス選択のアクセスが行われると、入力された外部制御信号をコマンドデコーダ300がデコードして、バンク０のロウ系にアクセスが行われたことを判定すると信号ROWHITが発生される。さらに、共通コントロール信号発生回路401は、この信号ROWHITを受け、ロウ系の動作のトリガーとなる信号、例えば信号RXT、EEQ、SOEを発生する。さらに、このロウ系へのアクセスはバンク０に対してのアクセスなので、これらの共通コントロール信号発生回路401からの出力とバンクデコーダ370からのバンク０選択信号BANK0によって、バンク０に対応するバンクコントロール信号発生回路403から実際にバンク内のロウ系動作を制御する信号、例えば、信号ACT、MWLが活性化される。
【００３９】
次に、バンク０に書き込みアクセスが行われると、コマンドデコーダ300がこれを判定し、信号COLBA、WRITEが発生される。そして、バンクコントロール信号発生回路403からバンク０に対応する書き込み制御信号WREが活性化され、バンク０での書き込み動作が実施される。次に、バンク３にロウ系アドレス選択のアクセスが行われると信号ROWHITが発生され、バンク０の場合と同様に共通コントロール信号発生回路401からロウ系の動作のトリガーとなる信号、例えば信号RXT、EEQ、SOEを発生する。これとバンク3選択信号BANK3に応じてバンク３に対応するバンクコントロール信号発生回路403から実際にバンク内のロウ系動作を制御する信号が活性化される。ただし、図７に示されるのはバンク０に対応するバンクコントロール信号発生回路403からの出力信号のみであるのでこれらの信号には変化がない。
【００４０】
次に、バンク０にプリチャージアクセスが行われるとコマンドデコーダ300からデコード信号PREが発生され、図示しないトリガー信号を介して、バンク０に対応するバンクコントロール信号発生回路403からプリチャージ信号PCが出力され、バンク０のプリチャージが行われる。すなわちバンク０の活性化が終了する。
【００４１】
図８は、図７に示されるT1期間の図５に示されるセンスアンプ活性化信号発生回路420、図３に示されるセンスアンプ614SA、及びその周辺の動作を示す図タイミング図である。ここでは、センスアンプ614SAに接続されるビット線対にローカルI/OバスL-I/OからI/Oスイッチ回路617SWを介して転送されてくるデータ、すなわち書き込みデータが、既にそのセンスアンプ614SAに保持されているデータとは異なる場合、すなわち、逆の場合を表したタイミング図である。以下図８に基づいてワード線WL0Lとビット線BL0Lの交点に設けられたメモリセルM.Cに対するデータのセンスアンプ614SAでの読み出し、書き込み動作について説明する。
【００４２】
時刻T10以前にワード線WL0Lが駆動され、メモリセルM.Cのデータに応じて左側のビット線対BL0L、/BL0Lに電位差が生じる。この左側ビット線対BL0L、/BL0Lの電位差が、選択ゲート612Lを介して共通ビット線対BL0、/BL0に伝えられる。そして、この電位差をセンスアンプ614SAで検知増幅するために、センスアンプ駆動トランジスタ613Nのゲートに与えられるセンスアンプ活性化信号SEが活性電位Vccとなり、センスアンプ駆動トランジスタ613Pのゲートに与えられるセンスアンプ活性化信号/SEは、その活性電位Vssとなる。そして、センスアンプ614SAは検知増幅後、その値、すなわち論理を保持した状態となる。この状態は、センスアンプ614SAによるメモリセルデータの読み出し動作が行われた状態に匹敵する。
【００４３】
また、センスアンプ活性化信号発生回路420においては、共通コントロール信号発生回路401からのセンスアンプ活性化トリガー信号SOEがＨレベルになるとトライステートバッファ421のＰチャンネル型トランジスタ421Pが導通して、このトライステートバッファ421の出力がＨレベル、すなわちVccレベルとなり、この論理がラッチ回路422で保持される。その後、信号SOEがＬレベルに変化しても、センスアンプ活性化信号SEは、このラッチ回路422によりＨレベル、すなわち電源電位Vccのレベルが保持される。尚、センスアンプ駆動トランジスタ613Pのゲートに与えられるセンスアンプ活性化信号/SEは、センスアンプ活性化信号SEの活性化とほぼ同時、または、やや遅れぎみに活性化され、非活性状態では電源電位Vcc、活性状態では接地電位Vssとなる従来どおりの動作をするとする。
【００４４】
時刻T10になると書き込み制御信号WREが活性化される。これに応じて図５に示されるセンスアンプ活性化信号発生回路420のANDゲート423の出力がＨレベルとなりトランジスタ424Pが非導通となり、ラッチ回路422の電源ノードVctと電源電位ノードVccが電気的に切り離される。代わってANDゲート423の出力をインバータ423Iで反転した信号をゲートに受けるＰチャンネル型トランジスタ425Pが導通してラッチ回路422の電源ノードVctと中間電位ノードVref1が電気的に接続されるので、センスアンプ活性化信号SEのＨレベル、すなわち活性化電位がVref1となる。センスアンプ614SAは、センスアンプ駆動トランジスタ613Nのゲート電位が電源電位Vccから中間電位Vref1に変化しても、既にデータの増幅は完了しているのでビット線対の電位に大きな影響はない。
【００４５】
時刻T11になるとローカルI/OバスL-I/Oに書き込みデータが送られてくる。時刻T12になるとコラムデコーダ630からのコラム選択信号CSLが活性化される。この信号CSLの活性化によってI/Oスイッチ回路617SWが導通し、ローカルI/OバスL-I/OのI/O線対の書き込みデータがセンスアンプ614SAに接続される共通ビット線対BL0、/BL0に転送される。時刻T13になるとこの転送された書き込みデータに従ってビット線対のデータ、すなわち、センスアンプ614SAに保持されていたデータが強制的に反転され始めるが、この時、センスアンプ駆動トランジスタ613Nのゲートに与えられるセンスアンプ活性化信号SEの電位は中間電位Vref1であるから、センスアンプ駆動トランジスタ613Nのオン抵抗がセンスアンプ活性化信号SEの電位がVccであるセンスアンプの読み出し動作時、すなわち時刻T10以前に比べて実質的に高くなっている。ただし、オフにはなっていない。そのため、センスアンプ614SAの２つのＮチャンネル型トランジスタSA1N、SA2Nの接続ノード（以下Ｎチャンネル側ソースノードと称す）に与えられるセンスアンプ614SAの駆動電源の供給能力、すなわちセンスアンプ614SAのＮチャンネル側駆動能力が時刻T10以前に比べ低下している。このためにI/O線対からの転送データによるビット線対の強制的なデータ反転に抵抗するセンスアンプ614SAの抵抗力が弱まり、センスアンプ614SAのデータ反転、すなわち、ビット線対BL0、/BL0のデータ反転の速度が早くなる。要するにデータの書き込みが高速化される。時刻T14になるとコラム選択信号CSLが非活性化されI/O線対とビット線対BL0、/BL0が切り離される。尚、図８中Vaで表されるのは、センスアンプ駆動トランジスタ613Nのオン抵抗上昇のためにセンスアンプ614SAとセンスアンプ駆動トランジスタ613Nの接続ノードの電位が電源供給線Vsの電位Vssと等しくならずにういている分の電圧を示している。
【００４６】
時刻T15になり信号WREが非活性化される。これに応じて図５に示されるセンスアンプ活性化信号発生回路420のANDゲート423の出力をインバータ423Iで反転して受けるＰチャンネル型トランジスタ425Pが非導通となりラッチ回路422の電源ノードVctと中間電位ノードVref1が電気的に切り離される。一方、ANDゲート423の出力をゲートに受けるＰチャンネル型トランジスタ424Pが導通してラッチ回路422の電源ノードVctと電源電位ノードVccが電気的に接続される。そのためセンスアンプ活性化信号SEのＨレベルの電位が中間電位Vref1から電源電位Vccにもどり、センスアンプ614SAの駆動能力およびデータ保持能力が時刻T10以前にもどる。
【００４７】
以上のように、センスアンプ614SAのＮチャンネル側ソースノードに駆動電源を供給するセンスアンプ駆動トランジスタ613Nのゲート電位を書き込み動作時に読み出し動作時に比べて低くすることによって、センスアンプ駆動トランジスタ613Nのオン抵抗を高め、センスアンプ614SAの駆動能力を書き込み動作時に読み出し動作時に比べ弱くすることができる。駆動能力が弱くなると、センスアンプ614SAに保持されていたデータを書き込み動作時に反転させることが容易となり、この反転を高速に行うことができる。すなわち、センスアンプ614SAへの書き込みの高速化を図ることができる。言うまでもなく、センスアンプ614SAへ書き込みが高速化され、ビット線対BL0、/BL0のデータが高速に反転されれば、コラム選択信号CSLの非活性化を早く行うこと、すなわち、図８における時刻T12から時刻T14までの時間を短縮できるので、以後の制御信号のタイミングを順次はやめることが可能となり、しいては半導体記憶装置全体の書き込み速度の高速化につながる。
【００４８】
実施の形態２．
この実施の形態２において実施の形態１と異なるのは、書き込み動作時に電位変化する信号をセンスアンプ活性化信号SEの代わりにセンスアンプ駆動トランジスタ613Pのゲートに与えられるセンスアンプ活性化信号/SEとした点である。以下この異なる点について説明する。
【００４９】
図９は、この発明の実施の形態２のセンスアンプ活性化信号発生回路430の回路図である。この回路は図３に示されるセンスアンプ駆動トランジスタ613Pのゲートに与えられるセンスアンプ活性化信号/SEの発生回路である。センスアンプ活性化信号発生回路430は、センスアンプ活性化信号/SEを出力するトライステートバッファ431、このトライステートバッファ431の出力がハイインピーダンス状態の時にハイインピーダンス状態前の出力論理を維持するラッチ回路432、信号ACT、COLBA、WREを受ける３入力ANDゲート433、ANDゲート433の出力を反転するインバータ433I、さらにこのインバータ433Iの出力を反転するインバータ434I、接地電位ノードVssとラッチ回路432のＬレベル電位を供給する電源ノードVstとの間に接続されたＮチャンネル型トランジスタ434N、このインバータ434Iの出力をゲートに受け中間電位ノードVref2とラッチ回路432のＬレベル電位を供給する電源ノードVstとの間に接続されたＮチャンネル型トランジスタ435Nを含む。トライステートバッファ431は、信号ACT、PCを入力とする２入力NANDゲート431A、信号SOE、ACTを入力とする２入力NANDゲート431B、インバータ431I、電源電位ノードVccとトライステートバッファ431の出力ノードの間に接続されゲートにNANDゲート431Aの出力を受けるＰチャンネル型トランジスタ431P、接地電位ノードVssとトライステートバッファ431の出力ノードの間に接続されゲートにインバータ431Iの出力を受けるＮチャンネル型トランジスタ431Nを含む。
【００５０】
図１０は、図９に示されるトライステートバッファ431の出力ノードに接続されたラッチ回路432の詳細を示す回路図である。ラッチ回路432は、電源電位ノードVccと出力ノードの間に並列接続された２つのＰチャンネル型トランジスタ32P1、32P2と、出力ノードと電源ノードVstの間に直列に接続された２つのＮチャンネル型トランジスタ32N1、32N2からなるNANDゲート432Aと、NANDゲート432Aの出力ノードが各々のゲートに接続され、電源電位ノードVccと電源ノードVstの間に直列接続されたＰチャンネル型トランジスタ32P3とＮチャンネル型トランジスタ32N3からなるインバータ432Bを含む。
【００５１】
次に動作について説明する。実施の形態２においては、センスアンプ駆動トランジスタ613Nのゲートに与えられるセンスアンプ活性化信号SEは、非活性状態では接地電位Vss、活性状態では電源電位Vccとなる従来どおりの動作をするとし、実施の形態１と異なるセンスアンプ活性化信号発生回路430の動作について説明する。センスアンプ活性化信号発生回路430においては、共通コントロール信号発生回路401からのセンスアンプ活性化トリガー信号SOEがＨレベルになるとトライステートバッファ431のＮチャンネル型トランジスタ431Nが導通して、このトライステートバッファの出力がＬレベル即ちVssレベルとなり、この論理がラッチ回路432で保持される。その後、信号SOEがＬレベルに戻っても、センスアンプ活性化信号/SEは、このラッチ回路432によりＬレベル、すなわち接地電位Vssのレベルに保持される。
【００５２】
書き込み制御信号WREが活性化されると、これに応じて図９に示されるセンスアンプ活性化信号発生回路430のANDゲート433の出力がＨレベルとなりインバータ433Iで反転出力され、この出力を受けるトランジスタ434Nが非導通となり、ラッチ回路432の電源ノードVstと接地電位ノードVssが電気的に切り離される。代わってインバータ434Iの出力信号をゲートに受けるＮチャンネル型トランジスタ435Nが導通してラッチ回路432の電源ノードVstと中間電位ノードVref2が電気的に接続されるので、センスアンプ活性化信号/SEのＬレベルの電位、すなわち活性電位がVref2（Vss＜Vref2＜Vcc）となる。
【００５３】
以上のように、実施の形態２においては、センスアンプ駆動トランジスタ613Pのゲート電位を接地電位Vssから中間電位Vref2に上昇させて、このセンスアンプ駆動トランジスタ613Pのオン抵抗を上昇させ、センスアンプ614SAのＰチャンネル側の駆動電源の供給能力を低下させている。これによりデータの書き込みの高速化を行っている。
【００５４】
さらに、いうまでもなく実施の形態１のセンスアンプ活性化信号発生回路420をさらに備えれば、センスアンプ駆動トランジスタ613Nと613Pの各々に与えられるセンスアンプ活性化信号SE、/SEの両方の活性化電位をともに制御して、センスアンプ駆動トランジスタ613Nと613Pのオン抵抗を共に書き込み時に高くすることも可能である。
【００５５】
実施の形態３．
図１１は、この発明の実施の形態３のメモリセルアレイ611L、611Rとその間に配置されたセンスアンプ等の詳細を示した回路図である。図において実施の形態１および２に示される構成と異なる部分は、センスアンプ614SAの２つのＰチャンネル型トランジスタSA1P、SA2Pの接続ノード（以下Ｐチャンネル側ソースノードと称す）と電源供給線Vcとの間に接続されるセンスアンプ駆動トランジスタが、実施の形態３においてはＮチャンネル型トランジスタ613NNである点と、Ｐチャンネル側、Ｎチャンネル側ソースノードを各センスアンプで共通に接続している（以下この共通接続ノードをSP、SNと称す）点であり、さらに、このセンスアンプ駆動トランジスタ613NNがＮチャンネル型トランジスタとなったことによりセンスアンプ活性化信号発生回路の構成がことなる。以下この異なる点について説明する。
【００５６】
図１２は図１１に示されるセンスアンプ駆動トランジスタ613NNのゲートに与えられるセンスアンプ活性化信号SE1を発生するセンスアンプ活性化信号発生回路440の構成を示す回路図である。図において、センスアンプ活性化信号発生回路440は、中間電圧Vref3（Vss＜Vref3＜Vcc）とノードSPの電位を比較しその値が等しくなるようにセンスアンプ駆動トランジスタ613NNのゲート電位、即ちセンスアンプ活性化信号SE1の電位を制御する比較回路441、センスアンプ活性化信号SEの論理を反転させるインバータ442I、このインバータ442Iの出力と書き込み信号WREを入力とする２入力NORゲート443、そのNORゲート443の出力を反転出力するインバータ443I、インバータ443Iの出力をゲートに受け電源電位Vccより高い電位である昇圧電源電位Vppを供給するノードVppと比較回路441の電源ノードVdtと間に接続され、書き込み動作時以外に導通して比較回路441の電源として昇圧電位Vppを供給するＰチャンネル型トランジスタ444、書き込み信号WREを反転するインバータ445I、電源電位ノードVccと比較回路441の電源ノードVdtとの間に直列接続され書き込み動作時に比較回路の電源として電源電位Vcc以下の電位を供給するＰチャンネル型トランジスタ445、446を含む。
【００５７】
比較回路441は、比較回路の電源ノードVdtと接地電位ノードVssの間に直列接続されたＰチャンネル型トランジスタ41P1、Ｎチャンネル型トランジスタ41N1、同じく電源ノードVdtと接地電位ノードVssの間に直列接続されたＰチャンネル型トランジスタ41P2、Ｎチャンネル型トランジスタ41N2を含み、Ｐチャンネル型トランジスタ41P1のゲートにセンスアンプ614SAのＰチャンネル側ソースノードSPの電位を受け、Ｐチャンネル型トランジスタ41P2のゲートに中間電位Vref3を受け、Ｐチャンネル型トランジスタ41P1とＮチャンネル型トランジスタ41N1の接続ノードからセンスアンプ駆動トランジスタ613NNのゲートに与えられるセンスアンプ活性化信号SE1が発生される。
【００５８】
次に動作について説明する。図１３は実施の形態３における動作を示したタイミング図である。
【００５９】
時刻T20に左右選択信号BLIRが非活性化され右側のメモリセルアレイ611R内のビット線対BL0R、/BLORと共通ビット線対BL0、/BL0が電気的に切り離される。センスアンプ614SAに接続される共通ビット線対BL0、/BL0と左側のメモリセルアレイ611L内のビット線対BL0L、/BL0Lは、電気的に接続されている。各共通ビット線対BL1、/BL1、BL2、/BL2についても同様の状態で、右側のメモリセルアレイ611Rの対応するビット線対BL1R、/BL1R、BL2R、/BL2Rとそれぞれ電気的に切り離される。以後共通ビット線対BL0、/BL0とそれに対応する部分を例として説明する。時刻T21にワード線が駆動されるとメモリセルM.Cのデータに応じてビット線対BL0L、/BL0Lから共通ビット線対BL0、/BL0にメモリセルM.Cのデータに応じた電位差が伝わり共通ビット線対BL0、/BL0間に微妙な電位差が生じる。
【００６０】
時刻T22になるとこの共通ビット線対BL0、/BL0間の電位差をセンスアンプ614SAで検知増幅するために、センスアンプ614SAが活性化される。すなわち、センスアンプ活性化信号SE、SE1が活性化され、センスアンプ駆動トランジスタ613N、613NNが導通してセンスアンプ614SAのＰチャンネル側ソースノードSP、Ｎチャンネル側ソースノードSNに各々電源供給配線Vs、Vcから駆動電源が供給される。センスアンプ活性化信号SEが活性化されるとインバータ442Iで反転されNORゲート443に入力される。書き込み信号WREは活性化されていないのでNORゲート443の出力はＨレベルとなりインバータ443Iで反転され、Ｐチャンネル型トランジスタ444を導通させるので比較回路441の電源ノードVdtの電位は昇圧電位Vppとなる。さらに、センス活性化初期時は、センスアンプのＰチャンネル側ソースノードSPと中間電位Vref3の電位差が大きいので、いち早くノードSPの電位と中間電位ノードVref3を等しくするよう比較回路441がＰチャンネル側センスアンプ活性化信号SE1の活性化電位を高くして、センスアンプ駆動トランジスタ613NNのオン抵抗を低くし、電源供給配線Vcからセンスアンプ614SAへの電源供給能力を大きくする。そしてノードSPの電位が中間電位Vref3近づくにつれてセンスアンプ活性化信号SE1の電位は低くなり、センスアンプ駆動トランジスタ613NNのオン抵抗が高くなり、センスアンプ614SAへの電源供給能力を低下させていく。
【００６１】
時刻T23に書き込み信号WREが活性化されるとローカルI/OバスL-I/OのI/O線対に書き込みデータが現れる。一方、この書き込み信号WREの活性化によってセンスアンプ活性化信号発生回路440の比較回路441の電源ノードVdtに接続されるＰチャンネル型トランジスタ444が非導通となり、代わりに、書き込み信号WREをインバータ445Iによって反転させた信号をゲートに受けるＰチャンネル型トランジスタ445が導通する。故に、比較回路441の電源ノードVdtへ電源電位Vccよりダイオード接続されたＰチャンネル型トランジスタ446のしきい値電圧分低い電位、すなわちVcc-Vthの電位が導通したＰチャンネル型トランジスタ445を介して供給される。時刻T23には、既に、ノードSPの電位は中間電位Vref3と等しくなっているのでセンスアンプ駆動トランジスタ613NNのオン抵抗は高く、センスアンプ614SAの駆動能力は低下している状態にある。そこへ図示しないコラム選択線CSLが活性化されるとI/Oスイッチ回路617SWを介して共通ビット線対BL0、/BL0に書き込みデータが転送されて共通ビット線対BL0、/BL0の論理の反転を早く行うことができる。この時、比較回路441の電源ノードVdtの電位がVcc-Vthであるため、センスアンプ活性化信号SE1自身の電位も低下させてあるので、より一層早くビット線対のデータ反転が実現される。時刻T24になると書き込み信号WREが非活性化され比較回路441の電源ノードVdtの電位は昇圧電位Vppにもどる。
【００６２】
以上のように、この実施の形態３における半導体記憶装置では、センスアンプ活性化信号発生回路440にセンスアンプ614SAのＰチャンネル側ソースノードSPの電位と中間電位Vref3を比較して、両電位が等しくなるようにセンスアンプ駆動トランジスタ613NNのゲート電位を制御するように比較回路441を設けたので、センス活性化初期にセンスアンプの駆動能力を高くし、書き込み動作が行われるころにはセンスアンプ駆動能力を低下させることができ、書き込み動作の高速化が図れる。さらに、この比較回路441の電源ノードVdtの電位を書き込み動作時に電源電位Vcc−Vthに低下させることにより、書き込み動作時のセンスアンプ駆動能力の一層の低下が可能となり、高速化を一段と進めることができる。
【００６３】
また、Ｎチャンネル側ソースノードとＰチャンネル側ソースノードを複数のセンスアンプ614SAに共通に設けることにより、センスアンプ駆動トランジスタ613N、613NNとセンスアンプ614SAの対応関係を図１１に示されるように１対１にする以外にも、例えば、図１４に示されるように複数のセンスアンプ614SAに共通してセンスアンプ駆動トランジスタ613NNを設けるような構成にすることも可能である。
【００６４】
実施の形態４．
図１５は、この発明の実施の形態４のメモリセルアレイ611L、611Rとその間に配置されたセンスアンプ等の詳細を示した回路図である。図において実施の形態３に示される構成と異なる部分は、短絡回路450を設けた点である。実施の形態４の短絡回路450は、センスアンプ活性化信号SE及びSE1の電位を左右選択信号BLILまたはBLIRと短絡させることによりセンスアンプ活性化信号SE及びSE1の電位の制御を行い、センス駆動トランジスタ613N、613NNのセンス駆動能力、すなわち、電源供給能力の制御を行っている。以下この異なる点を説明する。
【００６５】
図１６は図１５に示される短絡回路450の回路図である。信号BSR、BSLは各々左右選択信号BLIL、BLIRの前段の信号である。すなわち、信号BSR、BSLのを各々反転したものが左右選択信号BLIL、BLIRである。また、信号MSEは、共通コントロール信号発生回路401から発生され、センスアンプ活性化タイミングのトリガーとなるトリガー信号SOEに応答して発生されるバンク別センスアンプ活性化のタイミング制御のメイン信号を示す。短絡回路450は、信号MSEを受け反転するインバータ451I、信号MSEの非活性から活性化への変化に応じてセンスアンプ活性化初期に一定期間T3のパルス信号を発生するパルス発生回路451、このパルス信号を反転するインバータ452I、453I、454I、455I、信号BSRを受け信号BLILを出力しインバータ452Iの出力によってハイインピーダンス状態になるトライステートバッファ452、インバータ451Iの出力を受け信号SEを出力しインバータ453Iの出力によってハイインピーダンス状態になるトライステートバッファ453、インバータ451Iの出力を受け信号SE1を出力しインバータ454Iの出力によってハイインピーダンス状態になるトライステートバッファ454、信号BSLを受け信号BLIRを出力しインバータ455Iの出力によってハイインピーダンス状態になるトライステートバッファ455、パルス発生回路451の出力と信号BSLを入力とする２入力ANDゲート459L、パルス発生回路451の出力と信号BSRを入力とする２入力ANDゲート459R、ANDゲート459Lの出力に応答して信号BLILと信号SEを短絡させるスイッチ456、パルス発生回路451の出力に応答して信号SEとSE1を短絡させるスイッチ457、ANDゲート459Rの出力により信号BLIRと信号SE1を短絡させるスイッチ457を含む。
【００６６】
図１７は、図１６に示される各トライステートバッファに共通の回路図である。ここで信号/HIZはこのトライステートバッファ452の出力をハイインピーダンス状態にする信号であり、例えば図１６に示されるトライステートバッファ452においてはインバータ452Iの出力が入力される。さらに信号INは、トライステートバッファへの入力信号であり、例えば図１６に示されるトライステートバッファ452においては信号BSRに相当する。トライステートバッファは、信号INと信号HIZを入力とする２入力NAND回路52B、信号INの出力を反転するインバータ52AI、インバータ52AIの出力と信号/HIZを入力とする２入力NANDゲート52A、NANDゲート52Bの出力を反転するインバータ52BI、インバータ52BIの出力をゲートに受けトライステートバッファの出力ノードと接地電位ノードVssの間に接続されたＮチャンネル型トランジスタ52N、NANDゲート52Aの出力をゲートに受け電源電位ノードVccとトライステートバッファ452の出力ノードの間に接続されたＰチャンネル型トランジスタ52Pを含む。ただし、図１６に示されるトライステートバッファ454はＮチャンネル型トランジスタ613NNのゲートに与えられるセンスアンプ活性化信号SE1を出力するので、このセンスアンプ活性化信号SE1を出力するトライステートバッファ454のＰチャンネル型トランジスタ52Pは電源電位ノードVccの代わりに、昇圧電位ノードVppに接続される。
【００６７】
次に動作について説明する。図１８は、この実施の形態４の動作を示すタイミング図である。時刻T30に左右選択信号BLIRが非活性化され右側のメモリセルアレイ内のビット線対BL0R、/BLORと共通ビット線対BL0、/BL0が電気的に切り離される。すなわち、センスアンプ614SAに接続される共通ビット線対BL0、/BL0と左側のメモリセルアレイ611L内のビット線対BL0L、/BL0Lが電気的に接続されている状態となる。時刻T31にワード線WL0Lが駆動されるとメモリセルM.Cのデータに応じて共通ビット線対BL0、/BL0間に微小な電位差が生じる。時刻T32になるとこの共通ビット線対BL0、/BL0間の電位差をセンスアンプ614SAで検知増幅するタイミング制御信号MSEが活性化される。短絡回路450に含まれるパルス発生回路451から一定期間T3の間Ｈレベルを保持したパルス信号が発生され、これを各インバータで反転した信号が各トライステートバッファ452、453、454、455に入力され、各トライステートバッファの出力がハイインピーダンス状態となる。これと同時にスイッチ456、457がオンして信号BLIL、SE1、SEが短絡される。これらの信号の短絡によって各信号は、短絡前の電位、およびその信号配線の負荷容量等の比率によって決定される中間電位Vref4（Vss＜Vref4＜Vpp）になる。信号BLILが、昇圧電位Vppより電位Vref4に低下するとビット線対BL0L、/BL0Lと共通ビット線対BL0、/BL0が電気的に切り離され、センスアンプ614SAの負荷容量が小さくなる。一方、これと同時にセンスアンプ活性化信号SE及びSE1が接地電位Vssから中間電位Vref4に上昇するのでセンスアンプ614SAが活性化され始める。
【００６８】
時刻T33になるとパルス信号が非活性となり短絡回路450のスイッチ456、457がオフする。同時に、各トライステートバッファのハイインピーダンス状態は解除され、短絡されて中間電位Vref4となっていた各信号BLIL、SE1、SEが各々トライステートバッファ452、453、454からの出力に応じた電位となる。すなわち、信号BLILは昇圧電位Vppにもどり、ビット線対BL0L、/BL0Lと共通ビット線対BL0、/BL0が電気的に接続される。センスアンプ活性化信号SEは活性化電位である電源電位Vcc、SE1は活性化電位である昇圧電位Vppとなる。時刻T34になるとこの十分に活性化されたセンスアンプ活性化信号SE、およびSE1の電位に応じてビット線対BL0、/BL0の電位差増幅、すなわち、センスアンプ614SAの読み出し動作が完了する。
【００６９】
以上のように、この実施の形態４においては、センスアンプ活性化信号SE、およびSE1と、選択されているメモリセル側のビット線対と共通ビット線対を接続する選択信号BLILを短絡させることで、センスアンプの活性化初期時に、すなわち、センスアンプ活性化信号SE、SE1の活性化電位への変化と同時に、センスアンプに接続される共通ビット線対とメモリセルアレイに接続されるビット線対を電気的に切り離し、この切り離されたビット線対の容量負荷分だけ、センスアンプの駆動負荷を低減させることが可能となり、センス動作の高速化を図ることができる。
【００７０】
実施の形態５．
図１９は、この発明の実施の形態５のメモリセルアレイ611L、611Rとその間に配置されたセンスアンプ等の詳細を示した回路図である。図において実施の形態４に示される構成と異なる部分は、短絡回路460と、センスアンプ614SAのＰチャンネル側ソースノードに接続されるＰチャンネル側センスアンプ駆動トランジスタがＰチャンネル型トランジスタ613Pである点である。そしてこの短絡回路460がセンス活性化初期だけでなく、書き込み動作時にも２つのセンスアンプ活性化信号SE、/SEを短絡させるよう構成している。いうまでもなくＰチャンネル側センスアンプ駆動トランジスタをＰチャンネル型トランジスタで構成したので、このセンスアンプ活性化信号は活性化、非活性化時の実施の形態４とは論理を逆にした信号/SEとなる。以下この異なる点を説明する。
【００７１】
図２０は、実施の形態５における短絡回路460の構成を示す回路図である。この短絡回路460は、図１６に示される短絡回路450に加え、センスアンプ活性化信号/SEの活性、非活性の論理がセンスアンプ活性化信号SE1と逆であるためにトライステートバッファ454の入力の前段にインバータ461Iと、パルス信号発生回路451の出力であるパルス信号と、書き込み信号WREに応じて発生されるパルス信号WREEを入力とする２入力ORゲート461が加えられている。ただし、センスアンプ活性化信号/SEを発生するためのトライステートバッファ454の電源が昇圧電位Vppではなく電源電位Vccである。
【００７２】
次に動作について説明する。図２１は実施の形態５の動作を示すタイミング図である。図において、時刻T30から時刻T34までの動作は、センスアンプ活性化初期に短絡される各信号の電位、特に、センスアンプ活性化信号/SEの短絡前の電位がセンスアンプ活性化信号SE1とは異なる電位Vccであることと、その異なりにより、短絡時に信号の電位が実施の形態４とは異なる中間電位Vref5（Vss＜Vref5＜Vpp）となる。その他の動作は、ほぼ同様である。
【００７３】
時刻T35になると、書き込み信号WREが活性化される。これに応じて図示しないパルス回路から期間T4のパルス信号WREEが出力される。そして、このパルス信号WREEに応じて短絡回路460のORゲート461の出力がＨレベルとなり、スイッチ457が短絡される。図示しないローカルI/OバスL-I/OのI/O線対からスイッチ回路617SWを介して書き込みデータが共通ビット線対BL0、/BL0に転送され、共通ビット線BL0、/BL0の論理が反転される。時刻T36になると書き込み信号WREが非活性化され、書き込み動作が終了する。
【００７４】
以上のように書き込み動作時に、２つの相反する活性論理のセンス活性化信号SE、/SEを短絡させることにより、センスアンプ614SAへのデータの書き込み時のセンスアンプ614SAの駆動能力を低下させ、書き込み動作を高速化させることができる。
【００７５】
実施の形態６．
図２２は、この発明の実施の形態６のロジック内蔵型メモリを示すブロック図である。実施の形態６のロジック内蔵型メモリ2000は、複数のダイナミック型メモリを含む主記憶部であるDRAM部2001、DRAM部2001に記憶されたデータをチップ外部にシリアルに出力するビデオバッファ2002、DRAM部2001とのデータの授受を行いチップ外部に出力するSRAMバッファ2003、SRAMバッファ2003からのデータ及び外部からのデータの演算処理を行いSRAMバッファ2003に書き込む算術論理回路2004（以下ALUと称す）、および、内部動作制御回路2005を備える。内部動作制御回路2005は、外部からの種々の制御信号を受け、主にビデオバッファ2002の動作制御信号を発生するビデオコントローラ2006と、主にDRAM部2001の動作制御信号を発生するDRAMコントローラ2007と、及び主にSRAMバッファ2003とALU2004の動作制御信号を発生するSRAM/ALUコントローラ2008を含む。
【００７６】
さらに、このロジック内蔵型メモリ2000は、外部から与えられるクロック信号extCLKを受ける外部クロック信号入力端子2101、外部からの各種制御信号を各々受ける制御信号入力端子2102、各入力信号のＨレベルまたはＬレベルの判定基準電位となる電位Vrefを受ける基準電位入力端子2103、外部からDRAM部2001やSRAMバッファ2003のアドレスを指定するためのアドレス信号を受けるアドレス端子2104、ロジック内蔵型メモリ2000と外部とのデータの授受を行うデータ入出力端子2105を含む。尚、図２２において、各端子のバッファ部は省略されている。
【００７７】
図２３は、図２２に示されるDRAM部2001の主要部であるメモリ部の構成を示すブロック図である。ここに示されるメモリ部のデータ線の構成は、実施の形態１に示されたようなI/Oバス構成、すなわち、書き込みデータと読み出しデータが共に共通のデータ線上を伝送されるような構成ではなく、書き込みデータ専用バスと読み出しデータ専用バスに分れているI/O分離構成となっている。ただし、図２３において、読み出し専用バスは図示されていない。図２３において、2020は書き込み専用グローバルバスからのデータを保持するための保持回路、2030は保持回路2020からのデータを書き込み専用ローカルバスにドライブするためのライトドライバ、U00、U02、U04、U06、U10、U12、U14、U16は、複数のビット線対、複数のメモリセル、複数のセンスアンプ回路等を含むメモリユニットで、互いに同様の構成である。ここでライトドライバ2030は、書き込み時に特定のビットにのみ書き込みを行う、言い換えると、書き込み時に特定の指定された、すなわちマスクされたビットへの書き込みを実施しないような動作（以下ライトマスクモードと称す）の時にライトマスクモードを指示する信号、すなわち、マスクデータMD0、MD1に応じてハイインピーダンス状態となる。
【００７８】
図２４は、図２３に示されるメモリユニットU02の一部であるセンスアンプとビット線対及びローカルバスの構成を示す回路図である。この図は、実施の形態１において示したＳＤＲＡＭ1000の図３に対応するものであり、各対応箇所の符合は、図３中の最上位の桁の6を削除した符号で記されいる。図３と異なる部分は、上述のように、この実施の形態６では、データ線の構成がI/O分離構成になっている点である。そのため、共通ビット線対とローカルバス間のデータ転送のためのスイッチ回路が、共通ビット線対と書き込みローカルバスWDL0、/WDL0のデータ転送を可能とする書き込みスイッチ回路17SWWと、共通ビット線対と読み出しローカルバスRDL0、/RDL0のデータ転送を可能とする読み出しスイッチ回路17SWRとの２種類存在する。尚、図２４における書き込みローカルバスWDL、/WDL、及び読み出しローカルバスRDL、/RDLはビット線対と平行に配線されており、センスアンプ14SAと接続されているように見受けられるが、単にセンスアンプ14SA上を配線されるだけである。このような構成が可能であることは、半導体記憶装置の縦構造を考えればいうまでもないことである。
【００７９】
また、図２４において、左側ビット線の/BL0LとBL1Lの間のビット線対/BL0R、BL0Rは、隣接する左隣のメモリユニットの右側ビット線対に相当する。以下ビット線対/BL1LとBL2Lの間にはビット線対/BL1R、BL1Rが配線されるといったように同様続き、右側ビット線の/BL0RとBL1Rの間のビット線対/BL0L、BL0Lは、隣接する右隣のメモリユニットの左側のビット線対に相当する。このように、隣合うメモリユニットのビット線対が互い違いになるようにメモリユニットが、くし状に入り組んで配置されている。この図２４を念頭に再び図２３を参照すると、図２３においては、互い違いに配置されたメモリユニットの一つおきのユニットU00、U02、U04、U06に共通にデータ線WDLが接続されている構成が示されていることが理解できる。実際には、ユニットU01、U03、U05、U07がユニットU00、U02、U04、U06の間に存在するわけだが、図２３には、このユニットU01、U03、U05、U07と、これらに共通に接続されたデータ線、及びライトドライバ等が省略されている。
【００８０】
以上のようなI/O分離構成のメモリ部においても、センスアンプ14SAのＮチャンネル側ソースノードに駆動電源を供給するセンスアンプ駆動トランジスタ13Nのゲート電位を書き込み動作時に読み出し動作時に比べて低くすることによって、センスアンプ駆動トランジスタ13Nのオン抵抗を高め、センスアンプ14SAの駆動能力を書き込み動作時に読み出し動作時に比べ弱くすることができる。駆動能力が弱くなると、センスアンプ14SAに保持されていたデータを書き込み動作時に反転させることが容易となり、この反転を高速に行うことができる。すなわち、センスアンプ14SAへの書き込みの高速化を図ることができる。言うまでもなく、センスアンプ14SAへの書き込みが高速化され、ビット線対BL0、/BL0のデータが高速に反転されれば、書き込みコラム選択信号WCSLの非活性化を早く行うことができる。I/O分離構成は、そもそもI/Oバスが書き込みと読み出し動作において共通であるがためにおこる書き込み動作から読み出し動作への変化の準備期間（I/Oバスのプリチャージ期間）がサイクルタイムの短縮の鍵になっていたことを改善するため対策である。I/O分離構成によってある程度のサイクルタイムの改善がはかれるが、書き込み動作の高速化をはかれば、更なるサイクルタイムの改善が可能となる。
【００８１】
実施の形態７．
図２５は、この発明の実施の形態７のメモリユニットU02の一部を表す回路図である。実施の形態６と異なる部分は、センスアンプ駆動トランジスタ13N、13Pとセンスアンプ14SAの対応関係を図２４に示されるように１対１にするのではなく、１対２に構成した点である。また、メモリユニットU02の両隣のビット線対は省略してある。
【００８２】
このように構成したことで、レイアウト面積の縮小が可能となる。また、センスアンプ周辺は、一般に非常に厳しい設計ルールで密にレイアウトされている。故にレイアウト面積の縮小にまでは至らなくとも、少なくともセンスアンプ駆動トランジスタ配置部に余裕ができ、半導体記憶装置の製造過程における歩留りの向上を図ることができる。
【００８３】
実施の形態８．
図２６は、この発明の実施の形態８のメモリユニットU02の一部を表す回路図である。実施の形態６と異なる部分は、センスアンプ駆動トランジスタ13N、13Pとセンスアンプ14SAの対応関係を図２４に示されるように１対１にするのではなく、１対の書き込みローカルバスWDL0、/WDL0に対応する複数の共通ビット線対に各々対応するセンスアンプ14SAに対して、共通にセンスアンプ駆動トランジスタ13N、13P各１個設ける構成にした点である。以下この異なる点を説明する。
【００８４】
図２６において、書き込み動作時には書き込みコラム選択信号WCSL４つのうちの１つが選択され活性化される。この選択されたコラム選択信号よって書き込みスイッチ回路17SWWが導通し、書き込みローカルバスWDL0、/WDL0から書き込みデータが書き込みコラム選択信号WSCLによって選択された共通ビット線対BL0、/BL0に転送され、書き込みが行われる。書き込みデータが転送される共通ビット線対BL0、/BL0、及びその共通ビット線対BL0、/BL0に接続されるセンスアンプ14SAは、一対の書き込みデータ線対WDL0、/WDL0に対応して設けられた４つのセンスアンプ14SAの内の一つである。すなわち、書き込み時には、書き込みコラム選択信号WCSLによって、この４つのセンスアンプのうちの１つが間接的に選択され、書き込み動作が行われる。故に、このような対応関係でセンスアンプ駆動トランジスタを設けると、書き込み時に書き込み動作が行われるセンスアンプの駆動能力低下を効率よく行うことができると共に、センスアンプ駆動トランジスタの素子数の削減ができ、レイアウト面積の縮小が可能となる。さらに、センスアンプ駆動トランジスタ配置部に余裕ができ、半導体記憶装置の製造過程における歩留りの向上を図ることもできる。
【００８５】
実施の形態９．
図２７は、この発明の実施の形態９のメモリユニットU02の一部を表す回路図である。実施の形態８と異なる部分は、ライトマスクモード時に書き込み動作が禁止される特定ビットを指定するマスクデータに応じた信号MD0をゲートに受けセンスアンプ14SAのＰチャンネル側ソースノードと/MD信号配線の間に接続されたＰチャンネル型トランジスタMDPと、信号/MDをゲートに受けセンスアンプ14SAのＮチャンネル側ソースノードとMD信号配線の間に接続されたＮチャンネル型トランジスタMDNが新たに設けられている点である。
【００８６】
図２８は、保持回路2020とライトドライバ2030の構成を示す回路図である。保持回路2020は、データの保持部分2021と、書き込みグローバルバスG-Iからのデータを保持部分2021に転送するためのトランスファーゲート2024を含む。データ保持部分2021はインバータ2022と2023を含む。
【００８７】
ライトドライバ2030は、相補な書き込みローカルバスWDL、/WDLのうちの一方/WDLへのデータをドライブするドライバ部2030Aと、書き込みローカルバスの他方であるWDLへのデータをドライブするドライバ部2030Bと、これらのデータ線/WDLとWDLをプリチャージするための回路2030D、書き込み制御信号WREとマスクデータMD0を受け、ドライバ部2030Aおよび2030Bの出力をハイインピーダンス状態にする信号を出力するAND回路2030C、書き込み制御信号WREを反転するインバータ2035、このインバータ2035の出力を反転するインバータ2036を含む。
【００８８】
ドライバ部2030Aは、保持回路2021からの相補データとAND回路2030Cからの信号を受けるNAND回路2031、2032、NAND回路2032の出力を反転するインバータ2033、電源電位ノードVccと接地電位ノードVssの間に直列に接続されたＰチャンネル型トランジスタ2034PとＮチャンネル型トランジスタ2034Nを含む。さらに、WDLと/WDLのプリチャージ回路2030Dは、各々が並列接続されたＰチャンネル型トランジスタとＮチャンネル型トランジスタからなるトランスファーゲート2037、2038、2039を含み、トランスファーゲート2037は書き込みローカルバス/WDLとWDLの間に接続され、トランスファーゲート2038、2039は、書き込みローカルバス/WDLとWDLの間に直列に接続され、その接続ノードにビット線対のプリチャージ電位と等しい電位が与えられ、書き込みローカルバスのプリチャージ電位レベルが与えられる。
【００８９】
このように構成して、書き込みローカルバスWDL、/WDLのプリチャージ電位をビット線のプリチャージ電位に揃えることで、ライトマスクモード時に書き込みローカルバスがフローティング状態になって、書き込みコラム選択WCSLが活性化された際のセンスアンプノードに与える影響を極力小さくすることができる。さらに、マスクデータにより指定されたビットに対応するアドレスのトランジスタMDP、MDNが導通してセンスアンプの両ソース線インピーダンスを低くすることができる。一方、書き込み動作が行われるセンスアンプの駆動能力が低下されるので、図２８に示されるようなライトドライバ2030においては、ドライバ部2030A、2030Bの電源電位ノードVccと接地電位ノードVssの電位差を小さくすることも可能となる。これは、書き込み動作が行われるセンスアンプの駆動能力を低下させているので、ライトドライバ部のドライブ能力、駆動能力下げても十分にセンスアンプに保持されたデータの書き変えが可能となるためである。
【００９０】
実施の形態１０．
図２９は、この発明の実施の形態１０のメモリユニットU02の一部を表す回路図である。実施の形態８と異なる部分は、マスクデータ線MD0が配線され、このライトマスクデータ線MDOとゲートが接続され、書き込みスイッチ回路17SWWと共通ビット線対の間に並列に接続されたマスクスイッチ回路18MDが設けられている点である。そしてこのマスクデータ線MD0に対応する１つのメモリユニット内の複数のセンスアンプ14SAに共通に１対のセンスアンプ駆動トランジスタ13P、13Nが設けられている。この実施の形態１０においては、図２３に示されるように１つのマスクデータ線には、４対のローカルバス/WDL、WDLが対応し、さらに、この４対のローカルバス/WDL、WDLには各々４つのセンスアンプ14SAが対応している。故に、この実施の形態においては、１６のセンスアンプ14SAに共通に各１つのセンスアンプ駆動トランジスタ13P、13Nが設けられている。このように構成すると素子数の削減ができ、レイアウト面積の縮小が可能となる。
【００９１】
尚、実施の形態１から５においてはＳＤＲＡＭ、実施の形態６から１０においてはロジック内蔵メモリのDRAM部について説明したが、ＳＤＲＭにおけるメモリアレイ構成及びデータ線構成をロジック内蔵メモリのDRAM部に適用することも、逆にロジック内蔵メモリのDRAM部におけるメモリアレイ構成及びデータ線構成をＳＤＲＡＭに適用することも可能である。さらに、これらのメモリに限られるものでもなく、例えば、ＣＤＲＡＭ等にも適用できる。また、実施の形態６から１０における構成にも、実施の形態２から５のセンスアンプ駆動トランジスタのゲート電位の制御を適用できることはいうまでもない。
【００９２】
【発明の効果】
以上のように、この発明による半導体記憶装置は、センスアンプと第１電源供給配線との間に接続された第１のセンスアンプ駆動トランジスタに与えられる第１のセンスアンプ活性化信号の電位を制御して、第１のセンスアンプ駆動トランジスタのオン抵抗を書き込み動作時に読み出し動作時よりも高くするようにしたので書き込み動作時のセンスアンプの駆動能力が読み出し動作時よりも低下し、書き込みデータに応じてセンスアンプに保持されているデータを反転しやすくすることができるのでセンスアンプの書き込み動作、すなわち、センスアンプに接続されるビット線対のデータ反転にかかる時間が短縮できる。
【００９３】
さらに、センスアンプの接地電位側の駆動能力を低下させることができる。
【００９４】
さらに、センスアンプ活性化信号発生回路をトライステートバッファで構成し、その出力がハイインピーダンス状態になる時は、このハイインピーダンス状態前の出力論理を保持して出力するラッチ回路を設け、さらに、このラッチ回路の電源ノードを書き込み動作時に第１の電源電位にかわり第１の中間電位を供給することでセンスアンプ活性化信号の論理をラッチ回路に保持したまま活性化電位を変化させてセンスアンプ駆動トランジスタのオン抵抗を制御し、書き込み動作時のセンスアンプの駆動能力を低下させることができる。
【００９５】
さらに、センスアンプ活性化信号発生回路に、読み出し動作時には第１の電源電位より高い電位を電源とし、書き込み動作時には第１の電源電位より低い電位を電源とし、第１のセンスアンプ駆動トランジスタとセンスアンプの接続ノードの電位と第２の中間電位を比較する比較回路を備え、両電位が等しくなるように第１のセンスアンプ駆動トランジスタのゲート電位を制御するので、センス初期からセンスアンプの活性化への進行に応じて徐々に第１のセンスアンプ駆動トランジスタのオン抵抗を上げることができ、センスアンプの駆動能力のセンスアンプ活性化初期には大きく、徐々に低下していくという理想的な変化を得ることができる。
【００９６】
また、第１、第２のセンスアンプ活性化信号をともに制御することで、書き込み動作時のセンスアンプの駆動能力のより一層の低下を、センスアンプ駆動電源の両側でバランスよく行うことができる。
【００９７】
さらに、第１、第２のセンスアンプ活性化信号が相反する論理である時は、この２つの信号を書き込み動作時に短絡させることにより、センスアンプの駆動能力の低下を、センスアンプのＮチャンネル側、Ｐチャンネル側の両方で同様に行いうことができる。
【０１０３】
また、この発明に係る半導体記憶装置は、複数のセンスアンプに対してゲートに第１のセンスアンプ活性化信号を受ける少なくとも１つの第１のセンスアンプ駆動トランジスタと、ゲートに第２のセンスアンプ活性化信号を受ける少なくとも１つの第２のセンスアンプ駆動トランジスタを設けることにより、センスアンプ活性化信号の活性電位をデータ線対の電位差を検知増幅する時、即ちセンス初期と、書き込み動作時で変化させ、センスアンプの駆動能力を制御して読み出し書き込み動作の高速化を図るとともに、センスアンプ駆動トランジスタのレイアウト面積を削減することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による同期型ＳＤＲＡＭの構成を示すブロック図である。
【図２】 図１に示したＳＤＲＡＭのメモリ部のレイアウトを示すレイアウト図である。
【図３】 図１に示したＳＤＲＡＭのセンスアンプ周辺の構成を示す回路図である。
【図４】 図１に示したＳＤＲＡＭのコントロール信号発生回路の構成を示すブロック図である。
【図５】 図１に示したＳＤＲＡＭのセンスアンプ活性化信号発生回路の構成を示す回路図である。
【図６】 図５に示したラッチ回路の構成を示す回路図である。
【図７】 図４に示したコントロール信号発生回路の動作を示すタイミング図である。
【図８】 図３に示したセンスアンプ周辺の動作を示すタイミング図である。
【図９】 この発明の実施の形態２によるＳＤＲＡＭのセンスアンプ活性化信号発生回路の構成を示す回路図である。
【図１０】 図９に示したラッチ回路の構成を示す回路図である。
【図１１】 この発明の実施の形態３によるＳＤＲＡＭのセンスアンプ周辺の構成を示す回路図である。
【図１２】 図１１に示したＳＤＲＡＭのセンスアンプ活性化信号発生回路の構成を示す回路図である。
【図１３】 図１１に示したセンスアンプ周辺の動作を示すタイミング図である。
【図１４】 図１１に示したＳＤＲＡＭのセンスアンプ駆動トランジスタとセンスアンプの対応の他の例を示す回路図のである。
【図１５】 この発明の実施の形態３によるＳＤＲＡＭのセンスアンプ周辺の構成を示す回路図である。
【図１６】 図１５に示した短絡回路の構成を示す回路図である。
【図１７】 図１６に示したトライステートバッファの構成を示す回路図である
【図１８】 図１４に示したセンスアンプ周辺の動作を示すタイミング図である。
【図１９】 この発明の実施の形態４によるＳＤＲＡＭのセンスアンプ周辺の構成を示す回路図である。
【図２０】 図１９に示した短絡回路の構成を示す回路図である。
【図２１】 図１４に示したセンスアンプ周辺の動作を示すタイミング図である。
【図２２】 この発明の実施の形態６によるロジック内蔵型メモリの構成を示すブロック図である。
【図２３】 図１に示したロジック内蔵型メモリのDRAM部の構成を示すブロック図である。
【図２４】 図２３のメモリユニットU02の構成を示す回路図である。
【図２５】 実施の形態７のメモリユニットU02の構成を示す回路図である。
【図２６】 実施の形態８のメモリユニットU02の構成を示す回路図である。
【図２７】 実施の形態９のメモリユニットU02の構成を示す回路図である。
【図２８】 実施の形態９のライトドライバ及び保持回路の構成を示す回路図である。
【図２９】 実施の形態１０のメモリユニットU02の構成を示す回路図である。
【図３０】 従来の半導体記憶装置の構成を示す回路図である。
【符号の説明】
1000 ＳＤＲＡＭ、 2000ロジック内蔵メモリ、
M.C メモリセル、
BL0、/BL0 共通ビット線、
BL0L、/BL0L ビット線、
BL0R、/BL0R ビット線、
614SA、14SA センスアンプ、 441 比較回路
Vc 電源供給線、 Vs 電源供給線
Vcc 電源電位ノード、 Vss 接地電位ノード
613N、613P、613NN、13N、13P センスアンプ駆動トランジスタ、
420、430、440 センスアンプ活性化信号発生回路、
SE、/SE、SE1 センスアンプ活性化信号、
450、460 短絡回路、
421、431、452、453、454、455 トライステートバッファ、
422、432 ラッチ回路、
WDL、/WDL 書き込みローカルバス
Claims (7)
- 複数のメモリセル、
前記複数のメモリセルに接続されたビット線対、
前記ビット線対に接続され前記ビット線対の電位差を検知増幅するセンスアンプ、
前記センスアンプを駆動する第１の電源電位を供給する第１の電源供給配線、
前記センスアンプを駆動する前記第1の電源電位よりも低い第２の電源電位を供給する第２の電源供給配線、
前記センスアンプと前記第１の電源供給配線の間に接続され導通して前記センスアンプを駆動する第１のセンスアンプ駆動トランジスタ、
前記センスアンプと前記第２の電源供給配線の間に接続され導通して前記センスアンプを駆動する第２のセンスアンプ駆動トランジスタ、および
前記第１のセンスアンプ駆動トランジスタのゲートに与えられ前記第１のセンスアンプ駆動トランジスタのオン抵抗を書き込み動作時に読み出し動作時よりも高くするように電位変化する第１のセンスアンプ活性化信号を発生するセンスアンプ活性化信号発生回路を備え、
前記第１のセンスアンプ駆動トランジスタはＰチャンネル型トランジスタであり、
前記センスアンプ活性化信号発生回路は、
第１のセンスアンプ活性化信号を出力するトライステートバッファ、
前記トライステートバッファの出力ノードに接続され前記トライステートバッファの出力がハイインピーダンス状態に変化したときに前記ハイインピーダンス状態前の出力論理を保持し、前記出力ノードに出力するラッチ回路、
前記ラッチ回路の電源ノードと電源電位ノードの間に接続され前記ラッチ回路の電源として前記第２の電源電位と同レベルの電位を供給する第１のトランジスタ、および
前記ラッチ回路の電源ノードと中間電位ノードの間に接続され書き込み動作時に前記ラッチ回路の電源として前記第２の電源電位と同レベルの電位に代えて、前記第1の電源電位よりも低く前記第２電源電位よりも高い中間電位を供給する第２のトランジスタを備える、半導体記憶装置。 - 複数のメモリセル、
前記複数のメモリセルに接続されたビット線対、
前記ビット線対に接続され前記ビット線対の電位差を検知増幅するセンスアンプ、
前記センスアンプを駆動する第１の電源電位を供給する第１の電源供給配線、
前記センスアンプを駆動する前記第1の電源電位よりも低い第２の電源電位を供給する第２の電源供給配線、
前記センスアンプと前記第１の電源供給配線の間に接続され導通して前記センスアンプを駆動する第１のセンスアンプ駆動トランジスタ、
前記センスアンプと前記第２の電源供給配線の間に接続され導通して前記センスアンプを駆動する第２のセンスアンプ駆動トランジスタ、および
前記第１のセンスアンプ駆動トランジスタのゲートに与えられ前記第１のセンスアンプ駆動トランジスタのオン抵抗を書き込み動作時に読み出し動作時よりも高くするように電位変化する第１のセンスアンプ活性化信号を発生するセンスアンプ活性化信号発生回路を備え、
前記第１のセンスアンプ駆動トランジスタはＮチャンネル型トランジスタであり、
前記センスアンプ活性化信号発生回路は、
読み出し動作時には第１の電源電位より高い電位を電源とし、
書き込み動作時には前記第１の電源電位より低い電位を電源とし、
第１のセンスアンプ駆動トランジスタとセンスアンプの接続ノードの電位と前記第1の電源電位よりも低く前記第２の電源電位よりも高い中間電位を比較して前記接続ノードの電位と前記中間電位とが等しくなるように前記第１のセンスアンプ駆動トランジスタのゲート電位を制御する比較回路を備える、半導体記憶装置。 - 複数のメモリセル、
前記複数のメモリセルに接続されたビット線対、
前記ビット線対に接続され前記ビット線対の電位差を検知増幅するセンスアンプ、
前記センスアンプを駆動する第１の電源電位を供給する第１の電源供給配線、
前記センスアンプを駆動する前記第１の電源電位よりも高い第２の電源電位を供給する第２の電源供給配線、
前記センスアンプと前記第１の電源供給配線の間に接続され導通して前記センスアンプを駆動する第１のセンスアンプ駆動トランジスタ、
前記センスアンプと前記第２の電源供給配線の間に接続され導通して前記センスアンプを駆動する第２のセンスアンプ駆動トランジスタ、および
前記第１のセンスアンプ駆動トランジスタのゲートに与えられ前記第１のセンスアンプ駆動トランジスタのオン抵抗を書き込み動作時に読み出し動作時よりも高くするように電位変化する第１のセンスアンプ活性化信号を発生するセンスアンプ活性化信号発生回路を備え、
前記第１のセンスアンプ駆動トランジスタはＮチャンネル型トランジスタであり、
前記センスアンプ活性化信号発生回路は、
第１のセンスアンプ活性化信号を出力するトライステートバッファ、
前記トライステートバッファの出力ノードに接続され前記トライステートバッファの出力がハイインピーダンス状態に変化したときに前記ハイインピーダンス状態前の出力論理を保持し、前記出力ノードに出力するラッチ回路、
前記ラッチ回路の電源ノードと電源電位ノードの間に接続され前記ラッチ回路の電源として前記第２の電源電位と同レベルの電位を供給する第１のトランジスタ、および
前記ラッチ回路の電源ノードと中間電位ノードの間に接続され書き込み動作時に前記ラッチ回路の電源として前記第２の電源電位と同レベルの電位に代えて、前記第１の電源電位よりも高く前記第２の電源電位よりも低い中間電位を供給する第２のトランジスタを備える、半導体記憶装置。 - 前記第２のセンスアンプ駆動トランジスタはＮチャンネル型トランジスタであり、
前記センスアンプ活性化信号発生回路は、前記第２のセンスアンプ駆動トランジスタのゲートに与えられ、前記第２のセンスアンプ駆動トランジスタのオン抵抗を書き込み動作時に読み出し動作時よりも高くするように電位変化する第２のセンスアンプ活性化信号を発生する、請求項１または２記載の半導体記憶装置。 - 前記センスアンプ活性化信号発生回路は、さらに、書き込み動作時に第１のセンスアンプ活性化信号と第２のセンスアンプ活性化信号を短絡させる短絡回路を備える、請求項４記載の半導体記憶装置。
- 複数のビット線対、
各々が、前記複数のビット線対に対応して設けられビット線対の間に直列接続された第１、第２のＮチャンネル型トランジスタと前記ビット線対の間に直列接続された第１、第２のＰチャンネル型トランジスタを有し、
前記第１のＮチャンネル型トランジスタのゲートと第１のＰチャンネル型トランジスタのゲートとビット線対の一方を接続し、前記第２のＮチャンネル型トランジスタのゲートと第２のＰチャンネル型トランジスタのゲートとビット線対の他方を接続して構成されるクロスカップ型の複数のセンスアンプ、
前記複数のセンスアンプの前記第１、第２のＮチャンネル型トランジスタの接続ノードと接地電位ノードの間に接続されゲートに第１のセンスアンプ活性化信号を受ける少なくとも１つのＮチャネル型の第１のセンスアンプ駆動トランジスタ、
前記複数のセンスアンプの前記第１、第２のＰチャンネル型トランジスタの接続ノードと電源電位ノードの間に接続されゲートに第２のセンスアンプ活性化信号を受ける少なくとも１つのＰチャネル型の第２のセンスアンプ駆動トランジスタ、および
前記第１のセンスアンプ活性化信号と前記第２のセンスアンプ活性化信号を活性電位で発生して前記第１および第２のセンスアンプ駆動トランジスタを導通状態とするセンスアンプ活性化信号発生回路を備え、前記センスアンプ活性化信号発生回路は、前記第１のセンスアンプ活性化信号と前記第２のセンスアンプ活性化信号のうち少なくとも１つのセンスアンプ活性化信号を、前記複数のセンスアンプが前記ビット線対の電位差を検知増幅する時は非活性電位から第１の活性電位に変化させるとともに前記複数のセンスアンプに書き込みデータが転送される時は前記第１の活性電位と前記非活性状態との間の電位である第２の活性電位に変化させ、
前記センスアンプ活性化信号発生回路は、
前記１つのセンスアンプ活性化信号を出力するトライステートバッファ、
前記トライステートバッファの出力ノードに接続され前記トライステートバッファの出力がハイインピーダンス状態に変化したときに前記ハイインピーダンス状態前の出力論理を保持し、前記出力ノードに出力するラッチ回路、
前記ラッチ回路の電源ノードと第１の電源電位ノードの間に接続され前記ラッチ回路の電源として前記第１の活性電位を供給する第１のトランジスタ、および
前記ラッチ回路の電源ノードと中間電位ノードの間に接続され、複数のセンスアンプに書き込みデータが転送される時は前記ラッチ回路の電源として前記第１の活性電位に代えて前記第２の活性電位を供給する第２のトランジスタを備える、半導体記憶装置。 - 前記複数のビット線対のうちの１対と選択的にデータ転送を行うデータ線をさらに備える、請求項６記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37001998A JP4424770B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体記憶装置 |
| US09/339,389 US6205071B1 (en) | 1998-12-25 | 1999-06-24 | Semiconductor memory device including sense amplifier circuit differing in drivability between data write mode and data read mode |
| US09/768,061 US6351423B2 (en) | 1998-12-25 | 2001-01-24 | Semiconductor memory device including sense amplifier circuit differing in drivability between data write mode and data read mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37001998A JP4424770B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195267A JP2000195267A (ja) | 2000-07-14 |
| JP4424770B2 true JP4424770B2 (ja) | 2010-03-03 |
Family
ID=18495874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37001998A Expired - Fee Related JP4424770B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6205071B1 (ja) |
| JP (1) | JP4424770B2 (ja) |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4748828B2 (ja) * | 1999-06-22 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US6538928B1 (en) * | 1999-10-12 | 2003-03-25 | Enhanced Memory Systems Inc. | Method for reducing the width of a global data bus in a memory architecture |
| JP2001143470A (ja) * | 1999-11-12 | 2001-05-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001229670A (ja) * | 2000-02-15 | 2001-08-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3951560B2 (ja) * | 2000-06-14 | 2007-08-01 | セイコーエプソン株式会社 | 信号供給装置及びその検査方法、並びにそれを用いた半導体装置及びデータ線駆動ｉｃ |
| JP3708801B2 (ja) * | 2000-06-16 | 2005-10-19 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP2002015565A (ja) * | 2000-06-29 | 2002-01-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE10040462B4 (de) * | 2000-08-18 | 2006-05-24 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Speichern und Ausgeben von Daten mit einem virtuellen Kanal |
| US6492881B2 (en) * | 2001-01-31 | 2002-12-10 | Compaq Information Technologies Group, L.P. | Single to differential logic level interface for computer systems |
| JP4808856B2 (ja) * | 2001-04-06 | 2011-11-02 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US6587388B2 (en) * | 2001-04-27 | 2003-07-01 | International Business Machines Corporation | Method and apparatus for reducing write operation time in dynamic random access memories |
| US6590822B2 (en) * | 2001-05-07 | 2003-07-08 | Samsung Electronics Co., Ltd. | System and method for performing partial array self-refresh operation in a semiconductor memory device |
| US6552944B2 (en) * | 2001-05-31 | 2003-04-22 | International Business Machines Corporation | Single bitline direct sensing architecture for high speed memory device |
| JP2003109390A (ja) * | 2001-09-27 | 2003-04-11 | Toshiba Corp | 半導体記憶装置 |
| US7020008B2 (en) * | 2001-12-26 | 2006-03-28 | Renesas Technology Corp. | Thin film magnetic memory device writing data with bidirectional current |
| US6683805B2 (en) * | 2002-02-05 | 2004-01-27 | Ibm Corporation | Suppression of leakage currents in VLSI logic and memory circuits |
| US7023243B2 (en) * | 2002-05-08 | 2006-04-04 | University Of Southern California | Current source evaluation sense-amplifier |
| US6639847B1 (en) * | 2002-06-26 | 2003-10-28 | Taiwan Semiconductor Manufacturing Co. Ltd | Elimination of address-sensitivity by synchronous reference for sense amplifier |
| JP2004103116A (ja) * | 2002-09-10 | 2004-04-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US6760248B2 (en) * | 2002-10-09 | 2004-07-06 | Infineon Technologies Ag | Voltage regulator with distributed output transistor |
| JP4437891B2 (ja) * | 2003-03-24 | 2010-03-24 | Ｏｋｉセミコンダクタ株式会社 | 同期型ｄｒａｍのデータ書込方法 |
| KR100542712B1 (ko) * | 2003-08-25 | 2006-01-11 | 주식회사 하이닉스반도체 | 동기형 디램의 라이트 패스 구조 |
| WO2005024838A1 (ja) * | 2003-09-04 | 2005-03-17 | Nec Corporation | 半導体記憶装置 |
| KR100532471B1 (ko) * | 2003-09-26 | 2005-12-01 | 삼성전자주식회사 | 입출력 데이터 위스 조절이 가능한 메모리 장치 및 그위스 조절 방법 |
| JP4130638B2 (ja) * | 2004-02-10 | 2008-08-06 | 株式会社東芝 | 半導体集積回路装置 |
| DE102004010704B3 (de) * | 2004-03-04 | 2005-10-13 | Infineon Technologies Ag | Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines integrierten Halbleiterspeichers |
| KR100532510B1 (ko) * | 2004-05-04 | 2005-11-30 | 삼성전자주식회사 | 기입 동작시 메모리 셀 어레이의 일부 영역에 기입되는데이터를 마스킹하는 반도체 메모리 장치 및 그 마스킹 방법 |
| US7200693B2 (en) | 2004-08-27 | 2007-04-03 | Micron Technology, Inc. | Memory system and method having unidirectional data buses |
| US7203102B2 (en) * | 2004-10-27 | 2007-04-10 | Infineon Technologies, Ag | Semiconductor memory having tri-state driver device |
| US7209405B2 (en) * | 2005-02-23 | 2007-04-24 | Micron Technology, Inc. | Memory device and method having multiple internal data buses and memory bank interleaving |
| US7227799B2 (en) * | 2005-04-29 | 2007-06-05 | Infineon Technologies Ag | Sense amplifier for eliminating leakage current due to bit line shorts |
| US20070028027A1 (en) * | 2005-07-26 | 2007-02-01 | Micron Technology, Inc. | Memory device and method having separate write data and read data buses |
| US7248531B2 (en) * | 2005-08-03 | 2007-07-24 | Mosaid Technologies Incorporated | Voltage down converter for high speed memory |
| TW200721163A (en) * | 2005-09-23 | 2007-06-01 | Zmos Technology Inc | Low power memory control circuits and methods |
| KR100655375B1 (ko) * | 2005-11-11 | 2006-12-08 | 삼성전자주식회사 | 메모리 코어 및 이를 구비한 반도체 메모리 장치 |
| KR100675299B1 (ko) * | 2006-02-15 | 2007-01-29 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
| US7817470B2 (en) * | 2006-11-27 | 2010-10-19 | Mosaid Technologies Incorporated | Non-volatile memory serial core architecture |
| KR101297562B1 (ko) * | 2007-02-23 | 2013-08-19 | 삼성전자주식회사 | 빠른 데이터 기입 반도체 메모리 장치 및 비트라인센스앰프 제어방법 |
| JP2009016004A (ja) * | 2007-07-09 | 2009-01-22 | Nec Electronics Corp | 半導体装置及び半導体装置の制御方法 |
| JP2009032315A (ja) * | 2007-07-25 | 2009-02-12 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US7551477B2 (en) * | 2007-09-26 | 2009-06-23 | Sandisk Corporation | Multiple bit line voltages based on distance |
| KR100927411B1 (ko) * | 2008-02-14 | 2009-11-19 | 주식회사 하이닉스반도체 | 데이터 마스크 기능을 갖는 반도체 메모리 장치 |
| KR101551775B1 (ko) * | 2009-02-11 | 2015-09-10 | 삼성전자 주식회사 | 개선된 글로벌 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치 |
| US20110044121A1 (en) * | 2009-08-20 | 2011-02-24 | Kim Joung-Yeal | Semiconductor memory device having device for controlling bit line loading and improving sensing efficiency of bit line sense amplifier |
| US8934315B2 (en) | 2009-11-12 | 2015-01-13 | Freescale Semiconductor, Inc. | Memory device and method for sensing a content of a memory cell |
| JP2011175696A (ja) * | 2010-02-23 | 2011-09-08 | Elpida Memory Inc | 半導体装置 |
| US9875788B2 (en) * | 2010-03-25 | 2018-01-23 | Qualcomm Incorporated | Low-power 5T SRAM with improved stability and reduced bitcell size |
| JP2013004151A (ja) * | 2011-06-20 | 2013-01-07 | Toshiba Corp | 半導体記憶装置 |
| US9117498B2 (en) * | 2013-03-14 | 2015-08-25 | Freescale Semiconductor, Inc. | Memory with power savings for unnecessary reads |
| US9824738B2 (en) * | 2016-03-11 | 2017-11-21 | Toshiba Memory Corporation | Semiconductor storage device |
| US10191086B2 (en) * | 2016-03-24 | 2019-01-29 | Apple Inc. | Power detection circuit |
| US9761304B1 (en) * | 2016-09-27 | 2017-09-12 | International Business Machines Corporation | Write-bitline control in multicore SRAM arrays |
| US10147483B1 (en) * | 2017-09-19 | 2018-12-04 | Qualcomm Incorporated | Robust write driver scheme for static random access memory compilers |
| KR102387462B1 (ko) * | 2017-09-27 | 2022-04-15 | 삼성전자주식회사 | 센싱 동작을 일정하게 제어할 수 있는 비트라인 센스앰프를 포함하는 메모리 장치 |
| US11735249B2 (en) | 2021-06-29 | 2023-08-22 | Micron Technology, Inc. | Sensing techniques for differential memory cells |
| US11705185B2 (en) * | 2021-06-29 | 2023-07-18 | Micron Technology, Inc. | Apparatus for differential memory cells |
| CN115798539A (zh) * | 2021-09-10 | 2023-03-14 | 长鑫存储技术有限公司 | 一种信号屏蔽电路以及半导体存储器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954992A (en) * | 1987-12-24 | 1990-09-04 | Mitsubishi Denki Kabushiki Kaisha | Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor |
| US5305263A (en) * | 1991-06-12 | 1994-04-19 | Micron Technology, Inc. | Simplified low power flash write operation |
| JP3547466B2 (ja) * | 1993-11-29 | 2004-07-28 | 株式会社東芝 | メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法 |
| JPH0887887A (ja) | 1994-09-17 | 1996-04-02 | Toshiba Corp | 半導体記憶装置 |
| US6147919A (en) * | 1998-06-29 | 2000-11-14 | Fujitsu Limited | Semiconductor memory employing direct-type sense amplifiers capable of realizing high-speed access |
| US6125065A (en) * | 1998-09-09 | 2000-09-26 | Fujitsu Limited | Semiconductor memory with column gates and method of controlling column gates during a write mask operation |
-
1998
- 1998-12-25 JP JP37001998A patent/JP4424770B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-24 US US09/339,389 patent/US6205071B1/en not_active Expired - Lifetime
-
2001
- 2001-01-24 US US09/768,061 patent/US6351423B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000195267A (ja) | 2000-07-14 |
| US6205071B1 (en) | 2001-03-20 |
| US20010002886A1 (en) | 2001-06-07 |
| US6351423B2 (en) | 2002-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4424770B2 (ja) | 半導体記憶装置 | |
| US6172918B1 (en) | Semiconductor memory device allowing high-speed operation of internal data buses | |
| US6144587A (en) | Semiconductor memory device | |
| US5724291A (en) | Semiconductor memory device with reduced chip area | |
| US7619935B2 (en) | Memory device with separate read and write gate voltage controls | |
| KR100381968B1 (ko) | 고속동작용디램 | |
| JP4413293B2 (ja) | リセット動作を高速化したメモリデバイス | |
| JPH029081A (ja) | 半導体記憶装置 | |
| US6320806B1 (en) | Input/output line precharge circuit and semiconductor memory device adopting the same | |
| JP2705590B2 (ja) | 半導体記憶装置 | |
| JP4154006B2 (ja) | 半導体記憶装置 | |
| KR20010038792A (ko) | 데이터 라인 센스앰프부의 센싱 효율을 균일하게 하는 반도체 메모리장치 | |
| US5715209A (en) | Integrated circuit memory devices including a dual transistor column selection switch and related methods | |
| CN115810372A (zh) | 用于单端感测放大器的设备及方法 | |
| JPH0636556A (ja) | ダイナミックｒａｍ | |
| KR960015210B1 (ko) | 반도체 메모리 장치 | |
| JPH0982086A (ja) | 半導体記憶装置 | |
| JP2001084768A (ja) | 半導体装置 | |
| JP2000182374A (ja) | ダイナミック型半導体メモリ | |
| JP2001143470A (ja) | 半導体記憶装置 | |
| JP3447640B2 (ja) | 半導体記憶装置 | |
| JP2003100079A (ja) | 半導体記憶装置 | |
| JP2000156078A (ja) | 半導体記憶装置 | |
| US6643201B2 (en) | Memory device having read charge control, write charge control and floating or precharge circuits | |
| JP2740486B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051216 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20051216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081029 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090310 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091201 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091208 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131218 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |