JP2002313967A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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Abstract
(57)【要約】
【課題】素子分離領域付近でのゲート絶縁膜の電気的特
性と素子分離領域付近以外でのゲート絶縁膜の電気的特
性とが等しい半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１と、この半導体基板１中に
設けられた溝部中に形成されたシャロートレンチ素子分
離領域１３と、半導体基板１中に形成され、挟む前記半
導体基板表面をチャネルとするソース・ドレイン領域
と、前記半導体基板上に形成され、その膜厚が前記チャ
ネルの中央部と前記シャロートレンチ素子分離領域と接
する部分とで等しいゲート絶縁膜１０、１１、１２と、
このゲート絶縁膜１０、１１、１２上に形成されたゲー
ト電極１４、１５とを有する半導体装置である。
性と素子分離領域付近以外でのゲート絶縁膜の電気的特
性とが等しい半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１と、この半導体基板１中に
設けられた溝部中に形成されたシャロートレンチ素子分
離領域１３と、半導体基板１中に形成され、挟む前記半
導体基板表面をチャネルとするソース・ドレイン領域
と、前記半導体基板上に形成され、その膜厚が前記チャ
ネルの中央部と前記シャロートレンチ素子分離領域と接
する部分とで等しいゲート絶縁膜１０、１１、１２と、
このゲート絶縁膜１０、１１、１２上に形成されたゲー
ト電極１４、１５とを有する半導体装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にゲート絶縁膜の高特性が必要な微細な半導体装
置及びその製造方法に関わる。
り、特にゲート絶縁膜の高特性が必要な微細な半導体装
置及びその製造方法に関わる。
【０００２】
【従来の技術】電気的に書き込み消去可能な不揮発性半
導体記憶装置の一種として、シリコン窒化膜中に電荷を
トラップさせることでデータを記憶する、いわゆるＭＯ
ＮＯＳ（金属―酸化シリコン膜―窒化シリコン膜―酸化
シリコン膜―半導体）型メモリセルが知られている。Ｍ
ＯＮＯＳ型メモリは浮遊ゲート型メモリと比較して低電
圧で書き込み消去動作が可能であり、また、積層ゲート
構造が必要な浮遊ゲート型メモリセルに対して、単層ゲ
ート構造のＭＯＮＯＳ型メモリセルはゲートのアスペク
ト比が小さいため、素子の微細化に適しているという特
徴がある。
導体記憶装置の一種として、シリコン窒化膜中に電荷を
トラップさせることでデータを記憶する、いわゆるＭＯ
ＮＯＳ（金属―酸化シリコン膜―窒化シリコン膜―酸化
シリコン膜―半導体）型メモリセルが知られている。Ｍ
ＯＮＯＳ型メモリは浮遊ゲート型メモリと比較して低電
圧で書き込み消去動作が可能であり、また、積層ゲート
構造が必要な浮遊ゲート型メモリセルに対して、単層ゲ
ート構造のＭＯＮＯＳ型メモリセルはゲートのアスペク
ト比が小さいため、素子の微細化に適しているという特
徴がある。
【０００３】図９４に従来のＬＯＣＯＳ型素子分離によ
るＭＯＮＯＳメモリセルの断面図を示す。
るＭＯＮＯＳメモリセルの断面図を示す。
【０００４】図９４において、半導体基板１００上にメ
モリセルのトンネル絶縁膜１０１が形成され、このトン
ネル絶縁膜を挟みこむようにトンネル絶縁膜１０１より
も膜厚が厚い素子分離領域１０２が形成されている。こ
れら、素子分離領域１０２、トンネル絶縁膜１０１表面
上にシリコン窒化膜からなる電荷蓄積層１０３が形成さ
れている。この電荷蓄積層１０３上には、バリア絶縁膜
１０４が形成されている。さらにこのバリア絶縁膜１０
４上には、ゲート電極１０５が形成されている。
モリセルのトンネル絶縁膜１０１が形成され、このトン
ネル絶縁膜を挟みこむようにトンネル絶縁膜１０１より
も膜厚が厚い素子分離領域１０２が形成されている。こ
れら、素子分離領域１０２、トンネル絶縁膜１０１表面
上にシリコン窒化膜からなる電荷蓄積層１０３が形成さ
れている。この電荷蓄積層１０３上には、バリア絶縁膜
１０４が形成されている。さらにこのバリア絶縁膜１０
４上には、ゲート電極１０５が形成されている。
【０００５】ところで、微細化に伴って、従来のＬＯＣ
ＯＳ型素子分離に替わってＳＴＩによる素子分離が重要
な技術となっている。 特に浮遊ゲート型不揮発性メモ
リに適した素子分離法として、自己整合ＳＴＩが提案さ
れている(「A ０．６７μｍ 2SELF-ALIGHNED SHALLOW T
RNECH ISOLATION CELL(SA-STI CELL) FOR 3V-only 256M
bit NAND EEPROMs」IEDM Tech. Dig. 1994 pp61-64) 。
ここでは、浮遊ゲート下に形成されたゲート絶縁膜の厚
さがゲート電極端にて他の部分よりも厚く形成されてい
る。自己整合ＳＴＩでは電荷蓄積層である浮遊ゲートに
対して自己整合的に素子分離溝を形成することによっ
て、ゲート電極の一部が素子分離端に入り込むことによ
る素子分離端での電界集中を防ぎ、その結果、セル特性
のばらつきが改善され、高信頼性化が実現できる。
ＯＳ型素子分離に替わってＳＴＩによる素子分離が重要
な技術となっている。 特に浮遊ゲート型不揮発性メモ
リに適した素子分離法として、自己整合ＳＴＩが提案さ
れている(「A ０．６７μｍ 2SELF-ALIGHNED SHALLOW T
RNECH ISOLATION CELL(SA-STI CELL) FOR 3V-only 256M
bit NAND EEPROMs」IEDM Tech. Dig. 1994 pp61-64) 。
ここでは、浮遊ゲート下に形成されたゲート絶縁膜の厚
さがゲート電極端にて他の部分よりも厚く形成されてい
る。自己整合ＳＴＩでは電荷蓄積層である浮遊ゲートに
対して自己整合的に素子分離溝を形成することによっ
て、ゲート電極の一部が素子分離端に入り込むことによ
る素子分離端での電界集中を防ぎ、その結果、セル特性
のばらつきが改善され、高信頼性化が実現できる。
【０００６】なお、特開平４−１２５７３号公報には、
ＭＮＯＳ型不揮発性半導体記憶装置のサイドウオーク現
象を防止するようにゲート絶縁膜を周辺の選択酸化膜と
の境界領域において、全て溝部内に存在させた構成が第
１図及び第３図（ａ）などに記載されている。
ＭＮＯＳ型不揮発性半導体記憶装置のサイドウオーク現
象を防止するようにゲート絶縁膜を周辺の選択酸化膜と
の境界領域において、全て溝部内に存在させた構成が第
１図及び第３図（ａ）などに記載されている。
【０００７】なお、ＭＯＮＯＳのように電荷蓄積層とし
て絶縁膜を用いた不揮発性メモリはリードディスターブ
特性が劣ることが特開平１１−３３０２７７号公報の図
４などに記載されている。
て絶縁膜を用いた不揮発性メモリはリードディスターブ
特性が劣ることが特開平１１−３３０２７７号公報の図
４などに記載されている。
【０００８】
【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。
導体装置では、以下の課題が生じる。
【０００９】素子分離領域を形成する熱酸化の影響によ
り、素子分離エッジ部１０６で酸化膜が厚くなりこの領
域で書き込み消去特性が悪くなる。すなわち、素子分離
エッジ部で絶縁膜厚が厚くなることから、電界が弱くな
り、閾値が低くなる。
り、素子分離エッジ部１０６で酸化膜が厚くなりこの領
域で書き込み消去特性が悪くなる。すなわち、素子分離
エッジ部で絶縁膜厚が厚くなることから、電界が弱くな
り、閾値が低くなる。
【００１０】ＭＯＮＯＳ構造では電荷を絶縁膜であるシ
リコン窒化膜中にトラップさせるため、電荷蓄積層中を
キャリアが移動しない。このため書き込みパルスを与え
た場合、チャネルエッジの部分だけしきい値が低いまま
取り残されることになる。このことはトランジスタ特性
に対して、サブスレッショルドリークまたはハンプ(hum
p)として観測される。サイドウオーク(sidewalk)と呼ば
れるこの現象はＭＯＮＯＳメモリセルの書き込み消去ウ
ィンドウを狭くするので問題である。
リコン窒化膜中にトラップさせるため、電荷蓄積層中を
キャリアが移動しない。このため書き込みパルスを与え
た場合、チャネルエッジの部分だけしきい値が低いまま
取り残されることになる。このことはトランジスタ特性
に対して、サブスレッショルドリークまたはハンプ(hum
p)として観測される。サイドウオーク(sidewalk)と呼ば
れるこの現象はＭＯＮＯＳメモリセルの書き込み消去ウ
ィンドウを狭くするので問題である。
【００１１】また、上記特開平４−１２５７３号公報で
は、半導体基板中に溝を設け、溝中に絶縁膜が設けられ
ているが、その膜厚は素子分離領域近辺で厚くなってお
り、電界集中が発生し、制御特性が悪化してしまう。
は、半導体基板中に溝を設け、溝中に絶縁膜が設けられ
ているが、その膜厚は素子分離領域近辺で厚くなってお
り、電界集中が発生し、制御特性が悪化してしまう。
【００１２】本発明の目的は以上のような従来技術の課
題を解決することにある。
題を解決することにある。
【００１３】特に、本発明の目的は、素子分離領域付近
でのゲート絶縁膜の電気的特性と素子分離領域付近以外
でのゲート絶縁膜の電気的特性とが等しい半導体装置及
びその製造方法を提供することにある。さらに、本発明
の別の目的は、素子領域を定義する４辺のうちソース・
ドレイン間電流の流れる方向と平行な２辺のエッジでの
電荷保持特性劣化を抑制した信頼性の高い半導体装置を
提供することである。さらに、本発明の別の目的は、ゲ
ート電極のエッジ部での書き込み消去特性やデータ保持
特性のばらつき並びに閾値変動を抑制する半導体装置を
提供することである。
でのゲート絶縁膜の電気的特性と素子分離領域付近以外
でのゲート絶縁膜の電気的特性とが等しい半導体装置及
びその製造方法を提供することにある。さらに、本発明
の別の目的は、素子領域を定義する４辺のうちソース・
ドレイン間電流の流れる方向と平行な２辺のエッジでの
電荷保持特性劣化を抑制した信頼性の高い半導体装置を
提供することである。さらに、本発明の別の目的は、ゲ
ート電極のエッジ部での書き込み消去特性やデータ保持
特性のばらつき並びに閾値変動を抑制する半導体装置を
提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板と、この半導体基板中に設け
られた溝部中に形成されたシャロートレンチ素子分離領
域と、前記半導体基板中に形成され、間にはさむ前記半
導体基板表面をチャネルとする１対のソース・ドレイン
領域と、前記半導体基板上に形成され、その膜厚が前記
チャネルの中央部と前記シャロートレンチ素子分離領域
と接する部分とで等しいゲート絶縁膜と、このゲート絶
縁膜上に形成されたゲート電極とを有する半導体装置で
ある。
に、本発明は、半導体基板と、この半導体基板中に設け
られた溝部中に形成されたシャロートレンチ素子分離領
域と、前記半導体基板中に形成され、間にはさむ前記半
導体基板表面をチャネルとする１対のソース・ドレイン
領域と、前記半導体基板上に形成され、その膜厚が前記
チャネルの中央部と前記シャロートレンチ素子分離領域
と接する部分とで等しいゲート絶縁膜と、このゲート絶
縁膜上に形成されたゲート電極とを有する半導体装置で
ある。
【００１５】本発明の別の特徴は、半導体基板と、この
半導体基板中に設けられた溝部中に形成された第１シャ
ロートレンチ素子分離領域と、前記半導体基板中に形成
され、間にはさむ前記半導体基板表面を第１チャネルと
する第１の１対のソース・ドレイン領域と、前記半導体
基板上に形成され、その膜厚が前記第１チャネル中央部
と前記第１シャロートレンチ素子分離領域と接する部分
とで等しい第１ゲート絶縁膜と、この第１ゲート絶縁膜
上に形成された第１ゲート電極と、前記半導体基板中に
設けられた溝部中に形成された第２シャロートレンチ素
子分離領域と、前記半導体基板中に形成され、間にはさ
む前記半導体基板表面を第２チャネルとする第２の１対
のソース・ドレイン領域と、前記半導体基板上に形成さ
れ、その膜厚が前記第２チャネル中央部と前記第２シャ
ロートレンチ素子分離領域と接する部分とで等しい第２
ゲート絶縁膜と、この第２ゲート絶縁膜上に形成された
第２ゲート電極とを有する半導体装置である。
半導体基板中に設けられた溝部中に形成された第１シャ
ロートレンチ素子分離領域と、前記半導体基板中に形成
され、間にはさむ前記半導体基板表面を第１チャネルと
する第１の１対のソース・ドレイン領域と、前記半導体
基板上に形成され、その膜厚が前記第１チャネル中央部
と前記第１シャロートレンチ素子分離領域と接する部分
とで等しい第１ゲート絶縁膜と、この第１ゲート絶縁膜
上に形成された第１ゲート電極と、前記半導体基板中に
設けられた溝部中に形成された第２シャロートレンチ素
子分離領域と、前記半導体基板中に形成され、間にはさ
む前記半導体基板表面を第２チャネルとする第２の１対
のソース・ドレイン領域と、前記半導体基板上に形成さ
れ、その膜厚が前記第２チャネル中央部と前記第２シャ
ロートレンチ素子分離領域と接する部分とで等しい第２
ゲート絶縁膜と、この第２ゲート絶縁膜上に形成された
第２ゲート電極とを有する半導体装置である。
【００１６】本発明の別の特徴は、半導体基板上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜形成後に
前記半導体基板中にトレンチ溝を形成する工程と、前記
トレンチ溝中に絶縁物を埋め込み、シャロートレンチ素
子分離領域を形成する工程と、前記ゲート絶縁膜及び前
記シャロートレンチ素子分離領域上にゲート電極を形成
する工程とを有する半導体装置の製造方法である。
ト絶縁膜を形成する工程と、前記ゲート絶縁膜形成後に
前記半導体基板中にトレンチ溝を形成する工程と、前記
トレンチ溝中に絶縁物を埋め込み、シャロートレンチ素
子分離領域を形成する工程と、前記ゲート絶縁膜及び前
記シャロートレンチ素子分離領域上にゲート電極を形成
する工程とを有する半導体装置の製造方法である。
【００１７】本発明の別の特徴は、半導体基板上に第１
絶縁膜を形成する工程と、この第１絶縁膜上に第２絶縁
膜を形成する工程と、この第２絶縁膜、前記第１絶縁
膜、及び前記半導体基板中にトレンチ溝を形成する工程
と、このトレンチ溝中に絶縁物を埋め込み、シャロート
レンチ素子分離領域を形成する工程と、前記第１絶縁膜
の上表面よりも前記シャロートレンチ素子分離領域が突
出するように、前記第２絶縁膜を除去する工程と、露出
した前記第１絶縁膜及び前記シャロートレンチ素子分離
領域上にゲート電極を形成する工程とを有する半導体装
置の製造方法である。
絶縁膜を形成する工程と、この第１絶縁膜上に第２絶縁
膜を形成する工程と、この第２絶縁膜、前記第１絶縁
膜、及び前記半導体基板中にトレンチ溝を形成する工程
と、このトレンチ溝中に絶縁物を埋め込み、シャロート
レンチ素子分離領域を形成する工程と、前記第１絶縁膜
の上表面よりも前記シャロートレンチ素子分離領域が突
出するように、前記第２絶縁膜を除去する工程と、露出
した前記第１絶縁膜及び前記シャロートレンチ素子分離
領域上にゲート電極を形成する工程とを有する半導体装
置の製造方法である。
【００１８】本発明の別の特徴は、メモリ部及び周辺回
路部の半導体基板上にシリコン窒化膜を含む多層膜から
なる第１ゲート絶縁膜を形成する工程と、前記第１ゲー
ト絶縁膜形成後に前記メモリ部及び周辺回路部の前記半
導体基板中にトレンチ溝を形成する工程と、前記トレン
チ溝中に絶縁物を埋め込み、シャロートレンチ素子分離
領域を形成する工程と、前記周辺回路部の第１ゲート絶
縁膜の内、シリコン窒化膜を除去した後、熱酸化により
周辺回路部の第２ゲート絶縁膜を形成する工程と、前記
メモリ部及び周辺回路部の前記第１ゲート絶縁膜、第２
ゲート絶縁膜、及び前記シャロートレンチ素子分離領域
上にゲート電極を形成する工程とを有する半導体装置の
製造方法である。
路部の半導体基板上にシリコン窒化膜を含む多層膜から
なる第１ゲート絶縁膜を形成する工程と、前記第１ゲー
ト絶縁膜形成後に前記メモリ部及び周辺回路部の前記半
導体基板中にトレンチ溝を形成する工程と、前記トレン
チ溝中に絶縁物を埋め込み、シャロートレンチ素子分離
領域を形成する工程と、前記周辺回路部の第１ゲート絶
縁膜の内、シリコン窒化膜を除去した後、熱酸化により
周辺回路部の第２ゲート絶縁膜を形成する工程と、前記
メモリ部及び周辺回路部の前記第１ゲート絶縁膜、第２
ゲート絶縁膜、及び前記シャロートレンチ素子分離領域
上にゲート電極を形成する工程とを有する半導体装置の
製造方法である。
【００１９】本発明の別の特徴は、高耐圧トランジスタ
領域及び低電圧トランジスタ領域を有する周辺回路部並
びにメモリ部の半導体基板上に第１ゲート絶縁膜を形成
する工程と、前記周辺回路部の低電圧トランジスタ領域
及び前記メモリ部の前記第１ゲート絶縁膜を除去する工
程と、シリコン窒化膜を含む多層膜からなる第２ゲート
絶縁膜を全面に形成する工程と、前記第２ゲート絶縁膜
形成後に前記メモリ部及び周辺回路部の前記半導体基板
中にトレンチ溝を形成する工程と、前記トレンチ溝中に
絶縁物を埋め込み、シャロートレンチ素子分離領域を形
成する工程と、前記周辺回路部の第２ゲート絶縁膜の
内、シリコン窒化膜を除去した後、熱酸化により前記周
辺回路部の低電圧トランジスタゲート絶縁膜及び高耐圧
トランジスタゲート絶縁膜を形成する工程と、前記メモ
リ部の前記ゲート絶縁膜、低電圧トランジスタゲート絶
縁膜及び高耐圧トランジスタゲート絶縁膜、並びに前記
シャロートレンチ素子分離領域上にゲート電極を形成す
る工程とを有する半導体装置の製造方法である。
領域及び低電圧トランジスタ領域を有する周辺回路部並
びにメモリ部の半導体基板上に第１ゲート絶縁膜を形成
する工程と、前記周辺回路部の低電圧トランジスタ領域
及び前記メモリ部の前記第１ゲート絶縁膜を除去する工
程と、シリコン窒化膜を含む多層膜からなる第２ゲート
絶縁膜を全面に形成する工程と、前記第２ゲート絶縁膜
形成後に前記メモリ部及び周辺回路部の前記半導体基板
中にトレンチ溝を形成する工程と、前記トレンチ溝中に
絶縁物を埋め込み、シャロートレンチ素子分離領域を形
成する工程と、前記周辺回路部の第２ゲート絶縁膜の
内、シリコン窒化膜を除去した後、熱酸化により前記周
辺回路部の低電圧トランジスタゲート絶縁膜及び高耐圧
トランジスタゲート絶縁膜を形成する工程と、前記メモ
リ部の前記ゲート絶縁膜、低電圧トランジスタゲート絶
縁膜及び高耐圧トランジスタゲート絶縁膜、並びに前記
シャロートレンチ素子分離領域上にゲート電極を形成す
る工程とを有する半導体装置の製造方法である。
【００２０】本発明の別の特徴は、メモリセルトランジ
スタ領域及び選択トランジスタ領域を有するメモリ部並
びに低電圧トランジスタ領域及び高耐圧トランジスタ領
域を有する周辺回路部の半導体基板上に第１ゲート絶縁
膜を形成する工程と、前記周辺回路部の低電圧トランジ
スタ領域及び前記メモリ部の前記第１ゲート絶縁膜を除
去する工程と、シリコン窒化膜を含む多層膜からなる第
２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁
膜形成後に前記メモリ部及び周辺回路部の前記半導体基
板中にトレンチ溝を形成する工程と、前記トレンチ溝中
に絶縁物を埋め込み、シャロートレンチ素子分離領域を
形成する工程と、前記メモリ部の選択トランジスタ領域
及び前記周辺回路部の第２ゲート絶縁膜の内、シリコン
窒化膜を除去した後、熱酸化により前記周辺回路部の低
電圧トランジスタゲート絶縁膜及び高耐圧トランジスタ
ゲート絶縁膜を形成する工程と、前記メモリセルトラン
ジスタのゲート絶縁膜、選択トランジスタのゲート絶縁
膜、低電圧トランジスタゲート絶縁膜及び高耐圧トラン
ジスタゲート絶縁膜、並びに前記シャロートレンチ素子
分離領域上にゲート電極を形成する工程とを有する半導
体装置の製造方法である。
スタ領域及び選択トランジスタ領域を有するメモリ部並
びに低電圧トランジスタ領域及び高耐圧トランジスタ領
域を有する周辺回路部の半導体基板上に第１ゲート絶縁
膜を形成する工程と、前記周辺回路部の低電圧トランジ
スタ領域及び前記メモリ部の前記第１ゲート絶縁膜を除
去する工程と、シリコン窒化膜を含む多層膜からなる第
２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁
膜形成後に前記メモリ部及び周辺回路部の前記半導体基
板中にトレンチ溝を形成する工程と、前記トレンチ溝中
に絶縁物を埋め込み、シャロートレンチ素子分離領域を
形成する工程と、前記メモリ部の選択トランジスタ領域
及び前記周辺回路部の第２ゲート絶縁膜の内、シリコン
窒化膜を除去した後、熱酸化により前記周辺回路部の低
電圧トランジスタゲート絶縁膜及び高耐圧トランジスタ
ゲート絶縁膜を形成する工程と、前記メモリセルトラン
ジスタのゲート絶縁膜、選択トランジスタのゲート絶縁
膜、低電圧トランジスタゲート絶縁膜及び高耐圧トラン
ジスタゲート絶縁膜、並びに前記シャロートレンチ素子
分離領域上にゲート電極を形成する工程とを有する半導
体装置の製造方法である。
【００２１】本発明の別の特徴は、半導体基板と、この
半導体基板中に形成された実質上４辺を有する第１導電
型の素子領域と、前記素子領域の対向する２辺にそれぞ
れ形成され、第１の導電型と逆導電型のソース電極及び
ドレイン電極と、前記素子領域上に設けられた第１のゲ
ート絶縁膜と、この第１のゲート絶縁膜上に設けられ、
データの記憶が可能であり、かつ電気的に書き込み消去
可能な絶縁膜を有し、かつ、ソース電極及びドレイン電
極が形成されていない２辺で２つの端を有する電荷蓄積
領域と、この電荷蓄積領域の上に設けられ、下面におけ
る前記ソース電極及びドレイン電極が形成されていない
対向する２辺の距離が、前記電荷蓄積領域の上面におけ
る前記ソース電極及びドレイン電極が形成されていない
２辺での２つの端の距離よりも小さく形成された少なく
とも1つのゲート電極とを具備する半導体装置である。
半導体基板中に形成された実質上４辺を有する第１導電
型の素子領域と、前記素子領域の対向する２辺にそれぞ
れ形成され、第１の導電型と逆導電型のソース電極及び
ドレイン電極と、前記素子領域上に設けられた第１のゲ
ート絶縁膜と、この第１のゲート絶縁膜上に設けられ、
データの記憶が可能であり、かつ電気的に書き込み消去
可能な絶縁膜を有し、かつ、ソース電極及びドレイン電
極が形成されていない２辺で２つの端を有する電荷蓄積
領域と、この電荷蓄積領域の上に設けられ、下面におけ
る前記ソース電極及びドレイン電極が形成されていない
対向する２辺の距離が、前記電荷蓄積領域の上面におけ
る前記ソース電極及びドレイン電極が形成されていない
２辺での２つの端の距離よりも小さく形成された少なく
とも1つのゲート電極とを具備する半導体装置である。
【００２２】本発明の別の特徴は、半導体基板と、この
半導体基板中に形成された実質上４辺を有する第１導電
型の素子領域と、この素子領域上に設けられた第１のゲ
ート絶縁膜と、前記半導体基板中に形成された第１導電
型と逆の導電型のソース電極及びドレイン電極と、前記
第１のゲート絶縁膜上に設けられ、データの記憶が可能
であり、かつ電気的に書き込み消去可能な絶縁膜を有
し、対向する２辺で２つの端を有し、少なくとも前記ソ
ース電極及びドレイン電極間が導通状態において、前記
素子形成領域上を電流が流れる方向を第１の方向とし、
前記半導体基板面上で第１の方向と直交する方向を第２
の方向とすると、その上面において、前記第２の方向に
おける２つの端を有する電荷蓄積領域と、この電荷蓄積
領域の上に設けられ、下面における前記第２の方向にお
ける２辺の長さが、前記電荷蓄積領域の上面での前記第
２の方向における前記電荷蓄積領域の２つの端の間の距
離よりも短く形成された少なくとも1つのゲート電極
と、前記ソース電極及びドレイン電極にそれぞれ接続さ
れ、この間の導通状態又は、遮断状態であるかによっ
て、前記電荷蓄積領域のデータ記憶状態を検知する少な
くとも２つの電流端子とを具備する半導体装置である。
半導体基板中に形成された実質上４辺を有する第１導電
型の素子領域と、この素子領域上に設けられた第１のゲ
ート絶縁膜と、前記半導体基板中に形成された第１導電
型と逆の導電型のソース電極及びドレイン電極と、前記
第１のゲート絶縁膜上に設けられ、データの記憶が可能
であり、かつ電気的に書き込み消去可能な絶縁膜を有
し、対向する２辺で２つの端を有し、少なくとも前記ソ
ース電極及びドレイン電極間が導通状態において、前記
素子形成領域上を電流が流れる方向を第１の方向とし、
前記半導体基板面上で第１の方向と直交する方向を第２
の方向とすると、その上面において、前記第２の方向に
おける２つの端を有する電荷蓄積領域と、この電荷蓄積
領域の上に設けられ、下面における前記第２の方向にお
ける２辺の長さが、前記電荷蓄積領域の上面での前記第
２の方向における前記電荷蓄積領域の２つの端の間の距
離よりも短く形成された少なくとも1つのゲート電極
と、前記ソース電極及びドレイン電極にそれぞれ接続さ
れ、この間の導通状態又は、遮断状態であるかによっ
て、前記電荷蓄積領域のデータ記憶状態を検知する少な
くとも２つの電流端子とを具備する半導体装置である。
【００２３】本発明の別の特徴は、半導体基板と、この
半導体基板中に形成された素子領域と、この素子領域上
に設けられた第１のゲート絶縁膜と、少なくとも1つの
ゲート電極と、このゲート電極の少なくとも一部に接し
て、前記半導体基板上に形成された素子分離領域と、前
記第１のゲート絶縁膜上に設けられ、データの記憶が可
能であり、かつ電気的に書き込み消去可能な絶縁膜を有
し、端部が前記素子分離領域中に位置する電荷蓄積領域
とを具備する半導体装置である。
半導体基板中に形成された素子領域と、この素子領域上
に設けられた第１のゲート絶縁膜と、少なくとも1つの
ゲート電極と、このゲート電極の少なくとも一部に接し
て、前記半導体基板上に形成された素子分離領域と、前
記第１のゲート絶縁膜上に設けられ、データの記憶が可
能であり、かつ電気的に書き込み消去可能な絶縁膜を有
し、端部が前記素子分離領域中に位置する電荷蓄積領域
とを具備する半導体装置である。
【００２４】本発明の別の特徴は、半導体基板と、この
半導体基板中に形成された実質上４辺を有する第１導電
型の素子領域と、この素子領域上に設けられた第１のゲ
ート絶縁膜と、この第１ゲート絶縁膜上に設けられ、デ
ータの記憶が可能であり、かつ、電気的に書き込み消去
可能な絶縁膜を有する電荷蓄積領域と、この電荷蓄積領
域上に設けられた少なくとも１つのゲート電極と、前記
素子領域の対向する２辺にそれぞれ形成され、第１の導
電型と逆の導電型のソース電極及びドレイン電極と、前
記電荷蓄積領域と前記ゲート電極間に配置され、前記ソ
ース電極及びドレイン電極が形成されていない２辺にお
いて、前記電荷蓄積領域に対向した面における前記ゲー
ト電極中央部下と比較して、前記電荷蓄積領域に対向し
た面における前記ゲート電極端下で厚く形成されている
第２ゲート絶縁膜とを具備する半導体装置である。
半導体基板中に形成された実質上４辺を有する第１導電
型の素子領域と、この素子領域上に設けられた第１のゲ
ート絶縁膜と、この第１ゲート絶縁膜上に設けられ、デ
ータの記憶が可能であり、かつ、電気的に書き込み消去
可能な絶縁膜を有する電荷蓄積領域と、この電荷蓄積領
域上に設けられた少なくとも１つのゲート電極と、前記
素子領域の対向する２辺にそれぞれ形成され、第１の導
電型と逆の導電型のソース電極及びドレイン電極と、前
記電荷蓄積領域と前記ゲート電極間に配置され、前記ソ
ース電極及びドレイン電極が形成されていない２辺にお
いて、前記電荷蓄積領域に対向した面における前記ゲー
ト電極中央部下と比較して、前記電荷蓄積領域に対向し
た面における前記ゲート電極端下で厚く形成されている
第２ゲート絶縁膜とを具備する半導体装置である。
【００２５】本発明の別の特徴は、半導体基板と、この
半導体基板中に形成された実質上４辺を有する第１の導
電型の素子領域と、この素子領域上に設けられた第１の
ゲート絶縁膜と、この第１のゲート絶縁膜上に設けら
れ、データの記憶が可能であり、かつ、電気的に書き込
み消去可能な絶縁膜よりなり、対向する２辺で２つの端
を有する電荷蓄積領域と、この電荷蓄積領域上に設けら
れた少なくとも１つのゲート電極と、前記半導体基板中
に設けられた第１の導電型と逆の導電型のソース電極及
びドレイン電極と、このソース電極及びドレイン電極に
それぞれ設けられ、前記ソース電極及びドレイン電極間
の導通状態と遮断状態によって、前記電荷蓄積領域の記
憶状態を検知する電流端子と、前記電荷蓄積領域と前記
ゲート電極間に配置され、少なくとも前記電流端子間が
導通状態において、素子領域上を電流が流れる方向を第
１の方向とし、前記半導体基板面上で第１の方向と直交
する方向を第２の方向とすると、この第２の方向におい
て、前記電荷蓄積領域に対向した面におけるゲート電極
中央部下と比較して前記電荷蓄積領域に対向した面にお
ける前記ゲート電極端下で厚い第２のゲート絶縁膜とを
具備する半導体装置である。
半導体基板中に形成された実質上４辺を有する第１の導
電型の素子領域と、この素子領域上に設けられた第１の
ゲート絶縁膜と、この第１のゲート絶縁膜上に設けら
れ、データの記憶が可能であり、かつ、電気的に書き込
み消去可能な絶縁膜よりなり、対向する２辺で２つの端
を有する電荷蓄積領域と、この電荷蓄積領域上に設けら
れた少なくとも１つのゲート電極と、前記半導体基板中
に設けられた第１の導電型と逆の導電型のソース電極及
びドレイン電極と、このソース電極及びドレイン電極に
それぞれ設けられ、前記ソース電極及びドレイン電極間
の導通状態と遮断状態によって、前記電荷蓄積領域の記
憶状態を検知する電流端子と、前記電荷蓄積領域と前記
ゲート電極間に配置され、少なくとも前記電流端子間が
導通状態において、素子領域上を電流が流れる方向を第
１の方向とし、前記半導体基板面上で第１の方向と直交
する方向を第２の方向とすると、この第２の方向におい
て、前記電荷蓄積領域に対向した面におけるゲート電極
中央部下と比較して前記電荷蓄積領域に対向した面にお
ける前記ゲート電極端下で厚い第２のゲート絶縁膜とを
具備する半導体装置である。
【００２６】
【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり，厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり，厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。
【００２７】（第１の実施の形態）フローティングゲー
ト型のフラッシュメモリにおいて、セルフアラインＳＴ
Ｉ(Self-Aligned Shallow Trench Isolation:SA-STI)プ
ロセスによってＭＯＮＯＳセルを形成した場合のプロト
タイプを図２に示す。
ト型のフラッシュメモリにおいて、セルフアラインＳＴ
Ｉ(Self-Aligned Shallow Trench Isolation:SA-STI)プ
ロセスによってＭＯＮＯＳセルを形成した場合のプロト
タイプを図２に示す。
【００２８】ここでは、半導体基板１上にシャロートレ
ンチ素子分離領域２が複数形成されている。隣接する２
つのシャロートレンチ素子分離領域２の間の半導体基板
１表面付近には、シリコン酸化膜からなるトンネル絶縁
膜３が形成されている。このトンネル絶縁膜３上にはシ
リコン窒化膜からなる電荷蓄積層４が形成されている。
この電荷蓄積層４上には、シリコン酸化膜からなるブロ
ック絶縁膜５が形成されている。このブロック絶縁膜５
は同じ材料であるシャロートレンチ素子分離領域２と一
体となっている。このブロック絶縁膜５及びシャロート
レンチ素子分離領域２上にはゲート電極６が形成されて
いる。
ンチ素子分離領域２が複数形成されている。隣接する２
つのシャロートレンチ素子分離領域２の間の半導体基板
１表面付近には、シリコン酸化膜からなるトンネル絶縁
膜３が形成されている。このトンネル絶縁膜３上にはシ
リコン窒化膜からなる電荷蓄積層４が形成されている。
この電荷蓄積層４上には、シリコン酸化膜からなるブロ
ック絶縁膜５が形成されている。このブロック絶縁膜５
は同じ材料であるシャロートレンチ素子分離領域２と一
体となっている。このブロック絶縁膜５及びシャロート
レンチ素子分離領域２上にはゲート電極６が形成されて
いる。
【００２９】この場合,このゲート電極６はシャロート
レンチ素子分離領域２にはさまれた部分が先に形成され
た後に、シャロートレンチ素子分離領域が形成され、そ
の後でシャロートレンチ素子分離領域２上に追加でゲー
ト電極６が形成されている。すなわち、同ゲート電極で
あっても場所により別工程で形成されているため,自然
酸化膜がゲート絶縁膜中に含まれている。
レンチ素子分離領域２にはさまれた部分が先に形成され
た後に、シャロートレンチ素子分離領域が形成され、そ
の後でシャロートレンチ素子分離領域２上に追加でゲー
ト電極６が形成されている。すなわち、同ゲート電極で
あっても場所により別工程で形成されているため,自然
酸化膜がゲート絶縁膜中に含まれている。
【００３０】このような構成を採用することにより、Ｌ
ＯＣＯＳ型素子分離を用いたＭＯＮＯＳに比べて、サイ
ドウオーク現象を改善できる。また、シャロートレンチ
素子分離領域２上に電荷蓄積層４が形成されていないこ
とで、従来生じていた素子分離領域上の電荷蓄積層４を
介して隣接するセルへ電荷が移動することによるデータ
消失を防ぐことができる。
ＯＣＯＳ型素子分離を用いたＭＯＮＯＳに比べて、サイ
ドウオーク現象を改善できる。また、シャロートレンチ
素子分離領域２上に電荷蓄積層４が形成されていないこ
とで、従来生じていた素子分離領域上の電荷蓄積層４を
介して隣接するセルへ電荷が移動することによるデータ
消失を防ぐことができる。
【００３１】このようにＳＡ−ＳＴＩを用いた場合、ト
ンネル絶縁膜３のゲートエッジ（シャロートレンチ素子
分離領域２に挟まれたゲート電極６の端部）での厚膜化
はほとんどない。しかし、トレンチ形成後に欠陥回復の
ために半導体表面を酸化するときに、ゲート電極６を構
成する多結晶シリコンにバーズビークが入り、シャロー
トレンチ素子分離領域のエッジでブロック絶縁膜５が厚
膜化してしまい、バーズビーク部７が生じてしまう。す
なわち、図３にシャロートレンチ素子分離領域２とゲー
ト電極６の接触部分の拡大図を示す。
ンネル絶縁膜３のゲートエッジ（シャロートレンチ素子
分離領域２に挟まれたゲート電極６の端部）での厚膜化
はほとんどない。しかし、トレンチ形成後に欠陥回復の
ために半導体表面を酸化するときに、ゲート電極６を構
成する多結晶シリコンにバーズビークが入り、シャロー
トレンチ素子分離領域のエッジでブロック絶縁膜５が厚
膜化してしまい、バーズビーク部７が生じてしまう。す
なわち、図３にシャロートレンチ素子分離領域２とゲー
ト電極６の接触部分の拡大図を示す。
【００３２】さらにゲート電極６を構成する多結晶シリ
コンが酸化によって後退するので、シャロー素子分離領
域２が突出した突出部８が形成される。このようにシャ
ロー素子分離領域２で挟まれたゲート電極６から、電荷
蓄積層がゲート電極６の幅よりも大きくなり、電荷蓄積
層が図２の断面でより大きい長さを有し、突出部９が形
成される状態となる。
コンが酸化によって後退するので、シャロー素子分離領
域２が突出した突出部８が形成される。このようにシャ
ロー素子分離領域２で挟まれたゲート電極６から、電荷
蓄積層がゲート電極６の幅よりも大きくなり、電荷蓄積
層が図２の断面でより大きい長さを有し、突出部９が形
成される状態となる。
【００３３】ここで、ゲート電極６に電圧を印加しても
ゲート電極６から図２中の突出部９には書き込み／消去
に十分な電界がかからないため、この領域９の閾値は制
御できない。
ゲート電極６から図２中の突出部９には書き込み／消去
に十分な電界がかからないため、この領域９の閾値は制
御できない。
【００３４】すなわち、図４に半導体記憶装置での書き
込み状態のセルのサブスレッショルド特性を示す。で
表したのはチャネル中央部の特性で、これに対してで
表したチャネルエッジ部（素子分離領域との境界部）の
特性は書き込み閾値が中央部よりも低いことに特徴があ
る。これはエッジ部においてゲート絶縁膜が厚膜化して
いるために書き込み電界が弱まり、書き込み電流が減少
することに起因する。このようなセルのセル全体として
のサブスレッショルド特性は図５中にで示すように低
電圧部にこぶ(hump)を持ったものとなる。
込み状態のセルのサブスレッショルド特性を示す。で
表したのはチャネル中央部の特性で、これに対してで
表したチャネルエッジ部（素子分離領域との境界部）の
特性は書き込み閾値が中央部よりも低いことに特徴があ
る。これはエッジ部においてゲート絶縁膜が厚膜化して
いるために書き込み電界が弱まり、書き込み電流が減少
することに起因する。このようなセルのセル全体として
のサブスレッショルド特性は図５中にで示すように低
電圧部にこぶ(hump)を持ったものとなる。
【００３５】図６は書き込み状態、消去状態の両方のサ
ブスレッショルド特性をプロットしたものである。書き
込み状態の特性はで示され、消去状態の特性はで示
される。消去時にはチャネルエッジ部の閾値がチャネル
中央部の閾値よりも高いために、セル全体としての特性
には影響しない。結局、セル特性におけるサイドウオー
ク減少の影響は書き込み特性の悪化として現れる。
ブスレッショルド特性をプロットしたものである。書き
込み状態の特性はで示され、消去状態の特性はで示
される。消去時にはチャネルエッジ部の閾値がチャネル
中央部の閾値よりも高いために、セル全体としての特性
には影響しない。結局、セル特性におけるサイドウオー
ク減少の影響は書き込み特性の悪化として現れる。
【００３６】このＳＡ−ＳＴＩプロセスを用いたプロト
タイプにおける課題を解決する実施の形態を以下の通り
説明する。
タイプにおける課題を解決する実施の形態を以下の通り
説明する。
【００３７】図１に本実施の形態の半導体装置のメモリ
部のメモリセルトランジスタ及び選択トランジスタのロ
ウ方向の断面図を示す。半導体基板１上にトンネル絶縁
膜１０が例えば膜厚約０．５ｎｍ〜５ｎｍ程度のシリコ
ン酸化膜又はシリコン酸窒化膜で形成されている。ここ
で、半導体基板１はその中に半導体基板と逆導電型のウ
エルが表面付近に形成されていてもよい。さらに逆導電
型のウエル上にさらに半導体基板と同一導電型の別のウ
エルが形成されていてもよい（以下同様）。このトンネ
ル絶縁膜１０上には、電荷蓄積層１１が例えば３ｎｍ〜
３０ｎｍ程度の厚さのシリコン窒化膜やシリコン酸窒化
膜、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3等の絶縁膜で形成さ
れている。この電荷蓄積層１１上には、ブロック絶縁膜
１２が例えば膜厚約１ｎｍ〜２０ｎｍ程度のシリコン酸
化膜又はシリコン酸窒化膜で形成されている。
部のメモリセルトランジスタ及び選択トランジスタのロ
ウ方向の断面図を示す。半導体基板１上にトンネル絶縁
膜１０が例えば膜厚約０．５ｎｍ〜５ｎｍ程度のシリコ
ン酸化膜又はシリコン酸窒化膜で形成されている。ここ
で、半導体基板１はその中に半導体基板と逆導電型のウ
エルが表面付近に形成されていてもよい。さらに逆導電
型のウエル上にさらに半導体基板と同一導電型の別のウ
エルが形成されていてもよい（以下同様）。このトンネ
ル絶縁膜１０上には、電荷蓄積層１１が例えば３ｎｍ〜
３０ｎｍ程度の厚さのシリコン窒化膜やシリコン酸窒化
膜、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3等の絶縁膜で形成さ
れている。この電荷蓄積層１１上には、ブロック絶縁膜
１２が例えば膜厚約１ｎｍ〜２０ｎｍ程度のシリコン酸
化膜又はシリコン酸窒化膜で形成されている。
【００３８】このトンネル酸化膜１０、電荷蓄積層１１
及びブロック絶縁膜１２は例えば深さ約２０ｎｍ〜５０
０ｎｍ程度のシリコン酸化膜などからなるシャロートレ
ンチ素子分離領域１３により互いに分断されている。こ
のシャロートレンチ素子分離領域１３及びブロック絶縁
膜１２上には、メモリセルの第１ゲート電極１４が例え
ば多結晶シリコンで、膜厚約５ｎｍ〜５００ｎｍで第２
ゲート電極１５が、例えばポリサイドや金属で形成され
ている。ここで、ポリサイドは例えば、ＷＳｉ，ＮｉＳ
ｉ，ＭＯＳｉ，ＴｉＳｉ，ＣｏＳｉなどが適用できる。
及びブロック絶縁膜１２は例えば深さ約２０ｎｍ〜５０
０ｎｍ程度のシリコン酸化膜などからなるシャロートレ
ンチ素子分離領域１３により互いに分断されている。こ
のシャロートレンチ素子分離領域１３及びブロック絶縁
膜１２上には、メモリセルの第１ゲート電極１４が例え
ば多結晶シリコンで、膜厚約５ｎｍ〜５００ｎｍで第２
ゲート電極１５が、例えばポリサイドや金属で形成され
ている。ここで、ポリサイドは例えば、ＷＳｉ，ＮｉＳ
ｉ，ＭＯＳｉ，ＴｉＳｉ，ＣｏＳｉなどが適用できる。
【００３９】この第２ゲート電極１５上には、シリコン
窒化膜などによりゲートキャップ絶縁膜１６が形成され
ている。このゲートキャップ絶縁膜１６上には、シリコ
ン窒化膜などによりバリア絶縁膜３１が形成されてい
る。このバリア絶縁膜３１上には、層間膜１７が形成さ
れている。この層間膜１７上部表面付近にはビット線１
８が埋め込まれている。このビット線１８及び層間膜１
７上には保護膜１９が形成されている。
窒化膜などによりゲートキャップ絶縁膜１６が形成され
ている。このゲートキャップ絶縁膜１６上には、シリコ
ン窒化膜などによりバリア絶縁膜３１が形成されてい
る。このバリア絶縁膜３１上には、層間膜１７が形成さ
れている。この層間膜１７上部表面付近にはビット線１
８が埋め込まれている。このビット線１８及び層間膜１
７上には保護膜１９が形成されている。
【００４０】ここで、２つのシャロートレンチ素子分離
領域１３ではさまれた部分の第１ゲート電極１４下方の
半導体基板１の表面はチャネルを形成する。２つのシャ
ロートレンチ素子分離領域１３によってはさまれたトン
ネル酸化膜１０、電荷蓄積層１１及びブロック絶縁膜１
２はその膜厚が、チャネル中央部付近と、シャロートレ
ンチ素子分離領域１３に接する部分とで実質的に等しく
形成されている。なお、少なくとも第１ゲート１４下の
ブロック絶縁膜１２の膜厚がチャネル中央部付近と、シ
ャロートレンチ素子分離領域１３に接する部分とで実質
的に等しく形成されている。
領域１３ではさまれた部分の第１ゲート電極１４下方の
半導体基板１の表面はチャネルを形成する。２つのシャ
ロートレンチ素子分離領域１３によってはさまれたトン
ネル酸化膜１０、電荷蓄積層１１及びブロック絶縁膜１
２はその膜厚が、チャネル中央部付近と、シャロートレ
ンチ素子分離領域１３に接する部分とで実質的に等しく
形成されている。なお、少なくとも第１ゲート１４下の
ブロック絶縁膜１２の膜厚がチャネル中央部付近と、シ
ャロートレンチ素子分離領域１３に接する部分とで実質
的に等しく形成されている。
【００４１】また、半導体基板１上のトンネル酸化膜１
０の膜厚がチャネル中央部付近と、シャロートレンチ素
子分離領域１３に接する部分とで実質的に等しく形成さ
れている。また、場合により、半導体基板１上にトンネ
ル酸化膜１０が形成され、その上に電荷蓄積層１１が形
成され、この上に第１ゲート１４が直接形成されている
構造でもよい。また、シャロートレンチ素子分離領域１
３で挟まれたトンネル酸化膜１０、電荷蓄積層１１及び
ブロック絶縁膜１２はそれぞれのロウ方向の長さが実質
上等しく形成されていて、シャロートレンチ素子分離領
域１３の側面と同一水平面で接触している。また、第１
ゲート電極１４もシャロートレンチ素子分離領域１３で
はさまれた部分のロウ方向の長さがシャロートレンチ素
子分離領域１３ではさまれたトンネル酸化膜１０、電荷
蓄積層１１及びブロック絶縁膜１２のロウ方向の長さと
実質上等しくなっている。
０の膜厚がチャネル中央部付近と、シャロートレンチ素
子分離領域１３に接する部分とで実質的に等しく形成さ
れている。また、場合により、半導体基板１上にトンネ
ル酸化膜１０が形成され、その上に電荷蓄積層１１が形
成され、この上に第１ゲート１４が直接形成されている
構造でもよい。また、シャロートレンチ素子分離領域１
３で挟まれたトンネル酸化膜１０、電荷蓄積層１１及び
ブロック絶縁膜１２はそれぞれのロウ方向の長さが実質
上等しく形成されていて、シャロートレンチ素子分離領
域１３の側面と同一水平面で接触している。また、第１
ゲート電極１４もシャロートレンチ素子分離領域１３で
はさまれた部分のロウ方向の長さがシャロートレンチ素
子分離領域１３ではさまれたトンネル酸化膜１０、電荷
蓄積層１１及びブロック絶縁膜１２のロウ方向の長さと
実質上等しくなっている。
【００４２】ここで、シャロートレンチ素子分離領域１
３上には、第１ゲート１４が直接、形成されていて、ト
ンネル酸化膜１０、電荷蓄積層１１及びブロック絶縁膜
１２を間に介在させてはいない。そのため、電荷蓄積層
１１を介して隣接するゲートへ電荷が移動することが防
止される。また、シャロートレンチ素子分離領域１３の
上端部には窪みであるノッチが生じる場合もある。
３上には、第１ゲート１４が直接、形成されていて、ト
ンネル酸化膜１０、電荷蓄積層１１及びブロック絶縁膜
１２を間に介在させてはいない。そのため、電荷蓄積層
１１を介して隣接するゲートへ電荷が移動することが防
止される。また、シャロートレンチ素子分離領域１３の
上端部には窪みであるノッチが生じる場合もある。
【００４３】次に周辺回路部の高耐圧トランジスタのロ
ウ方向での断面が図７に示される。ここでは、半導体基
板１上にゲート絶縁膜２０が膜厚が例えば約８ｎｍ〜４
０ｎｍのシリコン酸化膜又はシリコン酸窒化膜が形成さ
れている。半導体基板１上でゲート絶縁膜２０を分断す
るようにシャロートレンチ素子分離領域２１が形成され
ている。このシャロートレンチ素子分離領域２１の深さ
はメモリ部のシャロートレンチ素子分離領域１３の厚さ
よりも高耐圧トランジスタのゲート絶縁膜２０の厚さか
らメモリ部のトンネル酸化膜１０の厚さを差し引いた分
だけ、浅く形成されている。
ウ方向での断面が図７に示される。ここでは、半導体基
板１上にゲート絶縁膜２０が膜厚が例えば約８ｎｍ〜４
０ｎｍのシリコン酸化膜又はシリコン酸窒化膜が形成さ
れている。半導体基板１上でゲート絶縁膜２０を分断す
るようにシャロートレンチ素子分離領域２１が形成され
ている。このシャロートレンチ素子分離領域２１の深さ
はメモリ部のシャロートレンチ素子分離領域１３の厚さ
よりも高耐圧トランジスタのゲート絶縁膜２０の厚さか
らメモリ部のトンネル酸化膜１０の厚さを差し引いた分
だけ、浅く形成されている。
【００４４】シャロートレンチ素子分離領域２１及びゲ
ート絶縁膜２０上にはメモリ部の第１ゲート電極１４と
同じ組成で、ほぼ同じ膜厚の第１ゲート電極２２が形成
されている。この第１ゲート電極２２上には、メモリ部
の第２ゲート電極１５と同じ組成で、ほぼ同じ膜厚の第
２ゲート電極２３が形成されている。この第２ゲート電
極２３上には、メモリ部のゲートキャップ絶縁膜１６と
同じ組成で、ほぼ同じ膜厚のゲートキャップ絶縁膜２４
が形成されている。このゲートキャップ絶縁膜２４上に
は、図１に示される通り、バリア絶縁膜３１や層間膜１
７などが形成されているが図示は省略されている。
ート絶縁膜２０上にはメモリ部の第１ゲート電極１４と
同じ組成で、ほぼ同じ膜厚の第１ゲート電極２２が形成
されている。この第１ゲート電極２２上には、メモリ部
の第２ゲート電極１５と同じ組成で、ほぼ同じ膜厚の第
２ゲート電極２３が形成されている。この第２ゲート電
極２３上には、メモリ部のゲートキャップ絶縁膜１６と
同じ組成で、ほぼ同じ膜厚のゲートキャップ絶縁膜２４
が形成されている。このゲートキャップ絶縁膜２４上に
は、図１に示される通り、バリア絶縁膜３１や層間膜１
７などが形成されているが図示は省略されている。
【００４５】ここで、ゲート絶縁膜２０はその膜厚がシ
ャロートレンチ素子分離領域２１と接触する部分と、チ
ャネル中央部とでそれぞれほぼ等しく形成されている。
すなわち、従来例やプロトタイプのようにシャロートレ
ンチ素子分離領域と接触する部分のゲート絶縁膜が他の
部分よりも厚く形成されることはない。
ャロートレンチ素子分離領域２１と接触する部分と、チ
ャネル中央部とでそれぞれほぼ等しく形成されている。
すなわち、従来例やプロトタイプのようにシャロートレ
ンチ素子分離領域と接触する部分のゲート絶縁膜が他の
部分よりも厚く形成されることはない。
【００４６】また、シャロートレンチ素子分離領域２１
で挟まれたゲート絶縁膜２０は、ロウ方向の長さが、第
１ゲート電極２２がシャロートレンチ素子分離領域２１
で挟まれた部分のロウ方向の長さと実質上等しくなって
いる。また、シャロートレンチ素子分離領域２１の上端
部には窪みであるノッチが生じている。このノッチはメ
モリ部のノッチよりもその窪み深さが大きく形成されて
いる。
で挟まれたゲート絶縁膜２０は、ロウ方向の長さが、第
１ゲート電極２２がシャロートレンチ素子分離領域２１
で挟まれた部分のロウ方向の長さと実質上等しくなって
いる。また、シャロートレンチ素子分離領域２１の上端
部には窪みであるノッチが生じている。このノッチはメ
モリ部のノッチよりもその窪み深さが大きく形成されて
いる。
【００４７】次に周辺部の低電圧トランジスタのロウ方
向での断面が図８に示される。ここでは、半導体基板１
上にゲート絶縁膜２５が膜厚が例えば約０．５ｎｍ〜１
０ｎｍのシリコン酸化膜又はシリコン酸窒化膜として形
成されている。半導体基板１上でゲート絶縁膜２５を分
断するようにシャロートレンチ素子分離領域２６が形成
されている。このシャロートレンチ素子分離領域２６の
厚さはメモリ部のシャロートレンチ素子分離領域１３の
深さとほぼ等しく形成されている。
向での断面が図８に示される。ここでは、半導体基板１
上にゲート絶縁膜２５が膜厚が例えば約０．５ｎｍ〜１
０ｎｍのシリコン酸化膜又はシリコン酸窒化膜として形
成されている。半導体基板１上でゲート絶縁膜２５を分
断するようにシャロートレンチ素子分離領域２６が形成
されている。このシャロートレンチ素子分離領域２６の
厚さはメモリ部のシャロートレンチ素子分離領域１３の
深さとほぼ等しく形成されている。
【００４８】シャロートレンチ素子分離領域２６及びゲ
ート絶縁膜２５上にはメモリ部の第１ゲート電極１４と
同じ組成で、ほぼ同じ膜厚の第１ゲート電極２７が形成
されている。この第１ゲート電極２７上には、メモリ部
の第２ゲート電極１５と同じ組成で、ほぼ同じ膜厚の第
２ゲート電極２８が形成されている。この第２ゲート電
極２８上には、メモリ部のバリア絶縁膜１６と同じ組成
で、ほぼ同じ膜厚のゲートキャップ絶縁膜２９が形成さ
れている。このゲートキャップ絶縁膜２９上には、図１
に示される通り、バリア絶縁膜３１や層間膜１７などが
形成されているが図示は省略されている。
ート絶縁膜２５上にはメモリ部の第１ゲート電極１４と
同じ組成で、ほぼ同じ膜厚の第１ゲート電極２７が形成
されている。この第１ゲート電極２７上には、メモリ部
の第２ゲート電極１５と同じ組成で、ほぼ同じ膜厚の第
２ゲート電極２８が形成されている。この第２ゲート電
極２８上には、メモリ部のバリア絶縁膜１６と同じ組成
で、ほぼ同じ膜厚のゲートキャップ絶縁膜２９が形成さ
れている。このゲートキャップ絶縁膜２９上には、図１
に示される通り、バリア絶縁膜３１や層間膜１７などが
形成されているが図示は省略されている。
【００４９】ここで、ゲート絶縁膜２５はその膜厚がシ
ャロートレンチ素子分離領域２６と接触する部分と、チ
ャネル中央部でそれぞれほぼ等しく形成されている。す
なわち、従来例やプロトタイプのようにシャロートレン
チ素子分離領域と接触する部分のゲート絶縁膜が他の部
分よりも厚く形成されることはない。
ャロートレンチ素子分離領域２６と接触する部分と、チ
ャネル中央部でそれぞれほぼ等しく形成されている。す
なわち、従来例やプロトタイプのようにシャロートレン
チ素子分離領域と接触する部分のゲート絶縁膜が他の部
分よりも厚く形成されることはない。
【００５０】また、シャロートレンチ素子分離領域２６
で挟まれたゲート絶縁膜２５は、ロウ方向の長さが、第
１ゲート電極２７がシャロートレンチ素子分離領域２６
で挟まれた部分のロウ方向の長さと実質上等しくなって
いる。また、シャロートレンチ素子分離領域２６の上端
部には窪みであるノッチが生じている。このノッチはメ
モリ部のノッチよりもその窪み深さが大きく形成されて
いる。また、周辺部での半導体基板表面からシャロート
レンチ上部までの高さが、メモリ部での半導体基板表面
からシャロートレンチ上部までの高さよりも低く形成さ
れている。
で挟まれたゲート絶縁膜２５は、ロウ方向の長さが、第
１ゲート電極２７がシャロートレンチ素子分離領域２６
で挟まれた部分のロウ方向の長さと実質上等しくなって
いる。また、シャロートレンチ素子分離領域２６の上端
部には窪みであるノッチが生じている。このノッチはメ
モリ部のノッチよりもその窪み深さが大きく形成されて
いる。また、周辺部での半導体基板表面からシャロート
レンチ上部までの高さが、メモリ部での半導体基板表面
からシャロートレンチ上部までの高さよりも低く形成さ
れている。
【００５１】この構造のゲート絶縁膜、ゲート電極作り
分けがなされた構造のゲート絶縁膜の種類ごとの素子分
離領域であるＳＴＩ深さ、ＳＴＩ上部エッジの凹部の大
きさ、ゲート電極幅と半導体基板幅の関係、エッジの曲
率半径、ゲート電極の特性が表１に示される。
分けがなされた構造のゲート絶縁膜の種類ごとの素子分
離領域であるＳＴＩ深さ、ＳＴＩ上部エッジの凹部の大
きさ、ゲート電極幅と半導体基板幅の関係、エッジの曲
率半径、ゲート電極の特性が表１に示される。
【００５２】
【表１】
【００５３】この表１からわかるように、素子分離領域
であるＳＴＩ深さはゲート絶縁膜がＯＮＯやシリコン酸
化膜の薄膜である場合の深さＡがシリコン酸化膜の厚膜
である場合の深さＢに比べて、深くなっている。
であるＳＴＩ深さはゲート絶縁膜がＯＮＯやシリコン酸
化膜の薄膜である場合の深さＡがシリコン酸化膜の厚膜
である場合の深さＢに比べて、深くなっている。
【００５４】また、ＳＴＩ上部エッジの凹部の大きさは
ゲート酸化膜がＯＮＯである場合の大きさＣが、シリコ
ン酸化膜である場合の大きさＤに比べて小さくなってい
る。また、ゲート絶縁膜の種類に関わらず、２つの素子
分離領域ではさまれたゲート電極幅の方が同じ２つの素
子分離領域ではさまれた半導体基板幅よりも大きくなっ
ている。
ゲート酸化膜がＯＮＯである場合の大きさＣが、シリコ
ン酸化膜である場合の大きさＤに比べて小さくなってい
る。また、ゲート絶縁膜の種類に関わらず、２つの素子
分離領域ではさまれたゲート電極幅の方が同じ２つの素
子分離領域ではさまれた半導体基板幅よりも大きくなっ
ている。
【００５５】さらに、ゲート電極が素子分離領域と接す
るエッジ部分での曲率半径は、半導体基板が素子分離領
域と接するゲート電極近傍でのエッジ部分での曲率半径
よりも小さくなっている。さらに、ゲート電極はＰプラ
ス電極とＮプラス電極とで作り分けを行うことが可能と
なっている。すなわち、半導体装置中にＰプラス電極の
トランジスタとＮプラス電極のトランジスタとが混在し
て、両者のゲート電極膜の膜厚が等しく形成される。
るエッジ部分での曲率半径は、半導体基板が素子分離領
域と接するゲート電極近傍でのエッジ部分での曲率半径
よりも小さくなっている。さらに、ゲート電極はＰプラ
ス電極とＮプラス電極とで作り分けを行うことが可能と
なっている。すなわち、半導体装置中にＰプラス電極の
トランジスタとＮプラス電極のトランジスタとが混在し
て、両者のゲート電極膜の膜厚が等しく形成される。
【００５６】ここで、図９には、本実施の形態のメモリ
部の平面図が示される。この平面図において、“Ａ−
Ａ”線で示される部分の断面図が図１に相当する。図９
に示されるように、図中で上下方向に一定間隔を置い
て、互いに平行に直線状に複数本のビット線（ＢＬ）４
３が配置されている。このビット線４３に直交して、互
いに平行に複数のデータ選択線（ワード線）４０がビッ
ト線４３の下方に配置されている。各ワード線４０（Ｗ
Ｌ０〜ＷＬ３１）の間には、ビット線４３の下以外にお
いて、シャロートレンチ素子分離領域１３が形成され
て、ソース・ドレイン領域３０が絶縁分離されている。
ビット線４３のビット線選択信号線４１に隣接したソー
ス・ドレイン領域３０には、ビット線コンタクト４４が
形成されている。また、ビット線４３の共通ソース線選
択信号線４２に隣接したソース、ドレイン領域３０に
は、接地電位が与えられるソース線コンタクト４５が接
続されている。なお、図９中では、データ選択線４０は
斜線で表示され、シャロートレンチ素子分離領域１３は
点模様で表示され、ソース・ドレイン領域３０は斜めの
桝目模様で表示される。
部の平面図が示される。この平面図において、“Ａ−
Ａ”線で示される部分の断面図が図１に相当する。図９
に示されるように、図中で上下方向に一定間隔を置い
て、互いに平行に直線状に複数本のビット線（ＢＬ）４
３が配置されている。このビット線４３に直交して、互
いに平行に複数のデータ選択線（ワード線）４０がビッ
ト線４３の下方に配置されている。各ワード線４０（Ｗ
Ｌ０〜ＷＬ３１）の間には、ビット線４３の下以外にお
いて、シャロートレンチ素子分離領域１３が形成され
て、ソース・ドレイン領域３０が絶縁分離されている。
ビット線４３のビット線選択信号線４１に隣接したソー
ス・ドレイン領域３０には、ビット線コンタクト４４が
形成されている。また、ビット線４３の共通ソース線選
択信号線４２に隣接したソース、ドレイン領域３０に
は、接地電位が与えられるソース線コンタクト４５が接
続されている。なお、図９中では、データ選択線４０は
斜線で表示され、シャロートレンチ素子分離領域１３は
点模様で表示され、ソース・ドレイン領域３０は斜めの
桝目模様で表示される。
【００５７】図９中に図示された構成が実際には、図９
の中で上下方向に繰り返して、形成される。
の中で上下方向に繰り返して、形成される。
【００５８】図１０に示されるカラム方向のメモリ部の
断面図では、半導体基板１上にソース・ドレイン領域３
０が複数設けられている。半導体基板１上には、トンネ
ル酸化膜１０、電荷蓄積層１１及びブロック絶縁膜１２
が設けられている。このブロック絶縁膜１２上にゲート
形成部分において、第１ゲート電極１４、第２ゲート電
極１５からなるゲートが複数個形成されている。このゲ
ート形成部分を覆うゲートキャップ絶縁膜１６が設けら
れている。ゲートキャップ絶縁膜１５及び及び露出した
ブロック絶縁膜１２を覆うバリア絶縁膜３１がさらに設
けられている。
断面図では、半導体基板１上にソース・ドレイン領域３
０が複数設けられている。半導体基板１上には、トンネ
ル酸化膜１０、電荷蓄積層１１及びブロック絶縁膜１２
が設けられている。このブロック絶縁膜１２上にゲート
形成部分において、第１ゲート電極１４、第２ゲート電
極１５からなるゲートが複数個形成されている。このゲ
ート形成部分を覆うゲートキャップ絶縁膜１６が設けら
れている。ゲートキャップ絶縁膜１５及び及び露出した
ブロック絶縁膜１２を覆うバリア絶縁膜３１がさらに設
けられている。
【００５９】ビット線コンタクト４４は図１０中で右端
部付近に形成されている。このビット線コンタクト４４
はビット線引き出し配線４７に接続されている。このビ
ット線引き出し配線４７はビット線引き出しコンタクト
４６に接続され、このビット線引き出しコンタクト４６
はビット線１８に接続されている。
部付近に形成されている。このビット線コンタクト４４
はビット線引き出し配線４７に接続されている。このビ
ット線引き出し配線４７はビット線引き出しコンタクト
４６に接続され、このビット線引き出しコンタクト４６
はビット線１８に接続されている。
【００６０】ソース線コンタクト４５は図１０中で左端
部付近に形成されている。このソース線コンタクト４５
はソース線配線４８に接続されている。
部付近に形成されている。このソース線コンタクト４５
はソース線配線４８に接続されている。
【００６１】各ゲート形成部、ビット線コンタクト４
４、ビット線引き出し配線４７、ビット線引き出しコン
タクト４６、ソース線コンタクト４５、ソース線配線４
８は層間膜１７で被覆されている。
４、ビット線引き出し配線４７、ビット線引き出しコン
タクト４６、ソース線コンタクト４５、ソース線配線４
８は層間膜１７で被覆されている。
【００６２】また、ビット線１８及び層間膜１７は保護
膜１９で被覆されている。なお、半導体基板上に半導体
基板と反対導電型の第１ウエルを設け、さらにその上に
半導体基板と同一導電型の第２ウエルを設けるツインウ
エル構成としてもよい。
膜１９で被覆されている。なお、半導体基板上に半導体
基板と反対導電型の第１ウエルを設け、さらにその上に
半導体基板と同一導電型の第２ウエルを設けるツインウ
エル構成としてもよい。
【００６３】図１１は図９の一部を回路図にて表現した
図である。ここでは、メモリセルのアレイ構造はＮＡＮ
Ｄ型で、直列に接続されたメモリセルの一端は選択トラ
ンジスタ（Ｓ１）５０を介してビット線コンタクト４４
に接続されており、他の一端は選択トランジスタ（Ｓ
２）５１を介してソース線コンタクト４５に接続されて
いる。
図である。ここでは、メモリセルのアレイ構造はＮＡＮ
Ｄ型で、直列に接続されたメモリセルの一端は選択トラ
ンジスタ（Ｓ１）５０を介してビット線コンタクト４４
に接続されており、他の一端は選択トランジスタ（Ｓ
２）５１を介してソース線コンタクト４５に接続されて
いる。
【００６４】直列に接続されたメモリセルトランジスタ
（Ｍ０〜Ｍ３１）５２のそれぞれのゲート電極はデータ
選択線（ＷＬ０〜ＷＬ３１）４０に接続されている。選
択トランジスタ（Ｓ１）５０のゲート電極はビット線選
択信号線（ＳＳＬ）４１に接続され、選択トランジスタ
（Ｓ２）５１のゲート電極は共通ソース線選択信号（Ｇ
ＳＬ）４２に接続されている。選択トランジスタ（Ｓ
１）５０と選択トランジスタ（Ｓ２）５１で挟まれたメ
モリセルトランジスタ５２の列をＮＡＮＤストリングと
呼び、このＮＡＮＤストリングが直列に数千個接続さ
れ、このＮＡＮＤストリングが並列にそれぞれ、データ
選択線、ビット線、共通ソース線に接続されて、数千個
接続されて半導体記憶装置が構成されると数Ｍビットの
記憶容量の半導体記憶装置となる。
（Ｍ０〜Ｍ３１）５２のそれぞれのゲート電極はデータ
選択線（ＷＬ０〜ＷＬ３１）４０に接続されている。選
択トランジスタ（Ｓ１）５０のゲート電極はビット線選
択信号線（ＳＳＬ）４１に接続され、選択トランジスタ
（Ｓ２）５１のゲート電極は共通ソース線選択信号（Ｇ
ＳＬ）４２に接続されている。選択トランジスタ（Ｓ
１）５０と選択トランジスタ（Ｓ２）５１で挟まれたメ
モリセルトランジスタ５２の列をＮＡＮＤストリングと
呼び、このＮＡＮＤストリングが直列に数千個接続さ
れ、このＮＡＮＤストリングが並列にそれぞれ、データ
選択線、ビット線、共通ソース線に接続されて、数千個
接続されて半導体記憶装置が構成されると数Ｍビットの
記憶容量の半導体記憶装置となる。
【００６５】また、本実施の形態では選択トランジスタ
５０、５１はメモリセルトランジスタ５２と同じＭＯＮ
ＯＳ構造となっている。このためにメモリセルと選択ト
ランジスタでゲート絶縁膜を作り分ける必要が無く、素
子の微細化、低コスト化に適している。また、周辺回路
を形成するトランジスタはＭＯＳ構造でゲート酸化膜厚
の異なる２種類のトランジスタが存在する。なお、周辺
回路を構成するトランジスタはそのゲート酸化膜厚が３
種類以上ある場合でも本実施の形態は適用できる。
５０、５１はメモリセルトランジスタ５２と同じＭＯＮ
ＯＳ構造となっている。このためにメモリセルと選択ト
ランジスタでゲート絶縁膜を作り分ける必要が無く、素
子の微細化、低コスト化に適している。また、周辺回路
を形成するトランジスタはＭＯＳ構造でゲート酸化膜厚
の異なる２種類のトランジスタが存在する。なお、周辺
回路を構成するトランジスタはそのゲート酸化膜厚が３
種類以上ある場合でも本実施の形態は適用できる。
【００６６】本実施の形態によれば、素子分離領域端で
の書き込み消去特性の低下に由来するサイドウオーク現
象を解決し、書き込み消去動作を高速化することが可能
である。
の書き込み消去特性の低下に由来するサイドウオーク現
象を解決し、書き込み消去動作を高速化することが可能
である。
【００６７】以下に、本実施の形態の半導体装置の製造
方法を図１２乃至図２７を用いて説明する。ここでは、
本実施の形態の特徴が表された図１，７，８に示された
断面でのロウ方向における製造方法を説明する。以下の
図１２乃至図２７において、（ａ）は、メモリ部のメモ
リセルトランジスタ及び選択トランジスタの製造方法を
示す工程図であり、（ｂ）は周辺回路部の低電圧トラン
ジスタの製造方法を示す工程図であり、（ｃ）は周辺回
路部の高耐圧トランジスタの製造方法を示す工程図であ
る。
方法を図１２乃至図２７を用いて説明する。ここでは、
本実施の形態の特徴が表された図１，７，８に示された
断面でのロウ方向における製造方法を説明する。以下の
図１２乃至図２７において、（ａ）は、メモリ部のメモ
リセルトランジスタ及び選択トランジスタの製造方法を
示す工程図であり、（ｂ）は周辺回路部の低電圧トラン
ジスタの製造方法を示す工程図であり、（ｃ）は周辺回
路部の高耐圧トランジスタの製造方法を示す工程図であ
る。
【００６８】まず、図１２（ａ）、（ｂ）、（ｃ）に示
されるように半導体基板１上に５ｎｍ〜２０ｎｍ程度の
犠牲酸化膜（図示せず）を形成した後、必要に応じてメ
モリ部及び周辺回路部のウエル、チャネル不純物の注入
を行う（図示せず）。犠牲酸化膜を剥離した後、周辺回
路部の高耐圧トランジスタのゲート絶縁膜２０を半導体
基板１全面に形成する。ここで、ゲート絶縁膜２０は例
えば８ｎｍ〜４０ｎｍ程度のシリコン酸化膜又はシリコ
ン酸窒化膜であるが、後の工程での膜厚の変動量から逆
算して最終的に狙いの膜厚になるように調整しておく必
要がある。
されるように半導体基板１上に５ｎｍ〜２０ｎｍ程度の
犠牲酸化膜（図示せず）を形成した後、必要に応じてメ
モリ部及び周辺回路部のウエル、チャネル不純物の注入
を行う（図示せず）。犠牲酸化膜を剥離した後、周辺回
路部の高耐圧トランジスタのゲート絶縁膜２０を半導体
基板１全面に形成する。ここで、ゲート絶縁膜２０は例
えば８ｎｍ〜４０ｎｍ程度のシリコン酸化膜又はシリコ
ン酸窒化膜であるが、後の工程での膜厚の変動量から逆
算して最終的に狙いの膜厚になるように調整しておく必
要がある。
【００６９】次に、図１３（ｃ）に示されるように高耐
圧トランジスタ部では、全体をレジスト５５で覆って、
図１３（ａ）、（ｂ）に示されるメモリ部及び低電圧ト
ランジスタ部では、ゲート絶縁膜２０を剥離する。
圧トランジスタ部では、全体をレジスト５５で覆って、
図１３（ａ）、（ｂ）に示されるメモリ部及び低電圧ト
ランジスタ部では、ゲート絶縁膜２０を剥離する。
【００７０】次に、図１４（ｃ）に示されるようにレジ
スト５５を除去した後、図１４（ａ）、（ｂ）に示され
るようにＭＯＮＯＳメモリセルのトンネル絶縁膜１０と
して例えば０．５ｎｍ〜５ｎｍの厚さからなるシリコン
酸化膜またはシリコン酸窒化膜を形成する。
スト５５を除去した後、図１４（ａ）、（ｂ）に示され
るようにＭＯＮＯＳメモリセルのトンネル絶縁膜１０と
して例えば０．５ｎｍ〜５ｎｍの厚さからなるシリコン
酸化膜またはシリコン酸窒化膜を形成する。
【００７１】次に、図１５（ａ）、（ｂ）、（ｃ）に示
されるように電荷蓄積層１１を例えば３ｎｍ〜３０ｎｍ
程度の厚さのシリコン窒化膜やシリコン酸窒化膜、Ｔａ
2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3等の絶縁膜で堆積し、さらに
ブロック絶縁膜１２として１ｎｍ〜２０ｎｍのシリコン
酸化膜又はシリコン酸窒化膜を形成する。
されるように電荷蓄積層１１を例えば３ｎｍ〜３０ｎｍ
程度の厚さのシリコン窒化膜やシリコン酸窒化膜、Ｔａ
2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3等の絶縁膜で堆積し、さらに
ブロック絶縁膜１２として１ｎｍ〜２０ｎｍのシリコン
酸化膜又はシリコン酸窒化膜を形成する。
【００７２】次に、図１６（ａ）、（ｂ）、（ｃ）に示
されるように素子分離領域の埋め込み材を平坦化するＣ
ＭＰ法(Chemical Mechanical Polishing)のストッパ膜
５６として例えば１０ｎｍ〜５００ｎｍ程度のシリコン
窒化膜を堆積する。ここで、ストッパ膜５６に求められ
る条件として、（１）ＣＭＰのストッパ膜として素子分
離領域の埋め込み材に対して十分な選択比があること、
（２）ストッパ膜５６を剥離する際に、ＭＯＮＯＳのブ
ロック絶縁膜１２と十分な選択比があること、（３）素
子分離領域形成のための異方性エッチングの後、基板表
面を酸化してダメージ回復するが、この際に酸化されな
い膜であることの３点を少なくとも満たす必要がある。
されるように素子分離領域の埋め込み材を平坦化するＣ
ＭＰ法(Chemical Mechanical Polishing)のストッパ膜
５６として例えば１０ｎｍ〜５００ｎｍ程度のシリコン
窒化膜を堆積する。ここで、ストッパ膜５６に求められ
る条件として、（１）ＣＭＰのストッパ膜として素子分
離領域の埋め込み材に対して十分な選択比があること、
（２）ストッパ膜５６を剥離する際に、ＭＯＮＯＳのブ
ロック絶縁膜１２と十分な選択比があること、（３）素
子分離領域形成のための異方性エッチングの後、基板表
面を酸化してダメージ回復するが、この際に酸化されな
い膜であることの３点を少なくとも満たす必要がある。
【００７３】ここで、素子分離領域の埋め込み膜および
ブロック絶縁膜が酸化膜である場合にはストッパ膜５６
としてはシリコン窒化膜が適している。さらに素子分離
領域の異方性エッチングのマスク材５７としてたとえば
シリコン酸化膜を２０ｎｍ〜５００ｎｍ堆積する。な
お、図１６（ｃ）に示された高耐圧トランジスタ領域で
は、ゲート絶縁膜２０が図１６（ａ），（ｂ）に示され
たメモリ部や低電圧トランジスタ領域のトンネル絶縁膜
１０と比べてその厚さが厚いため、図１６（ｃ）に示さ
れたマスク材５７の上表面が図１６（ａ），（ｂ）に示
されたマスク材５７の上表面よりも高く形成されてい
る。
ブロック絶縁膜が酸化膜である場合にはストッパ膜５６
としてはシリコン窒化膜が適している。さらに素子分離
領域の異方性エッチングのマスク材５７としてたとえば
シリコン酸化膜を２０ｎｍ〜５００ｎｍ堆積する。な
お、図１６（ｃ）に示された高耐圧トランジスタ領域で
は、ゲート絶縁膜２０が図１６（ａ），（ｂ）に示され
たメモリ部や低電圧トランジスタ領域のトンネル絶縁膜
１０と比べてその厚さが厚いため、図１６（ｃ）に示さ
れたマスク材５７の上表面が図１６（ａ），（ｂ）に示
されたマスク材５７の上表面よりも高く形成されてい
る。
【００７４】次に、図１７（ａ），（ｂ）、（ｃ）に示
されるようにレジスト（図示せず）をパターニングして
マスク材５７を異方性エッチングで加工し、続いてスト
ッパ膜５６、ブロック絶縁膜１２、電荷蓄積層１１、ト
ンネル酸化膜１０、ゲート絶縁膜２０を加工した後に半
導体基板１を所望の深さまでエッチングして素子分離溝
（トレンチ溝）５８，５９，６０を形成する。
されるようにレジスト（図示せず）をパターニングして
マスク材５７を異方性エッチングで加工し、続いてスト
ッパ膜５６、ブロック絶縁膜１２、電荷蓄積層１１、ト
ンネル酸化膜１０、ゲート絶縁膜２０を加工した後に半
導体基板１を所望の深さまでエッチングして素子分離溝
（トレンチ溝）５８，５９，６０を形成する。
【００７５】この際、図１７（ｃ）に示された領域で
は、半導体基板１上に形成されたゲート絶縁膜２０の厚
さが図１７（ａ），（ｂ）に示されたトンネル絶縁膜１
０の厚さよりも厚いために、その厚みの追加分に対応し
て、素子分離溝６０の深さが図１７（ａ），（ｂ）に示
された素子分離溝５８，５９の深さよりも浅く形成され
ている。また、メモリ部ではトランジスタの大きさが周
辺回路部よりも小さいため、周辺回路部の素子分離溝５
９，６０よりもその素子分離溝５８の幅や素子分離溝の
間隔が小さく形成されている。
は、半導体基板１上に形成されたゲート絶縁膜２０の厚
さが図１７（ａ），（ｂ）に示されたトンネル絶縁膜１
０の厚さよりも厚いために、その厚みの追加分に対応し
て、素子分離溝６０の深さが図１７（ａ），（ｂ）に示
された素子分離溝５８，５９の深さよりも浅く形成され
ている。また、メモリ部ではトランジスタの大きさが周
辺回路部よりも小さいため、周辺回路部の素子分離溝５
９，６０よりもその素子分離溝５８の幅や素子分離溝の
間隔が小さく形成されている。
【００７６】次に、図１８（ａ），（ｂ）、（ｃ）に示
されるようにエッチングによって半導体基板１に入った
欠陥等のダメージを回復するために、酸化雰囲気中でア
ニールすることで、素子分離溝内の半導体基板１表面上
に例えば厚さ２ｎｍ〜５０ｎｍのシリコン酸化膜６１を
形成する。このときに、マスク材５７は酸化されず、し
たがってバーズビークも入らないので、素子分離端にお
けるブロック絶縁膜１２の厚膜化が起こらない。
されるようにエッチングによって半導体基板１に入った
欠陥等のダメージを回復するために、酸化雰囲気中でア
ニールすることで、素子分離溝内の半導体基板１表面上
に例えば厚さ２ｎｍ〜５０ｎｍのシリコン酸化膜６１を
形成する。このときに、マスク材５７は酸化されず、し
たがってバーズビークも入らないので、素子分離端にお
けるブロック絶縁膜１２の厚膜化が起こらない。
【００７７】このようにチャネル領域中央上とシャロー
トレンチ素子分離領域と接する部分のブロック絶縁膜１
２の膜厚が等しくなる。こここで、膜厚が等しいとは、
その物理的膜厚が実質的に等しいことを意味し、具体的
には、素子分離端とチャネル中央での、その膜厚の差が
約２ｎｍよりは小さくなっていて、好ましくは１ｎｍ程
度以下になっていることが望ましい。すなわち、膜厚の
差が２ｎｍあると、サイドウオーク現象が発生してしま
う。これによって、素子分離端での書き込み消去特性の
劣化を防止することが可能となり、サイドウオーク現象
のない良好なトランジスタ特性を得ることができる。
トレンチ素子分離領域と接する部分のブロック絶縁膜１
２の膜厚が等しくなる。こここで、膜厚が等しいとは、
その物理的膜厚が実質的に等しいことを意味し、具体的
には、素子分離端とチャネル中央での、その膜厚の差が
約２ｎｍよりは小さくなっていて、好ましくは１ｎｍ程
度以下になっていることが望ましい。すなわち、膜厚の
差が２ｎｍあると、サイドウオーク現象が発生してしま
う。これによって、素子分離端での書き込み消去特性の
劣化を防止することが可能となり、サイドウオーク現象
のない良好なトランジスタ特性を得ることができる。
【００７８】次に、図１９（ａ），（ｂ）、（ｃ）に示
されるように素子分離溝５８，５９，６０をそれぞれ素
子分離絶縁膜（埋め込み材）６２，６３，６４で埋め込
んだ後、ＣＭＰ法によって各素子分離絶縁膜６２，６
３，６４の上表面を平坦化する。各素子分離絶縁膜はそ
の上表面が半導体基板表面から例えば約１００ｎｍ〜３
００ｎｍ程度となるように形成する。
されるように素子分離溝５８，５９，６０をそれぞれ素
子分離絶縁膜（埋め込み材）６２，６３，６４で埋め込
んだ後、ＣＭＰ法によって各素子分離絶縁膜６２，６
３，６４の上表面を平坦化する。各素子分離絶縁膜はそ
の上表面が半導体基板表面から例えば約１００ｎｍ〜３
００ｎｍ程度となるように形成する。
【００７９】次に、図２０（ａ），（ｂ）、（ｃ）に示
されるように、例えば８０〜２００℃に熱した燐酸によ
ってマスク材５７を剥離する。マスク材５７の剥離後の
表面にはブロック絶縁膜１２が露出した状態となる。こ
の際、マスク材５７の剥離条件によっては、各素子分離
絶縁膜６２，６３，６４の上表面端部には、互いにほぼ
等しい大きさの窪み６５が形成される。
されるように、例えば８０〜２００℃に熱した燐酸によ
ってマスク材５７を剥離する。マスク材５７の剥離後の
表面にはブロック絶縁膜１２が露出した状態となる。こ
の際、マスク材５７の剥離条件によっては、各素子分離
絶縁膜６２，６３，６４の上表面端部には、互いにほぼ
等しい大きさの窪み６５が形成される。
【００８０】次に、図２１（ａ）に示されるようにメモ
リセルトランジスタ領域及び選択トランジスタ領域をレ
ジスト６６で覆った後、図２１（ｂ）、（ｃ）に示され
るように周辺回路領域のブロック絶縁膜１２及び電荷蓄
積層１１をＣＤＥ(ChemicalDry Etching)などの等方性
エッチングを用いて剥離する。
リセルトランジスタ領域及び選択トランジスタ領域をレ
ジスト６６で覆った後、図２１（ｂ）、（ｃ）に示され
るように周辺回路領域のブロック絶縁膜１２及び電荷蓄
積層１１をＣＤＥ(ChemicalDry Etching)などの等方性
エッチングを用いて剥離する。
【００８１】この際、周辺回路部における各素子分離絶
縁膜６３，６４の上表面端部には、互いにほぼ等しい大
きさの窪み６７が形成される。この窪み６７は先の工程
で形成された窪み６５よりもその大きさが大きくなって
いる。窪み６７の深さは例えば、５ｎｍ以上となる。ま
た、メモリ部における素子分離絶縁膜６２はこの工程に
おいては、レジスト６６で覆われているために、窪み６
５の大きさは変化しない。または凹部は形成されない。
縁膜６３，６４の上表面端部には、互いにほぼ等しい大
きさの窪み６７が形成される。この窪み６７は先の工程
で形成された窪み６５よりもその大きさが大きくなって
いる。窪み６７の深さは例えば、５ｎｍ以上となる。ま
た、メモリ部における素子分離絶縁膜６２はこの工程に
おいては、レジスト６６で覆われているために、窪み６
５の大きさは変化しない。または凹部は形成されない。
【００８２】また、周辺回路領域の絶縁膜剥離を例え
ば、ブロック絶縁膜１２のみをＲＩＥなどの異方性エッ
チングで行ってもよい。この場合は、エッチングによっ
て周辺回路領域の素子分離領域の上面の半導体基板表面
からの高さが、メモリ部における素子分離領域の上面の
半導体基板表面からの高さよりも低くなる。この場合の
ゲート絶縁膜の種類ごとの素子分離領域の半導体基板表
面からのＳＴＩ深さ、ＳＴＩ上部の半導体基板上表面か
らの高さ、ゲート電極幅と半導体基板の幅の大小関係、
エッジの曲率半径、ゲート電極の特性について、まとめ
て表２に示す。
ば、ブロック絶縁膜１２のみをＲＩＥなどの異方性エッ
チングで行ってもよい。この場合は、エッチングによっ
て周辺回路領域の素子分離領域の上面の半導体基板表面
からの高さが、メモリ部における素子分離領域の上面の
半導体基板表面からの高さよりも低くなる。この場合の
ゲート絶縁膜の種類ごとの素子分離領域の半導体基板表
面からのＳＴＩ深さ、ＳＴＩ上部の半導体基板上表面か
らの高さ、ゲート電極幅と半導体基板の幅の大小関係、
エッジの曲率半径、ゲート電極の特性について、まとめ
て表２に示す。
【００８３】
【表２】
【００８４】この表２からわかるように、素子分離領域
であるＳＴＩ深さはゲート絶縁膜がＯＮＯやシリコン酸
化膜の薄膜である場合の深さＡがシリコン酸化膜の厚膜
である場合の深さＢに比べて、深くなっている。
であるＳＴＩ深さはゲート絶縁膜がＯＮＯやシリコン酸
化膜の薄膜である場合の深さＡがシリコン酸化膜の厚膜
である場合の深さＢに比べて、深くなっている。
【００８５】また、ＳＴＩ上部の半導体基板上表面から
の高さはゲート酸化膜がＯＮＯである場合の高さＥが、
シリコン酸化膜である場合の高さＦに比べて高くなって
いる。また、ゲート絶縁膜の種類に関わらず、２つの素
子分離領域で挟まれたゲート電極幅の方が同じ２つの素
子分離領域で挟まれた半導体基板幅よりも大きくなって
いる。
の高さはゲート酸化膜がＯＮＯである場合の高さＥが、
シリコン酸化膜である場合の高さＦに比べて高くなって
いる。また、ゲート絶縁膜の種類に関わらず、２つの素
子分離領域で挟まれたゲート電極幅の方が同じ２つの素
子分離領域で挟まれた半導体基板幅よりも大きくなって
いる。
【００８６】さらに、ゲート電極が素子分離領域と接す
るエッジ部分での曲率半径は、半導体基板が素子分離領
域と接するゲート電極近傍でのエッジ部分での曲率半径
よりも小さくなっている。さらに、ゲート電極はＰプラ
ス電極とＮプラス電極とで作り分けを行うことが可能と
なっている。
るエッジ部分での曲率半径は、半導体基板が素子分離領
域と接するゲート電極近傍でのエッジ部分での曲率半径
よりも小さくなっている。さらに、ゲート電極はＰプラ
ス電極とＮプラス電極とで作り分けを行うことが可能と
なっている。
【００８７】ブロック絶縁膜１２と素子分離絶縁膜６
２，６３，６４に共にシリコン酸化膜を用いた場合、ブ
ロック絶縁膜１２の剥離時に素子分離絶縁膜６３、６４
の上部もエッチングされて窪み６７が形成されるが、素
子分離絶縁膜６３、６４の側面に接する電荷蓄積層１１
はシリコン窒化膜を用いた場合には、エッチング時のシ
リコン酸化膜との選択比は十分あり、素子分離絶縁膜６
３，６４の側面がサイドエッチされてディボット等が発
生することは無い。
２，６３，６４に共にシリコン酸化膜を用いた場合、ブ
ロック絶縁膜１２の剥離時に素子分離絶縁膜６３、６４
の上部もエッチングされて窪み６７が形成されるが、素
子分離絶縁膜６３、６４の側面に接する電荷蓄積層１１
はシリコン窒化膜を用いた場合には、エッチング時のシ
リコン酸化膜との選択比は十分あり、素子分離絶縁膜６
３，６４の側面がサイドエッチされてディボット等が発
生することは無い。
【００８８】こうして、電荷蓄積層１１の剥離後には、
図２１（ｂ）に示されるように低電圧トランジスタ領域
にはトンネル絶縁膜１０が露出し、図２１（ｃ）に示さ
れるように高電圧トランジスタ領域には高電圧トランジ
スタ用ゲート絶縁膜２０が露出した状態となる。
図２１（ｂ）に示されるように低電圧トランジスタ領域
にはトンネル絶縁膜１０が露出し、図２１（ｃ）に示さ
れるように高電圧トランジスタ領域には高電圧トランジ
スタ用ゲート絶縁膜２０が露出した状態となる。
【００８９】次に、図２２（ａ）に示されるようにメモ
リセルトランジスタ領域のレジスト６６を除去した後、
図２２（ｂ）に示されるように低電圧トランジスタ領域
にゲート絶縁膜２５を例えば０．５ｎｍ〜１０ｎｍの膜
厚のシリコン酸化膜又はシリコン酸窒化膜で形成する。
リセルトランジスタ領域のレジスト６６を除去した後、
図２２（ｂ）に示されるように低電圧トランジスタ領域
にゲート絶縁膜２５を例えば０．５ｎｍ〜１０ｎｍの膜
厚のシリコン酸化膜又はシリコン酸窒化膜で形成する。
【００９０】この際、ゲート絶縁膜２５の形成を熱酸化
で行うことで、メモリ部のブロック絶縁膜１２や高電圧
トランジスタのゲート絶縁膜２０に対して同時にデンシ
ファイ効果が得られるのでマスク材５７や電荷蓄積層１
１の剥離時のダメージを回復することが可能で、メモリ
セルや周辺回路の信頼性を向上することが出来る。
で行うことで、メモリ部のブロック絶縁膜１２や高電圧
トランジスタのゲート絶縁膜２０に対して同時にデンシ
ファイ効果が得られるのでマスク材５７や電荷蓄積層１
１の剥離時のダメージを回復することが可能で、メモリ
セルや周辺回路の信頼性を向上することが出来る。
【００９１】次に、図２３（ａ）、（ｂ）、（ｃ）に示
されるように、ゲート電極材料６８，６９，７０とし
て、例えばドープしていない多結晶または非晶質のシリ
コンを５ｎｍ〜５００ｎｍの膜厚となるように堆積す
る。
されるように、ゲート電極材料６８，６９，７０とし
て、例えばドープしていない多結晶または非晶質のシリ
コンを５ｎｍ〜５００ｎｍの膜厚となるように堆積す
る。
【００９２】次に、図２４（ａ）、（ｂ）、（ｃ）に示
されるように、ゲート電極材料６８，６９，７０上に例
えば膜厚１０ｎｍ前後のシリコン酸化膜７１を堆積す
る。これは、この後のゲート電極への不純物注入時に不
純物が電極から抜けるのを抑制するためである。
されるように、ゲート電極材料６８，６９，７０上に例
えば膜厚１０ｎｍ前後のシリコン酸化膜７１を堆積す
る。これは、この後のゲート電極への不純物注入時に不
純物が電極から抜けるのを抑制するためである。
【００９３】次に、図２５（ａ）に示されるようにメモ
リセル領域をレジスト７２で覆って、図２５（ｂ）、
（ｃ）に示されるように周辺部トランジスタのゲート電
極に例えば燐又は砒素を１０Ｅ１９ｃｍ-3以上注入して
ｎ型ゲート電極２７，２２を形成する。
リセル領域をレジスト７２で覆って、図２５（ｂ）、
（ｃ）に示されるように周辺部トランジスタのゲート電
極に例えば燐又は砒素を１０Ｅ１９ｃｍ-3以上注入して
ｎ型ゲート電極２７，２２を形成する。
【００９４】次に、図２６（ａ）に示されるようにレジ
スト７２を剥離した後、今度は周辺回路部のみをレジス
ト７３で覆い、メモリセル部に例えばボロンを１０Ｅ１
９ｃｍ-3以上注入して、Ｐ型の第１ゲート電極１４を形
成する。
スト７２を剥離した後、今度は周辺回路部のみをレジス
ト７３で覆い、メモリセル部に例えばボロンを１０Ｅ１
９ｃｍ-3以上注入して、Ｐ型の第１ゲート電極１４を形
成する。
【００９５】次に、図２７（ａ）、（ｂ）、（ｃ）に示
されるように、各第１ゲート電極１４，２７，２２上の
酸化膜７１を剥離した後、ＷＳｉ，ＮｉＳｉ，ＭｏＳ
ｉ，ＴｉＳｉ，ＣｏＳｉ等のいずれかを堆積してゲート
電極１５，２８，２３を形成する。この後、図示しない
が、バリア絶縁膜３１、層間膜１７、ビット線１８、保
護膜１９などを順次形成する。
されるように、各第１ゲート電極１４，２７，２２上の
酸化膜７１を剥離した後、ＷＳｉ，ＮｉＳｉ，ＭｏＳ
ｉ，ＴｉＳｉ，ＣｏＳｉ等のいずれかを堆積してゲート
電極１５，２８，２３を形成する。この後、図示しない
が、バリア絶縁膜３１、層間膜１７、ビット線１８、保
護膜１９などを順次形成する。
【００９６】本実施の形態では各ゲート電極は不純物を
添加したポリシリコンとポリサイドとのスタック構造と
したがこれに限定されず、ポリメタルやメタル電極を用
いてもよい。また、ポリシリコンの不純物の打ち分けを
メモリセル部と周辺回路部に分けて行っているがこれに
限らず、所望のトランジスタ特性およびセル特性が得ら
れるように作り分け方を変えても良いし、作り分けをし
なくても良い。作り分けをしない場合、ポリシリコンへ
の不純物注入はインプラに限らず、図２３の工程で砒
素、燐、ボロン等でドープされた多結晶シリコンを堆積
しても良い。
添加したポリシリコンとポリサイドとのスタック構造と
したがこれに限定されず、ポリメタルやメタル電極を用
いてもよい。また、ポリシリコンの不純物の打ち分けを
メモリセル部と周辺回路部に分けて行っているがこれに
限らず、所望のトランジスタ特性およびセル特性が得ら
れるように作り分け方を変えても良いし、作り分けをし
なくても良い。作り分けをしない場合、ポリシリコンへ
の不純物注入はインプラに限らず、図２３の工程で砒
素、燐、ボロン等でドープされた多結晶シリコンを堆積
しても良い。
【００９７】なお、図２３の工程で、非晶質シリコンを
堆積した場合には、後の熱工程においてポリシリコンに
変化する。また、ゲート電極の材料としては、低抵抗が
必要な場合には金属材料を用いることが好ましいが、金
属を用いた場合には、ゲート電極形成後の製造工程で加
えられる温度がポリシリコンなどと比べて高温を用いる
ことができず、製造工程に制約が生じる。そのため、低
抵抗と製造工程中の加熱温度のトレードオフの関係で適
宜、ゲート電極材料が選択される。
堆積した場合には、後の熱工程においてポリシリコンに
変化する。また、ゲート電極の材料としては、低抵抗が
必要な場合には金属材料を用いることが好ましいが、金
属を用いた場合には、ゲート電極形成後の製造工程で加
えられる温度がポリシリコンなどと比べて高温を用いる
ことができず、製造工程に制約が生じる。そのため、低
抵抗と製造工程中の加熱温度のトレードオフの関係で適
宜、ゲート電極材料が選択される。
【００９８】また、図２５，２６で示した工程におい
て、ゲート電極だけにではなく、チャネル不純物注入や
ウエル不純物注入を行ってもよい。ゲート絶縁膜形成や
素子分離トレンチ表面の酸化などの高温工程を通過した
後に不純物注入すれば、熱工程による不純物の拡散を回
避できるので、よりシャープな不純物プロファイルが得
られ、デバイス特性を向上することができる。
て、ゲート電極だけにではなく、チャネル不純物注入や
ウエル不純物注入を行ってもよい。ゲート絶縁膜形成や
素子分離トレンチ表面の酸化などの高温工程を通過した
後に不純物注入すれば、熱工程による不純物の拡散を回
避できるので、よりシャープな不純物プロファイルが得
られ、デバイス特性を向上することができる。
【００９９】ゲート電極堆積後の工程は図示しないが、
リソグラフィによってパターニングを行い、拡散層を形
成した後、層間膜を堆積し、コンタクト、配線を形成し
てＭＩＳＦＥＴを形成する。
リソグラフィによってパターニングを行い、拡散層を形
成した後、層間膜を堆積し、コンタクト、配線を形成し
てＭＩＳＦＥＴを形成する。
【０１００】本実施の形態によれば、ゲート絶縁膜を素
子分離膜形成工程の前に形成するので、チャネルエッ
ジ、中央共に制御良く同じ膜厚にすることができる。さ
らにゲート電極となる多結晶シリコンは素子分離後に堆
積するので、トレンチ形成後の酸化でバーズビークが入
ることがない。結果として、チャネルエッジにおけるゲ
ート絶縁膜の厚膜化や薄膜化等の問題を回避できてデバ
イス特性を向上させることができる。
子分離膜形成工程の前に形成するので、チャネルエッ
ジ、中央共に制御良く同じ膜厚にすることができる。さ
らにゲート電極となる多結晶シリコンは素子分離後に堆
積するので、トレンチ形成後の酸化でバーズビークが入
ることがない。結果として、チャネルエッジにおけるゲ
ート絶縁膜の厚膜化や薄膜化等の問題を回避できてデバ
イス特性を向上させることができる。
【０１０１】さらにゲート電極の側壁も酸化されないの
でゲート絶縁膜端と同一平面状にゲート電極の側壁を位
置させることが可能で、書き込み消去時にゲート絶縁膜
全体に均一な電界を与えることができる。さらに本発明
ではメモリセルトランジスタのトンネル酸化膜をさらに
酸化することでＭＯＳトランジスタのゲート絶縁膜とし
ているのでゲート酸化前のウェット処理が不要となり、
シャロートレンチ素子分離側面に窪みが形成されること
を回避できる。
でゲート絶縁膜端と同一平面状にゲート電極の側壁を位
置させることが可能で、書き込み消去時にゲート絶縁膜
全体に均一な電界を与えることができる。さらに本発明
ではメモリセルトランジスタのトンネル酸化膜をさらに
酸化することでＭＯＳトランジスタのゲート絶縁膜とし
ているのでゲート酸化前のウェット処理が不要となり、
シャロートレンチ素子分離側面に窪みが形成されること
を回避できる。
【０１０２】また、このゲート酸化がバリア絶縁膜や周
辺回路部の酸化膜に対してはデンシファイとして働くの
でウェット処理等でできる可能性のあるピンホールを塞
ぎ、メモリセル及び周辺回路部のトランジスタの信頼性
を向上させることができる。
辺回路部の酸化膜に対してはデンシファイとして働くの
でウェット処理等でできる可能性のあるピンホールを塞
ぎ、メモリセル及び周辺回路部のトランジスタの信頼性
を向上させることができる。
【０１０３】さらにゲート絶縁膜のチャネル方向の幅
と、シャロートレンチ素子分離で挟まれた部分のゲート
電極のチャネル方向の幅とが等しく形成でき、トランジ
スタの特性が向上する。
と、シャロートレンチ素子分離で挟まれた部分のゲート
電極のチャネル方向の幅とが等しく形成でき、トランジ
スタの特性が向上する。
【０１０４】また全てのトランジスタに対してゲート電
極を同時に堆積している上に、素子分離領域で挟まれる
部分と、素子分離領域上の部分とで、多結晶シリコンを
二度付ける必要がないので工程数の削減につながり、低
コスト化が実現できる。
極を同時に堆積している上に、素子分離領域で挟まれる
部分と、素子分離領域上の部分とで、多結晶シリコンを
二度付ける必要がないので工程数の削減につながり、低
コスト化が実現できる。
【０１０５】さらにゲート絶縁膜の作り分け（ＭＯＮＯ
Ｓ構造とＭＯＳ構造）やゲート電極の作り分け（Ｐプラ
スゲートとＮプラスゲート）の工程数を削減し、低コス
ト化を実現している。
Ｓ構造とＭＯＳ構造）やゲート電極の作り分け（Ｐプラ
スゲートとＮプラスゲート）の工程数を削減し、低コス
ト化を実現している。
【０１０６】また、ゲート電極としてドープされていな
い多結晶シリコンを用いればメモリセルと周辺トランジ
スタでＰプラスゲートとＮプラスゲートを作り分けるこ
とも容易である。
い多結晶シリコンを用いればメモリセルと周辺トランジ
スタでＰプラスゲートとＮプラスゲートを作り分けるこ
とも容易である。
【０１０７】この場合、ゲート電極の多結晶シリコンは
Ｐプラス部分とＮプラス部分とで同時に形成しているた
め、膜厚が等しくなるので、後のゲート電極の加工が容
易となる。
Ｐプラス部分とＮプラス部分とで同時に形成しているた
め、膜厚が等しくなるので、後のゲート電極の加工が容
易となる。
【０１０８】さらに、メモリ部のゲート電極と周辺回路
部のゲート電極とを同時に形成できるので、製造工程数
が削減できる。
部のゲート電極とを同時に形成できるので、製造工程数
が削減できる。
【０１０９】また、メモリ部と周辺回路部でそれぞれ、
一方をＰプラス部分、他方をＮプラス部分とすることが
できる。また、メモリ部、周辺回路部それぞれにＰプラ
ス部分、Ｎプラス部分を両方混在させて形成することも
できる。この場合、メモリ部においては、例えば、メモ
リ部の多数個のセルトランジスタにＰ型不純物を導入
し、セルトランジスタよりも少数の個数の選択トランジ
スタにＮ型不純物を導入し、周辺回路部の多数個の低電
圧トランジスタにＰ型不純物を導入し、少数個の高耐圧
トランジスタにＮ型不純物を導入することで形成でき
る。
一方をＰプラス部分、他方をＮプラス部分とすることが
できる。また、メモリ部、周辺回路部それぞれにＰプラ
ス部分、Ｎプラス部分を両方混在させて形成することも
できる。この場合、メモリ部においては、例えば、メモ
リ部の多数個のセルトランジスタにＰ型不純物を導入
し、セルトランジスタよりも少数の個数の選択トランジ
スタにＮ型不純物を導入し、周辺回路部の多数個の低電
圧トランジスタにＰ型不純物を導入し、少数個の高耐圧
トランジスタにＮ型不純物を導入することで形成でき
る。
【０１１０】このプロセスをＮＡＮＤフラッシュメモリ
に用いた場合、選択トランジスタをメモリセルトランジ
スタと同じゲート絶縁膜構造にすることで、工程数が増
加することはない。
に用いた場合、選択トランジスタをメモリセルトランジ
スタと同じゲート絶縁膜構造にすることで、工程数が増
加することはない。
【０１１１】なお、Ｐプラス部とＮプラス部とが混在し
た場合、Ｐプラス部、Ｎプラス部の境界部分の半導体基
板、素子分離領域、又はゲート電極にＰ型不純物とＮ型
不純物の両方が注入されている。なお、Ｐプラス部、Ｎ
プラス部の境界部分の大きさによっては、Ｐ型不純物、
Ｎ型不純物いずれも注入されない。
た場合、Ｐプラス部、Ｎプラス部の境界部分の半導体基
板、素子分離領域、又はゲート電極にＰ型不純物とＮ型
不純物の両方が注入されている。なお、Ｐプラス部、Ｎ
プラス部の境界部分の大きさによっては、Ｐ型不純物、
Ｎ型不純物いずれも注入されない。
【０１１２】また、シャロートレンチ素子分離領域上に
形成された第２ゲート電極１５、２８，２３は、各ゲー
トの膜中に自然酸化膜を含むことなく、素子分離領域間
に形成されている第１ゲート電極１４、２７、２２と一
体形成されていて、抵抗値が一定に保たれ、従来技術に
おいて２段階で間に自然酸化膜を介してゲート電極が形
成された場合と比較してゲート電極の制御性が向上す
る。
形成された第２ゲート電極１５、２８，２３は、各ゲー
トの膜中に自然酸化膜を含むことなく、素子分離領域間
に形成されている第１ゲート電極１４、２７、２２と一
体形成されていて、抵抗値が一定に保たれ、従来技術に
おいて２段階で間に自然酸化膜を介してゲート電極が形
成された場合と比較してゲート電極の制御性が向上す
る。
【０１１３】本実施の形態は、加工ダメージを受けずに
電荷蓄積絶縁膜を形成できる場合に効果を有する。
電荷蓄積絶縁膜を形成できる場合に効果を有する。
【０１１４】本実施の形態においては、ＭＯＮＯＳ構造
の半導体記憶装置を例に挙げて説明したが、本実施の形
態はＭＯＮＯＳ構造の半導体記憶装置に限られるもので
はなく、ゲート絶縁膜の電気的特性の高特性化が必要な
微細化されたＭＯＳトランジスタを有する半導体装置全
般に適用できる。
の半導体記憶装置を例に挙げて説明したが、本実施の形
態はＭＯＮＯＳ構造の半導体記憶装置に限られるもので
はなく、ゲート絶縁膜の電気的特性の高特性化が必要な
微細化されたＭＯＳトランジスタを有する半導体装置全
般に適用できる。
【０１１５】（第２の実施の形態）本実施の形態におい
ては、メモリ部の選択トランジスタの構造が第１の実施
の形態と異なり、図８に示される周辺回路部の低電圧ト
ランジスタと同一の構造となっている。 このように選
択トランジスタのゲート絶縁膜がＭＯＮＯＳ構造ではな
くＭＯＳ構造になっている。メモリ部のカラム方向の断
面図は図２８に示される通りで、メモリセルトランジス
タの形状は第１の実施の形態と同様となっている。選択
トランジスタ部分のゲート絶縁膜の構成が第１の実施の
形態と異なり、低電圧トランジスタのゲート絶縁膜２５
で構成されている。
ては、メモリ部の選択トランジスタの構造が第１の実施
の形態と異なり、図８に示される周辺回路部の低電圧ト
ランジスタと同一の構造となっている。 このように選
択トランジスタのゲート絶縁膜がＭＯＮＯＳ構造ではな
くＭＯＳ構造になっている。メモリ部のカラム方向の断
面図は図２８に示される通りで、メモリセルトランジス
タの形状は第１の実施の形態と同様となっている。選択
トランジスタ部分のゲート絶縁膜の構成が第１の実施の
形態と異なり、低電圧トランジスタのゲート絶縁膜２５
で構成されている。
【０１１６】この実施の形態の回路図は図２９に示され
る通りで、第１の実施の形態同様に直列に接続されたメ
モリセルトランジスタ（Ｍ０〜Ｍ３１）５２の両端にそ
れぞれ接続された選択トランジスタ（Ｓ１、Ｓ２）５
０、５１の構成が、ＭＯＮＯＳではなくＭＯＳ構造とし
て表される。他の構成は、図１１に示された第１の実施
の形態の回路図と同一である。
る通りで、第１の実施の形態同様に直列に接続されたメ
モリセルトランジスタ（Ｍ０〜Ｍ３１）５２の両端にそ
れぞれ接続された選択トランジスタ（Ｓ１、Ｓ２）５
０、５１の構成が、ＭＯＮＯＳではなくＭＯＳ構造とし
て表される。他の構成は、図１１に示された第１の実施
の形態の回路図と同一である。
【０１１７】本実施の形態では、選択トランジスタのゲ
ート絶縁膜にシリコン窒化膜を用いていないことから、
半導体記憶装置の動作時のゲート電圧やドレイン電圧の
ストレスによって選択トランジスタの閾値が変動するこ
とがなくなり、より高性能で高信頼性の半導体記憶装置
を実現できる。
ート絶縁膜にシリコン窒化膜を用いていないことから、
半導体記憶装置の動作時のゲート電圧やドレイン電圧の
ストレスによって選択トランジスタの閾値が変動するこ
とがなくなり、より高性能で高信頼性の半導体記憶装置
を実現できる。
【０１１８】選択トランジスタのゲート絶縁膜２５とし
ては、例えば０．５ｎｍ〜１０ｎｍ程度のシリコン酸化
膜又はシリコン酸窒化膜が挙げられるが、周辺回路部の
低電圧トランジスタと同じ形成条件にすることがプロセ
スの工程削減のためには望ましい。すなわち、本実施の
形態の製造方法は、第１の実施の形態の製造方法におい
て、選択トランジスタをメモリ部のメモリセルトランジ
スタと同じ製造工程を経ずに、周辺回路部の低電圧トラ
ンジスタと同様の製造工程を適用することで実現され
る。
ては、例えば０．５ｎｍ〜１０ｎｍ程度のシリコン酸化
膜又はシリコン酸窒化膜が挙げられるが、周辺回路部の
低電圧トランジスタと同じ形成条件にすることがプロセ
スの工程削減のためには望ましい。すなわち、本実施の
形態の製造方法は、第１の実施の形態の製造方法におい
て、選択トランジスタをメモリ部のメモリセルトランジ
スタと同じ製造工程を経ずに、周辺回路部の低電圧トラ
ンジスタと同様の製造工程を適用することで実現され
る。
【０１１９】このプロセスをＮＡＮＤフラッシュメモリ
に用いた場合、選択トランジスタを周辺回路部の低電圧
トランジスタと同じゲート絶縁膜構造にすることで、製
造工程数が増加することはない。
に用いた場合、選択トランジスタを周辺回路部の低電圧
トランジスタと同じゲート絶縁膜構造にすることで、製
造工程数が増加することはない。
【０１２０】本実施の形態においては、ＭＯＮＯＳ構造
の半導体記憶装置を例に挙げて説明したが、本実施の形
態はＭＯＮＯＳ構造の半導体記憶装置に限られるもので
はなく、ゲート絶縁膜の電気的特性の高特性化が必要な
微細化されたＭＯＳトランジスタを有する半導体装置全
般に適用できる。
の半導体記憶装置を例に挙げて説明したが、本実施の形
態はＭＯＮＯＳ構造の半導体記憶装置に限られるもので
はなく、ゲート絶縁膜の電気的特性の高特性化が必要な
微細化されたＭＯＳトランジスタを有する半導体装置全
般に適用できる。
【０１２１】（第３の実施の形態）本実施の形態の半導
体装置は、特に絶縁膜を電荷蓄積層として用いるメモリ
セルにおいて使用される。
体装置は、特に絶縁膜を電荷蓄積層として用いるメモリ
セルにおいて使用される。
【０１２２】図３０には、本実施の形態のプロトタイプ
である自己整合ＳＴＩを用いたＭＯＮＯＳ型メモリセル
が示される。図３０（Ａ）には、本形態のプロトタイプ
の上面図が示されていて、素子分離領域１１０に囲まれ
て、素子領域１１１が直線状に左右方向に形成されてい
る。この不純物領域の長手方向に直交して、ゲート電極
１１２が形成されている。素子領域１１１には、ゲート
電極１１２の左右それぞれの側にコンタクト１１３が１
対設けられている。また、ゲート電極には、その端部に
幅の広い領域が設けられ、そこにはコンタクト１１４が
設けられている。このメモリセルではゲート電極１１２
の両側の素子領域１１１がソース拡散層１１５、ドレイ
ン拡散層１１６となり、データ読み出し時にはソース拡
散層１１５からドレイン拡散層１１６へ図３０（Ａ）中
の矢印で示されるＣからＤ方向へ流れる電流量によって
書き込み状態と消去状態とを判別する。このような構造
は、ＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型ＥＥＰＲＯＭ等
で利用される。
である自己整合ＳＴＩを用いたＭＯＮＯＳ型メモリセル
が示される。図３０（Ａ）には、本形態のプロトタイプ
の上面図が示されていて、素子分離領域１１０に囲まれ
て、素子領域１１１が直線状に左右方向に形成されてい
る。この不純物領域の長手方向に直交して、ゲート電極
１１２が形成されている。素子領域１１１には、ゲート
電極１１２の左右それぞれの側にコンタクト１１３が１
対設けられている。また、ゲート電極には、その端部に
幅の広い領域が設けられ、そこにはコンタクト１１４が
設けられている。このメモリセルではゲート電極１１２
の両側の素子領域１１１がソース拡散層１１５、ドレイ
ン拡散層１１６となり、データ読み出し時にはソース拡
散層１１５からドレイン拡散層１１６へ図３０（Ａ）中
の矢印で示されるＣからＤ方向へ流れる電流量によって
書き込み状態と消去状態とを判別する。このような構造
は、ＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型ＥＥＰＲＯＭ等
で利用される。
【０１２３】図３０（Ａ）における“Ｃ−Ｄ”線上での
断面図が、図３０（Ｂ）に示される。半導体基板１１７
上にゲート電極１１２が形成され、その両側の半導体基
板１１７中にソース拡散層１１５、ドレイン拡散層１１
６が形成されている。ゲート電極１１２は、トンネル絶
縁膜１１８、データ保持絶縁膜（電荷蓄積領域）１１
９、ブロック絶縁膜１２０からなるゲート絶縁膜の上に
積層されている。半導体基板１１７、ゲート電極１１２
の表面上には層間絶縁膜１２１が形成されている。
断面図が、図３０（Ｂ）に示される。半導体基板１１７
上にゲート電極１１２が形成され、その両側の半導体基
板１１７中にソース拡散層１１５、ドレイン拡散層１１
６が形成されている。ゲート電極１１２は、トンネル絶
縁膜１１８、データ保持絶縁膜（電荷蓄積領域）１１
９、ブロック絶縁膜１２０からなるゲート絶縁膜の上に
積層されている。半導体基板１１７、ゲート電極１１２
の表面上には層間絶縁膜１２１が形成されている。
【０１２４】また、図３０（Ａ）における“Ｅ−Ｆ”線
上での断面図が、図３０（Ｃ）に示される。半導体基板
１１７中には、素子分離溝１２２が設けられ、その中に
素子分離領域１１０が形成されている。素子分離領域１
１０の間には、トンネル絶縁膜１１８、データ保持絶縁
膜１１９、ブロック絶縁膜１２０からなるゲート絶縁膜
が形成されている。このブロック絶縁膜１２０上には、
ゲート電極１１２が素子分離領域１１０上にまで延在し
て形成されている。
上での断面図が、図３０（Ｃ）に示される。半導体基板
１１７中には、素子分離溝１２２が設けられ、その中に
素子分離領域１１０が形成されている。素子分離領域１
１０の間には、トンネル絶縁膜１１８、データ保持絶縁
膜１１９、ブロック絶縁膜１２０からなるゲート絶縁膜
が形成されている。このブロック絶縁膜１２０上には、
ゲート電極１１２が素子分離領域１１０上にまで延在し
て形成されている。
【０１２５】このような図３０（Ｂ）、図３０（Ｃ）に
示されたメモリセルの製造方法においては、素子分離溝
を形成するためのエッチング加工時や、ゲート電極及び
ゲート絶縁膜のエッチング加工時に、データ保持絶縁膜
端が異方性エッチングのプラズマにさらされるために、
素子分離領域のエッジ及びゲートのエッジにおいてデー
タ保持絶縁膜が加工ダメージを受け、このためデータ保
持絶縁膜のエッジ部における電荷保持力が劣化し、メモ
リセルの信頼性が損なわれる場合がある。
示されたメモリセルの製造方法においては、素子分離溝
を形成するためのエッチング加工時や、ゲート電極及び
ゲート絶縁膜のエッチング加工時に、データ保持絶縁膜
端が異方性エッチングのプラズマにさらされるために、
素子分離領域のエッジ及びゲートのエッジにおいてデー
タ保持絶縁膜が加工ダメージを受け、このためデータ保
持絶縁膜のエッジ部における電荷保持力が劣化し、メモ
リセルの信頼性が損なわれる場合がある。
【０１２６】図３０に示される構造を持つメモリセルの
場合、とりわけ素子分離領域のエッジにおけるデータ保
持絶縁膜の特性劣化が深刻な問題となる場合がある。以
下にそれを説明する。図３０（Ｂ）に示される断面にお
いて、メモリセルトランジスタを、、の領域に分
ける。ここでは、、の領域のデータ保持絶縁膜がダ
メージを受けたダメージ領域１２３となっている。同様
に図３０（Ｃ）に示される断面において、メモリセルト
ランジスタを、、の領域に分ける。ここでは、
、のデータ保持絶縁膜がダメージを受けたダメージ
領域１２４となっている。
場合、とりわけ素子分離領域のエッジにおけるデータ保
持絶縁膜の特性劣化が深刻な問題となる場合がある。以
下にそれを説明する。図３０（Ｂ）に示される断面にお
いて、メモリセルトランジスタを、、の領域に分
ける。ここでは、、の領域のデータ保持絶縁膜がダ
メージを受けたダメージ領域１２３となっている。同様
に図３０（Ｃ）に示される断面において、メモリセルト
ランジスタを、、の領域に分ける。ここでは、
、のデータ保持絶縁膜がダメージを受けたダメージ
領域１２４となっている。
【０１２７】ここで、データ保持絶縁膜に電子をトラッ
プさせて閾値を高くした状態（書き込み状態）を仮定す
る。図３１（Ａ）には、図３０（Ｂ）の断面に相当する
トランジスタの回路図を示し、図３１（Ｂ）には、図３
０（Ｃ）の断面に相当するトランジスタの回路図を示
し、図３１（Ｃ）には横軸にゲート電圧、縦軸にドレイ
ン電流を表し、データ保持絶縁膜の状態ごとの電流―電
圧特性の変化を示す。図３１（Ａ）に示される回路図で
は、ゲートが共通に接続された３つのトランジスタ、
、がソース、ドレイン間で直列に接続された構成が
示される。このトランジスタ、、は、図３０
（Ｂ）におけるメモリセルトランジスタ、、の領
域にそれぞれが対応している。また、図３１（Ｂ）に示
される回路図では、ゲートが共通に接続された３つのト
ランジスタ、、がソース、ドレイン間で並列に接
続された構成が示される。このトランジスタ、、
は、図３０（Ｃ）におけるメモリセルトランジスタ、
、の領域にそれぞれが対応している。
プさせて閾値を高くした状態（書き込み状態）を仮定す
る。図３１（Ａ）には、図３０（Ｂ）の断面に相当する
トランジスタの回路図を示し、図３１（Ｂ）には、図３
０（Ｃ）の断面に相当するトランジスタの回路図を示
し、図３１（Ｃ）には横軸にゲート電圧、縦軸にドレイ
ン電流を表し、データ保持絶縁膜の状態ごとの電流―電
圧特性の変化を示す。図３１（Ａ）に示される回路図で
は、ゲートが共通に接続された３つのトランジスタ、
、がソース、ドレイン間で直列に接続された構成が
示される。このトランジスタ、、は、図３０
（Ｂ）におけるメモリセルトランジスタ、、の領
域にそれぞれが対応している。また、図３１（Ｂ）に示
される回路図では、ゲートが共通に接続された３つのト
ランジスタ、、がソース、ドレイン間で並列に接
続された構成が示される。このトランジスタ、、
は、図３０（Ｃ）におけるメモリセルトランジスタ、
、の領域にそれぞれが対応している。
【０１２８】データ保持絶縁膜のエッジ部では電荷保持
特性が劣化しているので、電子が容易に脱離する。ＭＯ
ＮＯＳ型メモリセルに代表されるような電荷蓄積領域と
して絶縁膜を用いた構造のメモリセルの場合、領域、
、間又は、、間では、電荷の移動は行われな
いので、電荷が抜けた領域（エッジ部）はチャネル中央
部と比較して閾値が低下する。ここで、図３０（Ｂ）に
おいて示される断面は電流が流れる方向でのチャネルを
表していて、この電流が流れる方向にトランジスタが直
列に接続されていた場合、いずれかのトランジスタの閾
値が低くなっても、全体としての閾値は変化しない。
特性が劣化しているので、電子が容易に脱離する。ＭＯ
ＮＯＳ型メモリセルに代表されるような電荷蓄積領域と
して絶縁膜を用いた構造のメモリセルの場合、領域、
、間又は、、間では、電荷の移動は行われな
いので、電荷が抜けた領域（エッジ部）はチャネル中央
部と比較して閾値が低下する。ここで、図３０（Ｂ）に
おいて示される断面は電流が流れる方向でのチャネルを
表していて、この電流が流れる方向にトランジスタが直
列に接続されていた場合、いずれかのトランジスタの閾
値が低くなっても、全体としての閾値は変化しない。
【０１２９】ここで、領域、、はソース、ドレイ
ン間に直列に配置されているので、領域、の閾値が
低下しても領域の閾値が高ければソース、ドレイン間
に電流は流れず、ゲートエッジ部の閾値低下はメモリセ
ルの閾値低下としては検知されない。一方、領域、
、はソース、ドレイン間に並列に接続されているの
で領域、の閾値が低下するとソース、ドレイン間に
電流が流れるので、素子分離領域のエッジ部における閾
値低下がメモリセルの閾値低下として検知される。この
様子が図３１（Ｃ）に示されている。すなわち、書き込
み直後は各領域ともにほぼ同じゲート電圧になるが、時
間の推移とともに書き込み状態で、中央部に比べて、
エッジ部、におけるゲート電圧がより多く低下し、
消去状態の電圧に近づいている。つまりメモリセルの電
荷保持特性が、ダメージを受けた部分の電荷保持特性で
決定されることになる。
ン間に直列に配置されているので、領域、の閾値が
低下しても領域の閾値が高ければソース、ドレイン間
に電流は流れず、ゲートエッジ部の閾値低下はメモリセ
ルの閾値低下としては検知されない。一方、領域、
、はソース、ドレイン間に並列に接続されているの
で領域、の閾値が低下するとソース、ドレイン間に
電流が流れるので、素子分離領域のエッジ部における閾
値低下がメモリセルの閾値低下として検知される。この
様子が図３１（Ｃ）に示されている。すなわち、書き込
み直後は各領域ともにほぼ同じゲート電圧になるが、時
間の推移とともに書き込み状態で、中央部に比べて、
エッジ部、におけるゲート電圧がより多く低下し、
消去状態の電圧に近づいている。つまりメモリセルの電
荷保持特性が、ダメージを受けた部分の電荷保持特性で
決定されることになる。
【０１３０】上述のように、自己整合ＳＴＩ構造でＭＯ
ＮＯＳ型メモリセルを形成した場合には、素子分離領域
のエッジまたはゲート電極のエッジでの、電荷蓄積領域
のデータ保持特性劣化がメモリセルの信頼性に対して影
響を及ぼし、特に素子領域を定義する４辺のうちソー
ス、ドレイン間電流の流れる方向と平行な２辺のエッジ
での電荷保持特性劣化が問題となる場合がある。本実施
の形態では以上の問題を解決する方法を提供する。
ＮＯＳ型メモリセルを形成した場合には、素子分離領域
のエッジまたはゲート電極のエッジでの、電荷蓄積領域
のデータ保持特性劣化がメモリセルの信頼性に対して影
響を及ぼし、特に素子領域を定義する４辺のうちソー
ス、ドレイン間電流の流れる方向と平行な２辺のエッジ
での電荷保持特性劣化が問題となる場合がある。本実施
の形態では以上の問題を解決する方法を提供する。
【０１３１】次に、本実施の形態の自己整合ＳＴＩを用
いたＭＯＮＯＳ型メモリセルが図３２に示される。図３
２（Ａ）には、本形態の半導体装置の上面図が示されて
いて、素子分離領域１３０に囲まれて、素子領域１３１
が直線状に左右方向に形成されている。この素子領域１
３１の長手方向に直交して、ゲート電極１３２が形成さ
れている。素子領域１３１には、ゲート電極１３２の左
右それぞれの側にコンタクト１３３が１対設けられてい
る。また、ゲート電極１３２には、その端部に幅の広い
領域が設けられ、そこにはゲートコンタクト１３４が設
けられている。このメモリセルではゲート電極１３２の
両側の素子領域１３１がソース不純物領域１３５、ドレ
イン不純物領域１３６となり、データ読み出し時にはソ
ース不純物領域１３５からドレイン不純物領域１３６へ
図３２（Ａ）中の矢印で示されるＧからＨ方向へ流れる
電流量によって書き込み状態と消去状態とを判別する。
このような構造は、ＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型
ＥＥＰＲＯＭ等で利用される。
いたＭＯＮＯＳ型メモリセルが図３２に示される。図３
２（Ａ）には、本形態の半導体装置の上面図が示されて
いて、素子分離領域１３０に囲まれて、素子領域１３１
が直線状に左右方向に形成されている。この素子領域１
３１の長手方向に直交して、ゲート電極１３２が形成さ
れている。素子領域１３１には、ゲート電極１３２の左
右それぞれの側にコンタクト１３３が１対設けられてい
る。また、ゲート電極１３２には、その端部に幅の広い
領域が設けられ、そこにはゲートコンタクト１３４が設
けられている。このメモリセルではゲート電極１３２の
両側の素子領域１３１がソース不純物領域１３５、ドレ
イン不純物領域１３６となり、データ読み出し時にはソ
ース不純物領域１３５からドレイン不純物領域１３６へ
図３２（Ａ）中の矢印で示されるＧからＨ方向へ流れる
電流量によって書き込み状態と消去状態とを判別する。
このような構造は、ＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型
ＥＥＰＲＯＭ等で利用される。
【０１３２】図３２（Ａ）における“Ｇ−Ｈ”線上での
断面図が、図３２（Ｂ）に示される。半導体基板１３７
上にゲート電極１３２が形成され、その両側の半導体基
板１３７中にソース拡散層１３５、ドレイン拡散層１３
６が形成されている。このゲート電極１３２は下層の第
１ゲート１３８、その上の第２ゲート１３９から構成さ
れている。ゲート電極１３２は、トンネル絶縁膜１４
０、データ保持絶縁膜（電荷蓄積領域）１４１、ブロッ
ク絶縁膜１４２からなるゲート絶縁膜の上に積層されて
いる。ゲート電極１３２の側面にはゲート側壁絶縁膜１
４３が設けられている。半導体基板１３７、ゲート電極
１１２、ゲート側壁絶縁膜１４３の表面上には層間絶縁
膜１４４が形成されている。ここで、データ保持絶縁膜
１４１はゲート電極１３２よりもその幅がゲート側壁絶
縁膜１４３の厚さ分、大きく形成されている。
断面図が、図３２（Ｂ）に示される。半導体基板１３７
上にゲート電極１３２が形成され、その両側の半導体基
板１３７中にソース拡散層１３５、ドレイン拡散層１３
６が形成されている。このゲート電極１３２は下層の第
１ゲート１３８、その上の第２ゲート１３９から構成さ
れている。ゲート電極１３２は、トンネル絶縁膜１４
０、データ保持絶縁膜（電荷蓄積領域）１４１、ブロッ
ク絶縁膜１４２からなるゲート絶縁膜の上に積層されて
いる。ゲート電極１３２の側面にはゲート側壁絶縁膜１
４３が設けられている。半導体基板１３７、ゲート電極
１１２、ゲート側壁絶縁膜１４３の表面上には層間絶縁
膜１４４が形成されている。ここで、データ保持絶縁膜
１４１はゲート電極１３２よりもその幅がゲート側壁絶
縁膜１４３の厚さ分、大きく形成されている。
【０１３３】また、図３２（Ａ）における“Ｉ−Ｊ”線
上での断面図が、図３２（Ｃ）に示される。半導体基板
１３７中には、素子分離溝１４５が設けられ、その中に
素子分離領域１３０が形成されている。素子分離領域１
３０の間には、トンネル絶縁膜１４０、データ保持絶縁
膜１４１、ブロック絶縁膜１４２からなるゲート絶縁膜
及び第１ゲート１３８が形成されている。このブロック
絶縁膜１４２上には、第２ゲート１３９が素子分離領域
１３０上にまで延在して形成されている。ここで、デー
タ保持絶縁膜１４１は第１ゲート１３８よりもその幅が
大きく形成され、素子分離領域１３０内に突き出してい
る。
上での断面図が、図３２（Ｃ）に示される。半導体基板
１３７中には、素子分離溝１４５が設けられ、その中に
素子分離領域１３０が形成されている。素子分離領域１
３０の間には、トンネル絶縁膜１４０、データ保持絶縁
膜１４１、ブロック絶縁膜１４２からなるゲート絶縁膜
及び第１ゲート１３８が形成されている。このブロック
絶縁膜１４２上には、第２ゲート１３９が素子分離領域
１３０上にまで延在して形成されている。ここで、デー
タ保持絶縁膜１４１は第１ゲート１３８よりもその幅が
大きく形成され、素子分離領域１３０内に突き出してい
る。
【０１３４】本メモリセルでは、半導体基板１３７中の
上部には図示しない低濃度不純物領域であるウエルが形
成されている。半導体基板１３７上に例えば膜厚が１〜
１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜等か
らトンネル絶縁膜１４０が形成されている。さらに、こ
のトンネル絶縁膜１４０上には、膜厚が例えば３〜３０
ｎｍ程度のシリコン窒化膜、シリコン酸窒化膜、Ｔａ2
Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデータ保持
膜１４１が形成されている。さらにこのデータ保持膜１
４１の上には、膜厚が例えば１〜１５ｎｍ程度のシリコ
ン酸化膜やシリコン酸窒化膜等でブロック絶縁膜１４２
が形成されている。このブロック絶縁膜１４２の上に
は、例えばポリシリコンやＷＳｉ（タングステンシリサ
イド）とポリシリコンとのスタック構造、又は、ＮｉＳ
ｉ，ＭＯＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのス
タック構造、金属とポリシリコンのスタック構造、又は
シリコンの金属化合物や金属の単層構造からなるゲート
電極１３２が１０ｎｍから５００ｎｍの厚さで形成され
ている。
上部には図示しない低濃度不純物領域であるウエルが形
成されている。半導体基板１３７上に例えば膜厚が１〜
１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜等か
らトンネル絶縁膜１４０が形成されている。さらに、こ
のトンネル絶縁膜１４０上には、膜厚が例えば３〜３０
ｎｍ程度のシリコン窒化膜、シリコン酸窒化膜、Ｔａ2
Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデータ保持
膜１４１が形成されている。さらにこのデータ保持膜１
４１の上には、膜厚が例えば１〜１５ｎｍ程度のシリコ
ン酸化膜やシリコン酸窒化膜等でブロック絶縁膜１４２
が形成されている。このブロック絶縁膜１４２の上に
は、例えばポリシリコンやＷＳｉ（タングステンシリサ
イド）とポリシリコンとのスタック構造、又は、ＮｉＳ
ｉ，ＭＯＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのス
タック構造、金属とポリシリコンのスタック構造、又は
シリコンの金属化合物や金属の単層構造からなるゲート
電極１３２が１０ｎｍから５００ｎｍの厚さで形成され
ている。
【０１３５】次に、本実施の形態の半導体装置の動作を
説明する。図３２に示されたトランジスタがメモリセル
を構成する。消去動作は例えばゲート電極を０Ｖとした
状態で半導体基板に高電圧（例えば１０〜２５Ｖ）を印
加して、半導体基板から電荷蓄積領域にホールを注入す
ることで行われる。またはソース電位に対してドレイン
電位を負にバイアスしてチャネルで加速されたホットホ
ールを発生させ、さらにゲート電極をソース電位に対し
て負にバイアスすることでホットホールを電荷蓄積領域
に注入することで行われる。またはウエル電位に対して
ソース電位及びドレイン電位を正にバイアスして不純物
領域とウエル間のジャンクションでホットホールを発生
させ、さらにゲート電極をウエル電位に対して負にバイ
アスすることでホットホールを電荷蓄積領域に注入する
ことで行われる。
説明する。図３２に示されたトランジスタがメモリセル
を構成する。消去動作は例えばゲート電極を０Ｖとした
状態で半導体基板に高電圧（例えば１０〜２５Ｖ）を印
加して、半導体基板から電荷蓄積領域にホールを注入す
ることで行われる。またはソース電位に対してドレイン
電位を負にバイアスしてチャネルで加速されたホットホ
ールを発生させ、さらにゲート電極をソース電位に対し
て負にバイアスすることでホットホールを電荷蓄積領域
に注入することで行われる。またはウエル電位に対して
ソース電位及びドレイン電位を正にバイアスして不純物
領域とウエル間のジャンクションでホットホールを発生
させ、さらにゲート電極をウエル電位に対して負にバイ
アスすることでホットホールを電荷蓄積領域に注入する
ことで行われる。
【０１３６】書き込み動作は例えば半導体基板を０Ｖと
して状態でゲート電極に高電圧（例えば１０〜２５Ｖ）
を印加して、半導体基板から電荷蓄積領域に電子を注入
することで行われる。またはソース電位に対してドレイ
ン電位を正にバイアスしてチャネルで加速されたホット
エレクトロンを発生させ、さらにゲート電極をソース電
位に対して正にバイアスすることでホットエレクトロン
を電荷蓄積領域に注入することで行われる。
して状態でゲート電極に高電圧（例えば１０〜２５Ｖ）
を印加して、半導体基板から電荷蓄積領域に電子を注入
することで行われる。またはソース電位に対してドレイ
ン電位を正にバイアスしてチャネルで加速されたホット
エレクトロンを発生させ、さらにゲート電極をソース電
位に対して正にバイアスすることでホットエレクトロン
を電荷蓄積領域に注入することで行われる。
【０１３７】読み出し動作では、ドレインコンタクトに
接続されたビット線をプリチャージした後にフローティ
ングにし、ゲート電極の電圧を読み出し電圧Ｖｒｅｆ、
ソース線を０Ｖとして、メモリセルに電流が流れるか否
かをビット線で検出することにより行われる。すなわ
ち、メモリセルの閾値ＶｔｈがＶｒｅｆよりも大きい、
書き込み状態ならばメモリセルはオフになるのでビット
線はプリチャージ電位を保つ。これに対して選択メモリ
セルの閾値ＶｔｈがＶｒｅｆよりも小さい消去状態なら
ばメモリセルはオンするのでビット線の電位はプリチャ
ージ電位からΔＶだけ低下する。この電位変化をセンス
アンプで検知することによってメモリセルのデータが読
み出される。
接続されたビット線をプリチャージした後にフローティ
ングにし、ゲート電極の電圧を読み出し電圧Ｖｒｅｆ、
ソース線を０Ｖとして、メモリセルに電流が流れるか否
かをビット線で検出することにより行われる。すなわ
ち、メモリセルの閾値ＶｔｈがＶｒｅｆよりも大きい、
書き込み状態ならばメモリセルはオフになるのでビット
線はプリチャージ電位を保つ。これに対して選択メモリ
セルの閾値ＶｔｈがＶｒｅｆよりも小さい消去状態なら
ばメモリセルはオンするのでビット線の電位はプリチャ
ージ電位からΔＶだけ低下する。この電位変化をセンス
アンプで検知することによってメモリセルのデータが読
み出される。
【０１３８】図３２（Ａ）に示されるように、ゲート電
極１３２の両側の半導体基板上には素子領域１３１が形
成され、データの読み出し時にはゲートのエッジと垂直
な方向(“Ｇ−Ｈ”線方向)に流れる電流量によって記憶
されたデータを判別する。ここで、図３２（Ｂ）に示さ
れるように、データ保持絶縁膜１４１はゲート電極１３
２に対して突き出した形状となっている。ここで、突き
出す程度は０．５ｎｍから１０ｎｍ程度である。ここ
で、突き出す程度が小さいと、効果が得られず、突き出
す程度が大きすぎると製造工程において、困難が生じ、
微細化には不適切である。
極１３２の両側の半導体基板上には素子領域１３１が形
成され、データの読み出し時にはゲートのエッジと垂直
な方向(“Ｇ−Ｈ”線方向)に流れる電流量によって記憶
されたデータを判別する。ここで、図３２（Ｂ）に示さ
れるように、データ保持絶縁膜１４１はゲート電極１３
２に対して突き出した形状となっている。ここで、突き
出す程度は０．５ｎｍから１０ｎｍ程度である。ここ
で、突き出す程度が小さいと、効果が得られず、突き出
す程度が大きすぎると製造工程において、困難が生じ、
微細化には不適切である。
【０１３９】また、図３２（Ｃ）の断面に示すように、
素子分離溝１４５はゲート電極１３２及びゲート絶縁膜
中のトンネル絶縁膜１４０及びブロック絶縁膜１４２に
対して自己整合的に形成されている。ここで、データ保
持絶縁膜１４１はゲート電極１３２中の第１ゲート１３
８及び半導体基板１３７に対して突き出しており、両端
が素子分離溝１４５中に入り込んだ形状となっている。
素子分離溝１４５はゲート電極１３２及びゲート絶縁膜
中のトンネル絶縁膜１４０及びブロック絶縁膜１４２に
対して自己整合的に形成されている。ここで、データ保
持絶縁膜１４１はゲート電極１３２中の第１ゲート１３
８及び半導体基板１３７に対して突き出しており、両端
が素子分離溝１４５中に入り込んだ形状となっている。
【０１４０】このように、本実施の形態の半導体装置に
おいてはデータ保持絶縁膜が、ゲート電極、若しくは半
導体基板又はその両方に対して突き出しているために、
データ保持絶縁膜の突き出し部がメモリセルトランジス
タの電荷蓄積領域としてもゲート絶縁膜としても使用さ
れない。
おいてはデータ保持絶縁膜が、ゲート電極、若しくは半
導体基板又はその両方に対して突き出しているために、
データ保持絶縁膜の突き出し部がメモリセルトランジス
タの電荷蓄積領域としてもゲート絶縁膜としても使用さ
れない。
【０１４１】データ保持絶縁膜のエッジ部は中央部と比
較して、加工ダメージによって電荷保持力が劣るが、こ
の領域の電荷保持特性がメモリセルの電荷保持特性に影
響しないために、信頼性の高い不揮発性半導体記憶装置
が実現できる。ここで、図３２（Ｂ）に示される断面
で、メモリセルを領域、、としてエッジ部と中央
部とに分割する。さらに、図３２（Ｃ）に示される断面
で、メモリセルを領域、、としてエッジ部と中央
部に分割する。ここでは、エッジ部、、、の電
荷蓄積絶縁膜の特性が中央部、と同一であるため
に、エッジ部に起因した信頼性劣化がない。このように
突き出し部の突き出しの長さは、加工ダメージの進入深
さよりも大きい値とすることで、エッジ部、、、
の特性が中央部、の特性と等しくなる。
較して、加工ダメージによって電荷保持力が劣るが、こ
の領域の電荷保持特性がメモリセルの電荷保持特性に影
響しないために、信頼性の高い不揮発性半導体記憶装置
が実現できる。ここで、図３２（Ｂ）に示される断面
で、メモリセルを領域、、としてエッジ部と中央
部とに分割する。さらに、図３２（Ｃ）に示される断面
で、メモリセルを領域、、としてエッジ部と中央
部に分割する。ここでは、エッジ部、、、の電
荷蓄積絶縁膜の特性が中央部、と同一であるため
に、エッジ部に起因した信頼性劣化がない。このように
突き出し部の突き出しの長さは、加工ダメージの進入深
さよりも大きい値とすることで、エッジ部、、、
の特性が中央部、の特性と等しくなる。
【０１４２】ここで、特にソース、ドレイン間電流の流
れる方向（図３２（Ａ）の“Ｇ−Ｈ”方向）と平行な２
辺（素子分離端と接する２辺）で、データ保持絶縁膜が
突き出している形状になっていることの効果が大きい。
これは図３２（Ｃ）の領域、はソース、ドレイン間
において中央部と並列に配置されているため、この部
分の電荷抜けによる閾値低下がメモリセル全体の閾値低
下として検知されるため、特に、の部分の電荷抜け
を防ぐ必要があるためである。
れる方向（図３２（Ａ）の“Ｇ−Ｈ”方向）と平行な２
辺（素子分離端と接する２辺）で、データ保持絶縁膜が
突き出している形状になっていることの効果が大きい。
これは図３２（Ｃ）の領域、はソース、ドレイン間
において中央部と並列に配置されているため、この部
分の電荷抜けによる閾値低下がメモリセル全体の閾値低
下として検知されるため、特に、の部分の電荷抜け
を防ぐ必要があるためである。
【０１４３】図３２（Ｂ）に示す断面での各領域をトラ
ンジスタを用いた回路図で表すと図３３（Ａ）の通りと
なるが、各領域、、の特性が等しいため、図３３
（Ｂ）に示されるように１つのトランジスタで表現され
る。さらに図３２（Ｃ）に示す断面での各領域をトラン
ジスタを用いた回路図で表すと図３３（Ｃ）の通りとな
るが、各領域、、の特性が等しいため、図３３
（Ｄ）に示されるように１つのトランジスタで表現され
る。
ンジスタを用いた回路図で表すと図３３（Ａ）の通りと
なるが、各領域、、の特性が等しいため、図３３
（Ｂ）に示されるように１つのトランジスタで表現され
る。さらに図３２（Ｃ）に示す断面での各領域をトラン
ジスタを用いた回路図で表すと図３３（Ｃ）の通りとな
るが、各領域、、の特性が等しいため、図３３
（Ｄ）に示されるように１つのトランジスタで表現され
る。
【０１４４】ここで、図３２（Ｃ）に示された断面を拡
大した例を図３４に示す。第１ゲート電極１４３下の半
導体基板１３７と素子分離領域１３０の間には、素子分
離側壁絶縁膜１４６が形成されている。また、第１ゲー
ト電極１３８側面と素子分離領域１３０の間には、ポリ
シリコン側壁酸化膜１４７が形成されている。また、第
２ゲート電極１３９がポリシリコン側壁酸化膜１４７及
び素子分離領域１３０に接する端部１４８では、第２ゲ
ート電極１３９が半導体基板１３７方向へ張り出してい
る。このように、データ保持絶縁膜１４２は第１ゲート
１３８よりもポリシリコン側壁酸化膜１４７の厚さ分、
素子分離領域１３０方向に突き出している。また、デー
タ保持絶縁膜１４２は半導体基板１３７よりも素子分離
側壁酸化膜１４６の厚さ分、素子分離領域１３０方向に
突き出している。
大した例を図３４に示す。第１ゲート電極１４３下の半
導体基板１３７と素子分離領域１３０の間には、素子分
離側壁絶縁膜１４６が形成されている。また、第１ゲー
ト電極１３８側面と素子分離領域１３０の間には、ポリ
シリコン側壁酸化膜１４７が形成されている。また、第
２ゲート電極１３９がポリシリコン側壁酸化膜１４７及
び素子分離領域１３０に接する端部１４８では、第２ゲ
ート電極１３９が半導体基板１３７方向へ張り出してい
る。このように、データ保持絶縁膜１４２は第１ゲート
１３８よりもポリシリコン側壁酸化膜１４７の厚さ分、
素子分離領域１３０方向に突き出している。また、デー
タ保持絶縁膜１４２は半導体基板１３７よりも素子分離
側壁酸化膜１４６の厚さ分、素子分離領域１３０方向に
突き出している。
【０１４５】本実施の形態では、データ保持絶縁膜の両
端が、ゲート電極及び半導体基板の両方に対して突き出
しているが、ゲート電極又は半導体基板のいずれかに対
して突き出していてもよい。すなわち、図３２の“Ｉ−
Ｊ”断面又は“Ｇ−Ｈ”断面のいずれか一方のみを採用
し、他方を本実施の形態のプロトタイプの通りとしても
よい。また、本実施の形態ではメモリセルトランジスタ
の素子領域を定義する４辺全てにおいてデータ保持絶縁
膜が突き出しているが、４辺のうち少なくとも１辺、好
ましくは、ソース、ドレイン間電流の流れる方向と平行
な２辺で、データ保持絶縁膜が突き出している形状であ
ればよい。
端が、ゲート電極及び半導体基板の両方に対して突き出
しているが、ゲート電極又は半導体基板のいずれかに対
して突き出していてもよい。すなわち、図３２の“Ｉ−
Ｊ”断面又は“Ｇ−Ｈ”断面のいずれか一方のみを採用
し、他方を本実施の形態のプロトタイプの通りとしても
よい。また、本実施の形態ではメモリセルトランジスタ
の素子領域を定義する４辺全てにおいてデータ保持絶縁
膜が突き出しているが、４辺のうち少なくとも１辺、好
ましくは、ソース、ドレイン間電流の流れる方向と平行
な２辺で、データ保持絶縁膜が突き出している形状であ
ればよい。
【０１４６】このようにＭＯＮＯＳ型不揮発性メモリセ
ルにおいて、ゲート電極よりもデータ保持絶縁膜が突き
出している形状にすることによって、データ保持特性を
向上させることができる。
ルにおいて、ゲート電極よりもデータ保持絶縁膜が突き
出している形状にすることによって、データ保持特性を
向上させることができる。
【０１４７】さらに、ゲート電極に対してデータ保持絶
縁膜が突き出した形状となっているので、加工ダメージ
を受けたデータ保持絶縁膜端を電荷蓄積領域及びトラン
ジスタのゲート絶縁膜として使用しなくて済むため、メ
モリセルの信頼性が向上する。とりわけ、ソース、ドレ
イン間電流の流れる方向（図３２（Ｃ）の“Ｉ−Ｊ”方
向）と平行な２辺（素子分離領域端と接する２辺）で、
データ保持絶縁膜が突き出している形状になっている
と、閾値降下を防止でき、データ保持特性を改善する効
果が大きい。
縁膜が突き出した形状となっているので、加工ダメージ
を受けたデータ保持絶縁膜端を電荷蓄積領域及びトラン
ジスタのゲート絶縁膜として使用しなくて済むため、メ
モリセルの信頼性が向上する。とりわけ、ソース、ドレ
イン間電流の流れる方向（図３２（Ｃ）の“Ｉ−Ｊ”方
向）と平行な２辺（素子分離領域端と接する２辺）で、
データ保持絶縁膜が突き出している形状になっている
と、閾値降下を防止でき、データ保持特性を改善する効
果が大きい。
【０１４８】本実施の形態の半導体装置によれば、電荷
蓄積領域の両端が、ゲート側壁絶縁膜の下において、ゲ
ート電極へ突き出し、チャネル端において、半導体基板
に対して突き出していれば、チャネル部への製造工程に
おけるダメージが入ることを防止できる。
蓄積領域の両端が、ゲート側壁絶縁膜の下において、ゲ
ート電極へ突き出し、チャネル端において、半導体基板
に対して突き出していれば、チャネル部への製造工程に
おけるダメージが入ることを防止できる。
【０１４９】このように、電荷蓄積領域がゲート電極又
は基板に対して突き出していることで、加工によるダメ
ージを受け、電荷保持特性が劣化した絶縁膜端部を電荷
蓄積領域としてもゲート絶縁膜としても使用しないの
で、メモリセルの信頼性が向上する。
は基板に対して突き出していることで、加工によるダメ
ージを受け、電荷保持特性が劣化した絶縁膜端部を電荷
蓄積領域としてもゲート絶縁膜としても使用しないの
で、メモリセルの信頼性が向上する。
【０１５０】本実施の形態の半導体装置においては、読
み出し電流が流れる向きと並列に配置された、データ保
持絶縁膜端部をゲート電極又は半導体基板に対して突き
出した形状とすることで、データ保持絶縁膜端部の閾値
落ちがメモリセルの閾値落ちとして検知されることを防
止する。
み出し電流が流れる向きと並列に配置された、データ保
持絶縁膜端部をゲート電極又は半導体基板に対して突き
出した形状とすることで、データ保持絶縁膜端部の閾値
落ちがメモリセルの閾値落ちとして検知されることを防
止する。
【０１５１】なお、第１の実施の形態における図２及び
図３に示されるような形状の半導体装置とした場合でも
本実施の形態の半導体装置の効果を得ることができる。
図３に示されるような形状の半導体装置とした場合でも
本実施の形態の半導体装置の効果を得ることができる。
【０１５２】次に、図３５乃至図４３を用いて、本実施
の形態の半導体装置の製造方法の一例を説明する。図３
５乃至図４３においては、それぞれ各図の（Ａ）図が図
３２（Ａ）における“Ｉ−Ｊ”線上での断面、（Ｂ）図
が図３２（Ａ）における“Ｇ−Ｈ”線上での断面に相当
している。
の形態の半導体装置の製造方法の一例を説明する。図３
５乃至図４３においては、それぞれ各図の（Ａ）図が図
３２（Ａ）における“Ｉ−Ｊ”線上での断面、（Ｂ）図
が図３２（Ａ）における“Ｇ−Ｈ”線上での断面に相当
している。
【０１５３】まず、半導体基板１３７上に犠牲酸化膜
（図示せず）を形成した後、チャネル不純物やウエル不
純物の注入を行い、犠牲酸化膜を剥離する。
（図示せず）を形成した後、チャネル不純物やウエル不
純物の注入を行い、犠牲酸化膜を剥離する。
【０１５４】次に、図３５（Ａ）及び図３５（Ｂ）に示
されるように、半導体基板１３７上に例えば１〜１５ｎ
ｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等の
トンネル絶縁膜１４０、例えば３〜３０ｎｍ程度の厚さ
のシリコン窒化膜やシリコン酸窒化膜、Ｔａ2Ｏ5、Ｔｉ
Ｏ2、Ａｌ2Ｏ3等の絶縁膜により、データ保持絶縁膜１
４１を順次形成する。さらに例えば１〜１５ｎｍ程度の
厚さのシリコン酸化膜やシリコン酸窒化膜等により、ブ
ロック絶縁膜１４２を形成する。さらにその上に、例え
ばポリシリコン等により、第１ゲート電極を１０〜１０
０ｎｍ程度の厚さで堆積する。さらにシリコン窒化膜等
の絶縁膜を１０〜２００ｎｍ程度の厚さで堆積してマス
ク材１５０を形成する。
されるように、半導体基板１３７上に例えば１〜１５ｎ
ｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等の
トンネル絶縁膜１４０、例えば３〜３０ｎｍ程度の厚さ
のシリコン窒化膜やシリコン酸窒化膜、Ｔａ2Ｏ5、Ｔｉ
Ｏ2、Ａｌ2Ｏ3等の絶縁膜により、データ保持絶縁膜１
４１を順次形成する。さらに例えば１〜１５ｎｍ程度の
厚さのシリコン酸化膜やシリコン酸窒化膜等により、ブ
ロック絶縁膜１４２を形成する。さらにその上に、例え
ばポリシリコン等により、第１ゲート電極を１０〜１０
０ｎｍ程度の厚さで堆積する。さらにシリコン窒化膜等
の絶縁膜を１０〜２００ｎｍ程度の厚さで堆積してマス
ク材１５０を形成する。
【０１５５】次に、図３６（Ａ）及び図３６（Ｂ）に示
される工程において、フォトリソグラフィーによって素
子分離領域のパターンニングを行った後、マスク材１５
０、第１ゲート電極１３８、ブロック絶縁膜１４２、デ
ータ保持絶縁膜１４１、トンネル絶縁膜１４０、及び半
導体基板１３７を異方性エッチングにより加工し、素子
分離溝１５１を形成する。ここで、形成される素子分離
溝の深さは例えば約５０ｎｍ〜３００ｎｍ程度である。
なお、図３６（Ｂ）に示される断面では、素子分離溝は
形成されない。
される工程において、フォトリソグラフィーによって素
子分離領域のパターンニングを行った後、マスク材１５
０、第１ゲート電極１３８、ブロック絶縁膜１４２、デ
ータ保持絶縁膜１４１、トンネル絶縁膜１４０、及び半
導体基板１３７を異方性エッチングにより加工し、素子
分離溝１５１を形成する。ここで、形成される素子分離
溝の深さは例えば約５０ｎｍ〜３００ｎｍ程度である。
なお、図３６（Ｂ）に示される断面では、素子分離溝は
形成されない。
【０１５６】次に、図３７（Ａ）に示されるように第１
ゲート電極１３８の側壁を酸化し、ゲート側壁絶縁膜１
５２が形成される。この工程で酸化される第１ゲート電
極１３８の厚さは約０．５ｎｍから１５ｎｍ程度であ
る。この値は加工によるダメージがデータ保持絶縁膜１
４１に進入しない値が選ばれる。なお、図３７（Ｂ）に
示される断面では、酸化は行なわれない。
ゲート電極１３８の側壁を酸化し、ゲート側壁絶縁膜１
５２が形成される。この工程で酸化される第１ゲート電
極１３８の厚さは約０．５ｎｍから１５ｎｍ程度であ
る。この値は加工によるダメージがデータ保持絶縁膜１
４１に進入しない値が選ばれる。なお、図３７（Ｂ）に
示される断面では、酸化は行なわれない。
【０１５７】このとき半導体基板１３７の素子分離溝１
５１の側壁部分も酸化され、素子分離側壁絶縁膜１５３
が形成されるが、データ保持絶縁膜１４１は酸化されな
いように酸化条件を調整する。第１ゲート電極１３８は
例えばポリシリコンを用い、素子分離溝１５１の側壁は
半導体基板１３７であるので、単結晶シリコンを用いた
場合、両者の酸化レートの違いを利用して、酸化条件が
設定できる。この第１ゲート電極１３８の側壁の酸化量
及び素子分離溝１５１の側壁の酸化量によって、データ
保持絶縁膜１４１の突き出し量が決まる。すなわち、第
１ゲート電極１３８側面にゲート側壁絶縁膜１５２が形
成されたことによる、第１ゲート電極１３８側面の後退
量によって、データ保持絶縁膜１４１の第１ゲート電極
１３８への突き出し量が決定される。また、素子分離溝
１５１側面に素子分離側壁絶縁膜１５３が形成されたこ
とによる、半導体基板１３７側面の後退量によって、デ
ータ保持絶縁膜１４１の半導体基板１３７への突き出し
量が決定される。
５１の側壁部分も酸化され、素子分離側壁絶縁膜１５３
が形成されるが、データ保持絶縁膜１４１は酸化されな
いように酸化条件を調整する。第１ゲート電極１３８は
例えばポリシリコンを用い、素子分離溝１５１の側壁は
半導体基板１３７であるので、単結晶シリコンを用いた
場合、両者の酸化レートの違いを利用して、酸化条件が
設定できる。この第１ゲート電極１３８の側壁の酸化量
及び素子分離溝１５１の側壁の酸化量によって、データ
保持絶縁膜１４１の突き出し量が決まる。すなわち、第
１ゲート電極１３８側面にゲート側壁絶縁膜１５２が形
成されたことによる、第１ゲート電極１３８側面の後退
量によって、データ保持絶縁膜１４１の第１ゲート電極
１３８への突き出し量が決定される。また、素子分離溝
１５１側面に素子分離側壁絶縁膜１５３が形成されたこ
とによる、半導体基板１３７側面の後退量によって、デ
ータ保持絶縁膜１４１の半導体基板１３７への突き出し
量が決定される。
【０１５８】ここで形成される素子分離溝の側壁の酸化
膜は、半導体基板を構成する単結晶シリコンの酸化膜で
あり、比較的硬度が高い性質を持つ。なお、第１ゲート
電極１３８の側壁のみ、または半導体基板１３７の素子
分離溝１５１の側壁部のみ酸化されるような条件として
も良い。こうして、酸化により第１ゲート電極１３８や
半導体基板１３７が後退した結果、データ保持絶縁膜１
４１の両端は、第１ゲート電極１３８、又は半導体基板
１３７のどちらか一方、又は第１ゲート電極１３８と半
導体基板１３７との両者に対して突き出した形状とな
る。
膜は、半導体基板を構成する単結晶シリコンの酸化膜で
あり、比較的硬度が高い性質を持つ。なお、第１ゲート
電極１３８の側壁のみ、または半導体基板１３７の素子
分離溝１５１の側壁部のみ酸化されるような条件として
も良い。こうして、酸化により第１ゲート電極１３８や
半導体基板１３７が後退した結果、データ保持絶縁膜１
４１の両端は、第１ゲート電極１３８、又は半導体基板
１３７のどちらか一方、又は第１ゲート電極１３８と半
導体基板１３７との両者に対して突き出した形状とな
る。
【０１５９】ここで、データ保持絶縁膜１４１に順テー
パが形成されるようにエッチングされる条件を用いるこ
とにより、後の工程の素子分離溝１５１へのシリコン酸
化膜埋め込みをより容易にすることができる。順テーパ
ーの角度としては、半導体基板１３７の上面を標準とし
て６０°から８９°の範囲の角度が良い。
パが形成されるようにエッチングされる条件を用いるこ
とにより、後の工程の素子分離溝１５１へのシリコン酸
化膜埋め込みをより容易にすることができる。順テーパ
ーの角度としては、半導体基板１３７の上面を標準とし
て６０°から８９°の範囲の角度が良い。
【０１６０】次に、図３７（Ａ）に示されるように、ポ
リシリコンからなる第１ゲート電極１３８の酸化によっ
て、第１ゲート電極側壁酸化膜１５２がデータ保持絶縁
膜１４１よりも出る構造にすることが、例えば、後で述
べるＨＤＰ−ＳｉＯ2による素子分離絶縁膜埋め込み時
のデータ保持絶縁膜１４１のダメージを小さくし、より
信頼性の高いデバイス構造を形成するのに望ましい。ま
た、半導体基板１３７の酸化によって、素子分離側壁酸
化膜１５３がデータ保持絶縁膜１４１よりも素子分離溝
１５１に出る構造にすることが、後の工程の素子分離溝
１５１へのシリコン酸化膜埋め込みをより容易にするこ
とができる。
リシリコンからなる第１ゲート電極１３８の酸化によっ
て、第１ゲート電極側壁酸化膜１５２がデータ保持絶縁
膜１４１よりも出る構造にすることが、例えば、後で述
べるＨＤＰ−ＳｉＯ2による素子分離絶縁膜埋め込み時
のデータ保持絶縁膜１４１のダメージを小さくし、より
信頼性の高いデバイス構造を形成するのに望ましい。ま
た、半導体基板１３７の酸化によって、素子分離側壁酸
化膜１５３がデータ保持絶縁膜１４１よりも素子分離溝
１５１に出る構造にすることが、後の工程の素子分離溝
１５１へのシリコン酸化膜埋め込みをより容易にするこ
とができる。
【０１６１】ここで、データ保持絶縁膜１４１の両端
は、半導体基板１３７から０．５ｎｍ以上１５ｎｍ以下
の範囲内で突き出していることが信頼性上望ましく、素
子分離領域１５１内壁に形成した酸化膜の厚さとして
は、１ｎｍ以上１６ｎｍ以下の範囲で形成することが望
ましい。
は、半導体基板１３７から０．５ｎｍ以上１５ｎｍ以下
の範囲内で突き出していることが信頼性上望ましく、素
子分離領域１５１内壁に形成した酸化膜の厚さとして
は、１ｎｍ以上１６ｎｍ以下の範囲で形成することが望
ましい。
【０１６２】第１ゲート電極１３８や半導体基板１３７
を、データ保持絶縁膜１４１に対して後退させる方法は
酸化に限定されず、ウェットエッチング等によるエッチ
バックでも良い。さらに例えば、ＴＥＯＳやＨＴＯ（Hi
gh Temperature Oxide）をデータ保持絶縁膜１４１の突
き出し量よりも厚く堆積することにより、後述するＨＤ
Ｐ（High Density Plasma）−ＳｉＯ2による素子分離
絶縁膜埋め込み時のデータ保持絶縁膜のダメージを小さ
くしても良い。この場合、データ保持絶縁膜をエッチン
グさせないことが必要である。酸化と組み合わせて、ウ
ェットエッチングなどを用いることもできる。さらに、
シリコン酸化膜等の絶縁膜を例えば５〜５０ｎｍ程度の
厚さで堆積した後、異方性エッチングによってエッチバ
ックし、側壁絶縁膜を形成し、これをマスクとして第１
ゲート絶縁膜及び半導体基板をエッチングして素子分離
溝を形成することもできる。
を、データ保持絶縁膜１４１に対して後退させる方法は
酸化に限定されず、ウェットエッチング等によるエッチ
バックでも良い。さらに例えば、ＴＥＯＳやＨＴＯ（Hi
gh Temperature Oxide）をデータ保持絶縁膜１４１の突
き出し量よりも厚く堆積することにより、後述するＨＤ
Ｐ（High Density Plasma）−ＳｉＯ2による素子分離
絶縁膜埋め込み時のデータ保持絶縁膜のダメージを小さ
くしても良い。この場合、データ保持絶縁膜をエッチン
グさせないことが必要である。酸化と組み合わせて、ウ
ェットエッチングなどを用いることもできる。さらに、
シリコン酸化膜等の絶縁膜を例えば５〜５０ｎｍ程度の
厚さで堆積した後、異方性エッチングによってエッチバ
ックし、側壁絶縁膜を形成し、これをマスクとして第１
ゲート絶縁膜及び半導体基板をエッチングして素子分離
溝を形成することもできる。
【０１６３】次に、図３８（Ａ）に示されるように、素
子分離溝１５１を例えば、ＨＤＰ−ＳｉＯ２やＴＥＯＳ
などのシリコン酸化膜等の堆積法で、埋め込んだ後、Ｃ
ＭＰ法によって平坦化して、素子分離領域１１０を形成
する。ここで埋め込むシリコン酸化膜は単結晶シリコン
の酸化膜に比べて、比較的硬度が低い性質を持つ。
子分離溝１５１を例えば、ＨＤＰ−ＳｉＯ２やＴＥＯＳ
などのシリコン酸化膜等の堆積法で、埋め込んだ後、Ｃ
ＭＰ法によって平坦化して、素子分離領域１１０を形成
する。ここで埋め込むシリコン酸化膜は単結晶シリコン
の酸化膜に比べて、比較的硬度が低い性質を持つ。
【０１６４】次に、図３９（Ａ）及び（Ｂ）に示される
ように、ＣＭＰのストッパであるマスク材１５０をウェ
ットエッチングにより除去する。
ように、ＣＭＰのストッパであるマスク材１５０をウェ
ットエッチングにより除去する。
【０１６５】次に、図４０（Ａ）及び（Ｂ）に示される
ように、例えばポリシリコンやＷＳｉ（タングステンシ
リサイド）とポリシリコンとのスタック構造、又は、Ｎ
ｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどのシリコン
の金属化合物とポリシリコンのスタック構造、金属とポ
リシリコンのスタック構造、またはシリコンの金属化合
物やＷ、Ａｌ、Ｃｕなどの金属の単層構造またはポリシ
リコンの単層構造からなる第２ゲート電極１３９を堆積
し、第１ゲート電極１３８と合わせて、メモリセルのゲ
ート電極１３２とする。
ように、例えばポリシリコンやＷＳｉ（タングステンシ
リサイド）とポリシリコンとのスタック構造、又は、Ｎ
ｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどのシリコン
の金属化合物とポリシリコンのスタック構造、金属とポ
リシリコンのスタック構造、またはシリコンの金属化合
物やＷ、Ａｌ、Ｃｕなどの金属の単層構造またはポリシ
リコンの単層構造からなる第２ゲート電極１３９を堆積
し、第１ゲート電極１３８と合わせて、メモリセルのゲ
ート電極１３２とする。
【０１６６】次に、図４１に示されるようにフォトリソ
グラフィーによってゲートのパターンを形成し、異方性
エッチングによってゲート電極をエッチングする。図４
１（Ｂ）においては、ブロック絶縁膜１４２が露出し
て、一部にゲート電極１３２が形成される。なお、図４
１（Ａ）に示される断面では、ゲート電極１３２はエッ
チングされない。この工程において、データ保持絶縁膜
１４１はエッチングしない。ここでは、データ保持絶縁
膜１４１の上のブロック絶縁膜１４２はエッチングして
もしなくてもどちらの場合も可能である。
グラフィーによってゲートのパターンを形成し、異方性
エッチングによってゲート電極をエッチングする。図４
１（Ｂ）においては、ブロック絶縁膜１４２が露出し
て、一部にゲート電極１３２が形成される。なお、図４
１（Ａ）に示される断面では、ゲート電極１３２はエッ
チングされない。この工程において、データ保持絶縁膜
１４１はエッチングしない。ここでは、データ保持絶縁
膜１４１の上のブロック絶縁膜１４２はエッチングして
もしなくてもどちらの場合も可能である。
【０１６７】次に、必要に応じてエッチングダメージ回
復のための熱処理を行った後、図４２（Ｂ）に示される
ように、シリコン酸化膜等の絶縁膜を例えば５〜５０ｎ
ｍ程度の厚さで堆積し、異方性エッチングによってこれ
をエッチバックし、側壁絶縁膜１４３を形成する。この
時に側壁絶縁膜１４３をマスクとしてデータ保持絶縁膜
１４１もエッチングする。その結果、ゲート電極１３２
に対して、側壁絶縁膜１４３の膜厚分だけ、データ保持
絶縁膜１４１が突き出した形状となる。ここで、側壁絶
縁膜１４３の厚さは堆積厚さに相当するので、堆積膜厚
を調整して、側壁絶縁膜１４３の厚さを制御する。又
は、側壁絶縁膜１４３を堆積によってではなく、ゲート
多結晶シリコンを酸化することによって形成しても良
い。この場合、側壁絶縁膜１４３の厚さは酸化量によっ
て調整される。
復のための熱処理を行った後、図４２（Ｂ）に示される
ように、シリコン酸化膜等の絶縁膜を例えば５〜５０ｎ
ｍ程度の厚さで堆積し、異方性エッチングによってこれ
をエッチバックし、側壁絶縁膜１４３を形成する。この
時に側壁絶縁膜１４３をマスクとしてデータ保持絶縁膜
１４１もエッチングする。その結果、ゲート電極１３２
に対して、側壁絶縁膜１４３の膜厚分だけ、データ保持
絶縁膜１４１が突き出した形状となる。ここで、側壁絶
縁膜１４３の厚さは堆積厚さに相当するので、堆積膜厚
を調整して、側壁絶縁膜１４３の厚さを制御する。又
は、側壁絶縁膜１４３を堆積によってではなく、ゲート
多結晶シリコンを酸化することによって形成しても良
い。この場合、側壁絶縁膜１４３の厚さは酸化量によっ
て調整される。
【０１６８】次に、図４３（Ｂ）に示されるように拡散
層の不純物を注入して、ソース、ドレイン不純物領域１
３５，１３６を形成する。さらに、図４３（Ａ）及び
（Ｂ）に示されるように層間絶縁膜１４４を堆積する。
さらに層間絶縁膜１４４中にコンタクトプラグ１３３，
１３４を形成し、メタル配線（図示せず）等を形成する
工程を経て不揮発性メモリセルを完成させる。
層の不純物を注入して、ソース、ドレイン不純物領域１
３５，１３６を形成する。さらに、図４３（Ａ）及び
（Ｂ）に示されるように層間絶縁膜１４４を堆積する。
さらに層間絶縁膜１４４中にコンタクトプラグ１３３，
１３４を形成し、メタル配線（図示せず）等を形成する
工程を経て不揮発性メモリセルを完成させる。
【０１６９】本実施の形態の半導体記憶装置の製造方法
によれば、第１ゲート電極１３８でチャネル幅を規定
し、第２ゲート電極１３９でチャネル長を規定すること
によって、メモリセルを形成するデータ保持絶縁膜１４
１の面積を２つのリソグラフィによって決めることがで
きる。さらに、この２つのリソグラフィには、直線状の
パターンを用いることができる。よって、チャネル幅と
チャネル長以外に、浮遊ゲートと制御ゲートとのリソグ
ラフィ寸法に大きく依存する浮遊ゲート型不揮発性半導
体記憶装置よりも寸法ばらつきのメモリ特性に対する影
響要因を減らすことができ、メモリセルごとの書き込み
電圧や消去電圧をより一層安定させることができ、信頼
性を向上できる。
によれば、第１ゲート電極１３８でチャネル幅を規定
し、第２ゲート電極１３９でチャネル長を規定すること
によって、メモリセルを形成するデータ保持絶縁膜１４
１の面積を２つのリソグラフィによって決めることがで
きる。さらに、この２つのリソグラフィには、直線状の
パターンを用いることができる。よって、チャネル幅と
チャネル長以外に、浮遊ゲートと制御ゲートとのリソグ
ラフィ寸法に大きく依存する浮遊ゲート型不揮発性半導
体記憶装置よりも寸法ばらつきのメモリ特性に対する影
響要因を減らすことができ、メモリセルごとの書き込み
電圧や消去電圧をより一層安定させることができ、信頼
性を向上できる。
【０１７０】また、第１ゲート電極１３８が形成されて
いない部分には、データ保持絶縁膜１４１が形成されて
いない。よって、例えば、第２ゲート電極１３９の下に
データ保持絶縁膜１４１が形成されている場合に生じ
る、第２ゲート電極１３９下のデータ保持絶縁膜１４１
の電極加工中や動作時のデータ保持絶縁膜１４１への電
荷注入が生じない。よって、それらが起因となる隣接す
るメモリセル間のチャネル間の耐圧ばらつきや電流漏れ
の問題が生じない。
いない部分には、データ保持絶縁膜１４１が形成されて
いない。よって、例えば、第２ゲート電極１３９の下に
データ保持絶縁膜１４１が形成されている場合に生じ
る、第２ゲート電極１３９下のデータ保持絶縁膜１４１
の電極加工中や動作時のデータ保持絶縁膜１４１への電
荷注入が生じない。よって、それらが起因となる隣接す
るメモリセル間のチャネル間の耐圧ばらつきや電流漏れ
の問題が生じない。
【０１７１】（第３の実施の形態の変形例）本変形例で
は、第３の実施の形態の半導体装置において、図３２
（Ｃ）に示される断面の構造を図４４に示される構造に
替えて構成している。ここでは、素子分離領域の下部が
データ保持絶縁膜１４１の下側に形成されていない構造
となっている。
は、第３の実施の形態の半導体装置において、図３２
（Ｃ）に示される断面の構造を図４４に示される構造に
替えて構成している。ここでは、素子分離領域の下部が
データ保持絶縁膜１４１の下側に形成されていない構造
となっている。
【０１７２】本変形例の半導体装置の製造方法は、“Ｉ
−Ｊ”線上での断面においてのみ、図３７以降に示され
る工程において第３の実施の形態と異なり、“Ｇ−Ｈ”
線上での断面では、第３の実施の形態の半導体装置の製
造方法と同様であるので図示及び説明は省略する。すな
わち、図３６（Ａ）に示される工程の後で、図４５に示
されるように。素子分離溝１５１形成後のゲート側壁絶
縁膜形成工程において、素子分離溝１５１の側面の酸化
を行わずに、ゲート側壁絶縁膜１５２を形成する。
−Ｊ”線上での断面においてのみ、図３７以降に示され
る工程において第３の実施の形態と異なり、“Ｇ−Ｈ”
線上での断面では、第３の実施の形態の半導体装置の製
造方法と同様であるので図示及び説明は省略する。すな
わち、図３６（Ａ）に示される工程の後で、図４５に示
されるように。素子分離溝１５１形成後のゲート側壁絶
縁膜形成工程において、素子分離溝１５１の側面の酸化
を行わずに、ゲート側壁絶縁膜１５２を形成する。
【０１７３】次に、図４６に示されるように、素子分離
溝１５１を例えば、ＨＤＰ−ＳｉＯ２やＴＥＯＳなどの
シリコン酸化膜等の堆積法で、埋め込んだ後、ＣＭＰ法
によって平坦化して、素子分離領域１１０を形成する。
ここで埋め込むシリコン酸化膜は単結晶シリコンの酸化
膜に比べて、比較的硬度が低い性質を持つ。
溝１５１を例えば、ＨＤＰ−ＳｉＯ２やＴＥＯＳなどの
シリコン酸化膜等の堆積法で、埋め込んだ後、ＣＭＰ法
によって平坦化して、素子分離領域１１０を形成する。
ここで埋め込むシリコン酸化膜は単結晶シリコンの酸化
膜に比べて、比較的硬度が低い性質を持つ。
【０１７４】次に、図４７に示されるように、ＣＭＰの
ストッパであるマスク材１５０をウェットエッチングに
より除去する。
ストッパであるマスク材１５０をウェットエッチングに
より除去する。
【０１７５】次に、図４８に示されるように、例えばポ
リシリコンやＷＳｉ（タングステンシリサイド）とポリ
シリコンとのスタック構造、又は、ＮｉＳｉ、ＭｏＳ
ｉ、ＴｉＳｉ、ＣｏＳｉなどのシリコンの金属化合物と
ポリシリコンのスタック構造、金属とポリシリコンのス
タック構造、またはシリコンの金属化合物やＷ、Ａｌ、
Ｃｕなどの金属の単層構造またはポリシリコンの単層構
造からなる第２ゲート電極１３９を堆積し、第１ゲート
電極１３８と合わせて、メモリセルのゲート電極１３２
とする。
リシリコンやＷＳｉ（タングステンシリサイド）とポリ
シリコンとのスタック構造、又は、ＮｉＳｉ、ＭｏＳ
ｉ、ＴｉＳｉ、ＣｏＳｉなどのシリコンの金属化合物と
ポリシリコンのスタック構造、金属とポリシリコンのス
タック構造、またはシリコンの金属化合物やＷ、Ａｌ、
Ｃｕなどの金属の単層構造またはポリシリコンの単層構
造からなる第２ゲート電極１３９を堆積し、第１ゲート
電極１３８と合わせて、メモリセルのゲート電極１３２
とする。
【０１７６】次に、図４９に示されるように層間絶縁膜
１４４を堆積する。さらに層間絶縁膜１４４中にコンタ
クトプラグ１３４を形成し、メタル配線（図示せず）等
を形成する工程を経て不揮発性メモリセルを完成させ
る。
１４４を堆積する。さらに層間絶縁膜１４４中にコンタ
クトプラグ１３４を形成し、メタル配線（図示せず）等
を形成する工程を経て不揮発性メモリセルを完成させ
る。
【０１７７】このように素子分離側壁絶縁膜を設けない
ことで、データ保持絶縁膜１４１が第１ゲート電極１３
８に対してのみ突き出し、半導体基板１３７に対しては
突き出さない形状とすることができる。本変形例におい
ても第３の実施の形態同様の効果を得ることができる。
ことで、データ保持絶縁膜１４１が第１ゲート電極１３
８に対してのみ突き出し、半導体基板１３７に対しては
突き出さない形状とすることができる。本変形例におい
ても第３の実施の形態同様の効果を得ることができる。
【０１７８】（第４の実施の形態）図５０には、本実施
の形態のプロトタイプである自己整合ＳＴＩを用いたＭ
ＯＮＯＳ型メモリセルが示される。図５０（Ａ）には、
本形態のプロトタイプの上面図が示されていて、素子分
離領域１１０に接して半導体基板１１７中の一部にソー
ス不純物領域１５５が直線状に左右方向に形成されてい
る。このソース不純物領域１５５の一部ではその幅が大
きくなっていて、ソースコンタクト１５７が設けられて
いる。また、このソース不純物領域１５５に対向して素
子分離領域１１０に接して、半導体基板１１７中の一部
にドレイン不純物領域１５６が直線上に左右方向に形成
されている。このドレイン不純物領域１５６の一部では
その幅が大きくなっていて、ドレインコンタクト１５８
が設けられている。
の形態のプロトタイプである自己整合ＳＴＩを用いたＭ
ＯＮＯＳ型メモリセルが示される。図５０（Ａ）には、
本形態のプロトタイプの上面図が示されていて、素子分
離領域１１０に接して半導体基板１１７中の一部にソー
ス不純物領域１５５が直線状に左右方向に形成されてい
る。このソース不純物領域１５５の一部ではその幅が大
きくなっていて、ソースコンタクト１５７が設けられて
いる。また、このソース不純物領域１５５に対向して素
子分離領域１１０に接して、半導体基板１１７中の一部
にドレイン不純物領域１５６が直線上に左右方向に形成
されている。このドレイン不純物領域１５６の一部では
その幅が大きくなっていて、ドレインコンタクト１５８
が設けられている。
【０１７９】ソース不純物領域１５５及びドレイン不純
物領域１５６の長手方向に直交して、ゲート電極１１２
が形成されている。ゲート電極１１２には、その端部に
幅の広い領域が設けられ、そこにはゲートコンタクト１
１４が設けられている。このメモリセルではゲート電極
１１２の真下にソース不純物領域１５５、ドレイン不純
物領域１５６が設けられ、データ読み出し時にはソース
不純物領域１５５からドレイン不純物領域１５６へ図５
０（Ａ）中の矢印で示されるＭからＮ方向へ流れる電流
量によって書き込み状態と消去状態とを判別する。この
ような構造は、ＡＮＤ型ＥＥＰＲＯＭやＤＩＮＯＲ型Ｅ
ＥＰＲＯＭ等で利用される。
物領域１５６の長手方向に直交して、ゲート電極１１２
が形成されている。ゲート電極１１２には、その端部に
幅の広い領域が設けられ、そこにはゲートコンタクト１
１４が設けられている。このメモリセルではゲート電極
１１２の真下にソース不純物領域１５５、ドレイン不純
物領域１５６が設けられ、データ読み出し時にはソース
不純物領域１５５からドレイン不純物領域１５６へ図５
０（Ａ）中の矢印で示されるＭからＮ方向へ流れる電流
量によって書き込み状態と消去状態とを判別する。この
ような構造は、ＡＮＤ型ＥＥＰＲＯＭやＤＩＮＯＲ型Ｅ
ＥＰＲＯＭ等で利用される。
【０１８０】図５０（Ａ）における“Ｋ−Ｌ”線上での
断面図が、図５０（Ｂ）に示される。半導体基板１１７
上にゲート電極１１２が形成されている。ゲート電極１
１２は、トンネル絶縁膜１１８、データ保持絶縁膜（電
荷蓄積領域）１１９、ブロック絶縁膜１２０からなるゲ
ート絶縁膜の上に積層されている。半導体基板１１７、
ゲート電極１１２の表面上には層間絶縁膜１２１が形成
されている。
断面図が、図５０（Ｂ）に示される。半導体基板１１７
上にゲート電極１１２が形成されている。ゲート電極１
１２は、トンネル絶縁膜１１８、データ保持絶縁膜（電
荷蓄積領域）１１９、ブロック絶縁膜１２０からなるゲ
ート絶縁膜の上に積層されている。半導体基板１１７、
ゲート電極１１２の表面上には層間絶縁膜１２１が形成
されている。
【０１８１】また、図５０（Ａ）における“Ｍ−Ｎ”線
上での断面図が、図５０（Ｃ）に示される。半導体基板
１１７中には、素子分離溝１２２が設けられ、その中に
素子分離領域１１０が形成されている。素子分離領域１
１０の間には、トンネル絶縁膜１１８、データ保持絶縁
膜１１９、ブロック絶縁膜１２０からなるゲート絶縁膜
が形成されている。このブロック絶縁膜１２０上には、
ゲート電極１１２が素子分離領域１１０上にまで延在し
て形成されている。トンネル絶縁膜１１８の端部の半導
体基板１１７中には、素子分離溝１２２は設けられてお
らず、素子分離領域１１０に接して、ソース不純物領域
１５５及びドレイン不純物領域１５６が設けられてい
る。
上での断面図が、図５０（Ｃ）に示される。半導体基板
１１７中には、素子分離溝１２２が設けられ、その中に
素子分離領域１１０が形成されている。素子分離領域１
１０の間には、トンネル絶縁膜１１８、データ保持絶縁
膜１１９、ブロック絶縁膜１２０からなるゲート絶縁膜
が形成されている。このブロック絶縁膜１２０上には、
ゲート電極１１２が素子分離領域１１０上にまで延在し
て形成されている。トンネル絶縁膜１１８の端部の半導
体基板１１７中には、素子分離溝１２２は設けられてお
らず、素子分離領域１１０に接して、ソース不純物領域
１５５及びドレイン不純物領域１５６が設けられてい
る。
【０１８２】このような図５０（Ｂ）、図５０（Ｃ）に
示されたメモリセルの製造方法においては、素子分離溝
を形成するためのエッチング加工時や、ゲート電極及び
ゲート絶縁膜のエッチング加工時に、データ保持絶縁膜
端が異方性エッチングのプラズマにさらされるために、
素子分離領域のエッジ及びゲートのエッジにおいてデー
タ保持絶縁膜が加工ダメージを受け、このためデータ保
持絶縁膜のエッジ部における電荷保持力が劣化し、メモ
リセルの信頼性が損なわれる場合がある。
示されたメモリセルの製造方法においては、素子分離溝
を形成するためのエッチング加工時や、ゲート電極及び
ゲート絶縁膜のエッチング加工時に、データ保持絶縁膜
端が異方性エッチングのプラズマにさらされるために、
素子分離領域のエッジ及びゲートのエッジにおいてデー
タ保持絶縁膜が加工ダメージを受け、このためデータ保
持絶縁膜のエッジ部における電荷保持力が劣化し、メモ
リセルの信頼性が損なわれる場合がある。
【０１８３】図５０に示される構造を持つメモリセルの
場合、とりわけ素子分離領域のエッジにおけるデータ保
持絶縁膜の特性劣化が深刻な問題となる場合がある。以
下にそれを説明する。図５０（Ｂ）に示される断面にお
いて、メモリセルトランジスタを、、の領域に分
ける。ここでは、、の領域のデータ保持絶縁膜がダ
メージを受けたエッジ領域１２３となっている。同様に
図５０（Ｃ）に示される断面において、メモリセルトラ
ンジスタを、、の領域に分ける。ここでは、、
のデータ保持絶縁膜がダメージを受けたエッジ領域１
２４となっている。
場合、とりわけ素子分離領域のエッジにおけるデータ保
持絶縁膜の特性劣化が深刻な問題となる場合がある。以
下にそれを説明する。図５０（Ｂ）に示される断面にお
いて、メモリセルトランジスタを、、の領域に分
ける。ここでは、、の領域のデータ保持絶縁膜がダ
メージを受けたエッジ領域１２３となっている。同様に
図５０（Ｃ）に示される断面において、メモリセルトラ
ンジスタを、、の領域に分ける。ここでは、、
のデータ保持絶縁膜がダメージを受けたエッジ領域１
２４となっている。
【０１８４】ここで、データ保持絶縁膜に電子をトラッ
プさせて閾値を高くした状態（書き込み状態）を仮定す
る。図５１（Ａ）には、図５０（Ｂ）の断面に相当する
トランジスタの回路図を示し、図５１（Ｂ）には、図５
０（Ｃ）の断面に相当するトランジスタの回路図を示
し、図５１（Ｃ）には横軸にゲート電圧、縦軸にドレイ
ン電流を表し、データ保持絶縁膜の状態ごとの電流―電
圧特性の変化を示す。図５１（Ａ）に示される回路図で
は、ゲートが共通に接続された３つのトランジスタ、
、がソース、ドレイン間で並列に接続された構成が
示される。このトランジスタ、、は、図５０
（Ｂ）におけるメモリセルトランジスタ、、の領
域にそれぞれが対応している。また、図５１（Ｂ）に示
される回路図では、ゲートが共通に接続された３つのト
ランジスタ、、がソース、ドレイン間で直列に接
続された構成が示される。このトランジスタ、、
は、図５０（Ｃ）におけるメモリセルトランジスタ、
、の領域にそれぞれが対応している。
プさせて閾値を高くした状態（書き込み状態）を仮定す
る。図５１（Ａ）には、図５０（Ｂ）の断面に相当する
トランジスタの回路図を示し、図５１（Ｂ）には、図５
０（Ｃ）の断面に相当するトランジスタの回路図を示
し、図５１（Ｃ）には横軸にゲート電圧、縦軸にドレイ
ン電流を表し、データ保持絶縁膜の状態ごとの電流―電
圧特性の変化を示す。図５１（Ａ）に示される回路図で
は、ゲートが共通に接続された３つのトランジスタ、
、がソース、ドレイン間で並列に接続された構成が
示される。このトランジスタ、、は、図５０
（Ｂ）におけるメモリセルトランジスタ、、の領
域にそれぞれが対応している。また、図５１（Ｂ）に示
される回路図では、ゲートが共通に接続された３つのト
ランジスタ、、がソース、ドレイン間で直列に接
続された構成が示される。このトランジスタ、、
は、図５０（Ｃ）におけるメモリセルトランジスタ、
、の領域にそれぞれが対応している。
【０１８５】データ保持絶縁膜のエッジ部では電荷保持
特性が劣化しているので、電子が容易に脱離する。ＭＯ
ＮＯＳ型メモリセルに代表されるような電荷蓄積領域と
して絶縁膜を用いた構造のメモリセルの場合、領域、
、間又は、、間では、電荷の移動は行われな
いので、電荷が抜けた領域（エッジ部）はチャネル中央
部と比較して閾値が低下する。ここで、図５０（Ｂ）に
おいて示される断面は電流が流れる方向でのチャネルを
表していて、この電流が流れる方向にトランジスタが直
列に接続されていた場合、いずれかのトランジスタの閾
値が低くなっても、全体としての閾値は変化しない。
特性が劣化しているので、電子が容易に脱離する。ＭＯ
ＮＯＳ型メモリセルに代表されるような電荷蓄積領域と
して絶縁膜を用いた構造のメモリセルの場合、領域、
、間又は、、間では、電荷の移動は行われな
いので、電荷が抜けた領域（エッジ部）はチャネル中央
部と比較して閾値が低下する。ここで、図５０（Ｂ）に
おいて示される断面は電流が流れる方向でのチャネルを
表していて、この電流が流れる方向にトランジスタが直
列に接続されていた場合、いずれかのトランジスタの閾
値が低くなっても、全体としての閾値は変化しない。
【０１８６】ここで、領域、、はソース、ドレイ
ン間に直列に配置されているので、領域、の閾値が
低下しても領域の閾値が高ければソース、ドレイン間
に電流は流れず、ゲートエッジ部のしきい値低下はメモ
リセルの閾値低下としては検知されない。一方、領域
、、はソース、ドレイン間に並列に接続されてい
るので領域、の閾値が低下するとソース、ドレイン
間に電流が流れるので、素子分離領域のエッジ部におけ
る閾値低下がメモリセルの閾値低下として検知される。
この様子が図５１（Ｃ）に示されている。すなわち、書
き込み直後は各領域ともにほぼ同じゲート電圧になる
が、時間の推移とともに書き込み状態で、中央部に比
べて、エッジ部、におけるゲート電圧がより多く低
下し、消去状態の電圧に近づいている。つまりメモリセ
ルの電荷保持特性が、ダメージを受けた部分の電荷保持
特性で決定されることになる。
ン間に直列に配置されているので、領域、の閾値が
低下しても領域の閾値が高ければソース、ドレイン間
に電流は流れず、ゲートエッジ部のしきい値低下はメモ
リセルの閾値低下としては検知されない。一方、領域
、、はソース、ドレイン間に並列に接続されてい
るので領域、の閾値が低下するとソース、ドレイン
間に電流が流れるので、素子分離領域のエッジ部におけ
る閾値低下がメモリセルの閾値低下として検知される。
この様子が図５１（Ｃ）に示されている。すなわち、書
き込み直後は各領域ともにほぼ同じゲート電圧になる
が、時間の推移とともに書き込み状態で、中央部に比
べて、エッジ部、におけるゲート電圧がより多く低
下し、消去状態の電圧に近づいている。つまりメモリセ
ルの電荷保持特性が、ダメージを受けた部分の電荷保持
特性で決定されることになる。
【０１８７】上述のように、自己整合ＳＴＩ構造でＭＯ
ＮＯＳ型メモリセルを形成した場合には、素子分離領域
のエッジ又はゲート電極のエッジでの、電荷蓄積領域の
データ保持特性劣化がメモリセルの信頼性に対して影響
を及ぼし、特に素子領域を定義する４辺のうちソース、
ドレイン間電流の流れる方向と平行な２辺のエッジでの
電荷保持特性劣化が問題となりうる。本実施の形態では
以上の問題を解決する方法を提供する。
ＮＯＳ型メモリセルを形成した場合には、素子分離領域
のエッジ又はゲート電極のエッジでの、電荷蓄積領域の
データ保持特性劣化がメモリセルの信頼性に対して影響
を及ぼし、特に素子領域を定義する４辺のうちソース、
ドレイン間電流の流れる方向と平行な２辺のエッジでの
電荷保持特性劣化が問題となりうる。本実施の形態では
以上の問題を解決する方法を提供する。
【０１８８】次に、本実施の形態の自己整合ＳＴＩを用
いたＭＯＮＯＳ型メモリセルが図５２に示される。図５
２（Ａ）には、本形態の半導体装置の上面図が示されて
いて、素子分離領域１６０に接して、一方側の半導体基
板１６１中にソース不純物領域１６２が直線状に左右方
向に形成されている。このソース不純物領域１６２に対
向して、素子分離領域１６０に接して、他方側の半導体
基板１６１中にドレイン不純物領域１６３が形成されて
いる。ソース不純物領域１６２には、その一部で幅が広
く形成されていて、そこにはソースコンタクト１６４が
形成されている。さらにドレイン不純物領域１６３に
は、その一部で幅が広く形成されていて、そこにはドレ
インコンタクト１６５が形成されている。これらソース
不純物領域１６２、ドレイン不純物領域１６５の長手方
向に直交して、ゲート電極１６６が形成されている。
いたＭＯＮＯＳ型メモリセルが図５２に示される。図５
２（Ａ）には、本形態の半導体装置の上面図が示されて
いて、素子分離領域１６０に接して、一方側の半導体基
板１６１中にソース不純物領域１６２が直線状に左右方
向に形成されている。このソース不純物領域１６２に対
向して、素子分離領域１６０に接して、他方側の半導体
基板１６１中にドレイン不純物領域１６３が形成されて
いる。ソース不純物領域１６２には、その一部で幅が広
く形成されていて、そこにはソースコンタクト１６４が
形成されている。さらにドレイン不純物領域１６３に
は、その一部で幅が広く形成されていて、そこにはドレ
インコンタクト１６５が形成されている。これらソース
不純物領域１６２、ドレイン不純物領域１６５の長手方
向に直交して、ゲート電極１６６が形成されている。
【０１８９】また、ゲート電極１６６には、その端部に
幅の広い領域が設けられ、そこにはゲートコンタクト１
６７が設けられている。このメモリセルではゲート電極
１６６の下側の半導体基板１６１の一部がソース不純物
領域１６２、ドレイン不純物領域１６３となり、データ
読み出し時にはソース不純物領域１６２からドレイン不
純物領域１６３へ図５２（Ａ）中の矢印で示されるＱか
らＲ方向へ流れる電流量によって書き込み状態と消去状
態とを判別する。このような構造は、ＡＮＤ型ＥＥＰＲ
ＯＭやＤＩＮＯＲ型ＥＥＰＲＯＭ等で利用される。
幅の広い領域が設けられ、そこにはゲートコンタクト１
６７が設けられている。このメモリセルではゲート電極
１６６の下側の半導体基板１６１の一部がソース不純物
領域１６２、ドレイン不純物領域１６３となり、データ
読み出し時にはソース不純物領域１６２からドレイン不
純物領域１６３へ図５２（Ａ）中の矢印で示されるＱか
らＲ方向へ流れる電流量によって書き込み状態と消去状
態とを判別する。このような構造は、ＡＮＤ型ＥＥＰＲ
ＯＭやＤＩＮＯＲ型ＥＥＰＲＯＭ等で利用される。
【０１９０】図５２（Ａ）における“Ｏ−Ｐ”線上での
断面図が、図５２（Ｂ）に示される。半導体基板１６１
上にゲート電極１６６が形成されている。このゲート電
極１６６は下層の第１ゲート１７０、その上の第２ゲー
ト１７１から構成されている。ゲート電極１６６は、ト
ンネル絶縁膜１７２、データ保持絶縁膜（電荷蓄積領
域）１７３、ブロック絶縁膜１７４からなるゲート絶縁
膜の上に積層されている。ゲート電極１６６の側面には
ゲート側壁絶縁膜１７５が設けられている。半導体基板
１６１、ゲート電極１６６、ゲート側壁絶縁膜１７５の
表面上には層間絶縁膜１７６が形成されている。ここ
で、データ保持絶縁膜１７３はゲート電極１６６よりも
その幅がゲート側壁絶縁膜１７５の厚さ分、大きく形成
されている。
断面図が、図５２（Ｂ）に示される。半導体基板１６１
上にゲート電極１６６が形成されている。このゲート電
極１６６は下層の第１ゲート１７０、その上の第２ゲー
ト１７１から構成されている。ゲート電極１６６は、ト
ンネル絶縁膜１７２、データ保持絶縁膜（電荷蓄積領
域）１７３、ブロック絶縁膜１７４からなるゲート絶縁
膜の上に積層されている。ゲート電極１６６の側面には
ゲート側壁絶縁膜１７５が設けられている。半導体基板
１６１、ゲート電極１６６、ゲート側壁絶縁膜１７５の
表面上には層間絶縁膜１７６が形成されている。ここ
で、データ保持絶縁膜１７３はゲート電極１６６よりも
その幅がゲート側壁絶縁膜１７５の厚さ分、大きく形成
されている。
【０１９１】また、図５２（Ａ）における“Ｑ−Ｒ”線
上での断面図が、図５２（Ｃ）に示される。半導体基板
１６１中には、素子分離溝１７７が設けられ、その中に
素子分離領域１６０が形成されている。素子分離領域１
６０の間には、トンネル絶縁膜１７２、データ保持絶縁
膜１７３、ブロック絶縁膜１７４からなるゲート絶縁膜
及び第１ゲート１７０が形成されている。このブロック
絶縁膜１７４上には、第２ゲート１７１が素子分離領域
１６０上にまで延在して形成されている。ここで、デー
タ保持絶縁膜１７３及びその下に位置するトンネル絶縁
膜１７２は第１ゲート１７０よりもその幅が大きく形成
され、素子分離領域１６０内に突き出している。
上での断面図が、図５２（Ｃ）に示される。半導体基板
１６１中には、素子分離溝１７７が設けられ、その中に
素子分離領域１６０が形成されている。素子分離領域１
６０の間には、トンネル絶縁膜１７２、データ保持絶縁
膜１７３、ブロック絶縁膜１７４からなるゲート絶縁膜
及び第１ゲート１７０が形成されている。このブロック
絶縁膜１７４上には、第２ゲート１７１が素子分離領域
１６０上にまで延在して形成されている。ここで、デー
タ保持絶縁膜１７３及びその下に位置するトンネル絶縁
膜１７２は第１ゲート１７０よりもその幅が大きく形成
され、素子分離領域１６０内に突き出している。
【０１９２】本メモリセルでは、半導体基板１６１中の
上部には図示しない低濃度不純物領域であるウエルが形
成されている。半導体基板１６１上に例えば膜厚が１〜
１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜等か
らトンネル絶縁膜１７２が形成されている。さらに、こ
のトンネル絶縁膜１７２上には、膜厚が例えば３〜３０
ｎｍ程度のシリコン窒化膜、シリコン酸窒化膜、Ｔａ2
Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデータ保持
絶縁膜１７３が形成されている。
上部には図示しない低濃度不純物領域であるウエルが形
成されている。半導体基板１６１上に例えば膜厚が１〜
１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜等か
らトンネル絶縁膜１７２が形成されている。さらに、こ
のトンネル絶縁膜１７２上には、膜厚が例えば３〜３０
ｎｍ程度のシリコン窒化膜、シリコン酸窒化膜、Ｔａ2
Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデータ保持
絶縁膜１７３が形成されている。
【０１９３】さらにこのデータ保持絶縁膜１７３の上に
は、膜厚が例えば１〜１５ｎｍ程度のシリコン酸化膜や
シリコン酸窒化膜等でブロック絶縁膜１７４が形成され
ている。このブロック絶縁膜１７４の上には、例えばポ
リシリコンやＷＳｉ（タングステンシリサイド）とポリ
シリコンとのスタック構造、又は、ＮｉＳｉ，ＭＯＳ
ｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構
造、金属とポリシリコンのスタック構造、又はシリコン
の金属化合物や金属の単層構造からなるゲート電極１６
６が１０ｎｍから５００ｎｍの厚さで形成されている。
ここで、素子分離領域１６０の端に接する半導体基板１
６１中には、ソース不純物領域１６２、ドレイン不純物
領域１６３が形成されている。このソース不純物領域１
６２、ドレイン不純物領域１６３は、第１ゲート１７０
から突き出したデータ保持絶縁膜１７３の下に形成され
ているが、第１ゲート電極１７０の下方には形成されて
いない。
は、膜厚が例えば１〜１５ｎｍ程度のシリコン酸化膜や
シリコン酸窒化膜等でブロック絶縁膜１７４が形成され
ている。このブロック絶縁膜１７４の上には、例えばポ
リシリコンやＷＳｉ（タングステンシリサイド）とポリ
シリコンとのスタック構造、又は、ＮｉＳｉ，ＭＯＳ
ｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構
造、金属とポリシリコンのスタック構造、又はシリコン
の金属化合物や金属の単層構造からなるゲート電極１６
６が１０ｎｍから５００ｎｍの厚さで形成されている。
ここで、素子分離領域１６０の端に接する半導体基板１
６１中には、ソース不純物領域１６２、ドレイン不純物
領域１６３が形成されている。このソース不純物領域１
６２、ドレイン不純物領域１６３は、第１ゲート１７０
から突き出したデータ保持絶縁膜１７３の下に形成され
ているが、第１ゲート電極１７０の下方には形成されて
いない。
【０１９４】次に、本実施の形態の半導体装置の動作を
説明する。図５２に示されたトランジスタがメモリセル
を構成する。消去動作は例えばゲート電極を０Ｖとした
状態で半導体基板に高電圧（例えば１０〜２５Ｖ）を印
加して、半導体基板から電荷蓄積領域にホールを注入す
ることで行われる。またはソース電位に対してドレイン
電位を負にバイアスしてチャネルで加速されたホットホ
ールを発生させ、さらにゲート電極をソース電位に対し
て負にバイアスすることでホットホールを電荷蓄積領域
に注入することで行われる。またはウエル電位に対して
ソース電位及びドレイン電位を正にバイアスして不純物
領域とウエル間のジャンクションでホットホールを発生
させ、さらにゲート電極をウエル電位に対して負にバイ
アスすることでホットホールを電荷蓄積領域に注入する
ことで行われる。
説明する。図５２に示されたトランジスタがメモリセル
を構成する。消去動作は例えばゲート電極を０Ｖとした
状態で半導体基板に高電圧（例えば１０〜２５Ｖ）を印
加して、半導体基板から電荷蓄積領域にホールを注入す
ることで行われる。またはソース電位に対してドレイン
電位を負にバイアスしてチャネルで加速されたホットホ
ールを発生させ、さらにゲート電極をソース電位に対し
て負にバイアスすることでホットホールを電荷蓄積領域
に注入することで行われる。またはウエル電位に対して
ソース電位及びドレイン電位を正にバイアスして不純物
領域とウエル間のジャンクションでホットホールを発生
させ、さらにゲート電極をウエル電位に対して負にバイ
アスすることでホットホールを電荷蓄積領域に注入する
ことで行われる。
【０１９５】書き込み動作は例えば半導体基板を０Ｖと
して状態でゲート電極に高電圧（例えば１０〜２５Ｖ）
を印加して、半導体基板から電荷蓄積領域に電子を注入
することで行われる。またはソース電位に対してドレイ
ン電位を正にバイアスしてチャネルで加速されたホット
エレクトロンを発生させ、さらにゲート電極をソース電
位に対して正にバイアスすることでホットエレクトロン
を電荷蓄積領域に注入することで行われる。
して状態でゲート電極に高電圧（例えば１０〜２５Ｖ）
を印加して、半導体基板から電荷蓄積領域に電子を注入
することで行われる。またはソース電位に対してドレイ
ン電位を正にバイアスしてチャネルで加速されたホット
エレクトロンを発生させ、さらにゲート電極をソース電
位に対して正にバイアスすることでホットエレクトロン
を電荷蓄積領域に注入することで行われる。
【０１９６】読み出し動作では、ドレインコンタクトに
接続されたビット線をプリチャージした後にフローティ
ングにし、ゲート電極の電圧を読み出し電圧Ｖｒｅｆ、
ソース線を０Ｖとして、メモリセルに電流が流れるか否
かをビット線で検出することにより行われる。すなわ
ち、メモリセルの閾値ＶｔｈがＶｒｅｆよりも大きい、
書き込み状態ならばメモリセルはオフになるのでビット
線はプリチャージ電位を保つ。これに対して選択メモリ
セルの閾値ＶｔｈがＶｒｅｆよりも小さい消去状態なら
ばメモリセルはオンするのでビット線の電位はプリチャ
ージ電位からΔＶだけ低下する。この電位変化をセンス
アンプで検知することによってメモリセルのデータが読
み出される。
接続されたビット線をプリチャージした後にフローティ
ングにし、ゲート電極の電圧を読み出し電圧Ｖｒｅｆ、
ソース線を０Ｖとして、メモリセルに電流が流れるか否
かをビット線で検出することにより行われる。すなわ
ち、メモリセルの閾値ＶｔｈがＶｒｅｆよりも大きい、
書き込み状態ならばメモリセルはオフになるのでビット
線はプリチャージ電位を保つ。これに対して選択メモリ
セルの閾値ＶｔｈがＶｒｅｆよりも小さい消去状態なら
ばメモリセルはオンするのでビット線の電位はプリチャ
ージ電位からΔＶだけ低下する。この電位変化をセンス
アンプで検知することによってメモリセルのデータが読
み出される。
【０１９７】ここで、図５２（Ｂ）に示されるように、
データ保持絶縁膜１７３は第１ゲート電極１７０に対し
て突き出した形状となっている。ここで、突き出す程度
はデータ保持絶縁膜１７３が０．５ｎｍから１０ｎｍ程
度、素子分離領域１６０中に入っている。ここで、突き
出す程度が小さいと、効果が得られず、突き出す程度が
大きすぎると製造工程において、困難が生じ、微細化に
は不適切である。
データ保持絶縁膜１７３は第１ゲート電極１７０に対し
て突き出した形状となっている。ここで、突き出す程度
はデータ保持絶縁膜１７３が０．５ｎｍから１０ｎｍ程
度、素子分離領域１６０中に入っている。ここで、突き
出す程度が小さいと、効果が得られず、突き出す程度が
大きすぎると製造工程において、困難が生じ、微細化に
は不適切である。
【０１９８】また、図５２（Ｃ）に示されるように、素
子分離溝１６０はゲート絶縁膜中のトンネル絶縁膜１７
２及びデータ保持絶縁膜１７３に対して自己整合的に形
成されている。このトンネル絶縁膜１７２及びデータ保
持絶縁膜１７３は、ブロック絶縁膜１７４及び第１ゲー
ト電極１７０より、左右方向に突き出している。このよ
うに、電荷蓄積絶縁膜はゲート電極に対して突き出して
おり、両端が素子分離絶縁膜中に入り込んだ形状となっ
ている。ここでは、“Ｑ−Ｒ”線に平行な方向の制御ゲ
ートの２辺と、“Ｏ−Ｐ”線に平行な方向の拡散層の２
辺で囲まれた制御ゲート下の矩形状の半導体基板領域が
島状領域となる。
子分離溝１６０はゲート絶縁膜中のトンネル絶縁膜１７
２及びデータ保持絶縁膜１７３に対して自己整合的に形
成されている。このトンネル絶縁膜１７２及びデータ保
持絶縁膜１７３は、ブロック絶縁膜１７４及び第１ゲー
ト電極１７０より、左右方向に突き出している。このよ
うに、電荷蓄積絶縁膜はゲート電極に対して突き出して
おり、両端が素子分離絶縁膜中に入り込んだ形状となっ
ている。ここでは、“Ｑ−Ｒ”線に平行な方向の制御ゲ
ートの２辺と、“Ｏ−Ｐ”線に平行な方向の拡散層の２
辺で囲まれた制御ゲート下の矩形状の半導体基板領域が
島状領域となる。
【０１９９】第１ゲート電極１７０の下方端の両側の半
導体基板１６１上にはソース、ドレイン不純物領域１６
２、１６３が形成され、データの読み出し時にはゲート
の長手方向(“Ｑ−Ｒ”線方向)に流れる電流量によって
記憶されたデータを判別する。このように、本実施の形
態の半導体装置においてはデータ保持絶縁膜が、ゲート
電極または半導体基板またはその両方に対して突き出し
ているために、データ保持絶縁膜の突き出し部がメモリ
セルトランジスタの電荷蓄積領域としてもゲート絶縁膜
としても使用されない。
導体基板１６１上にはソース、ドレイン不純物領域１６
２、１６３が形成され、データの読み出し時にはゲート
の長手方向(“Ｑ−Ｒ”線方向)に流れる電流量によって
記憶されたデータを判別する。このように、本実施の形
態の半導体装置においてはデータ保持絶縁膜が、ゲート
電極または半導体基板またはその両方に対して突き出し
ているために、データ保持絶縁膜の突き出し部がメモリ
セルトランジスタの電荷蓄積領域としてもゲート絶縁膜
としても使用されない。
【０２００】データ保持絶縁膜のエッジ部は中央部と比
較して、加工ダメージによって電荷保持力が劣るが、こ
の領域の電荷保持特性がメモリセルの電荷保持特性に影
響しないために、信頼性の高い不揮発性半導体記憶装置
が実現できる。
較して、加工ダメージによって電荷保持力が劣るが、こ
の領域の電荷保持特性がメモリセルの電荷保持特性に影
響しないために、信頼性の高い不揮発性半導体記憶装置
が実現できる。
【０２０１】ここで、図５２（Ｂ）に示される断面で、
メモリセルを領域、、としてエッジ部と中央部と
に分割する。さらに、図５２（Ｃ）に示される断面で、
メモリセルを領域、、としてエッジ部と中央部に
分割する。ここでは、エッジ部、、、の電荷蓄
積絶縁膜の特性が中央部、と同一であるために、エ
ッジ部に起因した信頼性劣化がない。このように突き出
し部の突き出しの長さは、加工ダメージの進入深さより
も大きい値とすることで、エッジ部、、、の特
性が中央部、の特性と等しくなる。
メモリセルを領域、、としてエッジ部と中央部と
に分割する。さらに、図５２（Ｃ）に示される断面で、
メモリセルを領域、、としてエッジ部と中央部に
分割する。ここでは、エッジ部、、、の電荷蓄
積絶縁膜の特性が中央部、と同一であるために、エ
ッジ部に起因した信頼性劣化がない。このように突き出
し部の突き出しの長さは、加工ダメージの進入深さより
も大きい値とすることで、エッジ部、、、の特
性が中央部、の特性と等しくなる。
【０２０２】ここで、特にソース、ドレイン間電流の流
れる方向（図５２（Ａ）の“Ｑ−Ｒ”'方向）と平行な
２辺（ゲートエッジを定義する２辺）で、データ保持絶
縁膜が突き出している形状になっていることの効果が大
きい。これは図５２（Ｂ）の領域、はソース、ドレ
イン間において中央部と並列に配置されているため、
この部分の電荷抜けによる閾値低下がメモリセル全体の
閾値低下として検知されるため、特に、の部分の電
荷抜けを防ぐ必要があるためである。
れる方向（図５２（Ａ）の“Ｑ−Ｒ”'方向）と平行な
２辺（ゲートエッジを定義する２辺）で、データ保持絶
縁膜が突き出している形状になっていることの効果が大
きい。これは図５２（Ｂ）の領域、はソース、ドレ
イン間において中央部と並列に配置されているため、
この部分の電荷抜けによる閾値低下がメモリセル全体の
閾値低下として検知されるため、特に、の部分の電
荷抜けを防ぐ必要があるためである。
【０２０３】図５２（Ｂ）に示す断面での各領域をトラ
ンジスタを用いた回路図で表すと図５３（Ａ）の通りと
なるが、各領域、、の特性が等しいため、図５３
（Ｂ）に示されるように１つのトランジスタで表現され
る。さらに図５２（Ｃ）に示す断面での各領域をトラン
ジスタを用いた回路図で表すと図５３（Ｃ）の通りとな
るが、各領域、、の特性が等しいため、図５３
（Ｄ）に示されるように１つのトランジスタで表現され
る。
ンジスタを用いた回路図で表すと図５３（Ａ）の通りと
なるが、各領域、、の特性が等しいため、図５３
（Ｂ）に示されるように１つのトランジスタで表現され
る。さらに図５２（Ｃ）に示す断面での各領域をトラン
ジスタを用いた回路図で表すと図５３（Ｃ）の通りとな
るが、各領域、、の特性が等しいため、図５３
（Ｄ）に示されるように１つのトランジスタで表現され
る。
【０２０４】本実施の形態では、データ保持絶縁膜の両
端が、ゲート電極及び半導体基板の両方に対して突き出
しているが、ゲート電極又は半導体基板のいずれかに対
して突き出していてもよい。すなわち、図５２の“Ｏ−
Ｐ”断面又は“Ｑ−Ｒ”断面のいずれか一方のみを採用
し、他方を本実施の形態のプロトタイプの通りとしても
よい。また、本実施の形態ではメモリセルトランジスタ
の素子領域を定義する４辺全てにおいてデータ保持絶縁
膜が突き出しているが、４辺のうち少なくとも１辺、好
ましくは、ソース、ドレイン間電流の流れる方向と平行
な２辺で、データ保持絶縁膜が突き出している形状であ
ればよい。
端が、ゲート電極及び半導体基板の両方に対して突き出
しているが、ゲート電極又は半導体基板のいずれかに対
して突き出していてもよい。すなわち、図５２の“Ｏ−
Ｐ”断面又は“Ｑ−Ｒ”断面のいずれか一方のみを採用
し、他方を本実施の形態のプロトタイプの通りとしても
よい。また、本実施の形態ではメモリセルトランジスタ
の素子領域を定義する４辺全てにおいてデータ保持絶縁
膜が突き出しているが、４辺のうち少なくとも１辺、好
ましくは、ソース、ドレイン間電流の流れる方向と平行
な２辺で、データ保持絶縁膜が突き出している形状であ
ればよい。
【０２０５】本実施の形態の半導体装置においては、第
３の実施の形態の半導体装置の効果と同様の効果を得る
ことができる。すなわち、データ保持絶縁膜が、ゲート
電極又は半導体基板又はその両方に対して突き出してい
るために、データ保持絶縁膜のエッジ部がメモリセルト
ランジスタの電荷蓄積領域としてもゲート絶縁膜として
も使用されない。データ保持絶縁膜のエッジ部は中央部
と比較して、加工ダメージによって電荷保持力が劣る
が、この領域の電荷保持特性がメモリセルの電荷保持特
性に影響しないために、信頼性の高い不揮発性メモリが
実現できる。
３の実施の形態の半導体装置の効果と同様の効果を得る
ことができる。すなわち、データ保持絶縁膜が、ゲート
電極又は半導体基板又はその両方に対して突き出してい
るために、データ保持絶縁膜のエッジ部がメモリセルト
ランジスタの電荷蓄積領域としてもゲート絶縁膜として
も使用されない。データ保持絶縁膜のエッジ部は中央部
と比較して、加工ダメージによって電荷保持力が劣る
が、この領域の電荷保持特性がメモリセルの電荷保持特
性に影響しないために、信頼性の高い不揮発性メモリが
実現できる。
【０２０６】次に図５４乃至図６２を用いて、本実施の
形態の半導体装置の製造方法の一例を説明する。
形態の半導体装置の製造方法の一例を説明する。
【０２０７】図５４乃至図６２においては、それぞれ各
図の（Ａ）図が図５２（Ａ）における“Ｑ−Ｒ線上での
断面、（Ｂ）図が図５２（Ａ）における“Ｏ−Ｐ”線上
での断面に相当している。
図の（Ａ）図が図５２（Ａ）における“Ｑ−Ｒ線上での
断面、（Ｂ）図が図５２（Ａ）における“Ｏ−Ｐ”線上
での断面に相当している。
【０２０８】まず、半導体基板１６１上に犠牲酸化膜
（図示せず）を形成した後、チャネル不純物やウエル不
純物の注入を行い、犠牲酸化膜を剥離する。
（図示せず）を形成した後、チャネル不純物やウエル不
純物の注入を行い、犠牲酸化膜を剥離する。
【０２０９】次に、図５４（Ａ）及び図５４（Ｂ）に示
されるように、半導体基板１６１上に例えば１〜１５ｎ
ｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等の
トンネル絶縁膜１７２、例えば３〜３０ｎｍ程度の厚さ
のシリコン窒化膜やシリコン酸窒化膜、Ｔａ2Ｏ5、Ｔｉ
Ｏ2、Ａｌ2Ｏ3等の絶縁膜により、データ保持絶縁膜１
７３を順次形成する。さらに例えば１〜１５ｎｍ程度の
厚さのシリコン酸化膜やシリコン酸窒化膜等により、ブ
ロック絶縁膜１７４を形成する。さらにその上に、例え
ばポリシリコン等により、第１ゲート電極１７０を１０
〜１００ｎｍ程度の厚さで堆積する。さらにシリコン窒
化膜等の絶縁膜を１０〜２００ｎｍ程度の厚さで堆積し
てマスク材１８０を形成する。
されるように、半導体基板１６１上に例えば１〜１５ｎ
ｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等の
トンネル絶縁膜１７２、例えば３〜３０ｎｍ程度の厚さ
のシリコン窒化膜やシリコン酸窒化膜、Ｔａ2Ｏ5、Ｔｉ
Ｏ2、Ａｌ2Ｏ3等の絶縁膜により、データ保持絶縁膜１
７３を順次形成する。さらに例えば１〜１５ｎｍ程度の
厚さのシリコン酸化膜やシリコン酸窒化膜等により、ブ
ロック絶縁膜１７４を形成する。さらにその上に、例え
ばポリシリコン等により、第１ゲート電極１７０を１０
〜１００ｎｍ程度の厚さで堆積する。さらにシリコン窒
化膜等の絶縁膜を１０〜２００ｎｍ程度の厚さで堆積し
てマスク材１８０を形成する。
【０２１０】次に、図５５（Ａ）に示される工程におい
て、フォトリソグラフィーによって素子分離領域のパタ
ーンニングを行った後、マスク材１８０、第１ゲート電
極１７０を異方性エッチングにより加工する。なお、図
５５（Ｂ）に示される断面では、エッチングは行なわれ
ない。
て、フォトリソグラフィーによって素子分離領域のパタ
ーンニングを行った後、マスク材１８０、第１ゲート電
極１７０を異方性エッチングにより加工する。なお、図
５５（Ｂ）に示される断面では、エッチングは行なわれ
ない。
【０２１１】次に、図５６（Ａ）に示されるように、マ
スク材１８０をマスクに半導体基板１６１中に拡散層不
純物を注入して、ソース、ドレイン不純物領域１６２，
１６３を形成する。
スク材１８０をマスクに半導体基板１６１中に拡散層不
純物を注入して、ソース、ドレイン不純物領域１６２，
１６３を形成する。
【０２１２】次に、図５７（Ａ）に示されるようにシリ
コン酸化膜等の絶縁膜を例えば５〜５０ｎｍ程度の厚さ
で堆積した後、異方性エッチングによってエッチバック
し、ゲート側壁絶縁膜１８１を形成し、これをマスクと
してブロック絶縁膜１７４、データ保持絶縁膜１７３、
トンネル絶縁膜１７２、及び半導体基板１６１を異方性
エッチングにより加工し、素子分離溝１７７を形成す
る。ここで、形成される素子分離溝１７７の深さは例え
ば約５０ｎｍ〜３００ｎｍ程度である。なお、図５７
（Ｂ）に示される断面では、素子分離溝は形成されな
い。このようにゲート側壁絶縁膜１８１を形成すること
で、チャネル端にソース、ドレイン不純物領域１６２，
１６３を残すことができる。この残されたソース、ドレ
イン不純物領域１６２，１６３の幅は、残されたゲート
側壁絶縁膜１８１の幅に対応して制御できる。その結
果、第１ゲート電極１７０に対して、ゲート側壁絶縁膜
１８１の膜厚だけ、データ保持絶縁膜１７５が突き出し
た形状となる。
コン酸化膜等の絶縁膜を例えば５〜５０ｎｍ程度の厚さ
で堆積した後、異方性エッチングによってエッチバック
し、ゲート側壁絶縁膜１８１を形成し、これをマスクと
してブロック絶縁膜１７４、データ保持絶縁膜１７３、
トンネル絶縁膜１７２、及び半導体基板１６１を異方性
エッチングにより加工し、素子分離溝１７７を形成す
る。ここで、形成される素子分離溝１７７の深さは例え
ば約５０ｎｍ〜３００ｎｍ程度である。なお、図５７
（Ｂ）に示される断面では、素子分離溝は形成されな
い。このようにゲート側壁絶縁膜１８１を形成すること
で、チャネル端にソース、ドレイン不純物領域１６２，
１６３を残すことができる。この残されたソース、ドレ
イン不純物領域１６２，１６３の幅は、残されたゲート
側壁絶縁膜１８１の幅に対応して制御できる。その結
果、第１ゲート電極１７０に対して、ゲート側壁絶縁膜
１８１の膜厚だけ、データ保持絶縁膜１７５が突き出し
た形状となる。
【０２１３】次に、必要に応じてエッチングダメージ回
復のための熱処理を行った後、図５８（Ａ）に示される
ように、素子分離溝１７７をシリコン酸化膜等の絶縁膜
で埋め込み、ＣＭＰ法によって平坦化した後、ＣＭＰ法
のストッパであるマスク材１８０をウェットエッチング
により除去する。また、図５８（Ｂ）に示される断面に
おいては、マスク材１８０を除去して、第１ゲート電極
１７０の上表面を露出させる。
復のための熱処理を行った後、図５８（Ａ）に示される
ように、素子分離溝１７７をシリコン酸化膜等の絶縁膜
で埋め込み、ＣＭＰ法によって平坦化した後、ＣＭＰ法
のストッパであるマスク材１８０をウェットエッチング
により除去する。また、図５８（Ｂ）に示される断面に
おいては、マスク材１８０を除去して、第１ゲート電極
１７０の上表面を露出させる。
【０２１４】次に、図５９に示されるように、例えばポ
リシリコンやＷＳｉとポリシリコンとのスタック構造、
または、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポ
リシリコンのスタック構造、金属とポリシリコンのスタ
ック構造、またはシリコンの金属化合物や金属の単層構
造からなる第２ゲート電極１７１を堆積し、第1ゲート
電極１７０と合わせて、メモリセルのゲート電極１６６
とする。
リシリコンやＷＳｉとポリシリコンとのスタック構造、
または、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポ
リシリコンのスタック構造、金属とポリシリコンのスタ
ック構造、またはシリコンの金属化合物や金属の単層構
造からなる第２ゲート電極１７１を堆積し、第1ゲート
電極１７０と合わせて、メモリセルのゲート電極１６６
とする。
【０２１５】次に、図６０（Ｂ）に示されるようにフォ
トリソグラフィーによってゲートのパターンを形成し、
異方性エッチングによってゲート電極１６６をエッチン
グする。この際、通常の場合、ブロック絶縁膜１７４は
わずかにエッチングされるが、データ保持絶縁膜１７３
はエッチングしないようにする。
トリソグラフィーによってゲートのパターンを形成し、
異方性エッチングによってゲート電極１６６をエッチン
グする。この際、通常の場合、ブロック絶縁膜１７４は
わずかにエッチングされるが、データ保持絶縁膜１７３
はエッチングしないようにする。
【０２１６】必要に応じてエッチングダメージ回復のた
めの熱処理を行ってもよい。また、この工程の後に、例
えば、２ｎｍから２０ｎｍの範囲で、第１ゲート電極を
酸化することによって、ダメージ回復を行っても良い。
なお、図６１（Ａ）に示される断面においては、ゲート
電極１６６はエッチングされない。
めの熱処理を行ってもよい。また、この工程の後に、例
えば、２ｎｍから２０ｎｍの範囲で、第１ゲート電極を
酸化することによって、ダメージ回復を行っても良い。
なお、図６１（Ａ）に示される断面においては、ゲート
電極１６６はエッチングされない。
【０２１７】次に、図６１（Ｂ）に示されるように、例
えば、ＴＥＯＳやＨＴＯからなるシリコン酸化膜又はシ
リコン窒化膜からなる絶縁膜を例えば５〜５０ｎｍ程度
の厚さで堆積し、異方性エッチングによってこれをエッ
チバックし、ゲート側壁絶縁膜１７５を形成する。この
ときにゲート側壁絶縁膜１７５をマスクとしてデータ保
持絶縁膜１７３及びトンネル絶縁膜１７２もエッチング
する。その結果、ゲート電極１６６に対して、ゲート側
壁絶縁膜１７５の膜厚だけ、データ保持絶縁膜１７３が
突き出した形状となる。なお、図６１（Ａ）に示される
断面では、ゲート側壁絶縁膜１７５は形成されない。
えば、ＴＥＯＳやＨＴＯからなるシリコン酸化膜又はシ
リコン窒化膜からなる絶縁膜を例えば５〜５０ｎｍ程度
の厚さで堆積し、異方性エッチングによってこれをエッ
チバックし、ゲート側壁絶縁膜１７５を形成する。この
ときにゲート側壁絶縁膜１７５をマスクとしてデータ保
持絶縁膜１７３及びトンネル絶縁膜１７２もエッチング
する。その結果、ゲート電極１６６に対して、ゲート側
壁絶縁膜１７５の膜厚だけ、データ保持絶縁膜１７３が
突き出した形状となる。なお、図６１（Ａ）に示される
断面では、ゲート側壁絶縁膜１７５は形成されない。
【０２１８】ここで、側壁絶縁膜１７５を堆積によって
ではなく、ゲート多結晶シリコンを酸化することによっ
て形成しても良い。この場合、側壁絶縁膜１７５の厚さ
は酸化量によって調整される。
ではなく、ゲート多結晶シリコンを酸化することによっ
て形成しても良い。この場合、側壁絶縁膜１７５の厚さ
は酸化量によって調整される。
【０２１９】次に、図６２に示されるように、層間絶縁
膜１７６を表面上に堆積し、層間絶縁膜１７６中にコン
タクトプラグ１６７を形成し、メタル配線（図示せず）
等を形成する工程を経て不揮発性メモリセルを完成させ
る。
膜１７６を表面上に堆積し、層間絶縁膜１７６中にコン
タクトプラグ１６７を形成し、メタル配線（図示せず）
等を形成する工程を経て不揮発性メモリセルを完成させ
る。
【０２２０】このように、本実施の形態の半導体装置の
製造方法によれば、ゲート電極に対してデータ保持絶縁
膜が突き出した形状となっているので、ブロック絶縁
膜、データ保持絶縁膜、及びトンネル絶縁膜をエッチン
グする工程における加工ダメージを受けたデータ保持絶
縁膜端をデータ保持絶縁膜およびトランジスタのゲート
絶縁膜として使用しなくて済むため、メモリセルの信頼
性が向上する。とりわけ、図５２（Ａ）におけるソー
ス、ドレイン間電流の流れる方向（“Ｑ−Ｒ”線方向）
と平行な２辺（ゲートエッジを定義する２辺）におい
て、データ保持絶縁膜が突き出している形状になってい
ることの効果が大きい。
製造方法によれば、ゲート電極に対してデータ保持絶縁
膜が突き出した形状となっているので、ブロック絶縁
膜、データ保持絶縁膜、及びトンネル絶縁膜をエッチン
グする工程における加工ダメージを受けたデータ保持絶
縁膜端をデータ保持絶縁膜およびトランジスタのゲート
絶縁膜として使用しなくて済むため、メモリセルの信頼
性が向上する。とりわけ、図５２（Ａ）におけるソー
ス、ドレイン間電流の流れる方向（“Ｑ−Ｒ”線方向）
と平行な２辺（ゲートエッジを定義する２辺）におい
て、データ保持絶縁膜が突き出している形状になってい
ることの効果が大きい。
【０２２１】本実施の形態の製造方法によれば、第３の
実施の形態と同様の効果を得ることができる。すなわ
ち、第１ゲート電極でチャネル幅を規定し、第２ゲート
電極でチャネル長を規定することによって、メモリセル
を形成するデータ保持絶縁膜の面積を２つのリソグラフ
ィによって決めることができる。さらにこの２つのリソ
グラフィでは、直線状のパターンを用いることができ
る。よって、浮遊ゲートと制御ゲートとのリソグラフィ
寸法に大きく依存する浮遊ゲート型不揮発性半導体装置
よりも寸法ばらつきのメモリ特性に対する影響要因をチ
ャネル幅とチャネル長以外で減らすことができる。よっ
て、メモリセルごとの書き込み電圧や消去電圧を安定さ
せることができ、信頼性を向上できる。
実施の形態と同様の効果を得ることができる。すなわ
ち、第１ゲート電極でチャネル幅を規定し、第２ゲート
電極でチャネル長を規定することによって、メモリセル
を形成するデータ保持絶縁膜の面積を２つのリソグラフ
ィによって決めることができる。さらにこの２つのリソ
グラフィでは、直線状のパターンを用いることができ
る。よって、浮遊ゲートと制御ゲートとのリソグラフィ
寸法に大きく依存する浮遊ゲート型不揮発性半導体装置
よりも寸法ばらつきのメモリ特性に対する影響要因をチ
ャネル幅とチャネル長以外で減らすことができる。よっ
て、メモリセルごとの書き込み電圧や消去電圧を安定さ
せることができ、信頼性を向上できる。
【０２２２】また、第１ゲート電極が形成されていない
部分には、データ保持絶縁膜が形成されていない。よっ
て、例えば、第２ゲート電極の下にデータ保持絶縁膜が
形成されている場合に生じる第２ゲート電極の下のデー
タ保持絶縁膜の電極加工中や動作時のデータ保持絶縁膜
への電荷注入が生じない。よってこれらの電荷注入が起
因となる隣接するメモリセル間の耐圧ばらつきや電流漏
れの問題が生じない。
部分には、データ保持絶縁膜が形成されていない。よっ
て、例えば、第２ゲート電極の下にデータ保持絶縁膜が
形成されている場合に生じる第２ゲート電極の下のデー
タ保持絶縁膜の電極加工中や動作時のデータ保持絶縁膜
への電荷注入が生じない。よってこれらの電荷注入が起
因となる隣接するメモリセル間の耐圧ばらつきや電流漏
れの問題が生じない。
【０２２３】（第４の実施の形態の変形例）本変形例で
は、図６３に示されるようにバーチャルグラウンドアレ
イセル構造を実現する。図６３は、図５２（Ｃ）に示さ
れる断面に対応した構造を拡大して示している。ここで
は、第４の実施の形態と異なり、素子分離領域１６０を
設けておらず、代わりに高濃度不純物領域１８５が半導
体基板１６１中に設けられている。
は、図６３に示されるようにバーチャルグラウンドアレ
イセル構造を実現する。図６３は、図５２（Ｃ）に示さ
れる断面に対応した構造を拡大して示している。ここで
は、第４の実施の形態と異なり、素子分離領域１６０を
設けておらず、代わりに高濃度不純物領域１８５が半導
体基板１６１中に設けられている。
【０２２４】この半導体装置の製造方法は、第４の実施
の形態の半導体装置の製造方法において、図５７に示さ
れた半導体基板１６１をエッチングする工程に代えて、
半導体基板１６１表面からマスク材１８０の高さまで絶
縁膜を埋め込む。
の形態の半導体装置の製造方法において、図５７に示さ
れた半導体基板１６１をエッチングする工程に代えて、
半導体基板１６１表面からマスク材１８０の高さまで絶
縁膜を埋め込む。
【０２２５】さらに、図６１に示される工程に代えて、
図６３に示されるように、隣接するゲート電極間の素子
分離を良好とするために例えば、ボロンやインジウムか
らなるＰ型不純物を１０11ｃｍ-2から１０14ｃｍ-2の範
囲で注入して高濃度不純物領域１８５を形成する。この
際、ソース及びドレイン不純物領域部分は、側壁絶縁膜
が上部にもあらかじめ形成されているので、Ｐ型不純物
のイオンが側壁絶縁膜下の手前で止まるように制限する
ことにより、Ｎ型ソース及びドレイン不純物領域にはＰ
型不純物の混入を行わないように制限できる。このＰ型
不純物のイオン注入エネルギーとしては、１ｅＶから１
００ｅＶの範囲とする。また、この際、Ｐ型不純物注入
イオンのデータ保持絶縁膜に導入されるダメージをゲー
ト電極側壁絶縁膜によって分離することができ、より高
信頼性のメモリセルを実現できる。このような形状のバ
ーチャルグラウンドアレイセルでは、絶縁物埋め込みに
よる素子分離領域に替えて、Ｐプラス拡散層又はＮプラ
ス拡散層を形成し、それぞれが素子分離の役割を果たし
ている。ここでは、Ｎプラス拡散層がビット線になった
り、ソース線になったりして固定されていない。
図６３に示されるように、隣接するゲート電極間の素子
分離を良好とするために例えば、ボロンやインジウムか
らなるＰ型不純物を１０11ｃｍ-2から１０14ｃｍ-2の範
囲で注入して高濃度不純物領域１８５を形成する。この
際、ソース及びドレイン不純物領域部分は、側壁絶縁膜
が上部にもあらかじめ形成されているので、Ｐ型不純物
のイオンが側壁絶縁膜下の手前で止まるように制限する
ことにより、Ｎ型ソース及びドレイン不純物領域にはＰ
型不純物の混入を行わないように制限できる。このＰ型
不純物のイオン注入エネルギーとしては、１ｅＶから１
００ｅＶの範囲とする。また、この際、Ｐ型不純物注入
イオンのデータ保持絶縁膜に導入されるダメージをゲー
ト電極側壁絶縁膜によって分離することができ、より高
信頼性のメモリセルを実現できる。このような形状のバ
ーチャルグラウンドアレイセルでは、絶縁物埋め込みに
よる素子分離領域に替えて、Ｐプラス拡散層又はＮプラ
ス拡散層を形成し、それぞれが素子分離の役割を果たし
ている。ここでは、Ｎプラス拡散層がビット線になった
り、ソース線になったりして固定されていない。
【０２２６】本変形例は、第４の実施の形態同様の効果
を有し、さらに、隣接するゲート電極間の素子分離を良
好とするために、例えば、ボロンやインジウムからなる
ｐ型不純物を添加した場合には、エッジ部分の反転層形
成を抑え、さらに接するメモリセル間のチャネル間の耐
圧ばらつきや電流漏れの問題発生を低減できる。
を有し、さらに、隣接するゲート電極間の素子分離を良
好とするために、例えば、ボロンやインジウムからなる
ｐ型不純物を添加した場合には、エッジ部分の反転層形
成を抑え、さらに接するメモリセル間のチャネル間の耐
圧ばらつきや電流漏れの問題発生を低減できる。
【０２２７】（第５の実施の形態）本発明における第５
の実施の形態の半導体装置の構造を図６４に示す。図６
４（Ａ）には、本形態の半導体装置の上面図が示されて
いて、素子分離領域１９０に囲まれて、素子領域１９１
が直線状に左右方向に形成されている。この素子領域１
９１の長手方向に直交して、ゲート電極１９２が形成さ
れている。素子領域１９１には、ゲート電極１９２の左
右それぞれの側にコンタクト１９３が１対設けられてい
る。また、ゲート電極１９２には、その端部に幅の広い
領域が設けられ、そこにはゲートコンタクト１９４が設
けられている。このメモリセルではゲート電極１９２の
両側の素子領域１９１がソース拡散層１９５、ドレイン
拡散層１９６となり、データ読み出し時にはソース拡散
層１９５からドレイン拡散層１９６へ図６４（Ａ）中の
矢印で示されるＳからＴ方向へ流れる電流量によって書
き込み状態と消去状態とを判別する。このような構造
は、ＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型ＥＥＰＲＯＭ等
で利用される。
の実施の形態の半導体装置の構造を図６４に示す。図６
４（Ａ）には、本形態の半導体装置の上面図が示されて
いて、素子分離領域１９０に囲まれて、素子領域１９１
が直線状に左右方向に形成されている。この素子領域１
９１の長手方向に直交して、ゲート電極１９２が形成さ
れている。素子領域１９１には、ゲート電極１９２の左
右それぞれの側にコンタクト１９３が１対設けられてい
る。また、ゲート電極１９２には、その端部に幅の広い
領域が設けられ、そこにはゲートコンタクト１９４が設
けられている。このメモリセルではゲート電極１９２の
両側の素子領域１９１がソース拡散層１９５、ドレイン
拡散層１９６となり、データ読み出し時にはソース拡散
層１９５からドレイン拡散層１９６へ図６４（Ａ）中の
矢印で示されるＳからＴ方向へ流れる電流量によって書
き込み状態と消去状態とを判別する。このような構造
は、ＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型ＥＥＰＲＯＭ等
で利用される。
【０２２８】図６４（Ａ）における“Ｓ−Ｔ”線上での
断面図が、図６４（Ｂ）に示される。半導体基板１９７
上にゲート電極１９２が形成され、その両側の半導体基
板１９７中にソース拡散層１９５、ドレイン拡散層１９
６が形成されている。ゲート電極１９２は、トンネル絶
縁膜１９８、データ保持絶縁膜（電荷蓄積領域）１９
９、ブロック絶縁膜２００からなるゲート絶縁膜の上に
積層されている。半導体基板１９７、ゲート電極１９２
の表面上には層間絶縁膜２０１が形成されている。ここ
で、ブロック絶縁膜２００はゲート電極１９２のエッジ
部２０２で、その厚さが中央部よりも厚く形成されてい
る。
断面図が、図６４（Ｂ）に示される。半導体基板１９７
上にゲート電極１９２が形成され、その両側の半導体基
板１９７中にソース拡散層１９５、ドレイン拡散層１９
６が形成されている。ゲート電極１９２は、トンネル絶
縁膜１９８、データ保持絶縁膜（電荷蓄積領域）１９
９、ブロック絶縁膜２００からなるゲート絶縁膜の上に
積層されている。半導体基板１９７、ゲート電極１９２
の表面上には層間絶縁膜２０１が形成されている。ここ
で、ブロック絶縁膜２００はゲート電極１９２のエッジ
部２０２で、その厚さが中央部よりも厚く形成されてい
る。
【０２２９】また、図６４（Ａ）における“Ｕ−Ｖ”線
上での断面図が、図６４（Ｃ）に示される。半導体基板
１９７中には、素子分離溝２０３が設けられ、その中に
素子分離領域１９０が形成されている。素子分離領域１
９０の間には、トンネル絶縁膜１９８、データ保持絶縁
膜１９９、ブロック絶縁膜２００からなるゲート絶縁膜
及びゲート電極１９２が形成されている。このブロック
絶縁膜２００上には、ゲート電極１９２が素子分離領域
１９０上にまで延在して形成されている。ここで、ブロ
ック絶縁膜２００はゲート電極１９２のエッジ部２０４
において、その厚さが中央部よりも厚く形成されてい
る。
上での断面図が、図６４（Ｃ）に示される。半導体基板
１９７中には、素子分離溝２０３が設けられ、その中に
素子分離領域１９０が形成されている。素子分離領域１
９０の間には、トンネル絶縁膜１９８、データ保持絶縁
膜１９９、ブロック絶縁膜２００からなるゲート絶縁膜
及びゲート電極１９２が形成されている。このブロック
絶縁膜２００上には、ゲート電極１９２が素子分離領域
１９０上にまで延在して形成されている。ここで、ブロ
ック絶縁膜２００はゲート電極１９２のエッジ部２０４
において、その厚さが中央部よりも厚く形成されてい
る。
【０２３０】このようにゲート絶縁膜厚がゲート電極の
エッジ部で厚くなっていることに特徴があり、このため
にリードディスターブ特性が改善する。とくにトンネル
絶縁膜１９８又はブロック絶縁膜２００が厚くなってい
ることに特徴があり、好ましくはブロック絶縁膜２００
のエッジ部が厚くなっていることが望ましい。これは電
荷が通過するトンネル酸化膜１９８やデータ保持絶縁膜
１９９の膜厚が不均一であると、消去特性やデータ保持
特性のばらつきの原因となるのに対して、電荷の通過が
ないブロック絶縁膜２００がエッジで厚膜化しても、特
性ばらつきの原因とはならないためである。
エッジ部で厚くなっていることに特徴があり、このため
にリードディスターブ特性が改善する。とくにトンネル
絶縁膜１９８又はブロック絶縁膜２００が厚くなってい
ることに特徴があり、好ましくはブロック絶縁膜２００
のエッジ部が厚くなっていることが望ましい。これは電
荷が通過するトンネル酸化膜１９８やデータ保持絶縁膜
１９９の膜厚が不均一であると、消去特性やデータ保持
特性のばらつきの原因となるのに対して、電荷の通過が
ないブロック絶縁膜２００がエッジで厚膜化しても、特
性ばらつきの原因とはならないためである。
【０２３１】ここで、不揮発性メモリの読み出し動作に
おいては、ゲート電極に読み出し電圧Ｖｒｅｆが加えら
れるが、読み出し動作を繰り返すのに伴い、Ｖｅｆによ
り作られた電界によって消去状態のセルの閾値が上昇
し、書き込み状態のセルとの閾値マージンが減少すると
いう問題があり、これはリードディスターブと呼ばれて
いる。
おいては、ゲート電極に読み出し電圧Ｖｒｅｆが加えら
れるが、読み出し動作を繰り返すのに伴い、Ｖｅｆによ
り作られた電界によって消去状態のセルの閾値が上昇
し、書き込み状態のセルとの閾値マージンが減少すると
いう問題があり、これはリードディスターブと呼ばれて
いる。
【０２３２】本実施の形態ではエッジ部で、ゲート絶縁
膜が厚膜化しているために、Ｖｒｅｆが作る電界がエッ
ジ部で弱められる。このためにチャネル中央部と比較し
てエッジ部でリードディスターブによる閾値変動が抑制
される。これは、図６４（Ｂ）及び（Ｃ）で示すように
メモリセルを、、及び、、に分割した場合
に、、と、の閾値変動が小さくなることを示し
ている。これらの領域、、、、、はバーズ
ビークの進入深さで定義される。
膜が厚膜化しているために、Ｖｒｅｆが作る電界がエッ
ジ部で弱められる。このためにチャネル中央部と比較し
てエッジ部でリードディスターブによる閾値変動が抑制
される。これは、図６４（Ｂ）及び（Ｃ）で示すように
メモリセルを、、及び、、に分割した場合
に、、と、の閾値変動が小さくなることを示し
ている。これらの領域、、、、、はバーズ
ビークの進入深さで定義される。
【０２３３】特にソース、ドレイン間電流が流れる方向
である図６４（Ａ）の“Ｓ−Ｔ”線方向と平行な２辺
（素子分離端）における閾値変動が小さくなることの効
果が大きい。
である図６４（Ａ）の“Ｓ−Ｔ”線方向と平行な２辺
（素子分離端）における閾値変動が小さくなることの効
果が大きい。
【０２３４】このことを図６５を用いて説明する。図６
５（Ａ）には、図６４（Ｂ）の断面に相当するトランジ
スタの回路図を示し、図６５（Ｂ）には、図６４（Ｃ）
の断面に相当するトランジスタの回路図を示し、図６５
（Ｃ）には横軸にゲート電圧、縦軸にドレイン電流を表
し、データ保持絶縁膜の状態ごとの電流―電圧特性の変
化を示す。図６５（Ａ）に示される回路図では、ゲート
が共通に接続された３つのトランジスタ、、がソ
ース、ドレイン間で直列に接続された構成が示される。
このトランジスタ、、は、図６４（Ｂ）における
メモリセルトランジスタ、、の領域にそれぞれが
対応している。トランジスタ、がブロック絶縁膜が
厚膜化しているエッジ部２０２に対応する。また、図６
５（Ｂ）に示される回路図では、ゲートが共通に接続さ
れた３つのトランジスタ、、がソース、ドレイン
間で並列に接続された構成が示される。このトランジス
タ、、は、図６４（Ｃ）におけるメモリセルトラ
ンジスタ、、の領域にそれぞれが対応している。
トランジスタ、がブロック絶縁膜が厚膜化している
エッジ部２０４に対応する。
５（Ａ）には、図６４（Ｂ）の断面に相当するトランジ
スタの回路図を示し、図６５（Ｂ）には、図６４（Ｃ）
の断面に相当するトランジスタの回路図を示し、図６５
（Ｃ）には横軸にゲート電圧、縦軸にドレイン電流を表
し、データ保持絶縁膜の状態ごとの電流―電圧特性の変
化を示す。図６５（Ａ）に示される回路図では、ゲート
が共通に接続された３つのトランジスタ、、がソ
ース、ドレイン間で直列に接続された構成が示される。
このトランジスタ、、は、図６４（Ｂ）における
メモリセルトランジスタ、、の領域にそれぞれが
対応している。トランジスタ、がブロック絶縁膜が
厚膜化しているエッジ部２０２に対応する。また、図６
５（Ｂ）に示される回路図では、ゲートが共通に接続さ
れた３つのトランジスタ、、がソース、ドレイン
間で並列に接続された構成が示される。このトランジス
タ、、は、図６４（Ｃ）におけるメモリセルトラ
ンジスタ、、の領域にそれぞれが対応している。
トランジスタ、がブロック絶縁膜が厚膜化している
エッジ部２０４に対応する。
【０２３５】図６５（Ｃ）はメモリセルのドレイン電流
（Ｉｄ）−ゲート電圧（Ｖｇ）特性を示している。消去
状態のメモリセルは読み出し時のＶｒｅｆストレスによ
って閾値が上昇するが、エッジ部、では電界が弱め
られているために閾値変動が小さい。ＭＯＮＯＳ型メモ
リのように電荷蓄積層として絶縁膜を用いたメモリで
は、トラップされた電荷が絶縁膜中をほとんど移動しな
いので、エッジ部、の閾値は中央部と比較して低
いままに保たれる。図６５（Ｃ）に示されるように領域
、、はソース−ドレイン間に並列に配置されてい
るので、メモリセルの閾値は、より閾値の低い、に
よって決定される。このためエッジ部の電界を弱めて領
域、の閾値変動を抑制することにより、メモリセル
の閾値変動を抑制することが可能となる。
（Ｉｄ）−ゲート電圧（Ｖｇ）特性を示している。消去
状態のメモリセルは読み出し時のＶｒｅｆストレスによ
って閾値が上昇するが、エッジ部、では電界が弱め
られているために閾値変動が小さい。ＭＯＮＯＳ型メモ
リのように電荷蓄積層として絶縁膜を用いたメモリで
は、トラップされた電荷が絶縁膜中をほとんど移動しな
いので、エッジ部、の閾値は中央部と比較して低
いままに保たれる。図６５（Ｃ）に示されるように領域
、、はソース−ドレイン間に並列に配置されてい
るので、メモリセルの閾値は、より閾値の低い、に
よって決定される。このためエッジ部の電界を弱めて領
域、の閾値変動を抑制することにより、メモリセル
の閾値変動を抑制することが可能となる。
【０２３６】本実施の形態のメモリセルでは、半導体基
板１９７中の上部には図示しない低濃度不純物領域であ
るウエルが形成されている。半導体基板１９７上に例え
ば膜厚が１ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリ
コン酸窒化膜等からトンネル絶縁膜１９８が形成されて
いる。さらに、このトンネル絶縁膜１９８上には、膜厚
が例えば３ｎｍ〜３０ｎｍ程度のシリコン窒化膜、シリ
コン酸窒化膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等
の絶縁膜でデータ保持絶縁膜１９９が形成されている。
板１９７中の上部には図示しない低濃度不純物領域であ
るウエルが形成されている。半導体基板１９７上に例え
ば膜厚が１ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリ
コン酸窒化膜等からトンネル絶縁膜１９８が形成されて
いる。さらに、このトンネル絶縁膜１９８上には、膜厚
が例えば３ｎｍ〜３０ｎｍ程度のシリコン窒化膜、シリ
コン酸窒化膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等
の絶縁膜でデータ保持絶縁膜１９９が形成されている。
【０２３７】さらにこのデータ保持絶縁膜１９９の上に
は、膜厚が例えば１ｎｍ〜１５ｎｍ程度のシリコン酸化
膜やシリコン酸窒化膜等でブロック絶縁膜２００が形成
されている。このブロック絶縁膜２００の上には、例え
ばポリシリコンやＷＳｉ（タングステンシリサイド）と
ポリシリコンとのスタック構造、又は、ＮｉＳｉ，ＭＯ
Ｓｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構
造、金属とポリシリコンのスタック構造、又はシリコン
の金属化合物や金属の単層構造からなるゲート電極２０
２が１０ｎｍから５００ｎｍの厚さで形成されている。
ここで、トンネル絶縁膜１９８の端に接する半導体基板
１９７中には、ソース不純物領域１９５、ドレイン不純
物領域１９６が形成されている。
は、膜厚が例えば１ｎｍ〜１５ｎｍ程度のシリコン酸化
膜やシリコン酸窒化膜等でブロック絶縁膜２００が形成
されている。このブロック絶縁膜２００の上には、例え
ばポリシリコンやＷＳｉ（タングステンシリサイド）と
ポリシリコンとのスタック構造、又は、ＮｉＳｉ，ＭＯ
Ｓｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構
造、金属とポリシリコンのスタック構造、又はシリコン
の金属化合物や金属の単層構造からなるゲート電極２０
２が１０ｎｍから５００ｎｍの厚さで形成されている。
ここで、トンネル絶縁膜１９８の端に接する半導体基板
１９７中には、ソース不純物領域１９５、ドレイン不純
物領域１９６が形成されている。
【０２３８】図６４に示されたトランジスタがメモリセ
ルを構成する。消去動作、書き込み動作、読み出し動作
は、第３の実施の形態又は第４の実施の形態と同様であ
る。
ルを構成する。消去動作、書き込み動作、読み出し動作
は、第３の実施の形態又は第４の実施の形態と同様であ
る。
【０２３９】本実施の形態では、ゲート絶縁膜をエッジ
部で厚膜化することによって、リードディスターブスト
レス時の電界をエッジ部で弱めて、エッジにおける閾値
変動を抑制する。
部で厚膜化することによって、リードディスターブスト
レス時の電界をエッジ部で弱めて、エッジにおける閾値
変動を抑制する。
【０２４０】すなわち、読み出し電流が流れる向きと並
列に配置された、絶縁膜端部における閾値上昇を小さく
することで、チャネル中央部の閾値が上昇してもメモリ
セルの閾値としてはエッジ部の閾値を検知するので、リ
ードディスターブによるメモリセルの閾値変動を小さく
することができる。
列に配置された、絶縁膜端部における閾値上昇を小さく
することで、チャネル中央部の閾値が上昇してもメモリ
セルの閾値としてはエッジ部の閾値を検知するので、リ
ードディスターブによるメモリセルの閾値変動を小さく
することができる。
【０２４１】また、電荷の通過のないブロック絶縁膜の
膜厚を変化させることで、書き込み消去特性やデータ保
持特性のばらつきを引き起こすことなく、エッジ部で電
界を弱めることができる。
膜厚を変化させることで、書き込み消去特性やデータ保
持特性のばらつきを引き起こすことなく、エッジ部で電
界を弱めることができる。
【０２４２】ここで、図６４（Ｃ）に示された断面に、
第３の実施の形態の半導体装置の構造を組み合わせて構
成した半導体装置の構造の断面を拡大した例を図６６に
示す。ゲート電極１９２は第１ゲート電極２０５とその
上の第２ゲート電極２０６とからなり、第１ゲート電極
２０５下の半導体基板１９７と素子分離領域１９０の間
には、素子分離側壁絶縁膜２０７が形成されている。ま
た、第１ゲート電極２０５側面と素子分離領域１９０の
間には、ゲート電極側壁絶縁膜（ポリシリコン側壁絶縁
膜）２０８が形成されている。ブロック絶縁膜２００
は、第１ゲート電極２０５端部下で、その厚さが他の部
分よりも厚く形成されている。また、第２ゲート電極２
０６がゲート電極側壁絶縁膜２０８及び素子分離領域１
９０に接する端部２０９では、第２ゲート電極２０６が
半導体基板１９７方向へ張り出している。このように、
データ保持絶縁膜１９９は第１ゲート電極２０５よりも
ゲート電極側壁絶縁膜２０８の厚さ分、素子分離領域２
０３方向に突き出している。
第３の実施の形態の半導体装置の構造を組み合わせて構
成した半導体装置の構造の断面を拡大した例を図６６に
示す。ゲート電極１９２は第１ゲート電極２０５とその
上の第２ゲート電極２０６とからなり、第１ゲート電極
２０５下の半導体基板１９７と素子分離領域１９０の間
には、素子分離側壁絶縁膜２０７が形成されている。ま
た、第１ゲート電極２０５側面と素子分離領域１９０の
間には、ゲート電極側壁絶縁膜（ポリシリコン側壁絶縁
膜）２０８が形成されている。ブロック絶縁膜２００
は、第１ゲート電極２０５端部下で、その厚さが他の部
分よりも厚く形成されている。また、第２ゲート電極２
０６がゲート電極側壁絶縁膜２０８及び素子分離領域１
９０に接する端部２０９では、第２ゲート電極２０６が
半導体基板１９７方向へ張り出している。このように、
データ保持絶縁膜１９９は第１ゲート電極２０５よりも
ゲート電極側壁絶縁膜２０８の厚さ分、素子分離領域２
０３方向に突き出している。
【０２４３】次に、図６４（Ｂ）に示された断面に、第
３の実施の形態の半導体装置の構造を組み合わせて構成
した半導体装置の構造の断面を拡大した例を図６７に示
す。半導体基板１９７上には、トンネル絶縁膜１９８が
形成され、その上にはデータ保持絶縁膜１９９が形成さ
れている。このデータ保持絶縁膜１９９上には、ブロッ
ク絶縁膜２００が形成され、その上には、第１ゲート電
極２０５が形成されている。この第１ゲート電極２０５
上には第２ゲート電極２０６が形成され、第１ゲート電
極２０５及び第２ゲート電極２０６側壁には、ゲート電
極側壁絶縁膜（ポリシリコン側壁絶縁膜）２０８が形成
されている。
３の実施の形態の半導体装置の構造を組み合わせて構成
した半導体装置の構造の断面を拡大した例を図６７に示
す。半導体基板１９７上には、トンネル絶縁膜１９８が
形成され、その上にはデータ保持絶縁膜１９９が形成さ
れている。このデータ保持絶縁膜１９９上には、ブロッ
ク絶縁膜２００が形成され、その上には、第１ゲート電
極２０５が形成されている。この第１ゲート電極２０５
上には第２ゲート電極２０６が形成され、第１ゲート電
極２０５及び第２ゲート電極２０６側壁には、ゲート電
極側壁絶縁膜（ポリシリコン側壁絶縁膜）２０８が形成
されている。
【０２４４】ここで、第１ゲート電極２０５端部下のブ
ロック絶縁膜２００とその上のゲート電極側壁絶縁膜２
０８を合わせた厚さが他の部分におけるブロック絶縁膜
２００の厚さよりも厚く形成されている。トンネル絶縁
膜１９８端部下の半導体基板１９７中には、ドレイン不
純物領域１９６が形成されている。このドレイン不純物
領域１９６上方にデータ保持絶縁膜１９９が形成されて
いない領域では、表面酸化膜２１０が形成されている。
この表面酸化膜２１０上には、層間絶縁膜２０１が形成
されている。ここで、トンネル絶縁膜１９８、データ保
持絶縁膜１９９、ブロック絶縁膜２００は、第１ゲート
電極２０５よりもゲート電極側壁絶縁膜２０８の厚さ
分、層間絶縁膜２０１方向に突き出している。
ロック絶縁膜２００とその上のゲート電極側壁絶縁膜２
０８を合わせた厚さが他の部分におけるブロック絶縁膜
２００の厚さよりも厚く形成されている。トンネル絶縁
膜１９８端部下の半導体基板１９７中には、ドレイン不
純物領域１９６が形成されている。このドレイン不純物
領域１９６上方にデータ保持絶縁膜１９９が形成されて
いない領域では、表面酸化膜２１０が形成されている。
この表面酸化膜２１０上には、層間絶縁膜２０１が形成
されている。ここで、トンネル絶縁膜１９８、データ保
持絶縁膜１９９、ブロック絶縁膜２００は、第１ゲート
電極２０５よりもゲート電極側壁絶縁膜２０８の厚さ
分、層間絶縁膜２０１方向に突き出している。
【０２４５】本実施の形態では、ブロック絶縁膜２００
（ポリシリコン側壁酸化膜２０８の底部付近の領域をも
合わせて含んだ絶縁膜）の両端が、ソース、ドレイン不
純物領域１９５、１９６近辺と素子分離領域２０３近辺
の両方において、厚く形成されているが、ソース、ドレ
イン不純物領域１９５、１９６近辺と素子分離領域２０
３近辺のいずれかにおいて、厚さが厚く形成されていて
もよい。すなわち、図６４（Ａ）の“Ｓ−Ｔ”線での断
面又は“Ｕ−Ｖ”線での断面のいずれか一方のみを採用
し、他方を第３の実施の形態のプロトタイプの通りとし
てもよい。
（ポリシリコン側壁酸化膜２０８の底部付近の領域をも
合わせて含んだ絶縁膜）の両端が、ソース、ドレイン不
純物領域１９５、１９６近辺と素子分離領域２０３近辺
の両方において、厚く形成されているが、ソース、ドレ
イン不純物領域１９５、１９６近辺と素子分離領域２０
３近辺のいずれかにおいて、厚さが厚く形成されていて
もよい。すなわち、図６４（Ａ）の“Ｓ−Ｔ”線での断
面又は“Ｕ−Ｖ”線での断面のいずれか一方のみを採用
し、他方を第３の実施の形態のプロトタイプの通りとし
てもよい。
【０２４６】なお、第１の実施の形態における図２及び
図３に示されるような形状の半導体装置としても本実施
の形態の半導体装置の効果を得ることができる。
図３に示されるような形状の半導体装置としても本実施
の形態の半導体装置の効果を得ることができる。
【０２４７】次に図６８乃至図７６を用いて、本実施の
形態の半導体装置を実現するための製造方法の一例を説
明する。
形態の半導体装置を実現するための製造方法の一例を説
明する。
【０２４８】図６８乃至図７６においては、それぞれ各
図の（Ａ）図が図６４（Ａ）における“Ｓ−Ｔ”線上で
の断面、（Ｂ）図が図６４（Ａ）における“Ｕ−Ｖ”線
上での断面に相当している。
図の（Ａ）図が図６４（Ａ）における“Ｓ−Ｔ”線上で
の断面、（Ｂ）図が図６４（Ａ）における“Ｕ−Ｖ”線
上での断面に相当している。
【０２４９】まず、半導体基板１９７上に犠牲酸化膜
（図示せず）を形成した後、チャネル不純物やウエル不
純物の注入を行い、犠牲酸化膜を剥離した後、図６８に
示されるように、半導体基板１９７上に例えば１〜１５
ｎｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等
のトンネル絶縁膜１９８を形成する。次に、例えば３〜
３０ｎｍ程度の厚さの電荷蓄積絶縁膜であるシリコン窒
化膜やシリコン酸窒化膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜、Ａ
ｌ2Ｏ3膜等の絶縁膜、さらに例えば１〜１５ｎｍ程度の
シリコン酸化膜やシリコン酸窒化膜等のブロック絶縁膜
２００を介して、例えばポリシリコン等の第１ゲート電
極２０５を１０〜１００ｎｍ程度の厚さで堆積する。さ
らにマスク材２１１となるシリコン窒化膜等の絶縁膜を
１０〜２００ｎｍ程度の厚さで堆積する。
（図示せず）を形成した後、チャネル不純物やウエル不
純物の注入を行い、犠牲酸化膜を剥離した後、図６８に
示されるように、半導体基板１９７上に例えば１〜１５
ｎｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等
のトンネル絶縁膜１９８を形成する。次に、例えば３〜
３０ｎｍ程度の厚さの電荷蓄積絶縁膜であるシリコン窒
化膜やシリコン酸窒化膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜、Ａ
ｌ2Ｏ3膜等の絶縁膜、さらに例えば１〜１５ｎｍ程度の
シリコン酸化膜やシリコン酸窒化膜等のブロック絶縁膜
２００を介して、例えばポリシリコン等の第１ゲート電
極２０５を１０〜１００ｎｍ程度の厚さで堆積する。さ
らにマスク材２１１となるシリコン窒化膜等の絶縁膜を
１０〜２００ｎｍ程度の厚さで堆積する。
【０２５０】次に、図６９（Ａ）に示されるように、フ
ォトリソグラフィーによって素子分離領域のパターンニ
ングを行った後、マスク材２１１、第１ゲート電極２０
５を異方性エッチングにより加工する。なお、図６９
（Ｂ）における断面では、素子分離領域はパターニング
されない。
ォトリソグラフィーによって素子分離領域のパターンニ
ングを行った後、マスク材２１１、第１ゲート電極２０
５を異方性エッチングにより加工する。なお、図６９
（Ｂ）における断面では、素子分離領域はパターニング
されない。
【０２５１】次に、図７０（Ａ）に示されるように、第
１ポリシリコン電極２０５を酸化して、ポリシリコン側
壁酸化膜２０８を形成する。このとき酸化剤がゲート電
極エッジに入り込みブロック絶縁膜２００がエッジ部で
厚膜化するように酸化条件を調整する。なお、図７０
（Ｂ）に示される断面では、ポリシリコン側壁酸化膜２
０８は形成されない。
１ポリシリコン電極２０５を酸化して、ポリシリコン側
壁酸化膜２０８を形成する。このとき酸化剤がゲート電
極エッジに入り込みブロック絶縁膜２００がエッジ部で
厚膜化するように酸化条件を調整する。なお、図７０
（Ｂ）に示される断面では、ポリシリコン側壁酸化膜２
０８は形成されない。
【０２５２】ここで、メモリセルのゲート幅をＬWとす
ると、バーズビークによって厚膜化しないブロック絶縁
膜を残し、均一な書き込み消去状態を実現する必要があ
る。このため、バーズビークの進入長はＬWの１／２以
下である必要がある。この進入長を得る酸化膜厚は、ゲ
ート電極側壁部の酸化膜厚増分をＬWの１／４より小さ
くする必要がある。
ると、バーズビークによって厚膜化しないブロック絶縁
膜を残し、均一な書き込み消去状態を実現する必要があ
る。このため、バーズビークの進入長はＬWの１／２以
下である必要がある。この進入長を得る酸化膜厚は、ゲ
ート電極側壁部の酸化膜厚増分をＬWの１／４より小さ
くする必要がある。
【０２５３】よって、ＬWを０．２μｍ以下に微細化し
た場合、酸化膜厚増分を５０ｎｍより小さくする必要が
ある。一方、側壁酸化量が２０ｎｍ以下の場合、酸化膜
厚増分は、側壁酸化量の１／４程度である。ここで、素
子分離膜形成のダメージ領域を回避するために２ｎｍ以
上の側壁酸化が必要であり、端部で厚膜化する酸化膜厚
増分は０．６ｎｍ以上５０ｎｍ以下の範囲内にすること
が望ましい。
た場合、酸化膜厚増分を５０ｎｍより小さくする必要が
ある。一方、側壁酸化量が２０ｎｍ以下の場合、酸化膜
厚増分は、側壁酸化量の１／４程度である。ここで、素
子分離膜形成のダメージ領域を回避するために２ｎｍ以
上の側壁酸化が必要であり、端部で厚膜化する酸化膜厚
増分は０．６ｎｍ以上５０ｎｍ以下の範囲内にすること
が望ましい。
【０２５４】次に、図７１（Ａ）に示されるように、ゲ
ート絶縁膜１９８，１９９，２００及び半導体基板１９
７を異方性エッチングして素子分離溝２０３を形成す
る。次に、この素子分離溝２０３側面を酸化して、素子
分離側壁酸化膜２０７を形成する。このように図７０
（Ａ）に示される第１ゲート電極２０５の酸化によっ
て、ポリシリコン側壁酸化膜２０８を形成し、このポリ
シリコン側壁酸化膜２０８をマスクとして、データ保持
絶縁膜１９９がエッチングされるため、ポリシリコン側
壁酸化膜２０８とデータ保持絶縁膜１９９とを自己整合
的に位置合わせを行うことができる。よって、後述する
ＨＤＰ−ＳｉＯ2の素子分離絶縁膜埋め込み時のダメー
ジを受けるデータ保持絶縁膜端の突出部を非常に小さく
でき、信頼性が向上する。
ート絶縁膜１９８，１９９，２００及び半導体基板１９
７を異方性エッチングして素子分離溝２０３を形成す
る。次に、この素子分離溝２０３側面を酸化して、素子
分離側壁酸化膜２０７を形成する。このように図７０
（Ａ）に示される第１ゲート電極２０５の酸化によっ
て、ポリシリコン側壁酸化膜２０８を形成し、このポリ
シリコン側壁酸化膜２０８をマスクとして、データ保持
絶縁膜１９９がエッチングされるため、ポリシリコン側
壁酸化膜２０８とデータ保持絶縁膜１９９とを自己整合
的に位置合わせを行うことができる。よって、後述する
ＨＤＰ−ＳｉＯ2の素子分離絶縁膜埋め込み時のダメー
ジを受けるデータ保持絶縁膜端の突出部を非常に小さく
でき、信頼性が向上する。
【０２５５】また、半導体領域の側壁酸化膜厚さをポリ
シリコンの側壁酸化膜よりもはるかに薄膜化ができる。
その厚さは例えば０から１０ｎｍ程度の範囲に設定で
き、半導体領域の凸部の薄膜での電界集中を防ぐことが
できる。
シリコンの側壁酸化膜よりもはるかに薄膜化ができる。
その厚さは例えば０から１０ｎｍ程度の範囲に設定で
き、半導体領域の凸部の薄膜での電界集中を防ぐことが
できる。
【０２５６】ここで、データ保持絶縁膜に順テーパが形
成されるようにエッチングされる条件を用いることで、
後の工程での素子分離トレンチへのシリコン酸化膜埋め
込みをより容易にすることができる。順テーパの角度は
半導体基板表面を基準として６０°から８９°の範囲の
角度が好ましい。製造方法において、素子分離絶縁膜を
埋め込む際に、ゲート電極側壁酸化膜、データ保持絶縁
膜、及び半導体基板をすべて順テーパで形成することが
できるために、素子分離絶縁膜の埋め込み性が向上し、
信頼性が向上する。また、ブロック絶縁膜にバーズビー
クを入れることによってリードディスターブ特性が向上
する。
成されるようにエッチングされる条件を用いることで、
後の工程での素子分離トレンチへのシリコン酸化膜埋め
込みをより容易にすることができる。順テーパの角度は
半導体基板表面を基準として６０°から８９°の範囲の
角度が好ましい。製造方法において、素子分離絶縁膜を
埋め込む際に、ゲート電極側壁酸化膜、データ保持絶縁
膜、及び半導体基板をすべて順テーパで形成することが
できるために、素子分離絶縁膜の埋め込み性が向上し、
信頼性が向上する。また、ブロック絶縁膜にバーズビー
クを入れることによってリードディスターブ特性が向上
する。
【０２５７】本実施の形態においては、データ保持絶縁
膜の両端は、半導体基板から０．５ｎｍ以上１５ｎｍ以
下の範囲で突き出していることが信頼性上望ましく、ト
レンチ内壁に形成した酸化膜の厚さは１ｎｍ以上１６ｎ
ｍ以下の範囲で形成することが好ましい。
膜の両端は、半導体基板から０．５ｎｍ以上１５ｎｍ以
下の範囲で突き出していることが信頼性上望ましく、ト
レンチ内壁に形成した酸化膜の厚さは１ｎｍ以上１６ｎ
ｍ以下の範囲で形成することが好ましい。
【０２５８】次に必要に応じてエッチングダメージ回復
のための熱処理を行ってもよい。
のための熱処理を行ってもよい。
【０２５９】さらに、ＨＤＰ−ＳｉＯ２やＴＥＯＳなど
のシリコン酸化膜などの堆積方法で、素子分離溝をシリ
コン酸化膜等の絶縁膜で埋め込み、ＣＭＰ法によって平
坦化する。なお、図７１（Ｂ）に示される工程では、素
子分離溝は形成されない。
のシリコン酸化膜などの堆積方法で、素子分離溝をシリ
コン酸化膜等の絶縁膜で埋め込み、ＣＭＰ法によって平
坦化する。なお、図７１（Ｂ）に示される工程では、素
子分離溝は形成されない。
【０２６０】次に、図７２に示されるように、ＣＭＰ法
のストッパであるマスク材２１１をウェットエッチング
により除去する。
のストッパであるマスク材２１１をウェットエッチング
により除去する。
【０２６１】次に、図７３に示されるように、ポリシリ
コンやＷＳｉ（タングステンシリサイド）とポリシリコ
ンとのスタック構造、または、ＮｉＳｉ、ＭｏＳｉ、Ｔ
ｉＳｉ、ＣｏＳｉとポリシリコンのスタック構造、金属
とポリシリコンのスタック構造、またはシリコンの金属
化合物や金属の単層構造からなる第２ゲート電極２０６
を堆積し、第１ゲート電極２０５と合わせて、メモリセ
ルのゲート電極１９２とする。
コンやＷＳｉ（タングステンシリサイド）とポリシリコ
ンとのスタック構造、または、ＮｉＳｉ、ＭｏＳｉ、Ｔ
ｉＳｉ、ＣｏＳｉとポリシリコンのスタック構造、金属
とポリシリコンのスタック構造、またはシリコンの金属
化合物や金属の単層構造からなる第２ゲート電極２０６
を堆積し、第１ゲート電極２０５と合わせて、メモリセ
ルのゲート電極１９２とする。
【０２６２】次に、図７４（Ｂ）に示されるようにフォ
トリソグラフィーによってゲートのパターンを形成し、
異方性エッチングによってゲート電極１９２をエッチン
グする。このとき、ブロック絶縁膜２００、データ保持
絶縁膜１９９、トンネル絶縁膜１９８はエッチングしな
い。なお、図７４（Ａ）に示される断面では、ゲート電
極のエッチングは行なわれない。
トリソグラフィーによってゲートのパターンを形成し、
異方性エッチングによってゲート電極１９２をエッチン
グする。このとき、ブロック絶縁膜２００、データ保持
絶縁膜１９９、トンネル絶縁膜１９８はエッチングしな
い。なお、図７４（Ａ）に示される断面では、ゲート電
極のエッチングは行なわれない。
【０２６３】次に、図７５（Ｂ）に示されるようにゲー
ト電極１９２を酸化する。このとき酸化剤がゲート電極
エッジに入り込みブロック絶縁膜２００がエッジ部で厚
膜化するように酸化条件を調整する。なお、図７５
（Ａ）に示される断面では、ゲート電極の酸化は行なわ
れない。
ト電極１９２を酸化する。このとき酸化剤がゲート電極
エッジに入り込みブロック絶縁膜２００がエッジ部で厚
膜化するように酸化条件を調整する。なお、図７５
（Ａ）に示される断面では、ゲート電極の酸化は行なわ
れない。
【０２６４】ここで、メモリセルのゲート幅をＬWとす
ると、バーズビークによって厚膜化しないブロック絶縁
膜を残し、均一な書き込み消去状態を実現する必要があ
る。このため、バーズビークの進入長はＬWの１／２以
下である必要がある。この進入長を得る酸化膜厚は、ゲ
ート電極側壁部の酸化膜厚増分をＬWの１／４より小さ
くする必要がある。
ると、バーズビークによって厚膜化しないブロック絶縁
膜を残し、均一な書き込み消去状態を実現する必要があ
る。このため、バーズビークの進入長はＬWの１／２以
下である必要がある。この進入長を得る酸化膜厚は、ゲ
ート電極側壁部の酸化膜厚増分をＬWの１／４より小さ
くする必要がある。
【０２６５】よって、ＬWを０．２μｍ以下に微細化し
た場合、酸化膜厚増分を５０ｎｍより小さくする必要が
ある。一方、側壁酸化量が２０ｎｍ以下の場合、酸化膜
厚増分は、側壁酸化量の１／４程度である。ここで、素
子分離膜形成のダメージ領域を回避するために２ｎｍ以
上の側壁酸化が必要であり、端部で厚膜化する酸化膜厚
増分は、０．６ｎｍ以上５０ｎｍ以下の範囲内にするこ
とが望ましい。
た場合、酸化膜厚増分を５０ｎｍより小さくする必要が
ある。一方、側壁酸化量が２０ｎｍ以下の場合、酸化膜
厚増分は、側壁酸化量の１／４程度である。ここで、素
子分離膜形成のダメージ領域を回避するために２ｎｍ以
上の側壁酸化が必要であり、端部で厚膜化する酸化膜厚
増分は、０．６ｎｍ以上５０ｎｍ以下の範囲内にするこ
とが望ましい。
【０２６６】次に、図７６（Ｂ）に示されるように、ゲ
ート側壁絶縁膜２１２をマスクとして、ブロック絶縁膜
２００、データ保持絶縁膜１９９、トンネル絶縁膜１９
８をエッチングする。
ート側壁絶縁膜２１２をマスクとして、ブロック絶縁膜
２００、データ保持絶縁膜１９９、トンネル絶縁膜１９
８をエッチングする。
【０２６７】次に、拡散層不純物注入、層間絶縁膜２０
１を堆積し、コンタクトプラグ１９３、１９４を形成
し、メタル配線（図示せず）等の工程を経て不揮発性メ
モリセルを完成させる。
１を堆積し、コンタクトプラグ１９３、１９４を形成
し、メタル配線（図示せず）等の工程を経て不揮発性メ
モリセルを完成させる。
【０２６８】このように、本実施の形態によれば、ゲー
ト電極のエッジ部においてゲート絶縁膜、とくにブロッ
ク絶縁膜が厚膜化しているためにデータ読み出し時にゲ
ート絶縁膜に加わる電界をエッジ部において低下させる
ことができるのでリードディスターブ特性が向上する。
とりわけ、図６４（Ａ）におけるソース、ドレイン間電
流の流れる方向（Ｓ−Ｔ方向）と平行な２辺（素子分離
端と接する２辺）で、ゲート絶縁膜が厚膜化しているこ
との効果が大きい。
ト電極のエッジ部においてゲート絶縁膜、とくにブロッ
ク絶縁膜が厚膜化しているためにデータ読み出し時にゲ
ート絶縁膜に加わる電界をエッジ部において低下させる
ことができるのでリードディスターブ特性が向上する。
とりわけ、図６４（Ａ）におけるソース、ドレイン間電
流の流れる方向（Ｓ−Ｔ方向）と平行な２辺（素子分離
端と接する２辺）で、ゲート絶縁膜が厚膜化しているこ
との効果が大きい。
【０２６９】本実施の形態ではメモリセルトランジスタ
の素子領域を定義する４辺全てのエッジ部においてゲー
ト絶縁膜が厚膜化しているが、４辺のうち少なくとも１
辺、好ましくは、ソース、ドレイン間電流の流れる方向
と平行な２辺のエッジ部で、ゲート絶縁膜、好ましくは
ブロック絶縁膜が厚膜化していればよい。
の素子領域を定義する４辺全てのエッジ部においてゲー
ト絶縁膜が厚膜化しているが、４辺のうち少なくとも１
辺、好ましくは、ソース、ドレイン間電流の流れる方向
と平行な２辺のエッジ部で、ゲート絶縁膜、好ましくは
ブロック絶縁膜が厚膜化していればよい。
【０２７０】また、本実施の形態の半導体記憶装置の製
造方法によれば、第３の実施の形態の半導体装置の製造
方法と同様の効果を得ることができる。さらに、リード
ディスターブによるメモリセルの閾値変動が小さい半導
体装置の製造方法を提供することができる。
造方法によれば、第３の実施の形態の半導体装置の製造
方法と同様の効果を得ることができる。さらに、リード
ディスターブによるメモリセルの閾値変動が小さい半導
体装置の製造方法を提供することができる。
【０２７１】（第６の実施の形態）本実施の形態の自己
整合ＳＴＩを用いたＭＯＮＯＳ型メモリセルが図７７に
示される。図７７（Ａ）には、本形態の半導体装置の上
面図が示されていて、素子分離領域２１５に接して、一
方側の半導体基板２１６中にソース不純物領域２１７が
直線状に左右方向に形成されている。このソース不純物
領域２１７に対向して、素子分離領域２１５に接して、
他方側の半導体基板２１６中にドレイン不純物領域２１
８が形成されている。ソース不純物領域２１７には、そ
の一部で幅が広く形成されていて、そこにはソースコン
タクト２１９が形成されている。さらにドレイン不純物
領域２１８には、その一部で幅が広く形成されていて、
そこにはドレインコンタクト２２０が形成されている。
これらソース不純物領域２１７、ドレイン不純物領域２
１８の長手方向に直交して、ゲート電極２２０が形成さ
れている。
整合ＳＴＩを用いたＭＯＮＯＳ型メモリセルが図７７に
示される。図７７（Ａ）には、本形態の半導体装置の上
面図が示されていて、素子分離領域２１５に接して、一
方側の半導体基板２１６中にソース不純物領域２１７が
直線状に左右方向に形成されている。このソース不純物
領域２１７に対向して、素子分離領域２１５に接して、
他方側の半導体基板２１６中にドレイン不純物領域２１
８が形成されている。ソース不純物領域２１７には、そ
の一部で幅が広く形成されていて、そこにはソースコン
タクト２１９が形成されている。さらにドレイン不純物
領域２１８には、その一部で幅が広く形成されていて、
そこにはドレインコンタクト２２０が形成されている。
これらソース不純物領域２１７、ドレイン不純物領域２
１８の長手方向に直交して、ゲート電極２２０が形成さ
れている。
【０２７２】また、ゲート電極２２０には、その端部に
幅の広い領域が設けられ、そこにはコンタクト２２１が
設けられている。このメモリセルではゲート電極２２０
の下側の半導体基板２１６の一部がソース不純物領域２
１７、ドレイン不純物領域２１８となり、データ読み出
し時にはソース不純物領域２１７からドレイン不純物領
域２１８へ図７７（Ａ）中の矢印で示されるＹからＺ方
向へ流れる電流量によって書き込み状態と消去状態とを
判別する。このような構造は、ＡＮＤ型ＥＥＰＲＯＭや
ＤＩＮＯＲ型ＥＥＰＲＯＭ等で利用される。
幅の広い領域が設けられ、そこにはコンタクト２２１が
設けられている。このメモリセルではゲート電極２２０
の下側の半導体基板２１６の一部がソース不純物領域２
１７、ドレイン不純物領域２１８となり、データ読み出
し時にはソース不純物領域２１７からドレイン不純物領
域２１８へ図７７（Ａ）中の矢印で示されるＹからＺ方
向へ流れる電流量によって書き込み状態と消去状態とを
判別する。このような構造は、ＡＮＤ型ＥＥＰＲＯＭや
ＤＩＮＯＲ型ＥＥＰＲＯＭ等で利用される。
【０２７３】図７７（Ａ）における“Ｗ−Ｘ”線上での
断面図が、図７７（Ｂ）に示される。半導体基板２１６
上にゲート電極２２０が形成されている。ゲート電極２
２０は、トンネル絶縁膜２２２、データ保持絶縁膜（電
荷蓄積領域）２２３、ブロック絶縁膜２２４からなるゲ
ート絶縁膜の上に積層されている。半導体基板２１６、
ゲート電極２２０の表面上には層間絶縁膜２２５が形成
されている。ここでは、ゲート絶縁膜厚がゲート電極の
エッジ部２２６で厚くなっていることに特徴があり、こ
のためにリードディスターブ特性が改善する。とくにト
ンネル絶縁膜２２２又はブロック絶縁膜２２４が厚くな
っていることに特徴があり、好ましくはブロック絶縁膜
２２４のエッジ部が厚くなっていることが望ましい。こ
れは電荷が通過するトンネル酸化膜２２２やデータ保持
絶縁膜２２３の膜厚が不均一であると、消去特性やデー
タ保持特性のばらつきの原因となるのに対して、電荷の
通過がないブロック絶縁膜２２４がエッジで厚膜化して
も、特性ばらつきの原因とはならないためである。
断面図が、図７７（Ｂ）に示される。半導体基板２１６
上にゲート電極２２０が形成されている。ゲート電極２
２０は、トンネル絶縁膜２２２、データ保持絶縁膜（電
荷蓄積領域）２２３、ブロック絶縁膜２２４からなるゲ
ート絶縁膜の上に積層されている。半導体基板２１６、
ゲート電極２２０の表面上には層間絶縁膜２２５が形成
されている。ここでは、ゲート絶縁膜厚がゲート電極の
エッジ部２２６で厚くなっていることに特徴があり、こ
のためにリードディスターブ特性が改善する。とくにト
ンネル絶縁膜２２２又はブロック絶縁膜２２４が厚くな
っていることに特徴があり、好ましくはブロック絶縁膜
２２４のエッジ部が厚くなっていることが望ましい。こ
れは電荷が通過するトンネル酸化膜２２２やデータ保持
絶縁膜２２３の膜厚が不均一であると、消去特性やデー
タ保持特性のばらつきの原因となるのに対して、電荷の
通過がないブロック絶縁膜２２４がエッジで厚膜化して
も、特性ばらつきの原因とはならないためである。
【０２７４】また、図７７（Ａ）における“Ｙ−Ｚ”線
上での断面図が、図７７（Ｃ）に示される。半導体基板
２１６中には、素子分離溝２２７が設けられ、その中に
素子分離領域２１５が形成されている。素子分離領域２
１５の間には、トンネル絶縁膜２２２、データ保持絶縁
膜２２３、ブロック絶縁膜２２４からなるゲート絶縁膜
及びゲート電極２２０が形成されている。ここでは、ゲ
ート絶縁膜厚がゲート電極のエッジ部２２６で厚くなっ
ていることに特徴があり、このためにリードディスター
ブ特性が改善する。とくにトンネル絶縁膜２２２または
ブロック絶縁膜２２４が厚くなっていることに特徴があ
り、好ましくはブロック絶縁膜２２４のエッジ部が厚く
なっていることが望ましい。
上での断面図が、図７７（Ｃ）に示される。半導体基板
２１６中には、素子分離溝２２７が設けられ、その中に
素子分離領域２１５が形成されている。素子分離領域２
１５の間には、トンネル絶縁膜２２２、データ保持絶縁
膜２２３、ブロック絶縁膜２２４からなるゲート絶縁膜
及びゲート電極２２０が形成されている。ここでは、ゲ
ート絶縁膜厚がゲート電極のエッジ部２２６で厚くなっ
ていることに特徴があり、このためにリードディスター
ブ特性が改善する。とくにトンネル絶縁膜２２２または
ブロック絶縁膜２２４が厚くなっていることに特徴があ
り、好ましくはブロック絶縁膜２２４のエッジ部が厚く
なっていることが望ましい。
【０２７５】本メモリセルでは、半導体基板２１６中の
上部には図示しない低濃度不純物領域であるウエルが形
成されている。半導体基板２１６上に例えば膜厚が１〜
１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜等か
らトンネル絶縁膜２２２が形成されている。さらに、こ
のトンネル絶縁膜２２２上には、膜厚が例えば３〜３０
ｎｍ程度のシリコン窒化膜、シリコン酸窒化膜、Ｔａ2
Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデータ保持
絶縁膜２２３が形成されている。
上部には図示しない低濃度不純物領域であるウエルが形
成されている。半導体基板２１６上に例えば膜厚が１〜
１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜等か
らトンネル絶縁膜２２２が形成されている。さらに、こ
のトンネル絶縁膜２２２上には、膜厚が例えば３〜３０
ｎｍ程度のシリコン窒化膜、シリコン酸窒化膜、Ｔａ2
Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデータ保持
絶縁膜２２３が形成されている。
【０２７６】さらにこのデータ保持絶縁膜２２３の上に
は、膜厚が例えば１〜１５ｎｍ程度のシリコン酸化膜や
シリコン酸窒化膜等でブロック絶縁膜２２４が形成され
ている。このブロック絶縁膜２２４の上には、例えばポ
リシリコンやＷＳｉ（タングステンシリサイド）とポリ
シリコンとのスタック構造、又は、ＮｉＳｉ，ＭＯＳ
ｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構
造、金属とポリシリコンのスタック構造、又はシリコン
の金属化合物や金属の単層構造からなるゲート電極１６
６が１０ｎｍから５００ｎｍの厚さで形成されている。
ここで、素子分離領域２２７の端に接する半導体基板２
１６中には、ソース不純物領域２１７、ドレイン不純物
領域２１８が形成されている。このソース不純物領域２
１７、ドレイン不純物領域２１８は、トンネル絶縁膜２
２２の端の下方の素子分離領域２２７下に形成されてい
る。
は、膜厚が例えば１〜１５ｎｍ程度のシリコン酸化膜や
シリコン酸窒化膜等でブロック絶縁膜２２４が形成され
ている。このブロック絶縁膜２２４の上には、例えばポ
リシリコンやＷＳｉ（タングステンシリサイド）とポリ
シリコンとのスタック構造、又は、ＮｉＳｉ，ＭＯＳ
ｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構
造、金属とポリシリコンのスタック構造、又はシリコン
の金属化合物や金属の単層構造からなるゲート電極１６
６が１０ｎｍから５００ｎｍの厚さで形成されている。
ここで、素子分離領域２２７の端に接する半導体基板２
１６中には、ソース不純物領域２１７、ドレイン不純物
領域２１８が形成されている。このソース不純物領域２
１７、ドレイン不純物領域２１８は、トンネル絶縁膜２
２２の端の下方の素子分離領域２２７下に形成されてい
る。
【０２７７】不揮発性メモリの読み出し動作においては
ゲート電極に読み出し電圧Ｖｒｅｆが加えられるが、読
み出し動作を繰り返すのに伴い、Ｖｒｅｆにより作られ
た電界によって消去状態のセルの閾値が上昇し、書き込
み状態のセルとの閾値マージンが減少するリードディス
ターブという問題がある。
ゲート電極に読み出し電圧Ｖｒｅｆが加えられるが、読
み出し動作を繰り返すのに伴い、Ｖｒｅｆにより作られ
た電界によって消去状態のセルの閾値が上昇し、書き込
み状態のセルとの閾値マージンが減少するリードディス
ターブという問題がある。
【０２７８】本実施の形態ではゲート電極２２０のエッ
ジ部２２６，２２８で、ゲート絶縁膜２２２，２２４が
厚膜化しているために、Ｖｒｅｆが作る電界がエッジ部
２２６，２２８で弱められる。このためにチャネル中央
部と比較してエッジ部２２６，２２８でリードディスタ
ーブによる閾値変動が抑制される。これは、図７７
（Ｂ）、（Ｃ）で示すようにメモリセルを領域、、
及び領域、、に分割した場合に、領域、と
領域、の閾値変動が小さくなることを示している。
特にソース、ドレイン間電流が流れる方向である図７７
（Ａ）の“Ｙ−Ｚ”線方向と平行な２辺（素子分離端）
における閾値変動が小さくなることの効果が大きい。
ジ部２２６，２２８で、ゲート絶縁膜２２２，２２４が
厚膜化しているために、Ｖｒｅｆが作る電界がエッジ部
２２６，２２８で弱められる。このためにチャネル中央
部と比較してエッジ部２２６，２２８でリードディスタ
ーブによる閾値変動が抑制される。これは、図７７
（Ｂ）、（Ｃ）で示すようにメモリセルを領域、、
及び領域、、に分割した場合に、領域、と
領域、の閾値変動が小さくなることを示している。
特にソース、ドレイン間電流が流れる方向である図７７
（Ａ）の“Ｙ−Ｚ”線方向と平行な２辺（素子分離端）
における閾値変動が小さくなることの効果が大きい。
【０２７９】このことを図７８（Ａ）、（Ｂ）、（Ｃ）
で説明する。図７８（Ａ）には、図７７（Ｂ）の断面に
相当するトランジスタの回路図を示し、図７８（Ｂ）に
は、図７７（Ｃ）の断面に相当するトランジスタの回路
図を示し、図７８（Ｃ）には横軸にゲート電圧、縦軸に
ドレイン電流を表し、データ保持絶縁膜の状態ごとの電
流―電圧特性の変化を示す。図７８（Ａ）に示される回
路図では、ゲートが共通に接続された３つのトランジス
タ、、がソース、ドレイン間で並列に接続された
構成が示される。このトランジスタ、、は、図７
７（Ｂ）におけるメモリセルトランジスタ、、の
領域にそれぞれが対応している。また、図７８（Ｂ）に
示される回路図では、ゲートが共通に接続された３つの
トランジスタ、、がソース、ドレイン間で直列に
接続された構成が示される。このトランジスタ、、
は、図７７（Ｃ）におけるメモリセルトランジスタ
、、の領域にそれぞれが対応している。
で説明する。図７８（Ａ）には、図７７（Ｂ）の断面に
相当するトランジスタの回路図を示し、図７８（Ｂ）に
は、図７７（Ｃ）の断面に相当するトランジスタの回路
図を示し、図７８（Ｃ）には横軸にゲート電圧、縦軸に
ドレイン電流を表し、データ保持絶縁膜の状態ごとの電
流―電圧特性の変化を示す。図７８（Ａ）に示される回
路図では、ゲートが共通に接続された３つのトランジス
タ、、がソース、ドレイン間で並列に接続された
構成が示される。このトランジスタ、、は、図７
７（Ｂ）におけるメモリセルトランジスタ、、の
領域にそれぞれが対応している。また、図７８（Ｂ）に
示される回路図では、ゲートが共通に接続された３つの
トランジスタ、、がソース、ドレイン間で直列に
接続された構成が示される。このトランジスタ、、
は、図７７（Ｃ）におけるメモリセルトランジスタ
、、の領域にそれぞれが対応している。
【０２８０】図７８（Ｃ）はメモリセルのドレイン電流
Ｉｄ−ゲート電圧特性Ｖｇ特性を示している。消去状態
のメモリセルは読み出し時のＶｒｅｆストレスによって
閾値が上昇するが、エッジ部、では電界が弱められ
ているために中央部に比べて、閾値変動が小さい。Ｍ
ＯＮＯＳ型メモリのように電荷蓄積層として絶縁膜を用
いたメモリでは、トラップされた電荷が絶縁膜中をほと
んど移動しないので、エッジ部の閾値は中央部と
比較して低いままに保たれる。図７８（Ａ）に示すよう
に領域、、はソース-ドレイン間に並列に配置さ
れているので、メモリセルの閾値は、より閾値の低い領
域、によって決定される。このためエッジ部の電界
を弱めて、の閾値変動を抑制することにより、メモ
リセルの閾値変動を抑制することが可能となる。
Ｉｄ−ゲート電圧特性Ｖｇ特性を示している。消去状態
のメモリセルは読み出し時のＶｒｅｆストレスによって
閾値が上昇するが、エッジ部、では電界が弱められ
ているために中央部に比べて、閾値変動が小さい。Ｍ
ＯＮＯＳ型メモリのように電荷蓄積層として絶縁膜を用
いたメモリでは、トラップされた電荷が絶縁膜中をほと
んど移動しないので、エッジ部の閾値は中央部と
比較して低いままに保たれる。図７８（Ａ）に示すよう
に領域、、はソース-ドレイン間に並列に配置さ
れているので、メモリセルの閾値は、より閾値の低い領
域、によって決定される。このためエッジ部の電界
を弱めて、の閾値変動を抑制することにより、メモ
リセルの閾値変動を抑制することが可能となる。
【０２８１】本実施の形態の半導体装置の消去動作、書
き込み動作及び読み出し動作は第４の実施の形態の半導
体装置と同様である。
き込み動作及び読み出し動作は第４の実施の形態の半導
体装置と同様である。
【０２８２】次に、図７７（Ｃ）に示される断面の拡大
図を図７９に示す。
図を図７９に示す。
【０２８３】第１ゲート電極２３０と素子分離領域２１
５の間には、ポリシリコン側壁絶縁膜２３１が形成され
ている。さらにこのポリシリコン側壁絶縁膜２３１と素
子分離絶縁膜２１５との間には、ゲート側壁絶縁膜２３
２が形成されている。このゲート側壁絶縁膜２３２は、
データ保持絶縁膜２２３の側面にまで延びて形成されて
いる。また、第２ゲート電極２３３が第１ゲート電極２
３０上に形成されていて、ポリシリコン側壁酸化膜２３
１、ゲート側壁絶縁膜２３２及び素子分離領域２１５に
接する端部２３４では、第２ゲート電極２３３が半導体
基板２１６方向へ張り出している。このように、データ
保持絶縁膜２２３は第１ゲート電極２３０よりもポリシ
リコン側壁酸化膜２３１の厚さ分、素子分離領域２１５
方向に突き出している。また、ブロック絶縁膜２２４は
第１ゲート電極２３０の端部下で、他の部分よりもその
厚さが厚く形成されている。
５の間には、ポリシリコン側壁絶縁膜２３１が形成され
ている。さらにこのポリシリコン側壁絶縁膜２３１と素
子分離絶縁膜２１５との間には、ゲート側壁絶縁膜２３
２が形成されている。このゲート側壁絶縁膜２３２は、
データ保持絶縁膜２２３の側面にまで延びて形成されて
いる。また、第２ゲート電極２３３が第１ゲート電極２
３０上に形成されていて、ポリシリコン側壁酸化膜２３
１、ゲート側壁絶縁膜２３２及び素子分離領域２１５に
接する端部２３４では、第２ゲート電極２３３が半導体
基板２１６方向へ張り出している。このように、データ
保持絶縁膜２２３は第１ゲート電極２３０よりもポリシ
リコン側壁酸化膜２３１の厚さ分、素子分離領域２１５
方向に突き出している。また、ブロック絶縁膜２２４は
第１ゲート電極２３０の端部下で、他の部分よりもその
厚さが厚く形成されている。
【０２８４】また、トンネル絶縁膜２２２に接続して、
素子分離側壁絶縁膜２３５が素子分離領域２１５と半導
体基板２１６との間に形成されている。さらにデータ保
持絶縁膜２２３の端部の下方には、ドレイン不純物領域
２１７が形成されている。
素子分離側壁絶縁膜２３５が素子分離領域２１５と半導
体基板２１６との間に形成されている。さらにデータ保
持絶縁膜２２３の端部の下方には、ドレイン不純物領域
２１７が形成されている。
【０２８５】図７９に示された構造では、データ保持絶
縁膜２２３の端部が、第１ゲート電極２３０に対して突
き出しているが、必ずしも第１ゲート電極２３０に対し
て突き出している必要はない。すなわち、図７７
（Ｂ）、（Ｃ）に示されるように、ゲート電極に側壁絶
縁膜を形成せず、データ保持絶縁膜２２３の端部がゲー
ト電極２２０に対して突き出さないように構成できる。
また、本実施の形態ではメモリセルトランジスタのゲー
ト電極の端部の下方の４辺全てにおいてブロック絶縁膜
が厚く形成されているが、４辺のうち少なくとも１辺、
好ましくは、ソース、ドレイン間電流の流れる方向と平
行な２辺の端部で、ゲート絶縁膜、好ましくはブロック
絶縁膜が厚く形成されていればよい。
縁膜２２３の端部が、第１ゲート電極２３０に対して突
き出しているが、必ずしも第１ゲート電極２３０に対し
て突き出している必要はない。すなわち、図７７
（Ｂ）、（Ｃ）に示されるように、ゲート電極に側壁絶
縁膜を形成せず、データ保持絶縁膜２２３の端部がゲー
ト電極２２０に対して突き出さないように構成できる。
また、本実施の形態ではメモリセルトランジスタのゲー
ト電極の端部の下方の４辺全てにおいてブロック絶縁膜
が厚く形成されているが、４辺のうち少なくとも１辺、
好ましくは、ソース、ドレイン間電流の流れる方向と平
行な２辺の端部で、ゲート絶縁膜、好ましくはブロック
絶縁膜が厚く形成されていればよい。
【０２８６】このように、本実施の形態の半導体装置に
よれば、ゲート電極エッジ部下方においてゲート絶縁
膜、特にブロック絶縁膜が厚膜化しているためにデータ
読み出し時にゲート絶縁膜に加わる電界をゲート電極の
エッジ部において低下させることができるのでリードデ
ィスターブ特性が向上する。とりわけ、ソース、ドレイ
ン間電流の流れる方向（図７７（Ａ）における“Ｙ−
Ｚ”線方向）と平行な２辺（ゲートエッジを定義する２
辺）、すなわち、図７７（Ｂ）に示される断面で、ゲー
ト絶縁膜端部が厚膜化していることの効果が大きい。
よれば、ゲート電極エッジ部下方においてゲート絶縁
膜、特にブロック絶縁膜が厚膜化しているためにデータ
読み出し時にゲート絶縁膜に加わる電界をゲート電極の
エッジ部において低下させることができるのでリードデ
ィスターブ特性が向上する。とりわけ、ソース、ドレイ
ン間電流の流れる方向（図７７（Ａ）における“Ｙ−
Ｚ”線方向）と平行な２辺（ゲートエッジを定義する２
辺）、すなわち、図７７（Ｂ）に示される断面で、ゲー
ト絶縁膜端部が厚膜化していることの効果が大きい。
【０２８７】次に図８０乃至図８８を用いて、本実施の
形態の半導体装置の製造方法の一例を説明する。
形態の半導体装置の製造方法の一例を説明する。
【０２８８】図８０乃至図８８においては、それぞれ各
図の（Ａ）図が図７７（Ａ）における“Ｙ−Ｚ”線上で
の断面、（Ｂ）図が図７７（Ａ）における“Ｗ−Ｘ”線
上での断面に相当している。
図の（Ａ）図が図７７（Ａ）における“Ｙ−Ｚ”線上で
の断面、（Ｂ）図が図７７（Ａ）における“Ｗ−Ｘ”線
上での断面に相当している。
【０２８９】まず、半導体基板２１６上に犠牲酸化膜
（図示せず）を形成した後、チャネル不純物やウエル不
純物の注入を行い、犠牲酸化膜を剥離する。
（図示せず）を形成した後、チャネル不純物やウエル不
純物の注入を行い、犠牲酸化膜を剥離する。
【０２９０】次に、図８０（Ａ）及び図８０（Ｂ）に示
されるように、半導体基板２１６上に例えば１〜１５ｎ
ｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等の
トンネル絶縁膜２２２、例えば３〜３０ｎｍ程度の厚さ
のシリコン窒化膜やシリコン酸窒化膜、Ｔａ2Ｏ5、Ｔｉ
Ｏ2、Ａｌ2Ｏ3等の絶縁膜により、データ保持絶縁膜２
２３を順次形成する。さらに例えば１〜１５ｎｍ程度の
厚さのシリコン酸化膜やシリコン酸窒化膜等により、ブ
ロック絶縁膜２２４を形成する。さらにその上に、例え
ばポリシリコン等により、第１ゲート電極２３０を１０
〜１００ｎｍ程度の厚さで堆積する。さらにシリコン窒
化膜等の絶縁膜を１０〜２００ｎｍ程度の厚さで堆積し
てマスク材２４０を形成する。
されるように、半導体基板２１６上に例えば１〜１５ｎ
ｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等の
トンネル絶縁膜２２２、例えば３〜３０ｎｍ程度の厚さ
のシリコン窒化膜やシリコン酸窒化膜、Ｔａ2Ｏ5、Ｔｉ
Ｏ2、Ａｌ2Ｏ3等の絶縁膜により、データ保持絶縁膜２
２３を順次形成する。さらに例えば１〜１５ｎｍ程度の
厚さのシリコン酸化膜やシリコン酸窒化膜等により、ブ
ロック絶縁膜２２４を形成する。さらにその上に、例え
ばポリシリコン等により、第１ゲート電極２３０を１０
〜１００ｎｍ程度の厚さで堆積する。さらにシリコン窒
化膜等の絶縁膜を１０〜２００ｎｍ程度の厚さで堆積し
てマスク材２４０を形成する。
【０２９１】次に、図８１（Ａ）に示される工程におい
て、フォトリソグラフィーによって素子分離領域のパタ
ーンニングを行った後、マスク材２４０、第１ゲート電
極２３０、ブロック絶縁膜２２４、データ保持絶縁膜２
２３及びトンネル絶縁膜２３２を異方性エッチングによ
り加工する。なお、図８１（Ｂ）に示される断面では、
エッチングは行なわれない。
て、フォトリソグラフィーによって素子分離領域のパタ
ーンニングを行った後、マスク材２４０、第１ゲート電
極２３０、ブロック絶縁膜２２４、データ保持絶縁膜２
２３及びトンネル絶縁膜２３２を異方性エッチングによ
り加工する。なお、図８１（Ｂ）に示される断面では、
エッチングは行なわれない。
【０２９２】次に、図８２（Ａ）に示されるように、マ
スク材２４０をマスクに半導体基板２１６中に拡散層不
純物を注入して、ソース、ドレイン不純物領域２１７、
２１８を形成する。続いて、第１ゲート電極２３０を酸
化する。このとき酸化剤がゲート電極エッジに入り込み
ブロック絶縁膜２２４がエッジ部で厚膜化するように酸
化条件を調整する。なお、この工程において、図８２
（Ｂ）に示される断面では、不純物注入や酸化は行なわ
れない。
スク材２４０をマスクに半導体基板２１６中に拡散層不
純物を注入して、ソース、ドレイン不純物領域２１７、
２１８を形成する。続いて、第１ゲート電極２３０を酸
化する。このとき酸化剤がゲート電極エッジに入り込み
ブロック絶縁膜２２４がエッジ部で厚膜化するように酸
化条件を調整する。なお、この工程において、図８２
（Ｂ）に示される断面では、不純物注入や酸化は行なわ
れない。
【０２９３】ここで、メモリセルのゲート幅をＬWとす
ると、バーズビークによって厚膜化しないブロック絶縁
膜を残し、均一な書き込み消去状態を実現する必要があ
る。このため、バーズビークの進入長はＬWの１／２以
下である必要がある。この進入長を得る酸化膜厚は、ゲ
ート電極側壁部の酸化膜厚増分をＬWの１／４より小さ
くする必要がある。
ると、バーズビークによって厚膜化しないブロック絶縁
膜を残し、均一な書き込み消去状態を実現する必要があ
る。このため、バーズビークの進入長はＬWの１／２以
下である必要がある。この進入長を得る酸化膜厚は、ゲ
ート電極側壁部の酸化膜厚増分をＬWの１／４より小さ
くする必要がある。
【０２９４】よって、ＬWを０．２μｍ以下に微細化し
た場合、酸化膜厚増分を５０ｎｍより小さくする必要が
ある。一方、側壁酸化量が２０ｎｍ以下の場合、酸化膜
厚増分は、側壁酸化量の１／４程度である。ここで、素
子分離膜形成のダメージ領域を回避するために２ｎｍ以
上の側壁酸化が必要であり、端部で厚膜化する酸化膜厚
増分は。０．６ｎｍ以上５０ｎｍ以下の範囲内にするこ
とが望ましい。
た場合、酸化膜厚増分を５０ｎｍより小さくする必要が
ある。一方、側壁酸化量が２０ｎｍ以下の場合、酸化膜
厚増分は、側壁酸化量の１／４程度である。ここで、素
子分離膜形成のダメージ領域を回避するために２ｎｍ以
上の側壁酸化が必要であり、端部で厚膜化する酸化膜厚
増分は。０．６ｎｍ以上５０ｎｍ以下の範囲内にするこ
とが望ましい。
【０２９５】次に、図８３（Ａ）に示されるようにシリ
コン酸化膜等の絶縁膜を例えば５〜５０ｎｍ程度の厚さ
で堆積した後、異方性エッチングによってエッチバック
し、ゲート側壁絶縁膜２４２を形成し、これをマスクと
して半導体基板２６１を異方性エッチングにより加工
し、素子分離溝２２７を形成する。ここで、形成される
素子分離溝２２７の深さは例えば約５０ｎｍ〜３００ｎ
ｍ程度である。なお、図８３（Ｂ）に示される断面で
は、素子分離溝は形成されない。このようにゲート側壁
絶縁膜２４２を形成することで、チャネル端にソース、
ドレイン不純物領域２１７，２１８を残すことができ
る。この残されたソース、ドレイン不純物領域２１７，
２１８の幅は、残されたゲート側壁絶縁膜２４２の幅に
対応して制御できる。
コン酸化膜等の絶縁膜を例えば５〜５０ｎｍ程度の厚さ
で堆積した後、異方性エッチングによってエッチバック
し、ゲート側壁絶縁膜２４２を形成し、これをマスクと
して半導体基板２６１を異方性エッチングにより加工
し、素子分離溝２２７を形成する。ここで、形成される
素子分離溝２２７の深さは例えば約５０ｎｍ〜３００ｎ
ｍ程度である。なお、図８３（Ｂ）に示される断面で
は、素子分離溝は形成されない。このようにゲート側壁
絶縁膜２４２を形成することで、チャネル端にソース、
ドレイン不純物領域２１７，２１８を残すことができ
る。この残されたソース、ドレイン不純物領域２１７，
２１８の幅は、残されたゲート側壁絶縁膜２４２の幅に
対応して制御できる。
【０２９６】次に、必要に応じてエッチングダメージ回
復のための熱処理を行った後、図８４（Ａ）に示される
ように、素子分離溝２２７をＨＤＰ−ＳｉＯ２やＴＥＯ
Ｓなどのシリコン酸化膜などの堆積方法で、シリコン酸
化膜等の絶縁膜で埋め込み、ＣＭＰ法によって平坦化し
た後、ＣＭＰ法のストッパであるマスク材２４０をウェ
ットエッチングにより除去する。また、図８４（Ｂ）に
示される断面においては、マスク材２４０を除去して、
第１ゲート電極２３０の上表面を露出させる。
復のための熱処理を行った後、図８４（Ａ）に示される
ように、素子分離溝２２７をＨＤＰ−ＳｉＯ２やＴＥＯ
Ｓなどのシリコン酸化膜などの堆積方法で、シリコン酸
化膜等の絶縁膜で埋め込み、ＣＭＰ法によって平坦化し
た後、ＣＭＰ法のストッパであるマスク材２４０をウェ
ットエッチングにより除去する。また、図８４（Ｂ）に
示される断面においては、マスク材２４０を除去して、
第１ゲート電極２３０の上表面を露出させる。
【０２９７】次に、図８５に示されるように、例えばポ
リシリコンやＷＳｉとポリシリコンとのスタック構造、
または、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポ
リシリコンのスタック構造、金属とポリシリコンのスタ
ック構造、またはシリコンの金属化合物や金属の単層構
造からなる第２ゲート電極２３３を堆積し、第1ゲート
電極２３０と合わせて、メモリセルのゲート電極２２０
とする。
リシリコンやＷＳｉとポリシリコンとのスタック構造、
または、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポ
リシリコンのスタック構造、金属とポリシリコンのスタ
ック構造、またはシリコンの金属化合物や金属の単層構
造からなる第２ゲート電極２３３を堆積し、第1ゲート
電極２３０と合わせて、メモリセルのゲート電極２２０
とする。
【０２９８】次に、図８６（Ｂ）に示されるようにフォ
トリソグラフィーによってゲートのパターンを形成し、
異方性エッチングによってゲート電極２２０をエッチン
グする。この際、通常の場合、ブロック絶縁膜２２４は
わずかにエッチングされるが、データ保持絶縁膜２２３
はエッチングしないようにする。さらに、必要に応じて
エッチングダメージ回復のための熱処理を行ってもよ
い。また、この工程の後に、例えば、２ｎｍから２０ｎ
ｍの範囲で、第１ゲート電極を酸化することによって、
ダメージ回復を行っても良い。なお、図８６（Ａ）に示
される断面においては、ゲート電極２２０はエッチング
されない。
トリソグラフィーによってゲートのパターンを形成し、
異方性エッチングによってゲート電極２２０をエッチン
グする。この際、通常の場合、ブロック絶縁膜２２４は
わずかにエッチングされるが、データ保持絶縁膜２２３
はエッチングしないようにする。さらに、必要に応じて
エッチングダメージ回復のための熱処理を行ってもよ
い。また、この工程の後に、例えば、２ｎｍから２０ｎ
ｍの範囲で、第１ゲート電極を酸化することによって、
ダメージ回復を行っても良い。なお、図８６（Ａ）に示
される断面においては、ゲート電極２２０はエッチング
されない。
【０２９９】次に、図８７（Ｂ）に示されるように、ゲ
ート電極２２０を酸化してゲート側壁絶縁膜２４１を形
成する。このとき酸化剤がゲート電極２２０のエッジに
入り込みブロック絶縁膜２２４がエッジ部で厚膜化する
ように酸化条件を調整する。ここで、メモリセルのゲー
ト幅をＬWとすると、バーズビークによって厚膜化しな
いブロック絶縁膜２２４を残し、均一な書き込み消去状
態を実現する必要がある。このため、バーズビークの進
入長はＬWの１／２以下である必要がある。この進入長
を得るブロック絶縁膜２２４の酸化膜厚は、ゲート電極
２２０の側壁部の酸化膜厚増分をＬWの１／４より小さ
くする必要がある。
ート電極２２０を酸化してゲート側壁絶縁膜２４１を形
成する。このとき酸化剤がゲート電極２２０のエッジに
入り込みブロック絶縁膜２２４がエッジ部で厚膜化する
ように酸化条件を調整する。ここで、メモリセルのゲー
ト幅をＬWとすると、バーズビークによって厚膜化しな
いブロック絶縁膜２２４を残し、均一な書き込み消去状
態を実現する必要がある。このため、バーズビークの進
入長はＬWの１／２以下である必要がある。この進入長
を得るブロック絶縁膜２２４の酸化膜厚は、ゲート電極
２２０の側壁部の酸化膜厚増分をＬWの１／４より小さ
くする必要がある。
【０３００】よって、ＬWを０．２μｍ以下に微細化し
た場合、酸化膜厚増分を５０ｎｍより小さくする必要が
ある。一方、側壁酸化量が２０ｎｍ以下の場合、酸化膜
厚増分は、側壁酸化量の１／４程度である。ここで、素
子分離膜形成のダメージ領域を回避するために２ｎｍ以
上の側壁酸化が必要であり、端部で厚膜化する酸化膜厚
増分は。０．６ｎｍ以上５０ｎｍ以下の範囲内にするこ
とが望ましい。なお、図８７（Ａ）に示される断面で
は、ゲート側壁絶縁膜２４１は形成されない。
た場合、酸化膜厚増分を５０ｎｍより小さくする必要が
ある。一方、側壁酸化量が２０ｎｍ以下の場合、酸化膜
厚増分は、側壁酸化量の１／４程度である。ここで、素
子分離膜形成のダメージ領域を回避するために２ｎｍ以
上の側壁酸化が必要であり、端部で厚膜化する酸化膜厚
増分は。０．６ｎｍ以上５０ｎｍ以下の範囲内にするこ
とが望ましい。なお、図８７（Ａ）に示される断面で
は、ゲート側壁絶縁膜２４１は形成されない。
【０３０１】次に、図８８（Ｂ）に示されるように、ゲ
ート電極２２０及びゲート側壁絶縁膜２４１をマスクと
して、ゲート電極２２０下方以外の領域の半導体基板２
１６上のブロック絶縁膜２２４、データ保持絶縁膜２２
３、及びトンネル絶縁膜２２２をエッチングする。次
に、層間絶縁膜２１５を露出表面上に堆積し、層間絶縁
膜２１５中にコンタクトプラグ２２１を形成し、メタル
配線（図示せず）等を形成する工程を経て不揮発性メモ
リセルを完成させる。
ート電極２２０及びゲート側壁絶縁膜２４１をマスクと
して、ゲート電極２２０下方以外の領域の半導体基板２
１６上のブロック絶縁膜２２４、データ保持絶縁膜２２
３、及びトンネル絶縁膜２２２をエッチングする。次
に、層間絶縁膜２１５を露出表面上に堆積し、層間絶縁
膜２１５中にコンタクトプラグ２２１を形成し、メタル
配線（図示せず）等を形成する工程を経て不揮発性メモ
リセルを完成させる。
【０３０２】本実施の形態の半導体装置の製造方法によ
れば、第５の実施の形態同様の半導体装置の製造方法の
効果を得ることができる。
れば、第５の実施の形態同様の半導体装置の製造方法の
効果を得ることができる。
【０３０３】（第６の実施の形態の変形例）本変形例で
は、図８９に示されるようにバーチャルグラウンドアレ
イセル構造を実現する。図８９は、図７７（Ｃ）に示さ
れる断面に対応した構造を拡大して示している。ここで
は、第６の実施の形態と異なり、素子分離領域１９０を
設けておらず、代わりに例えばＰ型高濃度不純物領域２
４５が半導体基板２１６中に設けられている。このＰ型
高濃度不純物領域２４５に隣接して、半導体基板２１０
中にソース拡散層２１７が形成されている。また、Ｐ型
高濃度不純物領域２４５上には、シリコン酸化膜２４６
を介して層間絶縁膜２１５が形成されている。半導体基
板２１６上には、トンネル絶縁膜２２２が形成されてい
る。このトンネル絶縁膜２２２及びこのトンネル絶縁膜
２２２に接するシリコン酸化膜２４６上の一部には、デ
ータ保持絶縁膜２２３が形成されている。このデータ保
持絶縁膜２２３上には、ブロック絶縁膜２２４が形成さ
れている。このブロック絶縁膜２２４上には、第１ゲー
ト電極２３０及び第２ゲート電極２３３が積層されてい
る。
は、図８９に示されるようにバーチャルグラウンドアレ
イセル構造を実現する。図８９は、図７７（Ｃ）に示さ
れる断面に対応した構造を拡大して示している。ここで
は、第６の実施の形態と異なり、素子分離領域１９０を
設けておらず、代わりに例えばＰ型高濃度不純物領域２
４５が半導体基板２１６中に設けられている。このＰ型
高濃度不純物領域２４５に隣接して、半導体基板２１０
中にソース拡散層２１７が形成されている。また、Ｐ型
高濃度不純物領域２４５上には、シリコン酸化膜２４６
を介して層間絶縁膜２１５が形成されている。半導体基
板２１６上には、トンネル絶縁膜２２２が形成されてい
る。このトンネル絶縁膜２２２及びこのトンネル絶縁膜
２２２に接するシリコン酸化膜２４６上の一部には、デ
ータ保持絶縁膜２２３が形成されている。このデータ保
持絶縁膜２２３上には、ブロック絶縁膜２２４が形成さ
れている。このブロック絶縁膜２２４上には、第１ゲー
ト電極２３０及び第２ゲート電極２３３が積層されてい
る。
【０３０４】この第１ゲート電極２３０及び第２ゲート
電極２３３の側壁には、ゲート電極側壁絶縁膜２３２が
形成されて、第１ゲート電極２３０のエッジ部下で、ゲ
ート電極側壁絶縁膜２３２とブロック絶縁膜２２４を合
わせた厚さがエッジ部以外におけるブロック絶縁膜２２
４の厚さよりも厚く形成されている。また、第１ゲート
電極２３０のエッジよりもデータ保持絶縁膜２２３は、
図８９中で左右方向に突き出して形成されている。
電極２３３の側壁には、ゲート電極側壁絶縁膜２３２が
形成されて、第１ゲート電極２３０のエッジ部下で、ゲ
ート電極側壁絶縁膜２３２とブロック絶縁膜２２４を合
わせた厚さがエッジ部以外におけるブロック絶縁膜２２
４の厚さよりも厚く形成されている。また、第１ゲート
電極２３０のエッジよりもデータ保持絶縁膜２２３は、
図８９中で左右方向に突き出して形成されている。
【０３０５】この半導体装置の製造方法は、第６の実施
の形態の半導体装置の製造方法において、図８３（Ａ）
に示される半導体基板をエッチングする工程は、バーチ
ャルグラウンドアレイセル構造を実現するためには、必
ずしも必要ではなく、半導体基板２１６の表面からマス
ク材２４０の高さまで絶縁膜を埋め込むプロセスで代用
できる。
の形態の半導体装置の製造方法において、図８３（Ａ）
に示される半導体基板をエッチングする工程は、バーチ
ャルグラウンドアレイセル構造を実現するためには、必
ずしも必要ではなく、半導体基板２１６の表面からマス
ク材２４０の高さまで絶縁膜を埋め込むプロセスで代用
できる。
【０３０６】その後、さらに、図８３（Ａ）に示される
工程に替えて、図８９に示されるように、隣接する第２
のゲート電極間の素子分離を良好とするために,例え
ば、ボロンやインジウムからなるＰ型不純物を１０11ｃ
ｍ-2から１０14ｃｍ-2の範囲で注入してもよい。この
際、ソース及びドレイン電極部分は、素子分離膜又は側
壁絶縁膜が上部にもあらかじめ形成されているので、Ｐ
型不純物のイオンが素子分離膜で止まるように制限する
ことにより、Ｎ型ソース及びドレイン電極にはＰ型不純
物の混入を行わないように制限できる。このＰ型不純物
のイオン注入エネルギーとしては、１ｅＶから１００ｅ
Ｖの範囲とする。また、この際、Ｐ型不純物注入イオン
の電荷蓄積膜に導入されるダメージをゲート電極側壁絶
縁膜によって分離することができ、より高信頼性のメモ
リセルを実現できる。
工程に替えて、図８９に示されるように、隣接する第２
のゲート電極間の素子分離を良好とするために,例え
ば、ボロンやインジウムからなるＰ型不純物を１０11ｃ
ｍ-2から１０14ｃｍ-2の範囲で注入してもよい。この
際、ソース及びドレイン電極部分は、素子分離膜又は側
壁絶縁膜が上部にもあらかじめ形成されているので、Ｐ
型不純物のイオンが素子分離膜で止まるように制限する
ことにより、Ｎ型ソース及びドレイン電極にはＰ型不純
物の混入を行わないように制限できる。このＰ型不純物
のイオン注入エネルギーとしては、１ｅＶから１００ｅ
Ｖの範囲とする。また、この際、Ｐ型不純物注入イオン
の電荷蓄積膜に導入されるダメージをゲート電極側壁絶
縁膜によって分離することができ、より高信頼性のメモ
リセルを実現できる。
【０３０７】このような形状のバーチャルグラウンドア
レイセルでは、絶縁物埋め込みによる素子分離領域に替
えて、Ｐプラス拡散層又はＮプラス拡散層を形成し、そ
れぞれが素子分離の役割を果たしている。ここでは、Ｎ
プラス拡散層がビット線になったり、ソース線になった
りして固定されていない。
レイセルでは、絶縁物埋め込みによる素子分離領域に替
えて、Ｐプラス拡散層又はＮプラス拡散層を形成し、そ
れぞれが素子分離の役割を果たしている。ここでは、Ｎ
プラス拡散層がビット線になったり、ソース線になった
りして固定されていない。
【０３０８】本変形例は、第６の実施の形態と同様の効
果を有し、さらに、隣接するゲート電極間の素子分離を
良好とするために、例えば、ボロンやインジウムからな
るＰ型不純物を添加した場合には、エッジ部分の反転層
形成を抑え、さらに接するメモリセル間のチャネル間の
耐圧ばらつきや電流漏れの問題発生を低減できる。
果を有し、さらに、隣接するゲート電極間の素子分離を
良好とするために、例えば、ボロンやインジウムからな
るＰ型不純物を添加した場合には、エッジ部分の反転層
形成を抑え、さらに接するメモリセル間のチャネル間の
耐圧ばらつきや電流漏れの問題発生を低減できる。
【０３０９】（第７の実施の形態）本実施の形態の半導
体装置の構造を図９０及び図９１に示す。本実施の形態
では先の第３の実施の形態及び第５の実施の形態の特徴
を持つメモリセルで、代表的な不揮発性記憶装置の一種
であるＮＡＮＤ型ＥＥＰＲＯＭを構成している。
体装置の構造を図９０及び図９１に示す。本実施の形態
では先の第３の実施の形態及び第５の実施の形態の特徴
を持つメモリセルで、代表的な不揮発性記憶装置の一種
であるＮＡＮＤ型ＥＥＰＲＯＭを構成している。
【０３１０】ここで、図９０（Ａ）には、ＮＡＮＤ型Ｅ
ＥＰＲＯＭの等価回路図、図９０（Ｂ）には、メモリセ
ルの平面図が示される。ここで、ＮＡＮＤ型ＥＥＰＲＯ
Ｍでは、ソース線コンタクトとビット線コンタクトの間
にゲートにＳＳＬ信号線が入力されたソース選択トラン
ジスタＳ１及びゲートにＧＳＬ信号線が入力されたソー
ス選択トランジスタＳ２を介して、メモリセルトランジ
スタＭ０〜Ｍ１５が直列に配置されていて、１つのＮＡ
ＮＤメモリセルブロックを構成している。各メモリセル
トランジスタのゲート電極（制御ゲート）はデータ選択
線（ワード線）ＷＬ０〜ＷＬ１５に接続されている。ま
た、各メモリセルトランジスタＭ０〜Ｍ１５のバックゲ
ートはウエル電位が与えられている。
ＥＰＲＯＭの等価回路図、図９０（Ｂ）には、メモリセ
ルの平面図が示される。ここで、ＮＡＮＤ型ＥＥＰＲＯ
Ｍでは、ソース線コンタクトとビット線コンタクトの間
にゲートにＳＳＬ信号線が入力されたソース選択トラン
ジスタＳ１及びゲートにＧＳＬ信号線が入力されたソー
ス選択トランジスタＳ２を介して、メモリセルトランジ
スタＭ０〜Ｍ１５が直列に配置されていて、１つのＮＡ
ＮＤメモリセルブロックを構成している。各メモリセル
トランジスタのゲート電極（制御ゲート）はデータ選択
線（ワード線）ＷＬ０〜ＷＬ１５に接続されている。ま
た、各メモリセルトランジスタＭ０〜Ｍ１５のバックゲ
ートはウエル電位が与えられている。
【０３１１】また、図９０（Ｂ）に示されるように、図
中で上下方向に一定間隔を置いて、互いに平行に直線状
に複数本のビット線ＢＬが配置されている。このビット
線ＢＬに直交して、互いに平行に複数のワード線がビッ
ト線の下方に配置されている。各ワード線ＷＬ０〜ＷＬ
１５の間には、ビット線下以外において、素子分離領域
２５０が形成されて、ソース・ドレイン領域２５１が絶
縁分離されている。ビット線ＢＬのＳＳＬ信号線に隣接
したソース・ドレイン領域２５１には、ビット線コンタ
クト２５２が形成されている。また、ビット線ＢＬのＧ
ＳＬ信号線に隣接したソース・ドレイン領域２５１に
は、接地電位が与えられるＳＬコンタクト２５３が接続
されている。
中で上下方向に一定間隔を置いて、互いに平行に直線状
に複数本のビット線ＢＬが配置されている。このビット
線ＢＬに直交して、互いに平行に複数のワード線がビッ
ト線の下方に配置されている。各ワード線ＷＬ０〜ＷＬ
１５の間には、ビット線下以外において、素子分離領域
２５０が形成されて、ソース・ドレイン領域２５１が絶
縁分離されている。ビット線ＢＬのＳＳＬ信号線に隣接
したソース・ドレイン領域２５１には、ビット線コンタ
クト２５２が形成されている。また、ビット線ＢＬのＧ
ＳＬ信号線に隣接したソース・ドレイン領域２５１に
は、接地電位が与えられるＳＬコンタクト２５３が接続
されている。
【０３１２】さらに、図９１（Ａ）には、ワード線に平
行に切ったときのロウ方向のメモリセルの断面図（図９
０（Ｂ）における“III―IV”線上での断面図）、図９
１（Ｂ）には、ワード線に垂直に切ったときのカラム方
向のメモリセルの断面図（図９０（Ｂ）における“I−I
I”線上での断面図）を示す。なお、図９０において
は、１つのＮＡＮＤブロック中のメモリセルトランジス
タの数は１６個であり、また、選択トランジスタはメモ
リセルと異なるＭＯＳ構造をとっているが、１つのＮＡ
ＮＤブロック中のメモリセルの数は１６個に限定され
ず、また、選択トランジスタはメモリセルと同じＭＯＮ
ＯＳ構造をとっていても良い。図９０に示された構造
は、第３の実施の形態と第５の実施の形態の半導体装置
の構造を組み合わせたものである。
行に切ったときのロウ方向のメモリセルの断面図（図９
０（Ｂ）における“III―IV”線上での断面図）、図９
１（Ｂ）には、ワード線に垂直に切ったときのカラム方
向のメモリセルの断面図（図９０（Ｂ）における“I−I
I”線上での断面図）を示す。なお、図９０において
は、１つのＮＡＮＤブロック中のメモリセルトランジス
タの数は１６個であり、また、選択トランジスタはメモ
リセルと異なるＭＯＳ構造をとっているが、１つのＮＡ
ＮＤブロック中のメモリセルの数は１６個に限定され
ず、また、選択トランジスタはメモリセルと同じＭＯＮ
ＯＳ構造をとっていても良い。図９０に示された構造
は、第３の実施の形態と第５の実施の形態の半導体装置
の構造を組み合わせたものである。
【０３１３】図９１（Ａ）に示されるように、本メモリ
セルでは、半導体基板２５５上に、Ｎ型ウエル２５６が
形成され、このＮ型ウエル２５６上には、Ｐ型ウエル２
５７が形成されている。このＰ型ウエル２５７中には、
素子分離溝２５８が設けられ、この素子分離溝２５８中
には、絶縁物が埋めこまれて、複数の素子分離領域２５
９が形成されている。この複数の素子分離領域２５９間
のＰ型ウエル２５７上には、例えば膜厚が１〜１５ｎｍ
程度のシリコン酸化膜やシリコン酸窒化膜等からトンネ
ル絶縁膜２６０が形成されている。さらに、このトンネ
ル絶縁膜２６０上には、膜厚が例えば３〜３０ｎｍ程度
のシリコン窒化膜、シリコン酸窒化膜、Ｔａ2Ｏ5膜、Ｔ
ｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデータ保持膜２６１
が形成されている。
セルでは、半導体基板２５５上に、Ｎ型ウエル２５６が
形成され、このＮ型ウエル２５６上には、Ｐ型ウエル２
５７が形成されている。このＰ型ウエル２５７中には、
素子分離溝２５８が設けられ、この素子分離溝２５８中
には、絶縁物が埋めこまれて、複数の素子分離領域２５
９が形成されている。この複数の素子分離領域２５９間
のＰ型ウエル２５７上には、例えば膜厚が１〜１５ｎｍ
程度のシリコン酸化膜やシリコン酸窒化膜等からトンネ
ル絶縁膜２６０が形成されている。さらに、このトンネ
ル絶縁膜２６０上には、膜厚が例えば３〜３０ｎｍ程度
のシリコン窒化膜、シリコン酸窒化膜、Ｔａ2Ｏ5膜、Ｔ
ｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデータ保持膜２６１
が形成されている。
【０３１４】さらにこのデータ保持膜２６１の上には、
膜厚が例えば１〜１５ｎｍ程度のシリコン酸化膜やシリ
コン酸窒化膜等でブロック絶縁膜２６２が形成されてい
る。このブロック絶縁膜２６２の上には、例えばポリシ
リコンやＷＳｉ（タングステンシリサイド）とポリシリ
コンとのスタック構造、又は、ＮｉＳｉ，ＭＯＳｉ，Ｔ
ｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造、金属
とポリシリコンのスタック構造、又はシリコンの金属化
合物や金属の単層構造からなる第１ゲート電極２６３及
び第２ゲート電極２６４の積層構造からなるワード線Ｗ
Ｌが１０ｎｍから５００ｎｍの厚さで形成されている。
この第２ゲート電極２６４上には、第１層間絶縁膜２６
５が形成されている。この第１層間絶縁膜２６５上方内
には、複数のビット線ＢＬが形成されている。このビッ
ト線ＢＬ及び第１層間絶縁膜２６５上には、第２層間絶
縁膜２６６が形成されている。
膜厚が例えば１〜１５ｎｍ程度のシリコン酸化膜やシリ
コン酸窒化膜等でブロック絶縁膜２６２が形成されてい
る。このブロック絶縁膜２６２の上には、例えばポリシ
リコンやＷＳｉ（タングステンシリサイド）とポリシリ
コンとのスタック構造、又は、ＮｉＳｉ，ＭＯＳｉ，Ｔ
ｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造、金属
とポリシリコンのスタック構造、又はシリコンの金属化
合物や金属の単層構造からなる第１ゲート電極２６３及
び第２ゲート電極２６４の積層構造からなるワード線Ｗ
Ｌが１０ｎｍから５００ｎｍの厚さで形成されている。
この第２ゲート電極２６４上には、第１層間絶縁膜２６
５が形成されている。この第１層間絶縁膜２６５上方内
には、複数のビット線ＢＬが形成されている。このビッ
ト線ＢＬ及び第１層間絶縁膜２６５上には、第２層間絶
縁膜２６６が形成されている。
【０３１５】ここで、データ保持絶縁膜２６１は、その
端部が素子分離領域２５９内に突き出して形成されてい
る。また、ブロック絶縁膜２６２は、素子分離領域２５
９に接する端部で、その厚さが他の部分よりも厚く形成
されている。
端部が素子分離領域２５９内に突き出して形成されてい
る。また、ブロック絶縁膜２６２は、素子分離領域２５
９に接する端部で、その厚さが他の部分よりも厚く形成
されている。
【０３１６】ここで、データ保持絶縁膜２６１の突き出
し長さ及びブロック絶縁膜の厚膜化の程度は、先に説明
した第３の実施の形態及び第５の実施の形態と同様であ
る。
し長さ及びブロック絶縁膜の厚膜化の程度は、先に説明
した第３の実施の形態及び第５の実施の形態と同様であ
る。
【０３１７】図９１（Ｂ）に示される断面においては、
メモリセルトランジスタは、Ｐ型ウエル２５７上に、互
いに分離されて複数形成されたトンネル絶縁膜２６０、
その上のデータ保持絶縁膜２６１、その上のブロック絶
縁膜２６２の上に形成されている。ここで、ゲート電極
周囲には、ゲート電極側壁絶縁膜２６７が形成されてい
る。このゲート電極側壁絶縁膜２６７の幅の分だけ、ブ
ロック絶縁膜２６２の幅は、トンネル絶縁膜２６０及び
データ保持絶縁膜２６１の幅よりも狭く形成されてい
る。各ゲート電極間のＰ型ウエル２５７中の上表面付近
にはソース、ドレイン領域２５１が形成されている。
メモリセルトランジスタは、Ｐ型ウエル２５７上に、互
いに分離されて複数形成されたトンネル絶縁膜２６０、
その上のデータ保持絶縁膜２６１、その上のブロック絶
縁膜２６２の上に形成されている。ここで、ゲート電極
周囲には、ゲート電極側壁絶縁膜２６７が形成されてい
る。このゲート電極側壁絶縁膜２６７の幅の分だけ、ブ
ロック絶縁膜２６２の幅は、トンネル絶縁膜２６０及び
データ保持絶縁膜２６１の幅よりも狭く形成されてい
る。各ゲート電極間のＰ型ウエル２５７中の上表面付近
にはソース、ドレイン領域２５１が形成されている。
【０３１８】メモリセル列の一方の端部の選択トランジ
スタＳ１は、Ｐ型ウエル２５７上に設けられたゲート絶
縁膜２６８上に第１ゲート電極２６９及び第２ゲート電
極２７０の積層構造で形成され、その周囲にはゲート側
壁絶縁膜２７１が形成されている。ゲート絶縁膜２６８
は、第１ゲート電極２６９のエッジ下でその厚さが他の
部分の厚さよりも厚く形成されている。この選択トラン
ジスタＳ１の幅は、メモリセルトランジスタの幅よりも
大きく形成されている。この選択トランジスタＳ１の端
のＰ型ウエル２５７中のソース・ドレイン領域２５１に
は、ビット線コンタクト２５２が接続されている。この
ビット線コンタクト２５２は第１層間絶縁膜２６５中に
設けられて、ビット線ＢＬに接続されている。
スタＳ１は、Ｐ型ウエル２５７上に設けられたゲート絶
縁膜２６８上に第１ゲート電極２６９及び第２ゲート電
極２７０の積層構造で形成され、その周囲にはゲート側
壁絶縁膜２７１が形成されている。ゲート絶縁膜２６８
は、第１ゲート電極２６９のエッジ下でその厚さが他の
部分の厚さよりも厚く形成されている。この選択トラン
ジスタＳ１の幅は、メモリセルトランジスタの幅よりも
大きく形成されている。この選択トランジスタＳ１の端
のＰ型ウエル２５７中のソース・ドレイン領域２５１に
は、ビット線コンタクト２５２が接続されている。この
ビット線コンタクト２５２は第１層間絶縁膜２６５中に
設けられて、ビット線ＢＬに接続されている。
【０３１９】メモリセル列の他方の端部の選択トランジ
スタＳ２は、Ｐ型ウエル２５７上に選択トランジスタＳ
１と同様に形成されている。この選択トランジスタＳ２
の端のＰ型ウエル２５７中のソース・ドレイン領域２５
１には、ソース線コンタクト２５３が接続されている。
このソース線コンタクト２５３は第１層間絶縁膜２６５
中に設けられて、第１層間絶縁膜２６５中に設けられた
ソース線２７２に接続されている。
スタＳ２は、Ｐ型ウエル２５７上に選択トランジスタＳ
１と同様に形成されている。この選択トランジスタＳ２
の端のＰ型ウエル２５７中のソース・ドレイン領域２５
１には、ソース線コンタクト２５３が接続されている。
このソース線コンタクト２５３は第１層間絶縁膜２６５
中に設けられて、第１層間絶縁膜２６５中に設けられた
ソース線２７２に接続されている。
【０３２０】次に、本実施の形態の半導体装置の動作を
説明する。消去動作は例えばゲート電極を０Ｖとした状
態で半導体基板に高電圧（例えば１０〜２５Ｖ）を印加
して、半導体基板から電荷蓄積領域にホールを注入する
ことで行われる。またはソース電位に対してドレイン電
位を負にバイアスしてチャネルで加速されたホットホー
ルを発生させ、さらにゲート電極をソース電位に対して
負にバイアスすることでホットホールを電荷蓄積領域に
注入することで行われる。またはウエル電位に対してソ
ース電位及びドレイン電位を正にバイアスして不純物領
域とウエル間のジャンクションでホットホールを発生さ
せ、さらにゲート電極をウエル電位に対して負にバイア
スすることでホットホールを電荷蓄積領域に注入するこ
とで行われる。
説明する。消去動作は例えばゲート電極を０Ｖとした状
態で半導体基板に高電圧（例えば１０〜２５Ｖ）を印加
して、半導体基板から電荷蓄積領域にホールを注入する
ことで行われる。またはソース電位に対してドレイン電
位を負にバイアスしてチャネルで加速されたホットホー
ルを発生させ、さらにゲート電極をソース電位に対して
負にバイアスすることでホットホールを電荷蓄積領域に
注入することで行われる。またはウエル電位に対してソ
ース電位及びドレイン電位を正にバイアスして不純物領
域とウエル間のジャンクションでホットホールを発生さ
せ、さらにゲート電極をウエル電位に対して負にバイア
スすることでホットホールを電荷蓄積領域に注入するこ
とで行われる。
【０３２１】書き込み動作は例えば半導体基板を０Ｖと
して状態でゲート電極に高電圧（例えば１０〜２５Ｖ）
を印加して、半導体基板からトンネル絶縁膜を介して電
荷が移動し、電荷蓄積領域に電子を注入することで行わ
れる。又はソース電位に対してドレイン電位を正にバイ
アスしてチャネルで加速されたホットエレクトロンを発
生させ、さらにゲート電極をソース電位に対して正にバ
イアスすることでホットエレクトロンを電荷蓄積領域に
注入することで行われる。
して状態でゲート電極に高電圧（例えば１０〜２５Ｖ）
を印加して、半導体基板からトンネル絶縁膜を介して電
荷が移動し、電荷蓄積領域に電子を注入することで行わ
れる。又はソース電位に対してドレイン電位を正にバイ
アスしてチャネルで加速されたホットエレクトロンを発
生させ、さらにゲート電極をソース電位に対して正にバ
イアスすることでホットエレクトロンを電荷蓄積領域に
注入することで行われる。
【０３２２】読み出し動作では、ドレインコンタクトに
接続されたビット線をプリチャージした後にフローティ
ングにし、読み出し選択されたメモリセルのゲート電極
の電圧を読み出し電圧Ｖｒｅｆ、ソース線を０Ｖとし
て、メモリセルに電流が流れるか否かをビット線で検出
することにより行われる。読み出し選択されないメモリ
セルの制御ゲートの電圧を非選択読み出し電圧Ｖｒｅａ
ｄとする。選択トランジスタＳ１、Ｓ２のゲート電圧を
電源電圧Ｖｃｃ、ソース線を０Ｖとする。読み出し選択
されたメモリセルに電流が流れるか否かをビット線ＢＬ
で検出することにより行われる。すなわち、図９２に示
されるように、読み出される選択メモリセルＭ２のゲー
トには、Ｖｒｅｆが与えられ、他の非読み出しメモリセ
ルＭ０，Ｍ１，Ｍ３〜Ｍ１５のゲートには、Ｖｒｅａｄ
が与えられる。また、選択ゲートＳ１，Ｓ２のゲートに
はＶｄｄが与えられる。
接続されたビット線をプリチャージした後にフローティ
ングにし、読み出し選択されたメモリセルのゲート電極
の電圧を読み出し電圧Ｖｒｅｆ、ソース線を０Ｖとし
て、メモリセルに電流が流れるか否かをビット線で検出
することにより行われる。読み出し選択されないメモリ
セルの制御ゲートの電圧を非選択読み出し電圧Ｖｒｅａ
ｄとする。選択トランジスタＳ１、Ｓ２のゲート電圧を
電源電圧Ｖｃｃ、ソース線を０Ｖとする。読み出し選択
されたメモリセルに電流が流れるか否かをビット線ＢＬ
で検出することにより行われる。すなわち、図９２に示
されるように、読み出される選択メモリセルＭ２のゲー
トには、Ｖｒｅｆが与えられ、他の非読み出しメモリセ
ルＭ０，Ｍ１，Ｍ３〜Ｍ１５のゲートには、Ｖｒｅａｄ
が与えられる。また、選択ゲートＳ１，Ｓ２のゲートに
はＶｄｄが与えられる。
【０３２３】すなわち、メモリセルの閾値ＶｔｈがＶｒ
ｅｆよりも大きい、書き込み状態ならばメモリセルはオ
フになるのでビット線はプリチャージ電位を保つ。これ
に対して選択メモリセルの閾値ＶｔｈがＶｒｅｆよりも
小さい消去状態ならばメモリセルはオンするのでビット
線の電位はプリチャージ電位からΔＶだけ低下する。こ
の電位変化をセンスアンプで検知することによってメモ
リセルのデータが読み出される。電荷蓄積絶縁膜中の電
荷量が変化することでメモリセルの閾値電圧が変化し、
これを検出することでデータを読み出すことができる。
ｅｆよりも大きい、書き込み状態ならばメモリセルはオ
フになるのでビット線はプリチャージ電位を保つ。これ
に対して選択メモリセルの閾値ＶｔｈがＶｒｅｆよりも
小さい消去状態ならばメモリセルはオンするのでビット
線の電位はプリチャージ電位からΔＶだけ低下する。こ
の電位変化をセンスアンプで検知することによってメモ
リセルのデータが読み出される。電荷蓄積絶縁膜中の電
荷量が変化することでメモリセルの閾値電圧が変化し、
これを検出することでデータを読み出すことができる。
【０３２４】ここで，Ｖｒｅｆは書き込み状態の閾値と
消去状態の閾値の中間の電圧であり、Ｖｒｅａｄは書き
込み状態の閾値よりも高い電圧、Ｖｄｄは選択トランジ
スタの閾値よりも高い電圧である。
消去状態の閾値の中間の電圧であり、Ｖｒｅａｄは書き
込み状態の閾値よりも高い電圧、Ｖｄｄは選択トランジ
スタの閾値よりも高い電圧である。
【０３２５】ＮＡＮＤ型ＥＥＰＲＯＭの読み出しでは上
記のように読み出し非選択ワード線に書き込み閾値より
も高い電圧Ｖｒｅａｄが加えられるため、第５及び第６
の実施の形態で述べたような電圧Ｖｒｅｆを用いた場合
と比較して、リードディスターブによる閾値変動が大き
い。
記のように読み出し非選択ワード線に書き込み閾値より
も高い電圧Ｖｒｅａｄが加えられるため、第５及び第６
の実施の形態で述べたような電圧Ｖｒｅｆを用いた場合
と比較して、リードディスターブによる閾値変動が大き
い。
【０３２６】これに対し、本実施の形態の半導体装置で
はゲート電極のエッジ部の下でブロック絶縁膜を厚膜化
しているために、エッジ部でＶｒｅａｄによる電界が弱
められ、消去閾値の上昇が小さい。電荷蓄積領域として
データ保持絶縁膜を使用している場合、データ保持絶縁
膜中を電荷は移動しないので、チャネル中央部の閾値が
リードディスターブによって上昇してもエッジ部の閾値
は低いままである。特に読み出し電流の流れる方向と平
行な２辺、つまり素子分離端における閾値が低いままで
抑えられることによって、メモリセルの閾値も低いまま
に抑えられるためＶｒｅａｄストレスによる消去閾値の
上昇という課題を解決できる。
はゲート電極のエッジ部の下でブロック絶縁膜を厚膜化
しているために、エッジ部でＶｒｅａｄによる電界が弱
められ、消去閾値の上昇が小さい。電荷蓄積領域として
データ保持絶縁膜を使用している場合、データ保持絶縁
膜中を電荷は移動しないので、チャネル中央部の閾値が
リードディスターブによって上昇してもエッジ部の閾値
は低いままである。特に読み出し電流の流れる方向と平
行な２辺、つまり素子分離端における閾値が低いままで
抑えられることによって、メモリセルの閾値も低いまま
に抑えられるためＶｒｅａｄストレスによる消去閾値の
上昇という課題を解決できる。
【０３２７】また、本実施の形態では、データ保持絶縁
膜の両端が素子分離領域端やゲート電極のエッジに対し
て突き出した形状となっている。このため、加工時のダ
メージにより電荷保持特性が劣化したデータ保持絶縁膜
の両端部を、電荷蓄積領域としても、トランジスタのゲ
ート絶縁膜としても使用することが無いので、メモリセ
ルの信頼性が向上する。特に、読み出し電流の流れる方
向と平行な２辺、つまり素子分離端において、データ保
持絶縁膜が突き出していることによって、ゲート電極の
エッジにおける電荷抜けによる閾値低下が、メモリセル
の閾値低下として検知される不具合を解決することがで
きる。
膜の両端が素子分離領域端やゲート電極のエッジに対し
て突き出した形状となっている。このため、加工時のダ
メージにより電荷保持特性が劣化したデータ保持絶縁膜
の両端部を、電荷蓄積領域としても、トランジスタのゲ
ート絶縁膜としても使用することが無いので、メモリセ
ルの信頼性が向上する。特に、読み出し電流の流れる方
向と平行な２辺、つまり素子分離端において、データ保
持絶縁膜が突き出していることによって、ゲート電極の
エッジにおける電荷抜けによる閾値低下が、メモリセル
の閾値低下として検知される不具合を解決することがで
きる。
【０３２８】さらに、本実施の形態の半導体装置では隣
接するメモリセル間でデータ保持絶縁膜を共有していな
いので、絶縁膜を電荷が移動することでメモリセル間に
電荷のやり取りが生じて、メモリセルの閾値が変動する
という不具合を解決している。
接するメモリセル間でデータ保持絶縁膜を共有していな
いので、絶縁膜を電荷が移動することでメモリセル間に
電荷のやり取りが生じて、メモリセルの閾値が変動する
という不具合を解決している。
【０３２９】上記のように、第１の実施の形態及び第３
の実施の形態の特徴を持つメモリセルをＮＡＮＤ型ＥＥ
ＰＲＯＭに対して適用した例を説明したが、適用の範囲
はこれに限定されない。すなわち、第３乃至第６の実施
の形態のどの特徴をもつメモリセルを用いても良いし、
第３乃至第６の実施の形態の特徴の一部のみを持つメモ
リセルを用いても良い。
の実施の形態の特徴を持つメモリセルをＮＡＮＤ型ＥＥ
ＰＲＯＭに対して適用した例を説明したが、適用の範囲
はこれに限定されない。すなわち、第３乃至第６の実施
の形態のどの特徴をもつメモリセルを用いても良いし、
第３乃至第６の実施の形態の特徴の一部のみを持つメモ
リセルを用いても良い。
【０３３０】（第７の実施の形態の変形例）本実施の形
態は適用するＥＥＰＲＯＭはＮＡＮＤ型に限定されもの
ではない。すなわち、本変形例である図９３（Ａ）に示
される等価回路図及び読み出し動作状態の電位を示した
ＡＮＤ型ＥＥＰＲＯＭであってもよい。すなわち、ビッ
ト線ＢＬにソースが接続された選択トランジスタＳ１の
ドレインに１つのメモリセルを構成するメモリセルトラ
ンジスタＭ０〜Ｍ１５のそれぞれのドレインが共通に接
続されている。メモリセルトランジスタＭ０〜Ｍ１５の
ソースは、互いに共通に接続され、かつ、選択トランジ
スタＳ２のドレインに接続されている。この選択トラン
ジスタＳ２のソースは共通ソース線Ｓｏｕｒｃｅに接続
されている。ここで、読み出し時には、読み出し選択さ
れたメモリセルトランジスタＭ２のゲートには、Ｖｒｅ
ｆが入力され、他のメモリセルトランジスタＭ０，Ｍ
１、Ｍ３〜Ｍ１５のゲートには、Ｖｒｅａｄが入力され
る。選択トランジスタＳ１、Ｓ２のゲートには、Ｖｄｄ
が入力される。
態は適用するＥＥＰＲＯＭはＮＡＮＤ型に限定されもの
ではない。すなわち、本変形例である図９３（Ａ）に示
される等価回路図及び読み出し動作状態の電位を示した
ＡＮＤ型ＥＥＰＲＯＭであってもよい。すなわち、ビッ
ト線ＢＬにソースが接続された選択トランジスタＳ１の
ドレインに１つのメモリセルを構成するメモリセルトラ
ンジスタＭ０〜Ｍ１５のそれぞれのドレインが共通に接
続されている。メモリセルトランジスタＭ０〜Ｍ１５の
ソースは、互いに共通に接続され、かつ、選択トランジ
スタＳ２のドレインに接続されている。この選択トラン
ジスタＳ２のソースは共通ソース線Ｓｏｕｒｃｅに接続
されている。ここで、読み出し時には、読み出し選択さ
れたメモリセルトランジスタＭ２のゲートには、Ｖｒｅ
ｆが入力され、他のメモリセルトランジスタＭ０，Ｍ
１、Ｍ３〜Ｍ１５のゲートには、Ｖｒｅａｄが入力され
る。選択トランジスタＳ１、Ｓ２のゲートには、Ｖｄｄ
が入力される。
【０３３１】また、図９３（Ｂ）に示される等価回路図
及び読み出し動作を示したＮＯＲ型ＥＥＰＲＯＭであっ
ても良い。第１ビット線ＢＬ１には、メモリセルトラン
ジスタＭ１のドレインが接続される。このメモリセルト
ランジスタＭ１のソースには、メモリセルトランジスタ
Ｍ２のドレインが接続され、さらにこのメモリセルトラ
ンジスタＭ２のソースには、メモリセルトランジスタＭ
３のドレインが接続される。このメモリセルトランジス
タＭ３のソースには、ソース電位ＶＳＬが入力される。
また、隣接するビット線ＢＬ２にメモリセルトランジス
タＭ４のドレインが接続される。このメモリセルトラン
ジスタＭ４のソースには、メモリセルトランジスタＭ５
のドレインが接続され、さらにこのメモリセルトランジ
スタＭ５のソースには、メモリセルトランジスタＭ６の
ドレイン及びビット線ＢＬ２が接続される。このメモリ
セルトランジスタＭ６のソースには、ソース電位ＶＳＬ
が入力される。
及び読み出し動作を示したＮＯＲ型ＥＥＰＲＯＭであっ
ても良い。第１ビット線ＢＬ１には、メモリセルトラン
ジスタＭ１のドレインが接続される。このメモリセルト
ランジスタＭ１のソースには、メモリセルトランジスタ
Ｍ２のドレインが接続され、さらにこのメモリセルトラ
ンジスタＭ２のソースには、メモリセルトランジスタＭ
３のドレインが接続される。このメモリセルトランジス
タＭ３のソースには、ソース電位ＶＳＬが入力される。
また、隣接するビット線ＢＬ２にメモリセルトランジス
タＭ４のドレインが接続される。このメモリセルトラン
ジスタＭ４のソースには、メモリセルトランジスタＭ５
のドレインが接続され、さらにこのメモリセルトランジ
スタＭ５のソースには、メモリセルトランジスタＭ６の
ドレイン及びビット線ＢＬ２が接続される。このメモリ
セルトランジスタＭ６のソースには、ソース電位ＶＳＬ
が入力される。
【０３３２】ここで、読み出し選択された選択メモリセ
ルトランジスタＭ２及び隣接するビット線に接続された
メモリセルトランジスタＭ５のゲートには、Ｖｒｅｆ電
位が与えられ、読み出し選択された選択メモリセルトラ
ンジスタＭ２のソースには、選択ビット線ＢＬ１が接続
されている。また、メモリセルトランジスタＭ１、Ｍ４
のソースには、ＶＳＬ電位が与えられる。さらに、メモ
リセルトランジスタＭ１，Ｍ３，Ｍ４，Ｍ６のゲートに
は、Ｖｒｅａｄ電位が与えられる。
ルトランジスタＭ２及び隣接するビット線に接続された
メモリセルトランジスタＭ５のゲートには、Ｖｒｅｆ電
位が与えられ、読み出し選択された選択メモリセルトラ
ンジスタＭ２のソースには、選択ビット線ＢＬ１が接続
されている。また、メモリセルトランジスタＭ１、Ｍ４
のソースには、ＶＳＬ電位が与えられる。さらに、メモ
リセルトランジスタＭ１，Ｍ３，Ｍ４，Ｍ６のゲートに
は、Ｖｒｅａｄ電位が与えられる。
【０３３３】また、図示はしないがＤＩＮＯＲ型等、他
の種類のＥＥＰＲＯＭでも適用可能である。なお、バー
チャルグラウンドアレイ構造のＥＥＰＲＯＭであっても
よい。ＡＮＤ型の場合は、第４又は、第６の実施の形態
の構造の半導体装置が適用される。ＮＯＲ型の場合は、
第３又は、第５の実施の形態の構造の半導体装置が適用
される。また、バーチャルグランドアレイ型の半導体装
置では、第３乃至第６の実施の形態の半導体装置が適用
される。
の種類のＥＥＰＲＯＭでも適用可能である。なお、バー
チャルグラウンドアレイ構造のＥＥＰＲＯＭであっても
よい。ＡＮＤ型の場合は、第４又は、第６の実施の形態
の構造の半導体装置が適用される。ＮＯＲ型の場合は、
第３又は、第５の実施の形態の構造の半導体装置が適用
される。また、バーチャルグランドアレイ型の半導体装
置では、第３乃至第６の実施の形態の半導体装置が適用
される。
【０３３４】どの種類のＥＥＰＲＯＭにおいても、デー
タ保持絶縁膜の両端がゲート電極又は半導体基板又はそ
の両方に対して突き出していることで、ゲート電極のエ
ッジにおけるデータ保持特性の劣化を解決する。また、
特に読み出し電流の流れる方向と平行な２辺においてデ
ータ保持絶縁膜の両端が突き出していることで、ゲート
電極のエッジにおける閾値の低下がメモリセルの閾値低
下として検知される問題を解決する。すなわち、製造工
程中でダメージを受けたデータ保持絶縁膜がチャネル領
域内に存在しないことで、閾値低下を防止して、データ
保持特性を向上することができる。
タ保持絶縁膜の両端がゲート電極又は半導体基板又はそ
の両方に対して突き出していることで、ゲート電極のエ
ッジにおけるデータ保持特性の劣化を解決する。また、
特に読み出し電流の流れる方向と平行な２辺においてデ
ータ保持絶縁膜の両端が突き出していることで、ゲート
電極のエッジにおける閾値の低下がメモリセルの閾値低
下として検知される問題を解決する。すなわち、製造工
程中でダメージを受けたデータ保持絶縁膜がチャネル領
域内に存在しないことで、閾値低下を防止して、データ
保持特性を向上することができる。
【０３３５】さらに、ゲート絶縁膜、好ましくはデータ
保持絶縁膜とゲート電極間に配置されたブロック絶縁膜
の膜厚がゲート電極のエッジ部において厚膜化すること
でデータ読み出し時のゲート電圧ストレスによる、閾値
変動をゲート電極のエッジ部において抑制することがで
きる。特に、読み出し電流の流れる方向と平行な２辺に
おいてゲート絶縁膜、好ましくはブロック絶縁膜が厚膜
化していることで、ゲート電極のエッジ部での閾値変動
抑制が、メモリセルの閾値変動抑制として検知されるの
でメモリセルのリードディスターブ特性を改善する。特
に弱い電界を与えた時に閾値が高くなるのを防ぐことが
できる。
保持絶縁膜とゲート電極間に配置されたブロック絶縁膜
の膜厚がゲート電極のエッジ部において厚膜化すること
でデータ読み出し時のゲート電圧ストレスによる、閾値
変動をゲート電極のエッジ部において抑制することがで
きる。特に、読み出し電流の流れる方向と平行な２辺に
おいてゲート絶縁膜、好ましくはブロック絶縁膜が厚膜
化していることで、ゲート電極のエッジ部での閾値変動
抑制が、メモリセルの閾値変動抑制として検知されるの
でメモリセルのリードディスターブ特性を改善する。特
に弱い電界を与えた時に閾値が高くなるのを防ぐことが
できる。
【０３３６】ここで、データ保持絶縁膜の突き出し長さ
及びブロック絶縁膜の厚膜化の程度は先に説明した第４
の実施の形態及び第６の実施の形態と同程度である。
及びブロック絶縁膜の厚膜化の程度は先に説明した第４
の実施の形態及び第６の実施の形態と同程度である。
【０３３７】また、隣り合うメモリセル間でデータ保持
絶縁膜を切断することで、メモリセル間の電荷のやり取
りに起因する閾値変動を防ぐことができる。
絶縁膜を切断することで、メモリセル間の電荷のやり取
りに起因する閾値変動を防ぐことができる。
【０３３８】上記の第３の実施の形態乃至第６の実施の
形態においては、理解を容易にするためにコンタクト電
極をトランジスタごとに形成した例が示されているが、
本実施の形態のように、コンタクト電極をトランジスタ
ごとに形成せず、例えばゲート電極やドレイン電極によ
って、直列又は並列に接続することでも構成できる。
形態においては、理解を容易にするためにコンタクト電
極をトランジスタごとに形成した例が示されているが、
本実施の形態のように、コンタクト電極をトランジスタ
ごとに形成せず、例えばゲート電極やドレイン電極によ
って、直列又は並列に接続することでも構成できる。
【０３３９】
【発明の効果】本発明によれば、素子分離領域付近での
ゲート絶縁膜の電気的特性と素子分離領域付近以外での
ゲート絶縁膜の電気的特性とが等しい半導体装置及びそ
の製造方法を提供できる。さらに、本発明によれば、素
子領域を定義する４辺のうちソース、ドレイン間電流の
流れる方向と平行な２辺のエッジでの電荷保持特性劣化
を抑制した信頼性の高い半導体装置を提供できる。さら
に、本発明によれば、ゲート電極のエッジ部での書き込
み消去特性やデータ保持特性のばらつき並びに閾値変動
を抑制する半導体装置を提供できる。
ゲート絶縁膜の電気的特性と素子分離領域付近以外での
ゲート絶縁膜の電気的特性とが等しい半導体装置及びそ
の製造方法を提供できる。さらに、本発明によれば、素
子領域を定義する４辺のうちソース、ドレイン間電流の
流れる方向と平行な２辺のエッジでの電荷保持特性劣化
を抑制した信頼性の高い半導体装置を提供できる。さら
に、本発明によれば、ゲート電極のエッジ部での書き込
み消去特性やデータ保持特性のばらつき並びに閾値変動
を抑制する半導体装置を提供できる。
【図１】 第１の実施の形態におけるメモリ部の構成を
表すロウ方向の断面図。
表すロウ方向の断面図。
【図２】 第１の実施の形態におけるプロトタイプのメ
モリ部の構成を表すロウ方向の断面図。
モリ部の構成を表すロウ方向の断面図。
【図３】 第１の実施の形態におけるプロトタイプのメ
モリ部のロウ方向のシャロートレンチ素子分離領域エッ
ジ部の拡大図。
モリ部のロウ方向のシャロートレンチ素子分離領域エッ
ジ部の拡大図。
【図４】 第１の実施の形態におけるプロトタイプのメ
モリセルトランジスタの領域ごとの書き込み状態におけ
る電圧電流特性図。
モリセルトランジスタの領域ごとの書き込み状態におけ
る電圧電流特性図。
【図５】 第１の実施の形態におけるプロトタイプのメ
モリセルトランジスタの書き込み状態における電圧電流
特性図。
モリセルトランジスタの書き込み状態における電圧電流
特性図。
【図６】 第１の実施の形態におけるプロトタイプのメ
モリセルトランジスタの書き込み消去状態における電圧
電流特性図。
モリセルトランジスタの書き込み消去状態における電圧
電流特性図。
【図７】 第１の実施の形態における高電圧トランジス
タのロウ方向の断面図。
タのロウ方向の断面図。
【図８】 第１の実施の形態における低電圧トランジス
タのロウ方向の断面図。
タのロウ方向の断面図。
【図９】 第１の実施の形態におけるメモリ部の構成を
表す平面図。
表す平面図。
【図１０】 第１の実施の形態におけるメモリ部のカラ
ム方向の断面図。
ム方向の断面図。
【図１１】 第１の実施の形態におけるメモリ部のＮＡ
ＮＤストリングを表す回路図。
ＮＤストリングを表す回路図。
【図１２】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図１３】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図１４】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図１５】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図１６】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図１７】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図１８】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図１９】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図２０】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図２１】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図２２】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図２３】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図２４】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図２５】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図２６】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図２７】 （ａ）は、第１の実施の形態におけるメモ
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
リセルトランジスタ及び選択トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｂ）は、第１
の実施の形態における低電圧トランジスタの製造方法の
一工程を表すロウ方向の断面図であり、（ｃ）は、第１
の実施の形態における高耐圧トランジスタの製造方法の
一工程を表すロウ方向の断面図である。
【図２８】 第２の実施の形態におけるメモリ部の構成
を表すカラム方向の断面図。
を表すカラム方向の断面図。
【図２９】 第２の実施の形態におけるメモリ部のＮＡ
ＮＤストリングを表す回路図。
ＮＤストリングを表す回路図。
【図３０】 （Ａ）は、第３の実施の形態におけるプロ
トタイプの半導体装置の上面図であり、（Ｂ）は、第３
の実施の形態におけるプロトタイプの半導体装置を表す
図３０（Ａ）における“Ｃ−Ｄ”線上での断面図であ
り、（Ｃ）は、第３の実施の形態におけるプロトタイプ
の半導体装置を表す図３０（Ａ）における“Ｅ−Ｆ”線
上での断面図である。
トタイプの半導体装置の上面図であり、（Ｂ）は、第３
の実施の形態におけるプロトタイプの半導体装置を表す
図３０（Ａ）における“Ｃ−Ｄ”線上での断面図であ
り、（Ｃ）は、第３の実施の形態におけるプロトタイプ
の半導体装置を表す図３０（Ａ）における“Ｅ−Ｆ”線
上での断面図である。
【図３１】 （Ａ）は、第３の実施の形態のプロトタイ
プの半導体装置に対応する図３０（Ｂ）における断面に
対応する等価回路図であり、（Ｂ）は、第３の実施の形
態のプロトタイプの半導体装置に対応する図３０（Ｃ）
における断面に対応する等価回路図であり、（Ｃ）は第
３の実施の形態のプロトタイプに対応する半導体装置の
ドレイン電流とゲート電圧の特性を表す図である。
プの半導体装置に対応する図３０（Ｂ）における断面に
対応する等価回路図であり、（Ｂ）は、第３の実施の形
態のプロトタイプの半導体装置に対応する図３０（Ｃ）
における断面に対応する等価回路図であり、（Ｃ）は第
３の実施の形態のプロトタイプに対応する半導体装置の
ドレイン電流とゲート電圧の特性を表す図である。
【図３２】 （Ａ）は、第３の実施の形態における半導
体装置の上面図であり、（Ｂ）は、第３の実施の形態に
おける半導体装置を表す図３２（Ａ）における“Ｇ−
Ｈ”線上での断面図であり、（Ｃ）は、第３の実施の形
態における半導体装置を表す図３２（Ａ）における“Ｉ
−Ｊ”線上での断面図である。
体装置の上面図であり、（Ｂ）は、第３の実施の形態に
おける半導体装置を表す図３２（Ａ）における“Ｇ−
Ｈ”線上での断面図であり、（Ｃ）は、第３の実施の形
態における半導体装置を表す図３２（Ａ）における“Ｉ
−Ｊ”線上での断面図である。
【図３３】 （Ａ）は、第３の実施の形態に対応する図
３２（Ｂ）における断面に対応する等価回路図であり、
（Ｂ）は、第３の実施の形態に対応する図３２（Ｃ）に
おける断面に対応する等価回路図であり、（Ｃ）は、図
３３（Ａ）を単純化して表した等価回路図であり、
（Ｄ）は、図３３（Ｂ）を単純化して表す等価回路図で
ある。
３２（Ｂ）における断面に対応する等価回路図であり、
（Ｂ）は、第３の実施の形態に対応する図３２（Ｃ）に
おける断面に対応する等価回路図であり、（Ｃ）は、図
３３（Ａ）を単純化して表した等価回路図であり、
（Ｄ）は、図３３（Ｂ）を単純化して表す等価回路図で
ある。
【図３４】 第３の実施の形態に係る半導体装置の断面
図である図３２（Ｃ）の一部を拡大した断面図。
図である図３２（Ｃ）の一部を拡大した断面図。
【図３５】 （Ａ）は、第３の実施の形態に係る半導体
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
【図３６】 （Ａ）は、第３の実施の形態に係る半導体
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
【図３７】 （Ａ）は、第３の実施の形態に係る半導体
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
【図３８】 （Ａ）は、第３の実施の形態に係る半導体
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
【図３９】 （Ａ）は、第３の実施の形態に係る半導体
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
【図４０】 （Ａ）は、第３の実施の形態に係る半導体
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
【図４１】 （Ａ）は、第３の実施の形態に係る半導体
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
【図４２】 （Ａ）は、第３の実施の形態に係る半導体
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
【図４３】 （Ａ）は、第３の実施の形態に係る半導体
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第３の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｇ−Ｈ”線上での断面に対応して表す断面図であ
る。
【図４４】 図３２（Ａ）における“Ｉ−Ｊ”線上での
断面の一部に相当する第３の実施の形態の変形例におけ
る半導体装置を表す断面図。
断面の一部に相当する第３の実施の形態の変形例におけ
る半導体装置を表す断面図。
【図４５】 第３の実施の形態の変形例に係る半導体装
置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断
面に対応して表す断面図。
置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断
面に対応して表す断面図。
【図４６】 第３の実施の形態の変形例に係る半導体装
置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断
面に対応して表す断面図。
置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断
面に対応して表す断面図。
【図４７】 第３の実施の形態の変形例に係る半導体装
置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断
面に対応して表す断面図。
置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断
面に対応して表す断面図。
【図４８】 第３の実施の形態の変形例に係る半導体装
置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断
面に対応して表す断面図。
置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断
面に対応して表す断面図。
【図４９】 第３の実施の形態の変形例に係る半導体装
置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断
面に対応して表す断面図。
置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断
面に対応して表す断面図。
【図５０】 （Ａ）は、第４の実施の形態におけるプロ
トタイプの半導体装置の上面図であり、（Ｂ）は、第４
の実施の形態におけるプロトタイプの半導体装置を表す
図５０（Ａ）における“Ｋ−Ｌ”線上での断面図であ
り、（Ｃ）は、第４の実施の形態におけるプロトタイプ
の半導体装置を表す図５０（Ａ）における“Ｍ−Ｎ”線
上での断面図である。
トタイプの半導体装置の上面図であり、（Ｂ）は、第４
の実施の形態におけるプロトタイプの半導体装置を表す
図５０（Ａ）における“Ｋ−Ｌ”線上での断面図であ
り、（Ｃ）は、第４の実施の形態におけるプロトタイプ
の半導体装置を表す図５０（Ａ）における“Ｍ−Ｎ”線
上での断面図である。
【図５１】 （Ａ）は、第４の実施の形態におけるプロ
トタイプの半導体装置に対応する図５０（Ｂ）における
断面に対応する等価回路図であり、（Ｂ）は、第４の実
施の形態におけるプロトタイプの半導体装置に対応する
図５０（Ｃ）における断面に対応する等価回路図であ
り、（Ｃ）は第４の実施の形態におけるプロトタイプの
半導体装置のドレイン電流とゲート電圧の特性を表す図
である。
トタイプの半導体装置に対応する図５０（Ｂ）における
断面に対応する等価回路図であり、（Ｂ）は、第４の実
施の形態におけるプロトタイプの半導体装置に対応する
図５０（Ｃ）における断面に対応する等価回路図であ
り、（Ｃ）は第４の実施の形態におけるプロトタイプの
半導体装置のドレイン電流とゲート電圧の特性を表す図
である。
【図５２】 （Ａ）は、第４の実施の形態における半導
体装置の上面図であり、（Ｂ）は、第４の実施の形態に
おける半導体装置を表す図５２（Ａ）における“Ｏ−
Ｐ”線上での断面図であり、（Ｃ）は、第４の実施の形
態における半導体装置を表す図５２（Ａ）における“Ｑ
−Ｒ”線上での断面図である。
体装置の上面図であり、（Ｂ）は、第４の実施の形態に
おける半導体装置を表す図５２（Ａ）における“Ｏ−
Ｐ”線上での断面図であり、（Ｃ）は、第４の実施の形
態における半導体装置を表す図５２（Ａ）における“Ｑ
−Ｒ”線上での断面図である。
【図５３】 （Ａ）は、第４の実施の形態に対応する図
５２（Ｂ）における断面に対応する等価回路図であり、
（Ｂ）は、図５３（Ａ）を単純化して表した等価回路図
であり、（Ｃ）は、第４の実施の形態に対応する図５２
（Ｃ）における断面に対応する等価回路図であり、
（Ｄ）は、図５３（Ｃ）を単純化して表す等価回路図で
ある。
５２（Ｂ）における断面に対応する等価回路図であり、
（Ｂ）は、図５３（Ａ）を単純化して表した等価回路図
であり、（Ｃ）は、第４の実施の形態に対応する図５２
（Ｃ）における断面に対応する等価回路図であり、
（Ｄ）は、図５３（Ｃ）を単純化して表す等価回路図で
ある。
【図５４】 （Ａ）は、第４の実施の形態に係る半導体
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
【図５５】 （Ａ）は、第４の実施の形態に係る半導体
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
【図５６】 （Ａ）は、第４の実施の形態に係る半導体
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
【図５７】 （Ａ）は、第４の実施の形態に係る半導体
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
【図５８】 （Ａ）は、第４の実施の形態に係る半導体
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
【図５９】 （Ａ）は、第４の実施の形態に係る半導体
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
【図６０】 （Ａ）は、第４の実施の形態に係る半導体
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
【図６１】 （Ａ）は、第４の実施の形態に係る半導体
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図３２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
【図６２】 （Ａ）は、第４の実施の形態に係る半導体
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第４の実
施の形態に係る半導体装置の製造方法の一工程を図５２
の“Ｏ−Ｐ”線上での断面に対応して表す断面図であ
る。
【図６３】 図５２（Ａ）における“Ｑ−Ｒ”線上で
の断面の一部に相当する第４の実施の形態の変形例にお
ける半導体装置を表す断面図。
の断面の一部に相当する第４の実施の形態の変形例にお
ける半導体装置を表す断面図。
【図６４】 （Ａ）は、第５の実施の形態における半導
体装置の上面図であり、（Ｂ）は、第５の実施の形態に
おける半導体装置を表す図６４（Ａ）における“Ｓ−
Ｔ”線上での断面図であり、（Ｃ）は、第５の実施の形
態における半導体装置を表す図６４（Ａ）における“Ｕ
−Ｖ”線上での断面図である。
体装置の上面図であり、（Ｂ）は、第５の実施の形態に
おける半導体装置を表す図６４（Ａ）における“Ｓ−
Ｔ”線上での断面図であり、（Ｃ）は、第５の実施の形
態における半導体装置を表す図６４（Ａ）における“Ｕ
−Ｖ”線上での断面図である。
【図６５】 （Ａ）は、第５の実施の形態に対応する図
６４（Ｂ）における断面に対応する等価回路図であり、
（Ｂ）は、第５の実施の形態に対応する図６４（Ｃ）に
おける断面に対応する等価回路図であり、（Ｃ）は第５
の実施の形態における半導体装置のドレイン電流とゲー
ト電圧の特性を表す図である。
６４（Ｂ）における断面に対応する等価回路図であり、
（Ｂ）は、第５の実施の形態に対応する図６４（Ｃ）に
おける断面に対応する等価回路図であり、（Ｃ）は第５
の実施の形態における半導体装置のドレイン電流とゲー
ト電圧の特性を表す図である。
【図６６】 第５の実施の形態に係る半導体装置の断面
図である図６４（Ｃ）の一部を拡大した断面図。
図である図６４（Ｃ）の一部を拡大した断面図。
【図６７】 第５の実施の形態に係る半導体装置の断面
図である図６４（Ｂ）の一部を拡大した断面図。
図である図６４（Ｂ）の一部を拡大した断面図。
【図６８】 （Ａ）は、第５の実施の形態に係る半導体
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
【図６９】 （Ａ）は、第５の実施の形態に係る半導体
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
【図７０】 （Ａ）は、第５の実施の形態に係る半導体
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
【図７１】 （Ａ）は、第５の実施の形態に係る半導体
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
【図７２】 （Ａ）は、第５の実施の形態に係る半導体
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
【図７３】 （Ａ）は、第５の実施の形態に係る半導体
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
【図７４】 （Ａ）は、第５の実施の形態に係る半導体
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
【図７５】 （Ａ）は、第５の実施の形態に係る半導体
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
【図７６】 （Ａ）は、第５の実施の形態に係る半導体
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第５の実
施の形態に係る半導体装置の製造方法の一工程を図６４
の“Ｕ−Ｖ”線上での断面に対応して表す断面図であ
る。
【図７７】 （Ａ）は、第６の実施の形態における半導
体装置の上面図であり、（Ｂ）は、第６の実施の形態に
おける半導体装置を表す図７７（Ａ）における“Ｗ−
Ｘ”線上での断面図であり、（Ｃ）は、第６の実施の形
態における半導体装置を表す図７７（Ａ）における“Ｙ
−Ｚ”線上での断面図である。
体装置の上面図であり、（Ｂ）は、第６の実施の形態に
おける半導体装置を表す図７７（Ａ）における“Ｗ−
Ｘ”線上での断面図であり、（Ｃ）は、第６の実施の形
態における半導体装置を表す図７７（Ａ）における“Ｙ
−Ｚ”線上での断面図である。
【図７８】 （Ａ）は、第６の実施の形態に対応する図
７７（Ｂ）における断面に対応する等価回路図であり、
（Ｂ）は、第６の実施の形態に対応する図７７（Ｃ）に
おける断面に対応する等価回路図であり、（Ｃ）は第６
の実施の形態における半導体装置のドレイン電流とゲー
ト電圧の特性を表す図である。
７７（Ｂ）における断面に対応する等価回路図であり、
（Ｂ）は、第６の実施の形態に対応する図７７（Ｃ）に
おける断面に対応する等価回路図であり、（Ｃ）は第６
の実施の形態における半導体装置のドレイン電流とゲー
ト電圧の特性を表す図である。
【図７９】 第６の実施の形態に係る半導体装置の断面
図である図７８（Ｃ）の一部を拡大した断面図。
図である図７８（Ｃ）の一部を拡大した断面図。
【図８０】 （Ａ）は、第６の実施の形態に係る半導体
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
【図８１】 （Ａ）は、第６の実施の形態に係る半導体
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
【図８２】 （Ａ）は、第６の実施の形態に係る半導体
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
【図８３】 （Ａ）は、第６の実施の形態に係る半導体
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
【図８４】 （Ａ）は、第６の実施の形態に係る半導体
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
【図８５】 （Ａ）は、第６の実施の形態に係る半導体
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
【図８６】 （Ａ）は、第６の実施の形態に係る半導体
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
【図８７】 （Ａ）は、第６の実施の形態に係る半導体
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
【図８８】 （Ａ）は、第６の実施の形態に係る半導体
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での
断面に対応して表す断面図であり、（Ｂ）は、第６の実
施の形態に係る半導体装置の製造方法の一工程を図７７
の“Ｗ−Ｘ”線上での断面に対応して表す断面図であ
る。
【図８９】 図７７（Ａ）における“Ｙ−Ｚ”線上で
の断面の一部に相当する第６の実施の形態の変形例にお
ける半導体装置を表す断面図。
の断面の一部に相当する第６の実施の形態の変形例にお
ける半導体装置を表す断面図。
【図９０】 （Ａ）は、第７の実施の形態における半導
体装置の１つのメモリセルを表す回路図であり、（Ｂ）
は、第７の実施の形態における半導体装置のメモリセル
構造を表す上面図である。
体装置の１つのメモリセルを表す回路図であり、（Ｂ）
は、第７の実施の形態における半導体装置のメモリセル
構造を表す上面図である。
【図９１】 （Ａ）は、第７の実施の形態の半導体装置
において、図９０（Ｂ）における“III―IV”線上での
断面に相当する断面図であり、（Ｂ）は、第７の実施の
形態の半導体装置において、図９０（Ｂ）における“I
―II”線上での断面に相当する断面図である。
において、図９０（Ｂ）における“III―IV”線上での
断面に相当する断面図であり、（Ｂ）は、第７の実施の
形態の半導体装置において、図９０（Ｂ）における“I
―II”線上での断面に相当する断面図である。
【図９２】 第７の実施の形態の半導体装置の１つのメ
モリセルの読み出し状態を表す回路図。
モリセルの読み出し状態を表す回路図。
【図９３】 （Ａ）は、第７の実施の形態の変形例の半
導体装置において、ＡＮＤ型ＥＥＰＲＯＭの１つのメモ
リセルの読み出し状態を表す回路図であり、（Ｂ）は、
第７の実施の形態の変形例の半導体装置において、ＮＯ
Ｒ型ＥＥＰＲＯＭの１つのメモリセルの読み出し状態を
表す回路図である。
導体装置において、ＡＮＤ型ＥＥＰＲＯＭの１つのメモ
リセルの読み出し状態を表す回路図であり、（Ｂ）は、
第７の実施の形態の変形例の半導体装置において、ＮＯ
Ｒ型ＥＥＰＲＯＭの１つのメモリセルの読み出し状態を
表す回路図である。
【図９４】 従来の選択熱酸化方法により形成された浅
溝素子分離によるＭＯＮＯＳ（金属―酸化シリコン膜―
窒化シリコン膜―酸化シリコン膜―半導体）メモリセル
の断面図。
溝素子分離によるＭＯＮＯＳ（金属―酸化シリコン膜―
窒化シリコン膜―酸化シリコン膜―半導体）メモリセル
の断面図。
１、１１７、１３７、１６１、１９７、２１６、２５５
半導体基板（ウエル） ２、１３、２１、２６ シャロートレンチ素子分離領域 ３、１０、１１８、１４０、１７２、１９８、２２２、
２６０ トンネル絶縁膜 ４、１１ 電荷蓄積層 ５、１２、１２０、１４２、１７４、２００、２２４、
２６２ ブロック絶縁膜 ６、１１２、１３２、１６６、１９２、２２０ ゲート
電極 ７ バーズビーク部 ８、９ 突出部 １４、２２、２７、１３８、１７０、２０５、２３０、
２６３、２６９ 第１ゲート電極 １５、２３、２８、１３９、１７１、２０６、２３３、
２６４、２７０ 第２ゲート電極 １６、２４、２９ ゲートキャップ絶縁膜 １７ 層間膜 １８、４３ ビット線 １９ 保護膜 ２０、２５、２６８ ゲート絶縁膜 ３０，２５１ ソース・ドレイン領域 ３１、３２ バリア絶縁膜 ４０ データ選択線（ワード線） ４１ ビット線選択信号線（ＳＳＬ） ４２ 共通ソース線選択信号線（ＧＳＬ） ４４ ビット線コンタクト ４５ ソース線コンタクト ４６ ビット線引き出しコンタクト ４７ ビット線引き出し配線 ４８ ソース線配線 ５０、５１ 選択トランジスタ ５２ メモリセルトランジスタ ５５、６６、７２、７３ レジスト ５６ ストッパ膜 ５７、１５０、１８０、２１１、２４０ マスク材 ５８、５９、６０ 素子分離溝（トレンチ溝） ６１、７１ シリコン酸化膜 ６２、６３、６４ 素子分離絶縁膜（埋め込み材） ６５、６７ 窪み ６８、６９、７０ ゲート電極材料 １１０、１３０、１６０、１９０、２１５、２５０、２
５８ 素子分離領域 １１１、１３１、１９１ 素子領域 １１３、１３３、１９３、２１９ コンタクト １１４、１３４、１６７、１９４、２２１ ゲートコン
タクト １１５、１３５、１５５、１６２、１９５、２１７ ソ
ース不純物領域 １１６、１３６、１５６、１６３、１９６、２１８ ド
レイン不純物領域 １１９、１４１、１７３、１９９、２２３、２６１ デ
ータ保持絶縁膜 １２１、１４４、１７６、２０１、２２５ 層間絶縁膜 １２２、１４５、１５１、１７７、２０３、２２７、２
５９ 素子分離溝 １２３、１２４、２０２、２０４、２２６、２２８ エ
ッジ領域 １４３、１７５、１８１、２４１、２４２、２６７、２
７１ ゲート側壁絶縁膜 １４６、２０７、２３５ 素子分離側壁酸化膜 １４７、２０８ ポリシリコン側壁酸化膜 １４８、２０９、２３４ 端部 １５２ 第１ゲート電極側壁酸化膜 １５３ 素子分離側壁絶縁膜 １５７、１６４ ソースコンタクト １５８、１６５ ドレインコンタクト １８５、２４５ Ｐ型高濃度領域 ２１０、２４６ シリコン酸化膜 ２１２ 後酸化膜 ２３２ ポリシリコン側壁絶縁膜 ２５２ ビット線コンタクト ２５３ ＳＬコンタクト ２５６ Ｎウエル ２５７ Ｐウエル ２６５ 第１層間絶縁膜 ２６６ 第２層間絶縁膜 ２７２ ソース線
半導体基板（ウエル） ２、１３、２１、２６ シャロートレンチ素子分離領域 ３、１０、１１８、１４０、１７２、１９８、２２２、
２６０ トンネル絶縁膜 ４、１１ 電荷蓄積層 ５、１２、１２０、１４２、１７４、２００、２２４、
２６２ ブロック絶縁膜 ６、１１２、１３２、１６６、１９２、２２０ ゲート
電極 ７ バーズビーク部 ８、９ 突出部 １４、２２、２７、１３８、１７０、２０５、２３０、
２６３、２６９ 第１ゲート電極 １５、２３、２８、１３９、１７１、２０６、２３３、
２６４、２７０ 第２ゲート電極 １６、２４、２９ ゲートキャップ絶縁膜 １７ 層間膜 １８、４３ ビット線 １９ 保護膜 ２０、２５、２６８ ゲート絶縁膜 ３０，２５１ ソース・ドレイン領域 ３１、３２ バリア絶縁膜 ４０ データ選択線（ワード線） ４１ ビット線選択信号線（ＳＳＬ） ４２ 共通ソース線選択信号線（ＧＳＬ） ４４ ビット線コンタクト ４５ ソース線コンタクト ４６ ビット線引き出しコンタクト ４７ ビット線引き出し配線 ４８ ソース線配線 ５０、５１ 選択トランジスタ ５２ メモリセルトランジスタ ５５、６６、７２、７３ レジスト ５６ ストッパ膜 ５７、１５０、１８０、２１１、２４０ マスク材 ５８、５９、６０ 素子分離溝（トレンチ溝） ６１、７１ シリコン酸化膜 ６２、６３、６４ 素子分離絶縁膜（埋め込み材） ６５、６７ 窪み ６８、６９、７０ ゲート電極材料 １１０、１３０、１６０、１９０、２１５、２５０、２
５８ 素子分離領域 １１１、１３１、１９１ 素子領域 １１３、１３３、１９３、２１９ コンタクト １１４、１３４、１６７、１９４、２２１ ゲートコン
タクト １１５、１３５、１５５、１６２、１９５、２１７ ソ
ース不純物領域 １１６、１３６、１５６、１６３、１９６、２１８ ド
レイン不純物領域 １１９、１４１、１７３、１９９、２２３、２６１ デ
ータ保持絶縁膜 １２１、１４４、１７６、２０１、２２５ 層間絶縁膜 １２２、１４５、１５１、１７７、２０３、２２７、２
５９ 素子分離溝 １２３、１２４、２０２、２０４、２２６、２２８ エ
ッジ領域 １４３、１７５、１８１、２４１、２４２、２６７、２
７１ ゲート側壁絶縁膜 １４６、２０７、２３５ 素子分離側壁酸化膜 １４７、２０８ ポリシリコン側壁酸化膜 １４８、２０９、２３４ 端部 １５２ 第１ゲート電極側壁酸化膜 １５３ 素子分離側壁絶縁膜 １５７、１６４ ソースコンタクト １５８、１６５ ドレインコンタクト １８５、２４５ Ｐ型高濃度領域 ２１０、２４６ シリコン酸化膜 ２１２ 後酸化膜 ２３２ ポリシリコン側壁絶縁膜 ２５２ ビット線コンタクト ２５３ ＳＬコンタクト ２５６ Ｎウエル ２５７ Ｐウエル ２６５ 第１層間絶縁膜 ２６６ 第２層間絶縁膜 ２７２ ソース線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/08 １０２Ｈ 29/78 １０２Ｃ 29/788 29/792 (72)発明者 間 博顕 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F032 AA37 AA44 AA45 AA67 AA69 AA77 BA01 BA03 CA17 CA23 CA24 CA25 DA22 DA74 5F048 AA01 AA04 AA07 AB01 AC01 BA01 BB01 BB06 BB07 BB08 BB11 BB12 BE02 BE04 BG14 5F083 EP18 EP43 EP48 EP76 EP77 GA11 GA15 GA19 GA27 GA30 JA05 JA32 JA35 JA53 MA06 MA20 NA01 NA06 PR03 PR12 PR40 ZA03 5F101 BA46 BA53 BB02 BD10 BD27 BD34 BD35 BH19 BH30 5F140 AA06 AA40 AB01 AC32 BA01 BD05 BD09 BD18 BF01 BF04 BF05 BF11 BF18 BF56 BG20 BG27 BG43 CB04 CB08 CE07
Claims (47)
- 【請求項１】半導体基板と、 この半導体基板中に設けられた溝部中に形成されたシャ
ロートレンチ素子分離領域と、 前記半導体基板中に形成され、間にはさむ前記半導体基
板表面をチャネル領域とする一対のソース・ドレイン領
域と、 前記半導体基板上に形成され、その膜厚が前記チャネル
の中央部と前記シャロートレンチ素子分離領域と接する
部分とで等しいゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極とを有する
ことを特徴とする半導体装置。 - 【請求項２】前記ゲート絶縁膜はシリコン及び窒素を主
要構成元素とする第１絶縁膜と、この第１絶縁膜上に形
成された、前記第１絶縁膜と主要構成元素が異なる第２
絶縁膜とを有し、この第２絶縁膜の膜厚が、チャネル中
央部と前記シャロートレンチ素子分離領域と接する部分
とで等しいことを特徴とする請求項１記載の半導体装
置。 - 【請求項３】前記ゲート絶縁膜はシリコン及び窒素を主
要構成元素とする第１絶縁膜と、この第１絶縁膜下で、
前記半導体基板上に形成された、前記第１絶縁膜と主要
構成元素が異なる第３絶縁膜とを有し、この第３絶縁膜
の膜厚が、チャネル中央部と前記シャロートレンチ素子
分離領域と接する部分とで等しいことを特徴とする請求
項１記載の半導体装置。 - 【請求項４】前記ゲート絶縁膜はシリコン及び窒素を主
要構成元素とする第１絶縁膜と、この第１絶縁膜上に形
成された、前記第１絶縁膜と主要構成元素が異なる第２
絶縁膜と、前記第１絶縁膜下で、前記半導体基板上に形
成された、前記第１絶縁膜と主要構成元素が異なる第３
絶縁膜とを有し、前記第１絶縁膜、第２絶縁膜及び第３
絶縁膜の膜厚が、チャネル中央部と前記シャロートレン
チ素子分離領域と接する部分とで等しいことを特徴とす
る請求項１記載の半導体装置。 - 【請求項５】前記シャロートレンチ素子分離領域上に
は、前記第１絶縁膜を介在させずに前記ゲート電極が形
成されていることを特徴とする請求項２乃至４いずれか
１項記載の半導体装置。 - 【請求項６】前記シャロートレンチ素子分離領域によっ
てはさまれた部分の前記半導体基板の幅が、前記シャロ
ートレンチ素子分離領域によってはさまれた部分の前記
ゲート電極の幅と等しいかより小さいことを特徴とする
請求項１乃至５いずれか１項記載の半導体装置。 - 【請求項７】前記シャロートレンチ素子分離領域によっ
てはさまれた部分の前記半導体基板の幅が、前記シャロ
ートレンチ素子分離領域によってはさまれた部分の前記
第１絶縁膜の幅と等しいかより小さいことを特徴とする
請求項２乃至５いずれか１項記載の半導体装置。 - 【請求項８】前記第１絶縁膜のチャネル方向の幅と、前
記ゲート電極のチャネル方向の幅が等しいことを特徴と
する請求項５記載の半導体装置。 - 【請求項９】前記ゲート電極は不純物が含まれていて、
前記ゲート絶縁膜と接触する部分の不純物濃度と、前記
シャロートレンチ素子分離領域上面と接触する部分の不
純物濃度とが等しいことを特徴とする請求項５記載の半
導体装置。 - 【請求項１０】前記ゲート電極は不純物が含まれた多結
晶シリコンであり、間に自然酸化膜を介在しない一続き
の膜であることを特徴とする請求項５又は９いずれか１
項記載の半導体装置。 - 【請求項１１】半導体基板と、 この半導体基板中に設けられた溝部中に形成された第１
シャロートレンチ素子分離領域と、 前記半導体基板中に形成され、間にはさむ前記半導体基
板表面を第１チャネルとする第１の１対のソース・ドレ
イン領域と、 前記半導体基板上に形成され、その膜厚が前記第１チャ
ネル中央部と前記第１シャロートレンチ素子分離領域と
接する部分とで等しい第１ゲート絶縁膜と、 この第１ゲート絶縁膜上に形成された第１ゲート電極
と、 前記半導体基板中に設けられた溝部中に形成された第２
シャロートレンチ素子分離領域と、 前記半導体基板中に形成され、間にはさむ前記半導体基
板表面を第２チャネルとする第２の１対のソース・ドレ
イン領域と、 前記半導体基板上に形成され、その膜厚が前記第２チャ
ネル中央部と前記第２シャロートレンチ素子分離領域と
接する部分とで等しい第２ゲート絶縁膜と、 この第２ゲート絶縁膜上に形成された第２ゲート電極と
を有することを特徴とする半導体装置。 - 【請求項１２】前記第１シャロートレンチ素子分離領域
及び第２シャロートレンチ素子分離領域はそれぞれの上
端部に凹部を有し、前記第１シャロートレンチ素子分離
領域に設けられた凹部の深さは前記第２シャロートレン
チ素子分離領域に設けられた凹部の深さよりも小さいこ
とを特徴とする請求項１１記載の半導体装置。 - 【請求項１３】前記第１シャロートレンチ素子分離領域
は上表面が上に凸の形状を有し、前記第２シャロートレ
ンチ素子分離領域は上端部に凹部を有していることを特
徴とする請求項１１記載の半導体装置。 - 【請求項１４】前記第１ゲート絶縁膜はシリコン及び窒
素を主要構成元素とする第１絶縁膜と、この第１絶縁膜
上に形成された、前記第１絶縁膜と主要構成元素が異な
る第２絶縁膜と、前記第１絶縁膜下で、前記半導体基板
上に形成された、前記第１絶縁膜と主要構成元素が異な
る第３絶縁膜とを有し、 前記第２ゲート絶縁膜は窒素を主要構成元素としない酸
化シリコン膜であることを特徴とする請求項１１記載の
半導体装置。 - 【請求項１５】前記第１ゲート電極及び第２ゲート電極
は多結晶シリコン膜で形成され、それぞれ互いに反対導
電型の不純物がドープされていることを特徴とする請求
項１１乃至１４いずれか１項記載の半導体装置。 - 【請求項１６】前記第１ゲート電極を複数個有するメモ
リ部と、前記第２ゲート電極を複数個有する周辺回路部
とを具備し、複数の第１ゲート電極のうち第１の個数の
第１ゲート電極は第１導電型の不純物がドープされ、第
２の個数の第１ゲート電極は第２導電型の不純物がドー
プされ、複数の第２ゲート電極のうち第１の個数の第２
ゲート電極は第１導電型の不純物がドープされ、第２の
個数の第２ゲート電極は第２導電型の不純物がドープさ
れていることを特徴とする請求項１１乃至１４いずれか
１項記載の半導体装置。 - 【請求項１７】前記第１ゲート電極及び第２ゲート電極
はその膜厚が等しいことを特徴とする請求項１１乃至１
６いずれか１項記載の半導体装置。 - 【請求項１８】前記メモリ部はメモリトランジスタと選
択トランジスタとを有し、前記周辺回路部は周辺回路ト
ランジスタを有し、前記選択トランジスタは前記メモリ
トランジスタ又は周辺回路トランジスタのいずれか一方
とそのゲート電極及びゲート絶縁膜の構成が同一である
ことを特徴とする請求項１６記載の半導体装置。 - 【請求項１９】半導体基板上にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜形成後に前記半導体基板中にトレンチ
溝を形成する工程と、 前記トレンチ溝中に絶縁物を埋め込み、シャロートレン
チ素子分離領域を形成する工程と、 前記ゲート絶縁膜及び前記シャロートレンチ素子分離領
域上にゲート電極を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２０】半導体基板上に第１絶縁膜を形成する工
程と、 この第１絶縁膜上に第２絶縁膜を形成する工程と、 この第２絶縁膜、前記第１絶縁膜、及び前記半導体基板
中にトレンチ溝を形成する工程と、 このトレンチ溝中に絶縁物を埋め込み、シャロートレン
チ素子分離領域を形成する工程と、 前記第１絶縁膜の上表面よりも前記シャロートレンチ素
子分離領域が突出するように、前記第２絶縁膜を除去す
る工程と、 露出した前記第１絶縁膜及び前記シャロートレンチ素子
分離領域上にゲート電極を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２１】前記第１ゲート絶縁膜を形成する工程
は、電荷を蓄積可能な電荷蓄積絶縁膜を含む積層絶縁膜
を形成する工程であることを特徴とする請求項２０記載
の半導体装置の製造方法。 - 【請求項２２】メモリ部及び周辺回路部の半導体基板上
にシリコン窒化膜を含む多層膜からなる第１ゲート絶縁
膜を形成する工程と、 前記第１ゲート絶縁膜形成後に前記メモリ部及び周辺回
路部の前記半導体基板中にトレンチ溝を形成する工程
と、 前記トレンチ溝中に絶縁物を埋め込み、シャロートレン
チ素子分離領域を形成する工程と、 前記周辺回路部の第１ゲート絶縁膜の内、シリコン窒化
膜を除去した後、熱酸化により周辺回路部の第２ゲート
絶縁膜を形成する工程と、 前記メモリ部及び周辺回路部の前記第１ゲート絶縁膜、
第２ゲート絶縁膜、及び前記シャロートレンチ素子分離
領域上にゲート電極を形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２３】高耐圧トランジスタ領域及び低電圧トラ
ンジスタ領域を有する周辺回路部並びにメモリ部の半導
体基板上に第１ゲート絶縁膜を形成する工程と、 前記周辺回路部の低電圧トランジスタ領域及び前記メモ
リ部の前記第１ゲート絶縁膜を除去する工程と、 シリコン窒化膜を含む多層膜からなる第２ゲート絶縁膜
を全面に形成する工程と、 前記第２ゲート絶縁膜形成後に前記メモリ部及び周辺回
路部の前記半導体基板中にトレンチ溝を形成する工程
と、 前記トレンチ溝中に絶縁物を埋め込み、シャロートレン
チ素子分離領域を形成する工程と、 前記周辺回路部の第２ゲート絶縁膜の内、シリコン窒化
膜を除去した後、熱酸化により前記周辺回路部の低電圧
トランジスタゲート絶縁膜及び高耐圧トランジスタゲー
ト絶縁膜を形成する工程と、 前記メモリ部の前記ゲート絶縁膜、低電圧トランジスタ
ゲート絶縁膜及び高耐圧トランジスタゲート絶縁膜、並
びに前記シャロートレンチ素子分離領域上にゲート電極
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２４】前記ゲート電極を形成する工程におい
て、前記メモリ部に複数のゲート電極及び前記周辺回路
部に複数のゲート電極を同時に形成し、 前記ゲート電極を形成する工程の後に、前記周辺回路部
の第１の個数のゲート電極に第１導電型不純物を導入す
る工程と、 前期周辺回路部の第２の個数のゲート電極に第２導電型
不純物を導入する工程と、 前記メモリ部の第１の個数のゲート電極に第１導電型不
純物を導入する工程と、 前記メモリ部の第２の個数のゲート電極に第２導電型不
純物を導入する工程とをさらに有することを特徴とする
請求項２３記載の半導体装置の製造方法。 - 【請求項２５】メモリセルトランジスタ領域及び選択ト
ランジスタ領域を有するメモリ部並びに低電圧トランジ
スタ領域及び高耐圧トランジスタ領域を有する周辺回路
部の半導体基板上に第１ゲート絶縁膜を形成する工程
と、 前記周辺回路部の低電圧トランジスタ領域及び前記メモ
リ部の前記第１ゲート絶縁膜を除去する工程と、 シリコン窒化膜を含む多層膜からなる第２ゲート絶縁膜
を形成する工程と、 前記第２ゲート絶縁膜形成後に前記メモリ部及び周辺回
路部の前記半導体基板中にトレンチ溝を形成する工程
と、 前記トレンチ溝中に絶縁物を埋め込み、シャロートレン
チ素子分離領域を形成する工程と、 前記メモリ部の選択トランジスタ領域及び前記周辺回路
部の第２ゲート絶縁膜の内、シリコン窒化膜を除去した
後、熱酸化により前記周辺回路部の低電圧トランジスタ
ゲート絶縁膜及び高耐圧トランジスタゲート絶縁膜を形
成する工程と、 前記メモリセルトランジスタのゲート絶縁膜、選択トラ
ンジスタのゲート絶縁膜、低電圧トランジスタゲート絶
縁膜及び高耐圧トランジスタゲート絶縁膜、並びに前記
シャロートレンチ素子分離領域上にゲート電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２６】半導体基板と、 この半導体基板中に形成された実質上４辺を有する第１
導電型の素子領域と、 前記素子領域の対向する２辺にそれぞれ形成され、第１
の導電型と逆導電型のソース電極及びドレイン電極と、 前記素子領域上に設けられた第１のゲート絶縁膜と、 この第１のゲート絶縁膜上に設けられ、データの記憶が
可能であり、かつ電気的に書き込み消去可能な絶縁膜を
有し、かつ、ソース電極及びドレイン電極が形成されて
いない２辺で２つの端を有する電荷蓄積領域と、 この電荷蓄積領域の上に設けられ、下面における前記ソ
ース電極及びドレイン電極が形成されていない対向する
２辺の距離が、前記電荷蓄積領域の上面における前記ソ
ース電極及びドレイン電極が形成されていない２辺での
２つの端の距離よりも小さく形成された少なくとも1つ
のゲート電極とを具備することを特徴とする半導体装
置。 - 【請求項２７】前記ゲート電極下面でのソース電極及び
ドレイン電極が形成されていない対向する２辺の距離
は、前記電荷蓄積領域の前記２つの端の距離よりも１０
ｎｍから１００ｎｍの範囲で小さいことを特徴とする請
求項２６記載の半導体装置。 - 【請求項２８】前記電荷蓄積領域の前記２つの端の距離
が、前記第１のゲート絶縁膜に対向した面において、ソ
ース電極及びドレイン電極が形成されていない前記素子
領域の２辺の距離よりも長いことを特徴とする請求項２
６記載の半導体装置。 - 【請求項２９】前記電荷蓄積領域の前記２つの端の距離
が、前記第１のゲート絶縁膜に対向した面において、ソ
ース電極及びドレイン電極が形成されていない前記素子
領域の２辺の距離よりも１ｎｍから３０ｎｍの範囲で長
いことを特徴とする請求項２６記載の半導体装置。 - 【請求項３０】半導体基板と、 この半導体基板中に形成された実質上４辺を有する第１
導電型の素子領域と、 この素子領域上に設けられた第１のゲート絶縁膜と、 前記半導体基板中に形成された第１導電型と逆の導電型
のソース電極及びドレイン電極と、 前記第１のゲート絶縁膜上に設けられ、データの記憶が
可能であり、かつ電気的に書き込み消去可能な絶縁膜を
有し、対向する２辺で２つの端を有し、少なくとも前記
ソース電極及びドレイン電極間が導通状態において、前
記素子形成領域上を電流が流れる方向を第１の方向と
し、前記半導体基板面上で第１の方向と直交する方向を
第２の方向とすると、その上面において、前記第２の方
向における２つの端を有する電荷蓄積領域と、 この電荷蓄積領域の上に設けられ、下面における前記第
２の方向における２辺の長さが、前記電荷蓄積領域の上
面での前記第２の方向における前記電荷蓄積領域の２つ
の端の間の距離よりも短く形成された少なくとも1つの
ゲート電極と、 前記ソース電極及びドレイン電極にそれぞれ接続され、
この間の導通状態又は、遮断状態であるかによって、前
記電荷蓄積領域のデータ記憶状態を検知する少なくとも
２つの電流端子とを具備することを特徴とする半導体装
置。 - 【請求項３１】前記電荷蓄積領域に対向した面における
前記ゲート電極の前記第２の方向における２辺の長さ
が、前記第２の方向における前記電荷蓄積領域の前記２
つの端の長さよりも１０ｎｍから１００ｎｍの範囲で短
いことを特徴とする請求項３０記載の半導体装置。 - 【請求項３２】前記第２の方向における前記電荷蓄積領
域の前記２つの端の長さが、前記素子領域の前記第１の
ゲート絶縁膜に対向した面において、前記第２の方向に
おける素子領域の長さよりも長いことを特徴とする請求
項３０記載の半導体装置。 - 【請求項３３】前記第２の方向における前記電荷蓄積領
域の前記２つの端の長さが、前記素子領域の前記第１の
ゲート絶縁膜に対向した面において、前記第２の方向に
おける素子領域の長さよりも１ｎｍから３０ｎｍの範囲
で長いことを特徴とする請求項３０記載の半導体装置。 - 【請求項３４】半導体基板と、 この半導体基板中に形成された素子領域と、 この素子領域上に設けられた第１のゲート絶縁膜と、 少なくとも1つのゲート電極と、 このゲート電極の少なくとも一部に接して、前記半導体
基板上に形成された素子分離領域と、 前記第１のゲート絶縁膜上に設けられ、データの記憶が
可能であり、かつ電気的に書き込み消去可能な絶縁膜を
有し、端部が前記素子分離領域中に位置する電荷蓄積領
域とを具備することを特徴とする半導体装置。 - 【請求項３５】前記電荷蓄積領域の端部が、前記素子分
離領域中に０．５ｎｍから１５ｎｍの範囲で進入してい
ることを特徴とする請求項３４記載の半導体装置。 - 【請求項３６】前記ゲート電極は、前記第１の方向に実
質的に平行な２辺と、第２の方向に実質的に平行な２辺
とを有する矩形領域で形成された下部導電体と、 前記下部導電体の対向する２辺のいずれかを共有し、隣
接する複数のゲート電極中の下部導電体を電気的に接続
する上部導電体とを有することを特徴とする請求項２６
乃至３５いずれか１項記載の半導体装置。 - 【請求項３７】前記ゲート電極の側壁部に形成された側
壁絶縁膜をさらに具備し、かつ、この側壁絶縁膜の前記
ゲート電極に接する側の面を第１の側面とすると、前記
ゲート電極に対向する面において、前記電荷蓄積絶縁膜
の端部が前記第１の側面よりも前記ゲート電極が形成さ
れていない側まで形成されていることを特徴とする請求
項２６乃至３６いずれか１項記載の半導体装置。 - 【請求項３８】前記電荷蓄積領域の上に設けられた第２
のゲート絶縁膜をさらに有し、この第２のゲート絶縁膜
上に前記ゲート電極が形成されていることを特徴とする
請求項２６乃至３７いずれか１項記載の半導体装置。 - 【請求項３９】半導体基板と、 この半導体基板中に形成された実質上４辺を有する第１
導電型の素子領域と、 この素子領域上に設けられた第１のゲート絶縁膜と、 この第１ゲート絶縁膜上に設けられ、データの記憶が可
能であり、かつ、電気的に書き込み消去可能な絶縁膜を
有する電荷蓄積領域と、 この電荷蓄積領域上に設けられた少なくとも１つのゲー
ト電極と、 前記素子領域の対向する２辺にそれぞれ形成され、第１
の導電型と逆の導電型のソース電極及びドレイン電極
と、 前記電荷蓄積領域と前記ゲート電極間に配置され、前記
ソース電極及びドレイン電極が形成されていない２辺に
おいて、前記電荷蓄積領域に対向した面における前記ゲ
ート電極中央部下と比較して、前記電荷蓄積領域に対向
した面における前記ゲート電極端下で厚く形成されてい
る第２ゲート絶縁膜とを具備することを特徴とする半導
体装置。 - 【請求項４０】ソース電極及びドレイン電極が形成され
ていない２辺において、前記第２ゲート絶縁膜の厚さ
が、前記電荷蓄積領域に対向した面におけるゲート電極
中央部下と比較して前記電荷蓄積領域に対向した面にお
ける前記ゲート電極端下で０．５ｎｍから５０ｎｍの範
囲の厚さ分厚く形成されていることを特徴とする請求項
３９記載の半導体装置。 - 【請求項４１】半導体基板と、 この半導体基板中に形成された実質上４辺を有する第１
の導電型の素子領域と、 この素子領域上に設けられた第１のゲート絶縁膜と、 この第１のゲート絶縁膜上に設けられ、データの記憶が
可能であり、かつ、電気的に書き込み消去可能な絶縁膜
よりなり、対向する２辺で２つの端を有する電荷蓄積領
域と、 この電荷蓄積領域上に設けられた少なくとも１つのゲー
ト電極と、 前記半導体基板中に設けられた第１の導電型と逆の導電
型のソース電極及びドレイン電極と、 このソース電極及びドレイン電極にそれぞれ設けられ、
前記ソース電極及びドレイン電極間の導通状態と遮断状
態によって、前記電荷蓄積領域の記憶状態を検知する電
流端子と、 前記電荷蓄積領域と前記ゲート電極間に配置され、少な
くとも前記電流端子間が導通状態において、素子領域上
を電流が流れる方向を第１の方向とし、前記半導体基板
面上で第１の方向と直交する方向を第２の方向とする
と、この第２の方向において、前記電荷蓄積領域に対向
した面におけるゲート電極中央部下と比較して前記電荷
蓄積領域に対向した面における前記ゲート電極端下で厚
い第２のゲート絶縁膜とを具備することを特徴とする半
導体装置。 - 【請求項４２】前記第２の方向において、前記第２ゲー
ト絶縁膜の厚さが、前記電荷蓄積領域に対向した面にお
けるゲート電極中央部下と比較して前記電荷蓄積領域に
対向した面における前記ゲート電極端下で、０．５ｎｍ
から５０ｎｍの範囲の厚さだけ厚いことを特徴とする請
求項４１記載の半導体装置。 - 【請求項４３】前記第１のゲート絶縁膜の厚さが前記電
荷蓄積領域に対向した面におけるゲート電極中央部下と
比較して、前記電荷蓄積領域に対向した面における前記
ゲート電極端下で厚いことを特徴とする請求項３９乃至
４２いずれか１項記載の半導体装置。 - 【請求項４４】前記ゲート電極は、それぞれが積層方向
に下部導電体、上部導電体となっている少なくとも２層
の積層導電体領域を有し、この下部導電体は、前記第１
の方向に実質的に平行な２辺と、前記第２の方向に実質
的に平行な２辺を有する矩形領域で形成され、 前記上部導電体は、前記下部導電体の対向する２辺のい
ずれかを共有し、隣接する複数の下部導電体を電気的に
接続することを特徴とする請求項３９乃至４３いずれか
１項記載の半導体装置。 - 【請求項４５】前記ゲート電極の少なくとも一部に隣接
して配置され、前記ゲート電極、第１のゲート絶縁膜、
電荷蓄積絶縁膜、又は第２のゲート絶縁膜の少なくとも
１つに対して、自己整合的に形成された素子分離溝を有
する素子分離領域をさらに具備することを特徴とする請
求項２６乃至４４いずれか１項記載の半導体装置。 - 【請求項４６】前記半導体基板上に前記ゲート電極が複
数個配置され、隣接する前記ゲート電極間で、前記電荷
蓄積層がそれぞれ分離されていることを特徴とする請求
項２６乃至４５いずれか１項記載の半導体装置。 - 【請求項４７】前記第１ゲート電極の少なくとも一部に
隣接して配置され、前記半導体基板中に設けられた高濃
度不純物領域を有する素子分離領域をさらに具備するこ
とを特徴とする請求項２６乃至４４、又は４６いずれか
１項記載の半導体装置。
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