JP2007027766A - ３−トランジスタメモリセルを有する不揮発性メモリ素子及びその製造方法 - Google Patents

Abstract

【課題】３−トランジスタ不揮発性メモリセルを提供する。
【解決手段】半導体基板内に形成され、互いに離隔されたソース領域及びドレイン領域を具備する。前記ソース領域と前記ドレイン領域との間の前記半導体基板上部にソース選択ライン及びドレイン選択ラインが提供される。前記ソース選択ライン及び前記ドレイン選択ラインはそれぞれの前記ソース領域及び前記ドレイン領域に隣接する。前記ソース選択ラインと前記ドレイン選択ラインとの間にセルゲートパターンが提供される。前記選択ラインと前記セルゲートパターンとの間のギャップ領域下部に浮遊不純物領域が提供される。前記セルゲートパターンと前記選択ラインとの間の間隔は前記選択ラインの幅より小さい。前記メモリセルの製造方法も提供される。
【選択図】図１０Ａ

Description

本発明は、半導体素子及びその製造方法に関し、特に、３−トランジスタメモリセルを有する不揮発性メモリ素子及びその製造方法（Ｎｏｎ ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ ｈａｖｉｎｇ ａ ｔｈｒｅｅ−ｔｒａｎｓｉｓｔｏｒ ｍｅｍｏｒｙ ｃｅｌｌ ａｎｄ ｍｅｔｈｏｄｓ ｏｆ ｆａｂｒｉｃａｔｉｎｇ ｔｈｅ ｓａｍｅ）に関するものである。

半導体メモリ素子は、揮発性メモリ素子または不揮発性メモリ素子に分類することができる。前記揮発性メモリ素子は電源が遮断されている時にそれらに保存されたデータが失われるのに対し、前記不揮発性メモリ素子は電源が遮断されていてもそれらに保存されたデータを保持する。したがって、前記不揮発性メモリ素子はスマートカードのようなメモリカード及び携帯電話機のような移動通信システムなどに広く用いられている。

前記不揮発性メモリ素子は、ＮＡＮＤ型フラッシュメモリ素子及びＮＯＲ型フラッシュメモリ素子に分類することができる。前記ＮＯＲ型フラッシュメモリ素子は、前記ＮＡＮＤ型フラッシュメモリ素子に比べて相対的に大きいセンシングマージンを示すメリットを有する。前記ＮＯＲ型フラッシュメモリ素子の単位セルは１つのセルトランジスタのみで構成することができる。この場合、前記ＮＯＲ型フラッシュメモリセルのうちいずれか１つが過剰消去され、前記過剰消去されたセルのビットラインを共有する隣接セルがプログラムされた状態を有していると、前記プログラムされたセル内に保存されたデータを選択的に読み出しすることが難しい。これは前記プログラムされたセルが読み出しモード中に選択されても前記過剰消去されたセル及びこれに接続されたビットラインを介して所望しない漏洩電流が流れるからである。

上述の過剰消去問題を解決するために、前記ＮＯＲ型フラッシュメモリ素子は１つのセルトランジスタ及びこれに直列接続された１つの選択トランジスタで構成された２つのトランジスタメモリセル（ｔｗｏ ｔｒａｎｓｉｓｔｏｒ ｍｅｍｏｒｙ ｃｅｌｌ）を採用している。前記２つのトランジスタメモリセルはチャネル熱電子注入現象を用いてプログラムすることができる。この場合、前記ＮＯＲ型フラッシュメモリ素子は、相変らず高いプログラム電流を必要とし電力消耗的な側面からデメリットを有することとなる。

近来、前記１つのトランジスタメモリセルと前記２つのトランジスタメモリセルの問題点（例えば、過剰消去問題及び高い電力消耗など）を解決するために３−トランジスタメモリセルが提案されている。前記３−トランジスタメモリセルは、互いに隣接した８個のビットラインに、それぞれ接続された８個のメモリセルから構成された単一バイトを選択的に消去させることを要求するスマートカードのフラッシュメモリ素子として広く用いられている。

前記３−トランジスタメモリセルは、特許文献１に「半導体素子及びその製造方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｆａｂｒｉｃａｔｉｎｇ ｔｈｅ Ｓａｍｅ）」という名称でアライら（Ａｒａｉ ｅｔ ａｌ．）によって開示されている。アライらによれば、前記３−トランジスタメモリセルは、２つの選択トランジスタ及びこれらの間に形成された１つのセルトランジスタで構成され、前記選択トランジスタ及び前記セルトランジスタのゲートパターンは通常の写真／エッチング工程を用いて形成される。よって、前記選択ゲートパターン及び前記セルゲートパターンとの間の間隔は前記写真工程の限界解像度によって決められる。その結果、前記３−トランジスタメモリセルが占める面積を減少させるのに限界がある。言い替えれば、前記３−トランジスタメモリセルを採用するフラッシュメモリ素子の集積度を改善するのに限界がある。

さらに、アライらによれば、前記選択ゲートパターンも前記セルゲートパターンと同じく積層されたゲート構造（スタックゲート構造）を有する。言い替えれば、前記セルゲートパターンのそれぞれは順に積層された浮遊ゲート及びワードライン（制御ゲート電極）を含み、前記選択ゲートパターンのそれぞれは前記浮遊ゲート及び前記ワードラインにそれぞれ対応するメインゲート電極（選択ライン）及びダミーゲート電極を含む。これによって、前記メインゲート電極を前記ダミーゲート電極に電気的に接続させるためにバッティングコンタクト技術が要求され、前記バッティングコンタクトのための面積をさらに要求することになる。
米国特許第６、６８０、２３０号明細書

本発明が解決しようとする技術的課題は、ダミーゲート電極なく単一メインゲート電極のみからなる選択ラインを有する３−トランジスタ不揮発性メモリセル及びその製造方法を提供することにある。

本発明が解決しようとする他の技術的課題は、選択ラインとセルゲートパターンとの間の間隔を最小化することができる３−トランジスタ不揮発性メモリセルの製造方法及びそれによって製造された３−トランジスタ不揮発性メモリセルを提供することにある。

本発明の一態様によると、３個のトランジスタから構成された不揮発性メモリセルを提供する。前記不揮発性メモリセルは半導体基板内に形成され、互いに離隔されたソース領域及びドレイン領域を含む。前記ソース領域と前記ドレイン領域との間の前記半導体基板上部にソース選択ライン及びドレイン選択ラインが提供される。前記ソース選択ライン及び前記ドレイン選択ラインは、それぞれ前記ソース領域及び前記ドレイン領域に隣接するように配置される。前記ソース選択ラインと前記ドレイン選択ラインとの間にセルゲートパターンが配置される。前記ソース選択ラインと前記セルゲートパターンとの間のギャップ領域下部の前記半導体基板内に第１浮遊不純物領域が提供され、前記ドレイン選択ラインと前記セルゲートパターンとの間のギャップ領域下部の前記半導体基板内に第２浮遊不純物領域が提供される。前記セルゲートパターンと前記選択ラインとの間の間隔は前記選択ラインの幅より小さい。

本発明のいくつかの実施形態では、前記セルゲートパターンは順に積層された浮遊ゲート、ゲート層間絶縁膜及びワードラインパターンを含むことができ、前記選択ラインのそれぞれは単一導電膜とすることができる。前記ワードラインパターンは順に積層されたワードライン及びキャッピング膜パターンを含むことができる。この場合、前記浮遊ゲートは前記ワードラインおよび前記キャッピング膜パターンと自己整列されて前記ワードライン及び前記キャッピング膜パターンと実質的に等しい幅を有することができる。一方、前記ワードラインパターンは順に積層されたワードライン及びキャッピング膜パターンと共に前記ワードライン及び前記キャッピング膜パターンの側壁を覆うワードラインスペーサを含むことができる。この場合、前記浮遊ゲートは前記ワードラインスペーサと自己整列されて前記ワードライン及び前記キャッピング膜パターンよりも大きな幅を有することができる。

他の実施形態では、前記選択ラインの側壁及び前記セルゲートパターンの側壁を覆うメインスペーサがさらに提供されることができる。前記メインスペーサは前記選択ラインと前記セルゲートパターンとの間のギャップ領域を埋め込む第１メインスペーサと共に前記ソース領域及び前記ドレイン領域に隣接した第２メインスペーサを具備することができる。前記ソース領域は前記ソース選択ラインの側壁上の前記第２メインスペーサ下部に設けられた低濃度ソース領域及び前記低濃度ソース領域と接する高濃度ソース領域を含むことができ、前記ドレイン領域は前記ドレイン選択ライン側壁上の前記第２メインスペーサ下部に提供された低濃度ドレイン領域及び前記低濃度ドレイン領域と接する高濃度ドレイン領域を含むことができる。前記第１及び第２浮遊不純物領域は、前記低濃度ソース領域及び前記低濃度ドレイン領域と等しい不純物濃度を有することができる。前記浮遊ゲートと前記第１メインスペーサとの間と前記選択ラインと前記第２メインスペーサとの間に側壁キャッピング膜を介在することができる。

さらに他の実施形態では、前記ソース選択ライン及び前記ドレイン選択ライン上にそれぞれ第１及び第２ハードマスクパターンを提供することができる。

さらに他の実施形態では、前記セルゲートパターン及び前記選択ラインを有する基板上に層間絶縁膜を提供することができ、前記層間絶縁膜上にビットラインを配置することができる。前記ビットラインは前記ドレイン領域に電気的に接続することができ、セルゲートパターン及び前記選択ラインの上部を横切るように配置することができる。

さらに他の実施形態では、前記セルゲートパターンと前記半導体基板との間にトンネル絶縁膜を提供することができる。また、前記選択ラインと前記半導体基板との間にゲート絶縁膜を提供することができる。前記トンネル絶縁膜及び前記ゲート絶縁膜は同じ絶縁膜とすることができる。

本発明の他の態様によれば、３個のトランジスタから構成された不揮発性メモリセルの製造方法を提供する。この方法は、半導体基板上に予備ゲートパターンを形成することを含む。前記予備ゲートパターン上に順に積層されたゲート層間絶縁膜パターン及びワードラインパターンを形成する。前記ワードラインパターンの両側壁上に第１犠牲スペーサを形成する。前記第１犠牲スペーサ及び前記ワードラインパターンをエッチングマスクとして用いて前記予備ゲートパターンをエッチングしてゲートパターンを形成する。前記第１犠牲スペーサを除去し、前記ゲートパターンの両端上にそれぞれ第１及び第２ハードマスクパターンを形成する。前記第１及び第２ハードマスクパターンは、前記ワードラインパターンと実質的に平行するように形成される。前記ワードラインパターン及び前記ハードマスクパターンをエッチングマスクとして用いて前記ゲートパターンをエッチングして前記ワードラインパターン、前記第１ハードマスクパターン及び前記第２ハードマスクパターン下部にそれぞれ浮遊ゲート、ソース選択ライン及びドレイン選択ラインを形成する。前記浮遊ゲート、前記ゲート層間絶縁膜パターン及び前記ワードラインパターンはセルゲートパターンを構成する。

本発明のさらに他の態様によれば、３−トランジスタメモリセルを採用する不揮発性メモリ素子の製造方法を提供する。この方法は、半導体基板の所定領域に素子分離膜を形成して複数の平行な活性領域を画定することを含む。前記活性領域上にトンネル絶縁膜を形成する。前記トンネル絶縁膜を有する基板上にゲート導電膜を形成し、前記ゲート導電膜をパターニングして前記活性領域間の前記素子分離膜の所定領域を露出させる開口部を有する予備ゲートパターンを形成する。前記予備ゲートパターンを有する基板上に順に積層されたゲート層間絶縁膜パターン及びワードラインパターンを形成する。前記ワードラインパターンは前記活性領域及び前記開口部を横切るように形成される。前記ワードラインパターンの両側壁上に第１犠牲スペーサを形成する。前記第１犠牲スペーサは前記ワードラインパターンの両側に存在する前記開口部を覆うように形成される。前記第１犠牲スペーサ及び前記ワードラインパターンをエッチングマスクとして用いて前記予備ゲートパターンをエッチングしてゲートパターンを形成する。前記第１犠牲スペーサを除去し、前記ゲートパターンの両端上にそれぞれ第１及び第２ハードマスクパターンを形成する。前記第１及び第２ハードマスクパターンは前記ワードラインパターンと実質的に平行するように形成される。前記ワードラインパターン及び前記ハードマスクパターンをエッチングマスクとして用いて前記ゲートパターンをエッチングする。その結果、前記ワードラインパターン下部に前記活性領域と重畳する複数の浮遊ゲートが形成され、前記第１及び第２ハードマスクパターン下部にそれぞれ前記活性領域を横切るソース選択ライン及びドレイン選択ラインが形成される。前記浮遊ゲート、前記ゲート層間絶縁膜パターン、及び前記ワードラインパターンはセルゲートパターンを構成する。

本発明の実施形態によれば、セルゲートパターンと選択ラインとの間の距離は第２犠牲スペーサの幅によって決まる。よって、前記第２犠牲スペーサを形成するためのスペーサ膜の厚さを適宜に調節すると、前記セルゲートパターンと選択ラインとの間の距離が写真工程の限界解像度よりも小さくなる。結果的に、本発明の実施形態によれば、３−トランジスタメモリセルを採用する不揮発性メモリ素子の集積度を改善することができる。

さらに、前記セルゲートパターンは順に積層された浮遊ゲート及びワードラインを有するように形成されるが、前記選択ラインのそれぞれは単一導電膜からなるゲート電極で構成される。よって、本発明の実施形態に係る３−トランジスタメモリセルの製造において、バッティングコンタクト技術は要らない。その結果、３−トランジスタメモリセルを採用する不揮発性メモリ素子の集積度をさらに改善することができる。

以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。

図１は、本発明の実施形態に係る不揮発性メモリ素子のセルアレイ領域の一部を示す等価回路図である。

図１を参照すると、２バイト、すなわち第１及び第２バイトＢＴ１、ＢＴ２を構成する１６個のセルが行及び列に沿って配列される。前記第１バイトＢＴ１を構成する８個のセルは第１行に沿って配列され、前記第２バイトＢＴ２を構成する他の８個のセルは第２行に沿って配列される。

前記セルのそれぞれは３個のトランジスタで構成される。具体的に前記セルのそれぞれは直列接続されたドレイン選択トランジスタＤＳＴ、セルトランジスタＣＴ、及びソース選択トランジスタＳＳＴを含む。前記ドレイン選択トランジスタＤＳＴ及び前記ソース選択トランジスタＳＳＴのそれぞれは単一ゲート電極を具備することができ、前記セルトランジスタＣＴのそれぞれは順に積層された浮遊ゲート及び制御ゲート電極を具備することができる。

前記第１バイトＢＴ１の前記ドレイン選択トランジスタＤＳＴのゲート電極は第１ドレイン選択ラインＤＳＬ１に電気的に接続され、前記第１バイトＢＴ１の前記ソース選択トランジスタＳＳＴのゲート電極は第１ソース選択ラインＳＳＬ１に電気的に接続される。また、前記第１バイトＢＴ１の前記セルトランジスタＣＴの制御ゲート電極は第１ワードラインＷＬ１に電気的に接続される。同様に、前記第２バイトＢＴ２を構成する前記ドレイン選択トランジスタＤＳＴのゲート電極は第２ドレイン選択ラインＤＳＬ２に電気的に接続され、前記第２バイトＢＴ２を構成する前記ソース選択トランジスタＳＳＴのゲート電極は第２ソース選択ラインＳＳＬ２に電気的に接続される。また、前記第２バイトＢＴ２を構成する前記セルトランジスタＣＴの制御ゲート電極は第２ワードラインＷＬ２に電気的に接続される。

前記第１バイトＢＴ１及び第２バイトＢＴ２を構成する前記ソース選択トランジスタＳＳＴのソース領域は共通ソースラインＣＳＬに電気的に接続される。さらに、前記第１バイトＢＴ１の前記第１ないし第８ドレイン選択トランジスタＤＳＴのドレイン領域はそれぞれ第１ないし第８ビットラインＢＬ１、ＢＬ２、・・・、ＢＬ８に電気的に接続され、前記第２バイトＢＴ２の前記第１ないし第８ドレイン選択トランジスタＤＳＴのドレイン領域はそれぞれ前記第１ないし第８ビットラインＢＬ１、ＢＬ２、・・・、ＢＬ８に電気的に接続される。

前記第１及び第２バイトＢＴ１、ＢＴ２を構成する前記ソース選択トランジスタＳＳＴ、ドレイン選択トランジスタＤＳＴ、及びセルトランジスタＣＴはすべて１つのＰウェルＰＰＷに提供される。

結果的に、図１に示されたセルはＮＯＲ型フラッシュメモリセルと同じ構成を有するように配列される。しかしながら、図１に示されたセルは以下で説明されるようにＮＡＮＤ型フラッシュメモリセルと同じ動作メカニズムによって駆動される。

図１に示されたセルトランジスタＣＴの約１８Ｖのプログラム電圧を使用するように設計された場合、図１のセルのうちいずれか１つのセルは次の表１に記載されたバイアス条件を用いて選択的にプログラムされることができる。

さらに具体的に、図１の第１バイトＢＴ１のセル中、前記第１ビットラインＢＬ１に接続されたセルＳを選択的にプログラムさせるためには、前記選択されたセルＳに接続された前記第１ワードラインＷＬ１、第１ドレイン選択ラインＤＳＬ１、第１ソース選択ラインＳＳＬ１、及び第１ビットラインＢＬ１にそれぞれ１０Ｖ、０Ｖ、−８Ｖ、及び−８Ｖの電圧を印加し、前記第２ワードラインＷＬ２、第２ドレイン選択ラインＤＳＬ２、第２ソース選択ラインＳＳＬ２、及び第２ないし第８ビットラインＢＬ２、・・・、ＢＬ８にそれぞれ０Ｖ、０Ｖ、−８Ｖ、及び電源電圧Ｖｃｃを印加する。また、前記ＰウェルＰＰＷには−８Ｖの電圧が印加され、前記共通ソースラインＣＳＬはフローティングされることができる。この場合、前記ドレイン選択トランジスタＤＳＴのすべてがターンオンされ、前記ソース選択トランジスタＳＳＴのすべてはターンオフされる。よって、前記選択されたセルＳのセルトランジスタＣＴの制御ゲート電極とチャネル領域との間に約１８Ｖの高い電圧が印加される。その結果、前記選択されたセルＳはＦ−Ｎトンネリング現象によってプログラムされる。

前記選択されたセルＳをプログラムする間、前記第２ないし第８ビットラインＢＬ２、・・・、ＢＬ８にそれぞれ接続され前記第１バイトＢＴ１を構成する非選択されたセルＡはプログラムされない。これは、前記第２ないし第８セルＡのセルトランジスタＣＴのチャネル領域にプログラム防止電圧、すなわち電源電圧Ｖｃｃが印加されるからである。

前記第２バイトＢＴ２を構成し、前記第１ビットラインＢＬ１に接続された非選択されたセルＢも前記選択されたセルＳのプログラム動作の間、プログラムされない。これは、前記非選択されたセルＢのセルトランジスタＣＴのチャネル領域に−８Ｖの電圧が印加されても前記非選択されたセルＢに接続された前記第２ワードラインＷＬ２に０Ｖが印加されるからである。

一方、図１に示された第１及び第２バイトＢＴ１、ＢＴ２のうちいずれか１つのバイトは選択的に消去することができる。例えば、前記第１バイトＢＴ１を選択的に消去するためには、前記第１及び第２ワードラインＷＬ１、ＷＬ２にそれぞれ−８Ｖの電圧及び接地電圧０Ｖを印加して前記ＰウェルＰＰＷに１０Ｖの電圧を印加する。この場合、前記第１バイトＢＴ１を構成するすべてのセルトランジスタＣＴの制御ゲート電極とチャネル領域との間に約１８Ｖの消去電圧が印加され前記第２バイトＢＴ２を構成するすべてのセルトランジスタＣＴの制御ゲート電極とチャネル領域との間には約１０Ｖの低い電圧が印加される。その結果、前記第１バイトＢＴ１を構成するセルトランジスタＣＴだけが選択的に消去されることができる。

図１のセルに保存されたデータは、通常のＮＯＲ型フラッシュメモリ素子の読み出しモードと同じ方法を用いて読み出しすることがある。よって、図１に示されたセルの読み出し方法は省略する事にする。

図２は、本発明の実施形態に係る３−トランジスタメモリセルを採用する不揮発性メモリ素子のセルアレイ領域の一部を示す平面図である。また、図３Ａないし図１０Ａは本発明の実施形態に係る３−トランジスタメモリセル及びその製造方法を説明するための図２のＩ−Ｉ’線の断面図であり、図３Ｂないし図１０Ｂは本発明の実施形態に係る３−トランジスタメモリセル及びその製造方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。

図２、図３Ａ及び図３Ｂを参照すると、シリコン基板のような半導体基板１の所定領域内にＮ型の不純物イオンを注入してＮウェル３を形成する。前記Ｎウェル３内にＰ型の不純物イオンを注入してポケットＰウェル５を形成する。前記ポケットＰウェル５を形成する間に前記Ｎウェル３内に前記ポケットＰウェル５と隔離された他のポケットＰウェル（図示せず）が形成されることができる。前記ポケットＰウェル５は、図１の第１ないし第８ビットラインＢＬ１、・・・、ＢＬ８に接続されたセルだけのバルク領域を提供するために形成することができる。

前記ポケットＰウェル５の所定領域内に通常の素子分離技術、例えばトレンチ素子分離技術を用いて素子分離膜７を形成して活性領域を画定する。前記活性領域は複数の第１平行活性領域７ａ及び前記第１平行活性領域７ａを横切る第２活性領域（図２の７ｓ）を含むことができる。前記活性領域７ａ、７ｓ上にトンネル絶縁膜９を形成し、前記トンネル絶縁膜９を有する基板上にゲート導電膜１１を形成する。前記トンネル絶縁膜９は熱酸化膜で形成することができ、前記ゲート導電膜１１はドープトポリシリコン膜で形成することができる。

図２、図４Ａ及び図４Ｂを参照すると、前記ゲート導電膜１１をパターニングして前記第１活性領域７ａ間の前記素子分離膜７の所定領域を露出させる開口部（図２の１１ｓ）を有する予備ゲートパターン１１ａを形成する。前記予備ゲートパターン１１ａを有する基板上にゲート層間絶縁膜、制御ゲート導電膜及びキャッピング膜を順に形成する。前記ゲート層間絶縁膜は、ＯＮＯ膜のような誘電体膜で形成することができ、前記制御ゲート導電膜はドープトポリシリコン膜の単一導電膜またはポリシリコン膜及び金属シリサイド膜の積層された導電膜で形成することができる。また、前記キャッピング膜はメインキャッピング膜及び犠牲キャッピング膜を順に積層させて形成することができる。前記メインキャッピング膜は前記予備ゲートパターンに対してエッチング選択比を有する絶縁膜で形成し、前記犠牲キャッピング膜は前記メインキャッピング膜に対してエッチング選択比を有する絶縁膜で形成することができる。例えば、前記メインキャッピング膜はシリコン酸化膜で形成することができ、前記犠牲キャッピング膜はシリコン窒化膜で形成することができる。

前記キャッピング膜、制御ゲート導電膜、及びゲート層間絶縁膜を連続的にパターニングして順に積層されたゲート層間絶縁膜パターン１３、ワードラインＷＬ、及びキャッピング膜パターン２０を形成する。前記ゲート層間絶縁膜パターン１３、ワードラインＷＬ、及びキャッピング膜パターン２０は前記第１活性領域７ａ及びこれらの間の前記開口部１１ｓを横切るように形成される。この場合、前記ゲート層間絶縁膜パターン１３、ワードラインＷＬ、及びキャッピング膜パターン２０は前記各開口部１１ｓの両端を露出させるように整列されなければならない。すなわち、前記開口部１１ｓは図２に示すように前記ワードラインＷＬの幅より広くなるように形成しなければならない。前記キャッピング膜パターン２０は順に積層されたメインキャッピング膜パターン１７及び犠牲キャッピング膜パターン１９を含むことができる。

図２、図５Ａ及び図５Ｂを参照すると、前記ゲート層間絶縁膜パターン１３、ワードラインＷＬ、メインキャッピング膜パターン１７、及び犠牲キャッピング膜パターン１９の側壁上にワードラインスペーサ２１を形成することができる。前記ワードラインスペーサ２１はシリコン酸化膜で形成することができる。前記ワードラインＷＬ、メインキャッピング膜パターン１７、犠牲キャッピング膜パターン１９、及びワードラインスペーサ２１はワードラインパターンを構成する。前記ワードラインスペーサ２１を形成する工程は省略することもできる。この場合、前記ワードラインパターンは前記ワードラインＷＬ、メインキャッピング膜パターン１７、及び犠牲キャッピング膜パターン１９だけで構成することができる。

前記ワードラインパターンの側壁上に第１犠牲スペーサ２３を形成する。前記第１犠牲スペーサ２３は前記ワードラインスペーサ２１及び前記予備ゲートパターン１１ａに対してエッチング選択比を有する物質膜で形成することができる。例えば、前記第１犠牲スペーサ２３はシリコン窒化膜で形成することができる。前記第１犠牲スペーサ２３を形成する間に前記犠牲キャッピング膜パターン１９は除去することもできる。

前記ワードラインパターン及び前記第１犠牲スペーサ２３をエッチングマスクとして用いて前記予備ゲートパターン１１ａをエッチングする。その結果、前記ワードラインパターン及び前記第１犠牲スペーサ下部にゲートパターン１１ｂが形成される。この場合、前記第１犠牲スペーサ２３は前記ワードラインパターンの両側に露出された前記開口部１１ｓを完全に覆うように十分な幅を有することが望ましい。これは前記ゲートパターン１１ｂが前記開口部１１ｓによって分割されることを防止するためである。

図２、図６Ａ及び図６Ｂを参照すると、前記第１犠牲スペーサ２３を除去する。前記第１犠牲スペーサ２３を除去する間に前記犠牲キャッピング膜パターン１９も除去されて前記メインキャッピング膜パターン１７が露出することができる。前記第１犠牲スペーサ２３が除去された基板上に第２犠牲スペーサ膜を形成し、前記第２犠牲スペーサ膜を異方性エッチングして前記ワードラインパターンの側壁上に第２犠牲スペーサ２５ａを形成する。この場合、前記ゲートパターン１１ｂの側壁上にも第２犠牲スペーサ２５ｂを形成することができる。前記第２犠牲スペーサ膜は耐酸化性物質膜、例えば、シリコン窒化膜で形成することができる。

前記第２犠牲スペーサ２５ａは、図５Ａに示す前記第１犠牲スペーサ２３より小さい幅を有するように形成される。さらに、前記第２犠牲スペーサ２５ａの幅Ｓは、前記第２犠牲スペーサ膜の蒸着厚さによって決められる。よって、前記第２犠牲スペーサ膜の蒸着厚さを減少すると、前記第２犠牲スペーサ２５ａの幅Ｓは写真工程の限界解像度より小さく調節することができる。

図２、図７Ａ及び図７Ｂを参照すると、前記第２犠牲スペーサ２５ａ、２５ｂを有する基板を熱酸化させて前記ゲートパターン１１ｂの前記露出された端上に選択的に第１及び第２ハードマスクパターン２７ａ、２７ｂ、すなわち熱酸化膜を形成する。前記第１及び第２ハードマスクパターン２７ａ、２７ｂは前記ワードラインパターン、すなわち前記ワードラインＷＬに実質的に平行するように形成される。続いて、前記第２犠牲スペーサ２５ａを選択的に除去して前記ワードラインパターンと前記ハードマスクパターン２７ａ、２７ｂとの間の前記ゲートパターン１１ｂの上部面を露出させる。前記第２犠牲スペーサ２５ａを除去する間に前記第２犠牲スペーサ２５ｂも除去されて前記ゲートパターン１１ｂの側壁も露出することができる。前記ゲートパターン１１ｂの前記露出された上部面の幅は前記第２犠牲スペーサ２５ａの前記幅Ｓと等しい。

図２、図８Ａ及び図８Ｂを参照すると、前記ハードマスクパターン２７ａ、２７ｂ及び前記ワードラインパターンをエッチングマスクとして用いて前記ゲートパターン１１ｂをエッチングする。その結果、前記ワードラインパターン下部に前記第１活性領域７ａと重畳しながら互いに離隔された複数の浮遊ゲートＦＧが形成され、前記第１及び第２ハードマスクパターン２７ａ、２７ｂの下部にそれぞれソース選択ラインＳＳＬ及びドレイン選択ラインＤＳＬが形成される。前記ソース選択ラインＳＳＬ及び前記ドレイン選択ラインＤＳＬは、図２に示すように前記第１活性領域７ａ及びこれらの間の前記素子分離膜７を横切るように形成される。前記ワードラインパターン及びその下部の前記浮遊ゲートＦＧはセルゲートパターンを構成する。

前記ワードラインスペーサ２１が形成されると、前記浮遊ゲートＦＧの両側壁は前記ワードラインスペーサ２１の外側壁に自己整列される。この場合、前記各浮遊ゲートＦＧの幅は、前記ワードラインＷＬの幅と前記一対のワードラインスペーサ２１の幅との合計と等しい。一方、前記ワードラインスペーサ２１の形成を省略した場合、前記浮遊ゲートＦＧは前記ワードラインＷＬに自己整列されて前記ワードラインＷＬと同一の幅を有する。

前記浮遊ゲートＦＧと前記選択ラインＳＳＬ、ＤＳＬとの間の間隔は、前記第２犠牲スペーサ（図６の２５ａ）の幅Ｓと等しい。すなわち、本発明によれば、前記浮遊ゲートＦＧと前記選択ラインＳＳＬ、ＤＳＬとの間の間隔Ｓは写真工程の限界解像度より小さくする。これによって、不揮発性メモリ素子の集積度を改善することができる。さらに、本発明によれば、前記選択ラインＳＳＬ、ＤＳＬのそれぞれは図８Ａに示すように単一ゲート電極のみで構成される。よって、前記選択ラインＳＳＬ、ＤＳＬのそれぞれは、順に積層されたメインゲート電極、ゲート層間絶縁膜パターン、及びダミーゲート電極を有する従来技術で要求されたバッティングコンタクトを形成する必要がない。結果的に、本発明によって不揮発性メモリ素子の集積度をさらに改善することができる。

前記セルゲートパターン及び前記選択ラインＳＳＬ、ＤＳＬをイオン注入マスクとして用いて前記第１及び第２活性領域７ａ、７ｓ内にＮ型不純物イオンを注入して前記ソース選択ラインＳＳＬに隣接した前記第２活性領域７ｓ内に低濃度ソース領域２９ｓを形成することと同時に、前記ドレイン選択ラインＤＳＬに隣接し、前記浮遊ゲートＦＧの反対側に位置した前記第１活性領域７ａ内に低濃度ドレイン領域２９ｂを形成する。前記低濃度ソース／ドレイン領域２９ｓ、２９ｂを形成する間、前記セルゲートパターンと前記ソース選択ラインＳＳＬとの間の前記第１活性領域７ａ内に第１浮遊不純物領域２９ｆ’が形成され、前記セルゲートパターンと前記ドレイン選択ラインＤＳＬとの間の前記第１活性領域７ａ内に第２浮遊不純物領域２９ｆ”が形成される。この場合、前記低濃度ソース／ドレイン領域２９ｓ、２９ｂは前記浮遊不純物領域２９ｆ’、２９ｆ”と同一の不純物濃度を有するように形成される。

図２、図９Ａ及び図９Ｂを参照すると、前記浮遊ゲートＦＧ及び前記選択ラインＳＳＬ、ＤＳＬの側壁上に側壁キャッピング膜３１を形成することができる。前記側壁キャッピング膜３１は、前記浮遊ゲートＦＧ及び前記選択ラインＳＳＬ、ＤＳＬを形成する間に前記基板に加えられたエッチング損傷を治癒するために形成することができる。前記側壁キャッピング膜３１は熱酸化膜で形成することができる。前記側壁キャッピング膜３１は、前記低濃度ソース／ドレイン領域２９ｓ、２９ｂ及び前記浮遊不純物領域２９ｆ’、２９ｆ”を形成する前後に形成することができる。

前記低濃度ソース／ドレイン領域２９ｓ、２９ｂ及び前記浮遊不純物領域２９ｆ’、２９ｆ”を有する基板上にメインスペーサ膜を形成する。前記メインスペーサ膜は、シリコン酸化膜またはシリコン窒化膜で形成することができる。前記メインスペーサ膜を異方性エッチングして前記セルゲートパターンの側壁及び前記選択ラインＳＳＬ、ＤＳＬの側壁を覆うメインスペーサを形成する。前記メインスペーサは前記セルゲートパターン及び前記選択ラインＳＳＬ、ＤＳＬのギャップ領域を埋め込む第１メインスペーサ３３ａと共に前記低濃度ソース領域２９ｓ及び前記低濃度ドレイン領域２９ｂに隣接した第２メインスペーサ３３ｂを含むことができる。

前記メインスペーサ３３ａ、３３ｂ及び前記トンネル絶縁膜９がシリコン酸化膜で形成された場合、前記ワードラインＷＬ、前記選択ラインＳＳＬ、ＤＳＬ、及び前記低濃度ソース／ドレイン領域２９ｓ、２９ｂの上部面は前記メインスペーサ３３ａ、３３ｂが形成された後に露出することもできる。しかしながら、前記メインスペーサ３３ａ、３３ｂ及び前記トンネル絶縁膜９がそれぞれシリコン窒化膜及びシリコン酸化膜で形成されても、前記低濃度ソース／ドレイン領域２９ｓ、２９ｂの上部面は前記メインスペーサ３３ａ、３３ｂを形成する間に過渡エッチングによって露出することができる。

続いて、前記ワードラインパターン、前記選択ラインＳＳＬ、ＤＳＬ及び前記メインスペーサ３３ａ、３３ｂをイオン注入マスクとして用いて前記第１及び第２活性領域７ａ、７ｓ内にＮ型不純物イオンを注入して前記ソース選択ラインＳＳＬに隣接した高濃度ソース領域３５ｓ及び前記ドレイン選択ラインＤＳＬに隣接した高濃度ドレイン領域３５ｂを形成する。前記高濃度ソース／ドレイン領域３５ｓ、３５ｂは前記低濃度ソース／ドレイン領域２９ｓ、２９ｂより高い不純物濃度及び深い接合深さを有するように形成することができる。この場合、前記低濃度ソース／ドレイン領域２９ｓ、２９ｂは、図９Ａに示すように前記第２メインスペーサ３３ｂの下部のみ残存することができる。前記低濃度ソース領域２９ｓ及び高濃度ソース領域３５ｓは共通ソースラインＣＳＬに該当し、前記低濃度ドレイン領域２９ｂ及び前記高濃度ドレイン領域３５ｂはドレイン領域３６ｂに該当する。

結果的に、前記セルゲートパターンと共に前記第１及び第２浮遊不純物領域２９ｆ’、２９ｆ”はセルトランジスタ（図１のＣＴ）を構成し、前記ソース選択ラインＳＳＬ、前記共通ソースラインＣＳＬ、及び前記第１浮遊不純物領域２９ｆ’はソース選択トランジスタ（図１のＳＳＴ）を構成する。また、前記ドレイン選択ラインＤＳＬ、前記ドレイン領域３６ｂ、及び前記第２浮遊不純物領域２９ｆ”はドレイン選択トランジスタ（図１のＤＳＴ）を構成する。これによって、前記選択ラインＳＳＬ、ＤＳＬと前記ポケットＰウェル５との間の前記トンネル絶縁膜９は前記選択トランジスタＳＳＴ、ＤＳＴのゲート絶縁膜に該当する。すなわち、本実施形態によれば、前記セルトランジスタＣＴのトンネル絶縁膜は前記選択トランジスタＳＳＴ、ＤＳＴのゲート絶縁膜と同一の物質膜とすることができる。

図面に示してないが、前記ハードマスクパターン２７ａ、２７ｂ及び前記トンネル絶縁膜９が前記メインキャッピング膜１７よりも相対的に薄いシリコン酸化膜で形成されたら、前記ハードマスクパターン２７ａ、２７ｂ及び前記トンネル絶縁膜９をエッチングして前記選択ラインＳＳＬ、ＤＳＬ及び前記高濃度ソース／ドレイン領域３５ｓ、３５ｂを選択的に露出することができる。この場合、前記選択ラインＳＳＬ、ＤＳＬ及び前記高濃度ソース／ドレイン領域３５ｓ、３５ｂ上に選択的に金属シリサイド層を形成することもできる。

続いて、前記共通ソースラインＣＳＬ及びドレイン領域３６ｂを有する基板上に層間絶縁膜３７を形成する。前記層間絶縁膜３７及びトンネル絶縁膜９をパターニングして前記ドレイン領域３６ｂを露出させるビットラインコンタクトホール３９を形成する。

図２、図１０Ａ及び図１０Ｂを参照すると、前記ビットラインコンタクトホール３９内にビットラインコンタクトプラグ４１を形成し、前記ビットラインコンタクトプラグ４１を有する基板上に金属膜のようなビットライン導電膜を形成する。前記ビットライン導電膜をパターニングして前記ビットラインコンタクトプラグ４１と接触する複数のビットラインＢＬ１、ＢＬ２を形成する。前記ビットラインＢＬ１、ＢＬ２は前記ワードラインＷＬ及び前記選択ラインＳＳＬ、ＤＳＬの上部を横切るように形成される。

本発明の実施形態に係る不揮発性メモリ素子に採用されるセルアレイ領域の一部を示す等価回路図である。 図１のセルアレイ領域における一対のメモリセルを示す平面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩ−Ｉ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩ−Ｉ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩ−Ｉ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩ−Ｉ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩ−Ｉ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩ−Ｉ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩ−Ｉ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。 本発明の実施形態に係る不揮発性メモリ素子のメモリセル及びその製造方法を説明するための図２のＩ−Ｉ’線の断面図である。 本発明の実施形態に係る不揮発性メモリのメモリセル及びその製造方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。

符号の説明

１ 半導体基板
３ Ｎウェル
５ ポケットＰウェル
７ 素子分離膜
７ａ、７ｓ 活性領域
９ トンネル絶縁膜
１１ ゲート導電膜
１１ａ 予備ゲートパターン
１１ｂ ゲートパターン
１１ｓ 開口部
１３ ゲート層間絶縁膜パターン
１７ メインキャッピング膜パターン
１９ 犠牲キャッピング膜パターン
２０ キャッピング膜パターン
２１ ワードラインスペーサ
２３ 第１犠牲スペーサ
３９ ビットラインコンタクトホール
４１ ビットラインコンタクトプラグ
ＢＬ１、ＢＬ２ ビットライン
ＳＳＬ、ＤＳＬ 選択ライン
ＷＬ ワードライン

Claims (38)

1. 半導体基板内に形成され、互いに離隔されたソース領域及びドレイン領域と、
   前記ソース領域と前記ドレイン領域との間の前記半導体基板上部に提供され、前記ソース領域及び前記ドレイン領域にそれぞれ隣接したソース選択ライン及びドレイン選択ラインと、
   前記ソース選択ラインと前記ドレイン選択ラインとの間に配置されたセルゲートパターンと、
   前記ソース選択ラインと前記セルゲートパターンとの間のギャップ領域下部の前記半導体基板内に提供される第１浮遊不純物領域と、
   前記ドレイン選択ラインと前記セルゲートパターンとの間のギャップ領域下部の前記半導体基板内に提供される第２浮遊不純物領域と、を含み、
   前記セルゲートパターンと前記選択ラインとの間の間隔は前記選択ラインの幅より小さいことを特徴とする不揮発性メモリセル。
2. 前記セルゲートパターンは、順に積層された浮遊ゲート、ゲート層間絶縁膜、及びワードラインパターンを含み、前記選択ラインのそれぞれは単一導電膜であることを特徴とする請求項１に記載の不揮発性メモリセル。
3. 前記ワードラインパターンは順に積層されたワードライン及びキャッピング膜パターンを含み、前記浮遊ゲートは前記ワードライン及び前記キャッピング膜パターンと自己整列されて前記ワードライン及び前記キャッピング膜パターンと実質的に同一の幅を有することを特徴とする請求項２に記載の不揮発性メモリセル。
4. 前記ワードラインパターンは、
   順に積層されたワードライン及びキャッピング膜パターンと、
   前記ワードライン及び前記キャッピング膜パターンの側壁を覆うワードラインスペーサと、を含み、
   前記浮遊ゲートは前記ワードラインスペーサと自己整列されて前記ワードライン及び前記キャッピング膜パターンよりも大きな幅を有することを特徴とする請求項２に記載の不揮発性メモリセル。
5. 前記選択ラインの側壁及び前記セルゲートパターンの側壁を覆うメインスペーサをさらに含み、前記メインスペーサは前記選択ラインと前記セルゲートパターンとの間のギャップ領域を埋め込む第１メインスペーサと共に前記ソース領域及び前記ドレイン領域に隣接した第２メインスペーサを具備することを特徴とする請求項１に記載の不揮発性メモリセル。
6. 前記ソース領域は、前記ソース選択ラインの側壁上の前記第２メインスペーサ下部に提供される低濃度ソース領域と前記低濃度ソース領域と接する高濃度ソース領域とを含み、前記ドレイン領域は前記ドレイン選択ラインの側壁上の前記第２メインスペーサ下部に提供される低濃度ドレイン領域と前記低濃度ドレイン領域と接する高濃度ドレイン領域とを含み、前記第１及び第２浮遊不純物領域は前記低濃度ソース領域及び前記低濃度ドレイン領域と同一の不純物濃度を有することを特徴とする請求項５に記載の不揮発性メモリセル。
7. 前記浮遊ゲートと前記第１メインスペーサとの間及び前記選択ラインと前記第２メインスペーサとの間に介在された側壁キャッピング膜をさらに含むことを特徴とする請求項５に記載の不揮発性メモリセル。
8. 前記ソース選択ライン上に提供された第１ハードマスクパターンと
   前記ドレイン選択ライン上に提供された第２ハードマスクパターンと、
   をさらに含むことを特徴とする請求項１に記載の不揮発性メモリセル。
9. 前記セルゲートパターン及び前記選択ラインを有する基板上に提供された層間絶縁膜と、
   前記層間絶縁膜上に形成され、前記ドレイン領域に電気的に接続されたビットラインと、をさらに含み、
   前記ビットラインは前記セルゲートパターン及び前記選択ラインの上部を横切るように配置されることを特徴とする請求項１に記載の不揮発性メモリセル。
10. 前記セルゲートパターンと前記半導体基板との間に介在されたトンネル絶縁膜と、
    前記選択ラインと前記半導体基板との間に介在されたゲート絶縁膜と、をさらに含み、
    前記トンネル絶縁膜及び前記ゲート絶縁膜は同一の絶縁膜であることを特徴とする請求項１に記載の不揮発性メモリセル。
11. 半導体基板上に予備ゲートパターンを形成する段階と、
    前記予備ゲートパターン上に順に積層されたゲート層間絶縁膜パターン及びワードラインパターンを形成する段階と、
    前記ワードラインパターンの両側壁上に第１犠牲スペーサを形成する段階と、
    前記第１犠牲スペーサ及び前記ワードラインパターンをエッチングマスクとして用いて前記予備ゲートパターンをエッチングしてゲートパターンを形成する段階と、
    前記第１犠牲スペーサを除去する段階と、
    前記ゲートパターンの両端上にそれぞれ第１及び第２ハードマスクパターンを形成する段階であって、前記第１及び第２ハードマスクパターンは前記ワードラインパターンと実質的に平行に形成し、前記ワードラインパターン及び前記ハードマスクパターンをエッチングマスクとして用いて前記ゲートパターンをエッチングして前記ワードラインパターン、前記第１ハードマスクパターン、及び前記第２ハードマスクパターン下部にそれぞれ浮遊ゲート、ソース選択ライン、及びドレイン選択ラインを形成する段階と、を含み、
    前記浮遊ゲート、前記ゲート層間絶縁膜パターン、及び前記ワードラインパターンはセルゲートパターンを構成することを特徴とする不揮発性メモリセルの製造方法。
12. 前記予備ゲートパターンを形成する前に前記半導体基板上にトンネル絶縁膜を形成する段階をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリセルの製造方法。
13. 前記予備ゲートパターンはポリシリコン膜で形成することを特徴とする請求項１１に記載の不揮発性メモリセルの製造方法。
14. 前記ゲート層間絶縁膜パターン及び前記ワードラインパターンを形成する段階は、
    前記予備ゲートパターンを有する基板上にゲート層間絶縁膜、制御ゲート導電膜、及びキャッピング膜を順に形成する段階と、
    前記キャッピング膜、前記制御ゲート導電膜、及び前記ゲート層間絶縁膜をパターニングして順に積層されたゲート層間絶縁膜パターン、ワードライン、及びキャッピング膜パターンを形成する段階と、
    を含むことを特徴とする請求項１１に記載の不揮発性メモリセルの製造方法。
15. 前記ワードライン及び前記キャッピング膜パターンの側壁上にワードラインスペーサを形成する段階をさらに含むことを特徴とする請求項１４に記載の不揮発性メモリセルの製造方法。
16. 前記キャッピング膜は、メインキャッピング膜及び犠牲キャッピング膜を順に積層させて形成することを特徴とする請求項１４に記載の不揮発性メモリセルの製造方法。
17. 前記メインキャッピング膜は前記予備ゲートパターンに対してエッチング選択比を有する絶縁膜で形成し、前記犠牲キャッピング膜は前記メインキャッピング膜に対してエッチング選択比を有する絶縁膜で形成することを特徴とする請求項１６に記載の不揮発性メモリセルの製造方法。
18. 前記第１犠牲スペーサは、シリコン窒化膜で形成することを特徴とする請求項１１に記載の不揮発性メモリセルの製造方法。
19. 前記第１及び第２ハードマスクパターンを形成する段階は、
    前記第１犠牲スペーサの除去後に前記ワードラインパターンの側壁及び前記ゲートパターンの側壁上に第２犠牲スペーサを形成する段階であって、前記第２犠牲スペーサは前記第１犠牲スペーサより小さい幅を有するように形成されて前記ゲートパターンの両端の上部面を露出する段階と、
    前記第２犠牲スペーサを有する基板を熱酸化させて前記ゲートパターンの前記露出した端部上に選択的に熱酸化膜を形成する段階と、
    前記第２犠牲スペーサを選択的に除去する段階と、
    を含むことを特徴とする請求項１１に記載の不揮発性メモリセルの製造方法。
20. 前記第２犠牲スペーサは、耐酸化性物質膜で形成することを特徴とする請求項１９に記載の不揮発性メモリセルの製造方法。
21. 前記耐酸化性物質膜は、シリコン窒化膜であることを特徴とする請求項２０に記載の不揮発性メモリセルの製造方法。
22. 前記半導体基板内に不純物領域を形成する段階をさらに含み、前記不純物領域は前記セルゲートパターンと前記選択ラインとの間の前記半導体基板内の浮遊不純物領域と共に前記ソース選択ライン及び前記ドレイン選択ラインにそれぞれ隣接したソース領域及びドレイン領域を含むことを特徴とする請求項１１に記載の不揮発性メモリセルの製造方法。
23. 前記セルゲートパターン及び前記選択ラインをイオン注入マスクとして用いて前記半導体基板内に不純物イオンを注入して前記セルゲートパターンと前記選択ラインとの間のギャップ領域の下部に浮遊不純物領域を形成すると同時に、前記ソース選択ライン及び前記ドレイン選択ラインにそれぞれ隣接した低濃度ソース領域及び低濃度ドレイン領域を形成することをさらに含むことを特徴とする請求項１１に記載の不揮発性メモリセルの製造方法。
24. 前記選択ライン及び前記セルゲートパターンの側壁を覆うメインスペーサを形成し、前記メインスペーサは前記セルゲートパターンと前記選択ラインとの間のギャップ領域を埋め込む第１メインスペーサと共に、前記低濃度ソース領域及び前記低濃度ドレイン領域にそれぞれ隣接した第２メインスペーサを含み、
    前記セルゲートパターン、前記選択ライン、及び前記メインスペーサをイオン注入マスクとして用いて前記半導体基板内に不純物イオンを注入して高濃度ソース領域及び高濃度ドレイン領域を形成することをさらに含むことを特徴とする請求項２３に記載の不揮発性メモリセルの製造方法。
25. 前記メインスペーサを形成する前に、前記浮遊ゲートの側壁及び前記選択ラインの側壁上に側壁キャッピング膜を形成する段階をさらに含むことを特徴とする請求項２４に記載の不揮発性メモリセルの製造方法。
26. 前記側壁キャッピング膜は、熱酸化膜で形成することを特徴とする請求項２５に記載の不揮発性メモリセルの製造方法。
27. 前記不純物領域を有する基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜上にビットラインを形成する段階と、をさらに含み、
    前記ビットラインは層間絶縁膜を貫通するビットラインコンタクトホールを介して前記ドレイン領域に電気的に接続されたことを特徴とする請求項２２に記載の不揮発性メモリセルの製造方法。
28. 半導体基板の所定領域に素子分離膜を形成して複数の平行な活性領域を画定する段階と、
    前記活性領域上にトンネル絶縁膜を形成する段階と、
    前記トンネル絶縁膜を有する基板上にゲート導電膜を形成する段階と、
    前記ゲート導電膜をパターニングして前記活性領域間の前記素子分離膜の所定領域を露出させる開口部を有する予備ゲートパターンを形成する段階と、
    前記予備ゲートパターンを有する基板上に順に積層されたゲート層間絶縁膜パターン及びワードラインパターンを形成する段階であって、前記ワードラインパターンは前記活性領域及び前記開口部を横切るように形成する段階と、
    前記ワードラインパターンの両側壁上に第１犠牲スペーサを形成する段階であって、前記第１犠牲スペーサは前記ワードラインパターンの両側に存在する前記開口部を覆うように形成する段階と、
    前記第１犠牲スペーサ及び前記ワードラインパターンをエッチングマスクとして用いて前記予備ゲートパターンをエッチングしてゲートパターンを形成する段階と、
    前記第１犠牲スペーサを除去する段階と、
    前記ゲートパターンの両端上にそれぞれ第１及び第２ハードマスクパターンを形成する段階であって、前記第１及び第２ハードマスクパターンは前記ワードラインパターンと実質的に平行に形成し、前記ワードラインパターン及び前記ハードマスクパターンをエッチングマスクとして用いて前記ゲートパターンをエッチングして前記ワードラインパターン下部に前記活性領域と重畳する複数の浮遊ゲートを形成すると同時に、前記第１及び第２ハードマスクパターン下部にそれぞれ前記活性領域を横切るソース選択ライン及びドレイン選択ラインを形成する段階と、を含み、
    前記浮遊ゲート、前記ゲート層間絶縁膜パターン、及び前記ワードラインパターンはセルゲートパターンを構成することを特徴とする不揮発性メモリ素子の製造方法。
29. 前記ゲート導電膜は、ポリシリコン膜で形成することを特徴とする請求項２８に記載の不揮発性メモリ素子の製造方法。
30. 前記ゲート層間絶縁膜パターン及び前記ワードラインパターンを形成する段階は、
    前記予備ゲートパターンを有する基板上にゲート層間絶縁膜、制御ゲート導電膜、及びキャッピング膜を順に形成する段階と、
    前記キャッピング膜、前記制御ゲート導電膜、及び前記ゲート層間絶縁膜をパターニングして順に積層されたゲート層間絶縁膜パターン、ワードライン、及びキャッピング膜パターンを形成する段階と、
    を含むことを特徴とする請求項２８に記載の不揮発性メモリ素子の製造方法。
31. 前記ワードライン及び前記キャッピング膜パターンの側壁上にワードラインスペーサを形成する段階をさらに含むことを特徴とする請求項３０に記載の不揮発性メモリ素子の製造方法。
32. 前記キャッピング膜は、メインキャッピング膜及び犠牲キャッピング膜を順に積層させて形成することを特徴とする請求項３０に記載の不揮発性メモリ素子の製造方法。
33. 前記メインキャッピング膜は前記予備ゲートパターンに対してエッチング選択比を有する絶縁膜で形成し、前記犠牲キャッピング膜は前記メインキャッピング膜に対してエッチング選択比を有する絶縁膜で形成することを特徴とする請求項３２に記載の不揮発性メモリ素子の製造方法。
34. 前記第１犠牲スペーサは、シリコン窒化膜で形成することを特徴とする請求項２８に記載の不揮発性メモリ素子の製造方法。
35. 前記第１及び第２ハードマスクパターンを形成する段階は、
    前記第１犠牲スペーサの除去後に前記ワードラインパターンの側壁及び前記ゲートパターンの側壁上に第２犠牲スペーサを形成する段階であって、前記第２犠牲スペーサは前記第１犠牲スペーサよりも小さい幅を有するように形成されて前記ゲートパターンの両端の上部面を露出させる段階と、
    前記第２犠牲スペーサを有する基板を熱酸化させて前記ゲートパターンの前記露出された端部上に選択的に熱酸化膜を形成する段階と、
    前記第２犠牲スペーサを選択的に除去する段階と、
    を含むことを特徴とする請求項２８に記載の不揮発性メモリ素子の製造方法。
36. 前記第２犠牲スペーサは、耐酸化性物質膜で形成することを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
37. 前記半導体基板内に不純物領域を形成する段階をさらに含み、前記不純物領域は前記セルゲートパターンと前記選択ラインとの間の前記半導体基板内の浮遊不純物領域と共に、前記ソース選択ライン及び前記ドレイン選択ラインにそれぞれ隣接したソース領域及びドレイン領域を含むことを特徴とする請求項２８に記載の不揮発性メモリ素子の製造方法。
38. 前記不純物領域を有する基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜上にビットラインを形成する段階と、をさらに含み、
    前記ビットラインは層間絶縁膜を貫通するビットラインコンタクトホールを介して前記ドレイン領域に電気的に接続されたことを特徴とする請求項３７に記載の不揮発性メモリ素子の製造方法。
    

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