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JP2021121036A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ＯＮＯ膜を有するＭＯＮＯＳメモリにおいて、ＯＮＯ膜上の制御ゲート電極の下面の端部とＯＮＯ膜の下の半導体基板との間において絶縁破壊および短絡が生じることを防ぐ。【解決手段】ＯＮＯ膜ＯＮ上に形成したポリシリコン膜を加工して制御ゲート電極ＣＧを形成する際、ＯＮＯ膜ＯＮを加工せず、続いて、制御ゲート電極ＣＧの側面を覆うオフセットスペーサＯＦ２を形成した後、オフセットスペーサＯＦ２をマスクとしてＯＮＯ膜ＯＮを加工する。これにより、制御ゲート電極ＣＧのゲート長方向において、ＯＮＯ膜ＯＮ端部が制御ゲート電極ＣＧの側面よりも外側に突き出した形状となる。【選択図】図１１

Description

本発明は、半導体装置およびその製造方法に関し、例えば、低耐圧トランジスタおよび高耐圧トランジスタを有する半導体装置の製造に利用できるものである。
不揮発性記憶素子の１つとして、半導体基板の表面に形成されたソース・ドレイン領域と、メモリゲート電極と、半導体基板およびメモリゲート電極の相互間に形成された電荷蓄積膜とを備えたシングルゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリが知られている。不揮発性記憶装置では、このようなＭＯＮＯＳメモリをアレイ状に並べてメモリアレイを構成し、読出し動作などにおけるＭＯＮＯＳメモリの選択は、例えば、各ＭＯＮＯＳメモリに直列に接続された選択トランジスタを用いて行うことができる。
特許文献１（特開２０１６−４８７１０号公報）には、シングルゲート型のＭＯＮＯＳメモリ、低耐圧ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）および高耐圧ＭＯＳＦＥＴを同一基板上に混載することが記載されている。
特許文献２（特開２００７−２４３０９５号公報）には、互いに隣り合う制御ゲート電極とメモリゲート電極とを備えたスプリットゲート型のＭＯＮＯＳメモリにおいて、メモリゲート電極の下のＯＮＯ（Oxide Nitride Oxide）膜の端部の後退を防止することが記載されている。
特開２０１６−４８７１０号公報 特開２００７−２４３０９５号公報
ＭＯＮＯＳメモリにおいて基板とゲート電極との間に介在し、電荷蓄積部を含む絶縁膜（ＯＮＯ膜）の端部は電界集中により絶縁破壊が起きやすい箇所であり、特に、当該絶縁膜の端部がゲート電極の側面よりも後退すると、絶縁破壊が顕著に生じる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、電荷蓄積部を含む絶縁膜上に形成したポリシリコン膜を加工して制御ゲート電極を形成し、続いて、制御ゲート電極の側面を覆うオフセットスペーサを形成した後、当該オフセットスペーサをマスクとして当該絶縁膜を加工するものである。
また、他の実施の形態である半導体装置は、シングルゲート型のＭＯＮＯＳメモリにおいて、制御ゲート電極の下の電荷蓄積膜を含むゲート絶縁膜の端部が、制御ゲート電極の側面よりも外側に突出しているものである。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１である半導体装置の製造工程中の断面図である。 図１に続く半導体装置の製造工程中の断面図である。 図２に続く半導体装置の製造工程中の断面図である。 図３に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 実施の形態２である半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１７に続く半導体装置の製造工程中の断面図である。 図１８に続く半導体装置の製造工程中の断面図である。 図１９に続く半導体装置の製造工程中の断面図である。 図２０に続く半導体装置の製造工程中の断面図である。 図２１に続く半導体装置の製造工程中の断面図である。 図２２に続く半導体装置の製造工程中の断面図である。 実施の形態２の変形例である半導体装置の製造工程中の断面図である。 図２４に続く半導体装置の製造工程中の断面図である。 図２５に続く半導体装置の製造工程中の断面図である。 図２６に続く半導体装置の製造工程中の断面図である。 図２７に続く半導体装置の製造工程中の断面図である。 図２８に続く半導体装置の製造工程中の断面図である。 図２９に続く半導体装置の製造工程中の断面図である。 図３０に続く半導体装置の製造工程中の断面図である。 図３１に続く半導体装置の製造工程中の断面図である。 図３２に続く半導体装置の製造工程中の断面図である。 実施の形態３である半導体装置を示す断面図である。 実施の形態３である半導体装置を示す模式的な平面図である。 図３４の一部を拡大して示す断面図である。 実施の形態３である半導体装置の製造工程中の断面図である。 図３７に続く半導体装置の製造工程中の断面図である。 図３８に続く半導体装置の製造工程中の断面図である。 図３９に続く半導体装置の製造工程中の断面図である。 図４０に続く半導体装置の製造工程中の断面図である。 図４１に続く半導体装置の製造工程中の断面図である。 図４２に続く半導体装置の製造工程中の断面図である。 図４３に続く半導体装置の製造工程中の断面図である。 図４４に続く半導体装置の製造工程中の断面図である。 図４５に続く半導体装置の製造工程中の断面図である。 図４６に続く半導体装置の製造工程中の断面図である。 図４７に続く半導体装置の製造工程中の断面図である。 図４８に続く半導体装置の製造工程中の断面図である。 実施の形態３の変形例である半導体装置を示す断面図である。 比較例である半導体装置を示す断面図である。 比較例である半導体装置を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。
また、本実施の形態および以下の実施の形態でのメモリセルの極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。つまり、ｐチャネル型ＭＩＳＦＥＴを基本とするメモリセルであっても、以下に説明する実施の形態と同様の効果を得ることができる。また、メモリセル以外のトランジスタがｎチャネル型ではなくｐチャネル型のＭＩＳＦＥＴであっても、以下に説明する実施の形態と同様の効果を得ることができる。なお、ＭＩＳＦＥＴは、ＭＯＳＦＥＴと呼ばれることもある。
＜半導体装置の製造方法の説明＞
以下に、図１〜図１４を用いて、本実施の形態の半導体装置の製造方法を説明する。図１〜図１４は、本実施の形態の半導体装置の製造工程を説明する断面図である。図１〜図１４では、図の左側から順にコア領域（ロジック回路領域、低耐圧トランジスタ領域）ＣＲ、メモリセル領域ＭＲおよびＩ／Ｏ領域（高耐圧トランジスタ領域）ＨＶを示している。
コア領域ＣＲ、メモリセル領域ＭＲ、およびＩ／Ｏ領域ＨＶは、いずれも同じ半導体基板の上面に存在しており、平面視において重ならない位置に存在する。コア領域ＣＲは、制御回路などを構成する低耐圧のＭＩＳＦＥＴを設ける領域である。Ｉ／Ｏ領域ＨＶは、半導体チップの外の装置との入出力を行う回路または電源回路などを構成する高耐圧のＭＩＳＦＥＴを設ける領域である。これらの領域のチップ内での配置を、図３５に示している。
コア領域ＣＲおよびＩ／Ｏ領域ＨＶは、周辺回路領域を構成する領域である。周辺回路とは、不揮発性メモリ以外の回路である。周辺回路は、例えば、メモリモジュール内では、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、モジュール外との入出力回路または電源回路などであり、メモリモジュール外では、ＣＰＵなどのプロセッサ、各種アナログ回路、ＳＲＡＭ（Static Random Access Memory）メモリモジュール、または外部入出力回路などである。
メモリセル領域ＭＲは、シングルゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリを形成する領域である。ＭＯＮＯＳメモリは、電気的に書込・消去が可能な不揮発性半導体記憶装置であり、１つ制御ゲート電極を備えたＭＩＳＦＥＴからなる。ＭＯＮＯＳメモリは、ＭＩＳＦＥＴのゲート電極の下にトラップ性絶縁膜を有しており、トラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜（以下、主に電荷蓄積膜と呼ぶ）をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積膜（電荷蓄積部、電荷保持部、電荷保持膜）への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。
コア領域ＣＲに形成するＭＩＳＦＥＴは、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＭＲに形成されるＭＩＳＦＥＴよりも低い電圧で駆動する低耐圧ＭＩＳＦＥＴである。ここでは、コア領域ＣＲおよびＩ／Ｏ領域ＨＶにｎチャネル型ＭＩＳＦＥＴを形成することについて説明するが、これらの領域には、ｐチャネル型のＭＩＳＦＥＴも形成される。
本実施の形態の半導体装置の製造工程では、まず、図１に示すように、上面上に埋込酸化膜であるＢＯＸ（Buried Oxide）膜ＢＸおよび半導体層（ＳＯＩ層）ＳＬが順に形成された半導体基板ＳＢを用意する。半導体基板ＳＢ、ＢＯＸ膜ＢＸおよび半導体層ＳＬからなる積層基板は、ＳＯＩ（Silicon On Insulator）基板を構成する。半導体基板ＳＢは例えば単結晶シリコン（Ｓｉ）からなる。半導体層ＳＬの膜厚は、例えば１２ｎｍである。
続いて、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶの半導体層ＳＬおよびＢＯＸ膜ＢＸを除去する。これにより、メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶの半導体基板ＳＢの上面は、半導体層ＳＬおよびＢＯＸ膜ＢＸから露出する。ＢＯＸ膜ＢＸおよび半導体層ＳＬを有さない領域（メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶ）の半導体基板ＳＢは、バルク基板と呼ばれる。
続いて、図示していない領域において、コア領域ＣＲ、メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶを互いに分離する素子分離領域を形成する。半導体基板ＳＢの上面から、半導体基板ＳＢの途中深さまで達する溝内に埋め込まれた絶縁膜（例えば酸化シリコン膜）により構成されている。コア領域ＣＲの素子分離領域は、絶縁膜ＩＦ１、半導体層ＳＬおよびＢＯＸ膜ＢＸを貫通して形成される。
続いて、イオン注入法を用いてｐ型不純物（例えばＢ（ホウ素））を半導体基板ＳＢの上面に打ち込むことにより、半導体基板ＳＢの上面にｐ型半導体領域であるウェルＷ１〜Ｗ３を形成する。ここでは、イオン注入工程をコア領域ＣＲ、メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶのそれぞれに対し別々に行い、互いに異なる不純物濃度を有するウェルＷＷ１〜Ｗ３を作り分けている。これにより、コア領域ＣＲの半導体基板ＳＢの上面にウェルＷ１が形成され、メモリセル領域ＭＲの半導体基板ＳＢの上面にウェルＷ２が形成され、Ｉ／Ｏ領域ＨＶの半導体基板ＳＢの上面にウェルＷ３が形成される。
続いて、例えば熱酸化法を用いて、コア領域ＣＲの半導体層ＳＬの上面、並びに、メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶの半導体基板ＳＢの上面を覆う絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなる。
次に、図２に示すように、メモリセル領域ＭＲを露出し、コア領域ＣＲおよびＩ／Ｏ領域ＨＶを覆うフォトレジスト膜（図示しない）をマスク（注入阻止マスク）として用い、メモリセル領域ＭＲの半導体基板ＳＢの上面に選択的にｐ型不純物をイオン注入法などで注入することで、メモリセル領域ＭＲの半導体基板ＳＢの上面にチャネル領域（図示しない）を形成する。その後、当該フォトレジスト膜をマスク（保護マスク）として用いてエッチングを行うことで、メモリセル領域ＭＲの絶縁膜ＩＦ１を除去する。ここでは、例えばＨＦ（フッ酸）を用いたウェットエッチングを行うことで、メモリセル領域ＭＲの絶縁膜ＩＦ１を除去する。続いて、当該フォトレジスト膜を除去する。
続いて、半導体基板ＳＢ上に、ＯＮＯ膜ＯＮを形成する。すなわち、例えば熱酸化法を用いて酸化シリコン膜ＯＸ１を形成した後、窒化シリコン膜Ｎ１および酸化シリコン膜ＯＸ２を例えばＣＶＤ（Chemical Vapor Deposition）法を用いて順に形成することで、酸化シリコン膜ＯＸ１、窒化シリコン膜Ｎ１および酸化シリコン膜ＯＸ２からなるＯＮＯ膜ＯＮを形成する。これによりＯＮＯ膜ＯＮは、コア領域ＣＲの半導体層ＳＬ上、メモリセル領域ＭＲの半導体基板ＳＢ上、および、Ｉ／Ｏ領域ＨＶの絶縁膜ＩＦ１上にそれぞれ形成される。酸化シリコン膜ＯＸ１の膜厚は例えば２ｎｍであり、窒化シリコン膜Ｎ１の膜厚は例えば８ｎｍであり、酸化シリコン膜ＯＸ２の膜厚は例えば３ｎｍである。
続いて、メモリセル領域ＭＲのＯＮＯ膜ＯＮを覆うフォトレジスト膜（図示しない）を形成した後、コア領域ＣＲおよびＩ／Ｏ領域ＨＶの酸化シリコン膜ＯＸ２を、例えばＨＦ（フッ酸）などを用いたウェットエッチングを行うことで除去する。その後、当該フォトレジスト膜を除去し、続いて、例えばリン酸を用いたウェットエッチングを行うことで、コア領域ＣＲおよびＩ／Ｏ領域ＨＶの窒化シリコン膜Ｎ１を除去する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、コア領域ＣＲの酸化シリコン膜ＯＸ１および絶縁膜ＩＦ１を除去する。この工程により、メモリセル領域ＭＲにのみＯＮＯ膜ＯＮが残る。
次に、図３に示すように、例えば熱酸化法を用いて、コア領域ＣＲ半導体層ＳＬの上面上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば酸化シリコン膜からなり、絶縁膜ＩＦ１よりも小さい膜厚を有している。続いて、半導体基板ＳＢの上面の全面上に、ポリシリコン膜ＳＬ１および絶縁膜ＩＦ３を、例えばＣＶＤ法により順に形成する。絶縁膜ＩＦ３は、例えば窒化シリコン膜からなる。
次に、図４に示すように、フォトリソグラフィ技術およびドライエッチング法を用いることで、絶縁膜ＩＦ３およびポリシリコン膜ＳＬ１を加工し、これにより、絶縁膜ＩＦ２の上面、ＯＮＯ膜ＯＮの上面および絶縁膜ＩＦ１の上面のそれぞれを露出させる。これにより、コア領域ＣＲの半導体層ＳＬ上には、絶縁膜ＩＦ２を介して、ポリシリコン膜ＳＬ１からなるゲート電極Ｇ１が形成される。また、メモリセル領域ＭＲの半導体基板ＳＢ上には、ＯＮＯ膜ＯＮを介して、ポリシリコン膜ＳＬ１からなる制御ゲート電極ＣＧが形成される。また、Ｉ／Ｏ領域ＨＶの半導体基板ＳＢ上には、絶縁膜ＩＦ１を介して、ポリシリコン膜ＳＬ１からなるゲート電極Ｇ３が形成される。ゲート電極Ｇ３は、ゲート電極Ｇ１よりも大きい幅（ゲート長）を有している。
このように、露光、現像により所望の形状に加工したフォトレジスト膜、または、ハードマスク膜などをマスクとしてエッチングを行うことにより、下層の膜を所望の形状に加工することをパターニングという。ここでは、ドライエッチングが酸化シリコン膜の上面で止まるように、選択比の高い条件でエッチングを行う。絶縁膜ＩＦ２、ＯＮＯ膜ＯＮおよび絶縁膜ＩＦ１のパターニングは行わない。したがって、シリコン層ＳＬはドライエッチングで削られることはない。ゲート電極Ｇ１、Ｇ３および制御ゲート電極ＣＧのそれぞれの上面は、ハードマスク（キャップ絶縁膜）である絶縁膜ＩＦ３により覆われている。
次に、図５に示すように、ゲート電極Ｇ１、Ｇ３および制御ゲート電極ＣＧのそれぞれの側面を保護する役割を有する絶縁膜ＩＦ４を、半導体基板ＳＢの上面の全面上に、例えばＣＶＤ法を用いて形成（堆積）する。絶縁膜ＩＦ４は、半導体基板ＳＢの上面側から順に積層された窒化シリコン膜Ｎ２、酸化シリコン膜ＯＸ３および窒化シリコン膜Ｎ３からなる積層膜である。なお、絶縁膜ＩＦ４は、例えば酸化シリコン膜または窒化シリコン膜のみからなる単層構造であってもよい。
絶縁膜ＩＦ４は、ゲート電極Ｇ１、Ｇ３および制御ゲート電極ＣＧのそれぞれの側面および上面を覆い、絶縁膜ＩＦ３の側面および上面を覆い、絶縁膜ＩＦ１、ＩＦ２およびＯＮＯ膜ＯＮのそれぞれの上面を覆っている。窒化シリコン膜Ｎ２、酸化シリコン膜ＯＸ３および窒化シリコン膜Ｎ３のそれぞれの膜厚は、例えば３ｎｍである。ゲート電極Ｇ１、Ｇ３および制御ゲート電極ＣＧのそれぞれの側面は、それらの側面側から順に形成された窒化シリコン膜Ｎ２、酸化シリコン膜ＯＸ３および窒化シリコン膜Ｎ３により覆われている。
次に、図６に示すように、異方性エッチングであるドライエッチングを行うことで、窒化シリコン膜Ｎ３および酸化シリコン膜ＯＸ３のそれぞれの一部を除去する。これにより、半導体基板ＳＢの上面に沿って形成された窒化シリコン膜Ｎ２の上面は露出する。つまり、絶縁膜ＩＦ３上には、窒化シリコン膜Ｎ２のみが残る。このため、窒化シリコン膜Ｎ３および酸化シリコン膜ＯＸ３は、ゲート電極Ｇ１、Ｇ３および制御ゲート電極ＣＧのそれぞれの側面にのみ残る。ここで除去されなかった窒化シリコン膜Ｎ２は、以降の工程で半導体基板ＳＢの上面、シリコン層の上面、並びに、ゲート電極Ｇ１、Ｇ３および制御ゲート電極ＣＧのそれぞれの側面が酸化されることを防ぐ役割を有する。
次に、図７に示すように、コア領域ＣＲおよびＩ／Ｏ領域ＨＶを覆い、メモリセル領域ＭＲを露出するフォトレジスト膜（保護膜）ＰＲ１を形成する。続いて、フォトレジスト膜ＰＲ１と、をマスクとしてドライエッチングを行うことで、メモリセル領域ＭＲにおいて、窒化シリコン膜Ｎ３および酸化シリコン膜ＯＸ３から露出する窒化シリコン膜Ｎ２と、制御ゲート電極ＣＧ、窒化シリコン膜Ｎ３および酸化シリコン膜ＯＸ３から露出する酸化シリコン膜ＯＸ２および窒化シリコン膜Ｎ１とを除去する。ただし、制御ゲート電極ＣＧ、窒化シリコン膜Ｎ３および酸化シリコン膜ＯＸ３から露出する窒化シリコン膜Ｎ１の全てを除去するのではなく、窒化シリコン膜Ｎ１の上面を後退させ、窒化シリコン膜Ｎ１の膜厚の一部を残す。このため、メモリセル領域ＭＲの酸化シリコン膜ＯＸ１の上面は露出しない。
ここでは、コア領域ＣＲおよびＩ／Ｏ領域ＨＶで、半導体基板ＳＢの上面に沿う方向（横方向）に延在する窒化シリコン膜Ｎ２と同様の厚さの窒化シリコン膜Ｎ１を残す。すなわち、当該ドライエッチングでは、窒化シリコン膜Ｎ１の全膜厚（８ｎｍ）のうち、例えば５ｎｍをエッチバックし、３ｎｍを残す。このように窒化シリコン膜Ｎ１を一部残すことにより、コア領域ＣＲ上でゲート電極Ｇ１の横に残る絶縁膜と、メモリセル領域ＭＲで制御ゲート電極ＣＧの横に残る絶縁膜と、Ｉ／Ｏ領域ＨＶでゲート電極Ｇ３の横に残る絶縁膜とのそれぞれの膜構造の状態を揃えることができる。これにより、以降の工程により、ＳＯＩ基板上の素子と、バルク基板上の素子とを精度よく形成することができる。言い換えれば、混載された各素子を所望の特性で形成することが容易になる。
制御ゲート電極ＣＧの側面を覆う窒化シリコン膜Ｎ２、酸化シリコン膜ＯＸ３および窒化シリコン膜Ｎ３からなる絶縁膜ＩＦ４は、オフセットスペーサＯＦ２を構成している。このドライエッチング工程では、メモリセル領域ＭＲの絶縁膜ＩＦ３およびオフセットスペーサＯＦ２もマスクとして使用される。制御ゲート電極ＣＧの側面を覆うオフセットスペーサＯＦ２をマスクとするドライエッチングが行われた結果、当該ドライエッチングにより加工された酸化シリコン膜ＯＸ２の横方向（ゲート長方向）の端部は、制御ゲート電極ＣＧの側面よりも外側に突出している。
次に、図８に示すように、フォトレジスト膜ＰＲ１をマスクとして用いて、ｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））を半導体基板ＳＢの上面に打ち込むことで、メモリセル領域ＭＲの半導体基板ＳＢの上面に、一対のエクステンション領域Ｅ２を形成する。エクステンション領域Ｅ２は、ウェルＷ２よりも深さが浅いｎ型半導体領域である。
次に、図９に示すように、フォトレジスト膜ＰＲ１を除去した後、半導体基板ＳＢの上面の全面上に例えばＣＶＤ法を用いて、絶縁膜ＩＦ５を形成（堆積）する。絶縁膜ＩＦ５は、例えば窒化シリコン膜からなる。絶縁膜ＩＦ５は、後のコア領域ＣＲにおけるエピタキシャル成長工程で、メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶにおいてエピタキシャル層が形成されることを防ぐための保護膜として使用される。
次に、図１０に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、コア領域ＣＲの絶縁膜ＩＦ５の一部を除去することで、絶縁膜ＩＦ３の上面を露出させる。これにより、ゲート電極Ｇ１の側面には、窒化シリコン膜Ｎ２、酸化シリコン膜ＯＸ３および窒化シリコン膜Ｎ３からなる積層膜を介して、絶縁膜ＩＦ５からなるサイドウォールが形成される。ここでは、メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶの絶縁膜ＩＦ５は、フォトレジスト膜により保護されているため除去されない。続いて、当該フォトレジスト膜を除去した後、当該サイドウォールなどから露出している絶縁膜ＩＦ２を除去することで、半導体層ＳＬの上面の一部を露出させる。
続いて、エピタキシャル成長法を用いて、半導体層ＳＬ上にエピタキシャル層（半導体層、せり上げ層）ＥＰを形成する。すなわち、ゲート電極Ｇ１の横の半導体層ＳＬ上には、一対のエピタキシャル層ＥＰが形成される。メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶは絶縁膜ＩＦ５により覆われているため、メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶのそれぞれの半導体基板ＳＢ上にはエピタキシャル層は形成されない。
次に、図１１に示すように、エッチング法により、コア領域ＣＲ、メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶの絶縁膜ＩＦ５、ＩＦ３および窒化シリコン膜Ｎ３を除去する。ここでは、ドライエッチング若しくはウェットエッチングまたはそれらを組み合わせたエッチングを行う。ウェットエッチングでは、薬液として例えばリン酸を用いる。これにより、酸化シリコン膜ＯＸ３の側面、ゲート電極Ｇ１の上面、制御ゲート電極ＣＧの上面およびゲート電極Ｇ３の上面が露出する。このエッチング工程では、メモリセル領域ＭＲにおいて制御ゲート電極ＣＧおよびオフセットスペーサＯＦ２から露出する窒化シリコン膜Ｎ１および酸化シリコン膜ＯＸ１をそれぞれ除去することで、半導体基板ＳＢの上面を露出させる。
ここでは、制御ゲート電極ＣＧの側面を覆うオフセットスペーサＯＦ２をマスク（エッチング保護マスク）としてエッチングが行われた結果、当該エッチングにより加工された窒化シリコン膜Ｎ１および酸化シリコン膜ＯＸ１を含むＯＮＯ膜ＯＮの横方向（ゲート長方向）の両側の端部は、制御ゲート電極ＣＧの側面よりも外側に突出している。言い換えれば、横方向において、ＯＮＯ膜ＯＮは、制御ゲート電極ＣＧと平面視で重ならない位置で終端している。すなわち、平面視において、制御ゲート電極ＣＧとＯＮＯ膜ＯＮの終端部とは互いに離間している。つまり、制御ゲート電極ＣＧのゲート長方向において、ＯＮＯ膜ＯＮの幅は制御ゲート電極ＣＧの幅よりも大きい。
コア領域ＣＲにおいて、ゲート電極Ｇ１の側面を覆う窒化シリコン膜Ｎ２および酸化シリコン膜ＯＸ３は、オフセットスペーサＯＦ１を構成している。また、Ｉ／Ｏ領域ＨＶにおいて、ゲート電極Ｇ２の側面を覆う窒化シリコン膜Ｎ２および酸化シリコン膜ＯＸ３は、オフセットスペーサＯＦ３を構成している。各ゲート電極のゲート長方向におけるオフセットスペーサＯＦ１、ＯＦ２およびＯＦ３のそれぞれの幅は、例えば６ｎｍである。
次に、図１２に示すように、例えばエッチングを行うことで、絶縁膜ＩＦ１、ＩＦ２のそれぞれの一部を除去する。すなわち、コア領域ＣＲのゲート電極Ｇ１およびオフセットスペーサＯＦ１から露出する絶縁膜ＩＦ２が除去されることで、半導体層ＳＬの上面が露出する。これにより、絶縁膜ＩＦ２からなるゲート絶縁膜ＧＩ１を形成する。また、このエッチング工程では、Ｉ／Ｏ領域ＨＶのゲート電極Ｇ３およびオフセットスペーサＯＦ３から露出する絶縁膜ＩＦ１を除去することで、半導体基板ＳＢの上面を露出させる。これにより、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ３を形成する。
ここでは、ゲート電極Ｇ１の側面を覆うオフセットスペーサＯＦ１をマスクとしてエッチングが行われた結果、当該エッチングにより形成されたゲート絶縁膜ＧＩ１の横方向（ゲート長方向）の両側の端部は、ゲート電極Ｇ１の側面よりも外側に突出している。言い換えれば、横方向において、ゲート絶縁膜ＧＩ１は、ゲート電極Ｇ１と平面視で重ならない位置で終端している。すなわち、平面視において、ゲート電極Ｇ１とゲート絶縁膜ＧＩ１の終端部とは互いに離間している。つまり、ゲート電極Ｇ１のゲート長方向において、ゲート絶縁膜ＧＩ１の幅はゲート電極Ｇ１の幅よりも大きい。
同様に、ここでは、ゲート電極Ｇ３の側面を覆うオフセットスペーサＯＦ３をマスクとしてエッチングが行われた結果、当該エッチングにより形成されたゲート絶縁膜ＧＩ３の横方向（ゲート長方向）の両側の端部は、ゲート電極Ｇ３の側面よりも外側に突出している。言い換えれば、横方向において、ゲート絶縁膜ＧＩ３は、ゲート電極Ｇ３と平面視で重ならない位置で終端している。すなわち、平面視において、ゲート電極Ｇ３とゲート絶縁膜ＧＩ３の終端部とは互いに離間している。つまり、ゲート電極Ｇ３のゲート長方向において、ゲート絶縁膜ＧＩ３の幅はゲート電極Ｇ３の幅よりも大きい。
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、コア領域ＣＲの半導体層ＳＬの上面およびＩ／Ｏ領域ＨＶの半導体基板ＳＢの上面のそれぞれにｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込む。このとき、ゲート電極Ｇ１、Ｇ２、オフセットスペーサＯＦ１およびＯＦ３のそれぞれは注入阻止マスクとして用いられる。これにより、コア領域ＣＲの半導体層ＳＬ内に一対のエクステンション領域Ｅ１を形成し、Ｉ／Ｏ領域ＨＶの半導体基板ＳＢの上面に一対のエクステンション領域Ｅ３を形成する。オフセットスペーサＯＦ１は、半導体層ＳＬの上面に形成される一対のエクステンション領域Ｅ１の相互間の間隔を調整する役割を有する。つまり、イオン注入のマスクとして用いられるオフセットスペーサＯＦ１が設けられていることで、一対のエクステンション領域Ｅ１が互いに過度に接近することを防ぐことができる。オフセットスペーサＯＦ２、ＯＦ３も、同様の役割を有する。
なお、ここではエピタキシャル層ＥＰにもｎ型不純物が打ち込まれてエクステンション領域Ｅ１の一部が形成されるが、エピタキシャル層ＥＰ内に形成された半導体領域の図示は省略する。エクステンション領域Ｅ１は、半導体層ＳＬの上面から下面に亘って形成される。
次に、図１３に示すように、ゲート電極Ｇ１、制御ゲート電極ＣＧおよびゲート電極Ｇ３のそれぞれの側面を覆うサイドウォールＳＷを形成する。サイドウォールＳＷは、例えば、半導体基板ＳＢ上にＣＶＤ法などにより窒化シリコン膜を堆積した後、異方性エッチングを行って当該窒化シリコン膜の一部を除去することで、各ゲート電極の側面に残った当該窒化シリコン膜により構成される。コア領域ＣＲのサイドウォールＳＷは、オフセットスペーサＯＦ１とエピタキシャル層ＥＰとの間に形成する。すなわち、ゲート電極Ｇ１の側面には、オフセットスペーサＯＦ１を介してサイドウォールＳＷが形成され、制御ゲート電極ＣＧの側面には、オフセットスペーサＯＦ２を介してサイドウォールＳＷが形成され、ゲート電極Ｇ３の側面には、オフセットスペーサＯＦ３を介してサイドウォールＳＷが形成される。
続いて、コア領域ＣＲのエピタキシャル層ＥＰ内および半導体層ＳＬ内と、メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶのそれぞれの半導体基板ＳＢの上面とに、オフセットスペーサＯＦ１〜ＯＦ３およびサイドウォールＳＷなどをマスクとして用いてｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込む。
これにより、コア領域ＣＲのエピタキシャル層ＥＰ内および当該エピタキシャル層ＥＰの直下の半導体層ＳＬ内に一対の拡散領域Ｄ１を形成する。また、メモリセル領域ＭＲの半導体基板ＳＢの上面に拡散領域Ｄ２を形成する。また、Ｉ／Ｏ領域ＨＶの半導体基板ＳＢの上面に一対の拡散領域Ｄ３を形成する。
拡散領域Ｄ１は、エピタキシャル層ＥＰの上面から半導体層ＳＬの下面に亘って形成される。また、拡散領域Ｄ２、Ｄ３は、エクステンション領域Ｅ２、Ｅ３のそれぞれよりも浅い形成深さで形成する。拡散領域Ｄ１〜Ｄ３は、エクステンション領域Ｅ１〜Ｅ３のいずれよりも不純物濃度が高いｎ型半導体領域である。ゲート長方向において、拡散領域Ｄ１はエクステンション領域Ｅ１よりもゲート電極Ｇ１から離間した位置に形成され、拡散領域Ｄ２はエクステンション領域Ｅ２よりも制御ゲート電極ＣＧから離間した位置に形成され、拡散領域Ｄ３はエクステンション領域Ｅ３よりもゲート電極Ｇ３から離間した位置に形成される。
コア領域ＣＲにおいて互いに隣接するエクステンション領域Ｅ１および拡散領域Ｄ１は、ソース・ドレイン領域を構成している。また、メモリセル領域ＭＲにおいて互いに隣接するエクステンション領域Ｅ２および拡散領域Ｄ２は、ソース・ドレイン領域を構成している。また、Ｉ／Ｏ領域ＨＶにおいて互いに隣接するエクステンション領域Ｅ３および拡散領域Ｄ３は、ソース・ドレイン領域を構成している。
コア領域ＣＲのソース・ドレイン領域およびゲート電極Ｇ１は、低耐圧トランジスタＱ１を構成している。メモリセル領域ＭＲのソース・ドレイン領域および制御ゲート電極ＣＧは、ＭＯＮＯＳメモリＭＣを構成している。Ｉ／Ｏ領域ＨＶのソース・ドレイン領域およびゲート電極Ｇ３は、高耐圧トランジスタＱ３を構成している。ＭＯＮＯＳメモリＭＣは、ＯＮＯ膜ＯＮ内の窒化シリコン膜Ｎ１を電荷蓄積膜（電荷蓄積部）として備えた不揮発性メモリのメモリセルである。
次に、図１４に示すように、サリサイドプロセスを行うことで、ゲート電極Ｇ１の上面、制御ゲート電極ＣＧの上面、ゲート電極Ｇ３の上面および拡散領域Ｄ１〜Ｄ３のそれぞれの表面にシリサイド層Ｓ１を形成する。当該サリサイドプロセスでは、まずスパッタリング法を用いて半導体基板ＳＢの上面の全面上に例えばＣｏ（コバルト）またはＮｉ（ニッケル）などを含む金属膜を形成した後、半導体基板ＳＢを加熱することで当該金属膜と半導体とを反応させることでシリサイド層Ｓ１を形成し、その後、未反応の当該金属膜を除去する。
続いて、半導体基板ＳＢ上に、低耐圧トランジスタＱ１、ＭＯＮＯＳメモリＭＣおよび高耐圧トランジスタＱ３を覆うように層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、半導体基板ＳＢの上面の全面上に例えばＣＶＤ法を用いて酸化シリコン膜を形成し、当該酸化シリコン膜の上面をＣＭＰ（Chemical Mechanical Polishing）法などを用いて研磨することで形成する。層間絶縁膜ＩＬの膜厚は、ゲート電極Ｇ１、制御ゲート電極ＣＧおよびゲート電極Ｇ３のそれぞれの厚さよりも大きい。なお、層間絶縁膜ＩＬを形成する前に、例えば窒化シリコン膜からなり、低耐圧トランジスタＱ１、ＭＯＮＯＳメモリＭＣおよび高耐圧トランジスタＱ３を覆うライナー絶縁膜を、例えばＣＶＤ法により形成してもよいが、ここではその図示を省略する。
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬを貫通する複数のコンタクトホールを形成した後、それらのコンタクトホールを埋め込むプラグ（コンタクトプラグ、導電性接続部）ＰＧを複数形成する。ここでは、ゲート電極Ｇ１、制御ゲート電極ＣＧ、ゲート電極Ｇ３および拡散領域Ｄ１〜Ｄ３のそれぞれの上面を層間絶縁膜ＩＬから露出するように複数のコンタクトホールを形成する。コンタクトホールの底面には、シリサイド層Ｓ１が露出する。プラグＰＧは、シリサイド層Ｓ１を介して、ゲート電極Ｇ１、制御ゲート電極ＣＧ、ゲート電極Ｇ３または拡散領域Ｄ１〜Ｄ３のそれぞれに電気的に接続される。
プラグＰＧの形成工程では、複数のコンタクトホール内を含む層間絶縁膜ＩＬ上に、主にＷ（タングステン）を含む金属膜を形成した後、層間絶縁膜ＩＬ上の当該金属膜を、例えばＣＭＰ法により研磨することで除去して、層間絶縁膜ＩＬの上面を露出させる。これにより、複数のコンタクトホールのそれぞれに埋め込まれた当該金属膜からなるプラグＰＧを複数形成する。プラグＰＧは、例えば、コンタクトホール内の側面および底面を覆う窒化チタン膜と、当該コンタクトホール内に当該窒化チタン膜を介して埋め込まれたタングステン膜とを含む積層膜により構成される。
続いて、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に第１層目の配線Ｍ１を含む第１配線層を形成する。配線Ｍ１は、所謂シングルダマシン技術を用いて形成することができる。すなわち、層間絶縁膜ＩＬ上にＣＶＤ法などを用いて、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成した後、層間絶縁膜ＩＬ１を加工して、層間絶縁膜ＩＬ１を貫通する複数の配線溝を形成する。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜からなる。続いて、それらの配線溝内を主にＣｕ（銅）からなる導体膜で埋め込んだ後、ＣＭＰ法などにより、層間絶縁膜ＩＬ１上の余分な当該導体膜を除去する。これにより、配線溝内に埋め込まれた導体膜からなる配線Ｍ１を形成する。
配線Ｍ１の底面は、プラグＰＧの上面に接続される。その後の工程の図示は省略するが、第１配線層上に、第２配線層および第３配線層などを順に形成して積層配線層を形成した後、半導体ウェハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置を形成する。なお、完成した半導体装置において、制御ゲート電極ＣＧのゲート長方向において、ＯＮＯ膜ＯＮの端部は、オフセットスペーサＯＦ２の端部よりも制御ゲート電極ＣＧ側に後退していることが考えられる。
＜メモリセルの動作の説明＞
ＭＯＮＯＳメモリＭＣは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。ＭＯＮＯＳメモリＭＣの書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象が利用される。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。
ＭＯＮＯＳメモリＭＣの書き込み動作時などには、ＭＯＮＯＳメモリＭＣに高い電位差（１２Ｖ程度）を印加するため、相対的に高耐圧のトランジスタが必要とされる。この高耐圧のトランジスタとして、例えば図１４に示す高耐圧トランジスタＱ３が用いられる。
ここで、１セル１トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、ＭＯＮＯＳメモリＭＣに蓄積されたデータを消去する場合を考える。選択されたウェルＷ２の電位を１．５Ｖ、ワード線、つまりＭＯＮＯＳメモリＭＣの制御ゲート電極ＣＧの電位を−８．５Ｖ、ソース線、つまりＭＯＮＯＳメモリＭＣのソース領域の電位を１．５Ｖ、データ線、つまりＭＯＮＯＳメモリＭＣのドレイン領域をフローティングにする。すると、ＭＯＮＯＳメモリＭＣの電荷蓄積膜（窒化シリコン膜Ｎ１）に蓄積された電荷が半導体基板ＳＢ側に引き抜かれ、データが消去される。
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、ＭＯＮＯＳメモリＭＣにデータを書き込む場合を考える。選択されたＭＯＮＯＳメモリＭＣにおいて、ウェルＷ２の電位を−１０．５Ｖ、制御ゲート電極ＣＧの電位を１．５Ｖ、ソース領域の電位を−１０．５Ｖ、ドレイン領域をフローティングにする。すると、ＭＯＮＯＳメモリＭＣの電荷蓄積膜（窒化シリコン膜Ｎ１）に電荷が注入され、データの書き込みが行なわれる。
次に、読み出し動作について説明する。例えば、ＭＯＮＯＳメモリＭＣにデータ“１”が書き込まれトランジスタのしきい値電圧が高くなっており、他のＭＯＮＯＳメモリＭＣがデータ“０”となってトランジスタのしきい値電圧が低くなっているとする。データを読み出す場合、選択されたＭＯＮＯＳメモリＭＣのウェルＷ２の電位を−２Ｖ、制御ゲート電極ＣＧの電位を０Ｖ、ソース領域の電位を０Ｖ、ドレイン領域の電位を１Ｖにする。これにより、ＭＯＮＯＳメモリＭＣのデータを読み出す。この場合、データが書き込まれたＭＯＮＯＳメモリＭＣのしきい値電圧は高く、データが消去された他のＭＯＮＯＳメモリＭＣのしきい値電圧は低くなっているため、データが書き込まれているか否かを判断することができる。
＜本実施の形態の効果の説明＞
以下に、図５１および図５２を用いて、本実施の形態の効果について説明する。図５１および図５２は、比較例である半導体装置を示す断面図である。図５１および図５２では、シングルゲート型のＭＯＮＯＳメモリＭＣ１、ＭＣ２のそれぞれの断面を示しており、オフセットスペーサ、サイドウォール、シリサイド層、層間絶縁膜、プラグおよび配線などの図示は省略している。
まず、図５１に、比較例のメモリセルとして、ＯＮＯ膜ＯＮ１の端部が、制御ゲート電極ＣＧの側面よりも後退している構造を示す。すなわち、ゲート長方向におけるＯＮＯ膜ＯＮ１の端部は、制御ゲート電極ＣＧの直下で終端している。このような構造は、ポリシリコン膜をドライエッチングによりパターニングし、続いてＯＮＯ膜ＯＮ１を加工する際にＯＮＯ膜ＯＮ１の側面が過度に削れる場合、または、ＯＮＯ膜ＯＮ１の加工後の洗浄工程若しくは酸化工程でＯＮＯ膜ＯＮ１の側面が後退する場合に形成される。
制御ゲート電極ＣＧの底面の端部である角部は電界が集中しやすい箇所であり、ＭＯＮＯＳメモリＭＣ１の書換え動作で加わる電界ストレスにより、当該箇所では絶縁膜劣化に起因する落ちこぼれ性の短絡（絶縁破壊）が起きやすい問題がある。特に、当該比較例のようにＯＮＯ膜ＯＮ１の端部の横で制御ゲート電極ＣＧの角部が庇状に突出している場合、制御ゲート電極ＣＧと半導体基板ＳＢとの間で絶縁破壊が起きやすくなる。
これに対しては、ＭＯＮＯＳメモリＭＣ１のゲート長が十分に長い場合には、酸化法により制御ゲート電極ＣＧの側面にオフセットスペーサを形成しており、この酸化工程により、制御ゲート電極ＣＧの上記角部と半導体基板ＳＢの上面との間に膜厚の大きい酸化シリコン膜からなるバーズビークを形成し、これによりゲート端部での破壊を防ぐことが考えられる。
しかし、半導体装置の微細化が進み、ゲート長が縮小した素子では、バーズビークの形成によりＯＮＯ膜ＯＮ１の膜厚が増大し、これにより書換え動作時の電界が低下するため、ＭＯＮＯＳメモリＭＣ１の動作速度が低下する問題が生じる。よって、微細化されたＭＯＮＯＳメモリＭＣ１においては、バーズビークが形成されることを防ぐ必要があり、上記の絶縁破壊の問題をバーズビークの形成により解決することができない。なお、バーズビークの形成を防ぐ方法として、例えば、制御ゲート電極ＣＧの側面を覆うオフセットスペーサをＣＶＤ法などにより形成することで、ゲート絶縁膜であるＯＮＯ膜ＯＮ１の近傍の半導体基板などが酸化されることを防ぐことが考えられる。
この場合、ＯＮＯ膜ＯＮ１の端部での故障を防ぐために制御ゲート電極ＣＧの端部の酸化量を調整するなどの方法を用いると、ＭＯＮＯＳメモリＭＣ１の特性が低下するため、半導体装置の性能と信頼性を両立することが困難である。
これに対し、図５２に示すように、ゲート長方向におけるＯＮＯ膜ＯＮ２の端部を制御ゲート電極ＣＧの側面よりも外側に突出させることで、制御ゲート電極ＣＧと半導体基板ＳＢとの間での絶縁破壊および短絡を防ぐことが考えられる。図５２に示す比較例のＭＯＮＯＳメモリＭＣ２の製造工程では、ポリシリコン膜をドライエッチングにより加工して制御ゲート電極ＣＧを形成した後、ＯＮＯ膜ＯＮ２を加工する前に、制御ゲート電極ＣＧの側面を覆うサイドウォールＳＷ１を形成し、その後、サイドウォールＳＷ１をマスクとしてエッチングを行ってＯＮＯ膜ＯＮ２を加工する。これにより、ＯＮＯ膜ＯＮ２の端部を制御ゲート電極ＣＧよりも外側に突出させることができる。なお、制御ゲート電極ＣＧまたは他のＭＩＳＦＥＴのゲート電極の側面のそれぞれを覆うオフセットスペーサは、サイドウォールＳＷ１とは別に形成する。
この場合、サイドウォールＳＷ１を形成する工程では、サイドウォールＳＷ１を構成する絶縁膜（例えば酸化シリコン膜）を堆積法により成膜し、その後当該絶縁膜をエッチバックすることで、当該絶縁膜からなるサイドウォールＳＷ１を形成する。すなわち、図５２に示す比較例では、サイドウォールＳＷ１を形成するための成膜工程を追加して行う。このため、成膜（堆積）時に生じる熱により、半導体基板ＳＢおよび他の素子またはウェルなどに加わる熱負荷が増大する問題が生じる。
また、メモリセル領域以外の半導体基板ＳＢ上に、ゲート電極などのパターンが形成されている場合、当該パターンの側面にもサイドウォールＳＷ１が形成されるため、他の素子の特性が変動する問題が生じる。素子の特性の変動は、既にロジックプロセスが確率している場合にＭＯＮＯＳメモリを追加搭載しようとする際に、再度の設計が必要となり、半導体装置の製造コストの増大に繋がる。また、オフセットスペーサの形成工程とは別にサイドウォールＳＷ１を形成する工程を追加することも、製造コストの増大の原因となる。また、メモリセル領域ＭＲ以外の領域に形成されたサイドウォールＳＷ１を除去することで、上記のように素子の特性の変動を防ごうとすると、さらなる除去工程を追加することになるため、製造コストが増大する。
そこで、本実施の形態では、図４〜図１１を用いて説明したように、制御ゲート電極ＣＧの形成後に、続いてＯＮＯ膜ＯＮを制御ゲート電極ＣＧの形状に合わせて加工せず、オフセットスペーサＯＦ２を制御ゲート電極ＣＧの側面に形成し、その後、オフセットスペーサＯＦ２をマスクとしてエッチングを行い、ＯＮＯ膜ＯＮを加工している。すなわち、図４を示す工程で制御ゲート電極ＣＧをエッチングにより形成した後、ＯＮＯ膜ＯＮを加工せずに、オフセットスペーサＯＦ２となる窒化シリコン膜Ｎ２、Ｎ３および酸化シリコン膜ＯＸ３を形成している。その後、図７に示すようにオフセットスペーサＯＦ２を形成した後、図７〜図１１に示すように、オフセットスペーサＯＦ２をマスクとしてエッチングを行うことで、ＯＮＯ膜ＯＮをパターニングしている。
このため、ＯＮＯ膜ＯＮの横方向（ゲート長方向）の両側の端部は、制御ゲート電極ＣＧの側面よりも外側に突出している。よって、制御ゲート電極ＣＧの底面の角部と半導体基板ＳＢの上面との間にはＯＮＯ膜ＯＮが介在しており、これにより、電界が集中しやすい箇所である制御ゲート電極ＣＧの当該角部近傍でも、絶縁破壊および短絡が起きることを防ぐことができる。すなわち、半導体装置の信頼性を向上させることができる。
また、オフセットスペーサＯＦ２は、制御ゲート電極ＣＧの側面の保護、および、一対のエクステンション領域Ｅ２の相互間の距離の調整などを目的として、上記絶縁破壊の問題の有無に関わらず形成される保護膜である。このため、オフセットスペーサＯＦ２を利用してＯＮＯ膜ＯＮの端部を突出させることは、製造工程の増大に繋がらない。また、コア領域ＣＲおよびＩ／Ｏ領域ＨＶに形成するオフセットスペーサＯＦ１、ＯＦ３は、除去する必要のない保護膜であるため、低耐圧トランジスタＱ１および高耐圧トランジスタＱ３のそれぞれの特性変動を防ぐために、オフセットスペーサＯＦ１、ＯＦ３の除去工程を新たに追加する必要はない。したがって、半導体装置の製造コストの増大を防ぐことができる。
また、オフセットスペーサＯＦ２は、酸化法ではなく、例えばＣＶＤ法などの堆積法により形成されているため、ＭＯＮＯＳメモリＭＣなどの素子の熱負荷の増大を防ぎ、制御ゲート電極ＣＧの角部近傍におけるバーズビークの形成を防ぐことができる。よって、ＭＯＮＯＳメモリＭＣなどの素子の特性が低下することを防ぐことができる。
（実施の形態２）
以下に、本実施の形態２の半導体装置の製造方法について、図１５〜図２３を用いて説明する。図１５〜図２３は、本実施の形態の半導体装置の製造工程を説明する断面図である。図１５〜図２３では、図の左側から順にメモリセル領域ＭＲ、コア領域（ロジック回路領域、低耐圧トランジスタ領域）ＣＲおよびＩ／Ｏ領域（高耐圧トランジスタ領域）ＨＶを示している。
前記実施の形態１では、ＳＯＩ基板を有し、かつ、１つのシリコン膜から、メモリセル領域の制御ゲート電極および周辺回路領域のゲート電極を形成することについて説明したが、ここでは、ＳＯＩ基板を有さず、かつ、メモリセル領域の制御ゲート電極と周辺回路領域のゲート電極とを別々のシリコン膜から形成することについて説明する。また、ここでは、コア領域およびＩ／Ｏ領域のゲート絶縁膜と、ゲート電極形成用のシリコン膜とを形成した後に、ＯＮＯ膜と制御ゲート電極形成用のシリコン膜とを形成することについて説明する。
本実施の形態の半導体装置の製造工程では、まず、図１５に示すように、半導体基板ＳＢを準備し、半導体基板ＳＢの上面の分離溝に埋め込まれた素子分離領域（図示しない）を形成する。続いて、フォトリソグラフィ技術およびイオン注入法を用いて、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのそれぞれの半導体基板ＳＢの上面にｐ型不純物（例えばＢ（ホウ素））を打ち込む。これにより、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのそれぞれの半導体基板ＳＢの上面に、ウェルＷ１、Ｗ３をそれぞれ形成する。その後、図示は省略するが、フォトリソグラフィ技術およびイオン注入法を用いて、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのそれぞれの半導体基板ＳＢの上面にｐ型不純物（例えばＢ（ホウ素））を打ち込むことで、チャネル領域を形成する。
続いて、半導体基板ＳＢの上面上に、酸化法などを用いて絶縁膜ＩＦ１を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、コア領域ＣＲの絶縁膜ＩＦ１を除去する。その後、例えば熱酸化法を用いて、コア領域ＣＲの半導体基板ＳＢの上面上に、絶縁膜ＩＦ１よりも膜厚が小さい絶縁膜ＩＦ２を形成する。その後、半導体基板ＳＢの上面の全面上に、例えばＣＶＤ法により、ポリシリコン膜ＳＬ１を形成する。
次に、図１６に示すように、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域ＭＲのポリシリコン膜ＳＬ１および絶縁膜ＩＦ１を除去することで、半導体基板ＳＢの上面を露出させる。続いて、メモリセル領域ＭＲの半導体基板ＳＢの上面に、例えばイオン注入法を用いてｐ型不純物（例えばＢ（ホウ素））を打ち込むことで、ウェルＷ２およびチャネル領域（図示しない）をそれぞれ形成する。
続いて、半導体基板ＳＢの上面の全面上に、ＯＮＯ膜ＯＮ、ポリシリコン膜ＳＬ２および絶縁膜ＩＦ６を順に形成する。これらの膜からなる積層膜は、コア領域ＣＲおよびＩ／Ｏ領域ＨＶでポリシリコン膜ＳＬ１を覆う。ポリシリコン膜ＳＬ２の厚さは、例えば、ポリシリコン膜ＳＬ１の厚さと同等である。ＯＮＯ膜ＯＮは、酸化シリコン膜ＯＸ１、窒化シリコン膜Ｎ１および酸化シリコン膜ＯＸ３を順に積層した積層構造を有しており、酸化シリコン膜ＯＸ１は例えば熱酸化法により形成され、窒化シリコン膜Ｎ１および酸化シリコン膜ＯＸ３は例えばＣＶＤ法により形成される。
絶縁膜ＩＦ６は、例えば酸化シリコン膜からなり、例えばＣＶＤ法により形成される。絶縁膜ＩＦ６の膜厚は、例えば５〜１５ｎｍであり、ここでの絶縁膜ＩＦ６の膜厚は１０ｎｍである。絶縁膜ＩＦ６は、図２０を用いて後述するエッチング工程で、ＯＮＯ膜ＯＮを構成する酸化シリコン膜ＯＸ３および窒化シリコン膜Ｎ１を除去する際に制御ゲート電極ＣＧ（図２０参照）を保護する役割を有する膜である。
次に、図１７に示すように、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜ＩＦ６およびポリシリコン膜ＳＬ２を加工し、これにより、メモリセル領域ＭＲのＯＮＯ膜ＯＮの上面の一部と、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのそれぞれのＯＮＯ膜ＯＮの上面とを露出させる。ここでは、メモリセル領域ＭＲにおいて絶縁膜ＩＦ６およびポリシリコン膜ＳＬ２をパターニングすることで、ポリシリコン膜ＳＬ２からなる制御ゲート電極ＣＧを形成する。制御ゲート電極ＣＧの上面は絶縁膜ＩＦ６に覆われている。また、制御ゲート電極ＣＧのゲート長方向において制御ゲート電極ＣＧと隣り合う領域では、半導体基板ＳＢの上面がＯＮＯ膜ＯＮに覆われている。つまり、このエッチング工程では、ＯＮＯ膜ＯＮを加工しない。
次に、図１８に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢの上面の全面上に絶縁膜ＩＦ４を形成（堆積）する。絶縁膜ＩＦ４は、前記実施の形態１で説明した絶縁膜ＩＦ４（図５参照）のように積層構造を有していてもよいが、ここでは絶縁膜ＩＦ４が１つの膜のみからなる場合について説明する。すなわち、例えば絶縁膜ＩＦ４は酸化シリコン膜からなる。絶縁膜ＩＦ４の膜厚は、例えば９ｎｍであり、制御ゲート電極ＣＧの側面と、絶縁膜ＩＦ６の表面と、ＯＮＯ膜ＯＮの上面とは、絶縁膜ＩＦ４により覆われる。
次に、図１９に示すように、絶縁膜ＩＦ４をドライエッチング法などによりエッチバックすることで、ＯＮＯ膜ＯＮの上面および絶縁膜ＩＦ６の上面を露出させる。これにより、絶縁膜ＩＦ４からなるオフセットスペーサＯＦ２を形成する。オフセットスペーサＯＦ２は、制御ゲート電極ＣＧの側面を保護する膜として、制御ゲート電極ＣＧの側面にサイドウォール状に残る。つまり、オフセットスペーサＯＦ２は、制御ゲート電極ＣＧの側面と、制御ゲート電極ＣＧと隣接する領域のＯＮＯ膜ＯＮの上面とを覆っている。
次に図２０に示すように、例えばドライエッチングを行うことで、酸化シリコン膜ＯＸ３および窒化シリコン膜Ｎ１を除去し、これにより酸化シリコン膜ＯＸ１の上面を露出させる。ここでは、オフセットスペーサＯＦ２および絶縁膜ＩＦ６をマスクとして用いてドライエッチングを行い、これにより、オフセットスペーサＯＦ２および制御ゲート電極ＣＧから露出している領域の酸化シリコン膜ＯＸ３および窒化シリコン膜Ｎ１を除去する。よって、オフセットスペーサＯＦ２の直下の領域から制御ゲート電極ＣＧの直下の領域に亘って連続して横方向に延在する酸化シリコン膜ＯＸ３および窒化シリコン膜Ｎ１が残る。このエッチング工程では、制御ゲート電極ＣＧの上面の保護マスクとして用いられた絶縁膜ＩＦ６が除去され、制御ゲート電極ＣＧの上面が露出する。このとき、メモリセル領域ＭＲの半導体基板ＳＢの上面と、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのポリシリコン膜ＳＬ１の表面とは、酸化シリコン膜ＯＸ１により覆われている。
次に、図２１に示すように、洗浄工程を行うことで、酸化シリコン膜ＯＸ１を除去する。これにより、メモリセル領域ＭＲの半導体基板ＳＢの上面と、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのポリシリコン膜ＳＬ１の表面とが露出する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのポリシリコン膜ＳＬ１、絶縁膜ＩＦ１およびＩＦ２を加工する。これにより、コア領域ＣＲでは、半導体基板ＳＢの上面上に、絶縁膜ＩＦ２からなるゲート絶縁膜ＧＩ１を介して、ポリシリコン膜ＳＬ１からなるゲート電極Ｇ１が形成される。また、Ｉ／Ｏ領域ＨＶでは、半導体基板ＳＢの上面上に、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ３を介して、ポリシリコン膜ＳＬ１からなるゲート電極Ｇ３が形成される。
続いて、ゲート電極Ｇ１、Ｇ３のそれぞれの側面を覆うオフセットスペーサＯＦ１、ＯＦ３を形成する。オフセットスペーサＯＦ１、ＯＦ３は、例えば酸化シリコン膜からなる。オフセットスペーサＯＦ１、ＯＦ３を形成する際は、ゲート電極Ｇ１、Ｇ３のそれぞれの上面および側面を覆う絶縁膜を、例えばＣＶＤ法で形成した後、当該絶縁膜をエッチバックし、これにより、ゲート電極Ｇ１、Ｇ３のそれぞれの側面に残った当該絶縁膜からなるオフセットスペーサＯＦ１、ＯＦ３を形成する。ここでは、オフセットスペーサＯＦ１、ＯＦ３の形成工程でメモリセル領域ＭＲの制御ゲート電極ＣＧの横に形成された絶縁膜を除去する。
続いて、メモリセル領域ＭＲ、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのそれぞれの半導体基板ＳＢにｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込む。このとき、ゲート電極Ｇ１、Ｇ２、制御ゲート電極ＣＧおよびオフセットスペーサＯＦ２のそれぞれと、ゲート電極Ｇ１、Ｇ３のそれぞれの側面のオフセットスペーサ（図示しない）は、注入阻止マスクとして用いられる。これにより、メモリセル領域ＭＲの半導体基板ＳＢの上面に一対のエクステンション領域Ｅ２を形成し、コア領域ＣＲの半導体基板ＳＢの上面に一対のエクステンション領域Ｅ１を形成し、Ｉ／Ｏ領域ＨＶの半導体基板ＳＢの上面に一対のエクステンション領域Ｅ３を形成する。
次に、図２２に示すように、図１３を用いて説明した工程と同様の工程を行うことで、サイドウォールＳＷと拡散領域Ｄ１〜Ｄ３とを形成する。つまり、制御ゲート電極ＣＧの側面をオフセットスペーサＯＦ２を介して覆うサイドウォールＳＷと、ゲート電極Ｇ１、Ｇ２のそれぞれの側面をオフセットスペーサ（図示しない）を介して覆うサイドウォールＳＷとを形成する。また、メモリセル領域ＭＲの半導体基板ＳＢの上面に一対の拡散領域Ｄ２を形成し、コア領域ＣＲの半導体基板ＳＢの上面に一対の拡散領域Ｄ１を形成し、Ｉ／Ｏ領域ＨＶの半導体基板ＳＢの上面に一対の拡散領域Ｄ３を形成する。
これにより、メモリセル領域ＭＲには、エクステンション領域Ｅ２および拡散領域Ｄ２からなるソース・ドレイン領域と制御ゲート電極ＣＧとを備えたＭＯＮＯＳメモリＭＣが形成される。また、コア領域ＣＲには、エクステンション領域Ｅ１および拡散領域Ｄ１からなるソース・ドレイン領域とゲート電極Ｇ１とを備えた低耐圧トランジスタＱ１が形成される。また、Ｉ／Ｏ領域ＨＶには、エクステンション領域Ｅ３および拡散領域Ｄ３からなるソース・ドレイン領域とゲート電極Ｇ３とを備えた高耐圧トランジスタＱ３が形成される。
次に、図２３に示すように、図１４を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置を形成する。すなわち、シリサイド層Ｓ１、層間絶縁膜ＩＬ、プラグＰＧ、層間絶縁膜ＩＬ１および配線Ｍ１を形成する。
本実施の形態のように、メモリセル領域ＭＲの制御ゲート電極ＣＧと、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのゲート電極Ｇ１、Ｇ２とを別々のシリコン膜から形成した場合でも、ＯＮＯ膜ＯＮの加工工程（図２０および図２１参照）の前に、制御ゲート電極ＣＧの側面を覆うオフセットスペーサＯＦ２を形成することにより、半導体装置の信頼性を向上させることができる。
すなわち、図１７〜図２１を用いて説明したように、制御ゲート電極ＣＧの形成後、ＯＮＯ膜ＯＮを加工する前に、オフセットスペーサＯＦ２を制御ゲート電極ＣＧの側面に形成し、その後、オフセットスペーサＯＦ２をマスクとしてエッチングを行い、ＯＮＯ膜ＯＮを加工している。このため、ＯＮＯ膜ＯＮの横方向（ゲート長方向）の両側の端部は、制御ゲート電極ＣＧの側面よりも外側に突出している。よって、制御ゲート電極ＣＧの底面の角部と半導体基板ＳＢの上面との間にはＯＮＯ膜ＯＮが介在しており、これにより、電界が集中しやすい箇所である制御ゲート電極ＣＧの当該角部近傍でも、絶縁破壊および短絡が起きることを防ぐことができる。
＜変形例＞
以下に、本実施の形態２の変形例の半導体装置の製造方法について、図２４〜図３３を用いて説明する。図２４〜図３３は、本実施の形態の半導体装置の製造工程を説明する断面図である。図２４〜図３３では、図の左側から順にメモリセル領域ＭＲ、コア領域（ロジック回路領域、低耐圧トランジスタ領域）ＣＲおよびＩ／Ｏ領域（高耐圧トランジスタ領域）ＨＶを示している。
ここでは、メモリセル領域の制御ゲート電極と周辺回路のゲート電極とを別々のシリコン膜から形成する場合であって、メモリセルの電荷蓄積膜（電荷蓄積部、電荷保持部、電荷保持膜）を窒化シリコン膜ではなくｈｉｇｈ−ｋ膜（高誘電率膜）により構成することについて説明する。本変形例は、図１５〜図２３を用いて説明した工程と異なり、電荷蓄積膜と、制御ゲート電極を構成するシリコン膜とを、周辺回路領域のゲート電極を構成するシリコン膜より先に形成するものである。本願でいうｈｉｇｈ−ｋ膜は、例えば、窒化シリコンよりも誘電率が高い材料からなる膜である。
本変形例の半導体装置の製造工程では、まず、図２４に示すように、半導体基板ＳＢを準備し、半導体基板ＳＢの上面の分離溝に埋め込まれた素子分離領域（図示しない）を形成する。続いて、メモリセル領域ＭＲの半導体基板ＳＢの上面に、例えばイオン注入法を用いてｐ型不純物（例えばＢ（ホウ素））を打ち込むことで、ウェルＷ２およびチャネル領域（図示しない）をそれぞれ形成する。
続いて、半導体基板ＳＢの上面の全面上に、絶縁膜ＯＨおよびポリシリコン膜ＳＬ１を順に形成する。絶縁膜ＯＨは、酸化シリコン膜ＯＸ１、ｈｉｇｈ−ｋ膜ＨＫおよび酸化アルミニウム膜ＯＡを順に積層した積層構造を有しており、酸化シリコン膜ＯＸ１は例えば熱酸化法により形成され、ｈｉｇｈ−ｋ膜ＨＫおよび酸化アルミニウム膜ＯＡは例えばＣＶＤ法またはスパッタリング法により形成される。ｈｉｇｈ−ｋ膜ＨＫは、例えばＨｆ（ハフニウム）を含む膜である。ｈｉｇｈ−ｋ膜ＨＫの材料としては、例えばＨｆＯ（酸化ハフニウム）を用いることができる。
ここで形成するポリシリコン膜ＳＬ１の膜厚は、少なくとも、図２６を用いて後述する工程でコア領域ＣＲおよびＩ／Ｏ領域ＨＶに形成するポリシリコン膜ＳＬ２と同等の第１膜厚を有し、最大で、ポリシリコン膜ＳＬ２の厚さと、高耐圧トランジスタのゲート絶縁膜用に形成する絶縁膜ＩＦ１（図２６参照）の厚さとの和の厚さと同等の第２膜厚を有する。つまり、ここで形成するポリシリコン膜ＳＬ１の膜厚は第１膜厚以上第２膜厚以下の膜厚であればよい。
ここで、ポリシリコン膜ＳＬ１を、ポリシリコン膜ＳＬ２の厚さ（第１膜厚）より大きい第２膜厚で形成する理由は、図２６を用いて後述する絶縁膜ＩＦ１の形成工程において、酸化処理によりポリシリコン膜ＳＬ１の上面に絶縁膜ＩＦ１が形成される分、ポリシリコン膜ＳＬ１が薄膜化することによる影響を抑えることにある。すなわち、ポリシリコン膜ＳＬ１の膜厚を比較的大きくすることで、絶縁膜ＩＦ１の形成により薄膜化されたポリシリコン膜ＳＬ１と、絶縁膜ＩＦ１上に成膜するポリシリコン膜ＳＬ２との膜厚を合わせることができる。
次に、図２５に示すように、フォトリソグラフィ技術およびエッチング法を用いて、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのポリシリコン膜ＳＬ１および絶縁膜ＯＨを除去することで、半導体基板ＳＢの上面を露出させる。
次に、図２６に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのそれぞれの半導体基板ＳＢの上面にｐ型不純物（例えばＢ（ホウ素））を打ち込む。これにより、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのそれぞれの半導体基板ＳＢの上面に、ウェルＷ１、Ｗ３をそれぞれ形成する。その後、図示は省略するが、フォトリソグラフィ技術およびイオン注入法を用いて、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのそれぞれの半導体基板ＳＢの上面にｐ型不純物（例えばＢ（ホウ素））を打ち込むことで、チャネル領域を形成する。
続いて、半導体基板ＳＢの上面およびポリシリコン膜ＳＬ１の表面に、酸化法などを用いて絶縁膜ＩＦ１を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、コア領域ＣＲの絶縁膜ＩＦ１を除去する。その後、例えば熱酸化法を用いて、コア領域ＣＲの半導体基板ＳＢの上面上に、絶縁膜ＩＦ１よりも膜厚が小さい絶縁膜ＩＦ２を形成する。その後、半導体基板ＳＢの上面の全面上に、例えばＣＶＤ法により、ポリシリコン膜ＳＬ２を形成する。
次に、図２７に示すように、フォトリソグラフィ技術およびエッチング法を用いて、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのポリシリコン膜ＳＬ２を加工する。すなわち、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのポリシリコン膜ＳＬ２上にレジストパターンであるフォトレジスト膜ＰＲ２を形成した後、フォトレジスト膜ＰＲ２をマスクとして用いてエッチングを行う。これにより、コア領域ＣＲでは、半導体基板ＳＢの上面上に、絶縁膜ＩＦ２を介して、ポリシリコン膜ＳＬ２からなるゲート電極Ｇ１が形成される。また、Ｉ／Ｏ領域ＨＶでは、半導体基板ＳＢの上面上に、絶縁膜ＩＦ１を介して、ポリシリコン膜ＳＬ２からなるゲート電極Ｇ３が形成される。ここでは、絶縁膜ＩＦ１、ＩＦ２を加工しない。また、メモリセル領域ＭＲでは、ポリシリコン膜ＳＬ１の上面が露出する。
次に、図２８に示すように、フォトレジスト膜ＰＲ２を除去した後、フォトリソグラフィ技術およびエッチング法を用いてポリシリコン膜ＳＬ１を加工し、これにより、メモリセル領域ＭＲの絶縁膜ＯＨの上面の一部を露出させる。ここでは、メモリセル領域ＭＲにおいてポリシリコン膜ＳＬ１をパターニングすることで、ポリシリコン膜ＳＬ１からなる制御ゲート電極ＣＧを形成する。制御ゲート電極ＣＧのゲート長方向において制御ゲート電極ＣＧと隣り合う領域では、半導体基板ＳＢの上面が絶縁膜ＯＨに覆われている。つまり、このエッチング工程では絶縁膜ＯＨを加工しない。
次に、図２９に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢの上面の全面上に絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４は、前記実施の形態１で説明した絶縁膜ＩＦ４（図５参照）のように積層構造を有していてもよいが、ここでは絶縁膜ＩＦ４が１つの膜のみからなる場合について説明する。すなわち、例えば絶縁膜ＩＦ４は酸化シリコン膜からなる。絶縁膜ＩＦ４の膜厚は、例えば９ｎｍであり、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のそれぞれの上面および側面と、絶縁膜ＩＦ１、ＩＦ２およびＯＨのそれぞれの上面とは、絶縁膜ＩＦ４により覆われる。
次に、図３０に示すように、絶縁膜ＩＦ４をドライエッチング法などによりエッチバックすることで、制御ゲート電極ＣＧ、ゲート電極Ｇ１、Ｇ２、絶縁膜ＩＦ１、ＩＦ２およびＯＨのそれぞれの上面を露出させることで、絶縁膜ＩＦ４からなるオフセットスペーサＯＦ１、ＯＦ２およびＯＦ３を形成する。オフセットスペーサＯＦ２は、制御ゲート電極ＣＧの側面を保護する膜として、制御ゲート電極ＣＧの側面にサイドウォール状に残る。同様に、ゲート電極Ｇ１、Ｇ２の側面には、サイドウォール状のオフセットスペーサＯＦ１、ＯＦ３がそれぞれ形成される。オフセットスペーサＯＦ２は、制御ゲート電極ＣＧの側面と、制御ゲート電極ＣＧと隣接する領域の絶縁膜ＯＨの上面とを覆っている。
次に、図３１に示すように、コア領域ＣＲおよびＩ／Ｏ領域ＨＶを覆い、メモリセル領域ＭＲを露出するフォトレジスト膜ＰＲ３を形成する。続いて、フォトレジスト膜ＰＲ３をマスクとして用いてドライエッチングを行うことで、酸化アルミニウム膜ＯＡおよびｈｉｇｈ−ｋ膜ＨＫを除去し、これにより酸化シリコン膜ＯＸ１の上面を露出させる。ここでは、オフセットスペーサＯＦ２をマスクとして用いてドライエッチングを行い、これにより、オフセットスペーサＯＦ２および制御ゲート電極ＣＧから露出している領域の酸化アルミニウム膜ＯＡおよびｈｉｇｈ−ｋ膜ＨＫを除去する。よって、オフセットスペーサＯＦ２の直下の領域から制御ゲート電極ＣＧの直下の領域に亘って連続して横方向に延在する酸化アルミニウム膜ＯＡおよびｈｉｇｈ−ｋ膜ＨＫが残る。このエッチング工程の直後において、メモリセル領域ＭＲの半導体基板ＳＢの上面は、酸化シリコン膜ＯＸ１により覆われている。
次に、図３２に示すように、フォトレジスト膜ＰＲ３を除去した後、洗浄工程またはエッチングを行うことで、露出している酸化シリコン膜ＯＸ１、絶縁膜ＩＦ１およびＩＦ３を除去する。これにより、メモリセル領域ＭＲ、コア領域ＣＲおよびＩ／Ｏ領域ＨＶの半導体基板ＳＢの上面が露出する。すなわち、ここでは、コア領域ＣＲにおいて、オフセットスペーサＯＦ１およびゲート電極Ｇ１から露出する絶縁膜ＩＦ１が除去されることで、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ１が形成される。同様に、Ｉ／Ｏ領域ＨＶにおいて、オフセットスペーサＯＦ３およびゲート電極Ｇ３から露出する絶縁膜ＩＦ３が除去されることで、絶縁膜ＩＦ３からなるゲート絶縁膜ＧＩ３が形成される。
続いて、メモリセル領域ＭＲ、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのそれぞれの半導体基板ＳＢにｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込む。このとき、オフセットスペーサＯＦ１〜ＯＦ３は、注入阻止マスクとして用いられる。これにより、メモリセル領域ＭＲの半導体基板ＳＢの上面に一対のエクステンション領域Ｅ２を形成し、コア領域ＣＲの半導体基板ＳＢの上面に一対のエクステンション領域Ｅ１を形成し、Ｉ／Ｏ領域ＨＶの半導体基板ＳＢの上面に一対のエクステンション領域Ｅ３を形成する。
続いて、図２２を用いて説明した工程と同様の工程を行うことで、サイドウォールＳＷと拡散領域Ｄ１〜Ｄ３とを形成する。これにより、サイドウォールＳＷと、拡散領域Ｄ１〜Ｄ３を形成する。これにより、メモリセル領域ＭＲには、エクステンション領域Ｅ２および拡散領域Ｄ２からなるソース・ドレイン領域と制御ゲート電極ＣＧとを備えたメモリセルＭＣＡが形成される。また、コア領域ＣＲには、エクステンション領域Ｅ１および拡散領域Ｄ１からなるソース・ドレイン領域とゲート電極Ｇ１とを備えた低耐圧トランジスタＱ１が形成される。また、Ｉ／Ｏ領域ＨＶには、エクステンション領域Ｅ３および拡散領域Ｄ３からなるソース・ドレイン領域とゲート電極Ｇ３とを備えた高耐圧トランジスタＱ３が形成される。
次に、図３３に示すように、図１４を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置を形成する。すなわち、シリサイド層Ｓ１、層間絶縁膜ＩＬ、プラグＰＧ、層間絶縁膜ＩＬ１および配線Ｍ１を形成する。
このように、電荷蓄積膜としてｈｉｇｈ−ｋ膜ＨＫを有するメモリセルを形成してもよい。
本実施の形態では、メモリセル領域ＭＲの制御ゲート電極ＣＧと、コア領域ＣＲおよびＩ／Ｏ領域ＨＶのゲート電極Ｇ１、Ｇ２とを別々のシリコン膜から形成しており、かつ、メモリセルＭＣＡの電荷蓄積膜（電荷蓄積部、電荷保持部、電荷保持膜）をｈｉｇｈ−ｋ膜ＨＫにより形成している。ｈｉｇｈ−ｋ膜ＨＫはＯＮＯ膜中の窒化シリコン膜と異なり、成膜時に高い熱が生じる膜である。この熱によりコア領域ＣＲおよびＩ／Ｏ領域ＨＶのチャネル領域およびウェルなどの周辺回路領域に導入された不純物が動くことを防ぐため、本変形例では、周辺回路領域のゲート電極用のポリシリコン膜ＳＬ２、ウェルＷ１、Ｗ３およびチャネル領域などを形成する前に、図２５に示すｈｉｇｈ−ｋ膜ＨＫおよびポリシリコン膜ＳＬ１を形成している。
このような場合でも、絶縁膜ＯＨの加工工程（図３１および図３２参照）の前に、制御ゲート電極ＣＧの側面を覆うオフセットスペーサＯＦ２を形成することにより、半導体装置の信頼性を向上させることができる。
すなわち、図２８〜図３２を用いて説明したように、制御ゲート電極ＣＧの形成後、絶縁膜ＯＨを加工する前に、オフセットスペーサＯＦ２を制御ゲート電極ＣＧの側面に形成し、その後、オフセットスペーサＯＦ２をマスクとしてエッチングを行い、絶縁膜ＯＨを加工している。このため、絶縁膜ＯＨの横方向（ゲート長方向）の両側の端部は、制御ゲート電極ＣＧの側面よりも外側に突出している。よって、制御ゲート電極ＣＧの底面の角部と半導体基板ＳＢの上面との間には絶縁膜ＯＨが介在しており、これにより、電界が集中しやすい箇所である制御ゲート電極ＣＧの当該角部近傍でも、絶縁破壊および短絡が起きることを防ぐことができる。
（実施の形態３）
＜半導体装置の構造の説明＞
以下に、本実施の形態３の半導体装置の製造方法について、図３４〜図３６を用いて説明する。図３４は、本実施の形態の半導体装置を示す断面図である。図３４では、図の左側から順にコア領域（ロジック回路領域、低耐圧トランジスタ領域）ＣＲ、選択トランジスタ領域ＳＷＲ、ＭＯＮＯＳメモリ領域ＭＯＲ、およびＩ／Ｏ領域（高耐圧トランジスタ領域）ＨＶを示している。選択トランジスタ領域ＳＷＲおよびＭＯＮＯＳメモリ領域ＭＯＲは、メモリセル領域ＭＲを構成している。図３５は、本実施の形態の半導体装置が搭載された半導体チップを模式的に示す平面図である。図３６は、本実施の形態の半導体装置を示す拡大断面図である。
本実施の形態の半導体装置は、前記実施の形態１と異なり、ＭＯＮＯＳメモリとソース・ドレイン領域の一部を共有する選択トランジスタが形成されているものである。また、前記実施の形態１と同様に、半導体基板上の一部には、ＢＯＸ膜を介して半導体層（ＳＯＩ層）が形成されている。
図３５に、本実施の形態の低耐圧トランジスタＱ１、選択トランジスタＳＱ、ＭＯＮＯＳメモリＭＣおよび高耐圧トランジスタＱ３を示す。ＭＯＮＯＳメモリＭＣ、低耐圧トランジスタＱ１および高耐圧トランジスタＱ３の構造は、前記実施の形態１のＭＯＮＯＳメモリＭＣ、低耐圧トランジスタＱ１および高耐圧トランジスタＱ３の構造と同様である。
ＭＯＮＯＳメモリＭＣおよび選択トランジスタＳＱは、それぞれのソース領域またはドレイン領域のいずれか一方を共有している。すなわち、ＭＯＮＯＳメモリＭＣのソース領域またはドレイン領域のいずれか一方は、選択トランジスタＳＱのソース領域またはドレイン領域のいずれか一方に電気的に接続されている。言い換えれば、ＭＯＮＯＳメモリＭＣおよび選択トランジスタＳＱは、互いに直列に接続されている。例えば、ＭＯＮＯＳメモリＭＣのソース領域は、選択トランジスタＳＱのドレイン領域として機能する。また、ここでは、選択トランジスタＳＱおよびＭＯＮＯＳメモリＭＣのそれぞれのソース・ドレイン領域は、エクステンション領域ＥＸと拡散領域ＤＲとにより構成されている。
コア領域ＣＲでは、半導体基板ＳＢの上面上にＢＯＸ膜ＢＸを介して半導体層ＳＬが形成されており、半導体層ＳＬ上には、ゲート絶縁膜ＧＩ１を介してゲート電極Ｇ１が形成されている。ゲート電極Ｇ１の側面およびゲート絶縁膜ＧＩ１の上面の一部はオフセットスペーサＯＦ１により覆われており、ゲート電極Ｇ１の側面には、オフセットスペーサＯＦ１を介してサイドウォールＳＷが形成されている。また、ゲート電極Ｇ１のゲート長方向において、ゲート絶縁膜ＧＩ１、ゲート電極Ｇ１、オフセットスペーサＯＦ１およびサイドウォールＳＷを含むパターンの横の半導体層ＳＬ上には、半導体層ＳＬの上面から上方にせり上がったエピタキシャル層（半導体層）ＥＰが形成されている。
エピタキシャル層ＥＰ内およびエピタキシャル層ＥＰの直下の半導体層ＳＬ内には、エピタキシャル層ＥＰの上面から半導体層ＳＬの下面に亘って、ｎ型半導体領域である拡散領域Ｄ１が形成されている。また、半導体層ＳＬ内において、拡散領域Ｄ１と、ゲート電極Ｇ１の直下の半導体層ＳＬ（チャネル領域）との間には、ｎ型半導体領域であるエクステンション領域Ｅ１が形成されている。つまり、ゲート電極Ｇ１の横の領域の半導体層ＳＬ内およびエピタキシャル層ＥＰ内には、一対のエクステンション領域Ｅ１と一対の拡散領域Ｄ１とが形成されており、エクステンション領域Ｅ１と拡散領域Ｄ１は互いに接している。
エクステンション領域Ｅ１および拡散領域Ｄ１はソース・ドレイン領域を構成しており、エクステンション領域Ｅ１の不純物濃度は拡散領域Ｄ１の不純物濃度より低い。すなわち当該ソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有している。低耐圧トランジスタＱ１は、当該ソース・ドレイン領域とゲート電極Ｇ１とにより構成されている。このように、低耐圧トランジスタＱ１はチャネル領域をＢＯＸ膜ＢＸ上の半導体層ＳＬ内に有している。つまり、低耐圧トランジスタＱ１はＳＯＩ基板上に形成されている。
選択トランジスタ領域ＳＷＲでは、半導体基板ＳＢ上にゲート絶縁膜ＧＩ４を介してゲート電極Ｇ４が形成されている。ゲート電極Ｇ４の側面およびゲート絶縁膜ＧＩ４の上面の一部はオフセットスペーサＯＦ４により覆われており、ゲート電極Ｇ４の側面には、オフセットスペーサＯＦ４を介してサイドウォールＳＷが形成されている。
ゲート電極Ｇ４の横の半導体基板ＳＢの上面には、ｎ型半導体領域である一対の拡散領域ＤＲが形成されている。また、拡散領域ＤＲとゲート電極Ｇ４の直下の半導体基板ＳＢの上面（チャネル領域）との間には、ｎ型半導体領域であるエクステンション領域ＥＸが形成されている。つまり、ゲート電極Ｇ４の横の領域の半導体基板ＳＢの上面には、一対のエクステンション領域ＥＸと一対の拡散領域ＤＲとが形成されており、エクステンション領域ＥＸと拡散領域ＤＲは互いに接している。
エクステンション領域ＥＸおよび拡散領域ＤＲはソース・ドレイン領域を構成しており、エクステンション領域ＥＸの不純物濃度は拡散領域ＤＲの不純物濃度より低い。選択トランジスタＳＱは、当該ソース・ドレイン領域とゲート電極Ｇ４とにより構成されている。このように、選択トランジスタＳＱは、ＳＯＩ構造を有しないバルク基板上に形成されている。
ＭＯＮＯＳメモリ領域ＭＯＲでは、半導体基板ＳＢ上にＯＮＯ膜ＯＮを介して制御ゲート電極ＣＧが形成されている。制御ゲート電極ＣＧの側面およびＯＮＯ膜ＯＮの上面の一部はオフセットスペーサＯＦ２により覆われており、制御ゲート電極ＣＧの側面には、オフセットスペーサＯＦ２を介してサイドウォールＳＷが形成されている。ＯＮＯ膜ＯＮは、半導体基板ＳＢの上面上に酸化シリコン膜ＯＸ１、窒化シリコン膜Ｎ１および酸化シリコン膜ＯＸ３を順に積層した積層構造を有している。ＯＮＯ膜ＯＮの側面はオフセットスペーサＯＦ２から露出している。なお、制御ゲート電極ＣＧのゲート長方向において、ＯＮＯ膜ＯＮの端部は、オフセットスペーサＯＦ２の端部よりも制御ゲート電極ＣＧ側に後退していることが考えられる。
制御ゲート電極ＣＧの横の半導体基板ＳＢの上面には、ｎ型半導体領域である一対の拡散領域ＤＲが形成されている。また、拡散領域ＤＲと制御ゲート電極ＣＧの直下の半導体基板ＳＢの上面（チャネル領域）との間には、ｎ型半導体領域であるエクステンション領域ＥＸが形成されている。つまり、制御ゲート電極ＣＧの横の領域の半導体基板ＳＢの上面には、一対のエクステンション領域ＥＸと一対の拡散領域ＤＲとが形成されており、エクステンション領域ＥＸと拡散領域ＤＲは互いに接している。
エクステンション領域ＥＸおよび拡散領域ＤＲはソース・ドレイン領域を構成しており、エクステンション領域ＥＸの不純物濃度は拡散領域ＤＲの不純物濃度より低い。ＭＯＮＯＳメモリＭＣは、当該ソース・ドレイン領域と制御ゲート電極ＣＧとにより構成されている。このように、ＭＯＮＯＳメモリＭＣはＳＯＩ構造を有しないバルク基板上に形成されている。ＭＯＮＯＳメモリＭＣは、当該ソース・ドレイン領域と制御ゲート電極ＣＧからなるＭＩＳＦＥＴからなり、ＯＮＯ膜ＯＮは、当該ＭＩＳＦＥＴのゲート絶縁膜として機能する。
選択トランジスタＳＱおよびＭＯＮＯＳメモリＭＣは、１つのメモリセルを構成しており、メモリセル領域ＭＲには、このような選択トランジスタＳＱおよびＭＯＮＯＳメモリＭＣを有するメモリセルがアレイ状に配置されている。選択トランジスタＳＱは、例えば、ＭＯＮＯＳメモリＭＣの情報を読出す際に、当該ＭＯＮＯＳメモリＭＣを選択するために用いられる。
Ｉ／Ｏ領域ＨＶでは、半導体基板ＳＢ上にゲート絶縁膜ＧＩ３を介してゲート電極Ｇ３が形成されている。ゲート電極Ｇ３の側面およびゲート絶縁膜ＧＩ３の上面の一部はオフセットスペーサＯＦ３により覆われており、ゲート電極Ｇ３の側面には、オフセットスペーサＯＦ３を介してサイドウォールＳＷが形成されている。ゲート絶縁膜ＧＩ３の膜厚は、ゲート絶縁膜ＧＩ１の膜厚よりも大きい。また、ゲート長方向におけるゲート電極Ｇ３の幅は、ゲート長方向におけるゲート電極Ｇ１の幅よりも大きい。
ゲート電極Ｇ３の横の半導体基板ＳＢの上面には、ｎ型半導体領域である一対の拡散領域Ｄ３が形成されている。また、拡散領域Ｄ３とゲート電極Ｇ３の直下の半導体基板ＳＢの上面（チャネル領域）との間には、ｎ型半導体領域であるエクステンション領域Ｅ３が形成されている。つまり、ゲート電極Ｇ３の横の領域の半導体基板ＳＢの上面には、一対のエクステンション領域Ｅ３と一対の拡散領域Ｄ３とが形成されており、エクステンション領域Ｅ３と拡散領域Ｄ３は互いに接している。
エクステンション領域Ｅ３および拡散領域Ｄ３はソース・ドレイン領域を構成しており、エクステンション領域Ｅ３の不純物濃度は拡散領域Ｄ３の不純物濃度より低い。高耐圧トランジスタＱ３は、当該ソース・ドレイン領域とゲート電極Ｇ３とにより構成されている。このように、高耐圧トランジスタＱ３は、ＳＯＩ構造を有しないバルク基板上に形成されている。
ゲート絶縁膜ＧＩ１、ＧＩ３およびＧＩ４は、例えば酸化シリコン膜からなる。ゲート電極Ｇ１、Ｇ３、Ｇ４および制御ゲート電極ＣＧは、例えばポリシリコン膜からなる。サイドウォールＳＷは、窒化シリコン膜若しくは酸化シリコン膜またはそれらを順に積層した積層膜からなる。オフセットスペーサＯＦ１〜ＯＦ４は、例えば、窒化シリコン膜および酸化シリコン膜を順に積層した積層膜からなり、または、酸化シリコン膜若しくは窒化シリコン膜のみからなる。ＢＯＸ膜ＢＸは酸化シリコン膜からなり、半導体層ＳＬはＳｉ（シリコン）からなる。半導体層ＳＬの膜厚は、例えば１２ｎｍである。
ゲート電極Ｇ１、Ｇ３、Ｇ４、制御ゲート電極ＣＧの上面および拡散領域Ｄ１、ＤＲまたはＤ３のそれぞれの表面にシリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は、例えばＣｏＳｉ（コバルトシリサイド）またはＮｉＳｉ（ニッケルシリサイド）などからなる。半導体基板ＳＢ上および半導体層ＳＬ上には、低耐圧トランジスタＱ１、選択トランジスタＳＱ、ＭＯＮＯＳメモリＭＣおよび高耐圧トランジスタＱ３を覆うように、例えば主に酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。
層間絶縁膜ＩＬを貫通する複数のコンタクトホール内のそれぞれには、例えば主にＷ（タングステン）からなるプラグＰＧが埋め込まれている。各プラグＰＧの上面と層間絶縁膜ＩＬの上面とは、略同一の面において平坦化されている。層間絶縁膜ＩＬ上およびプラグＰＧ上には、例えば主にＣｕ（銅）からなる配線Ｍ１が形成されており、配線Ｍ１は、プラグＰＧおよびシリサイド層Ｓ１を介して、ゲート電極Ｇ１、Ｇ３、Ｇ４、制御ゲート電極ＣＧの上面および拡散領域Ｄ１、ＤＲまたはＤ３に電気的に接続されている。ただし、制御ゲート電極ＣＧとゲート電極Ｇ４との間の拡散領域ＤＲの直上にはプラグＰＧは形成されていない。配線Ｍ１は、層間絶縁膜ＩＬ上の層間絶縁膜ＩＬ１を貫通する配線溝内に埋め込まれている。
図３５に、半導体チップＣＨＰの模式的な平面図を示す。図３５に示すように、半導体チップＣＨＰの上面には、コア領域ＣＲ、メモリセル領域ＭＲおよびＩ／Ｏ領域ＨＶが、平面視において互いに重ならない位置に存在している。
図３６に、図３４に示す選択トランジスタＳＱとＭＯＮＯＳメモリＭＣとの間の領域の近傍の断面を拡大して示す。ここでは、一部のシリサイド層、層間絶縁膜およびプラグなどの図示を省略している。また、図を分かりやすくするため、一部のハッチングを省略している。
図３６に示すように、制御ゲート電極ＣＧのゲート長方向において、ＯＮＯ膜ＯＮの幅は制御ゲート電極ＣＧの幅よりも大きいため、当該ゲート長方向におけるＯＮＯ膜ＯＮの端部は、制御ゲート電極ＣＧの側面から突出している。言い換えれば、横方向において、ＯＮＯ膜ＯＮは、制御ゲート電極ＣＧと平面視で重ならない位置で終端している。すなわち、平面視において、制御ゲート電極ＣＧとＯＮＯ膜ＯＮの終端部とは互いに離間している。
同様に、ゲート電極Ｇ４のゲート長方向において、ゲート絶縁膜ＧＩ４の幅はゲート電極Ｇ４の幅よりも大きいため、当該ゲート長方向におけるゲート絶縁膜ＧＩ４の端部は、ゲート電極Ｇ４の側面から突出している。言い換えれば、横方向において、ゲート絶縁膜ＧＩ４は、ゲート電極Ｇ４と平面視で重ならない位置で終端している。すなわち、平面視において、ゲート電極Ｇ４とゲート絶縁膜ＧＩ４の終端部とは互いに離間している。同様に、図３４に示すゲート絶縁膜ＧＩ１、ＧＩ３のそれぞれは、ゲート電極Ｇ１、Ｇ３のそれぞれの側面から横方向に突出している。
図３６に示すように、ゲート長方向おけるオフセットスペーサＯＦ４の幅とオフセットスペーサＯＦ２の幅とは略同一である。これに対し、ゲート長方向における制御ゲート電極ＣＧの終端部からＯＮＯ膜ＯＮの終端部までの距離Ｘ１は、ゲート長方向におけるゲート電極Ｇ４の終端部からゲート絶縁膜ＧＩ４の終端部までの距離Ｘ２以下の大きさである。これは、半導体装置の製造工程において、ＯＮＯ膜ＯＮの加工後の工程で窒化シリコン膜Ｎ１が酸化され、これによりＯＮＯ膜ＯＮの全体の終端部が後退するためである。
図３６に示す構造では、ゲート絶縁膜ＧＩ４の膜厚は、例えば８．５ｎｍであり、ＯＮＯ膜ＯＮの膜厚は、例えば１３ｎｍである。つまり、ゲート絶縁膜ＧＩ４の膜厚は、ＯＮＯ膜ＯＮの膜厚より小さい。ただし、図３４および後述する製造工程の説明で用いる図では、ゲート絶縁膜ＧＩ４の膜厚とＯＮＯ膜ＯＮの膜厚とが同等である場合について示す。ゲート絶縁膜ＧＩ４の膜厚がＯＮＯ膜ＯＮの膜厚より小さい場合には、図３６に示すような構造となる。すなわち、選択トランジスタ領域ＳＷＲにおいてオフセットスペーサＯＦ４と隣接するサイドウォールＳＷの直下の半導体基板ＳＢの上面が、ＭＯＮＯＳメモリ領域ＭＯＲにおいてオフセットスペーサＯＦ２と隣接するサイドウォールＳＷの直下の半導体基板ＳＢの上面、つまり制御ゲート電極ＣＧの横の半導体基板ＳＢの上面に比べ、下方に凹んでいる。
言い換えれば、ゲート絶縁膜ＧＩ４の直下の半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩ４とゲート長方向で隣接する領域の半導体基板ＳＢの上面との高低差は、ＯＮＯ膜ＯＮの直下の半導体基板ＳＢの上面と、ＯＮＯ膜ＯＮとゲート長方向で隣接する領域の半導体基板ＳＢの上面との高低差よりも大きい。ここでいう高低差とは、半導体基板ＳＢの上面に対して垂直な方向（垂直方向、縦方向、高さ方向）における距離であり、ここでは、当該方向における、２箇所の半導体基板の上面の位置の間の距離を指す。つまり、ゲート絶縁膜ＧＩ４の直下の半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩ４とゲート長方向で隣接する領域の半導体基板ＳＢの上面との間の高さ方向の距離は、ＯＮＯ膜ＯＮの直下の半導体基板ＳＢの上面と、ＯＮＯ膜ＯＮとゲート長方向で隣接する領域の半導体基板ＳＢの上面との間の高さ方向の距離よりも大きい。
選択トランジスタ領域ＳＷＲにおいてオフセットスペーサＯＦ４と隣接する領域の半導体基板ＳＢの上面には、ゲート絶縁膜ＧＩ４の膜厚がＯＮＯ膜ＯＮの膜厚より小さいことに起因して凹部が形成されている。ゲート絶縁膜ＧＩ４の膜厚がＯＮＯ膜ＯＮの膜厚より小さい場合に当該凹部が形成される理由は、図４３、図４４および図４６を用いて後述するように、ＯＮＯ膜ＯＮの膜厚とゲート絶縁膜ＧＩ４を構成する絶縁膜とが同じ工程で加工されることにある。ここでいう凹部の深さとは、凹部の底面と、凹部の横の半導体基板ＳＢの上面との高さ方向における距離を指す。当該凹部の深さＹ３は、例えば４．５ｎｍである。高さ方向において、酸化シリコン膜ＯＸ２の上面から窒化シリコン膜Ｎ１の下面までの距離Ｙ１は、ゲート絶縁膜ＧＩ４の上面および凹部の底面の間の距離Ｙ２と略同一である。このような凹部は、後述する本実施の形態の変形例でも、メモリセル領域の半導体層の上面に形成され得る。
本実施の形態の半導体装置では、ＯＮＯ膜ＯＮの横方向（ゲート長方向）の両側の端部は、制御ゲート電極ＣＧの側面よりも外側に突出している。これにより、制御ゲート電極ＣＧの底面の角部と半導体基板ＳＢの上面との間にはＯＮＯ膜ＯＮが介在しており、これにより、電界が集中しやすい箇所である制御ゲート電極ＣＧの当該角部近傍でも、図５１を用いて説明した比較例の半導体装置に比べ、絶縁破壊および短絡が起きることを防ぐことができる。すなわち、半導体装置の信頼性を向上させることができる。
＜半導体装置の製造方法の説明＞
以下に、本実施の形態３の半導体装置の製造方法について、図３７〜図４９を用いて説明する。図３７〜図４９は、本実施の形態の半導体装置の製造工程を説明する断面図である。図３７〜図４９では、図の左側から順にコア領域（ロジック回路領域、低耐圧トランジスタ領域）ＣＲ、選択トランジスタ領域ＳＷＲ、ＭＯＮＯＳメモリ領域ＭＯＲおよびＩ／Ｏ領域（高耐圧トランジスタ領域）ＨＶを示している。選択トランジスタ領域ＳＷＲおよびＭＯＮＯＳメモリ領域ＭＯＲは、メモリセル領域ＭＲを構成している。ここでは、低耐圧トランジスタをＳＯＩ基板上に形成し、メモリセルを構成する選択トランジスタおよびＭＯＮＯＳメモリをバルク基板上に形成する場合について説明する。
まず、図３７に示すように、図１を用いて説明した工程と同様の工程を行うことで、コア領域ＣＲにＢＯＸ膜ＢＸおよび半導体層ＳＬを有する半導体基板ＳＢを形成し、ウェルＷ１〜Ｗ３および絶縁膜ＩＦ１を形成する。ここでは、選択トランジスタ領域ＳＷＲおよびＭＯＮＯＳメモリ領域ＭＯＲにおいて、図１を用いて説明したメモリセル領域ＭＲに対する工程を行う。すなわち、本実施の形態のメモリセル領域ＭＲ（選択トランジスタ領域ＳＷＲおよびＭＯＮＯＳメモリ領域ＭＯＲ）では、半導体基板ＳＢの上面にウェルＷ２が形成され、当該半導体基板ＳＢの上面上に絶縁膜ＩＦ１が形成される。続いて、選択トランジスタ領域ＳＷＲの半導体基板ＳＢの上面に、例えばイオン注入法を用いてｐ型不純物（例えばＢ（ホウ素））を打ち込むことで、チャネル領域（図示しない）を形成する。半導体層ＳＬの膜厚は、例えば１２ｎｍである。
次に、図３８に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、ＭＯＮＯＳメモリ領域ＭＯＲの絶縁膜ＩＦ１を除去し、これにより半導体基板ＳＢの上面を露出させる。
次に、図３９に示すように、図２を用いて説明したＯＮＯ膜の形成工程と同様の工程を行うことで、半導体基板ＳＢの上面上にＯＮＯ膜ＯＮを形成した後、ＯＮＯ膜ＯＮを加工し、ＭＯＮＯＳメモリ領域ＭＯＲにのみＯＮＯ膜ＯＮを残す。
次に、図４０に示すように、図３および図４を用いて説明した工程と同様の工程を行う。これにより、コア領域ＣＲに絶縁膜ＩＦ２、ゲート電極Ｇ１および絶縁膜ＩＦ３からなる積層パターンを形成し、選択トランジスタ領域ＳＷＲに絶縁膜ＩＦ１、ゲート電極Ｇ４および絶縁膜ＩＦ３からなる積層パターンを形成する。また、ＭＯＮＯＳメモリ領域ＭＯＲにＯＮＯ膜ＯＮ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３からなる積層パターンを形成し、Ｉ／Ｏ領域ＨＶに絶縁膜ＩＦ１、ゲート電極Ｇ３および絶縁膜ＩＦ３からなる積層パターンを形成する。すなわち、選択トランジスタ領域ＳＷＲでは、半導体基板ＳＢ上に絶縁膜ＩＦ１を介してゲート電極Ｇ４および絶縁膜ＩＦ３が形成される。
このとき、絶縁膜ＩＦ１、ＩＦ２およびＯＮＯ膜ＯＮは加工しない。つまり、ゲート電極Ｇ１、Ｇ３、Ｇ４および制御ゲート電極ＣＧを形成する工程では、ポリシリコン膜を加工するために行うエッチングにより、当該ポリシリコン膜の下地の絶縁膜の上面が露出した時点で、エッチングを終了する。
次に、図４１に示すように、図５を用いて説明した工程と同様の工程を行うことで、窒化シリコン膜Ｎ２、酸化シリコン膜ＯＸ３および窒化シリコン膜Ｎ３からなる絶縁膜ＩＦ４により、ゲート電極Ｇ１、Ｇ３、Ｇ４および制御ゲート電極ＣＧのそれぞれの表面を覆う。
次に、図４２に示すように、図６を用いて説明した工程と同様の工程を行うことで、窒化シリコン膜Ｎ３の一部および酸化シリコン膜ＯＸ３の一部を除去することで、窒化シリコン膜Ｎ２の上面を露出させる。このとき、ゲート電極Ｇ１、Ｇ３、Ｇ４および制御ゲート電極ＣＧに覆われていない箇所の絶縁膜ＩＦ１、ＩＦ２およびＯＮＯ膜ＯＮのそれぞれの上面は、窒化シリコン膜Ｎ２に覆われている。窒化シリコン膜Ｎ２は、以降の工程において、ゲート電極Ｇ１、Ｇ３、Ｇ４、制御ゲート電極ＣＧ、半導体基板ＳＢおよび半導体層ＳＬが酸化されることを防ぐ役割を有する。
次に、図４３に示すように、図７を用いて説明した工程と同様の工程を行う。つまり、横方向に延在する窒化シリコン膜Ｎ３を除去し、メモリセル領域ＭＲである選択トランジスタ領域ＳＷＲの絶縁膜ＩＦ１の上面を後退させ、メモリセル領域ＭＲであるＭＯＮＯＳメモリ領域ＭＯＲのＯＮＯ膜ＯＮの上面を後退させる。ここでは、フォトレジスト膜ＰＲ４をマスクとして用いてドライエッチング法によりエッチバックを行う。
すなわち、エッチバックを行うことで、選択トランジスタ領域ＳＷＲの絶縁膜ＩＦ１の上面を、絶縁膜ＩＦ１の途中深さまで後退させ、ＯＮＯ膜ＯＮの上面を窒化シリコン膜Ｎ１の途中深さまで後退させる。ここで、選択トランジスタ領域ＳＷＲにおいては半導体基板ＳＢの上面を覆う窒化シリコン膜が除去されるため、以降の工程において、他の領域に比べ、半導体基板ＳＢの上面が酸化されやすくなる。
このエッチバック工程では、上面が後退した部分の絶縁膜ＩＦ１の膜厚と、上面が後退した部分のＯＮＯ膜ＯＮの膜厚とが、窒化シリコン膜Ｎ２の膜厚と同等になるように調整を行う。これにより、コア領域ＣＲ上でゲート電極Ｇ１の横に残る絶縁膜と、メモリセル領域ＭＲでゲート電極Ｇ４および制御ゲート電極ＣＧのそれぞれの横に残る絶縁膜と、Ｉ／Ｏ領域ＨＶでゲート電極Ｇ３の横に残る絶縁膜との膜構造の状態を揃えることができる。よって、以降の工程により、ＳＯＩ基板上の素子と、バルク基板上の素子とを精度よく形成することができる。言い換えれば、混載された各素子を所望の特性で形成することが容易になる。
制御ゲート電極ＣＧの側面を覆う窒化シリコン膜Ｎ２、酸化シリコン膜ＯＸ３および窒化シリコン膜Ｎ３からなる絶縁膜ＩＦ４は、オフセットスペーサＯＦ２を構成している。このドライエッチング工程では、ＭＯＮＯＳメモリ領域ＭＯＲの絶縁膜ＩＦ３およびオフセットスペーサＯＦ２もマスクとして使用される。制御ゲート電極ＣＧの側面を覆うオフセットスペーサＯＦ２をマスクとするドライエッチングが行われた結果、当該ドライエッチングにより加工された酸化シリコン膜ＯＸ２の横方向（ゲート長方向）の端部は、制御ゲート電極ＣＧの側面よりも外側に突出している。
また、ゲート電極Ｇ４の側面を覆う窒化シリコン膜Ｎ２、酸化シリコン膜ＯＸ３および窒化シリコン膜Ｎ３からなる絶縁膜ＩＦ４は、オフセットスペーサＯＦ４を構成している。このドライエッチング工程では、選択トランジスタ領域ＳＷＲの絶縁膜ＩＦ３およびオフセットスペーサＯＦ４もマスクとして使用される。ゲート電極Ｇ４の側面を覆うオフセットスペーサＯＦ４をマスクとするドライエッチングが行われた結果、当該ドライエッチングにより加工された絶縁膜ＩＦ１の横方向（ゲート長方向）の端部は、ゲート電極Ｇ４の側面よりも外側に突出している。
次に、図４４に示すように、図８を用いて説明した工程と同様の工程を行うことで、メモリセル領域ＭＲである選択トランジスタ領域ＳＷＲの半導体基板ＳＢの上面およびＭＯＮＯＳメモリ領域ＭＯＲの半導体基板の上面のそれぞれに、複数のエクステンション領域ＥＸを形成する。つまり、選択トランジスタ領域ＳＷＲに一対のエクステンション領域ＥＸを形成し、ＭＯＮＯＳメモリ領域ＭＯＲに、一対のエクステンション領域ＥＸを形成する。互いに隣り合うゲート電極Ｇ４および制御ゲート電極ＣＧの相互間の半導体基板ＳＢの上面には、１つのエクステンション領域ＥＸが形成されている。ここでは、フォトレジスト膜ＰＲ４をマスクとして用いてイオン注入を行う。
次に、図４５に示すように、フォトレジスト膜ＰＲ４を除去し、図９および図１０を用いて説明した工程と同様の工程を行うことで、絶縁膜ＩＦ５およびエピタキシャル層ＥＰを形成する。コア領域ＣＲでは、絶縁膜ＩＦ５はサイドウォール状に形成され、他の領域の絶縁膜ＩＦ５は、半導体基板ＳＢの上面およびゲート電極Ｇ３、Ｇ４および制御ゲート電極ＣＧを覆うように形成される。
次に、図４６に示すように、図１１を用いて説明した工程と同様の工程を行うことで、コア領域ＣＲのオフセットスペーサＯＦ１、Ｉ／Ｏ領域ＨＶのオフセットスペーサＯＦ３を形成する。選択トランジスタ領域ＳＷＲでは、絶縁膜ＩＦ１を加工することで半導体基板ＳＢの上面が露出し、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ４を形成する。ＭＯＮＯＳメモリ領域ＭＯＲでは、ＯＮＯ膜ＯＮを加工することで、半導体基板ＳＢの上面が露出する。
次に、図４７に示すように、図１２を用いて説明した工程と同様の工程を行うことで、エクステンション領域Ｅ１、Ｅ３、ゲート絶縁膜ＧＩ１およびＧＩ３を形成する。
次に、図４８に示すように、図１３を用いて説明した工程と同様の工程を行うことで、ゲート電極Ｇ１、Ｇ３、Ｇ４および制御ゲート電極ＣＧのそれぞれの側面を覆うサイドウォールＳＷと、拡散領域Ｄ１、Ｄ３およびＤＲを形成する。ここでは、メモリセル領域ＭＲである選択トランジスタ領域ＳＷＲの半導体基板ＳＢの上面およびＭＯＮＯＳメモリ領域ＭＯＲの半導体基板の上面のそれぞれに、複数の拡散領域ＤＲを形成する。つまり、選択トランジスタ領域ＳＷＲに一対の拡散領域ＤＲを形成し、ＭＯＮＯＳメモリ領域ＭＯＲに、一対の拡散領域ＤＲを形成する。互いに隣り合うゲート電極Ｇ４および制御ゲート電極ＣＧの相互間の半導体基板ＳＢの上面には、１つの拡散領域ＤＲが形成されている。
コア領域ＣＲにおいて互いに隣接するエクステンション領域Ｅ１および拡散領域Ｄ１は、ソース・ドレイン領域を構成している。また、選択トランジスタ領域ＳＷＲおよびＭＯＮＯＳメモリ領域ＭＯＲにおいて互いに隣接するエクステンション領域ＥＸおよび拡散領域ＤＲは、ソース・ドレイン領域を構成している。また、Ｉ／Ｏ領域ＨＶにおいて互いに隣接するエクステンション領域Ｅ３および拡散領域Ｄ３は、ソース・ドレイン領域を構成している。
これにより、コア領域ＣＲの低耐圧トランジスタＱ１と、ＭＯＮＯＳメモリ領域ＭＯＲのＭＯＮＯＳメモリＭＣと、Ｉ／Ｏ領域ＨＶの高耐圧トランジスタＱ３とが形成される。また、選択トランジスタ領域ＳＷＲにおいて、ソース・ドレイン領域およびゲート電極Ｇ４は、選択トランジスタＳＱを構成している。低耐圧トランジスタＱ１、選択トランジスタＳＱ、ＭＯＮＯＳメモリＭＣおよび高耐圧トランジスタＱ３は、何れもｎチャネル型のＭＩＳＦＥＴ（ＭＩＳ型の電界効果トランジスタ）である。
次に、図４９に示すように、図１４を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置を形成する。すなわち、シリサイド層Ｓ１、層間絶縁膜ＩＬ、プラグＰＧ、層間絶縁膜ＩＬ１および配線Ｍ１を形成する。ただし、制御ゲート電極ＣＧとゲート電極Ｇ４との間の拡散領域ＤＲの直上にはプラグＰＧを形成しない。
以下に、本実施の形態の半導体装置の製造方法の効果について説明する。
微細化された半導体装置の製造工程で形成するゲート電極の寸法は小さく、酸化によりその寸法が小さくなり、ＭＩＳＦＥＴの特性に影響がでることが懸念される。このため、ゲート電極をエッチング加工により形成した後のゲート電極の側面の保護を、酸化法によらず、堆積法で形成した絶縁膜、つまり、窒化シリコン膜若しくは酸化シリコン膜またはそれらの積層膜で覆うことがある。
低耐圧トランジスタのゲート絶縁膜は、高耐圧トランジスタのゲート絶縁膜に比べて薄く、特に、低耐圧トランジスタをＳＯＩ基板上に形成する場合は、ＳＯＩ層が薄いため、低耐圧トランジスタのゲート絶縁膜の膜厚は特に小さくする必要がある。よって、ＳＯＩ層が削れることを防ぐため、ＳＯＩ層上の低耐圧トランジスタと高耐圧トランジスタとを混載する場合の製造工程では、各ゲート電極を形成するために行うエッチングは、それらのゲート電極の下地の絶縁膜（酸化膜）の表面で止めることが考えられる。このため、当該エッチングを行っても、高耐圧トランジスタのゲート絶縁膜を構成する絶縁膜は、ゲート電極の横においても薄膜化せずに残る。同様に、ＭＯＮＯＳメモリの形成領域では、制御ゲート電極を形成するエッチングの完了時点で、ＯＮＯ膜ＯＮは薄膜化せずに残る。ここで、本実施の形態のように、ゲート電極の側面を保護する膜であるオフセットスペーサＯＦ２、ＯＦ４を形成し、その後、オフセットスペーサＯＦ２をマスクとしてＯＮＯ膜ＯＮを加工するエッチングを行えば、ＯＮＯ膜ＯＮの端部が制御ゲート電極ＣＧの側面よりも外側にオフセットした構造を得ることができる。
すなわち、ＯＮＯ膜ＯＮの横方向（ゲート長方向）の両側の端部は、制御ゲート電極ＣＧの側面よりも外側に突出している。よって、制御ゲート電極ＣＧの底面の角部と半導体基板ＳＢの上面との間にはＯＮＯ膜ＯＮが介在しており、これにより、電界が集中しやすい箇所である制御ゲート電極ＣＧの当該角部近傍でも、絶縁破壊および短絡が起きることを防ぐことができる。
このような構成は、本実施の形態のように、ＭＯＮＯＳメモリＭＣのソース領域側またはドレイン領域側に選択トランジスタＳＱが配置された構造にも適用することができる。このとき、ＯＮＯ膜ＯＮと選択トランジスタ領域ＳＷＲの絶縁膜ＩＦ１（図４０参照）とが同等の厚さであれば、図４３を用いて説明したドライエッチング工程後の各残膜の膜厚、つまり絶縁膜ＩＦ１とＯＮＯ膜ＯＮとのそれぞれの膜厚を同等に揃えることができるので、ＯＮＯ膜ＯＮの下地のシリコン層が削れることを防止する観点で望ましい。特に、後述する本実施の形態の変形例のように、薄い半導体層ＳＬ上にＭＯＮＯＳメモリＭＣを形成する場合に適している。
また、絶縁膜ＩＦ１よりもＯＮＯ膜ＯＮが薄ければ、ＯＮＯ膜ＯＮをドライエッチングしても選択トランジスタ領域ＳＷＲには絶縁膜ＩＦ１が残るので、絶縁膜ＩＦ１の下地のシリコン層の上面が削れることを防止する観点で望ましい。特に、後述する本実施の形態の変形例のように、薄い半導体層ＳＬ上に選択トランジスタＳＱを形成する場合に適している。本実施の形態のように、バルク基板上に選択トランジスタＳＱまたはＭＯＮＯＳメモリＭＣを形成する場合にも、半導体基板ＳＢの上面が削れることを防ぐことができ、ウェハ全面に渡って均質な不揮発性メモリを形成することができる。
このとき、選択トランジスタ領域ＳＷＲの絶縁膜ＩＦ１よりもＯＮＯ膜ＯＮの膜厚が大きい場合は、ＯＮＯ膜ＯＮを加工した際に、選択トランジスタ領域ＳＷＲでは半導体基板ＳＢの上面までドライエッチングが到達する。この場合、後の工程にあるエピタキシャル成長工程の保護膜となる絶縁膜ＩＦ５（図４５参照）の除去工程（図４６参照）のリン酸を用いたエッチングによる選択トランジスタ領域ＳＷＲの半導体基板ＳＢの上面が削れることが懸念される。
しかし、この問題に対しては、ＯＮＯ膜ＯＮを加工する際のドライエッチング工程（図４６参照）の後にフォトレジスト膜を除去するためにアッシングを行い、これにより選択トランジスタ領域ＳＷＲの半導体基板ＳＢの上面に酸化膜が形成できるので対策できる。この方法は、本実施の形態のように、バルク基板上にＭＯＮＯＳメモリＭＣを形成する場合のように、シリコン層が削れることを許容できる場合に適している。ただし、絶縁膜ＩＦ１とＯＮＯ膜ＯＮとの膜厚差が半導体層ＳＬの膜厚よりも小さければ、後述する本実施の形態の変形例のように、ＳＯＩ基板上にＭＯＮＯＳメモリＭＣを形成しても問題は生じない。
また、図４３に示すように、絶縁膜ＩＦ１およびＯＮＯ膜ＯＮをエッチバックする際にマスクとして使用したフォトレジスト膜ＰＲ４を、次に行うエクステンション領域ＥＸの形成工程におけるイオン注入のマスクとして使用すれば、レジストパターンの形成工程が増大することを防ぐことができる。また、オフセットスペーサＯＦ１〜ＯＦ４があるため、ショートチャネルの拡散領域を形成することが容易である。
また、オフセットスペーサＯＦ２は、制御ゲート電極ＣＧの側面の保護、および、一対のエクステンション領域ＥＸの相互間の距離の調整などを目的として、上記絶縁破壊の問題の有無に関わらず形成される保護膜である。このため、オフセットスペーサＯＦ２を利用してＯＮＯ膜ＯＮの端部を突出させることは、製造工程の増大に繋がらない。
ＭＯＮＯＳメモリに加えて選択トランジスタを有する構造は、ＭＯＮＯＳメモリをメモリアレイに形成する場面において、選択ビットと非選択ビットの使い分けなどの動作方法を簡単にし、非選択ビットのオフリーク電流の発生を削減する効果が得られるなど、特性面および信頼性面で有利な手法である。また、このような構造は、メモリ製品、メモリを混載したＭＣＵ（Micro Controller Unit）製品などに使いやすいメモリ構造なので、本実施の形態の半導体装置により、多くのメモリ混載製品の信頼性を向上することができる。
＜変形例＞
図５０に、本実施の形態３の変形例である半導体装置の断面図を示す。図５０に示す構造は、図３４を用いて説明した構造に比べ、選択トランジスタＳＱおよびＭＯＮＯＳメモリＭＣがＳＯＩ基板上に形成されている点で差異がある。すなわち、選択トランジスタ領域ＳＷＲおよびＭＯＮＯＳメモリ領域ＭＯＲでは、半導体基板ＳＢの上面上にＢＯＸ膜ＢＸおよび半導体層ＳＬが順に形成されており、選択トランジスタＳＱおよびＭＯＮＯＳメモリＭＣは半導体層ＳＬ上に形成され、拡散領域ＤＲは、拡散領域Ｄ１と同様にエピタキシャル層ＥＰ内および半導体層ＳＬ内に亘って形成されている。
このような構成であっても、図３４〜図４９を用いて説明した構成と同様の効果を得ることができる。上述したように、薄い半導体層ＳＬをチャネル領域として用いる選択トランジスタＳＱおよびＭＯＮＯＳメモリＭＣを形成する場合には、ゲート絶縁膜ＧＩ１およびＯＮＯ膜ＯＮの下地のシリコン層が削れることを防ぐことができる本実施の形態の効果が顕著に得られる。
すなわち、絶縁膜ＩＦ１の膜厚ａ、ＯＮＯ膜ＯＮの膜厚ｂおよび半導体層ＳＬの膜厚ｃが、下記の式１に示す条件を満たす場合、絶縁膜ＩＦ１およびＯＮＯ膜ＯＮを加工する際に、半導体層ＳＬの膜厚全体が削られることを防ぐことができる。
｜ａ−ｂ｜＜ｃ （１）
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＧ 制御ゲート電極
ＯＮ ＯＮＯ膜
ＯＦ１〜ＯＦ４ オフセットスペーサ

Claims (18)

  1. （ａ）単結晶シリコンからなる基板を準備する工程；
    （ｂ）前記（ａ）工程の後、ゲート絶縁膜を介して、前記基板上にゲート電極を形成する工程；
    （ｃ）前記（ｂ）工程の後、前記ゲート電極の側面および前記ゲート電極の上面のそれぞれを覆うように、前記基板上に絶縁膜を形成する工程、ここで、前記絶縁膜は、前記基板側から順に積層された第１窒化シリコン膜、酸化シリコン膜および第２窒化シリコン膜からなる積層膜であり；
    （ｄ）前記（ｃ）工程の後、前記第２窒化シリコン膜および前記酸化シリコン膜のそれぞれが前記ゲート電極の前記側面上に残るように、前記第２窒化シリコン膜および前記酸化シリコン膜のそれぞれの一部を除去する工程；
    （ｅ）前記（ｄ）工程の後、前記第１窒化シリコン膜、前記酸化シリコン膜および前記第２窒化シリコン膜からなる前記積層膜を介して、前記ゲート電極の前記側面上に第１サイドウォールを形成する工程；
    （ｆ）前記（ｅ）工程の後、前記第１サイドウォールから露出している前記第１窒化シリコン膜を除去することで、前記基板の一部を露出させる工程；
    （ｇ）前記（ｆ）工程の後、エピタキシャル成長法を用いて、前記（ｆ）工程により露出した前記基板の前記一部上にエピタキシャル層を形成する工程；
    を含む、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程で準備する前記基板は、半導体基板と、前記半導体基板上に形成されたＢＯＸ膜と、前記ＢＯＸ膜上に形成された半導体層と、を有するＳＯＩ基板である、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ａ）工程の後、かつ、前記（ｂ）工程の前に、イオン注入法を用いて、前記半導体基板に第１導電型の不純物を打ち込み、前記基板にウェルを形成する、半導体装置の製造方法。
  4. 請求項１〜３の何れか１項に記載の半導体装置の製造方法において、
    前記（ｂ）工程により形成された前記ゲート電極の上面は、キャップ絶縁膜により覆われている、半導体装置の製造方法。
  5. 請求項１〜４の何れか１項に記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第２窒化シリコン膜および前記酸化シリコン膜のそれぞれが前記ゲート電極の前記側面上に残るように、ドライエッチングを行うことで、前記第２窒化シリコン膜および前記酸化シリコン膜のそれぞれの前記一部を除去する、半導体装置の製造方法。
  6. 請求項１〜４の何れか１項に記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第２窒化シリコン膜および前記酸化シリコン膜のそれぞれが前記ゲート電極の前記側面上に残るように、異方性エッチングを行うことで、前記第２窒化シリコン膜および前記酸化シリコン膜のそれぞれの前記一部を除去する、半導体装置の製造方法。
  7. 請求項１〜４の何れか１項に記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第２窒化シリコン膜および前記酸化シリコン膜のそれぞれが前記ゲート電極の前記側面上に残るように、かつ、前記第１窒化シリコン膜が前記ゲート電極の前記上面上に残るように、前記第２窒化シリコン膜および前記酸化シリコン膜のそれぞれの一部を除去する、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第２窒化シリコン膜および前記酸化シリコン膜のそれぞれが前記ゲート電極の前記側面上に残るように、かつ、前記第１窒化シリコン膜が前記ゲート電極の前記上面上に残るように、ドライエッチングを行うことで、前記第２窒化シリコン膜および前記酸化シリコン膜のそれぞれの前記一部を除去する、半導体装置の製造方法。
  9. 請求項７記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第２窒化シリコン膜および前記酸化シリコン膜のそれぞれが前記ゲート電極の前記側面上に残るように、かつ、前記第１窒化シリコン膜が前記ゲート電極の前記上面上に残るように、異方性エッチングを行うことで、前記第２窒化シリコン膜および前記酸化シリコン膜のそれぞれの前記一部を除去する、半導体装置の製造方法。
  10. 請求項１〜９の何れか１項に記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１サイドウォールから露出している前記第１窒化シリコン膜を除去することで、前記基板の前記一部を露出させる、半導体装置の製造方法。
  11. 請求項１〜９の何れか１項に記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１サイドウォールから露出している前記第１窒化シリコン膜および前記ゲート絶縁膜のそれぞれを除去することで、前記基板の前記一部を露出させる、半導体装置の製造方法。
  12. 請求項３に記載の半導体装置の製造方法において、
    （ｈ）前記（ｇ）工程の後、前記第１サイドウォールを除去する工程；
    （ｉ）前記（ｈ）工程の後、イオン注入法を用いて、前記基板に第２導電型の不純物を打ち込み、前記基板にエクステンション領域を形成する工程；
    （ｊ）前記（ｉ）工程の後、前記第１窒化シリコン膜および前記酸化シリコン膜を介して、前記ゲート電極の前記側面上に第２サイドウォールを形成する工程；
    （ｋ）前記（ｊ）工程の後、前記エピタキシャル層に、前記第１窒化シリコン膜、前記酸化シリコン膜および前記第２サイドウォールをマスクとして、前記第２導電型の不純物を打ち込み、前記エピタキシャル層に拡散領域を形成する工程；
    をさらに含み、
    前記第２導電型は、前記第１導電型とは異なる、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    （ｌ）前記（ｋ）工程の後、前記拡散領域の表面にシリサイド層を形成する工程；
    （ｍ）前記（ｌ）工程の後、前記シリサイド層を介して、前記拡散領域にコンタクトプラグを電気的に接続する工程；
    をさらに含む、半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、
    前記第１導電型は、ｐ型であり、
    前記第２導電型は、ｎ型である、半導体装置の製造方法。
  15. 請求項１、２、４〜１１の何れか１項に記載の半導体装置の製造方法において、
    （ｈ）前記（ｇ）工程の後、前記第１サイドウォールを除去する工程；
    （ｉ）前記（ｈ）工程の後、イオン注入法を用いて、前記基板に第１導電型の不純物を打ち込み、前記基板にエクステンション領域を形成する工程；
    （ｊ）前記（ｉ）工程の後、前記第１窒化シリコン膜および前記酸化シリコン膜を介して、前記ゲート電極の前記側面上に第２サイドウォールを形成する工程；
    （ｋ）前記（ｊ）工程の後、前記エピタキシャル層に、前記第１窒化シリコン膜、前記酸化シリコン膜および前記第２サイドウォールをマスクとして、前記第１導電型の不純物を打ち込み、前記エピタキシャル層に拡散領域を形成する工程；
    をさらに含む、半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    （ｌ）前記（ｋ）工程の後、前記拡散領域の表面にシリサイド層を形成する工程；
    （ｍ）前記（ｌ）工程の後、前記シリサイド層を介して、前記拡散領域にコンタクトプラグを電気的に接続する工程；
    をさらに含む、半導体装置の製造方法。
  17. 請求項１５〜１６の何れか１項に記載の半導体装置の製造方法において、
    前記（ａ）工程の後、かつ、前記（ｂ）工程の前に、イオン注入法を用いて、前記半導体基板に第２導電型の不純物を打ち込み、前記基板にウェルを形成する、半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記第１導電型は、ｎ型であり、
    前記第２導電型は、ｐ型である、半導体装置の製造方法。
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