JP2002278494A - 駆動回路 - Google Patents
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- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
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- G09G2310/00—Command of the display device
- G09G2310/06—Details of flat display driving waveforms
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】従来より効果的に回路規模を縮小させることが
できる駆動回路、例えばＴＦＴ液晶表示装置のゲート線
駆動回路を提供する。 【解決手段】シフトレジスタＳＲ116〜Ｒ60を順次シフ
トされる駆動データは、さらに制御信号SEL＿SFTにより
シフト方向を反転されて、シフトレジスタＳＲ61からＳ
Ｒ116の方向へ逆方向にシフトされる。このとき、制御
信号SEL＿UPおよびSEL＿LOにより上側のスイッチ回路Ｓ
Ｗ1〜ＳＷ56または下側のスイッチ回路ＳＷ116〜ＳＷ61
の一方が有効、他方が無効にそれぞれ設定される。シフ
トレジスタの各ビットに駆動データがシフトされると、
デコーダＤＥｎによって生成される電圧選択信号が、有
効なスイッチ回路を介して図示しない出力回路に入力さ
れ、ＴＦＴゲートの駆動信号が出力される。シフトレジ
スタＳＲ61〜ＳＲ116およびデコーダＤＥ61〜ＤＥ116が
２つの出力で共有されるので、回路数が削減される。
できる駆動回路、例えばＴＦＴ液晶表示装置のゲート線
駆動回路を提供する。 【解決手段】シフトレジスタＳＲ116〜Ｒ60を順次シフ
トされる駆動データは、さらに制御信号SEL＿SFTにより
シフト方向を反転されて、シフトレジスタＳＲ61からＳ
Ｒ116の方向へ逆方向にシフトされる。このとき、制御
信号SEL＿UPおよびSEL＿LOにより上側のスイッチ回路Ｓ
Ｗ1〜ＳＷ56または下側のスイッチ回路ＳＷ116〜ＳＷ61
の一方が有効、他方が無効にそれぞれ設定される。シフ
トレジスタの各ビットに駆動データがシフトされると、
デコーダＤＥｎによって生成される電圧選択信号が、有
効なスイッチ回路を介して図示しない出力回路に入力さ
れ、ＴＦＴゲートの駆動信号が出力される。シフトレジ
スタＳＲ61〜ＳＲ116およびデコーダＤＥ61〜ＤＥ116が
２つの出力で共有されるので、回路数が削減される。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の出力ライン
を順次駆動する駆動回路に係り、例えば、ＴＦＴ液晶表
示装置のゲート線を順次駆動する駆動回路に関するもの
である。
を順次駆動する駆動回路に係り、例えば、ＴＦＴ液晶表
示装置のゲート線を順次駆動する駆動回路に関するもの
である。
【０００２】
【従来の技術】図１４は、一般的なＴＦＴ（Thin Film
Transistor）型液晶装置の表示部の概略的なブロック図
である。図１４において、符号１はＴＦＴを、符号２は
液晶を、符号３はゲート駆動回路を、符号４はデータ駆
動回路を、符号５はタイミング制御部をそれぞれ示す。
Transistor）型液晶装置の表示部の概略的なブロック図
である。図１４において、符号１はＴＦＴを、符号２は
液晶を、符号３はゲート駆動回路を、符号４はデータ駆
動回路を、符号５はタイミング制御部をそれぞれ示す。
【０００３】図１４に示すように、ゲート駆動回路３の
ゲート線とデータ駆動回路４のデータ線との各交点に対
応して、ＴＦＴ１と液晶２から構成される画素セルがマ
トリクス状に配列されている。ＴＦＴ１は、各画素セル
の液晶に与える電圧を制御するためのスイッチであり、
ゲート駆動回路３からのゲート線駆動信号ＯＵＴｋ（１
≦ｋ≦ｎ）に応じてオンまたはオフ状態となる。オン状
態において、データ駆動回路４のデータ線と液晶とを接
続し、データ線からの電圧を液晶に供給する。液晶２
は、ＴＦＴ１のドレインと共通端子ＣＯＭとの間に接続
されており、ＴＦＴ１を介してデータ駆動回路４のデー
タ線から供給される電圧に応じて、光の透過率を変化さ
せる。
ゲート線とデータ駆動回路４のデータ線との各交点に対
応して、ＴＦＴ１と液晶２から構成される画素セルがマ
トリクス状に配列されている。ＴＦＴ１は、各画素セル
の液晶に与える電圧を制御するためのスイッチであり、
ゲート駆動回路３からのゲート線駆動信号ＯＵＴｋ（１
≦ｋ≦ｎ）に応じてオンまたはオフ状態となる。オン状
態において、データ駆動回路４のデータ線と液晶とを接
続し、データ線からの電圧を液晶に供給する。液晶２
は、ＴＦＴ１のドレインと共通端子ＣＯＭとの間に接続
されており、ＴＦＴ１を介してデータ駆動回路４のデー
タ線から供給される電圧に応じて、光の透過率を変化さ
せる。
【０００４】ゲート駆動回路３は、タイミング制御部５
からの制御信号に応じて、画素マトリクスの各行のＴＦ
Ｔゲートに接続されるゲート線を順次駆動するための駆
動信号を生成する。ゲート駆動回路３から駆動信号を供
給されることにより、同一ライン上の画素セルのＴＦＴ
が同時にオン状態となる。
からの制御信号に応じて、画素マトリクスの各行のＴＦ
Ｔゲートに接続されるゲート線を順次駆動するための駆
動信号を生成する。ゲート駆動回路３から駆動信号を供
給されることにより、同一ライン上の画素セルのＴＦＴ
が同時にオン状態となる。
【０００５】データ駆動回路４は、水平同期信号に同期
して入力される画像信号Ｓｃを、タイミング制御部５か
らの制御信号に応じて画素マトリクスの各画素ごとに順
次ホールドし、このホールドされた各画素の画像信号Ｓ
ｃに応じてデータ線を駆動する駆動信号を生成する。
して入力される画像信号Ｓｃを、タイミング制御部５か
らの制御信号に応じて画素マトリクスの各画素ごとに順
次ホールドし、このホールドされた各画素の画像信号Ｓ
ｃに応じてデータ線を駆動する駆動信号を生成する。
【０００６】タイミング制御部５は、画像信号Ｓｃの水
平同期信号や垂直同期信号に基づいて、データ駆動回路
４に各画素の画像信号Ｓｃを順次ホールドさせる制御信
号を生成する。また、１水平ライン分の画像信号Ｓｃが
データ駆動回路４にホールドされるタイミング（水平帰
線期間）において、ゲート駆動回路３にゲート線を駆動
させる制御信号を生成する。
平同期信号や垂直同期信号に基づいて、データ駆動回路
４に各画素の画像信号Ｓｃを順次ホールドさせる制御信
号を生成する。また、１水平ライン分の画像信号Ｓｃが
データ駆動回路４にホールドされるタイミング（水平帰
線期間）において、ゲート駆動回路３にゲート線を駆動
させる制御信号を生成する。
【０００７】上述した構成を有するＴＦＴ型液晶表示装
置において、データ駆動回路４に入力される画像信号Ｓ
ｃは、タイミング制御部５からの制御信号に応じたタイ
ミングで、水平ラインの各画素ごとにホールドされる。
このホールドされた画素信号Ｓｃの大きさに応じて、水
平ラインの各画素に対応するデータ線が駆動される。ま
た、タイミング制御部５からの制御信号に応じたタイミ
ングによって特定のゲート線が駆動されて、このゲート
線に接続される画素セルのＴＦＴが同時にオン状態とな
り、各データ線の駆動電圧が液晶に印加される。この動
作が各水平ラインごとに反復されることによって、画素
セルの印加電圧が順次更新される。
置において、データ駆動回路４に入力される画像信号Ｓ
ｃは、タイミング制御部５からの制御信号に応じたタイ
ミングで、水平ラインの各画素ごとにホールドされる。
このホールドされた画素信号Ｓｃの大きさに応じて、水
平ラインの各画素に対応するデータ線が駆動される。ま
た、タイミング制御部５からの制御信号に応じたタイミ
ングによって特定のゲート線が駆動されて、このゲート
線に接続される画素セルのＴＦＴが同時にオン状態とな
り、各データ線の駆動電圧が液晶に印加される。この動
作が各水平ラインごとに反復されることによって、画素
セルの印加電圧が順次更新される。
【０００８】ここで、図１４のゲート駆動回路３の従来
例について説明する。図１５は、従来の３電圧レベル出
力型のＴＦＴゲート駆動回路の一例を説明するための概
略的なブロック図であり、２６５個のゲート線駆動用の
出力チャンネルを備えている。図１５において、符号６
は入力レベルシフト回路を、符号８は２６５ビットの双
方向シフトレジスタ回路を、符号９はデコード回路を、
符号１０は出力レベルシフト回路を、符号１１は出力バ
ッファ回路をそれぞれ示す。
例について説明する。図１５は、従来の３電圧レベル出
力型のＴＦＴゲート駆動回路の一例を説明するための概
略的なブロック図であり、２６５個のゲート線駆動用の
出力チャンネルを備えている。図１５において、符号６
は入力レベルシフト回路を、符号８は２６５ビットの双
方向シフトレジスタ回路を、符号９はデコード回路を、
符号１０は出力レベルシフト回路を、符号１１は出力バ
ッファ回路をそれぞれ示す。
【０００９】入力レベルシフト回路６は、入出力信号の
ロジックレベル（電源電圧ＶＤＤ−基準電圧ＶＳＳ間）
をゲート駆動回路の内部ロジックレベル（電源電圧ＶＤ
Ｌ−基準電圧ＶＥＥ間）にレベルシフトさせる。すなわ
ち、クロック信号ＣＰＶ、シフトデータＳＴＶ１および
ＳＴＶ２、シフト方向切り換え信号Ｌ／Ｒなどの入出力
信号のレベルをゲート駆動回路の内部ロジックレベルに
変換し、変換された入出力信号を双方向シフトレジスタ
８やデコード回路９に出力する。
ロジックレベル（電源電圧ＶＤＤ−基準電圧ＶＳＳ間）
をゲート駆動回路の内部ロジックレベル（電源電圧ＶＤ
Ｌ−基準電圧ＶＥＥ間）にレベルシフトさせる。すなわ
ち、クロック信号ＣＰＶ、シフトデータＳＴＶ１および
ＳＴＶ２、シフト方向切り換え信号Ｌ／Ｒなどの入出力
信号のレベルをゲート駆動回路の内部ロジックレベルに
変換し、変換された入出力信号を双方向シフトレジスタ
８やデコード回路９に出力する。
【００１０】双方向シフトレジスタ８は、入力レベルシ
フト回路から入力されるシフトデータＳＴＶ１（または
シフトデータＳＴＶ２）を、シフト方向切り換え信号Ｌ
／Ｒに応じたシフト方向で、クロック信号ＣＰＶに同期
して順次シフトさせる。また、シフトレジスタの末尾の
ビットからシフトされるシフトデータＳＴＶ２（または
シフトデータＳＴＶ１）を入力レベルシフト回路６へ順
次出力する。
フト回路から入力されるシフトデータＳＴＶ１（または
シフトデータＳＴＶ２）を、シフト方向切り換え信号Ｌ
／Ｒに応じたシフト方向で、クロック信号ＣＰＶに同期
して順次シフトさせる。また、シフトレジスタの末尾の
ビットからシフトされるシフトデータＳＴＶ２（または
シフトデータＳＴＶ１）を入力レベルシフト回路６へ順
次出力する。
【００１１】デコード回路９は、双方向シフトレジスタ
８の各ビットごとに、各ビットと前後のビットとを合わ
せた３ビットのデータおよびシフト方向切り替え信号Ｌ
／Ｒをデコードして、３電圧レベルの何れか１つの電圧
レベルを選択するための２ビットのデータを生成し、こ
れを各ビットに対応する出力レベルシフト回路１０へ出
力する。
８の各ビットごとに、各ビットと前後のビットとを合わ
せた３ビットのデータおよびシフト方向切り替え信号Ｌ
／Ｒをデコードして、３電圧レベルの何れか１つの電圧
レベルを選択するための２ビットのデータを生成し、こ
れを各ビットに対応する出力レベルシフト回路１０へ出
力する。
【００１２】出力レベルシフト回路１０は、デコード回
路９から出力される２ビットデータの信号レベルを、出
力バッファ回路１１の高電圧の入力信号レベルにレベル
シフトする回路である。例えば、基準電圧ＶＥＥに対し
て３Ｖ程度の信号レベルであるデコード回路９からの出
力信号は、出力レベルシフト回路１０により４０Ｖ程度
の信号レベルにレベルシフトされて、出力バッファ回路
１１に出力される。
路９から出力される２ビットデータの信号レベルを、出
力バッファ回路１１の高電圧の入力信号レベルにレベル
シフトする回路である。例えば、基準電圧ＶＥＥに対し
て３Ｖ程度の信号レベルであるデコード回路９からの出
力信号は、出力レベルシフト回路１０により４０Ｖ程度
の信号レベルにレベルシフトされて、出力バッファ回路
１１に出力される。
【００１３】出力バッファ回路１１は、出力レベルシフ
ト回路１０を介して入力されるデコード回路９からの２
ビットデータに応じて、所定の３つの電圧レベルから１
つの電圧レベルを選択し、この選択した電圧レベルの信
号でゲート線を駆動する。
ト回路１０を介して入力されるデコード回路９からの２
ビットデータに応じて、所定の３つの電圧レベルから１
つの電圧レベルを選択し、この選択した電圧レベルの信
号でゲート線を駆動する。
【００１４】次に、上述した構成を有する図１５のＴＦ
Ｔゲート駆動回路の動作について、図１６〜図１８を参
照して説明する。図１６は、入出力信号の電圧レベルと
ゲート線駆動信号の電圧レベルを示す図であり、図の右
側には各電圧レベルの具体例を示している。図１６に示
すように、例えば内部の基準電圧ＶＥＥは外部の基準電
圧ＶＳＳに対して３〜２０Ｖ程度低く設定され、内部ロ
ジック電源電圧ＶＤＬはこの基準電圧ＶＥＥに対して
２．３〜３．６Ｖ程度高くなるように設定される。ま
た、出力バッファ回路１１から出力される電源電圧ＶＣ
ＯＭおよび電源電圧ＶＬは、例えば電源電圧ＶＣＯＭが
基準電圧ＶＳＳより１０〜３０Ｖ程度、電源電圧ＶＬが
基準電位ＶＥＥより０〜１０．５Ｖ程度それぞれ高くな
るように設定される。
Ｔゲート駆動回路の動作について、図１６〜図１８を参
照して説明する。図１６は、入出力信号の電圧レベルと
ゲート線駆動信号の電圧レベルを示す図であり、図の右
側には各電圧レベルの具体例を示している。図１６に示
すように、例えば内部の基準電圧ＶＥＥは外部の基準電
圧ＶＳＳに対して３〜２０Ｖ程度低く設定され、内部ロ
ジック電源電圧ＶＤＬはこの基準電圧ＶＥＥに対して
２．３〜３．６Ｖ程度高くなるように設定される。ま
た、出力バッファ回路１１から出力される電源電圧ＶＣ
ＯＭおよび電源電圧ＶＬは、例えば電源電圧ＶＣＯＭが
基準電圧ＶＳＳより１０〜３０Ｖ程度、電源電圧ＶＬが
基準電位ＶＥＥより０〜１０．５Ｖ程度それぞれ高くな
るように設定される。
【００１５】図１７は、図１５に示すＴＦＴゲート駆動
回路による３電圧レベルのゲート線駆動信号の波形を示
す図である。図１７に示すように、各出力チャンネルか
ら出力されるゲート線駆動信号は、通常状態において電
源電圧ＶＬの電圧レベルに保持されている。ゲート線の
駆動時において、ゲート線駆動信号の電圧レベルは電源
電圧ＶＬから電源電圧ＶＣＯＭへ立ち上がり、この電圧
レベルが画像信号の水平走査期間と等しいクロック信号
ＣＰＶの１周期間保持される。そして、次の１水平走査
期間には電源電圧ＶＣＯＭから基準電圧ＶＥＥまで電圧
レベルが立下り、この電圧レベルがさらに１水平走査期
間保持される。このようなゲート線駆動信号が、クロッ
ク信号ＣＰＶに同期して各出力チャンネルから順次出力
される。
回路による３電圧レベルのゲート線駆動信号の波形を示
す図である。図１７に示すように、各出力チャンネルか
ら出力されるゲート線駆動信号は、通常状態において電
源電圧ＶＬの電圧レベルに保持されている。ゲート線の
駆動時において、ゲート線駆動信号の電圧レベルは電源
電圧ＶＬから電源電圧ＶＣＯＭへ立ち上がり、この電圧
レベルが画像信号の水平走査期間と等しいクロック信号
ＣＰＶの１周期間保持される。そして、次の１水平走査
期間には電源電圧ＶＣＯＭから基準電圧ＶＥＥまで電圧
レベルが立下り、この電圧レベルがさらに１水平走査期
間保持される。このようなゲート線駆動信号が、クロッ
ク信号ＣＰＶに同期して各出力チャンネルから順次出力
される。
【００１６】図１８は、図１５に示すＴＦＴゲート駆動
回路におけるシフトデータとゲート線駆動信号のタイミ
ングを示す図である。図１８に示すように、入力レベル
シフト回路６へシフトデータＳＴＶ１が入力されると、
クロック信号ＣＰＶの立ち上がりにおいて、このシフト
データＳＴＶ１による論理値’１’のデータがシフトレ
ジスタＳＲ１にラッチされる。その後クロック信号ＣＰ
Ｖに同期して、シフトレジスタＳＲ１からシフトレジス
タＳＲ２６５へ論理値’１’のデータが順次シフトされ
る。
回路におけるシフトデータとゲート線駆動信号のタイミ
ングを示す図である。図１８に示すように、入力レベル
シフト回路６へシフトデータＳＴＶ１が入力されると、
クロック信号ＣＰＶの立ち上がりにおいて、このシフト
データＳＴＶ１による論理値’１’のデータがシフトレ
ジスタＳＲ１にラッチされる。その後クロック信号ＣＰ
Ｖに同期して、シフトレジスタＳＲ１からシフトレジス
タＳＲ２６５へ論理値’１’のデータが順次シフトされ
る。
【００１７】デコード回路ＤＥｎ（ただし、ｎは２≦ｎ
≦２６５の整数）において、シフトレジスタＳＲｎ−
１、ＳＲｎおよびＳＲｎ＋１にラッチされるデータと、
シフト方向切り替え信号Ｌ／Ｒとに応じて、３電圧レベ
ルのうちの何れかを選択するための２ビットデータが生
成される。例えば図１８に示すゲート線駆動信号を生成
させる場合には、シフトレジスタＳＲｎが論理値’１’
かつシフトレジスタＳＲｎ＋１が論理値’０’の条件で
出力電圧レベルを電源電圧ＶＣＯＭとし、シフトレジス
タＳＲｎが論理値’０’かつシフトレジスタＳＲｎ＋１
が論理値’１’の条件で出力電圧レベルを基準電圧ＶＥ
Ｅとし、シフトレジスタＳＲｎおよびシフトレジスタＳ
Ｒｎ＋１がともに論理値’０’の条件で出力電圧レベル
を電源電圧ＶＬとする２ビットデータが、デコード回路
ＤＥｎにより生成される。ただし、上述した条件はシフ
トデータＳＴＶ１を入力、シフトデータＳＴＶ２を出力
とするシフト方向が設定された場合のものであり、逆の
シフト方向が設定された場合には、上述のシフトレジス
タＳＲｎ＋１をシフトレジスタＳＲｎ−１と読み替えた
条件により、出力電圧レベルが設定される。
≦２６５の整数）において、シフトレジスタＳＲｎ−
１、ＳＲｎおよびＳＲｎ＋１にラッチされるデータと、
シフト方向切り替え信号Ｌ／Ｒとに応じて、３電圧レベ
ルのうちの何れかを選択するための２ビットデータが生
成される。例えば図１８に示すゲート線駆動信号を生成
させる場合には、シフトレジスタＳＲｎが論理値’１’
かつシフトレジスタＳＲｎ＋１が論理値’０’の条件で
出力電圧レベルを電源電圧ＶＣＯＭとし、シフトレジス
タＳＲｎが論理値’０’かつシフトレジスタＳＲｎ＋１
が論理値’１’の条件で出力電圧レベルを基準電圧ＶＥ
Ｅとし、シフトレジスタＳＲｎおよびシフトレジスタＳ
Ｒｎ＋１がともに論理値’０’の条件で出力電圧レベル
を電源電圧ＶＬとする２ビットデータが、デコード回路
ＤＥｎにより生成される。ただし、上述した条件はシフ
トデータＳＴＶ１を入力、シフトデータＳＴＶ２を出力
とするシフト方向が設定された場合のものであり、逆の
シフト方向が設定された場合には、上述のシフトレジス
タＳＲｎ＋１をシフトレジスタＳＲｎ−１と読み替えた
条件により、出力電圧レベルが設定される。
【００１８】次に、上述した図１５のＴＦＴゲート駆動
回路が半導体チップ上に配置される場合の例について、
図１９を参照し説明する。図１９は、図１５に示すＴＦ
Ｔゲート駆動回路のレイアウトの一例を示す配置図であ
り、図１９ａは全体の配置図を、図１９ｂは図１９ａに
示す領域Ａ１を拡大した配置図をそれぞれ示す。図１９
ａに示すように、ゲート線駆動信号の出力チャンネルＯ
ＵＴ１〜ＯＵＴ５８および出力チャンネルＯＵＴ２０８
〜ＯＵＴ２６５が図１９ａにおけるチップの上側領域
に、出力チャンネルＯＵＴ５９〜ＯＵＴ２０７がチップ
の下側領域にそれぞれ番号順で一列に配列されており、
各出力チャンネルに対応する出力バッファ回路１１、出
力レベルシフト回路１０、デコード回路９および双方向
シフトレジスタ回路８の回路ブロックも、出力チャンネ
ルと同じ領域に隣接して配置されている。また上側領域
の中央部には入力レベルシフト回路６が配置され、その
左右に出力チャンネルＯＵＴ１〜ＯＵＴ５８および出力
チャンネルＯＵＴ２０８〜ＯＵＴ２６５がそれぞれ配置
されている。
回路が半導体チップ上に配置される場合の例について、
図１９を参照し説明する。図１９は、図１５に示すＴＦ
Ｔゲート駆動回路のレイアウトの一例を示す配置図であ
り、図１９ａは全体の配置図を、図１９ｂは図１９ａに
示す領域Ａ１を拡大した配置図をそれぞれ示す。図１９
ａに示すように、ゲート線駆動信号の出力チャンネルＯ
ＵＴ１〜ＯＵＴ５８および出力チャンネルＯＵＴ２０８
〜ＯＵＴ２６５が図１９ａにおけるチップの上側領域
に、出力チャンネルＯＵＴ５９〜ＯＵＴ２０７がチップ
の下側領域にそれぞれ番号順で一列に配列されており、
各出力チャンネルに対応する出力バッファ回路１１、出
力レベルシフト回路１０、デコード回路９および双方向
シフトレジスタ回路８の回路ブロックも、出力チャンネ
ルと同じ領域に隣接して配置されている。また上側領域
の中央部には入力レベルシフト回路６が配置され、その
左右に出力チャンネルＯＵＴ１〜ＯＵＴ５８および出力
チャンネルＯＵＴ２０８〜ＯＵＴ２６５がそれぞれ配置
されている。
【００１９】また図１９ｂの拡大配置図に示すように、
ｎ番目の出力チャンネルに対応する回路ブロックである
シフトレジスタ回路ＳＲｎ、デコード回路ＤＥｎ、出力
レベルシフト回路ＬＳｎおよび出力バッファ回路ＢＦｎ
は、上側領域において上述した順番でチップの下側から
上側方向に配置され、下側領域においては上述した順番
でチップの上側から下側方向に配置されている。すなわ
ち、上側領域と下側領域との境界線に対して上下対称と
なるように、各出力チャンネルの回路ブロックが配置さ
れている。
ｎ番目の出力チャンネルに対応する回路ブロックである
シフトレジスタ回路ＳＲｎ、デコード回路ＤＥｎ、出力
レベルシフト回路ＬＳｎおよび出力バッファ回路ＢＦｎ
は、上側領域において上述した順番でチップの下側から
上側方向に配置され、下側領域においては上述した順番
でチップの上側から下側方向に配置されている。すなわ
ち、上側領域と下側領域との境界線に対して上下対称と
なるように、各出力チャンネルの回路ブロックが配置さ
れている。
【００２０】また図１９ｂの点線で示すように、上側領
域中央部の入力レベルシフト回路６から、その右側に隣
接するシフトレジスタＳＲ１に入力されるシフトデータ
ＳＴＶ１は、シフトレジスタＳＲ２〜ＳＲ５８の順で右
方向にシフトされ、上側領域のシフトレジスタＳＲ５８
から下側領域のシフトレジスタＳＲ５９へシフトされた
後は、シフトレジスタＳＲ６０〜ＳＲ２０７の順で左方
向にシフトされる。さらに図１９ｂには示していない
が、シフトレジスタＳＲ２０７からシフトレジスタＳＲ
２０８へデータがシフトされた後は、シフトレジスタＳ
Ｒ２０９〜ＳＲ２６５の順で右方向にシフトされ、入力
レベルシフト回路６にシフトデータＳＴＶ２として出力
される。なお、上述したシフト方向は、シフト方向切り
換え信号Ｌ／Ｒに応じて上述と反対の方向に切り換え可
能である。このように、上側領域中央部の入力レベルシ
フト回路６から出力されるシフトデータは、上側領域か
ら下側領域を順にシフトされて再び上側領域の入力レベ
ルシフト回路６へ戻される。
域中央部の入力レベルシフト回路６から、その右側に隣
接するシフトレジスタＳＲ１に入力されるシフトデータ
ＳＴＶ１は、シフトレジスタＳＲ２〜ＳＲ５８の順で右
方向にシフトされ、上側領域のシフトレジスタＳＲ５８
から下側領域のシフトレジスタＳＲ５９へシフトされた
後は、シフトレジスタＳＲ６０〜ＳＲ２０７の順で左方
向にシフトされる。さらに図１９ｂには示していない
が、シフトレジスタＳＲ２０７からシフトレジスタＳＲ
２０８へデータがシフトされた後は、シフトレジスタＳ
Ｒ２０９〜ＳＲ２６５の順で右方向にシフトされ、入力
レベルシフト回路６にシフトデータＳＴＶ２として出力
される。なお、上述したシフト方向は、シフト方向切り
換え信号Ｌ／Ｒに応じて上述と反対の方向に切り換え可
能である。このように、上側領域中央部の入力レベルシ
フト回路６から出力されるシフトデータは、上側領域か
ら下側領域を順にシフトされて再び上側領域の入力レベ
ルシフト回路６へ戻される。
【００２１】
【発明が解決しようとする課題】ところで、上述したよ
うなゲート線駆動回路を含む液晶表示装置用の駆動ＩＣ
は、実装の高密度化によるピン数の増加や、画像の高画
質化による水平ライン数の増加に伴って、回路を構成す
るトランジスタの数が増大し、チップサイズがますます
大きくなる傾向にある。チップサイズが大きくなるとそ
れにより製造コストも増大するため、駆動ＩＣの低コス
ト化のためにチップサイズをできるだけ縮小することが
従来より求められている。
うなゲート線駆動回路を含む液晶表示装置用の駆動ＩＣ
は、実装の高密度化によるピン数の増加や、画像の高画
質化による水平ライン数の増加に伴って、回路を構成す
るトランジスタの数が増大し、チップサイズがますます
大きくなる傾向にある。チップサイズが大きくなるとそ
れにより製造コストも増大するため、駆動ＩＣの低コス
ト化のためにチップサイズをできるだけ縮小することが
従来より求められている。
【００２２】しかしながら、上述したＴＦＴ駆動回路の
出力電圧レベルは最大約４０Ｖと、３Ｖ程度のロジック
レベルに比べて高電圧であり、このような高電圧を扱う
出力レベルシフト回路や出力バッファ回路などの回路ブ
ロックには通常耐圧のトランジスタに比べて素子サイズ
が大きな高耐圧トランジスタが使用されるため、これら
の回路ブロックに多くの配置面積が必要となる問題があ
る。これらの回路ブロックの配置面積を縮小させるため
に、例えば高耐圧トランジスタの使用個数を減らした
り、高耐圧トランジスタの素子サイズを小さくする方法
などが考えられるが、これらを現状以上に低コストで実
現することは何れも困難である。また、シフトレジスタ
回路やデコード回路などの通常耐圧トランジスタによる
回路ブロックから、回路の改良等によって若干のトラン
ジスタを削減したとしても、高耐圧トランジスタの回路
ブロックが占める配置面積に比べてそれらのトランジス
タの占有面積は僅かであるため、チップサイズの縮小効
果が乏しいという問題がある。
出力電圧レベルは最大約４０Ｖと、３Ｖ程度のロジック
レベルに比べて高電圧であり、このような高電圧を扱う
出力レベルシフト回路や出力バッファ回路などの回路ブ
ロックには通常耐圧のトランジスタに比べて素子サイズ
が大きな高耐圧トランジスタが使用されるため、これら
の回路ブロックに多くの配置面積が必要となる問題があ
る。これらの回路ブロックの配置面積を縮小させるため
に、例えば高耐圧トランジスタの使用個数を減らした
り、高耐圧トランジスタの素子サイズを小さくする方法
などが考えられるが、これらを現状以上に低コストで実
現することは何れも困難である。また、シフトレジスタ
回路やデコード回路などの通常耐圧トランジスタによる
回路ブロックから、回路の改良等によって若干のトラン
ジスタを削減したとしても、高耐圧トランジスタの回路
ブロックが占める配置面積に比べてそれらのトランジス
タの占有面積は僅かであるため、チップサイズの縮小効
果が乏しいという問題がある。
【００２３】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、より効果的に回路規模を縮小させ
ることができる駆動回路を提供することにある。
であり、その目的は、より効果的に回路規模を縮小させ
ることができる駆動回路を提供することにある。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の駆動回路は、複数の出力ラインに駆動電圧
を順次に供給するための駆動回路であって、直列に接続
されたｍ（ｍは２以上の整数）個のビット回路を有し、
第１の状態においては入力駆動データを第１のビット回
路から第ｍのビット回路の向きにクロック信号に基づい
てシフトし、第２の状態においては入力駆動データを第
ｍのビット回路から第１のビット回路の向きにクロック
信号に基づいてシフトする第１のシフトレジスタと、上
記第１のシフトレジスタの各ビット回路にそれぞれ対応
し、上記第１の状態において上記ビット回路のデータに
基づいた駆動電圧を第１の出力ラインにそれぞれ供給す
るｍ個の出力部を有する第１の出力回路と、上記第１の
シフトレジスタの各ビット回路にそれぞれ対応し、上記
第２の状態において上記ビット回路のデータに基づいた
駆動電圧を第２の出力ラインにそれぞれ供給するｍ個の
出力部を有する第２の出力回路とを有する。
に、本発明の駆動回路は、複数の出力ラインに駆動電圧
を順次に供給するための駆動回路であって、直列に接続
されたｍ（ｍは２以上の整数）個のビット回路を有し、
第１の状態においては入力駆動データを第１のビット回
路から第ｍのビット回路の向きにクロック信号に基づい
てシフトし、第２の状態においては入力駆動データを第
ｍのビット回路から第１のビット回路の向きにクロック
信号に基づいてシフトする第１のシフトレジスタと、上
記第１のシフトレジスタの各ビット回路にそれぞれ対応
し、上記第１の状態において上記ビット回路のデータに
基づいた駆動電圧を第１の出力ラインにそれぞれ供給す
るｍ個の出力部を有する第１の出力回路と、上記第１の
シフトレジスタの各ビット回路にそれぞれ対応し、上記
第２の状態において上記ビット回路のデータに基づいた
駆動電圧を第２の出力ラインにそれぞれ供給するｍ個の
出力部を有する第２の出力回路とを有する。
【００２５】また、上記第１の出力回路の各出力部は上
記第２の状態において非選択駆動電圧である第１の駆動
電圧を上記第１の出力ラインにそれぞれ供給し、上記第
２の出力回路の各出力部は上記第１の状態において非選
択駆動電圧である第１の駆動電圧を上記第２の出力ライ
ンにそれぞれ供給する。
記第２の状態において非選択駆動電圧である第１の駆動
電圧を上記第１の出力ラインにそれぞれ供給し、上記第
２の出力回路の各出力部は上記第１の状態において非選
択駆動電圧である第１の駆動電圧を上記第２の出力ライ
ンにそれぞれ供給する。
【００２６】本発明の駆動回路は、直列に接続されたｎ
（ｎは２以上の整数）個のビット回路を有し、上記第１
のシフトレジスタの第ｍのビット回路から第１のビット
回路に供給されるデータをクロック信号に基づいてシフ
トして第ｎのビット回路から上記第１のシフトレジスタ
の第ｍのビット回路に供給する第２のシフトレジスタ
と、上記第２のシフトレジスタの各ビット回路にそれぞ
れ対応し、上記ビット回路のデータに基づいた駆動電圧
を第３の出力ラインにそれぞれ供給するｎ個の出力部を
有する第３の出力回路とを有する構成としてもよい。
（ｎは２以上の整数）個のビット回路を有し、上記第１
のシフトレジスタの第ｍのビット回路から第１のビット
回路に供給されるデータをクロック信号に基づいてシフ
トして第ｎのビット回路から上記第１のシフトレジスタ
の第ｍのビット回路に供給する第２のシフトレジスタ
と、上記第２のシフトレジスタの各ビット回路にそれぞ
れ対応し、上記ビット回路のデータに基づいた駆動電圧
を第３の出力ラインにそれぞれ供給するｎ個の出力部を
有する第３の出力回路とを有する構成としてもよい。
【００２７】また、本発明の駆動回路は、上記第１のシ
フトレジスタの各ビット回路にそれぞれ対応し、上記ビ
ット回路のデータに基づいて駆動電圧を選択するための
デコード信号を上記第１の出力回路の出力部又は上記第
２の出力回路の出力部にそれぞれ供給するｍ個のデコー
ダを有するデコード回路を有する構成としてもよい。更
には、上記第１又は第２の出力回路の各出力部が上記デ
コード信号に基づいた非選択駆動電圧である第１の駆動
電圧、選択駆動電圧である第２の駆動電圧又は非選択駆
動電圧である第３の駆動電圧の何れかの駆動電圧を第１
又は第２の出力ラインにそれぞれ供給する構成としても
よい。
フトレジスタの各ビット回路にそれぞれ対応し、上記ビ
ット回路のデータに基づいて駆動電圧を選択するための
デコード信号を上記第１の出力回路の出力部又は上記第
２の出力回路の出力部にそれぞれ供給するｍ個のデコー
ダを有するデコード回路を有する構成としてもよい。更
には、上記第１又は第２の出力回路の各出力部が上記デ
コード信号に基づいた非選択駆動電圧である第１の駆動
電圧、選択駆動電圧である第２の駆動電圧又は非選択駆
動電圧である第３の駆動電圧の何れかの駆動電圧を第１
又は第２の出力ラインにそれぞれ供給する構成としても
よい。
【００２８】
【発明の実施の形態】以下、本発明の第１〜第５の実施
形態について、図１〜図１３を参照して説明する。 ＜第１の実施形態＞図１は、本発明の第１の実施形態に
係るＴＦＴゲート駆動回路の構成例を示す概略的なブロ
ック図であり、２６５個のゲート線駆動用の出力チャン
ネルを備えている。図１において、符号２１〜符号２５
は双方向のシフトレジスタ回路を、符号２６は入力レベ
ルシフト回路を、符号ＤＥ５７〜符号ＤＥ２０９は各出
力チャンネルに対応するデコード回路を、符号ＳＷ１〜
符号ＳＷ２６５はスイッチ回路を、ＬＳ１〜ＬＳ２６５
は各出力チャンネルに対応するレベルシフト回路を、符
号ＢＦ１〜符号ＢＦ２６５は出力バッファ回路をそれぞ
れ示す。
形態について、図１〜図１３を参照して説明する。 ＜第１の実施形態＞図１は、本発明の第１の実施形態に
係るＴＦＴゲート駆動回路の構成例を示す概略的なブロ
ック図であり、２６５個のゲート線駆動用の出力チャン
ネルを備えている。図１において、符号２１〜符号２５
は双方向のシフトレジスタ回路を、符号２６は入力レベ
ルシフト回路を、符号ＤＥ５７〜符号ＤＥ２０９は各出
力チャンネルに対応するデコード回路を、符号ＳＷ１〜
符号ＳＷ２６５はスイッチ回路を、ＬＳ１〜ＬＳ２６５
は各出力チャンネルに対応するレベルシフト回路を、符
号ＢＦ１〜符号ＢＦ２６５は出力バッファ回路をそれぞ
れ示す。
【００２９】シフトレジスタ回路２１〜２５は、入力レ
ベルシフト回路２６から入力されるシフトデータＳＴＶ
１（またはＳＴＶ２）を、シフト方向選択信号ＳＥＬ＿
ＳＦＴに応じた方向へ、クロック信号ＣＰＶに同期して
順次ビットシフトさせる。また、各ビットに保持される
データを、対応するデコード回路ＤＥ５７〜デコード回
路ＤＥ２０９にそれぞれ出力する。
ベルシフト回路２６から入力されるシフトデータＳＴＶ
１（またはＳＴＶ２）を、シフト方向選択信号ＳＥＬ＿
ＳＦＴに応じた方向へ、クロック信号ＣＰＶに同期して
順次ビットシフトさせる。また、各ビットに保持される
データを、対応するデコード回路ＤＥ５７〜デコード回
路ＤＥ２０９にそれぞれ出力する。
【００３０】ただし、シフトレジスタ回路２１および２
４と、シフトレジスタ回路２２、２３および２５とは、
入力レベルシフト回路２６で生成される図示しないシフ
ト方向選択信号ＳＥＬ＿ＳＦＴの制御によって、ゲート
線を駆動するためのシフトデータ（以降、駆動データと
呼ぶ）のシフト機能が異なっている。すなわち、シフト
レジスタ回路２２、２３および２５において駆動データ
は単方向にしかシフトされないのに対し、シフトレジス
タ回路２１および２４では双方向に１往復シフトされ
る。シフトレジスタ回路２１および２４において往復さ
れる駆動データにより、往復で異なる出力チャンネルが
駆動される。
４と、シフトレジスタ回路２２、２３および２５とは、
入力レベルシフト回路２６で生成される図示しないシフ
ト方向選択信号ＳＥＬ＿ＳＦＴの制御によって、ゲート
線を駆動するためのシフトデータ（以降、駆動データと
呼ぶ）のシフト機能が異なっている。すなわち、シフト
レジスタ回路２２、２３および２５において駆動データ
は単方向にしかシフトされないのに対し、シフトレジス
タ回路２１および２４では双方向に１往復シフトされ
る。シフトレジスタ回路２１および２４において往復さ
れる駆動データにより、往復で異なる出力チャンネルが
駆動される。
【００３１】なお、入力レベルシフト回路２６に外部か
ら入力されるシフト切り換え信号Ｌ／Ｒと、入力レベル
シフト回路２６の内部で生成されるシフト方向選択信号
ＳＥＬ＿ＳＦＴとは異なる機能を有している。すなわ
ち、シフト切り換え信号Ｌ／Ｒは、出力チャンネルから
ゲート線駆動信号が出力される順番を逆転させるのに対
し、シフト方向選択信号ＳＥＬ＿ＳＦＴはこの順番を逆
転させず、シフトレジスタ回路２１〜２５のシフト方向
を反転させるだけである。このシフト方向選択信号ＳＥ
Ｌ＿ＳＦＴが、後述する図３に示すタイミングで制御さ
れることにより、ゲート線駆動信号が各出力チャンネル
からチャンネル番号の順に出力される。
ら入力されるシフト切り換え信号Ｌ／Ｒと、入力レベル
シフト回路２６の内部で生成されるシフト方向選択信号
ＳＥＬ＿ＳＦＴとは異なる機能を有している。すなわ
ち、シフト切り換え信号Ｌ／Ｒは、出力チャンネルから
ゲート線駆動信号が出力される順番を逆転させるのに対
し、シフト方向選択信号ＳＥＬ＿ＳＦＴはこの順番を逆
転させず、シフトレジスタ回路２１〜２５のシフト方向
を反転させるだけである。このシフト方向選択信号ＳＥ
Ｌ＿ＳＦＴが、後述する図３に示すタイミングで制御さ
れることにより、ゲート線駆動信号が各出力チャンネル
からチャンネル番号の順に出力される。
【００３２】デコード回路ＤＥ５７〜ＤＥ２０９は、シ
フトレジスタ回路２１〜２５の各ビットと前後のビット
とを合わせた３ビットのデータおよびシフト方向切り替
え信号Ｌ／Ｒをデコードして、３電圧レベルの何れか１
つの電圧レベルを選択するための２ビットのデータを生
成する。例えば図１７に示すように、通常状態において
電源電圧ＶＬの電圧レベルを、ゲート線の駆動開始から
１水平走査期間に電源電圧ＶＣＯＭの高電圧レベルを、
次の１水平走査期間に基準電圧ＶＥＥの低電圧レベルを
それぞれ出力バッファ回路に出力させる２ビットデータ
を生成する。換言すれば、デコード回路ＤＥ５７〜ＤＥ
２０９において、シフトレジスタ回路２１〜２５をビッ
トシフトされる駆動データのビット位置と各ビットとの
位置関係に応じて、出力電圧レベル選択用の２ビットデ
ータが生成される。これらの生成された２ビットデータ
は、各ビットに対応するスイッチ回路ＳＷ１〜ＳＷ５
６、スイッチ回路ＳＷ６１〜ＳＷ１１６、スイッチ回路
ＳＷ１５０〜ＳＷ２０５、スイッチ回路ＳＷ２１０〜Ｓ
Ｗ２６５、出力レベルシフト回路ＬＳ５７〜ＬＳ６０、
出力レベルシフト回路ＬＳ１１７〜ＬＳ１４９、および
出力レベルシフト回路ＬＳ２０６〜ＬＳ２０９へそれぞ
れ出力される。
フトレジスタ回路２１〜２５の各ビットと前後のビット
とを合わせた３ビットのデータおよびシフト方向切り替
え信号Ｌ／Ｒをデコードして、３電圧レベルの何れか１
つの電圧レベルを選択するための２ビットのデータを生
成する。例えば図１７に示すように、通常状態において
電源電圧ＶＬの電圧レベルを、ゲート線の駆動開始から
１水平走査期間に電源電圧ＶＣＯＭの高電圧レベルを、
次の１水平走査期間に基準電圧ＶＥＥの低電圧レベルを
それぞれ出力バッファ回路に出力させる２ビットデータ
を生成する。換言すれば、デコード回路ＤＥ５７〜ＤＥ
２０９において、シフトレジスタ回路２１〜２５をビッ
トシフトされる駆動データのビット位置と各ビットとの
位置関係に応じて、出力電圧レベル選択用の２ビットデ
ータが生成される。これらの生成された２ビットデータ
は、各ビットに対応するスイッチ回路ＳＷ１〜ＳＷ５
６、スイッチ回路ＳＷ６１〜ＳＷ１１６、スイッチ回路
ＳＷ１５０〜ＳＷ２０５、スイッチ回路ＳＷ２１０〜Ｓ
Ｗ２６５、出力レベルシフト回路ＬＳ５７〜ＬＳ６０、
出力レベルシフト回路ＬＳ１１７〜ＬＳ１４９、および
出力レベルシフト回路ＬＳ２０６〜ＬＳ２０９へそれぞ
れ出力される。
【００３３】スイッチ回路ＳＷ１〜ＳＷ２６５は、入力
レベルシフト回路２６において生成される図示しない上
側チャンネルブロック選択信号ＳＥＬ＿ＵＰまたは下側
チャンネルブロック選択信号ＳＥＬ＿ＬＯに応じて制御
されるスイッチである。スイッチ回路ＳＷ１〜ＳＷ５６
およびスイッチ回路ＳＷ２６５〜ＳＷ２１０は、上側チ
ャンネルブロック選択信号ＳＥＬ＿ＵＰが論理値’１’
の場合に有効となり、デコード回路ＤＥ１１６〜ＤＥ６
１およびデコード回路ＤＥ２６５〜ＤＥ２１０から出力
される上述の２ビットデータを、それぞれ出力レベルシ
フト回路ＬＳ１〜ＬＳ５６および出力レベルシフト回路
ＬＳ２６５〜ＬＳ２１０に出力する。また上側チャンネ
ルブロック選択信号ＳＥＬ＿ＵＰが論理値’０’の場合
にこれらのスイッチ回路は無効となり、ゲート線駆動信
号の電圧レベルを電源電圧ＶＬ（ＴＦＴをオフ状態に保
持する電圧レベル）に設定する２ビットデータを、上述
の出力レベルシフト回路へそれぞれ出力する。スイッチ
回路ＳＷ１１６〜ＳＷ６１およびスイッチ回路ＳＷ１５
０〜ＳＷ２０５は、下側チャンネルブロック選択信号Ｓ
ＥＬ＿ＬＯが論理値’１’の場合に有効となり、デコー
ド回路ＤＥ１１６〜ＤＥ６１およびデコード回路ＤＥ１
５０〜ＤＥ２０５から出力される上述の２ビットデータ
を、それぞれ出力レベルシフト回路ＬＳ１１６〜ＬＳ６
１および出力レベルシフト回路ＬＳ１５０〜ＬＳ２０５
に出力する。また下側チャンネルブロック選択信号ＳＥ
Ｌ＿ＬＯが論理値’０’の場合にこれらのスイッチ回路
は無効となり、ゲート線駆動信号の電圧レベルを電源電
圧ＶＬに設定する２ビットデータを、上述の出力レベル
シフト回路へそれぞれ出力する。
レベルシフト回路２６において生成される図示しない上
側チャンネルブロック選択信号ＳＥＬ＿ＵＰまたは下側
チャンネルブロック選択信号ＳＥＬ＿ＬＯに応じて制御
されるスイッチである。スイッチ回路ＳＷ１〜ＳＷ５６
およびスイッチ回路ＳＷ２６５〜ＳＷ２１０は、上側チ
ャンネルブロック選択信号ＳＥＬ＿ＵＰが論理値’１’
の場合に有効となり、デコード回路ＤＥ１１６〜ＤＥ６
１およびデコード回路ＤＥ２６５〜ＤＥ２１０から出力
される上述の２ビットデータを、それぞれ出力レベルシ
フト回路ＬＳ１〜ＬＳ５６および出力レベルシフト回路
ＬＳ２６５〜ＬＳ２１０に出力する。また上側チャンネ
ルブロック選択信号ＳＥＬ＿ＵＰが論理値’０’の場合
にこれらのスイッチ回路は無効となり、ゲート線駆動信
号の電圧レベルを電源電圧ＶＬ（ＴＦＴをオフ状態に保
持する電圧レベル）に設定する２ビットデータを、上述
の出力レベルシフト回路へそれぞれ出力する。スイッチ
回路ＳＷ１１６〜ＳＷ６１およびスイッチ回路ＳＷ１５
０〜ＳＷ２０５は、下側チャンネルブロック選択信号Ｓ
ＥＬ＿ＬＯが論理値’１’の場合に有効となり、デコー
ド回路ＤＥ１１６〜ＤＥ６１およびデコード回路ＤＥ１
５０〜ＤＥ２０５から出力される上述の２ビットデータ
を、それぞれ出力レベルシフト回路ＬＳ１１６〜ＬＳ６
１および出力レベルシフト回路ＬＳ１５０〜ＬＳ２０５
に出力する。また下側チャンネルブロック選択信号ＳＥ
Ｌ＿ＬＯが論理値’０’の場合にこれらのスイッチ回路
は無効となり、ゲート線駆動信号の電圧レベルを電源電
圧ＶＬに設定する２ビットデータを、上述の出力レベル
シフト回路へそれぞれ出力する。
【００３４】出力レベルシフト回路ＬＳ１〜ＬＳ２６５
は、デコード回路ＤＥ５７〜ＤＥ６０、デコード回路Ｄ
Ｅ１１７〜ＤＥ１４９、デコード回路ＤＥ２０６〜ＤＥ
２０９、スイッチ回路ＳＷ１〜ＳＷ５６、スイッチ回路
ＳＷ６１〜ＳＷ１１６、スイッチ回路ＳＷ１５０〜ＳＷ
２０５、およびスイッチ回路ＳＷ２１０〜ＳＷ２６５か
ら入力される２ビットデータの信号レベルを高電圧の信
号レベルにレベルシフトして、出力バッファ回路ＢＦ１
〜ＢＦ２６５にそれぞれ出力する。例えば、図１６に示
すように基準電圧ＶＥＥに対して３Ｖ程度の信号レベル
である上述のデコード回路・スイッチ回路からの出力信
号は、出力レベルシフト回路ＬＳ１〜ＬＳ２６５により
４０Ｖ程度の信号レベルにレベルシフトされて、出力バ
ッファ回路ＢＦ１〜ＢＦ２６５に出力される。
は、デコード回路ＤＥ５７〜ＤＥ６０、デコード回路Ｄ
Ｅ１１７〜ＤＥ１４９、デコード回路ＤＥ２０６〜ＤＥ
２０９、スイッチ回路ＳＷ１〜ＳＷ５６、スイッチ回路
ＳＷ６１〜ＳＷ１１６、スイッチ回路ＳＷ１５０〜ＳＷ
２０５、およびスイッチ回路ＳＷ２１０〜ＳＷ２６５か
ら入力される２ビットデータの信号レベルを高電圧の信
号レベルにレベルシフトして、出力バッファ回路ＢＦ１
〜ＢＦ２６５にそれぞれ出力する。例えば、図１６に示
すように基準電圧ＶＥＥに対して３Ｖ程度の信号レベル
である上述のデコード回路・スイッチ回路からの出力信
号は、出力レベルシフト回路ＬＳ１〜ＬＳ２６５により
４０Ｖ程度の信号レベルにレベルシフトされて、出力バ
ッファ回路ＢＦ１〜ＢＦ２６５に出力される。
【００３５】出力バッファ回路ＢＦ１〜ＢＦ２６５は、
出力レベルシフト回路ＬＳ１〜ＬＳ２６５からそれぞれ
入力されるレベルシフトされた電圧レベル選択用の２ビ
ットデータに応じて、所定の３つの電圧レベル（図１６
に示す電源電圧ＶＣＯＭ、電源電圧ＶＬおよび基準電圧
ＶＥＥ）から１つの電圧レベルを選択し、この選択した
電圧レベルの信号でゲート線を駆動する。
出力レベルシフト回路ＬＳ１〜ＬＳ２６５からそれぞれ
入力されるレベルシフトされた電圧レベル選択用の２ビ
ットデータに応じて、所定の３つの電圧レベル（図１６
に示す電源電圧ＶＣＯＭ、電源電圧ＶＬおよび基準電圧
ＶＥＥ）から１つの電圧レベルを選択し、この選択した
電圧レベルの信号でゲート線を駆動する。
【００３６】入力レベルシフト回路２６は、入出力信号
のロジックレベル（電源電圧ＶＤＤ−基準電圧ＶＳＳ
間）をゲート駆動回路の内部ロジックレベル（電源電圧
ＶＤＬ−基準電圧ＶＥＥ間）にレベルシフトさせる。す
なわち、クロック信号ＣＰＶ、シフトデータＳＴＶ１お
よびＳＴＶ２、シフト方向切り換え信号Ｌ／Ｒなどの入
出力信号のレベルをゲート駆動回路の内部ロジックレベ
ルに変換し、変換された入出力信号をシフトレジスタ回
路２１〜２５やデコード回路ＤＥ５７〜ＤＥ２０５に入
出力する。
のロジックレベル（電源電圧ＶＤＤ−基準電圧ＶＳＳ
間）をゲート駆動回路の内部ロジックレベル（電源電圧
ＶＤＬ−基準電圧ＶＥＥ間）にレベルシフトさせる。す
なわち、クロック信号ＣＰＶ、シフトデータＳＴＶ１お
よびＳＴＶ２、シフト方向切り換え信号Ｌ／Ｒなどの入
出力信号のレベルをゲート駆動回路の内部ロジックレベ
ルに変換し、変換された入出力信号をシフトレジスタ回
路２１〜２５やデコード回路ＤＥ５７〜ＤＥ２０５に入
出力する。
【００３７】また入力レベルシフト回路２６は、シフト
レジスタ回路２１〜２５におけるデータのシフト方向を
制御するシフト方向選択信号ＳＥＬ＿ＳＦＴを生成し、
シフトレジスタ回路２１および２４において駆動データ
が往復するように制御する。例えば、駆動データがシフ
トされる数をカウンタによって計数し、この計数値に応
じてシフト方向選択信号ＳＥＬ＿ＳＦＴを生成しても良
い。あるいは、シフト方向を変化させる所定のビット位
置に駆動データが到達することを検出することによっ
て、シフト方向選択信号ＳＥＬ＿ＳＦＴを生成しても良
い。
レジスタ回路２１〜２５におけるデータのシフト方向を
制御するシフト方向選択信号ＳＥＬ＿ＳＦＴを生成し、
シフトレジスタ回路２１および２４において駆動データ
が往復するように制御する。例えば、駆動データがシフ
トされる数をカウンタによって計数し、この計数値に応
じてシフト方向選択信号ＳＥＬ＿ＳＦＴを生成しても良
い。あるいは、シフト方向を変化させる所定のビット位
置に駆動データが到達することを検出することによっ
て、シフト方向選択信号ＳＥＬ＿ＳＦＴを生成しても良
い。
【００３８】また入力レベルシフト回路２６は、スイッ
チ回路ＳＷ１〜ＳＷ５６およびスイッチ回路ＳＷ２１０
〜ＳＷ２６５の有効または無効を設定する上側チャンネ
ルブロック選択信号ＳＥＬ＿ＵＰを、シフト方向選択信
号ＳＥＬ＿ＳＦＴに応じて生成する。すなわち、駆動デ
ータがシフトレジスタ回路２１からシフトレジスタ回路
２２の方向、およびシフトレジスタ回路２５からシフト
レジスタ回路２４の方向へシフトする場合に上側チャン
ネルブロック選択信号ＳＥＬ＿ＵＰを論理値’１’に設
定し、これらのスイッチ回路を有効にする。その他の場
合には上側チャンネルブロック選択信号ＳＥＬ＿ＵＰを
論理値’０’に設定し、これらのスイッチ回路を無効に
する。同様に入力レベルシフト回路２６は、スイッチ回
路ＳＷ６１〜ＳＷ１１６およびスイッチ回路ＳＷ１５０
〜ＳＷ２０５の有効または無効を設定する下側チャンネ
ルブロック選択信号ＳＥＬ＿ＬＯを、シフト方向選択信
号ＳＥＬ＿ＳＦＴに応じて生成する。すなわち、駆動デ
ータがシフトレジスタ回路２２からシフトレジスタ回路
２１の方向、およびシフトレジスタ回路２４からシフト
レジスタ回路２５の方向へシフトする場合に下側チャン
ネルブロック選択信号ＳＥＬ＿ＬＯを論理値’１’に設
定し、これらのスイッチ回路を有効にする。その他の場
合には下側チャンネルブロック選択信号ＳＥＬ＿ＬＯを
論理値’０’に設定し、これらのスイッチ回路を無効に
する。
チ回路ＳＷ１〜ＳＷ５６およびスイッチ回路ＳＷ２１０
〜ＳＷ２６５の有効または無効を設定する上側チャンネ
ルブロック選択信号ＳＥＬ＿ＵＰを、シフト方向選択信
号ＳＥＬ＿ＳＦＴに応じて生成する。すなわち、駆動デ
ータがシフトレジスタ回路２１からシフトレジスタ回路
２２の方向、およびシフトレジスタ回路２５からシフト
レジスタ回路２４の方向へシフトする場合に上側チャン
ネルブロック選択信号ＳＥＬ＿ＵＰを論理値’１’に設
定し、これらのスイッチ回路を有効にする。その他の場
合には上側チャンネルブロック選択信号ＳＥＬ＿ＵＰを
論理値’０’に設定し、これらのスイッチ回路を無効に
する。同様に入力レベルシフト回路２６は、スイッチ回
路ＳＷ６１〜ＳＷ１１６およびスイッチ回路ＳＷ１５０
〜ＳＷ２０５の有効または無効を設定する下側チャンネ
ルブロック選択信号ＳＥＬ＿ＬＯを、シフト方向選択信
号ＳＥＬ＿ＳＦＴに応じて生成する。すなわち、駆動デ
ータがシフトレジスタ回路２２からシフトレジスタ回路
２１の方向、およびシフトレジスタ回路２４からシフト
レジスタ回路２５の方向へシフトする場合に下側チャン
ネルブロック選択信号ＳＥＬ＿ＬＯを論理値’１’に設
定し、これらのスイッチ回路を有効にする。その他の場
合には下側チャンネルブロック選択信号ＳＥＬ＿ＬＯを
論理値’０’に設定し、これらのスイッチ回路を無効に
する。
【００３９】次に、上述した構成を有する図１のＴＦＴ
ゲート駆動回路の動作について図２および図３を参照し
て説明する。図２は、図１に示すＴＦＴゲート駆動回路
におけるシフトレジスタ回路の共用部分を説明するため
の概略的なブロック図であり、シフトレジスタＳＲ５７
〜ＳＲ１１８とこれに対応するデコード回路およびスイ
ッチ回路のみを示している。また図３は、図１に示すＴ
ＦＴゲート駆動回路の動作を説明するためのタイミング
図である。
ゲート駆動回路の動作について図２および図３を参照し
て説明する。図２は、図１に示すＴＦＴゲート駆動回路
におけるシフトレジスタ回路の共用部分を説明するため
の概略的なブロック図であり、シフトレジスタＳＲ５７
〜ＳＲ１１８とこれに対応するデコード回路およびスイ
ッチ回路のみを示している。また図３は、図１に示すＴ
ＦＴゲート駆動回路の動作を説明するためのタイミング
図である。
【００４０】入力レベルシフト回路２６に論理値’１’
のシフトデータＳＴＶ１（駆動データ）が入力される
と、クロック信号ＣＰＶ１の立ち上がりに同期して、図
２に示す共有部のシフトレジスタＳＲ１１６にラッチさ
れる。この時、シフト方向選択信号ＳＥＬ＿ＳＦＴは論
理値’１’であり、駆動データは図２の矢印で示される
ようにシフトレジスタＳＲ１１５からシフトレジスタＳ
Ｒ６１の方向へクロック信号ＣＰＶの立ち上がりに同期
して順次シフトされる。またこの時、上側チャンネルブ
ロック選択信号ＳＥＬ＿ＵＰは論理値’１’に設定され
るためスイッチ回路ＳＷ１〜ＳＷ５６は有効となり、デ
コード回路ＤＥ１１６〜ＤＥ６１からの２ビットデータ
はこれらのスイッチ回路を介して出力レベルシフト回路
ＬＳ１〜ＬＳ５６にそれぞれ出力される。したがって、
駆動データのシフトに伴い、出力チャンネルＯＵＴ１、
ＯＵＴ２、ＯＵＴ３の順番で高電圧（電源電圧ＶＣＯ
Ｍ）のゲート線駆動信号が順次出力される。なお、下側
チャンネルブロック選択信号ＳＥＬ＿ＬＯは論理値’
０’に設定されるためスイッチ回路ＳＷ６１〜ＳＷ１１
６は無効となり、出力チャンネルＯＵＴ６１〜ＯＵＴ１
１６の電圧レベルは駆動データのシフトに関わらず電源
電圧ＶＬに保持される。
のシフトデータＳＴＶ１（駆動データ）が入力される
と、クロック信号ＣＰＶ１の立ち上がりに同期して、図
２に示す共有部のシフトレジスタＳＲ１１６にラッチさ
れる。この時、シフト方向選択信号ＳＥＬ＿ＳＦＴは論
理値’１’であり、駆動データは図２の矢印で示される
ようにシフトレジスタＳＲ１１５からシフトレジスタＳ
Ｒ６１の方向へクロック信号ＣＰＶの立ち上がりに同期
して順次シフトされる。またこの時、上側チャンネルブ
ロック選択信号ＳＥＬ＿ＵＰは論理値’１’に設定され
るためスイッチ回路ＳＷ１〜ＳＷ５６は有効となり、デ
コード回路ＤＥ１１６〜ＤＥ６１からの２ビットデータ
はこれらのスイッチ回路を介して出力レベルシフト回路
ＬＳ１〜ＬＳ５６にそれぞれ出力される。したがって、
駆動データのシフトに伴い、出力チャンネルＯＵＴ１、
ＯＵＴ２、ＯＵＴ３の順番で高電圧（電源電圧ＶＣＯ
Ｍ）のゲート線駆動信号が順次出力される。なお、下側
チャンネルブロック選択信号ＳＥＬ＿ＬＯは論理値’
０’に設定されるためスイッチ回路ＳＷ６１〜ＳＷ１１
６は無効となり、出力チャンネルＯＵＴ６１〜ＯＵＴ１
１６の電圧レベルは駆動データのシフトに関わらず電源
電圧ＶＬに保持される。
【００４１】シフトレジスタＳＲ６１からシフトレジス
タＳＲ５７へシフトされた駆動データは、シフトレジス
タＳＲ５８からシフトレジスタＳＲ６０へ更にシフト動
作を続けて、再びシフトレジスタＳＲ６１に戻される。
クロック信号ＣＰＶが立ち上がり、シフトレジスタＳＲ
６０が論理値’１’の状態になると、入力レベルシフト
回路２６によりシフト方向選択信号ＳＥＬ＿ＳＦＴは論
理値’１’から論理値’０’に設定され、これに応じて
各シフトレジスタのシフト方向が反転される。これによ
り、シフトレジスタＳＲ６１に戻された駆動データはシ
フトレジスタＳＲ６１からシフトレジスタＳＲ１１６へ
上述と逆の方向に順次シフトされる。またこの時、下側
チャンネルブロック選択信号ＳＥＬ＿ＬＯによりスイッ
チ回路ＳＷ６１〜ＳＷ１１６が有効にされるため、デコ
ード回路ＤＥ６１〜ＤＥ１１６からの２ビットデータは
これらのスイッチ回路を介して出力レベルシフト回路Ｌ
Ｓ６１〜ＬＳ１１６にそれぞれ出力される。したがっ
て、駆動データのシフトに伴い、出力チャンネルＯＵＴ
６１、ＯＵＴ６２、ＯＵＴ６３の順番で高電圧（電圧電
圧ＶＣＯＭ）のゲート線駆動信号が順次出力される。な
お、上側チャンネルブロック選択信号ＳＥＬ＿ＵＰは論
理値’０’に設定されるためスイッチ回路ＳＷ１〜ＳＷ
５６は無効となり、出力チャンネルＯＵＴ１〜ＯＵＴ５
６から出力される電圧レベルは駆動データのシフトに関
わらず電源電圧ＶＬに保持される。
タＳＲ５７へシフトされた駆動データは、シフトレジス
タＳＲ５８からシフトレジスタＳＲ６０へ更にシフト動
作を続けて、再びシフトレジスタＳＲ６１に戻される。
クロック信号ＣＰＶが立ち上がり、シフトレジスタＳＲ
６０が論理値’１’の状態になると、入力レベルシフト
回路２６によりシフト方向選択信号ＳＥＬ＿ＳＦＴは論
理値’１’から論理値’０’に設定され、これに応じて
各シフトレジスタのシフト方向が反転される。これによ
り、シフトレジスタＳＲ６１に戻された駆動データはシ
フトレジスタＳＲ６１からシフトレジスタＳＲ１１６へ
上述と逆の方向に順次シフトされる。またこの時、下側
チャンネルブロック選択信号ＳＥＬ＿ＬＯによりスイッ
チ回路ＳＷ６１〜ＳＷ１１６が有効にされるため、デコ
ード回路ＤＥ６１〜ＤＥ１１６からの２ビットデータは
これらのスイッチ回路を介して出力レベルシフト回路Ｌ
Ｓ６１〜ＬＳ１１６にそれぞれ出力される。したがっ
て、駆動データのシフトに伴い、出力チャンネルＯＵＴ
６１、ＯＵＴ６２、ＯＵＴ６３の順番で高電圧（電圧電
圧ＶＣＯＭ）のゲート線駆動信号が順次出力される。な
お、上側チャンネルブロック選択信号ＳＥＬ＿ＵＰは論
理値’０’に設定されるためスイッチ回路ＳＷ１〜ＳＷ
５６は無効となり、出力チャンネルＯＵＴ１〜ＯＵＴ５
６から出力される電圧レベルは駆動データのシフトに関
わらず電源電圧ＶＬに保持される。
【００４２】シフトレジスタＳＲ６１からシフトレジス
タＳＲ１１６の方向へシフトされる駆動データは、さら
に図１のシフトレジスタ回路２１からシフトレジスタ回
路２３を経てシフトレジスタ回路２４に入力される。こ
の時、シフト方向選択信号ＳＥＬ＿ＳＦＴは論理値’
０’であり、シフトレジスタ回路２４からシフトレジス
タ回路２５の方向へ順次シフトされる。また、上側チャ
ンネルブロック選択信号ＳＥＬ＿ＵＰが論理値’０’、
下側チャンネルブロック選択信号ＳＥＬ＿ＬＯが論理
値’１’であるため、スイッチ回路ＳＷ１５０〜ＳＷ２
０５が有効、スイッチ回路ＳＷ２６５〜ＳＷ２１０が無
効となる。したがって、駆動データのシフトに伴ない出
力チャンネルＯＵＴ１５０、ＯＵＴ１５１、ＯＵＴ１５
２の順に高電圧のゲート線駆動信号が出力される。そし
て、シフトレジスタ回路２５の方向にシフトされる駆動
データがシフトレジスタ回路２５の末端のビットに到達
すると、シフト方向選択信号ＳＥＬ＿ＳＦＴ、上側チャ
ンネルブロック選択信号ＳＥＬ＿ＵＰおよび下側チャン
ネル選択信号ＳＥＬ＿ＬＯが何れも反転され、これに応
じて駆動データのシフト方向、スイッチ回路の有効・無
効が全て反転される。これにより、駆動データがシフト
レジスタ回路２５からシフトレジスタ回路２４の方向に
シフトするとともに、出力チャンネルＯＵＴ２１０、Ｏ
ＵＴ２１１、ＯＵＴ２１２の順で高電圧のゲート線駆動
信号が出力される。このように、駆動データのシフトに
伴って、出力チャンネルＯＵＴ１からＯＵＴ２６５ま
で、高電圧のゲート線駆動信号が順次出力される。
タＳＲ１１６の方向へシフトされる駆動データは、さら
に図１のシフトレジスタ回路２１からシフトレジスタ回
路２３を経てシフトレジスタ回路２４に入力される。こ
の時、シフト方向選択信号ＳＥＬ＿ＳＦＴは論理値’
０’であり、シフトレジスタ回路２４からシフトレジス
タ回路２５の方向へ順次シフトされる。また、上側チャ
ンネルブロック選択信号ＳＥＬ＿ＵＰが論理値’０’、
下側チャンネルブロック選択信号ＳＥＬ＿ＬＯが論理
値’１’であるため、スイッチ回路ＳＷ１５０〜ＳＷ２
０５が有効、スイッチ回路ＳＷ２６５〜ＳＷ２１０が無
効となる。したがって、駆動データのシフトに伴ない出
力チャンネルＯＵＴ１５０、ＯＵＴ１５１、ＯＵＴ１５
２の順に高電圧のゲート線駆動信号が出力される。そし
て、シフトレジスタ回路２５の方向にシフトされる駆動
データがシフトレジスタ回路２５の末端のビットに到達
すると、シフト方向選択信号ＳＥＬ＿ＳＦＴ、上側チャ
ンネルブロック選択信号ＳＥＬ＿ＵＰおよび下側チャン
ネル選択信号ＳＥＬ＿ＬＯが何れも反転され、これに応
じて駆動データのシフト方向、スイッチ回路の有効・無
効が全て反転される。これにより、駆動データがシフト
レジスタ回路２５からシフトレジスタ回路２４の方向に
シフトするとともに、出力チャンネルＯＵＴ２１０、Ｏ
ＵＴ２１１、ＯＵＴ２１２の順で高電圧のゲート線駆動
信号が出力される。このように、駆動データのシフトに
伴って、出力チャンネルＯＵＴ１からＯＵＴ２６５ま
で、高電圧のゲート線駆動信号が順次出力される。
【００４３】次に上述した図１に示すＴＦＴゲート駆動
回路が半導体チップ上に配置される場合の例について、
図４を参照して説明する。図４は、図１に示すＴＦＴゲ
ート駆動回路のレイアウトの一例を示す配置図であり、
図４ａは全体の配置図を、図４ｂは図４ａに示す領域Ａ
２を拡大した配置図をそれぞれ示す。図４ａに示すよう
に、ゲート線駆動信号の出力チャンネルＯＵＴ１〜ＯＵ
Ｔ５８および出力チャンネルＯＵＴ２０８〜ＯＵＴ２６
５に対応する回路ブロックが図４ａにおけるチップの上
側領域に、出力チャンネルＯＵＴ５９〜ＯＵＴ２０７に
対応する回路ブロックがチップの下側領域にそれぞれ番
号順で一列に配列されている。上側領域の中央部には入
力レベルシフト回路２６が配置され、その左右に出力チ
ャンネルＯＵＴ１〜ＯＵＴ５８および出力チャンネルＯ
ＵＴ２０８〜ＯＵＴ２６５の各回路ブロックがそれぞれ
配置されている。
回路が半導体チップ上に配置される場合の例について、
図４を参照して説明する。図４は、図１に示すＴＦＴゲ
ート駆動回路のレイアウトの一例を示す配置図であり、
図４ａは全体の配置図を、図４ｂは図４ａに示す領域Ａ
２を拡大した配置図をそれぞれ示す。図４ａに示すよう
に、ゲート線駆動信号の出力チャンネルＯＵＴ１〜ＯＵ
Ｔ５８および出力チャンネルＯＵＴ２０８〜ＯＵＴ２６
５に対応する回路ブロックが図４ａにおけるチップの上
側領域に、出力チャンネルＯＵＴ５９〜ＯＵＴ２０７に
対応する回路ブロックがチップの下側領域にそれぞれ番
号順で一列に配列されている。上側領域の中央部には入
力レベルシフト回路２６が配置され、その左右に出力チ
ャンネルＯＵＴ１〜ＯＵＴ５８および出力チャンネルＯ
ＵＴ２０８〜ＯＵＴ２６５の各回路ブロックがそれぞれ
配置されている。
【００４４】また図４ｂの拡大配置図に示すように、シ
フトレジスタＳＲ１１６〜ＳＲ６１およびデコード回路
ＤＥ１１６〜ＤＥ６１は、それぞれ上側領域の各出力チ
ャンネルＯＵＴ１〜ＯＵＴ５６と、下側領域の各出力チ
ャンネルＯＵＴ１１６〜ＯＵＴ６１により共用されてい
る。矢印で示すように、入力レベルシフト回路２６から
シフトレジスタＳＲ１１６へ入力される駆動データがシ
フトレジスタＳＲ１１５からシフトレジスタＳＲ６１の
順に右方向へシフトされる場合、上側領域のスイッチ回
路ＳＷ１〜ＳＷ５６が有効になり、上側領域の出力チャ
ンネルＯＵＴ１〜ＯＵＴ５６に高電圧のゲート線駆動信
号が順次出力される。シフトレジスタＳＲ５７からシフ
トレジスタＳＲ６０を経てチップ上でのシフト方向が反
転された駆動データが、シフトレジスタＳＲ６１からシ
フトレジスタＳＲ１１８の方向へ右側にシフトされる場
合には、下側領域のスイッチ回路ＳＷ６１〜ＳＷ１１６
が有効になり、下側領域の出力チャンネルＯＵＴ６１〜
ＯＵＴ１１６に高電圧のゲート線駆動信号が順次出力さ
れる。
フトレジスタＳＲ１１６〜ＳＲ６１およびデコード回路
ＤＥ１１６〜ＤＥ６１は、それぞれ上側領域の各出力チ
ャンネルＯＵＴ１〜ＯＵＴ５６と、下側領域の各出力チ
ャンネルＯＵＴ１１６〜ＯＵＴ６１により共用されてい
る。矢印で示すように、入力レベルシフト回路２６から
シフトレジスタＳＲ１１６へ入力される駆動データがシ
フトレジスタＳＲ１１５からシフトレジスタＳＲ６１の
順に右方向へシフトされる場合、上側領域のスイッチ回
路ＳＷ１〜ＳＷ５６が有効になり、上側領域の出力チャ
ンネルＯＵＴ１〜ＯＵＴ５６に高電圧のゲート線駆動信
号が順次出力される。シフトレジスタＳＲ５７からシフ
トレジスタＳＲ６０を経てチップ上でのシフト方向が反
転された駆動データが、シフトレジスタＳＲ６１からシ
フトレジスタＳＲ１１８の方向へ右側にシフトされる場
合には、下側領域のスイッチ回路ＳＷ６１〜ＳＷ１１６
が有効になり、下側領域の出力チャンネルＯＵＴ６１〜
ＯＵＴ１１６に高電圧のゲート線駆動信号が順次出力さ
れる。
【００４５】このように、図１に示す本実施形態のＴＦ
Ｔゲート駆動回路によれば、シフトレジスタ回路および
デコード回路の一部が複数の出力チャンネルによって共
用されているため、図１５に示す従来の３電圧レベル出
力型ＴＦＴゲート駆動回路と比べて回路数を大幅に縮小
できる。すなわち、図１５に示す従来のＴＦＴゲート駆
動回路においてそれぞれ２５６回路あるシフトレジスタ
回路およびデコード回路が、図１に示すＴＦＴゲート駆
動回路においてはそれぞれ１５３回路となり、回路数を
約４２％減少させることができる。これにより、チップ
面積を大幅に縮小させることができる。
Ｔゲート駆動回路によれば、シフトレジスタ回路および
デコード回路の一部が複数の出力チャンネルによって共
用されているため、図１５に示す従来の３電圧レベル出
力型ＴＦＴゲート駆動回路と比べて回路数を大幅に縮小
できる。すなわち、図１５に示す従来のＴＦＴゲート駆
動回路においてそれぞれ２５６回路あるシフトレジスタ
回路およびデコード回路が、図１に示すＴＦＴゲート駆
動回路においてはそれぞれ１５３回路となり、回路数を
約４２％減少させることができる。これにより、チップ
面積を大幅に縮小させることができる。
【００４６】＜第２の実施形態＞次に本発明の第２の実
施形態について、図５および図６を参照して説明する。
上述した図１に示すＴＦＴゲート駆動回路との違いは、
図１においてシフトレジスタ回路とデコード回路が共用
されているのに対し、図５に示すＴＦＴゲート駆動回路
ではシフトレジスタ回路のみが共有されることにある。
施形態について、図５および図６を参照して説明する。
上述した図１に示すＴＦＴゲート駆動回路との違いは、
図１においてシフトレジスタ回路とデコード回路が共用
されているのに対し、図５に示すＴＦＴゲート駆動回路
ではシフトレジスタ回路のみが共有されることにある。
【００４７】図５は、本発明の第２の実施形態に係るＴ
ＦＴゲート駆動回路の構成例を示す概略的なブロック図
である。図５と図１の同一符号は同一構成要素を示し、
その他、符号ＤＥ１〜符号ＤＥ５６および符号ＤＥ２１
０〜符号ＤＥ２６５はデコード回路を示す。図５のＴＦ
Ｔゲート駆動回路においては、図１において共用されて
いたデコード回路が各出力チャンネルに対して設けられ
るため、デコード回路ＤＥ１〜ＤＥ５６およびデコード
回路ＤＥ２１０〜ＤＥ２６５が図１のＴＦＴゲート駆動
回路に対して追加されている。
ＦＴゲート駆動回路の構成例を示す概略的なブロック図
である。図５と図１の同一符号は同一構成要素を示し、
その他、符号ＤＥ１〜符号ＤＥ５６および符号ＤＥ２１
０〜符号ＤＥ２６５はデコード回路を示す。図５のＴＦ
Ｔゲート駆動回路においては、図１において共用されて
いたデコード回路が各出力チャンネルに対して設けられ
るため、デコード回路ＤＥ１〜ＤＥ５６およびデコード
回路ＤＥ２１０〜ＤＥ２６５が図１のＴＦＴゲート駆動
回路に対して追加されている。
【００４８】図５に示すＴＦＴゲート駆動回路において
も、図１に示すＴＦＴゲート駆動回路と同様のシフト方
向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック選
択信号ＳＥＬ＿ＵＰおよび下側チャンネルブロック選択
信号ＳＥＬ＿ＬＯが生成される。このため、入力レベル
シフト回路２６から入力される駆動データは、図１と同
様の順序でシフトレジスタ回路２１〜シフトレジスタ回
路２５を順次シフトされる。また図１に示すＴＦＴゲー
ト駆動回路のシフトレジスタ回路２１および２４では、
シフトレジスタ回路から出力されるデータがデコード回
路、スイッチ回路の順序で出力レベルシフト回路に入力
されるのに対し、図５に示すＴＦＴゲート駆動回路で
は、スイッチ回路、デコード回路の順序で出力レベルシ
フト回路に入力される点が異なるだけなので、出力レベ
ルシフト回路に入力されるデータは図１および図５にお
いて等しい。したがって、図５に示すＴＦＴゲート駆動
回路においても、図１のＴＦＴゲート駆動回路と同様
に、各出力チャンネルから番号順でゲート線駆動信号が
出力される。
も、図１に示すＴＦＴゲート駆動回路と同様のシフト方
向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック選
択信号ＳＥＬ＿ＵＰおよび下側チャンネルブロック選択
信号ＳＥＬ＿ＬＯが生成される。このため、入力レベル
シフト回路２６から入力される駆動データは、図１と同
様の順序でシフトレジスタ回路２１〜シフトレジスタ回
路２５を順次シフトされる。また図１に示すＴＦＴゲー
ト駆動回路のシフトレジスタ回路２１および２４では、
シフトレジスタ回路から出力されるデータがデコード回
路、スイッチ回路の順序で出力レベルシフト回路に入力
されるのに対し、図５に示すＴＦＴゲート駆動回路で
は、スイッチ回路、デコード回路の順序で出力レベルシ
フト回路に入力される点が異なるだけなので、出力レベ
ルシフト回路に入力されるデータは図１および図５にお
いて等しい。したがって、図５に示すＴＦＴゲート駆動
回路においても、図１のＴＦＴゲート駆動回路と同様
に、各出力チャンネルから番号順でゲート線駆動信号が
出力される。
【００４９】図６は、図５に示すＴＦＴゲート駆動回路
のレイアウトの一例を示す配置図である。図６に示すよ
うに、図４ｂにおいて共用されていたデコード回路が上
側領域の回路ブロックと下側領域の回路ブロックに別々
に設けられている。したがって、チップ面積は図１に示
すＴＦＴゲート駆動回路に比べて縦方向に若干大きくな
る。
のレイアウトの一例を示す配置図である。図６に示すよ
うに、図４ｂにおいて共用されていたデコード回路が上
側領域の回路ブロックと下側領域の回路ブロックに別々
に設けられている。したがって、チップ面積は図１に示
すＴＦＴゲート駆動回路に比べて縦方向に若干大きくな
る。
【００５０】図５に示すＴＦＴゲート駆動回路によって
も、従来に比べてシフトレジスタ回路の数が少なくなる
ため回路規模が小さくなり、チップ面積の縮小化を図る
ことができる。
も、従来に比べてシフトレジスタ回路の数が少なくなる
ため回路規模が小さくなり、チップ面積の縮小化を図る
ことができる。
【００５１】＜第３の実施形態＞次に、本発明の第３の
実施形態について、図７および図８を参照して説明す
る。上述した図１に示すＴＦＴゲート駆動回路との違い
は、図１においてシフトレジスタ回路とデコード回路が
共用されているのに対し、図７に示すＴＦＴゲート駆動
回路ではこれに加えて出力レベルシフト回路も共有され
ることにある。
実施形態について、図７および図８を参照して説明す
る。上述した図１に示すＴＦＴゲート駆動回路との違い
は、図１においてシフトレジスタ回路とデコード回路が
共用されているのに対し、図７に示すＴＦＴゲート駆動
回路ではこれに加えて出力レベルシフト回路も共有され
ることにある。
【００５２】図７は、本発明の第３の実施形態に係るＴ
ＦＴゲート駆動回路の構成例を示す概略的なブロック図
であり、図７と図１の同一符号は同一構成要素を示して
いる。図７のＴＦＴゲート駆動回路においては、図１に
おいて別々に設けられていた出力レベルシフト回路ＬＳ
１〜ＬＳ５６および出力レベルシフト回路ＬＳ１１６〜
ＬＳ６１が出力レベルシフト回路ＬＳ１１６〜ＬＳ６１
に共有化され、出力レベルシフト回路ＬＳ１５０〜ＬＳ
２０５および出力レベルシフト回路ＬＳ２６５〜ＬＳ２
１０が出力レベルシフト回路ＬＳ１５０〜ＬＳ２０５に
共有化されている。
ＦＴゲート駆動回路の構成例を示す概略的なブロック図
であり、図７と図１の同一符号は同一構成要素を示して
いる。図７のＴＦＴゲート駆動回路においては、図１に
おいて別々に設けられていた出力レベルシフト回路ＬＳ
１〜ＬＳ５６および出力レベルシフト回路ＬＳ１１６〜
ＬＳ６１が出力レベルシフト回路ＬＳ１１６〜ＬＳ６１
に共有化され、出力レベルシフト回路ＬＳ１５０〜ＬＳ
２０５および出力レベルシフト回路ＬＳ２６５〜ＬＳ２
１０が出力レベルシフト回路ＬＳ１５０〜ＬＳ２０５に
共有化されている。
【００５３】図７に示すＴＦＴゲート駆動回路において
も、図１に示すＴＦＴゲート駆動回路と同様のシフト方
向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック選
択信号ＳＥＬ＿ＵＰおよび下側チャンネルブロック選択
信号ＳＥＬ＿ＬＯが生成される。このため、入力レベル
シフト回路２６から入力される駆動データは、図１と同
様の順序でシフトレジスタ回路２１〜シフトレジスタ回
路２５を順次シフトされる。また図１に示すＴＦＴゲー
ト駆動回路のシフトレジスタ回路２１および２４では、
シフトレジスタ回路から出力されるデータがデコード回
路、スイッチ回路、出力レベルシフト回路の順序で出力
バッファ回路に入力されるのに対し、図５に示すＴＦＴ
ゲート駆動回路では、デコード回路、出力レベルシフト
回路、スイッチ回路の順序で出力バッファ回路に入力さ
れる点が異なるだけなので、出力バッファ回路に入力さ
れるデータは図１および図７において等しい。したがっ
て、図７に示すＴＦＴゲート駆動回路においても、図１
のＴＦＴゲート駆動回路と同様に、各出力チャンネルか
ら番号順でゲート線駆動信号が出力される。
も、図１に示すＴＦＴゲート駆動回路と同様のシフト方
向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック選
択信号ＳＥＬ＿ＵＰおよび下側チャンネルブロック選択
信号ＳＥＬ＿ＬＯが生成される。このため、入力レベル
シフト回路２６から入力される駆動データは、図１と同
様の順序でシフトレジスタ回路２１〜シフトレジスタ回
路２５を順次シフトされる。また図１に示すＴＦＴゲー
ト駆動回路のシフトレジスタ回路２１および２４では、
シフトレジスタ回路から出力されるデータがデコード回
路、スイッチ回路、出力レベルシフト回路の順序で出力
バッファ回路に入力されるのに対し、図５に示すＴＦＴ
ゲート駆動回路では、デコード回路、出力レベルシフト
回路、スイッチ回路の順序で出力バッファ回路に入力さ
れる点が異なるだけなので、出力バッファ回路に入力さ
れるデータは図１および図７において等しい。したがっ
て、図７に示すＴＦＴゲート駆動回路においても、図１
のＴＦＴゲート駆動回路と同様に、各出力チャンネルか
ら番号順でゲート線駆動信号が出力される。
【００５４】図８は、図７に示すＴＦＴゲート駆動回路
のレイアウトの一例を示す配置図である。図８に示すよ
うに、図４ｂにおいて上側領域と下側領域の回路ブロッ
クに別々に設けられていた出力レベルシフト回路が、図
８においては共用化されている。これにより、図７に示
すＴＦＴゲート駆動回路においては、削減された出力レ
ベルシフト回路の面積分だけチップ面積が縮小される。
一方、図８に示すように出力レベルシフト回路と出力バ
ッファ回路との間に設けられるスイッチ回路は高電圧の
回路ブロックに含まれるため、図１に示すＴＦＴゲート
駆動回路のスイッチ回路に比べて素子サイズが大きくな
り、これによりチップ面積が増大する。したがって、出
力レベルシフト回路数の減少によるチップ面積の縮小分
が、スイッチ回路の高耐圧化によるチップ面積の増大分
を上回る場合、図７のＴＦＴゲート駆動回路は図１に比
べてチップ面積の縮小化に効果的である。
のレイアウトの一例を示す配置図である。図８に示すよ
うに、図４ｂにおいて上側領域と下側領域の回路ブロッ
クに別々に設けられていた出力レベルシフト回路が、図
８においては共用化されている。これにより、図７に示
すＴＦＴゲート駆動回路においては、削減された出力レ
ベルシフト回路の面積分だけチップ面積が縮小される。
一方、図８に示すように出力レベルシフト回路と出力バ
ッファ回路との間に設けられるスイッチ回路は高電圧の
回路ブロックに含まれるため、図１に示すＴＦＴゲート
駆動回路のスイッチ回路に比べて素子サイズが大きくな
り、これによりチップ面積が増大する。したがって、出
力レベルシフト回路数の減少によるチップ面積の縮小分
が、スイッチ回路の高耐圧化によるチップ面積の増大分
を上回る場合、図７のＴＦＴゲート駆動回路は図１に比
べてチップ面積の縮小化に効果的である。
【００５５】＜第４の実施形態＞以上、第１〜第３の実
施形態においては、３電圧レベル出力型のＴＦＴゲート
駆動回路を例として説明しているが、この例に限らず、
例えば２電圧レベル出力方のＴＦＴゲート駆動回路につ
いても、本発明を適用できる。図９は、従来の２電圧レ
ベル出力型のＴＦＴゲート駆動回路のレイアウトの一例
を示す配置図である。２電圧レベル出力型のＴＦＴゲー
ト駆動回路は、ゲート線駆動信号の電圧レベルとして高
電圧ＶＣＯＭと低電圧ＶＬの２電圧レベルだけを出力さ
せるため、デコード回路が不要になる。したがってその
配置は、図９に示すように、図１９に示す３電圧レベル
型ＴＦＴゲート駆動回路の配置からデコード回路が除か
れたものになっている。
施形態においては、３電圧レベル出力型のＴＦＴゲート
駆動回路を例として説明しているが、この例に限らず、
例えば２電圧レベル出力方のＴＦＴゲート駆動回路につ
いても、本発明を適用できる。図９は、従来の２電圧レ
ベル出力型のＴＦＴゲート駆動回路のレイアウトの一例
を示す配置図である。２電圧レベル出力型のＴＦＴゲー
ト駆動回路は、ゲート線駆動信号の電圧レベルとして高
電圧ＶＣＯＭと低電圧ＶＬの２電圧レベルだけを出力さ
せるため、デコード回路が不要になる。したがってその
配置は、図９に示すように、図１９に示す３電圧レベル
型ＴＦＴゲート駆動回路の配置からデコード回路が除か
れたものになっている。
【００５６】これに対して、図１０は本発明の第４の実
施形態に係るＴＦＴゲート駆動回路の構成例を示す概略
的なブロック図であり、図１と図１０の同一符号は同一
の構成要素を示している。図１と図１０を比較して分か
るように、図１０に示すＴＦＴゲート駆動回路は、図１
のＴＦＴゲート駆動回路におけるデコード回路が除去さ
れた構成となっている。したがって、図１７に示すよう
に高電圧ＶＣＯＭが１水平走査期間出力された後におけ
る基準電圧ＶＥＥの出力期間が無くなるため、ゲート線
駆動信号の電圧レベルは高電圧ＶＣＯＭの出力後に低電
圧ＶＬで一定となる。
施形態に係るＴＦＴゲート駆動回路の構成例を示す概略
的なブロック図であり、図１と図１０の同一符号は同一
の構成要素を示している。図１と図１０を比較して分か
るように、図１０に示すＴＦＴゲート駆動回路は、図１
のＴＦＴゲート駆動回路におけるデコード回路が除去さ
れた構成となっている。したがって、図１７に示すよう
に高電圧ＶＣＯＭが１水平走査期間出力された後におけ
る基準電圧ＶＥＥの出力期間が無くなるため、ゲート線
駆動信号の電圧レベルは高電圧ＶＣＯＭの出力後に低電
圧ＶＬで一定となる。
【００５７】図１０に示すＴＦＴゲート駆動回路におい
ても、図１に示すＴＦＴゲート駆動回路と同様のシフト
方向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック
選択信号ＳＥＬ＿ＵＰおよび下側チャンネルブロック選
択信号ＳＥＬ＿ＬＯが生成される。このため、入力レベ
ルシフト回路２６から入力される駆動データは、図１と
同様の順序でシフトレジスタ回路２１〜シフトレジスタ
回路２５を順次シフトされる。また図１に示すＴＦＴゲ
ート駆動回路のシフトレジスタ回路２１および２４で
は、シフトレジスタ回路の出力データからデコード回路
により生成される２ビットデータに応じて出力電圧レベ
ルの選択が行なわれるのに対し、図１０に示すＴＦＴゲ
ート駆動回路ではシフトレジスタ回路からの１ビットの
出力データに応じて出力電圧レベルの選択が行なわれる
点が異なるだけなので、図１０に示すＴＦＴゲート駆動
回路においても、図１のＴＦＴゲート駆動回路と同様
に、各出力チャンネルから番号順でゲート線駆動信号が
出力される。ただし、出力されるゲート線駆動信号の電
圧レベルは高電圧ＶＣＯＭと低電圧ＶＬの２電圧レベル
だけになる。
ても、図１に示すＴＦＴゲート駆動回路と同様のシフト
方向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック
選択信号ＳＥＬ＿ＵＰおよび下側チャンネルブロック選
択信号ＳＥＬ＿ＬＯが生成される。このため、入力レベ
ルシフト回路２６から入力される駆動データは、図１と
同様の順序でシフトレジスタ回路２１〜シフトレジスタ
回路２５を順次シフトされる。また図１に示すＴＦＴゲ
ート駆動回路のシフトレジスタ回路２１および２４で
は、シフトレジスタ回路の出力データからデコード回路
により生成される２ビットデータに応じて出力電圧レベ
ルの選択が行なわれるのに対し、図１０に示すＴＦＴゲ
ート駆動回路ではシフトレジスタ回路からの１ビットの
出力データに応じて出力電圧レベルの選択が行なわれる
点が異なるだけなので、図１０に示すＴＦＴゲート駆動
回路においても、図１のＴＦＴゲート駆動回路と同様
に、各出力チャンネルから番号順でゲート線駆動信号が
出力される。ただし、出力されるゲート線駆動信号の電
圧レベルは高電圧ＶＣＯＭと低電圧ＶＬの２電圧レベル
だけになる。
【００５８】図１１は、図１０に示すＴＦＴゲート駆動
回路のレイアウトの一例を示す配置図である。図９と図
１１の配置図を比較して分かるように、図１０に示す本
発明の２電圧レベル出力型ＴＦＴゲート駆動回路によれ
ば、上側領域と下側領域の異なる出力チャンネルに対応
する回路ブロックによってシフトレジスタ回路が共用さ
れるので、シフトレジスタ回路が上側領域と下側領域の
回路ブロックにおいて別々に設けられている図９の従来
のＴＦＴゲート駆動回路に比べてに比べてシフトレジス
タの回路数を減少させることができ、これによりチップ
面積の縮小化を図ることができる。
回路のレイアウトの一例を示す配置図である。図９と図
１１の配置図を比較して分かるように、図１０に示す本
発明の２電圧レベル出力型ＴＦＴゲート駆動回路によれ
ば、上側領域と下側領域の異なる出力チャンネルに対応
する回路ブロックによってシフトレジスタ回路が共用さ
れるので、シフトレジスタ回路が上側領域と下側領域の
回路ブロックにおいて別々に設けられている図９の従来
のＴＦＴゲート駆動回路に比べてに比べてシフトレジス
タの回路数を減少させることができ、これによりチップ
面積の縮小化を図ることができる。
【００５９】＜第５の実施形態＞次に、本発明の第５の
実施形態について、図１２および図１３を参照して説明
する。図１２に示すＴＦＴゲート駆動回路も、図１０と
同様に２電圧レベル出力型のＴＦＴゲート駆動回路であ
るが、図１０に示すＴＦＴゲート駆動回路においてはシ
フトレジスタ回路だけが共用化されるのに対して、図１
２に示すＴＦＴゲート駆動回路においてはシフトレジス
タ回路に加えて出力レベルシフト回路も共用化される点
が異なる。
実施形態について、図１２および図１３を参照して説明
する。図１２に示すＴＦＴゲート駆動回路も、図１０と
同様に２電圧レベル出力型のＴＦＴゲート駆動回路であ
るが、図１０に示すＴＦＴゲート駆動回路においてはシ
フトレジスタ回路だけが共用化されるのに対して、図１
２に示すＴＦＴゲート駆動回路においてはシフトレジス
タ回路に加えて出力レベルシフト回路も共用化される点
が異なる。
【００６０】図１２は、本発明の第５の実施形態に係る
ＴＦＴゲート駆動回路の構成例を示す概略的なブロック
図であり、図７と図１２の同一符号は同一の構成要素を
示す。図７と図１２を比較して分かるように、図１２に
示すＴＦＴゲート駆動回路は、図７のＴＦＴゲート駆動
回路におけるデコード回路が除去された構成となってい
るので、出力されるゲート線駆動信号の電圧レベルは高
電圧ＶＣＯＭと低電圧ＶＬの２電圧レベルだけになる。
ＴＦＴゲート駆動回路の構成例を示す概略的なブロック
図であり、図７と図１２の同一符号は同一の構成要素を
示す。図７と図１２を比較して分かるように、図１２に
示すＴＦＴゲート駆動回路は、図７のＴＦＴゲート駆動
回路におけるデコード回路が除去された構成となってい
るので、出力されるゲート線駆動信号の電圧レベルは高
電圧ＶＣＯＭと低電圧ＶＬの２電圧レベルだけになる。
【００６１】図１２に示すＴＦＴゲート駆動回路におい
ても、図７に示すＴＦＴゲート駆動回路と同様のシフト
方向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック
選択信号ＳＥＬ＿ＵＰおよび下側チャンネルブロック選
択信号ＳＥＬ＿ＬＯが生成されるため、入力レベルシフ
ト回路２６から入力される駆動データは、図７と同様の
順序でシフトレジスタ回路２１〜シフトレジスタ回路２
５を順次シフトされる。また図７に示すＴＦＴゲート駆
動回路のシフトレジスタ回路２１および２４では、シフ
トレジスタ回路の出力データからデコード回路により生
成される２ビットデータに応じて出力電圧レベルの選択
が行なわれるのに対し、図１２に示すＴＦＴゲート駆動
回路ではシフトレジスタ回路からの１ビットの出力デー
タに応じて出力電圧レベルの選択が行なわれる点が異な
るだけなので、図１２に示すＴＦＴゲート駆動回路にお
いても、図７のＴＦＴゲート駆動回路と同様に、各出力
チャンネルから番号順でゲート線駆動信号が出力され
る。
ても、図７に示すＴＦＴゲート駆動回路と同様のシフト
方向選択信号ＳＥＬ＿ＳＦＴ、上側チャンネルブロック
選択信号ＳＥＬ＿ＵＰおよび下側チャンネルブロック選
択信号ＳＥＬ＿ＬＯが生成されるため、入力レベルシフ
ト回路２６から入力される駆動データは、図７と同様の
順序でシフトレジスタ回路２１〜シフトレジスタ回路２
５を順次シフトされる。また図７に示すＴＦＴゲート駆
動回路のシフトレジスタ回路２１および２４では、シフ
トレジスタ回路の出力データからデコード回路により生
成される２ビットデータに応じて出力電圧レベルの選択
が行なわれるのに対し、図１２に示すＴＦＴゲート駆動
回路ではシフトレジスタ回路からの１ビットの出力デー
タに応じて出力電圧レベルの選択が行なわれる点が異な
るだけなので、図１２に示すＴＦＴゲート駆動回路にお
いても、図７のＴＦＴゲート駆動回路と同様に、各出力
チャンネルから番号順でゲート線駆動信号が出力され
る。
【００６２】図１３は、図１２に示すＴＦＴゲート駆動
回路のレイアウトの一例を示す配置図である。図９と図
１３の配置図を比較して分かるように、図１０に示す本
発明の２電圧レベル出力型ＴＦＴゲート駆動回路によれ
ば、上側領域と下側領域の異なる出力チャンネルに対応
する回路ブロックによってシフトレジスタ回路および出
力レベルシフト回路が共用されるので、図９の従来のＴ
ＦＴゲート駆動回路に比べてに比べてシフトレジスタの
回路数を減少させることができ、これによりチップ面積
の縮小化を図ることができる。
回路のレイアウトの一例を示す配置図である。図９と図
１３の配置図を比較して分かるように、図１０に示す本
発明の２電圧レベル出力型ＴＦＴゲート駆動回路によれ
ば、上側領域と下側領域の異なる出力チャンネルに対応
する回路ブロックによってシフトレジスタ回路および出
力レベルシフト回路が共用されるので、図９の従来のＴ
ＦＴゲート駆動回路に比べてに比べてシフトレジスタの
回路数を減少させることができ、これによりチップ面積
の縮小化を図ることができる。
【００６３】以上説明したように、本発明の実施形態に
係るＴＦＴゲート駆動回路によれば、複数のゲート線を
順次駆動するＴＦＴゲート駆動回路において、入力され
る駆動データが、シフトレジスタ回路２１〜２５の先頭
ビットから末尾ビットへ順次ビットシフトされるととも
に、この先頭ビットからの駆動データのシフト数に応じ
て、シフトレジスタ回路に含まれる双方向のシフトレジ
スタ回路２１および２４のシフト方向が反転される。こ
のシフトレジスタ回路２１および２４の各ビットに対応
する２つの所定の出力チャンネルから、上記シフト数に
応じて１つの出力チャンネルがスイッチ回路により選択
され、選択された出力チャンネルからは、対応するビッ
トと駆動データのビット位置との位置関係に応じた電圧
レベルのゲート線駆動信号が出力バッファ回路により出
力される。すなわち、対応するビットに駆動データがシ
フトされた場合、このビットに対応する選択された出力
チャンネルからは高電圧ＶＣＯＭのゲート線駆動信号が
出力される。選択されない他方の出力チャンネルから
は、基準電圧ＶＬのゲート線駆動信号が出力される。ま
た、シフトレジスタ回路２２、２３および２５の各ビッ
トに対応する出力チャンネルからは、対応するビットと
上記駆動データのビット位置との位置関係に応じた電圧
レベルのゲート線駆動信号が出力される。したがって、
従来と同様にゲート線を所定の電圧レベルで順次駆動す
る機能を有しながら、比較的簡単な方法によってシフト
レジスタ回路や他の回路（デコード回路、出力レベルシ
フト回路）を複数の出力チャンネルで共有することがで
きるので、回路数を従来に比べて大幅に削減できる。こ
れにより、チップサイズを大幅に縮小させることがで
き、製造コストの低減やチップサイズの小型化を図るこ
とができる。
係るＴＦＴゲート駆動回路によれば、複数のゲート線を
順次駆動するＴＦＴゲート駆動回路において、入力され
る駆動データが、シフトレジスタ回路２１〜２５の先頭
ビットから末尾ビットへ順次ビットシフトされるととも
に、この先頭ビットからの駆動データのシフト数に応じ
て、シフトレジスタ回路に含まれる双方向のシフトレジ
スタ回路２１および２４のシフト方向が反転される。こ
のシフトレジスタ回路２１および２４の各ビットに対応
する２つの所定の出力チャンネルから、上記シフト数に
応じて１つの出力チャンネルがスイッチ回路により選択
され、選択された出力チャンネルからは、対応するビッ
トと駆動データのビット位置との位置関係に応じた電圧
レベルのゲート線駆動信号が出力バッファ回路により出
力される。すなわち、対応するビットに駆動データがシ
フトされた場合、このビットに対応する選択された出力
チャンネルからは高電圧ＶＣＯＭのゲート線駆動信号が
出力される。選択されない他方の出力チャンネルから
は、基準電圧ＶＬのゲート線駆動信号が出力される。ま
た、シフトレジスタ回路２２、２３および２５の各ビッ
トに対応する出力チャンネルからは、対応するビットと
上記駆動データのビット位置との位置関係に応じた電圧
レベルのゲート線駆動信号が出力される。したがって、
従来と同様にゲート線を所定の電圧レベルで順次駆動す
る機能を有しながら、比較的簡単な方法によってシフト
レジスタ回路や他の回路（デコード回路、出力レベルシ
フト回路）を複数の出力チャンネルで共有することがで
きるので、回路数を従来に比べて大幅に削減できる。こ
れにより、チップサイズを大幅に縮小させることがで
き、製造コストの低減やチップサイズの小型化を図るこ
とができる。
【００６４】なお、本発明は上述した実施形態に限定さ
れない。例えば、上述した実施形態においてはＴＦＴゲ
ート駆動回路を例にして説明しているが、本発明はこれ
に限定されず、複数の出力ラインをシフトレジスタを使
って順次駆動する方式を用いた、他のあらゆる駆動回路
にも適用可能である。
れない。例えば、上述した実施形態においてはＴＦＴゲ
ート駆動回路を例にして説明しているが、本発明はこれ
に限定されず、複数の出力ラインをシフトレジスタを使
って順次駆動する方式を用いた、他のあらゆる駆動回路
にも適用可能である。
【００６５】また、駆動データとしてシフトレジスタ回
路をシフトされるデータは、図３に示すような１ビット
のデータとは限らず、複数ビットのデータでも良い。
路をシフトされるデータは、図３に示すような１ビット
のデータとは限らず、複数ビットのデータでも良い。
【００６６】また、上述した実施形態において、駆動デ
ータは共用されるシフトレジスタ回路２１および２４を
それぞれ１往復しているが、本発明はこれに限定され
ず、所定の双方向レジスタにおいて任意の回数で駆動デ
ータを行き来させることもできる。この場合、スイッチ
回路において選択される出力チャンネルの数も適切な任
意の数に設定可能である。
ータは共用されるシフトレジスタ回路２１および２４を
それぞれ１往復しているが、本発明はこれに限定され
ず、所定の双方向レジスタにおいて任意の回数で駆動デ
ータを行き来させることもできる。この場合、スイッチ
回路において選択される出力チャンネルの数も適切な任
意の数に設定可能である。
【００６７】また、上述した実施形態の説明において具
体例として示した出力チャンネル数や、出力電圧のレベ
ル数、各レイアウト、シフトレジスタ回路やスイッチ回
路の制御方法などは何れも実施形態を説明するための一
例に過ぎず、本発明はこれらに限定されるものではな
い。
体例として示した出力チャンネル数や、出力電圧のレベ
ル数、各レイアウト、シフトレジスタ回路やスイッチ回
路の制御方法などは何れも実施形態を説明するための一
例に過ぎず、本発明はこれらに限定されるものではな
い。
【００６８】
【発明の効果】本発明によれば、駆動回路の回路規模を
従来より効果的に縮小させることができ、チップ面積を
効果的に縮小させることができる。
従来より効果的に縮小させることができ、チップ面積を
効果的に縮小させることができる。
【図１】本発明の第１の実施形態に係るＴＦＴゲート駆
動回路の構成例を示す概略的なブロック図である。
動回路の構成例を示す概略的なブロック図である。
【図２】図１に示すＴＦＴゲート駆動回路におけるシフ
トレジスタ回路の共用部分を説明するための概略的なブ
ロック図である。
トレジスタ回路の共用部分を説明するための概略的なブ
ロック図である。
【図３】図１に示すＴＦＴゲート駆動回路の動作を説明
するためのタイミング図である。
するためのタイミング図である。
【図４】図１に示すＴＦＴゲート駆動回路のレイアウト
の一例を示す配置図である。
の一例を示す配置図である。
【図５】本発明の第２の実施形態に係るＴＦＴゲート駆
動回路の構成例を示す概略的なブロック図である。
動回路の構成例を示す概略的なブロック図である。
【図６】図５に示すＴＦＴゲート駆動回路のレイアウト
の一例を示す配置図である。
の一例を示す配置図である。
【図７】本発明の第３の実施形態に係るＴＦＴゲート駆
動回路の構成例を示す概略的なブロック図である。
動回路の構成例を示す概略的なブロック図である。
【図８】図７に示すＴＦＴゲート駆動回路のレイアウト
の一例を示す配置図である。
の一例を示す配置図である。
【図９】従来の２電圧レベル出力型のＴＦＴゲート駆動
回路のレイアウトの一例を示す配置図である。
回路のレイアウトの一例を示す配置図である。
【図１０】本発明の第４の実施形態に係るＴＦＴゲート
駆動回路の構成例を示す概略的なブロック図である。
駆動回路の構成例を示す概略的なブロック図である。
【図１１】図１０に示すＴＦＴゲート駆動回路のレイア
ウトの一例を示す配置図である。
ウトの一例を示す配置図である。
【図１２】本発明の第５の実施形態に係るＴＦＴゲート
駆動回路の構成例を示す概略的なブロック図である。
駆動回路の構成例を示す概略的なブロック図である。
【図１３】図１２に示すＴＦＴゲート駆動回路のレイア
ウトの一例を示す配置図である。
ウトの一例を示す配置図である。
【図１４】一般的なＴＦＴ型液晶装置の表示部の概略的
なブロック図である。
なブロック図である。
【図１５】従来の３電圧レベル出力型のＴＦＴゲート駆
動回路の一例を説明するための概略的なブロック図であ
る。
動回路の一例を説明するための概略的なブロック図であ
る。
【図１６】入出力信号の電圧レベルとゲート線駆動信号
の電圧レベルの関係を示す図である。
の電圧レベルの関係を示す図である。
【図１７】図１５に示すＴＦＴゲート駆動回路による３
電圧レベルのゲート線駆動信号の波形を示す図である。
電圧レベルのゲート線駆動信号の波形を示す図である。
【図１８】図１５に示すＴＦＴゲート駆動回路における
シフトデータとゲート線駆動信号のタイミングを示す図
である。
シフトデータとゲート線駆動信号のタイミングを示す図
である。
【図１９】図１５に示すＴＦＴゲート駆動回路のレイア
ウトの一例を示す配置図である。
ウトの一例を示す配置図である。
１…ＴＦＴ、２…液晶、３…ゲート駆動回路、４…デー
タ駆動回路、５…タイミング制御回路、６…入力レベル
シフト回路、８…シフトレジスタ回路、９…デコード回
路、１０…出力レベルシフト回路、１１…出力バッファ
回路、２１〜２５…シフトレジスタ回路、ＢＦ１〜ＢＦ
２６５…出力バッファ回路、ＬＳ１〜ＬＳ２６５…出力
レベルシフト回路、ＳＷ１〜ＳＷ２６５…スイッチ回
路、ＤＥ１〜ＤＥ２６５…デコード回路、ＳＲ５７〜Ｓ
Ｒ２６５…シフトレジスタ回路。
タ駆動回路、５…タイミング制御回路、６…入力レベル
シフト回路、８…シフトレジスタ回路、９…デコード回
路、１０…出力レベルシフト回路、１１…出力バッファ
回路、２１〜２５…シフトレジスタ回路、ＢＦ１〜ＢＦ
２６５…出力バッファ回路、ＬＳ１〜ＬＳ２６５…出力
レベルシフト回路、ＳＷ１〜ＳＷ２６５…スイッチ回
路、ＤＥ１〜ＤＥ２６５…デコード回路、ＳＲ５７〜Ｓ
Ｒ２６５…シフトレジスタ回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NC09 NC22 ND50 5C006 BB16 BC03 BC06 BF03 BF49 EB05 FA41 5C080 AA10 BB05 DD22 DD30 JJ02 JJ04
Claims (5)
- 【請求項１】 複数の出力ラインに駆動電圧を順次に供
給するための駆動回路であって、 直列に接続されたｍ（ｍは２以上の整数）個のビット回
路を有し、第１の状態においては入力駆動データを第１
のビット回路から第ｍのビット回路の向きにクロック信
号に基づいてシフトし、第２の状態においては入力駆動
データを第ｍのビット回路から第１のビット回路の向き
にクロック信号に基づいてシフトする第１のシフトレジ
スタと、 上記第１のシフトレジスタの各ビット回路にそれぞれ対
応し、上記第１の状態において上記ビット回路のデータ
に基づいた駆動電圧を第１の出力ラインにそれぞれ供給
するｍ個の出力部を有する第１の出力回路と、 上記第１のシフトレジスタの各ビット回路にそれぞれ対
応し、上記第２の状態において上記ビット回路のデータ
に基づいた駆動電圧を第２の出力ラインにそれぞれ供給
するｍ個の出力部を有する第２の出力回路と、 を有する駆動回路。 - 【請求項２】 上記第１の出力回路の各出力部は上記第
２の状態において非選択駆動電圧である第１の駆動電圧
を上記第１の出力ラインにそれぞれ供給し、上記第２の
出力回路の各出力部は上記第１の状態において非選択駆
動電圧である第１の駆動電圧を上記第２の出力ラインに
それぞれ供給する請求項１に記載の駆動回路。 - 【請求項３】 直列に接続されたｎ（ｎは２以上の整
数）個のビット回路を有し、上記第１のシフトレジスタ
の第ｍのビット回路から第１のビット回路に供給される
データをクロック信号に基づいてシフトして第ｎのビッ
ト回路から上記第１のシフトレジスタの第ｍのビット回
路に供給する第２のシフトレジスタと、 上記第２のシフトレジスタの各ビット回路にそれぞれ対
応し、上記ビット回路のデータに基づいた駆動電圧を第
３の出力ラインにそれぞれ供給するｎ個の出力部を有す
る第３の出力回路と、 を有する請求項２に記載の駆動回路。 - 【請求項４】 上記第１のシフトレジスタの各ビット回
路にそれぞれ対応し、上記ビット回路のデータに基づい
て駆動電圧を選択するためのデコード信号を上記第１の
出力回路の出力部又は上記第２の出力回路の出力部にそ
れぞれ供給するｍ個のデコーダを有するデコード回路を
有する請求項２に記載の駆動回路。 - 【請求項５】 上記第１又は第２の出力回路の各出力部
が上記デコード信号に基づいた非選択駆動電圧である第
１の駆動電圧、選択駆動電圧である第２の駆動電圧又は
非選択駆動電圧である第３の駆動電圧の何れかの駆動電
圧を第１又は第２の出力ラインにそれぞれ供給する請求
項４に記載の駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001073161A JP4747426B2 (ja) | 2001-03-14 | 2001-03-14 | 駆動回路 |
| US10/097,784 US6791526B2 (en) | 2001-03-14 | 2002-03-13 | Drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001073161A JP4747426B2 (ja) | 2001-03-14 | 2001-03-14 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002278494A true JP2002278494A (ja) | 2002-09-27 |
| JP4747426B2 JP4747426B2 (ja) | 2011-08-17 |
Family
ID=18930631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001073161A Expired - Fee Related JP4747426B2 (ja) | 2001-03-14 | 2001-03-14 | 駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
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