TWI480654B - 液晶顯示面板 - Google Patents

Description

液晶顯示面板

本發明係關於一種液晶顯示面板，尤指一種具有雙邊共用式移位暫存器的液晶顯示面板。

第1圖為先前技術液晶顯示面板100的示意圖。液晶顯示面板100包含畫素陣列102、移位暫存器104及邊框106。隨著高解析度液晶顯示面板的市場需求不斷提升，畫素陣列102的畫素數目及畫素列數越來越多而每個畫素越來越小，使得用以驅動畫素的移位暫存器104可以佈局的高度H受到限制，而必須加大移位暫存器104的寬度W以佈局移位暫存器104內的元件及走線。但隨著邊框106的長度L要求越來越窄，寬度W可以加大的範圍有限，可能無法將移位暫存器104的元件及走線完整的佈局到有限的寬度W乘上高度H的面積內。

本發明的實施例揭露一種液晶顯示面板。該液晶顯示面板包含畫素陣列、第一移位暫存器、M個第一輸出單元、第二移位暫存器及N個第二輸出單元。該第一移位暫存器設置於該畫素陣列的第一側，用以輸出第一時脈訊號。該M個第一輸出單元耦接於該第一移位暫存器且相鄰該第一移位暫存器，用以根據該第一時脈訊號對該 畫素陣列的M列畫素提供M個閘極訊號。該第二移位暫存器設置於該畫素陣列的第二側，用以輸出第二時脈訊號。該N個第二輸出單元耦接於該第二移位暫存器且相鄰該第二移位暫存器，用以根據該第二時脈訊號對該畫素陣列的N列畫素提供N個閘極訊號。該第一側與該第二側相異，且M與N為正整數。

本發明實施例的每一移位暫存器可用以驅動多列畫素，且移位暫存器交互放置在畫素陣列的相異兩側。如此可大幅縮小佈局移位暫存器的所需要的面積，將移位暫存器的元件及走線完整的佈局到較窄且有限的邊框內。

請參考第2圖。第2圖為本發明一種實施例說明液晶顯示面板200的示意圖。液晶顯示面板200包含畫素陣列202、第一移位暫存器204、第一輸出單元206、第二移位暫存器214及第二輸出單元216。第一移位暫存器204設置於畫素陣列202的左側，第二移位暫存器214設置於畫素陣列202的右側。第2圖中顯示4列第一輸出單元206耦接於第一移位暫存器204及畫素陣列202之間，第一輸出單元206相鄰第一移位暫存器204，及4列第二輸出單元216耦接於第二移位暫存器214及畫素陣列202之間，第二輸出單元216相鄰第二移位暫存器214，即多個輸出單元可共用同一個移位暫存器，且4列第一輸出單元206位於相對4列第二輸出單元216的上方。實際上可根據畫素陣列202的列數按照第2圖的排列方式循序 增加移位暫存器及輸出單元。本發明的實施例不限於以4列第一輸出單元206耦接於第一移位暫存器204，亦可是M個第一輸出單元206耦接於第一移位暫存器204，M為正整數。亦可是N個第二輸出單元216耦接於第二移位暫存器214，N為正整數。每一第一輸出單元206包含第一邏輯閘208及第一緩衝器210。每一第二輸出單元216包含第二邏輯閘218及第二緩衝器220。

第3圖為本發明一種實施例說明第一移位暫存器204及第一輸出單元206的示意圖。第3圖的4個第一輸出單元206包含相同的電路架構。第一移位暫存器204包含第一電晶體T1至第十六電晶體T16。每一第一邏輯閘208包含第十七電晶體T17及第十八電晶體T18。每一第一緩衝器210包含第十九電晶體T19及第二十電晶體T20。

第一電晶體T1具有控制端用以接收向上傳遞訊號D2U，第一端用以接收向上傳遞起始訊號D2U_STV，及第二端。第二電晶體T2具有控制端用以接收向下傳遞訊號U2D，第一端耦接於第一電晶體T1的第一端，及第二端耦接於第一電晶體T2的第二端。第三電晶體T3具有控制端耦接於第二電晶體T2的控制端，第一端用以接收向下傳遞起始訊號U2D_STV，及第二端耦接於第二電晶體T2的第二端。第四電晶體T4具有控制端耦接於第一電晶體T1的控制端，第一端耦接於第三電晶體T3的第一端，第二端耦接於第三電晶體T3的第二端。第五電晶體T5具有控制端耦接於第一電晶體 T1的第二端，第一端耦接於第五電晶體T5的控制端，及第二端。第六電晶體T6具有控制端耦接於第五電晶體T5的控制端，第一端耦接第五電晶體T5的第二端，及第二端。第七電晶體T7具有控制端耦接於第六電晶體T6的第二端，第一端用以接收第一時脈訊號CK，及第二端。第八電晶體T8具有控制端耦接於第七電晶體T7的控制端，第一端耦接於第七電晶體T7的第二端，及第二端耦接於第八電晶體T8的第一端。第九電晶體T9具有控制端耦接於第八電晶體T8的第二端，第一端耦接於第六電晶體T6的第一端，及第二端耦接於第九電晶體T9的控制端。第十電晶體T10具有控制端耦接於第九電晶體T9的控制端，第一端用以接收高電位VGH，及第二端用以輸出第一時脈訊號CK的電位。第十一電晶體T11具有控制端耦接於第十電晶體T10的控制端，第一端耦接於第十電晶體T10的第二端，及第二端用以接收低電位VGL。第十二電晶體T12具有控制端耦接於第一電晶體T1的第二端，第一端耦接於第十電晶體T10的第二端，及第二端。第十三電晶體T13具有控制端耦接於第十二電晶體T12的控制端，第一端耦接於第十二電晶體T12的第二端，及第二端耦接於第十一電晶體T11的第二端。第十四電晶體T14，具有控制端耦接於第十二電晶體T12的第二端，第一端耦接於第六電晶體T6的第二端，及第二端耦接於第十電晶體T10的控制端。第十五電晶體T15具有控制端耦接於第十四電晶體T14的控制端，第一端耦接於第十四電晶體T14的第二端，及第二端。第十六電晶體T16具有控制端耦接於第十四電晶體T14的控制端，第一端耦接於第十五電晶體T15的第二端，及第二端耦接於第十一電 晶體T11的第二端。

以第一列的第一邏輯閘208及第一列的第一緩衝器210為例，第十七電晶體T17具有控制端用以接收脈波訊號P1，第一端耦接於第十電晶體T10的第二端，及第二端。第十八電晶體T18具有控制端耦接於第十七電晶體T17的控制端，第一端耦接於第十七電晶體T17的第二端，及第二端用以接收脈波截止訊號POFF。第十九電晶體T19具有控制端耦接於第十七電晶體T17的第二端，第一端用以接收高電位VGH，及第二端用以對畫素陣列202的第一列畫素輸出閘極訊號G1。第二十電晶體T20具有控制端耦接於第十九電晶體T19的控制端，第一端耦接於第十九電晶體T19的第二端，及第二端耦接於第十一電晶體T11的第二端。而第二列的第十七電晶體T17具有控制端用以接收脈波訊號P2，第二列的第十九電晶體T19具有第二端用以對畫素陣列202的第二列畫素輸出閘極訊號G2，其他列的第一邏輯閘208及第一緩衝器210的脈波訊號及輸出的閘極訊號均以此類推。

第二移位暫存器214、第二邏輯閘218及第二緩衝器220電路架構與第一移位暫存器204、第一邏輯閘208及第一緩衝器210相同。但第二移位暫存器214的第七電晶體T7的第一端用以接收第二時脈訊號CK’，第十電晶體T10的第二端用以輸出第二時脈訊號CK’的電位。

請參考第2圖及第4圖。第4圖為本發明一種實施例說明第2圖液晶顯示面板200的時序圖。第4圖的橫軸為時間t，從上至下為第一時脈訊號CK、脈波訊號P1、脈波訊號P2、脈波訊號P3、脈波訊號P4、第二時脈訊號CK’、脈波訊號P1、脈波訊號P2、脈波訊號P3及脈波訊號P4。液晶顯示面板200於第一移位暫存器204接收到向下傳遞起始訊號U2D_STV後開始動作。第一時脈訊號CK由低電位VGL上升為高電位VGH時，第一移位暫存器204將第一時脈訊號CK的高電位VGH輸出至4列第一邏輯閘208。當脈波訊號P1及第一時脈訊號CK為高電位VGH時，第一列的第一邏輯閘208輸出緩衝前的閘極訊號至第一列的第一緩衝器210，第一列的第一緩衝器210接收緩衝前的閘極訊號並輸出閘極訊號G1至畫素陣列的第一列畫素，其他列的閘極訊號以此類推，依序由上至下輸出閘極訊號G2至畫素陣列的第二列畫素，閘極訊號G3至畫素陣列的第三列畫素，閘極訊號G4至畫素陣列的第四列畫素。同理，液晶顯示面板200亦可於接收到向上傳遞起始訊號D2U_STV後由下至上傳輸閘極訊號。

當第四列的第一緩衝器210輸出閘極訊號G4至畫素陣列的第四列畫素後，向下傳遞起始訊號U2D_STV由第四列的第一緩衝器210通過位於第一移位暫存器204及第二移位暫存器214之間並以穿過畫素陣列202的方式耦接於第一移位暫存器204及第二移位暫存器214的起始訊號線280，傳輸至第二移位暫存器214。第二時脈訊號CK’由低電位VGL上升為高電位VGH時，第二移位暫存器214 將第二時脈訊號CK’的高電位輸出至4列第二邏輯閘218。當脈波訊號P1及第二時脈訊號CK’為高電位VGH時，第一列的第二邏輯閘218輸出緩衝前的閘極訊號至第一列的第二緩衝器220，第一列的第二緩衝器220接收緩衝前的閘極訊號並輸出閘極訊號G5至畫素陣列202的第五列畫素，其他列的閘極訊號G6、G7及G8以此類推。另一實施例中，向上傳遞起始訊號D2U_STV可配合第一時脈訊號CK、脈波訊號P1、脈波訊號P2、脈波訊號P3、脈波訊號P4及第二時脈訊號CK’的時序由下至上傳輸閘極訊號。

第5圖為本發明另一種實施例說明液晶顯示面板500的示意圖。液晶顯示面板500包含的元件及動作方式與第2圖的液晶顯示面板200相同，差異在於佈局方式。液晶顯示面板500的第一移位暫存器204設置在4列第一輸出單元206的下方，第二移位暫存器214設置在4列第二輸出單元216的上方。本實施例中，第一移位暫存器204的寬度W1不大於每一第一輸出單元206的寬度W11，且第二移位暫存器214的寬度W2不大於每一第二輸出單元216的寬度W22。

第6圖為本發明另一種實施例說明液晶顯示面板600的示意圖。液晶顯示面板600包含畫素陣列202、第一移位暫存器204、第一輸出單元206、第二移位暫存器214、第二輸出單元216、第三移位暫存器224、第三輸出單元226、第四移位暫存器234及第四輸出單元236。第一移位暫存器204及第三移位暫存器224設置於畫素 陣列202的左側，第二移位暫存器214及第四移位暫存器234設置於畫素陣列202的右側。第6圖中顯示2列第一輸出單元206耦接於第一移位暫存器204，2列第二輸出單元216耦接於第二移位暫存器214，2列第三輸出單元226耦接於第三移位暫存器224，2列第四輸出單元236耦接於第四移位暫存器234。

液晶顯示面板600的第一移位暫存器204、第二移位暫存器214、第三移位暫存器224及第四移位暫存器234具有與第2圖的第一移位暫存器204相同的電路架構，每一第一輸出單元206、每一第二輸出單元216、每一第三輸出單元226及每一第四輸出單元236具有與第2圖的第一輸出單元206相同的電路架構。每一第三輸出單元226包含第三邏輯閘238及第三緩衝器240，每一第四輸出單元236包含第四邏輯閘238及第四緩衝器240。

第7圖為本發明一種實施例說明第6圖液晶顯示面板600的時序圖。第7圖的橫軸為時間t，從上至下為第一時脈訊號CK、第三時脈訊號XCK、脈波訊號P1、脈波訊號P2、第二時脈訊號CK’、第四時脈訊號XCK’、脈波訊號P3及脈波訊號P4。液晶顯示面板600於第一移位暫存器204接收到向下傳遞起始訊號U2D_STV後開始動作。當第一時脈訊號CK由低電位VGL上升為高電位VGH，第一移位暫存器204將第一時脈訊號CK的高電位VGH輸出至2列第一輸出單元206。當脈波訊號P1及第一時脈訊號CK為高電位VGH時，第一列的第一輸出單元206輸出閘極訊號G1至畫素陣列 的第一列畫素。當脈波訊號P2及第一時脈訊號CK為高電位VGH時，第二列的第一輸出單元206輸出閘極訊號G2至畫素陣列的第二列畫素。當第二列的第一輸出單元206輸出閘極訊號G2後，向下傳遞起始訊號U2D_STV通過起始訊號線280，傳輸至第二移位暫存器214。當第二時脈訊號CK’由低電位VGL上升為高電位VGH，第二移位暫存器214將第二時脈訊號CK的高電位VGH輸出至2列第二輸出單元216。當脈波訊號P3及第二時脈訊號CK’為高電位VGH時，第一列的第二輸出單元216輸出閘極訊號G3至畫素陣列的第三列畫素。當脈波訊號P4及第二時脈訊號CK’為高電位VGH時，第二列的第二輸出單元216輸出閘極訊號G4至畫素陣列的第四列畫素。第三輸出單元226及第四輸出單元236輸出的閘極訊號G5~G8根據第三時脈訊號XCK、第四時脈訊號XCK’及脈波訊號P1~P4，按照上述動作原理類推。同理，液晶顯示面板600亦可於接收到向上傳遞起始訊號D2U_STV後由下至上傳輸閘極訊號。

第8圖為本發明另一種實施例說明第6圖液晶顯示面板600的時序圖。第8圖與第7圖的差異在於第8圖的每一脈波訊號都多出一段預充電時段。舉例而言，當脈波訊號P1及第一時脈訊號CK為高電位VGH時，在TP1時段為預充電時段，第一列的第一輸出單元206尚未輸出閘極訊號G1，到TG1時段，第一列的第一輸出單元206才輸出閘極訊號G1。同理，當脈波訊號P2及第一時脈訊號CK為高電位VGH時，在TP2時段為預充電時段，第二列的第一輸 出單元206尚未輸出閘極訊號G2，到TG2時段，第二列的第一輸出單元206才輸出閘極訊號G2。其他閘極訊號以此類推。

第9圖為本發明另一實施例說明液晶顯示面板900的示意圖。第10圖為本發明一實施例說明第9圖液晶顯示面板900的時序圖。第11圖為本發明另一實施例說明第9圖液晶顯示面板900的時序圖。液晶顯示面板900與液晶顯示面板600的差異在於每一第一輸出單元206、每一第二輸出單元216、每一第三輸出單元226及每一第四輸出單元236的佈局為交錯排列。液晶顯示面板900於第一移位暫存器204接收到向下傳遞起始訊號U2D_STV後開始動作。當第一列的第一緩衝器210輸出閘極訊號G1後，向下傳遞起始訊號U2D_STV通過起始訊號線280，傳輸至第二移位暫存器214，當第一列的第二緩衝器220輸出閘極訊號G2後，向下傳遞起始訊號U2D_STV通過起始訊號線280，傳輸至第一移位暫存器204，之後以此類推。第10圖與第7圖的差異在於第10圖的脈波訊號時序為交錯，即脈波訊號順序輸出順序為P1、P3、P2、P4。第11圖與第10圖的差異在於第11圖的每一脈波訊號都多出一段預充電時段，第11圖與第8圖的差異在於第11圖的脈波訊號時序為交錯，即脈波訊號順序輸出順序為P1、P3、P2、P4。同理，液晶顯示面板900亦可於接收到向上傳遞起始訊號D2U_STV後由下至上傳輸閘極訊號。

第12圖為本發明另一實施例說明液晶顯示面板1200的示意 圖。液晶顯示面板1200包含畫素陣列202、第一移位暫存器204、第一輸出單元206、第二移位暫存器214、第二輸出單元216、第三移位暫存器224、第三輸出單元226、第四移位暫存器234及第四輸出單元236。第一移位暫存器204及第三移位暫存器224設置於畫素陣列202的左側，第二移位暫存器214及第四移位暫存器234設置於畫素陣列202的右側。第12圖中顯示3列第一輸出單元206耦接於第一移位暫存器204，3列第二輸出單元216耦接於第二移位暫存器214，3列第三輸出單元226耦接於第三移位暫存器224，3列第四輸出單元236耦接於第四移位暫存器234。第一列的第二輸出單元216排列於第一列及第二列的第一輸出單元206的下方及第三列的第一輸出單元206的上方，第三列的第一輸出單元206排列於第二列及第三列的第二輸出單元216的上方。第一列的第四輸出單元236排列於第一列及第二列的第三輸出單元226的下方及第三列的第三輸出單元226的上方，第三列的第三輸出單元226排列於第四列及第三列的第四輸出單元236的上方。

液晶顯示面板1200的第一移位暫存器204、第二移位暫存器214、第三移位暫存器224、第四移位暫存器234、每一第一輸出單元206、每一第二輸出單元216、每一第三輸出單元226及每一第四輸出單元23具有與第6圖相同的電路架構。

第13圖為本發明一實施例說明第12圖液晶顯示面板1200的時序圖。第13圖的橫軸為時間t，從上至下為第一時脈訊號CK、第 三時脈訊號XCK、脈波訊號P1、脈波訊號P2、脈波訊號P3、第二時脈訊號CK’、第四時脈訊號XCK’、脈波訊號P4、脈波訊號P5及脈波訊號P6。液晶顯示面板1200於第一移位暫存器204接收到向下傳遞起始訊號U2D_STV後開始動作。當第一時脈訊號CK由低電位VGL上升為高電位VGH，第一移位暫存器204將第一時脈訊號CK的高電位VGH輸出至3列第一輸出單元206。當脈波訊號P1及第一時脈訊號CK為高電位VGH時，第一列的第一輸出單元206輸出閘極訊號G1至畫素陣列的第一列畫素。當脈波訊號P2及第一時脈訊號CK為高電位VGH時，第二列的第一輸出單元206輸出閘極訊號G2至畫素陣列的第二列畫素。當第二列的第一輸出單元206輸出閘極訊號G2後，向下傳遞起始訊號U2D_STV通過起始訊號線280，傳輸至第二移位暫存器214。當第二時脈訊號CK’由低電位VGL上升為高電位VGH，第二移位暫存器214將第二時脈訊號CK的高電位VGH輸出至3列第二輸出單元216。當脈波訊號P4及第二時脈訊號CK’為高電位VGH時，第一列的第二輸出單元216輸出閘極訊號G3至畫素陣列的第三列畫素。當第一列的第二輸出單元216輸出閘極訊號G3後，向下傳遞起始訊號U2D_STV通過起始訊號線280，傳輸至第一移位暫存器204。當脈波訊號P3及第一時脈訊號CK為高電位VGH時，第三列的第一輸出單元206輸出閘極訊號G4至畫素陣列的第四列畫素。當第三列的第一輸出單元206輸出閘極訊號G4後，向下傳遞起始訊號U2D_STV通過起始訊號線280，傳輸至第二移位暫存器214。當脈波訊號P5及第二時脈訊號CK’為高電位VGH時，第二列的第二輸出單元216輸出 閘極訊號G5至畫素陣列的第五列畫素。當脈波訊號P6及第二時脈訊號CK’為高電位VGH時，第三列的第二輸出單元216輸出閘極訊號G6至畫素陣列的第六列畫素。第三輸出單元226及第四輸出單元236輸出的閘極訊號G7~G12根據第三時脈訊號XCK、第四時脈訊號XCK’及脈波訊號P1~P6，按照上述動作原理類推。同理，液晶顯示面板1200亦可於接收到向上傳遞起始訊號D2U_STV後由下至上傳輸閘極訊號。

第14圖為本發明另一實施例說明第12圖液晶顯示面板1200的時序圖。第14圖與第13圖的差異在於第14圖的每一脈波訊號都多出一段預充電時段。舉例而言，當脈波訊號P1及第一時脈訊號CK為高電位VGH時，在TP1時段為預充電時段，第一列的第一輸出單元206尚未輸出閘極訊號G1，到TG1時段，第一列的第一輸出單元206才輸出閘極訊號G1。同理，當脈波訊號P2及第一時脈訊號CK為高電位VGH時，在TP2時段為預充電時段，第二列的第一輸出單元206尚未輸出閘極訊號G2，到TG2時段，第二列的第一輸出單元206才輸出閘極訊號G2。其他閘極訊號以此類推。

綜上所述，本發明實施例提出雙邊共用式的移位暫存器電路架構，每一移位暫存器可用以驅動多列畫素，且移位暫存器交互放置在畫素陣列的相異兩側。如此可大幅縮小佈局移位暫存器的所需要的面積，將移位暫存器的元件及走線完整的佈局到較窄且有限的邊框內。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200、500、600、900、1200‧‧‧液晶顯示面板

102、202‧‧‧畫素陣列

104‧‧‧移位暫存器

106‧‧‧邊框

H‧‧‧高度

W、W1、W11、W2、W22‧‧‧寬度

L‧‧‧長度

204‧‧‧第一移位暫存器

206‧‧‧第一輸出單元

208‧‧‧第一邏輯閘

210‧‧‧第一緩衝器

214‧‧‧第二移位暫存器

216‧‧‧第二輸出單元

218‧‧‧第二邏輯閘

220‧‧‧第二緩衝器

224‧‧‧第三移位暫存器

226‧‧‧第三輸出單元

238‧‧‧第三邏輯閘

240‧‧‧第三緩衝器

234‧‧‧第四移位暫存器

236‧‧‧第四輸出單元

238‧‧‧第四邏輯閘

240‧‧‧第四緩衝器

280‧‧‧起始訊號線

G1至G12‧‧‧閘極訊號

T1至T20‧‧‧電晶體

D2U‧‧‧向上傳遞訊號

D2U_STV‧‧‧向上傳遞起始訊號

U2D‧‧‧向下傳遞訊號

U2D_STV‧‧‧向下傳遞起始訊號

VGH‧‧‧高電位

VGL‧‧‧低電位

P1至P6‧‧‧脈波訊號

POFF‧‧‧脈波截止訊號

CK‧‧‧第一時脈訊號

CK’‧‧‧第二時脈訊號

XCK‧‧‧第三時脈訊號

XCK’‧‧‧第四時脈訊號

TP1、TP2‧‧‧預充電時段

TG1、TG2‧‧‧時段

t‧‧‧時間

第1圖為先前技術液晶顯示面板的示意圖。

第2圖為本發明一種實施例說明液晶顯示面板的示意圖。

第3圖為本發明一實施例說明第一移位暫存器及第一輸出單元的示意圖。

第4圖為本發明一實施例說明第2圖液晶顯示面板的時序圖。

第5圖為本發明另一實施例說明液晶顯示面板的示意圖。

第6圖為本發明另一實施例說明液晶顯示面板的示意圖。

第7圖為本發明一實施例說明第6圖液晶顯示面板的時序圖。

第8圖為本發明另一實施例說明第6圖液晶顯示面板的時序圖。

第9圖為本發明另一實施例說明液晶顯示面板的示意圖。

第10圖為本發明一實施例說明第9圖液晶顯示面板的時序圖。

第11圖為本發明另一實施例說明第9圖液晶顯示面板的時序圖。

第12圖為本發明另一實施例說明液晶顯示面板的示意圖。

第13圖為本發明一實施例說明第12圖液晶顯示面板的時序圖。

第14圖為本發明另一實施例說明第12圖液晶顯示面板的時序圖。

200‧‧‧液晶顯示面板

202‧‧‧畫素陣列

204‧‧‧第一移位暫存器

206‧‧‧第一輸出單元

208‧‧‧第一邏輯閘

210‧‧‧第一緩衝器

214‧‧‧第二移位暫存器

216‧‧‧第二輸出單元

218‧‧‧第二邏輯閘

220‧‧‧第二緩衝器

280‧‧‧起始訊號線

U2D_STV‧‧‧向下傳遞起始訊號

D2U_STV‧‧‧向上傳遞起始訊號

G1至G8‧‧‧閘極訊號

Claims (13)

1. 一種液晶顯示面板，包含：一畫素陣列；一第一移位暫存器，設置於該畫素陣列的第一側，用以輸出一第一時脈訊號；M個第一輸出單元，耦接於該第一移位暫存器且相鄰該第一移位暫存器，用以根據該第一時脈訊號對該畫素陣列的M列畫素提供M個閘極訊號；一第二移位暫存器，設置於該畫素陣列的第二側，用以輸出一第二時脈訊號；及N個第二輸出單元，耦接於該第二移位暫存器且相鄰該第二移位暫存器，用以根據該第二時脈訊號對該畫素陣列的N列畫素提供N個閘極訊號；其中該第一側與該第二側相異，M與N為正整數，該第一移位暫存器的寬度不大於每一第一輸出單元的寬度，該第二移位暫存器的寬度不大於每一第二輸出單元的寬度，且該M個第一輸出單元提供該M個閘極訊號後，該第二移位暫存器依據該第M個閘極訊號，透過該N個第二輸出單元依序提供該N個閘極訊號。
2. 如請求項1所述的液晶顯示面板，其中該M個第一輸出單元設置於該第一移位暫存器的上方，該N個第二輸出單元設置於該第二移位暫存器的下方。
3. 如請求項1所述的液晶顯示面板，其中該M個第一輸出單元排列於該N個第二輸出單元的上方。
4. 如請求項1所述的液晶顯示面板，其中該M個第一輸出單元與於該N個第二輸出單元交錯排列。
5. 如請求項1所述的液晶顯示面板，其中M=N=3，該N個第二輸出單元的第一列第二輸出單元排列於該M個第一輸出單元的第一及二列第一輸出單元的下方及該M個第一輸出單元的第三列第一輸出單元的上方，且該M個第一輸出單元的第三列第一輸出單元排列於該N個第二輸出單元的第二及三列第二輸出單元的上方。
6. 如請求項1所述的液晶顯示面板，另包含一起始訊號線，以穿過該畫素陣列的方式耦接於該第一移位暫存器及該第二移位暫存器。
7. 如請求項6所述的液晶顯示面板，其中該起始訊號線位於該第一移位暫存器及該第二移位暫存器之間。
8. 如請求項1所述的液晶顯示面板，其中：該M個第一輸出單元，包含： M個第一邏輯閘，耦接於該第一移位暫存器，用以根據該第一時脈訊號及各別對應的一脈波訊號產生M個緩衝前的閘極訊號；及M個第一緩衝器，各別耦接於對應的一第一邏輯閘，用以接收該M個緩衝前的閘極訊號，提供該M個閘極訊號；及該N個第二輸出單元，包含：N個第二邏輯閘，耦接於該第二移位暫存器，用以根據該第二時脈訊號及各別對應的一脈波訊號產生N個緩衝前的閘極訊號；及N個第二緩衝器，各別耦接於對應的一第二邏輯閘，用以接收該N個緩衝前的閘極訊號，提供該N個閘極訊號。
9. 如請求項8所述的液晶顯示面板，另包含：一第三移位暫存器，設置於該畫素陣列的第一側，用以輸出一第三時脈訊號；M個第三輸出單元，耦接於該第三移位暫存器且相鄰該第三移位暫存器，用以根據該第三時脈訊號對該畫素陣列的M列畫素提供M個閘極訊號；一第四移位暫存器，設置於該畫素陣列的第二側，用以輸出一第四時脈訊號；及N個第四輸出單元，耦接於該第四移位暫存器且相鄰該第四移位暫存器，用以根據該第四時脈訊號對該畫素陣列的N列 畫素提供N個閘極訊號。
10. 如請求項9所述的液晶顯示面板，其中：該M個第三輸出單元，包含：M個第三邏輯閘，耦接於該第三移位暫存器，用以根據該第三時脈訊號及各別對應的一脈波訊號產生M個緩衝前的閘極訊號；及M個第三緩衝器，各別耦接於對應的一第三邏輯閘，用以接收該M個緩衝前的閘極訊號，提供該M個閘極訊號；及該N個第四輸出單元，包含：N個第四邏輯閘，耦接於該第四移位暫存器，用以根據該第四時脈訊號及各別對應的一脈波訊號產生N個緩衝前的閘極訊號；及N個第四緩衝器，各別耦接於對應的一第四邏輯閘，用以接收該N個緩衝前的閘極訊號，以提供該N個閘極訊號。
11. 如請求項8所述的液晶顯示面板，其中該第一移位暫存器包含：一第一電晶體，具有一控制端用以接收一向上傳遞訊號，一第一端用以接收一向上傳遞起始訊號，及一第二端；一第二電晶體，具有一控制端用以接收一向下傳遞訊號，一第一端耦接於該第一電晶體的第一端，及一第二端耦接於該 第一電晶體的第二端；一第三電晶體，具有一控制端耦接於該第二電晶體的控制端，一第一端用以接收一向下傳遞起始訊號，及一第二端耦接於該第二電晶體的第二端；一第四電晶體，具有一控制端耦接於該第一電晶體的控制端，一第一端耦接於該第三電晶體的第一端，一第二端耦接於該第三電晶體的第二端；一第五電晶體，具有一控制端耦接於該第一電晶體的第二端，一第一端耦接於該第五電晶體的控制端，及一第二端；一第六電晶體，具有一控制端耦接於該第五電晶體的控制端，一第一端耦接該第五電晶體的第二端，及一第二端；一第七電晶體，具有一控制端耦接於該第六電晶體的第二端，一第一端用以接收該第一時脈訊號，及一第二端；一第八電晶體，具有一控制端耦接於該第七電晶體的控制端，一第一端耦接於該第七電晶體的第二端，及一第二端耦接於該第八電晶體的第一端；一第九電晶體，具有一控制端耦接於該第八電晶體的第二端，一第一端耦接於該第六電晶體的第一端，及一第二端耦接於該第九電晶體的控制端；一第十電晶體，具有一控制端耦接於該第九電晶體的控制端，一第一端用以接收一高電位，及一第二端；一第十一電晶體，具有一控制端耦接於該第十電晶體的控制端，一第一端耦接於該第十電晶體的第二端，及一第二端 用以接收一低電位；一第十二電晶體，具有一控制端耦接於該第一電晶體的第二端，一第一端耦接於該第十電晶體的第二端，及一第二端；一第十三電晶體，具有一控制端耦接於該第十二電晶體的控制端，一第一端耦接於該第十二電晶體的第二端，及一第二端耦接於該第十一電晶體的第二端；一第十四電晶體，具有一控制端耦接於該第十二電晶體的第二端，一第一端耦接於該第六電晶體的第二端，及一第二端耦接於該第十電晶體的控制端；一第十五電晶體，具有一控制端耦接於該第十四電晶體的控制端，一第一端耦接於該第十四電晶體的第二端，及一第二端；及一第十六電晶體，具有一控制端耦接於該第十四電晶體的控制端，一第一端耦接於該第十五電晶體的第二端，及一第二端耦接於該第十一電晶體的第二端。
12. 如請求項11所述的液晶顯示面板，其中每一第一邏輯閘包含：一第十七電晶體，具有一控制端用以接收該脈波訊號，一第一端耦接於該第十電晶體的第二端，及一第二端；及一第十八電晶體，具有一控制端耦接於該第十七電晶體的控制端，一第一端耦接於該第十七電晶體的第二端，及一第二端用以接收一脈波截止訊號。
13. 如請求項12所述的液晶顯示面板，其中每一第一緩衝器包含：一第十九電晶體，具有一控制端耦接於該第十七電晶體的第二端，一第一端用以接收該高電位，及一第二端用以輸出該閘極訊號；及一第二十電晶體，具有一控制端耦接於該第十九電晶體的控制端，一第一端耦接於該第十九電晶體的第二端，及一第二端耦接於該第十一電晶體的第二端。