JP2007149809A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体チップの小型化を達成できる技術を提供する。また、ボンディングパッドに接続される配線の電気抵抗を低減できる技術を提供する。
【解決手段】四角形状をした半導体チップの辺に沿って、２列にボンディングパッドＢＰ１、ＢＰ２を配置する。半導体チップの外周部に近い１列目に配置されるボンディングパッドＢＰ１と、半導体チップの外周部から遠い２列目に配置されるボンディングパッドＢＰ２との間に段差を設ける。そして、この段差は、ボンディングパッドＢＰ１の配置位置がボンディングパッドＢＰ２の配置位置よりも低くなるように形成される。
【選択図】図５

Description

本発明は、半導体装置およびその製造技術に関し、特に、半導体チップのサイズを縮小化できる半導体装置およびその製造に適用して有効な技術に関するものである。

特開２００４−３１９８０９号公報（特許文献１）には、周辺部に１列に並べて形成した多数のボンディングパッドを備えた半導体チップにおいて、隣り合うボンディングパッドの間に上下段差を設ける技術が開示されている。

特開平４−３１６３３７号公報（特許文献２）には、半導体基板の端部に沿って千鳥形状に外周パッドおよび内周パッドを配置した技術が開示されている。そして、外周パッドを半導体基板上に形成し、内周パッドを半導体基板上に積層された絶縁膜上に形成している。このため、外周パッドの表面と内周パッドの表面で高さが異なるようにしている。
特開２００４−３１９８０９号公報 特開平４−３１６３３７号公報

近年、半導体チップの高集積化に伴い、半導体チップに形成されるボンディングパッドの数が増加してきている（多ピン化）。このような多ピン化によって、半導体チップのチップサイズが増大してしまうが、一方で半導体チップを小型化する要求がある。多ピン化した半導体チップの小型化に対応するため、半導体チップに形成されるボンディングパッドの配列を二列にし、かつ千鳥状に配置するものがある。図１は、半導体チップに形成されるボンディングパッドを千鳥状に配置した例を示すものである。図１において、半導体チップの一辺に沿ってボンディングパッド１０１およびボンディングパッド１０２が千鳥状に配置されている。

しかし、ボンディングパッド１０１、１０２を千鳥状に配置したとしてもボンディングパッド１０１とボンディングパッド１０２とのショート不良を防止するため、外側に形成されるボンディングパッド１０１と内側に形成されるボンディングパッド１０２との間に一定の距離Ｌだけ離す必要がある。したがって、千鳥配置にしても半導体チップの小型化には限界があり、さらなる小型化を推進することができない問題点がある。すなわち、ボンディングパッド１０１、１０２を平面的に配置する場合においては、さらなる半導体チップの小型化を実現することが困難である問題点がある。

また、ボンディングパッド１０１およびボンディングパッド１０２を千鳥状に配置する場合、外側に形成されるボンディングパッド１０１に接続する配線と内側に形成されるボンディングパッド１０２との接触を防止するため、配線幅をボンディングパッド１０１の幅よりも狭くする必要がある。このため、配線の電気抵抗が大きくなる問題点がある。

そこで、特許文献１および２のように、隣り合うボンディングパッドの間に上下段差を設けることで、ボンディングパッド同士のショート不良を抑制する技術がある。

しかしながら、本発明者は前記特許文献１および２のように半導体チップの隣り合うボンディングパッドの間に段差を設ける技術について検討した結果、配線の引き回しを考慮する必要があることを見出した。すなわち、ボンディングパッドと半導体素子との電気的な接続をすることが段差を設けない半導体チップに比べ複雑になる。

また、ボンディングパッドの高さが異なることから、上段側に位置するボンディングパッドからワイヤ接続を行うと、下段側に位置するボンディングパッドのワイヤ接続を行う際、キャピラリと上段側のワイヤが干渉する恐れがあり、ワイヤボンディング不良となる。

なお、特許文献１および２には、ボンディングパッドと半導体素子との電気的な接続に関する配線の引き回し構成が記載されていない。更には、ワイヤボンディングに関する記載もされていない。

本発明の目的は、半導体チップの小型化を達成できる技術を提供することにある。また、本発明の他の目的は、ボンディングパッドに接続される配線の電気抵抗を低減できる技術を提供することにある。

また、本発明の他の目的は、ワイヤボンディングの接続信頼性を向上できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、四角形状をした半導体チップを備え、前記半導体チップには、（ａ）前記半導体チップの一辺に沿って１列に配置された複数の第１パッドと、（ｂ）前記複数の第１パッドのそれぞれに接続する第１配線と、（ｃ）前記複数の第１パッドに沿って１列に配置された複数の第２パッドと、（ｄ）前記複数の第２パッドのそれぞれに接続する第２配線とが形成される。そして、前記複数の第１パッドと前記複数の第２パッドとの間には段差が設けられており、かつ、前記第１配線の幅は、前記複数の第１パッドのそれぞれの幅以上であり、前記第２配線の幅は、前記複数の第２パッドのそれぞれの幅以上であることを特徴とするものである。

また、本発明による半導体装置の製造方法は、（ａ）半導体ウェハ上のチップ領域の一辺に沿って、１列に配置された複数の第１パッドを形成する工程と、（ｂ）前記複数の第１パッドに沿って、１列に配置された複数の第２パッドを形成する工程とを備える。そして、前記複数の第１パッドと前記複数の第２パッドとの間に段差を設けることを特徴とする。

また、本発明による半導体装置の製造方法は、（ａ）半導体ウェハのチップ領域の一辺に沿って１列に配置され、かつ、隣接するパッド間に段差が設けられた複数のパッドを形成する工程と、（ｂ）前記半導体ウェハを切断して、前記複数のパッドを形成した半導体チップを取得する工程とを備える。さらに、（ｃ）前記半導体チップに設けられた前記複数のパッドのうち相対的に低い位置に形成されたパッドと、前記半導体チップを搭載する基板に配置された複数の第１端子とを第１ワイヤで接続する工程と、（ｄ）前記（ｃ）工程後、前記半導体チップに設けられた前記複数のパッドのうち相対的に高い位置に形成されたパッドと、前記半導体チップを搭載する基板に配置された複数の第２端子とを第２ワイヤで接続する工程とを備える。そして、前記第２ワイヤは前記第１ワイヤよりも高いループ形状をしていることを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体チップのさらなる小型化を推進することができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面を見やすくするため、平面図であってもハッチングを付す場合がある。

（実施の形態１）
図２は、本実施の形態１における半導体装置に搭載する半導体チップの構造を示した平面図である。図２に示すように、本実施の形態１における半導体チップ１は、中央部に回路素子形成領域２が形成され、この回路素子形成領域２の外側にボンディングパッドＢＰ１、ＢＰ２が形成されている。すなわち、半導体チップ１の中央部にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）や複数層の配線が形成され、例えばＩ／Ｏバッファ回路部などに回路素子が形成されている。この回路素子形成領域２の外側には、回路素子形成領域２に形成された素子を外部端子に接続するためのボンディングパッドＢＰ１、ＢＰ２が形成されている。本実施の形態１では、四角形状をした半導体チップ１の外周部を構成する一辺に沿って、ボンディングパッド（第１パッド）ＢＰ１が１列に配置されている。そして、ボンディングパッドＢＰ１は、四角形状をした半導体チップ１の４辺にわたって形成されている。さらに、１列に配置されたボンディングパッドＢＰ１の内側に沿って、ボンディングパッド（第２パッド）ＢＰ２が１列に配置されている。つまり、半導体チップ１には、外形を構成する一辺に沿ってボンディングパッドＢＰ１とボンディングパッドＢＰ２が合わせて２列形成されている。ボンディングパッドＢＰ１は、ボンディングパッドＢＰ２よりも半導体チップ１の外周部に近くなるように形成されている。すなわち、ボンディングパッドＢＰ１と半導体チップ１の一辺との間の距離は、ボンディングパッドＢＰ２と半導体チップ１の一辺との間の距離に比べて小さくなっている。

そして、１列目に配置されているボンディングパッドＢＰ１と２列目に配置されているボンディングパッドＢＰ２の間には段差３が設けられている。このようにボンディングパッドＢＰ１とボンディングパッドＢＰ２の間に段差３を設けたことが本発明の特徴の１つである。ボンディングパッドＢＰ１とボンディングパッドＢＰ２との間に段差３を設けることにより、ボンディングパッドＢＰ１とボンディングパッドＢＰ２の間隔を平面的に接触する位置にまで近づけることができる。つまり、段差３が設けられているため、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とを平面的に接触する位置まで近づけたとしても、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とは接触することはない。このため、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とを一平面上に配置する場合よりも、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とを密に配置することができる。したがって、本実施の形態１における半導体チップによれば、半導体チップ１のサイズを縮小することができる。なお、段差３は、半導体チップ１の外周領域が内部領域よりも低くなるように形成されている。言い換えれば、ボンディングパッドＢＰ１の配置位置がボンディングパッドＢＰ２の配置位置よりも低くなるように段差３が設けられている。

また、ボンディングパッドＢＰ１には、回路素子形成領域２に形成されている回路素子と電気的に接続するため、配線（第１配線）１Ｌに接続されている。同様に、ボンディングパッドＢＰ２も回路素子形成領域２に形成されている回路素子と電気的に接続するため、配線（第２配線）２Ｌに接続されている。図２では、平面図であるため、配線１Ｌと配線２Ｌとは重なっているように見えるが、実際には、段差３が設けられているため、立体的には上下に配置されるようになっている。図２においては、ボンディングパッドＢＰ１、ＢＰ２の他に配線１Ｌ、２Ｌも露出するように示されているが、実際はボンディングパッドＢＰ１、ＢＰ２だけが、半導体チップ１の表面に露出している。配線１Ｌ、２Ｌは表面保護膜によって覆われているが、ボンディングパッドＢＰ１、ＢＰ２との接続関係を明示するため、便宜上表面保護膜の図示は省略し、配線１Ｌ、２Ｌが見えるようにしている。

図３は、ボンディングパッドＢＰ１、ＢＰ２の形成領域を拡大した平面図である。図３に示すように、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とは平面的に接触するように配置されている。しかし、上述したように、ボンディングパッドＢＰ１とボンディングパッドＢＰ２との間には、段差が設けられているため、実際にボンディングパッドＢＰ１とボンディングパッドＢＰ２が接触することはない。さらに、ボンディングパッドＢＰ１のピッチ（間隔）とボンディングパッドＢＰ２のピッチは等しくなっており、ボンディングパッドＢＰ１の配置パターンとボンディングパッドＢＰ２の配置パターンとは揃っている。ボンディングパッドＢＰ１には配線１Ｌが接続され、ボンディングパッドＢＰ２には配線２Ｌが接続されている。例えば、１列に配置された複数のボンディングパッドＢＰ２は、同一平面上に形成されているため、図３に示すように、隣接するボンディングパッドＢＰ２間には、スペースが設けられている。したがって、隣接するボンディングパッドＢＰ２に接続するそれぞれの配線２Ｌは、互いにスペースを介して配置されているので、接触することはない。

ここで、ボンディングパッドＢＰ２に接続する配線２Ｌの幅は、ボンディングパッドＢＰ２の幅以上の大きさになっている。この点が本発明の特徴の１つである。すなわち、図１に示すように、同一平面上にボンディングパッドを千鳥状に配置する場合、配線とボンディングパッドとの干渉を防止するため、ボンディングパッドに接続する配線の幅をボンディングパッドの幅よりも小さくする必要があった。しかし、配線の幅を狭くすると、配線の電気抵抗が上昇するため、回路動作に悪影響を及ぼす懸念がある。そこで、本実施の形態１では、配線２Ｌの幅をボンディングパッドＢＰ２の幅以上に大きくしているのである。このように、配線２Ｌの幅を広くすることができるので、配線２Ｌの電気抵抗を低減することができる。このため、回路動作の向上を図ることができる。

本発明の特徴の１つは、配線２Ｌの幅をボンディングパッドＢＰ２の幅以上にすることにあるが、このような構造が可能になったのは、ボンディングパッドＢＰ１とボンディングパッドＢＰ２との間に段差を設けることにより、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とを立体的に配置したことによる。すなわち、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とを立体的に配置することにより、それぞれに接続する配線１Ｌおよび配線２Ｌは異なる平面上に配置されることになる。したがって、図１に示した構造とは異なり、例えば、配線２Ｌにおいては、配線１ＬおよびボンディングパッドＢＰ１と接触する可能性を考慮する必要がない。したがって、例えば配線２ＬをボンディングパッドＢＰ２の幅と同じかそれ以上の幅にすることができる。

このように本実施の形態１によれば、半導体チップ１の一辺に沿って２列に配置されたボンディングパッドＢＰ１とボンディングパッドＢＰ２の間に段差を設けて立体的に配置することにより、ボンディングパッドＢＰ１とボンディングパッドＢＰ２との間の間隔を狭めることができる。このため、ボンディングパッドＢＰ１、ＢＰ２を高密度に配置することができるので、半導体チップ１の多ピン化が進んでも、半導体チップ１の小型化を推進することができる。さらに、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とを異なる平面に立体的に配置したので、それぞれに接続する配線１Ｌおよび配線２Ｌとの間の干渉（接触）を考慮する必要性がなくなる。したがって、配線１Ｌおよび配線２Ｌの幅をボンディングパッドＢＰ１、ＢＰ２の幅以上にすることができるので、配線１Ｌおよび配線２Ｌの電気抵抗を低減することができる。

図４は、半導体チップ１を側面から見た場合における、ボンディングパッドＢＰ１とボンディングパッドＢＰ２との位置関係を示した模式図である。図４に示すように、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とは異なる高さに配置されており、ボンディングパッドＢＰ１とボンディングパッドＢＰ２の間に段差があることがわかる。

図５は、ボンディングパッドＢＰ１とボンディングパッドＢＰ２の配置位置を斜めから見た斜視図である。図５を見てもわかるように、ボンディングパッドＢＰ１とボンディングパッドＢＰ２は立体的に配置されており、ボンディングパッドＢＰ１とボンディングパッドＢＰ２との間の間隔は平面的にゼロに等しい距離に狭められている。

図６は、１つのボンディングパッドＢＰ１と１つのボンディングパッドＢＰ２との配置関係を示した平面図であり、図７は、図６のＡ−Ａ線で切断した断面を示す断面図である。図７に示すように、例えばシリコン単結晶よりなる半導体基板１Ｓには、Ｉ／Ｏバッファ回路形成領域など素子形成領域とボンディングパッドが形成されるボンディングパッド形成領域が存在する。Ｉ／Ｏバッファ回路形成領域は半導体基板１Ｓの中心部に形成され、外周部にはボンディングパッド形成領域が形成されている。半導体基板１ＳのＩ／Ｏバッファ回路形成領域には、ＭＩＳＦＥＴなどの回路素子が形成されている一方、半導体基板１Ｓのボンディングパッド形成領域上にはＭＩＳＦＥＴなどの回路素子が形成されていない。

半導体基板１ＳのＩ／Ｏバッファ回路形成領域上およびボンディングパッド形成領域上には、配線層４が形成されている。図７では簡略化して示しているが、配線層４には、層間絶縁膜に形成される接続孔および層間絶縁膜上に形成される金属膜などが含まれる。この配線層４には、多層にわたる配線が形成されており、この配線は半導体基板１Ｓに形成されたＭＩＳＦＥＴなどの回路素子と電気的に接続されている。なお、ボンディングパッド形成領域上の配線層４には、配線は形成されておらず、層間絶縁膜だけが堆積されている。

次に、配線層４上には、配線１Ｌが形成されている。配線１Ｌは、ボンディングパッド形成領域上からＩ／Ｏバッファ回路形成領域上に延在するように形成され、Ｉ／Ｏバッファ回路形成領域内において、下層に形成されている配線層４と電気的に接続されている。すなわち、配線１Ｌは配線層４に形成されている配線を介して半導体基板１Ｓに形成されているＭＩＳＦＥＴなどの回路素子と電気的に接続されている。一方、配線１Ｌの一終端部分近傍は、ボンディングパッド形成領域上で露出され、ボンディングパッドＢＰ１を構成している。配線１Ｌの幅は露出しているボンディングパッドＢＰ１の幅以上となるように形成され、例えば、アルミニウム膜より形成されている。

配線１Ｌ上には、例えば酸化シリコン膜よりなる層間絶縁膜５が形成されており、この層間絶縁膜５上に配線２Ｌが形成されている。配線２Ｌも配線１Ｌと同様に、ボンディングパッド領域からＩ／Ｏバッファ回路形成領域に延在するように形成されており、Ｉ／Ｏバッファ回路形成領域において、下層の配線層４に形成されている配線と電気的に接続されている。配線２Ｌの一終端部分近傍は露出しており、その露出した部分がボンディングパッドＢＰ２となっている。配線２Ｌは、例えば、アルミニウム膜より形成されている。このように本実施の形態１では、配線１Ｌと同層にボンディングパッドＢＰ１が形成され、配線１Ｌの上層に形成された配線２Ｌと同層でボンディングパッドＢＰ２が形成されていることがわかる。したがって、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とは立体的に配置されていることがわかる。

配線１Ｌおよび配線２Ｌ上には、表面保護膜６が形成されており、この表面保護膜６には開口部が設けられている。この開口部から露出した配線１Ｌおよび配線２ＬがそれぞれボンディングパッドＢＰ１、ＢＰ２となっている。なお、表面保護膜６は、例えば窒化シリコン膜から形成されている。

図７において、ボンディングパッドＢＰ１とボンディングパッドＢＰ２との間にある段差部分に表面保護膜６が形成されているが、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とは段差によって絶縁されているため、段差部分に表面保護膜６がなくてもよい。

本実施の形態１における半導体チップは上記のように構成されており、以下に、半導体チップを搭載した半導体装置の製造方法について、図面を参照しながら説明する。

まず、例えば、シリコン単結晶よりなる半導体ウェハ（半導体基板）を用意する。そして、周知の製造技術を用いて半導体ウェハ上にＭＩＳＦＥＴなどの回路素子を形成する。次に、ＭＩＳＦＥＴを形成した半導体ウェハ上に、配線層を形成する。

図８では、配線層の一部を構成する層間絶縁膜４ａが図示され、これより下層に形成される配線やＭＩＳＦＥＴの構造についての図示は省略している。図８に示すように、例えば、酸化シリコン膜よりなる層間絶縁膜４ａ上に金属膜を形成する。金属膜は、例えばアルミニウム膜より形成され、例えばスパッタリング法を使用して形成することができる。その後、フォトリソグラフィ技術を使用して金属膜をパターニングする。パターニングは、配線１Ｌを形成する領域にレジスト膜が残るように行なわれる。そして、パターニングしたレジスト膜をマスクにしてエッチングすることにより、金属膜よりなる配線１Ｌを形成する。

続いて、図９に示すように、配線１Ｌ上を含む層間絶縁膜４ａ上に層間絶縁膜５を形成する。層間絶縁膜５は、例えば酸化シリコン膜から形成され、例えばＣＶＤ法を使用して形成することができる。

次に、図１０に示すように、層間絶縁膜５上に金属膜を形成する。金属膜は、例えばアルミニウム膜から形成され、例えばスパッタリング法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用して金属膜をパターニングし、配線２Ｌを形成する。

続いて、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、配線１Ｌのボンディングパッド形成領域上に形成されている層間絶縁膜５を除去して、配線１Ｌのボンディングパッド領域を露出する。

そして、図１２に示すように、露出している配線１Ｌ上および配線２Ｌ上に表面保護膜６となる窒化シリコン膜を形成する。窒化シリコン膜は、例えばＣＶＤ法を使用して形成することができる。その後、図１３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜６に開口部を設けることにより、ボンディングパッドＢＰ１およびボンディングパッドＢＰ２を形成する。ボンディングパッドＢＰ１およびボンディングパッドＢＰ２は、それぞれ配線１Ｌ、配線２Ｌに設けられた開口部により形成されているので、配線１Ｌ、２Ｌの幅は、ボンディングパッドＢＰ１、ＢＰ２の幅以上になっている。これにより、ボンディングパッドＢＰ１、ＢＰ２の幅以上の配線１Ｌ、２Ｌを形成することができる。さらに、異なる配線層に形成された配線１Ｌ、２Ｌを用いることにより、立体的な配置を有するボンディングパッドＢＰ１、ＢＰ２を形成することができる。したがって、ボンディングパッドＢＰ１とボンディングパッドＢＰ２との間の間隔を狭めることができるので、ボンディングパッドＢＰ１、ＢＰ２の高密度化が可能になるとともに、配線１Ｌ、２Ｌの幅を広くすることができるので、配線１Ｌ、２Ｌの電気抵抗を低減することができる。このようにして、半導体ウェハのチップ領域に段差を設けたボンディングパッドＢＰ１、ＢＰ２を形成することができる。

次に、半導体ウェハをダイシングすることにより、半導体ウェハを個々の半導体チップ１に個片化する。図１４は、個片化した半導体チップ１を示した平面図である、図１４に示すように、個片化した半導体チップ１には、半導体チップ１の一辺に沿って配置された２列のボンディングパッドＢＰ１、ＢＰ２が形成されており、このボンディングパッドＢＰ１とボンディングパッドＢＰ２の間には段差が設けられている。

続いて、図１５に示すように、半導体チップ１を配線基板７に搭載する（ダイボンディング）。半導体チップ１は、例えば導電性接着剤などを用いて配線基板７に接着されており、配線基板７の中央部に搭載される。配線基板７の周辺部には、四角形状の配線基板７の各辺に沿って端子８ａ、８ｂが形成されている。また、図示は省略するが、配線基板７の半導体チップ１が搭載される主面および反対側の裏面は絶縁膜で覆われている。更に端子８ａ、８ｂは絶縁膜の一部に形成した開口部から露出している。

次に、図１６に示すように、半導体チップ１に形成されたボンディングパッドＢＰ１と配線基板７に形成された端子（第１端子）８ａとをワイヤ（第１ワイヤ）９ａを用いて接続する（ワイヤボンディング）。図１６のＡ−Ａ線で切断した断面を図１７に示す。図１７に示すように、配線基板７の中央部に搭載された半導体チップ１と配線基板７に形成された端子８ａがワイヤ９ａを用いて接続されていることがわかる。すなわち、まず始めに、半導体チップ１の外周部の相対的に低い位置に形成されているボンディングパッドＢＰ１と端子８ａがワイヤ９ａによって接続される。

続いて、図１８に示すように、半導体チップ１に形成されているボンディングパッドＢＰ２と配線基板７に形成されている端子（第２端子）８ｂとをワイヤ（第２ワイヤ）９ｂを用いて接続する。図１９は、図１８のＡ−Ａ線で切断した断面を示す断面図である。図１９に示すように、相対的に高い位置に形成されているボンディングパッドＢＰ２と端子８ｂがワイヤ９ｂによって接続されている。

このように、まず、相対的に低い位置にあるボンディングパッドＢＰ１と端子８ａを接続し、その後、相対的に高い位置にあるボンディングパッドＢＰ２と端子８ｂとを接続する点が本発明の特徴の１つである。すなわち、相対的に高い位置にあるボンディングパッドＢＰ２と端子８ｂとを先に接続し、その後、相対的に低い位置にあるボンディングパッドＢＰ１と端子８ａとを接続する方法も考えられる。しかし、この方法を用いると、相対的に低い位置に形成されているボンディングパッドＢＰ１をワイヤ９ａで接続する際、先に形成しているワイヤ９ｂが邪魔になりうまくワイヤ９ａで接続することができない。そこで、相対的に低い位置にあるボンディングパッドＢＰ１を先にワイヤ９ａで接続し、その後、ワイヤ９ａよりも高いループ形状のワイヤ９ｂを用いて相対的に高い位置にあるボンディングパッドＢＰ２を接続している。これにより、互いに邪魔することなくワイヤ接続することができる。つまり、ボンディングパッドＢＰ１、ＢＰ２を立体的に形成する場合、ワイヤボンディング工程において、不都合が生じるおそれがあるが、本実施の形態１のようにワイヤボンディングを行なうことにより、不都合は生じない。これにより、ワイヤボンディングの接続信頼性を向上することが可能である。

本実施の形態１では、ボンディングパッドＢＰ１とボンディングパッドＢＰ２の間に段差を設けているが、この段差は、ボンディングパッドＢＰ２よりも半導体チップ１の外周部に近い領域に形成されているボンディングパッドＢＰ１が低い位置にくるように形成されている。このように外周部に近いボンディングパッドＢＰ１を低く形成することにより、図１９に示すように、低ループのワイヤ９ａが高ループのワイヤ９ｂに包含されるようになり、ワイヤ９ａとワイヤ９ｂの接触を防止することができる。例えば、外周部に近いボンディングパッドを相対的に高く形成することも可能であるが、このような構成の場合、外周部から離れた位置にあるボンディングパッドは低くなっている。このボンディングパッドにワイヤを接続すると、ワイヤは外周部に近い位置にある高いボンディングパッドおよびこれに接続するワイヤを超えるような高いループ形状にしなくてはならない。すなわち、低い位置にあるボンディングパッドに接続するワイヤを高くしなければならない一方、高い位置にあるボンディングパッドに接続するワイヤを低くしなければならない。このような構成では、低い位置にあるボンディングパッドに接続するワイヤと高い位置にあるボンディングパッドに接続するワイヤとが接触してしまう可能性が高まる。

これに対し、本実施の形態１では、図１９に示すように、外周部に近いボンディングパッドＢＰ１を低くし、このボンディングパッドＢＰ１に低ループ形状のワイヤ９ａを接続している。そして、外周部から離れたボンディングパッドＢＰ２を高くし、このボンディングパッドＢＰ２に高ループ形状のワイヤ９ｂを接続している。このため、ワイヤ９ａ、９ｂ同士の接触を避けることができ、ワイヤボンディングの信頼性向上を図ることができる。

次に、図２０に示すように、ワイヤボンディング工程を実施した後、半導体チップ１を搭載した配線基板７の主面を樹脂（レジン）１０で封止（モールド）する。この樹脂１０による封止は、半導体チップ１を保護するために行なわれる。そして、配線基板７の裏面に、はんだバンプ１１を形成した後、配線基板７を個片化することにより、本実施の形態１における半導体装置を製造することができる。なお、本実施の形態１では、パッケージ形態としてＢＧＡ（Ball Grid Array）を用いて説明したが、これに限らず、例えば、はんだバンプ１１を形成しないＬＧＡ（Land Grid Array）についても適用することができる。さらには、ワイヤを用いて半導体チップとリードフレームを接続するリードフレーム品にも適用することができる。このように本実施の形態１によれば、ワイヤを用いて半導体チップと基板とを接続する半導体装置に幅広く適用することができる。

本実施の形態１では、図１１に示したように、配線１Ｌ上に形成された層間絶縁膜５をエッチングにより除去してボンディングパッドＢＰ１の形成領域を確保しているが、以下に示すようにボンディングパッドＢＰ１の形成領域を露出することも可能である。つまり、図２１に示すように、配線１Ｌ上全体に層間絶縁膜５を形成するのではなく、配線１Ｌ上に選択的に層間絶縁膜５を形成し、エッチングすることなしにボンディングパッドＢＰ１の形成領域を確保することもできる。つまり、配線１Ｌ上のボンディングパッドＢＰ１形成領域には、層間絶縁膜５を形成しないようにすることも可能である。

次に、本実施の形態１の第１変形例について説明する。図２２は、本実施の形態１の第１変形例における半導体装置を示した平面図である。本第１変形例を示した図２２の特徴点は、配線基板７に形成されている端子８ａ、８ｂを千鳥配置にした点にある。すなわち、図２２に示すように、配線基板７の中央部には半導体チップ１が搭載され、配線基板７の周辺部には端子８ａ、８ｂが形成されている。この端子８ａ、８ｂは、配線基板７の辺に沿って２列に配置されている。端子８ａが半導体チップ１に近い内側に１列で形成され、端子８ｂが半導体チップ１から遠い外側に１列に形成されており、これら端子８ａ、８ｂにより千鳥配置が形成されている。また、図示は省略するが、配線基板７の半導体チップ１が搭載される主面および反対側の裏面は絶縁膜で覆われている。更に端子８ａ、８ｂは絶縁膜の一部に形成した開口部から露出している。

このように構成することにより、配線基板７に形成する端子８ａ、８ｂの面積を縮小化することができる。さらに、半導体チップ１に形成されたボンディングパッドＢＰ１と端子８ａを接続し、ボンディングパッドＢＰ２と端子８ｂを接続することにより、ワイヤボンディングの信頼性向上を図ることができる。この理由について説明する。図２３は、図２２のＡ−Ａ線で切断した断面を示す断面図である。図２３に示すように、低い位置に形成されたボンディングパッドＢＰ１は、半導体チップ１に近い位置に形成されている端子８ａに接続される。一方、高い位置に形成されたボンディングパッドＢＰ２は、半導体チップ１から遠い位置に形成されている端子８ｂに接続される。このようにすることで、図２３に示すようにワイヤ９ａがワイヤ９ｂの内部に包含されるようになる。つまり、図１９に示す場合に比べて、さらにワイヤ９ａがワイヤ９ｂに包含されることになる。このため、ワイヤ９ａとワイヤ９ｂの接触をさらに低減することができ、ワイヤボンディングの信頼性を向上することができる。なお、第１変形例においても、端子８ａ、８ｂを千鳥配置にした以外の構成は、実施の形態１と同様である。したがって、実施の形態１と同様に、ボンディングパッドＢＰ１とボンディングパッドＢＰ２の間に段差を設けることによるボンディングパッドの高密度化も実現できる。このため、半導体チップ１の小型化を推進することができる。さらに、ボンディングパッドＢＰ１、ＢＰ２のそれぞれに接続されている配線１Ｌ、２Ｌの幅をボンディングパッドＢＰ１、ＢＰ２の幅以上にすることができるので、配線１Ｌ、２Ｌの電気抵抗を低減することができる。

次に、本実施の形態１における第２変形例について説明する。図２４は、第２変形例における半導体チップ１の構造を示した平面図である。図２４において、半導体チップ１の辺に沿ってボンディングパッドＢＰ１が形成されており、このボンディングパッドＢＰ１に沿ってボンディングパッドＢＰ２が形成されている。そして、実施の形態１と同様に半導体チップ１の中央部に回路素子形成領域２が存在する。ボンディングパッドＢＰ１とボンディングパッドＢＰ２との間には段差３があり、ボンディングパッドＢＰ２の位置に比べてボンディングパッドＢＰ１の位置が低くなっている。本第２変形例の特徴の１つは、ボンディングパッドＢＰ１とボンディングパッドＢＰ２により千鳥配置が形成されている点である。

実施の形態１では、ボンディングパッドＢＰ１とボンディングパッドＢＰ２の間に段差を設けて、ボンディングパッドＢＰ１とボンディングパッドＢＰ２の形成位置を平面的に接触する位置にまで近づける構成をしている。この構成によれば、ボンディングパッドＢＰ１とボンディングパッドＢＰ２を平面的な距離がほぼゼロになるまで近づけることができるので、ボンディングパッドＢＰ１、ＢＰ２の高密度化を図ることができる。しかし、実施の形態１では、段差を設けてボンディングパッドＢＰ１とボンディングパッドＢＰ２との距離を近づけることはなされているが、複数のボンディングパッドＢＰ１同士、あるいは複数のボンディングパッドＢＰ２同士の間隔については言及していなかった。つまり、例えば、隣接するボンディングパッドＢＰ２間には、スペースが設けられ、このスペースを介してボンディングパッドＢＰ２が配置されていた。隣接するボンディングパッドＢＰ２の配置パターンと隣接するボンディングパッドＢＰ１の配置パターンは、同じであり、２列に順序よく配列された構造をしていた。

そこで、本第２変形例では、ボンディングパッドＢＰ１とボンディングパッドＢＰ２との間に段差を設けるとともに、実施の形態１を改良して半導体チップ１の辺方向におけるボンディングパッドの高密度化を実現する構成をとっている。具体的に、半導体チップ１の辺方向におけるボンディングパッドの高密度化を実現するため、ボンディングパッドＢＰ１とボンディングパッドＢＰ２の辺方向の配置を千鳥形状にしている。このようにボンディングパッドＢＰ１とボンディングパッドＢＰ２により千鳥配置を形成することにより、半導体チップ１の辺方向におけるボンディングパッドＢＰ１、ＢＰ２の高密度化を図ることができる。つまり、本第２変形例では、ボンディングパッドＢＰ１とボンディングパッドＢＰ２の間に段差３を設けるとともに、ボンディングパッドＢＰ１とボンディングパッドＢＰ２の配置を千鳥配置とすることに特徴がある。このように構成することにより、本第２変形例によれば、半導体チップ１の辺方向におけるボンディングパッドの高密度化を考慮しているので、実施の形態１の構造に比べて、さらに半導体チップ１の小型化を推進することができる。

図２５は、ボンディングパッドＢＰ１、ＢＰ２の形成領域を拡大した平面図である。図２５に示すように、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とは、平面的な距離がほぼゼロになる程度に近接して配置されているとともに、ボンディングパッドＢＰ１とボンディングパッドＢＰ２により、千鳥配置が形成されていることがわかる。図２５において、ボンディングパッドＢＰ１には、配線１Ｌが接続され、ボンディングパッドＢＰ２には配線２Ｌが接続されている。配線１Ｌと配線２Ｌとは立体的に形成され、異なる平面上に形成されているので、図２５に示すように重なっていても実際には接触はしていない。また、隣接するボンディングパッドＢＰ２に接続している配線２Ｌは、同一平面上に形成されているので、配線２Ｌ同士の間にはスペースが設けられている。しかし、ボンディングパッドＢＰ１とボンディングパッドＢＰ２が千鳥状に配置されているため、ボンディングパッドの高密度化を図ることができる。配線１Ｌおよび配線２Ｌの幅は、実施の形態１と同様に、ボンディングパッドＢＰ１、ＢＰ２の幅以上となっているので、配線１Ｌ、２Ｌの電気抵抗を低減することができる。

図２６は、半導体チップ１の側面から見たボンディングパッドＢＰ１、ＢＰ２の配置位置を模式的に示した図である。また、図２７は、ボンディングパッドＢＰ１、ＢＰ２の形成位置を斜めから見た斜視図である。図２６および図２７に示すように、ボンディングパッドＢＰ１とボンディングパッドＢＰ２の間に段差があり、ボンディングパッドＢＰ１の配置位置がボンディングパッドＢＰ２の配置位置よりも低くなっていることがわかる。

図２８は、１つのボンディングパッドＢＰ１と１つのボンディングパッドＢＰ２の配置位置を示した平面図であり、図２９は図２８のＡ−Ａ線で切断した断面を示す断面図である。図２９に示すように、Ａ−Ａ線で切断した断面においては、段差を有するボンディングパッドＢＰ１とボンディングパッドＢＰ２が形成されていることがわかる。図２９は実施の形態１を説明した図７と実質的に同様である。

なお、第１変形例と第２変形例を組み合わせるように構成することもできる。つまり、ボンディングパッドＢＰ１、ＢＰ２により千鳥配置を形成するとともに、端子８ａ、８ｂも千鳥配置とすることもできる。

（実施の形態２）
前記実施の形態１では、半導体チップ１の辺に沿って配置された２列のボンディングパッドＢＰ１、ＢＰ２の間に段差を設ける例について説明した。本実施の形態２では、半導体チップの辺に沿って１列に配置されたボンディングパッドにおいて、隣接するボンディングパッド間に段差を設ける例について説明する。

図３０は、本実施の形態２における半導体チップ１を示した平面図である。図３０に示すように、半導体チップ１の中央部には、回路素子形成領域２があり、周辺部には、ボンディングパッドＢＰ３、ＢＰ４が配置されている。ボンディングパッドＢＰ３、ＢＰ４は、半導体チップ１の辺に沿って１列に配置されており、ボンディングパッドＢＰ３、ＢＰ４にはそれぞれ配線３Ｌ、４Ｌが接続されている。隣接するボンディングパッドＢＰ３とボンディングパッドＢＰ４には段差が設けられており、この点が本発明の特徴の１つである。

前記実施の形態１では、半導体チップ１の辺に沿って２列にボンディングパッドＢＰ１とボンディングパッドＢＰ２が形成されている。そして、ボンディングパッドＢＰ１とボンディングパッドＢＰ２との間に段差を設けることにより、ボンディングパッドＢＰ１とボンディングパッドＢＰ２との距離を平面的にほぼゼロにすることができる。すなわち、前記実施の形態１では、２列に配置されたボンディングパッドＢＰ１、ＢＰ２の間の平面的な距離を縮小することにより、ボンディングパッドを高密度に配置するものである。このような前記実施の形態１では、ボンディングパッドＢＰ１とボンディングパッドＢＰ２間の距離を縮小することに着目しているが、同じ列に配置されるボンディングパッドＢＰ２同士の距離を縮小することについては考慮されていない。第２変形例では、この点に着目して、ボンディングパッドＢＰ１とボンディングパッドＢＰ２とを千鳥配置にしている。しかし、ボンディングパッドＢＰ２同士は同一平面上に形成されるので、所定の間隔を空ける必要がある。このため、ボンディングパッドＢＰ２同士の縮小化には限界がある。

そこで、本実施の形態２では、１列に配列されたボンディングパッドＢＰ３、ＢＰ４に着目して、隣接するボンディングパッドＢＰ３とボンディングパッドＢＰ４との間に段差を設けている。これにより、隣接するボンディングパッドＢＰ３、ＢＰ４は立体的に配置されることになるので、隣接するボンディングパッドＢＰ３、ＢＰ４を平面的に接触する位置に配置しても接触することはない。つまり、隣接するボンディングパッドＢＰ３とボンディングパッドＢＰ４との距離を平面的にほぼゼロにすることができるので、半導体チップ１の辺方向の集積度を向上させることができる。つまり、前記実施の形態１では、２列に配置されたボンディングパッドＢＰ１、ＢＰ２間の距離を最小にする観点からなされた技術的思想であるのに対し、本実施の形態２は、半導体チップ１の辺方向に１列に配置されたボンディングパッドにおいて、隣接するボンディングパッドＢＰ３、ＢＰ４の距離を最小にする観点からなされた技術的思想である。

図３１は、ボンディングパッドＢＰ３、ＢＰ４の形成領域を拡大した平面図である。図３１に示すように、ボンディングパッドＢＰ３、ＢＰ４が１列に配置されており、それぞれのボンディングパッドＢＰ３、ＢＰ４には配線３Ｌ、４Ｌが電気的に接続されている。本実施の形態２では、隣接するボンディングパッドＢＰ３とボンディングパッドＢＰ４が接するように配置されている。しかし、実際には、隣接するボンディングパッドＢＰ３とボンディングパッドＢＰ４の間には段差があるため、平面的な距離をほぼゼロにしても接触することはない。したがって、図３１に示すように、隣接するボンディングパッドＢＰ３とボンディングパッドＢＰ４との平面的な距離をほぼゼロにすることができるので、ボンディングパッドＢＰ３、ＢＰ４の高密度化を図ることができる。このため、半導体チップ１の小型化を推進することができる。

ボンディングパッドＢＰ３に接続する配線３ＬとボンディングパッドＢＰ４に接続する配線４Ｌの間にもスペースが設けられていないが、これは、配線３Ｌと配線４Ｌの間にも段差が設けられているからである。配線３Ｌ、４Ｌの幅は、ボンディングパッドＢＰ３、ＢＰ４の幅以上となっており、前記実施の形態１と同様に、電気抵抗を低減することができる。

図３２は、半導体チップ１の側面からボンディングパッドＢＰ３、ＢＰ４の配置位置を見た模式図であり、図３３は、ボンディングパッドＢＰ３、ＢＰ４の配置位置を斜めから見た斜視図である。図３２および図３３に示すように、隣接するボンディングパッドＢＰ３とボンディングパッドＢＰ４の間には段差が設けられていることがわかる。そして、ボンディングパッドＢＰ４の配置位置は、ボンディングパッドＢＰ３の配置位置より低く形成されていることがわかる。

図３４は、図３１のＡ−Ａ線で切断した断面を示す断面図であり、図３５は、図３１のＢ−Ｂ線で切断した断面を示す断面図である。図３４および図３５に示すように、ボンディングパッド形成領域にボンディングパッドＢＰ３、ＢＰ４が形成されていることがわかる。そして、ボンディングパッドＢＰ４に接続されている配線４ＬがＩ／Ｏバッファ回路形成領域まで延在し、Ｉ／Ｏバッファ回路形成領域で配線層４と接続される。同様に、ボンディングパッドＢＰ３に接続されている配線３ＬもＩ／Ｏバッファ回路形成領域まで延在し、配線層４と接続される。

本実施の形態２における半導体チップは上記のように構成されており、以下に半導体チップを搭載した半導体装置の製造方法について、図面を参照しながら説明する。

まず、図３６に示すように、例えば、半導体ウェハに形成された酸化シリコン膜よりなる層間絶縁膜４ａ上に配線４Ｌを形成する。層間絶縁膜４ａは、例えばＣＶＤ法を使用して形成することができる。また、配線４Ｌは、層間絶縁膜４ａ上に例えばアルミニウム膜よりなる金属膜を例えばスパッタリング法で形成し、その後、フォトリソグラフィ技術およびエッチング技術を使用して、金属膜をパターニングすることにより形成することができる。

続いて、図３７に示すように、配線４Ｌを形成した層間絶縁膜４ａ上に層間絶縁膜５を形成し、この層間絶縁膜５上に配線３Ｌを形成する。層間絶縁膜５は、例えば酸化シリコン膜からなり、例えばＣＶＤ法を使用して形成することができる。また、配線３Ｌは、配線４Ｌと同様に、例えばアルミニウム膜よりなる金属膜を例えばスパッタリング法で形成し、その後、フォトリソグラフィ技術およびエッチング技術を使用して、金属膜をパターニングすることにより形成することができる。

次に、図３８に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜５の一部を除去することにより、層間絶縁膜５の下層に形成されている配線４Ｌの一部を露出させる。その後、表面保護膜を形成した後、表面保護膜をパターニングすることにより、図３３に示すようなボンディングパッドＢＰ３、ＢＰ４を形成する。このようにして、半導体ウェハのチップ領域の辺に沿って１列に配置されたボンディングパッドＢＰ３、ＢＰ４を形成し、さらに隣接するボンディングパッドＢＰ３、ＢＰ４に段差を設けることができる。

続いて、半導体ウェハをダイシングすることにより個々の半導体チップ１に個片化する。図３９は、個片化した半導体チップ１を示す平面図である。図３９に示すように、半導体チップ１の辺に沿って１列にボンディングパッドが形成されており、隣接するボンディングパッドＢＰ３とボンディングパッドＢＰ４の間には段差３が形成されている。

次に、図４０に示すように、半導体チップ１を配線基板７に搭載する。半導体チップ１は、例えば導電性接着剤などを用いて配線基板７の中央部に搭載される。配線基板７の外周部には、配線基板７の辺に沿って１列に配置された端子８ａ、８ｂが形成されている。

また、図示は省略するが、配線基板７の半導体チップ１が搭載される主面および反対側の裏面は絶縁膜で覆われている。更に端子８ａ、８ｂは絶縁膜の一部に形成した開口部から露出している。

続いて、図４１に示すように、半導体チップ１に形成されたボンディングパッドＢＰ４と配線基板７に形成された端子８ａをワイヤ９ａで接続する。つまり、段差によって低い位置に設けられたボンディングパッドＢＰ４と端子８ａをワイヤ９ａで接続する。図４１のＡ−Ａ線で切断した断面を図４２に示す。図４２に示すように、ボンディングパッドＢＰ４と端子８ａが低ループ形状のワイヤ９ａで接続されていることがわかる。

次に、図４３に示すように、半導体チップ１に形成されたボンディングパッドＢＰ３と配線基板７に形成された端子８ｂとをワイヤ９ｂで接続する。図４３のＡ−Ａ線で切断した断面を図４４に示す。図４４に示すように、ボンディングパッドＢＰ３と端子８ｂが、高ループ形状のワイヤ９ｂで接続されていることがわかる。このように本実施の形態２では、まず始めに段差によって低い位置に形成されたボンディングパッドＢＰ４と端子８ａとを低ループ形状のワイヤ９ａで接続する。その後、段差によって高い位置に形成されたボンディングパッドＢＰ３と端子８ｂとを高ループ形状のワイヤ９ｂで接続する。この点が本発明の特徴の１つである。このように低ループ形状のワイヤ９ａによるワイヤボンディングを行なった後、高ループ形状のワイヤ９ｂによるワイヤボンディングを行なうことで、ワイヤ９ａ、９ｂ間の接触を防止することができる。つまり、本実施の形態２によるワイヤボンディング工程によれば、ワイヤボンディングの信頼性向上を図ることができる。

続いて、ワイヤボンディング工程を終了した後、図４５に示すように、半導体チップ１を樹脂１０によって封止する。そして、配線基板７の裏面に、はんだバンプ１１を形成した後、配線基板７を個片化することにより、本実施の形態２における半導体装置を形成することができる。

次に、実施の形態２の変形例について説明する。図４６は、本変形例におけるボンディングパッドの配置位置を示した平面図である。図４６に示すように、ボンディングパッドが１列に配置され、隣接するボンディングパッドＢＰ３とボンディングパッドＢＰ４との間には段差が設けられている。このため、ボンディングパッドＢＰ３とボンディングパッドＢＰ４は、平面的な距離がほぼゼロになるまで密着することができる。したがって、本変形例においても、実施の形態２と同様にボンディングパッドＢＰ３、ＢＰ４の高密度化を図ることができ、半導体チップ１の小型化を推進することができる。

ボンディングパッドＢＰ４には、ボンディングパッドＢＰ４の幅よりも大きい幅の配線４Ｌが接続され、ボンディングパッドＢＰ３には、ボンディングパッドＢＰ３の幅と同程度の配線３Ｌが接続されている。図４６においては、配線４Ｌと配線３Ｌが互いに接触してしまうように見えるが、配線４Ｌと配線３Ｌとは異なる平面上に形成されているため、接触することはない。

図４７は、半導体チップ１の側面からボンディングパッドＢＰ３、ＢＰ４を見た模式図であり、図４８は、ボンディングパッドＢＰ３、ＢＰ４を斜めから見た斜視図である。図４７および図４８に示すように、ボンディングパッドＢＰ３とボンディングパッドＢＰ４との間には段差があり、ボンディングパッドＢＰ４には、ボンディングパッドＢＰ４の幅よりも大きい幅の配線４Ｌが形成されている。このような幅の配線４Ｌを形成する点に本発明の特徴の１つがある。ボンディングパッドＢＰ３とボンディングパッドＢＰ４の間に段差を設けることにより、異なる平面にボンディングパッドＢＰ３とボンディングパッドＢＰ４とを形成したので、ボンディングパッドＢＰ４の幅よりも大きい配線４Ｌを形成することができる。この配線４Ｌによれば、さらに電気抵抗を低減することができる。例えば、電気抵抗を低減させたい配線をボンディングパッドの幅よりも大きい幅の配線にすることによって電気抵抗の低減を容易に図ることができる。なお、本変形例では、配線４Ｌだけを幅の大きい配線としているが、上層に形成される配線３Ｌについても幅をボンディングパッドＢＰ３の幅よりも大きくしてもよい。

図４９は、図４６のＡ−Ａ線で切断した断面図であり、図５０は、図４６のＢ−Ｂ線で切断した断面図である。図４９に示すように、ボンディングパッド形成領域にボンディングパッドＢＰ４が形成されており、このボンディングパッドＢＰ４に接続する配線４ＬがＩ／Ｏバッファ回路形成領域にまで延在している。そして、Ｉ／Ｏバッファ回路形成領域において、配線層４と電気的に接続される。同様に、図５０に示すように、ボンディングパッド形成領域にボンディングパッドＢＰ３が形成されており、このボンディングパッドＢＰ３に接続する配線３ＬがＩ／Ｏバッファ回路形成領域にまで延在している。そして、Ｉ／Ｏバッファ回路形成領域において、配線層４と電気的に接続される。なお、図５０においては、配線３Ｌの下層に配線４Ｌが形成されていることがわかる。これは、配線４Ｌの幅がボンディングパッドＢＰ４の幅よりも充分に大きくなっているため、ボンディングパッドＢＰ３の直下まで配線４Ｌが形成されているためである。

（実施の形態３）
本実施の形態３では、前記実施の形態１の構造と前記実施の形態２の構造とを組み合わせて、さらに半導体チップの小型化を推進する例について説明する。

図５１は、本実施の形態３における半導体チップ１を示した平面図である。図５１において、四角形状をした半導体チップ１の中央部には、回路素子形成領域２が設けられている。そして、半導体チップ１の外周部には、複数のボンディングパッドが半導体チップ１の辺に沿って配置されている。具体的には、半導体チップ１の辺に沿って２列のボンディングパッドが形成されており、半導体チップ１の辺に近い側の列は、ボンディングパッドＢＰ５およびボンディングパッドＢＰ６より形成されている。ボンディングパッドＢＰ５とボンディングパッドＢＰ６は互いに隣接するボンディングパッドを示している。同様に、半導体チップ１の辺から遠い側の列は、ボンディングパッドＢＰ７およびボンディングパッドＢＰ８より形成されている。ボンディングパッドＢＰ７とボンディングパッドＢＰ８は互いに隣接するボンディングパッドを示している。

ボンディングパッドＢＰ５〜ＢＰ８のそれぞれには、配線５Ｌ〜８Ｌが接続されており、この配線５Ｌ〜８Ｌは回路素子形成領域２へ延在している。

前記実施の形態１と同様に、半導体チップ１の辺に沿って配置された２列のボンディングパッドの間には段差が設けられている。さらに、前記実施の形態２と同様に、２列を構成するそれぞれの列に配置されているボンディングパッドにおいて、隣接するボンディングパッドＢＰ５、ＢＰ６間あるいはボンディングパッドＢＰ７、ＢＰ８間にも段差が設けられている。このように、段差を設けることが本発明の特徴の１つである。これらの段差を設けることにより、２列のボンディングパッド間および１列を構成するボンディングパッドのうち隣接するボンディングパッド間の平面的な距離をほぼゼロにすることができる。したがって、２列のボンディングパッド間にだけ段差を設ける前記実施の形態１や隣接するボンディングパッド間にだけ段差を設ける前記実施の形態２に比べて、さらなるボンディングパッドの高密度化を図ることができ、半導体チップ１の小型化を推進することができる。

図５２は、半導体チップ１に形成されたボンディングパッドＢＰ５〜ＢＰ８の配置位置を示した拡大図である。図５２に示すように、１列目にボンディングパッドＢＰ５、ＢＰ６が形成されており、２列目にボンディングパッドＢＰ７、ＢＰ８が形成されている。そして、１列目に形成されているボンディングパッドＢＰ５と２列目に形成されているボンディングパッドＢＰ７は、平面的に接触する距離まで近づけられているが、段差が設けられているため、接触することはない。同様に、１列目に形成されているボンディングパッドＢＰ６と２列目に形成されているボンディングパッドＢＰ８も、平面的に接触する距離まで近づけられているが、段差が設けられているため、接触することはない。さらに、１列目の中で隣接するボンディングパッドＢＰ５とボンディングパッドＢＰ６の間にも段差が設けられており、平面的な距離がほぼゼロになるまで近づけられている。同様に、２列目の中で隣接するボンディングパッドＢＰ７とボンディングパッドＢＰ８の間にも段差が設けられており、平面的な距離がほぼゼロになるまで近づけて配置されている。

これらのボンディングパッドＢＰ５〜ＢＰ８のそれぞれには配線５Ｌ〜８Ｌが電気的に接続されている。これらの配線５Ｌ〜８Ｌの幅は、ボンディングパッドＢＰ５〜ＢＰ８の幅以上となっている。したがって、本実施の形態３によっても、配線５Ｌ〜８Ｌの電気抵抗を低減することができる。

図５３は、ボンディングパッドＢＰ５〜ＢＰ８の配置位置を半導体チップ１の側面から見た模式図であり、図５４は、ボンディングパッドＢＰ５〜ＢＰ８を斜めから見た斜視図である。図５３および図５４に示すように、ボンディングパッドＢＰ５〜ＢＰ８の間には段差が設けられており、ボンディングパッドＢＰ５〜ＢＰ８が異なる高さに形成されていることがわかる。具体的に、ボンディングパッドＢＰ６が最も低い位置に形成されており、次に、ボンディングパッドＢＰ６と同じ列に属し、ボンディングパッドＢＰ６に隣接するボンディングパッドＢＰ５が２番目に低い位置に形成されている。そして、２列目に形成されているボンディングパッドＢＰ８が３番目に低い位置に形成されている。さらに、ボンディングパッドＢＰ８と同じ２列目に属し、ボンディングパッドＢＰ８に隣接するボンディングパッドＢＰ７が最も高い位置に形成されている。このように、本実施の形態３では、半導体チップ１の辺に近い１列目のボンディングパッドＢＰ５、ＢＰ６が半導体チップ１の辺から遠い２列目のボンディングパッドＢＰ７、ＢＰ８より低い位置に形成されていることがわかる。

図５５は、図５２のＡ−Ａ線で切断した断面を示す断面図であり、図５６は、図５２のＢ−Ｂ線で切断した断面を示す断面図である。図５５および図５６に示すように、ボンディングパッドＢＰ５〜ＢＰ８は互いに異なる高さに形成されており、ボンディングパッド形成領域に形成されていることがわかる。そして、ボンディングパッドＢＰ５〜ＢＰ８にはそれぞれ配線５Ｌ〜８Ｌが接続されており、これらの配線５Ｌ〜８Ｌはボンディングパッド形成領域からＩ／Ｏバッファ回路形成領域に延在している。配線５Ｌ〜８Ｌは、Ｉ／Ｏバッファ回路形成領域において、配線層４を構成する配線と接続され、この配線を介してＭＩＳＦＥＴなどの回路素子と電気的に接続されている。図５５に示すように、配線６Ｌ上には層間絶縁膜１５、１６を介して配線８Ｌが形成され、この配線８Ｌ上には、層間絶縁膜１７および表面保護膜１８が形成されている。同様に、図５６に示すように、配線層４上には層間絶縁膜１５が形成されており、この層間絶縁膜１５上に配線５Ｌが形成されている。配線５Ｌ上には、層間絶縁膜１６、１７を介して配線７Ｌが形成され、配線７Ｌ上に表面保護膜１８が形成されている。

本実施の形態３における半導体チップ１は上記のように構成されており、次に、半導体チップ１を搭載した半導体装置の製造方法について簡単に説明する。

例えば、図５４に示すように、ボンディングパッドＢＰ５〜ＢＰ８の間に段差を形成するには、２列に配置されたボンディングパッド間と同じ列に配置された隣接するボンディングパッド間に段差を設ける必要がある。このような段差を設けるには、例えば、前記実施の形態１に示したようなエッチング技術を用いて２列に配置されたボンディングパッド間に段差を形成し、前記実施の形態２に示したようなエッチング技術を用いて同じ列に属し、隣接するボンディングパッド間に段差を形成することができる。つまり、前記実施の形態１および前記実施の形態２に示したエッチング技術を組み合わせることにより、本実施の形態３に示す段差を形成することができる。

続いて、半導体ウェハをダイシングして、個々の半導体チップに個片化する。そして、配線基板に半導体チップを搭載した後、図５４に示すようなボンディングパッドＢＰ５〜ＢＰ８と配線基板の端子とをワイヤボンディングする。このワイヤボンディング工程を実施する際、図５４に示すように、１列目のボンディングパッドＢＰ５、ＢＰ６が２列目のボンディングパッドＢＰ７、ＢＰ８に比べて低くなっている。すなわち、半導体チップの外周部に近い側の１列目のボンディングパッドＢＰ５、ＢＰ６が外周部から遠い側の２列目のボンディングパッドＢＰ７、ＢＰ８に比べて低くなっているので、ワイヤボンディングしやすくなっている。ワイヤボンディング工程では、図５４に示すように、最も低い位置に配置されているボンディングパッドＢＰ６と端子がワイヤで接続される。次に、２番目に低いボンディングパッドＢＰ５と端子がワイヤで接続され、その後、３番目に低いボンディングパッドＢＰ８と端子がワイヤで接続される。そして、最後に最も高い位置に形成されているボンディングパッドＢＰ７と端子がワイヤで接続される。このように、本実施の形態３では、形成位置が低いボンディングパッドから順次ワイヤで接続するため、ワイヤ同士の接触を低減することができる。したがって、ボンディングパッドＢＰ５〜ＢＰ８に段差を設けたとしても、ワイヤによる接続信頼性を向上させることができる。

ワイヤボンディング工程を実施した後は、半導体チップを樹脂で封止し、配線基板の裏面に、はんだバンプを形成する。そして、配線基板を個片化することにより、本実施の形態３における半導体装置を製造することができる。

次に、本実施の形態３の変形例について説明する。本変形例は、実施の形態３と同じように、２列に配置されたボンディングパッド間および同じ列に属し、隣接するボンディング間に段差を設けている。さらに、本変形例では、２列に配置されたボンディングパッドの配置を千鳥状に配置している。このように２列に配置されたボンディングパッドを千鳥状に配置することにより、実施の形態３に比べてさらにボンディングパッドの高密度化を図ることができ、半導体チップの縮小化を推進することができる。

図５７は、本変形例における半導体チップ１を示した平面図である。図５７において、半導体チップ１の中央部には、回路素子形成領域２が配置されており、半導体チップ１の外周部には、半導体チップ１の辺に沿って２列にボンディングパッドが形成されている。外周部に近い１列目のボンディングパッドは、ボンディングパッドＢＰ５とボンディングパッドＢＰ６から構成され、外周部から遠い２列目のボンディングパッドは、ボンディングパッドＢＰ７とボンディングパッドＢＰ８から構成されている。ボンディングパッドＢＰ５〜ＢＰ８は、それぞれ配線５Ｌ〜８Ｌに接続されている。

１列目のボンディングパッドと２列目のボンディングパッド間には、段差３が設けられ、さらに、１列目に配置された隣接するボンディングパッドＢＰ５、ＢＰ６間にも段差が設けられ、２列目に配置された隣接するボンディングパッドＢＰ７、ＢＰ８間にも段差が設けられている。ここまでの構成は実施の形態３と同様であるので、実施の形態３と同様の効果を得ることができる。しかし、本変形例では、さらに、ボンディングパッドＢＰ５〜ＢＰ８を千鳥状に配置している。このため、ボンディングパッドＢＰ５〜ＢＰ８を千鳥状に配置していない実施の形態３に比べて、本変形例では、ボンディングパッドＢＰ５〜ＢＰ８の配置密度をさらに向上させることができる。

図５８は、半導体チップ１に形成されたボンディングパッドＢＰ５〜ＢＰ８の配置位置を拡大した平面図である。図５８に示すように、ボンディングパッドＢＰ５〜ＢＰ８は平面的に接するように配置されているが、ボンディングパッドＢＰ５〜ＢＰ８間には段差が設けられているので、接触することはない。さらに、ボンディングパッドＢＰ５〜ＢＰ８により千鳥配置が形成されていることがわかる。ボンディングパッドＢＰ５〜ＢＰ８には、それぞれ配線５Ｌ〜８Ｌが形成されている。これらの配線５Ｌ〜８Ｌの幅は、ボンディングパッドＢＰ５〜ＢＰ８の幅以上になっているので、配線５Ｌ〜８Ｌの電気抵抗を低減することができる。

図５９は、ボンディングパッドＢＰ５〜ＢＰ８の配置位置を側面から見た模式図を示しており、図６０は、ボンディングパッドＢＰ５〜ＢＰ８を斜めから見た斜視図である。図５９および図６０に示すように、ボンディングパッドＢＰ５〜ＢＰ８間には、段差があるとともに、ボンディングパッドＢＰ５〜ＢＰ８の配置位置が半ピッチずれて千鳥配置になっていることがわかる。

図６１は、図５８のＢ−Ｂ線で切断した断面を示しており、図６２は、図５８のＤ−Ｄ船で切断した断面を示している。なお、図５８のＡ−Ａ線で切断した断面は図５５と同様であり、図５８のＣ−Ｃ線で切断した断面は図５６と同様である。これらの図から、ボンディングパッドＢＰ５〜ＢＰ８は、ボンディングパッド形成領域の異なる高さ位置に形成されていることがわかる。ボンディングパッドＢＰ５〜ＢＰ８には、配線５Ｌ〜８Ｌが接続されており、配線５Ｌ〜８Ｌはボンディングパッド形成領域からＩ／Ｏバッファ回路形成領域に延在している。そして、配線５Ｌ〜８Ｌは配線層４に形成されている配線に接続される。このように構成された本変形例によれば、ボンディングパッドＢＰ５〜ＢＰ８を千鳥配置にしたので、さらなる半導体チップ１の小型化を実現することができる。

なお、実施の形態３では、ボンディングパッドＢＰ５〜ＢＰ８を２列に配置した例について説明したが、これに限らず、例えば、半導体チップの辺に沿って３列以上にボンディングパッドを配置する例にも適用することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

本発明者らが検討した図であって、半導体チップに形成されるボンディングパッドを千鳥状に配置した例を示すものである。 本発明の実施の形態１における半導体チップを示す平面図である。 ボンディングパッドの配置位置を拡大して示す平面図である。 ボンディングパッドの配置位置を側面から見た模式図である。 ボンディングパッドを斜めから見た斜視図である。 ボンディングパッドの配置位置を拡大して示す平面図である。 図６のＡ−Ａ線で切断した断面を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 実施の形態１における半導体チップを示す平面図である。 図１４に続く半導体装置の製造工程を示す平面図である。 図１５に続く半導体装置の製造工程を示す平面図である。 図１６のＡ−Ａ線で切断した断面を示す断面図である。 図１６に続く半導体装置の製造工程を示す平面図である。 図１８のＡ−Ａ線で切断した断面を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 半導体装置の製造工程を示す断面図である。 実施の形態１の第１変形例における半導体装置を示す平面図である。 図２２のＡ−Ａ線で切断した断面を示す断面図である。 実施の形態１の第２変形例における半導体チップを示す平面図である。 ボンディングパッドの配置位置を拡大して示す平面図である。 ボンディングパッドの配置位置を側面から見た模式図である。 ボンディングパッドを斜めから見た斜視図である。 ボンディングパッドの配置位置を拡大して示す平面図である。 図２８のＡ−Ａ線で切断した断面を示す断面図である。 実施の形態２における半導体チップを示す平面図である。 ボンディングパッドの配置位置を拡大して示す平面図である。 ボンディングパッドの配置位置を側面から見た模式図である。 ボンディングパッドを斜めから見た斜視図である。 図３１のＡ−Ａ線で切断した断面を示す断面図である。 図３１のＢ−Ｂ線で切断した断面を示す断面図である。 実施の形態２における半導体装置の製造工程を示す斜視図である。 図３６に続く半導体装置の製造工程を示す斜視図である。 図３７に続く半導体装置の製造工程を示す斜視図である。 実施の形態２における半導体チップを示す平面図である。 実施の形態２における半導体装置の製造工程を示す平面図である。 図４０に続く半導体装置の製造工程を示す平面図である。 図４１のＡ−Ａ線で切断した断面を示す断面図である。 図４１に続く半導体装置の製造工程を示す平面図である。 図４３のＡ−Ａ線で切断した断面を示す断面図である。 図４３に続く半導体装置の製造工程を示す断面図である。 ボンディングパッドの配置位置を拡大して示す平面図である。 ボンディングパッドの配置位置を側面から見た模式図である。 ボンディングパッドを斜めから見た斜視図である。 図４６のＡ−Ａ線で切断した断面を示す断面図である。 図４６のＢ−Ｂ線で切断した断面を示す断面図である。 実施の形態３における半導体チップを示す平面図である。 ボンディングパッドの配置位置を拡大して示す平面図である。 ボンディングパッドの配置位置を側面から見た模式図である。 ボンディングパッドを斜めから見た斜視図である。 図５２のＡ−Ａ線で切断した断面を示す断面図である。 図５２のＢ−Ｂ線で切断した断面を示す断面図である。 実施の形態３の変形例における半導体チップを示す平面図である。 ボンディングパッドの配置位置を拡大して示す平面図である。 ボンディングパッドの配置位置を側面から見た模式図である。 ボンディングパッドを斜めから見た斜視図である。 図５８のＢ−Ｂ線で切断した断面を示す断面図である。 図５８のＤ−Ｄ線で切断した断面を示す断面図である。

符号の説明

１ 半導体チップ
１Ｓ 半導体基板
２ 回路素子形成領域
３ 段差
４ 配線層
４ａ 層間絶縁膜
５ 層間絶縁膜
６ 表面保護膜
７ 配線基板
８ａ 端子
８ｂ 端子
９ａ ワイヤ
９ｂ ワイヤ
１０ 樹脂
１１ はんだバンプ
１５ 層間絶縁膜
１６ 層間絶縁膜
１７ 層間絶縁膜
１８ 表面保護膜
１Ｌ 配線
２Ｌ 配線
３Ｌ 配線
４Ｌ 配線
５Ｌ 配線
６Ｌ 配線
７Ｌ 配線
８Ｌ 配線
ＢＰ１ ボンディングパッド
ＢＰ２ ボンディングパッド
ＢＰ３ ボンディングパッド
ＢＰ４ ボンディングパッド
ＢＰ５ ボンディングパッド
ＢＰ６ ボンディングパッド
ＢＰ７ ボンディングパッド
ＢＰ８ ボンディングパッド

Claims (18)

1. 四角形状をした半導体チップを備え、
   前記半導体チップには、
   （ａ）前記半導体チップの一辺に沿って１列に配置された複数の第１パッドと、
   （ｂ）前記複数の第１パッドのそれぞれに接続する第１配線と、
   （ｃ）前記複数の第１パッドに沿って１列に配置された複数の第２パッドと、
   （ｄ）前記複数の第２パッドのそれぞれに接続する第２配線とが形成され、
   前記複数の第１パッドと前記複数の第２パッドとの間には段差が設けられており、かつ、前記第１配線の幅は、前記複数の第１パッドのそれぞれの幅以上であり、前記第２配線の幅は、前記複数の第２パッドのそれぞれの幅以上であることを特徴とする半導体装置。
2. 前記複数の第１パッドと前記半導体チップの前記一辺との距離は、前記複数の第２パッドと前記半導体チップの前記一辺との距離よりも小さいことを特徴とする請求項１記載の半導体装置。
3. 前記複数の第１パッドの形成位置が前記複数の第２パッドの形成位置に比べて低くなるように前記段差が設けられていることを特徴とする請求項１記載の半導体装置。
4. 前記複数の第１パッドと前記複数の第２パッドにより千鳥配置が形成されていることを特徴とする請求項１記載の半導体装置。
5. さらに、隣接する前記複数の第１パッド間にも段差が設けられており、隣接する前記複数の第２パッド間にも段差が設けられていることを特徴とする請求項１記載の半導体装置。
6. （ａ）半導体ウェハ上のチップ領域の一辺に沿って、１列に配置された複数の第１パッドを形成する工程と、
   （ｂ）前記複数の第１パッドに沿って、１列に配置された複数の第２パッドを形成する工程とを備え、
   前記複数の第１パッドと前記複数の第２パッドとの間に段差を設けることを特徴とする半導体装置の製造方法。
7. 前記複数の第１パッドと前記チップ領域の前記一辺との距離は、前記複数の第２パッドと前記チップ領域の前記一辺との距離よりも小さいことを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記複数の第１パッドの形成位置が前記複数の第２パッドの形成位置に比べて低くなるように前記段差を設けることを特徴とする請求項７記載の半導体装置の製造方法。
9. さらに、
   （ｃ）前記半導体ウェハを切断して、前記複数の第１パッドおよび前記複数の第２パッドを形成した半導体チップを取得する工程と、
   （ｄ）前記半導体チップを搭載する基板に配置された複数の第１端子と前記複数の第１パッドとを第１ワイヤで接続する工程と、
   （ｅ）前記（ｄ）工程後、前記半導体チップを搭載する前記基板に配置された複数の第２端子と前記複数の第２パッドとを第２ワイヤで接続する工程とを備えることを特徴とする請求項８記載の半導体装置の製造方法。
10. 前記複数の第１パッドのそれぞれに接続されている配線の幅を、前記複数の第１パッドのそれぞれの幅以上にすることを特徴とする請求項６記載の半導体装置の製造方法。
11. 前記複数の第２パッドのそれぞれに接続されている配線の幅を、前記複数の第２パッドのそれぞれの幅以上にすることを特徴とする請求項６記載の半導体装置の製造方法。
12. 前記第２ワイヤは前記第１ワイヤよりも高いループ形状をしていることを特徴とする請求項９記載の半導体装置の製造方法。
13. 前記複数の第１パッドと前記複数の第２パッドにより千鳥配置を形成することを特徴とする請求項６記載の半導体装置の製造方法。
14. 前記複数の第１端子と前記複数の第２端子により千鳥配置を形成することを特徴とする請求項９記載の半導体装置の製造方法。
15. さらに、隣接する前記複数の第１パッド間にも段差を設け、隣接する前記複数の第２パッド間にも段差を設けることを特徴とする請求項６記載の半導体装置の製造方法。
16. （ａ）半導体ウェハのチップ領域の一辺に沿って１列に配置され、かつ、隣接するパッド間に段差が設けられた複数のパッドを形成する工程と、
    （ｂ）前記半導体ウェハを切断して、前記複数のパッドを形成した半導体チップを取得する工程と、
    （ｃ）前記半導体チップに設けられた前記複数のパッドのうち相対的に低い位置に形成されたパッドと、前記半導体チップを搭載する基板に配置された複数の第１端子とを第１ワイヤで接続する工程と、
    （ｄ）前記（ｃ）工程後、前記半導体チップに設けられた前記複数のパッドのうち相対的に高い位置に形成されたパッドと、前記半導体チップを搭載する基板に配置された複数の第２端子とを第２ワイヤで接続する工程とを備え、
    前記第２ワイヤは前記第１ワイヤよりも高いループ形状をしていることを特徴とする半導体装置の製造方法。
17. 前記複数のパッドのそれぞれに接続されている配線の幅を、前記複数のパッドのそれぞれの幅以上にすることを特徴とする請求項１６記載の半導体装置の製造方法。
18. 前記複数の第１端子と前記複数の第２端子により千鳥配置を形成することを特徴とする請求項１６記載の半導体装置の製造方法。

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