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JP2002141513A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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JP2002141513A
JP2002141513A JP2000338572A JP2000338572A JP2002141513A JP 2002141513 A JP2002141513 A JP 2002141513A JP 2000338572 A JP2000338572 A JP 2000338572A JP 2000338572 A JP2000338572 A JP 2000338572A JP 2002141513 A JP2002141513 A JP 2002141513A
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insulating film
semiconductor device
impurity
region
forming
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Hideomi Suzawa
英臣 須沢
Akira Tsunoda
朗 角田
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Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 オフ電流値が十分低い画素ＴＦＴ（ｎチャネ
ル型ＴＦＴ）の構造を得ることを課題とする。 【解決手段】 不純物領域１０２、１０３において、一
導電型を付与する不純物元素の濃度分布に濃度勾配を持
たせ、チャネル形成領域１０１側で濃度が小さく、半導
体層端部側で濃度が大きくする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。
【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。
【０００３】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。薄膜トランジス
タは、トップゲート型ＴＦＴとボトムゲート型ＴＦＴと
がある。
【０００４】ボトムゲート型ＴＦＴはトップゲート型Ｔ
ＦＴと比べ基板から半導体層への不純物拡散の影響が少
ないので信頼性が高い。また、ゲート電極とオーバーラ
ップするのが一般的な構造である。
【０００５】これらのＴＦＴで形成した大面積集積回路
を有する半導体装置の開発が進んでいる。
【０００６】アクティブマトリクス型液晶表示装置、Ｅ
Ｌ表示装置、および密着型イメージセンサはその代表例
として知られている。特に、結晶質シリコン膜（典型的
にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポ
リシリコンＴＦＴと記す）は電界効果移動度が高いこと
から、いろいろな機能を備えた回路を形成することも可
能である。
【０００７】例えば、アクティブマトリクス型液晶表示
装置には、機能ブロックごとに画像表示を行う画素回路
や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レ
ベルシフタ回路、バッファ回路、サンプリング回路など
の画素回路を制御するための駆動回路が一枚の基板上に
形成される。
【０００８】アクティブマトリクス型液晶表示装置の画
素回路には、数十から数百万個の各画素にＴＦＴ（画素
ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画
素電極が設けられている。液晶を挟んだ対向基板側には
対向電極が設けられており、液晶を誘電体とした一種の
コンデンサを形成している。そして、各画素に印加する
電圧をＴＦＴのスイッチング機能により制御して、この
コンデンサへの電荷を制御することで液晶を駆動し、透
過光量を制御して画像を表示する仕組みになっている。
【０００９】画素ＴＦＴはｎチャネル型ＴＦＴから成
り、スイッチング素子として液晶に電圧を印加して駆動
させるものである。液晶は交流で駆動させるので、フレ
ーム反転駆動と呼ばれる方式が多く採用されている。こ
の方式では消費電力を低く抑えるために、画素ＴＦＴに
要求される特性はオフ電流値（ＴＦＴがオフ動作時に流
れるドレイン電流）を十分低くすることが重要である。
【００１０】
【発明が解決しようとする課題】本発明はこのような問
題点を解決するための技術であり、ＴＦＴを用いて作製
するアクティブマトリクス型の液晶表示装置に代表され
る電気光学装置ならびに半導体装置において、半導体装
置の動作特性を向上させ、かつ、低消費電力化を図るこ
とを目的としている。
【００１１】特に、本発明は、オフ電流値が十分低く、
且つオフ電流値に対するオン電流値の比が大きい画素Ｔ
ＦＴ（ｎチャネル型ＴＦＴ）の構造を得ることを目的と
している。
【００１２】
【課題を解決するための手段】図１（Ａ）に示すように
本発明は、不純物領域１０２において、チャネル形成領
域からの距離（チャネル長方向における距離）が増大す
るとともに、一導電型を付与する不純物元素の濃度が増
大するような濃度勾配を有する領域１０２ａを持たせる
ことを特徴とする。
【００１３】即ち、チャネル長方向においてゲート電極
１０５の端部から半導体層の周縁部（チャネル長方向で
切断した断面における周縁部）に向かって離れるにつれ
て不純物元素（リン）の濃度が徐々に増大する不純物領
域を備えたことを特徴としている。従って、この不純物
領域は、チャネル形成領域側で電気抵抗が大きく、半導
体層の周縁部側で電気抵抗が小さくなっている。
【００１４】また、本発明においては、連続的に増大す
る不純物領域であるため、明確な境界はなく、本明細書
中では、不純物領域１０２のうち、不純物濃度が１×１
０20/cm3以上の領域をドレイン領域１０２ｂと呼ぶ。
【００１５】また、上述では、ドレイン側について説明
したが、ソース側においても同様とすることが好まし
い。ソース側の不純物領域において、チャネル形成領域
からの距離が増大するとともに、一導電型を付与する不
純物元素の濃度が増大するような濃度勾配を有する領域
１０３ａを形成する。また、本明細書中では、ソース側
の不純物領域のうち、不純物濃度が１×１０20/cm3以上
の領域をソース領域１０３ｂと呼ぶ。
【００１６】本発明は、このような濃度勾配を有する領
域１０２ａ、１０３ａを意図的に形成することによっ
て、オフ電流値が非常に低く、オフ電流値に対するオン
電流値の比が高いＴＦＴを実現することを特徴としてい
る。ただし、ゲート電極１０５はゲート絶縁膜１０４を
介してチャネル形成領域１０１及び不純物領域１０２ａ
と重なる。なお、図１（Ａ）において、１００は絶縁表
面を有する基板、１０６は層間絶縁膜、１０７はソース
電極、１０８はドレイン電極である。また、図７に示し
たようにゲート電極が不純物領域と重ならない構造とし
てもよい。
【００１７】また、従来のＴＦＴ構造は、図１３に示す
ように、明確な濃度差による境界が存在しており、チャ
ネル形成領域１と、低濃度不純物領域２と、高濃度不純
物領域３とで階段状に濃度が異なっていた。即ち、不連
続な濃度分布を示していた。加えて、各領域における濃
度は、ほぼ一定であった。従って、従来では、高濃度不
純物領域３と低濃度不純物領域２との境界における濃度
差や、低濃度不純物領域２とチャネル形成領域１との境
界における濃度差が比較的大きいため、強い電界集中が
それぞれの境界付近に生じていた。
【００１８】オフ電流はバンド間のトンネリングなど量
子力学的な効果で流れるため、主として電界に影響され
ると考えられる。従って、境界で生じていた電界集中が
ＴＦＴのオフ電流値を増大させる原因となっていた。特
に、従来のＴＦＴ構造においてチャネル形成領域と低濃
度不純物領域との境界における大きな濃度差により強い
電界が集中して問題となっていた。
【００１９】一方、本発明は、連続的に濃度が増大する
不純物領域を設けることにより明確な境界をなくして、
境界部近傍に発生する電界集中を緩和させることによっ
てオフ電流値の低いＴＦＴ構造を得ることができる。
【００２０】本発明においては、図１（Ａ）に示すよう
に、半導体層における不純物元素の濃度差による境界が
完全になくなるような濃度勾配を不純物領域１０２（１
×１０15／ｃｍ3〜１×１０21／ｃｍ3の範囲）で形成す
ることが最も望ましいが、チャネル形成領域１０１と該
チャネル形成領域近傍の不純物領域１０２ａの濃度差を
小さくすることでも本発明の効果は得られる。また、不
純物領域１０２ｂと該不純物領域近傍の不純物領域１０
２ａとの境界における濃度差を小さくすることでも本発
明の効果は得られる。
【００２１】また、図１（Ｂ）は、ＴＦＴ構造を図１
（Ａ）とし、チャネル長Ｌ＝６μｍ、チャネル幅Ｗ＝４
μｍ、ゲート絶縁膜１０４の膜厚＝１１５ｎｍ、ポリシ
リコン層の膜厚＝４５ｎｍ、不純物濃度（Ｐ濃度）１×
１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する
領域１０２ａ（幅１．５μｍ）、不純物濃度（Ｐ濃度）
１×１０19／ｃｍ3の不純物領域１０２ｂ、チャネル形
成領域１０１のキャリア濃度（Ｂ濃度）＝２×１０16／
ｃｍ3とした場合のシミュレーション結果である。この
シミュレーション結果は、縦軸を半導体層表面の電界強
度Ｅ（Ｖ／ｃｍ）、横軸をチャネル形成領域からの距離
（μｍ）としており、図１（Ｂ）中の実線で示したもの
が本発明の不純物領域への電界集中の様子を示してい
る。
【００２２】また、従来例として、ＴＦＴの半導体層に
おける濃度分布を図１３に示した分布とした低濃度不純
物領域２への電界集中の様子を図１（Ｂ）中の点線で示
した。
【００２３】図１（Ｂ）に示したように、本発明は少な
くとも不純物濃度（Ｐ濃度）１×１０17〜１×１０18／
ｃｍ3の範囲で濃度勾配を有する不純物領域を備えたこ
とによって、従来よりも半導体層表面の電界強度を緩や
かにすることができた。従って、本発明により、半導体
層全域にわたって強い電界集中が発生せず、オフ電流値
の低いＴＦＴを得ることができる。
【００２４】本明細書で開示する発明の構成は、絶縁表
面上に形成されたゲート電極と、ゲート電極上に形成さ
れた絶縁膜と、該絶縁膜上に形成された半導体層とを含
むＴＦＴを備えた半導体装置であって、前記半導体層
は、前記ゲート電極と重なるチャネル形成領域と、該チ
ャネル形成領域に接して形成された不純物領域とを有
し、前記不純物領域は、前記チャネル形成領域からの距
離が増大するとともに不純物濃度が増加する濃度分布を
備えたことを特徴とする半導体装置である。
【００２５】また、上記構成において、半導体に一導電
型を付与する不純物元素は、リン（Ｐ）または砒素（Ａ
ｓ）であり、ｎチャネル型ＴＦＴが得られる。このｎチ
ャネル型ＴＦＴは、オフ電流が小さいので画素部のＴＦ
Ｔに適している。
【００２６】また、上記構成において、前記不純物領域
は、前記チャネル形成領域からの距離が増大するととも
に不純物濃度が連続的に増加する濃度分布を備えたこと
を特徴としている。また、前記不純物領域は、チャネル
長方向に濃度分布の濃度勾配を有する領域を少なくとも
含むことを特徴としている。
【００２７】また、上記構成において、前記チャネル形
成領域上に接して第１絶縁膜と、該第１絶縁膜上に第２
絶縁膜とを有し、前記第１絶縁膜はテーパ−部を備えた
ことを特徴としている。
【００２８】また、上記構成において、前記第１絶縁膜
のテーパ−部は、前記不純物領域のうち、濃度勾配を有
する領域と重なっていることを特徴としている。
【００２９】また、上記構成において、前記第２絶縁膜
は、前記チャネル形成領域と重なっていることを特徴と
している。
【００３０】また、上記構成において、前記不純物領域
は、前記ゲート電極と重なった光製としてもよいし、前
記ゲート電極と重ならない構成としてもよい。
【００３１】また、上記構成において、第１絶縁膜と第
２絶縁膜はエッチングレートの異なる材料を適宜選択す
ればよく、例えば、第１絶縁膜を窒化珪素膜とし、第２
絶縁膜を酸化珪素膜とすればよい。
【００３２】また、上記構成において、前記不純物濃度
は、半導体に一導電型を付与する不純物元素の濃度であ
ることを特徴としている。
【００３３】また、図１において、不純物領域は、前記
チャネル形成領域からの距離が増大するとともに不純物
濃度が増加しており、その濃度分布を正規分布で示した
が、特に限定されず、その濃度分布は指数分布であって
もよいし、傾きを有する直線であってもよいし、それら
を組み合わせたものであってもよい。
【００３４】従来では、パターニングしたレジストマス
クを用いて不純物元素のドーピングを行ったり、配線を
マスクとして自己整合的に不純物元素のドーピングを行
っていたため、図１３に示したような階段状の濃度分布
が形成されており、上記本発明の構成、即ち濃度勾配を
有する不純物領域を得ることはできなかった。また、本
発明は上記構造を得るための作製方法も特徴としてい
る。
【００３５】上記構造を実現する作製方法に関する発明
の構成は、絶縁表面上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に半導体層を形成する工程と、前記半
導体層上に絶縁膜を形成する工程と、該絶縁膜をエッチ
ングして前記半導体層上にテーパ−部を有する絶縁層を
形成する工程と、前記テーパ−部を通過させて前記半導
体層に一導電型を付与する不純物元素を添加し、前記テ
ーパ−部の端部に向かって不純物濃度が増加する不純物
領域を形成する工程と、を有する半導体装置の作製方法
である。
【００３６】従来ではフォトマスクを用いて形成したレ
ジストマスクを用いて不純物元素のドーピングを行い、
ＬＤＤ領域、ソース領域、及びドレイン領域を形成して
いた。上記作製方法の構成においては、導電層からなる
テーパ−部を通過させてドーピングを行い、濃度勾配を
有する不純物領域を形成することを特徴としている。
【００３７】また、上記構成において、前記テーパ−部
を通過させて前記半導体層に一導電型を付与する不純物
元素を添加し、前記テーパ−部の端部に向かって不純物
濃度が増加する不純物領域は、少なくとも不純物濃度
（Ｐ濃度）１×１０17〜１×１０18／ｃｍ3の範囲で濃
度勾配を有することを特徴とする。なお、本発明におい
ては、図１（Ａ）に示すように、半導体層における不純
物元素の濃度差による境界が完全になくなるような濃度
勾配を不純物領域１０２（１×１０15／ｃｍ3〜１×１
０21／ｃｍ3の範囲）で形成することが最も望ましい
が、チャネル形成領域１０１と該チャネル形成領域近傍
の不純物領域１０２ａの濃度差を小さくすることでも本
発明の効果は得られる。また、不純物領域１０２ｂと該
不純物領域近傍の不純物領域１０２ａとの境界における
濃度差を小さくすることでも本発明の効果は得られる。
【００３８】また、駆動回路と画素部とを同一基板上に
形成することも可能である。
【００３９】また、上記構造を実現する作製方法に関す
る他の発明の構成は、絶縁表面上にゲート電極を形成す
る工程と、前記ゲート電極上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に半導体層を形成する工程
と、前記半導体層上に第１絶縁膜を形成する工程と、前
記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第
２絶縁膜上にレジストマスクを形成する工程と、前記第
２絶縁膜を選択的にエッチングしてチャネル形成領域と
なる部分を覆う第２絶縁層を形成し、前記第１絶縁膜を
選択的にエッチングして前記半導体層上にテーパ−部を
有する第２絶縁層を形成する工程と、前記レジストマス
クをマスクとして前記半導体層に一導電型を付与する不
純物元素を添加する工程と、前記レジストマスクを除去
した後、前記テーパ−部を通過させて前記半導体層に一
導電型を付与する不純物元素を添加し、前記テーパ−部
の端部に向かって不純物濃度が増加する不純物領域を形
成する工程と、を有する半導体装置の作製方法である。
【００４０】また、上記作製方法の構成において、前記
レジストマスクを形成する工程は、前記基板の裏面側か
らの露光により前記ゲート電極をマスクとして形成する
ことを特徴としている。
【００４１】また、上記作製方法の構成において、前記
テーパ−部を有する第２絶縁層を形成する工程における
エッチングは、スピン方式やディップ方式等のウエット
エッチングであることを特徴としている。
【００４２】また、前記テーパ−部を有する第２絶縁層
を形成する工程におけるエッチングは、工程数が削減で
きるため一度のエッチングで形成することが好ましい
が、複数回のエッチングにより形成してもよい。また、
第２絶縁層をドライエッチングにより形成してもよい。
また、第２絶縁層をウエットエッチングとドライエッチ
ングを組み合わせて形成してもよい。
【００４３】
【発明の実施の形態】本願発明の実施形態について、以
下に図１を用いて説明する。
【００４４】ここでは、第１の絶縁層１０８のテーパー
部を利用して、前記チャネル形成領域側から前記不純物
領域側に向かって不純物濃度（Ｐ濃度）が連続的に増加
する不純物領域１０２を形成する例を示す。
【００４５】まず、透光性を有する基板上に、第１のマ
スクを用いてゲート配線（ゲート電極１０５を含む）
と、ゲート配線を覆う絶縁膜と、結晶質半導体膜からな
る半導体膜と、窒化珪素膜からなる第１絶縁膜と、酸化
珪素膜からなる第２絶縁膜とを形成する。
【００４６】次いで、基板の裏面側からの露光によりゲ
ート配線をマスクとしてレジストマスクを形成する。こ
こでは工程数低減のため裏面露光技術を用いたが、通常
のフォトリソグラフィ技術を用いてもよい。通常のフォ
トリソグラフィ技術を用いる場合は、基板を透光性を有
する基板に限らず、金属基板やシリコン、ゲルマニウ
ム、ガリウム・砒素などの半導体基板の表面に絶縁膜を
形成し、これを基板を用いてもよい。
【００４７】次いで、レジストマスクを用いてエッチン
グを行い、テーパ−部を有する絶縁層を形成する。ここ
では、ディップ方式のウエットエッチングを行い、商品
名：ＬＡＬ５００（フッ化水素アンモニウム（ＮＨ4Ｈ
Ｆ2）を７．１３％と、フッ化アンモニウム（ＮＨ4Ｆ）
を１５．４％含む混合溶液）を用いる。このエッチング
により、レジストマスクより狭いパターンの第２絶縁層
１０７を形成し、さらに裾状に広がるテーパ−部を有す
る第１絶縁層１０６も同時に形成する。
【００４８】次いで、レジストマスクをそのままの状態
で半導体膜にｎ型を付与する不純物元素を添加するドー
ピング工程を行ない、不純物領域（ｎ+ 領域）を形成す
る。半導体材料に対してｎ型を付与する不純物元素とし
ては、１５族に属する不純物元素、例えばＰ、Ａｓ、Ｓ
ｂ、Ｎ、Ｂｉ等を用いることができる。
【００４９】次いで、レジストマスクを除去し、第２絶
縁層をマスクとしてｎ型を付与する不純物元素を添加す
る２回目のドーピング工程を行なう。この２回目のドー
ピング工程において、第１絶縁層１０６のテーパー部を
通過させて半導体層に不純物元素が添加され、第１絶縁
層の直下には実質的に真性な結晶質半導体領域（以下、
チャネル形成領域１０１）が残る。なお、本明細書中で
実質的に真性とは、シリコンのフェルミレベルを変化さ
せうる量の不純物元素を含まない領域、即ち、しきい値
制御が可能な濃度範囲でＮ型またはＰ型を付与する不純
物を含む領域、または意図的に逆導電型不純物を添加す
ることにより導電型を相殺させた領域を示す。
【００５０】また、この２回目のドーピング工程の際、
第１絶縁層のテーパー部を通過させることによって、チ
ャネル形成領域からの距離（チャネル長方向）が増大す
るとともに不純物濃度が増加する濃度分布を備えた不純
物領域１０２ａ、１０３ａを形成する。なお、実際には
チャネル形成領域１０１と不純物領域１０２ａ、１０３
ａとの明確な境界はない。
【００５１】この後、半導体膜に添加された不純物元素
の活性化を行う。この活性化によって、不純物領域に含
まれた不純物元素が拡散するため、より滑らかなカーブ
を描く濃度勾配が形成されて各領域間の境界がなくな
る。次いで、第２のマスクを用いて半導体膜を所望の形
状にパターニングして半導体層を形成する。次いで、半
導体層を覆う層間絶縁膜１０８を形成した後、第３のマ
スクを用いてコンタクトホールを形成し、第４のマスク
を用いて電極１０９、１１０を形成する。
【００５２】こうして、フォトマスク４枚で、図１
（Ａ）に示す構造のボトムゲート型ＴＦＴを形成するこ
とができる。
【００５３】また、本発明は不純物領域に図１に示すよ
うな濃度勾配を有していればよく、図１に示したチャネ
ルストップ型のボトムゲートＴＦＴ構造に限定されない
ことは言うまでもない。例えば、本発明はチャネルエッ
チ型のボトムゲートＴＦＴ構造にも適用できる。
【００５４】図１では、ゲート電極１０５と不純物領域
１０２、１０３とが重なる構造を示したが、図７に示し
たようにゲート電極と不純物領域とが重ならない構造と
してもよい。
【００５５】また、ここではテーパー部を有する絶縁層
を利用して濃度勾配を有する不純物領域を形成した例を
示したが、金属層を用いてもよい。その場合には半導体
膜上に絶縁膜を形成し、その上に金属層、例えば第１金
属層としてＴａＮ、第２金属層としてＷを用いた積層構
造を用いてＩＣＰエッチング法によりテーパー部を形成
すればよい。また、テーパー部を有する金属層を利用し
たドーピング処理後には、その金属層を除去することが
好ましい。
【００５６】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。
【００５７】
【実施例】［実施例１］ここでは、基板上にＴＦＴ（ｎ
チャネル型ＴＦＴ）を作製する方法について図２を用い
て説明する。
【００５８】まず、本実施例ではコーニング社の＃７０
５９ガラスや＃１７３７ガラスなどに代表されるバリウ
ムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス
などのガラスからなる基板２００を用いる。基板２００
としては、透光性を有する基板であれば限定されず、石
英基板や処理温度に耐えうる耐熱性を有するプラスチッ
ク基板を用いてもよい。
【００５９】次いで、基板２００上に下地絶縁膜（図示
しない）を形成する。下地絶縁膜としては、酸化シリコ
ン膜、窒化シリコン膜または酸化窒化シリコン膜などの
絶縁膜から成る下地膜を形成する。なお、基板から半導
体層への汚染の問題がなければ下地絶縁膜を形成しなく
てもよい。
【００６０】次いで、下地絶縁膜上に単層構造または積
層構造を有するゲート配線（ゲート電極２０１含む）を
形成する。ゲート配線の形成手段としては熱ＣＶＤ法、
プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ
法等を用いて１０〜１０００ｎｍ、好ましくは３０〜３
００ｎｍの膜厚範囲の導電膜を形成した後、公知のパタ
ーニング技術（第１のマスク）で形成する。また、ゲー
ト配線の材料としては、導電性材料または半導体材料を
主成分とする材料、例えばＴａ（タンタル）、Ｍｏ（モ
リブデン）、Ｔｉ（チタン）、Ｗ（タングステン）、ク
ロム（Ｃｒ）等の高融点金属材料、これら金属材料とシ
リコンとの化合物であるシリサイド、Ｎ型又はＰ型の導
電性を有するポリシリコン等の材料、低抵抗金属材料Ｃ
ｕ（銅）、Ａｌ（アルミニウム）等を主成分とする材料
層を少なくとも一層有する構造であれば特に限定される
ことなく用いることができる。なお、ゲート配線の下層
を低抵抗金属材料とし上層を高融点金属材料とした積層
構造が好ましく、例えばＡｌ（下層）とＴａ（上層）の
積層構造、Ａｌ（下層）とＷ（上層）の積層構造、Ａｌ
（下層）とＣｕ（上層）の積層構造が望ましい。また、
ゲート配線を保護するための陽極酸化膜または酸化膜を
形成する構成としてもよい。
【００６１】次いで、ゲート配線を覆うゲート絶縁膜２
０２を形成する。ゲート絶縁膜としては、酸化シリコン
膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎ
y ）、有機樹脂膜（ＢＣＢ（ベンゾシクロブテン）
膜）、またはこれらの積層膜等を１００〜４００ｎｍの
膜厚範囲で用いることができる。下地膜の形成手段とし
ては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、
蒸着法、スパッタ法、塗布法等の形成方法を用いること
ができる。
【００６２】次いで、非晶質半導体膜２０３を成膜す
る。（図２（Ａ））非晶質半導体膜２０３としては、シ
リコンを主成分とする非晶質シリコン膜または非晶質シ
リコンゲルマニウム膜またはを２０〜１００ｎｍ、より
好ましくは２０〜６０ｎｍの膜厚範囲で用いることがで
きる。非晶質半導体膜の形成手段としては熱ＣＶＤ法、
プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ
法等の形成方法を用いることができる。
【００６３】なお、上記ゲート絶縁膜２０２と非晶質半
導体膜２０３とを大気にさらすことなく連続成膜すれ
ば、不純物がゲート絶縁膜と非晶質半導体膜との界面に
混入しないため良好な界面特性を得ることができる。
【００６４】次いで、非晶質半導体膜２０３を公知の結
晶化処理（レーザー結晶化法、熱結晶化法、またはニッ
ケルなどの触媒を用いた熱結晶化法等）を行って結晶質
半導体膜を得る。
【００６５】次いで、結晶質半導体膜上に第１絶縁膜２
０４ａ、第２絶縁膜２０５ａを形成する。第１絶縁膜及
び第２絶縁膜としては、酸化シリコン膜、窒化シリコン
膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜
（ＢＣＢ膜）、またはこれらの積層膜等を用いればよ
い。ただし、第１絶縁膜は、後のエッチング処理におけ
るエッチングレートが第２絶縁膜と異なる材料を用い
る。また、後の工程で第１絶縁膜を通過させて半導体膜
にドーピング（第２のドーピング）を行うため、１０〜
１００ｎｍの範囲で用いる。また、第２絶縁膜は、後の
ドーピング（第２のドーピング）の際、チャネル形成領
域へのドーピングを防ぐ膜厚を有する第２絶縁層を形成
するため、１００〜４００ｎｍの膜厚範囲で用いる。本
実施例では、ＰＣＶＤ法を用いて膜厚２５ｎｍの窒化珪
素膜からなる第１絶縁膜２０４ａと、膜厚１００ｎｍの
酸化珪素膜からなる第２絶縁膜２０５ａを形成した。
【００６６】次いで、裏面露光技術を用い、ゲート電極
２０１をマスクとしてレジストからなるレジストマスク
２０６を形成する。（図２（Ｂ））
【００６７】次いで、エッチング処理を行いテーパー部
を有する絶縁層を形成する。本実施例ではエッチャント
としてＬＡＬ５００（２０℃）を用いて３５秒のエッチ
ング処理を行い、第１絶縁膜と第２絶縁膜を同時に選択
的に除去した。なお、窒化珪素膜は、酸化珪素膜のエッ
チングレートより小さい。このエッチング処理により図
２（Ｃ）に示すような第１絶縁層２０４ｂと第２絶縁層
２０５ｂを形成する。また、ここでのエッチング処理に
よって形成された裾状に広がるテーパー部を有する第１
絶縁層２０４ｂが、後のドーピング（第２のドーピン
グ）で形成される不純物領域の濃度分布に勾配を形成す
る役目を果たす。
【００６８】次いで、レジストマスク２０６をそのまま
マスクとして用い、第１のドーピングを行う。ドーピン
グ処理はイオンドープ法、若しくはイオン注入法で行え
ば良い。この第１のドーピングにより結晶質半導体膜に
不純物領域２０７が形成される。（図２（Ｄ））不純物
領域２０７には１×１０20〜１×１０21/cm3の濃度範囲
でｎ型を付与する不純物元素を添加する。
【００６９】次いで、レジストマスク２０６を除去した
後、第２のドーピングを行う。この第２のドーピングに
より、濃度分布に勾配を有する不純物領域２０８が形成
される。（図２（Ｅ））また、ドーピングされなかった
領域はチャネル形成領域２０９となる。不純物領域２０
８は、チャネル形成領域からチャネル長方向に距離が離
れるにつれて不純物濃度が増大する領域を含んでいる。
不純物領域２０８における不純物濃度は、第２のドーピ
ングにおける第１絶縁層２０４ｂのテーパー部の膜厚を
反映している。即ち、テーパー部は、チャネル形成領域
から離れるにつれて膜厚が連続的に薄くなっており、こ
のテーパー部を通過させて添加する不純物元素の濃度分
布（１×１０15〜１×１０21/cm3）は、チャネル形成領
域から離れるにつれて連続的に増大している。
【００７０】この後、半導体膜に添加された不純物元素
の活性化を行う。この活性化工程はファーネスアニール
炉を用いる熱アニール法で行う。なお、熱アニール法の
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することができる。この活
性化によって、不純物領域に含まれた不純物元素が拡散
するため、より滑らかなカーブを描く濃度勾配が形成さ
れて各領域間の境界がなくなる。また、半導体膜の結晶
化方法として結晶成長を助長する金属元素を用いた場
合、公知の方法によって、ゲッタリングを行うことが望
ましい。
【００７１】次いで、水素化を行った後、第２のマスク
を用いて半導体膜を所望の形状にパターニングして半導
体層を形成する。次いで、半導体層を覆う層間絶縁膜２
１２を形成した後、第３のマスクを用いて不純物領域２
１０、２１１に達するコンタクトホールを形成し、第４
のマスクを用いて電極２１３、２１４を形成する。この
層間絶縁膜２１２としては、プラズマＣＶＤ法またはス
パッタ法を用い、厚さを１０〜２００ｎｍとしてシリコ
ンを含む絶縁膜で形成する。また、これらの電極２１
３、２１４の材料は、ＡｌまたはＴｉを主成分とする
膜、またはそれらの積層膜等を用いる。
【００７２】こうして、フォトマスク４枚で、図２
（Ｆ）に示す構造のボトムゲート型ＴＦＴを形成するこ
とができた。また、本実施例により得られるＴＦＴ特性
は良好であり、特にオフ電流値が低減され、オフ電流値
に対するオン電流の比が高いものとすることができる。
【００７３】また、本実施例では第１絶縁層２０４ｂと
第２絶縁層２０５ｂを残した構造としたが、除去しても
よい。
【００７４】また、本実施例ではｎチャネル型ＴＦＴを
例に説明したが、これに代えてｎチャネル型ＴＦＴとｐ
チャネル型ＴＦＴとを組み合わせたＣＭＯＳ構造を単位
とした回路を同一基板上に形成することも可能である。
この場合にはｎ型を付与する不純物とｐ型を付与する不
純物を各ＴＦＴ毎に選択的にドーピングするため、最低
一枚のフォトマスクが必要となる。
【００７５】［実施例２］本実施例では実施例１により
得られるＴＦＴを用いてアクティブマトリクス基板を作
製し、さらに液晶モジュールを作製する例を以下に示
す。
【００７６】実施例１に従って、画素部には画素ＴＦＴ
としてｎチャネル型ＴＦＴを用い、駆動回路部にはｎチ
ャネル型ＴＦＴとｐチャネル型ＴＦＴとを用い、同一基
板上に形成した。
【００７７】図３（Ａ）に一画素を拡大した上面図を示
す。また、図３（Ｂ）は図３（Ａ）中の点線Ａ−Ａ’で
切断した場合の断面図を示す。
【００７８】画素部において、基板３０１上にゲート電
極３０２が形成され、その上に窒化珪素膜からなる第１
絶縁膜３０３ａ、酸化珪素膜からなる第２絶縁膜３０３
ｂが設けられている。また、第２絶縁膜上には、活性層
として第１絶縁層３００に覆われていない不純物領域３
０４〜３０６と、チャネル形成領域３０７、３０８と、
前記不純物領域とチャネル形成領域の間に第１絶縁層３
００に覆われた不純物領域３０９、３１０が形成され
る。この第１絶縁層３００に覆われた不純物領域３０
９、３１０は、濃度分布に勾配を有しており、チャネル
形成領域からの距離が増大するとともに不純物濃度が増
加する。また、チャネル形成領域３０７、３０８は第２
絶縁層３１１、３１２で保護される。第２絶縁層３１
１、３１２及び活性層を覆う第１の層間絶縁膜３１３に
コンタクトホールを形成した後、ｎ+ 領域３０４に接続
する配線３１４が形成され、不純物領域３０６に配線３
１５が接続され、さらにその上にパッシベーション膜３
１６が形成される。そして、その上に第２の層間絶縁膜
３１７が形成される。さらに、その上に第３の層間絶縁
膜３１８が形成され、ＩＴＯ、ＳｎＯ2等の透明導電膜
からなる画素電極３１９が配線３１５と接続される。ま
た、３２０は画素電極３１９と隣接する画素電極であ
る。また、本明細書では、画素電極を形成した段階の基
板をアクティブマトリクス基板と呼ぶ。
【００７９】本実施例では一例として透過型の例を示し
たが特に限定されない。例えば、画素電極の材料として
反射性を有する金属材料を用い、画素電極のパターニン
グの変更、または幾つかの工程の追加／削除を適宜行え
ば反射型の液晶モジュールを作製することが可能であ
る。
【００８０】なお、本実施例では、画素部の画素ＴＦＴ
のゲート配線をダブルゲート構造としているが、オフ電
流のバラツキを低減するために、トリプルゲート構造等
のマルチゲート構造としても構わない。また、開口率を
向上させるためにシングルゲート構造としてもよい。
【００８１】また、画素部の容量部は、第１絶縁膜及び
第２絶縁膜を誘電体として、容量配線３２１と、不純物
領域３０６とで形成されている。
【００８２】なお、図３で示した画素部はあくまで一例
に過ぎず、特に上記構成に限定されないことはいうまで
もない。
【００８３】また、図４に示す上面図は、画素部、駆動
回路、ＦＰＣ（フレキシブルプリント配線板：Flexible
Printed Circuit）を貼り付ける外部入力端子、外部入
力端子と各回路の入力部までを接続する配線４１０など
が形成されたアクティブマトリクス基板と、カラーフィ
ルタなどが設けられた対向基板４００とがシール材を介
して貼り合わされている。
【００８４】ゲート配線側駆動回路４０１ａと重なるよ
うに対向基板側に遮光層４０３ａが設けられ、ソース配
線側駆動回路４０１ｂと重なるように対向基板側に遮光
層４０３ｂが形成されている。また、画素部４１２上の
対向基板側に設けられたカラーフィルタ４０２は遮光層
と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色
層とが各画素に対応して設けられている。実際に表示す
る際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、
青色（Ｂ）の着色層の３色でカラー表示を形成するが、
これら各色の着色層の配列は任意なものとする。
【００８５】ここでは、カラー化を図るためにカラーフ
ィルタ４０２を対向基板に設けているが特に限定され
ず、アクティブマトリクス基板を作製する際、アクティ
ブマトリクス基板にカラーフィルタを形成してもよい。
【００８６】また、カラーフィルタにおいて隣り合う画
素の間には遮光層が設けられており、表示領域以外の箇
所を遮光している。また、ここでは、駆動回路を覆う領
域にも遮光層４０３ａ、４０３ｂを設けているが、駆動
回路を覆う領域は、後に液晶表示装置を電子機器の表示
部として組み込む際、カバーで覆うため、特に遮光層を
設けない構成としてもよい。また、アクティブマトリク
ス基板を作製する際、アクティブマトリクス基板に遮光
層を形成してもよい。
【００８７】また、上記遮光層を設けずに、対向基板と
対向電極の間に、カラーフィルタを構成する着色層を複
数層重ねた積層で遮光するように適宜配置し、表示領域
以外の箇所（各画素電極の間隙）や、駆動回路を遮光し
てもよい。
【００８８】また、外部入力端子にはベースフィルムと
配線から成るＦＰＣ４１１が異方性導電性樹脂で貼り合
わされている。さらに補強板で機械的強度を高めてい
る。
【００８９】以上のようにして作製される液晶モジュー
ルは各種電子機器の表示部として用いることができる。
【００９０】［実施例３］本実施例では、ＥＬ（Electr
o Luminescence）素子を備えた自発光表示装置を作製す
る例を図５に示す。
【００９１】図５（Ａ）は、ＥＬモジュールをを示す上
面図、図５（Ｂ）は図５（Ａ）をＡ−Ａ’で切断した断
面図である。絶縁表面を有する基板５００（例えば、ガ
ラス基板、結晶化ガラス基板、もしくはプラスチック基
板等）に、画素部５０２、ソース側駆動回路５０１、及
びゲート側駆動回路５０３を形成する。また、５１８は
シール材、点線で囲まれた５１９はＤＬＣ膜であり、画
素部および駆動回路部はシール材５１８で覆われ、その
シール材は保護膜５１９で覆われている。さらに、接着
材を用いてカバー材で封止されている。
【００９２】なお、５０８はソース側駆動回路５０１及
びゲート側駆動回路５０３に入力される信号を伝送する
ための配線であり、外部入力端子となるＦＰＣ（フレキ
シブルプリントサーキット）５０９からビデオ信号やク
ロック信号を受け取る。なお、ここではＦＰＣしか図示
されていないが、このＦＰＣにはプリント配線基盤（Ｐ
ＷＢ）が取り付けられていても良い。本明細書における
自発光装置には、自発光装置本体だけでなく、それにＦ
ＰＣもしくはＰＷＢが取り付けられた状態をも含むもの
とする。
【００９３】次に、断面構造について図５（Ｂ）を用い
て説明する。基板５００上に絶縁膜５１０が設けられ、
絶縁膜５１０の上方には画素部５０２、ゲート側駆動回
路５０３が形成されており、画素部５０２は電流制御用
ＴＦＴ７１１とそのドレインに電気的に接続された画素
電極５１２を含む複数の画素により形成される。また、
ゲート側駆動回路５０３はｎチャネル型ＴＦＴ７１３と
ｐチャネル型ＴＦＴ５１４とを組み合わせたＣＭＯＳ回
路を用いて形成される。
【００９４】これらのＴＦＴ（５１１、５１３、５１４
を含む）は、実施例１に従って作製すればよい。
【００９５】画素電極５１２はＥＬ素子の陽極として機
能する。また、画素電極５１２の両端にはバンク５１５
が形成され、画素電極５１２上にはＥＬ層５１６および
ＥＬ素子の陰極５１７が形成される。
【００９６】ＥＬ層５１６としては、発光層、電荷輸送
層または電荷注入層を自由に組み合わせてＥＬ層（発光
及びそのためのキャリアの移動を行わせるための層）を
形成すれば良い。例えば、低分子系有機ＥＬ材料や高分
子系有機ＥＬ材料を用いればよい。また、ＥＬ層として
一重項励起により発光（蛍光）する発光材料（シングレ
ット化合物）からなる薄膜、または三重項励起により発
光（リン光）する発光材料（トリプレット化合物）から
なる薄膜を用いることができる。特に三重項励起により
発光するトリプレット化合物は、約５Ｖの電圧を印加す
るだけで十分な輝度を得ることができるため好ましい。
また、電荷輸送層や電荷注入層として炭化珪素等の無機
材料を用いることも可能である。これらの有機ＥＬ材料
や無機材料は公知の材料を用いることができる。
【００９７】陰極５１７は全画素に共通の配線としても
機能し、接続配線５０８を経由してＦＰＣ５０９に電気
的に接続されている。さらに、画素部５０２及びゲート
側駆動回路５０３に含まれる素子は全て陰極５１７、シ
ール材５１８、及び保護膜５１９で覆われている。
【００９８】なお、シール材５１８としては、できるだ
け可視光に対して透明もしくは半透明な材料を用いるの
が好ましい。また、シール材５１８はできるだけ水分や
酸素を透過しない材料であることが望ましい。
【００９９】また、シール材５１８を用いて発光素子を
完全に覆った後、すくなくとも図５に示すようにＤＬＣ
膜等からなる保護膜５１９をシール材５１８の表面（露
呈面）に設けることが好ましい。また、基板の裏面を含
む全面に保護膜を設けてもよい。ここで、外部入力端子
（ＦＰＣ）が設けられる部分に保護膜が成膜されないよ
うに注意することが必要である。マスクを用いて保護膜
が成膜されないようにしてもよいし、ＣＶＤ装置でマス
キングテープとして用いるテフロン（登録商標）等のテ
ープで外部入力端子部分を覆うことで保護膜が成膜され
ないようにしてもよい。
【０１００】以上のような構造でＥＬ素子をシール材５
１８及び保護膜で封入することにより、ＥＬ素子を外部
から完全に遮断することができ、外部から水分や酸素等
のＥＬ層の酸化による劣化を促す物質が侵入することを
防ぐことができる。従って、信頼性の高い自発光装置を
得ることができる。
【０１０１】［実施例４］実施例１では不純物領域がゲ
ート電極と重なる例を示したが、本実施例では、不純物
領域がゲート電極と重ならない例を図６、図７を用いて
形成する。
【０１０２】まず、実施例１と同様にして基板６００上
にゲート配線（ゲート電極６０１を含む）を形成し、ゲ
ート電極を覆うゲート絶縁膜６０２、さらに半導体膜６
０３を形成する。（図６（Ａ））
【０１０３】次いで、第１絶縁膜６０４ａ、第２絶縁膜
６０５ａを積層形成する。
【０１０４】次いで、フォトリソグラフィ技術を用いて
レジストマスク６０６を形成する。（図６（Ｂ））この
レジストマスクはゲート電極の幅よりも広い幅を有して
いる。なお、ここではフォトマスクを用いてレジストマ
スクを形成したが、裏面露光技術によってレジストマス
ク６０６を形成してもよい。
【０１０５】次いで、エッチング処理を行いテーパー部
を有する絶縁層を形成する。本実施例ではエッチャント
としてＬＡＬ５００（２０℃）を用いて３５秒のエッチ
ング処理を行い、第１絶縁膜と第２絶縁膜を同時に選択
的に除去した。このエッチングにより第１絶縁層６０４
ｂと第２絶縁層６０５ｂを形成する。（図６（Ｃ））
【０１０６】次いで、レジストマスク６０６をそのまま
マスクとして用い、第１のドーピングを行う。ドーピン
グ処理はイオンドープ法、若しくはイオン注入法で行え
ば良い。この第１のドーピングにより結晶質半導体膜に
不純物領域６０７が形成される。（図６（Ｄ））不純物
領域６０７には１×１０20〜１×１０21/cm3の濃度範囲
でｎ型を付与する不純物元素を添加する。
【０１０７】次いで、レジストマスク６０６を除去した
後、第２のドーピングを行う。この第２のドーピングに
より、不純物領域６０８が形成される。（図６（Ｅ））
また、ドーピングされなかった領域はチャネル形成領域
６０９となる。不純物領域６０８は、チャネル形成領域
からチャネル長方向に距離が離れるにつれて不純物濃度
が増大する領域を含んでいる。不純物領域６０８におけ
る不純物濃度は、第２のドーピングにおける第１絶縁層
６０４ｂのテーパー部の膜厚を反映している。即ち、テ
ーパー部は、チャネル形成領域から離れるにつれて膜厚
が連続的に薄くなっており、このテーパー部を通過させ
て添加する不純物元素の濃度分布（１×１０15〜１×１
０21/cm3）は、チャネル形成領域から離れるにつれて連
続的に増大している。
【０１０８】この後、半導体膜に添加された不純物元素
の活性化を行う。この活性化工程はファーネスアニール
炉を用いる熱アニール法で行う。なお、熱アニール法の
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することができる。この活
性化によって、不純物領域に含まれた不純物元素が拡散
するため、より滑らかなカーブを描く濃度勾配が形成さ
れて各領域間の境界がなくなる。また、半導体膜の結晶
化方法として結晶成長を助長する金属元素を用いた場
合、公知の方法によって、ゲッタリングを行うことが望
ましい。
【０１０９】次いで、水素化を行った後、第３のマスク
を用いて半導体膜を所望の形状にパターニングして半導
体層を形成する。次いで、半導体層を覆う層間絶縁膜６
１２を形成した後、第４のマスクを用いて不純物領域６
１０、６１１に達するコンタクトホールを形成し、第５
のマスクを用いて電極６１３、６１４を形成する。この
層間絶縁膜６１２としては、プラズマＣＶＤ法またはス
パッタ法を用い、厚さを１０〜２００ｎｍとしてシリコ
ンを含む絶縁膜で形成する。また、これらの電極６１
３、６１４の材料は、ＡｌまたはＴｉを主成分とする
膜、またはそれらの積層膜等を用いる。
【０１１０】こうして、フォトマスク５枚で、図６
（Ｆ）に示す構造のボトムゲート型ＴＦＴを形成するこ
とができた。また、本実施例により得られるＴＦＴ特性
は良好であり、特にオフ電流値が低減され、オフ電流値
に対するオン電流の比が高いものとすることができる。
【０１１１】また、図７に本実施例により得られたＴＦ
Ｔの不純物領域における濃度分布を示した。
【０１１２】不純物領域７０２において、チャネル形成
領域からの距離（チャネル長方向における距離）が増大
するとともに、一導電型を付与する不純物元素の濃度が
増大するような濃度勾配を有する領域７０２ａを持たせ
ることを特徴とする。
【０１１３】即ち、チャネル長方向においてゲート電極
７０５の端部から半導体層の周縁部（チャネル長方向で
切断した断面における周縁部）に向かって離れるにつれ
て不純物元素（リン）の濃度が徐々に増大する不純物領
域を備えたことを特徴としている。従って、この不純物
領域は、チャネル形成領域側で電気抵抗が大きく、半導
体層の周縁部側で電気抵抗が小さくなっている。
【０１１４】ただし、ゲート電極７０５はゲート絶縁膜
７０４を介してチャネル形成領域１０１と重なるが、不
純物領域７０２とは重ならない構造とする。なお、図７
において、７００は絶縁表面を有する基板、７０６は層
間絶縁膜、７０７はソース電極、７０８はドレイン電極
である。
【０１１５】また、本実施例では第１絶縁層７０８と第
２絶縁層７０９を残した構造としたが、除去してもよ
い。
【０１１６】また、本実施例は、実施例１乃至３のいず
れか一と自由に組み合わせることができる。
【０１１７】［実施例５］本実施例では、実施例３に記
載のＥＬモジュールの各画素にメモリー素子（ＳＲＡ
Ｍ）を組み込んだ例を示す。図８に画素１１０４の拡大
図を示す。
【０１１８】図８において、１１０５はスイッチング用
ＴＦＴである。スイッチング用ＴＦＴ１１０５のゲート
電極は、ゲート信号を入力するゲート信号線（Ｇ１〜Ｇ
ｎ）のうちの１つであるゲート信号線１１０６に接続さ
れている。スイッチングＴＦＴ１１０５のソース領域と
ドレイン領域は、一方が信号を入力するソース信号線
（Ｓ１〜Ｓｎ）のうちの１つであるソース信号線１１０
７に、もう一方がＳＲＡＭ１１０８の入力側に接続され
ている。ＳＲＡＭ１１０８の出力側は電流制御用ＴＦＴ
１１０９のゲート電極に接続されている。
【０１１９】また、電流制御用ＴＦＴ１１０９のソース
領域とドレイン領域は、一方が電流供給線（Ｖ１〜Ｖ
ｎ）の１つである電流供給線１１１０に接続され、もう
一方はＥＬ素子１１１１に接続される。
【０１２０】ＥＬ素子１１１１は陽極と陰極と、陽極と
陰極との間に設けられたＥＬ層とからなる。陽極が電流
制御用ＴＦＴ１１０９のソース領域またはドレイン領域
と接続している場合、言い換えると陽極が画素電極の場
合、陰極は対向電極となる。逆に陰極が電流制御用ＴＦ
Ｔ１１０９のソース領域またはドレイン領域と接続して
いる場合、言い換えると陰極が画素電極の場合、陽極は
対向電極となる。
【０１２１】ＳＲＡＭ１１０８はｐチャネル型ＴＦＴと
ｎチャネル型ＴＦＴを２つずつ有しており、ｐチャネル
型ＴＦＴのソース領域は高電圧側のＶｄｄｈに、ｎチャ
ネル型ＴＦＴのソース領域は低電圧側のＶｓｓに、それ
ぞれ接続されている。１つのｐチャネル型ＴＦＴと１つ
のｎチャネル型ＴＦＴとが対になっており、１つのＳＲ
ＡＭの中にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴと
の対が２組存在することになる。
【０１２２】なお、本実施例のｎチャネル型ＴＦＴの構
造は実施例１で形成されるｎチャネル型ＴＦＴとほぼ同
じであるので、ここでは詳細な説明を省略する。また、
ｐチャネル型ＴＦＴの構造も同様に省略する。
【０１２３】また、対になったｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴは、そのドレイン領域が互いに接続さ
れている。また対になったｐチャネル型ＴＦＴとｎチャ
ネル型ＴＦＴは、そのゲート電極が互いに接続されてい
る。そして互いに、一方の対になっているｐチャネル型
ＴＦＴ及びｎチャネル型ＴＦＴのドレイン領域が、他の
一方の対になっているｐチャネル型ＴＦＴ及びｎチャネ
ル型ＴＦＴのゲート電極と同じ電位に保たれている。
【０１２４】そして一方の対になっているｐチャネル型
及びｎチャネル型ＴＦＴのドレイン領域は入力の信号
（Ｖｉｎ）が入る入力側であり、もう一方の対になって
いるｐチャネル型及びｎチャネル型ＴＦＴのドレイン領
域は出力の信号（Ｖｏｕｔ）が出力される出力側であ
る。
【０１２５】ＳＲＡＭはＶｉｎを保持し、Ｖｉｎを反転
させた信号であるＶｏｕｔを出力するように設計されて
いる。つまり、ＶｉｎがＨｉだとＶｏｕｔはＶｓｓ相当
のＬｏの信号となり、ＶｉｎがＬｏだとＶｏｕｔはＶｄ
ｄｈ相当のＨｉの信号となる。
【０１２６】なお、本実施例で示すように、ＳＲＡＭが
画素１１０４に一つ設けられている場合には、画素中の
メモリーデータが保持されているため外部回路の大半を
止めた状態で静止画を表示することが可能である。これ
により、低消費電力化を実現することができる。
【０１２７】また、画素に複数のＳＲＡＭを設けること
も可能であり、ＳＲＡＭを複数設けた場合には、複数の
データを保持することができるので、時間階調による階
調表示を可能にする。
【０１２８】なお、本実施例の構成は、実施例１、実施
例３、実施例４のいずれの構成とも自由に組み合わせて
実施することが可能である。
【０１２９】［実施例６］ここでは、上記実施例１で得
られるＴＦＴを用いてＥＬ（エレクトロルミネセンス）
表示装置を作製した例について図９を用い、以下に説明
する。
【０１３０】同一の絶縁体上に画素部とそれを駆動する
駆動回路を有した発光装置の例（但し封止前の状態）を
図９に示す。なお、駆動回路には基本単位となるＣＭＯ
Ｓ回路を示し、画素部には一つの画素を示す。このＣＭ
ＯＳ回路は実施例１に従えば得ることができる。
【０１３１】図９において、８００は絶縁体であり、そ
の上にはＮチャネル型ＴＦＴ８０１、Ｐチャネル型ＴＦ
Ｔ８０２、Ｐチャネル型ＴＦＴからなるスイッチングＴ
ＦＴ８０３およびＮチャネル型ＴＦＴからなる電流制御
ＴＦＴ８０４が形成されている。また、本実施例では、
ＴＦＴはすべて逆スタガ型ＴＦＴで形成されている。
【０１３２】Ｎチャネル型ＴＦＴ８０１およびＰチャネ
ル型ＴＦＴ８０２の説明は実施例１を参照すれば良いの
で省略する。また、スイッチングＴＦＴ８０３はソース
領域およびドレイン領域の間に二つのチャネル形成領域
を有した構造（ダブルゲート構造）となっている。な
お、本実施例はダブルゲート構造に限定されることな
く、チャネル形成領域が一つ形成されるシングルゲート
構造もしくは三つ形成されるトリプルゲート構造であっ
ても良い。
【０１３３】また、電流制御ＴＦＴ８０４のドレイン領
域８０５の上には第２層間絶縁膜８０７が設けられる前
に、第１層間絶縁膜８０６にコンタクトホールが設けら
れている。これは第２層間絶縁膜８０７にコンタクトホ
ールを形成する際に、エッチング工程を簡単にするため
である。第１層間絶縁膜８０６及び第２層間絶縁膜８０
７は、珪素を含む絶縁膜もしくは樹脂膜、またはそれら
の積層膜で形成すれば良い。例えば、樹脂膜としてアク
リル、ポリイミドを用い、その上に窒化珪素膜を形成す
ればよい。第２層間絶縁膜８０７にはドレイン領域８０
５に到達するようにコンタクトホールが形成され、ドレ
イン領域８０５に接続された画素電極８０８が設けられ
ている。画素電極８０８はＥＬ素子の陰極として機能す
る電極であり、周期表の１族もしくは２族に属する元素
を含む導電膜を用いて形成されている。本実施例では、
リチウムとアルミニウムとの化合物からなる導電膜を用
いる。
【０１３４】次に、８１３は画素電極８０８の端部を覆
うように設けられた絶縁膜であり、本明細書中ではバン
クと呼ぶ。バンク８１３は珪素を含む絶縁膜もしくは樹
脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の
比抵抗が１×１０6〜１×１０12Ωｍ（好ましくは１×
１０8〜１×１０10Ωｍ）となるようにカーボン粒子も
しくは金属粒子を添加すると、成膜時の絶縁破壊を抑え
ることができる。
【０１３５】また、ＥＬ素子８０９は画素電極（陰極）
８０８、ＥＬ層８１１および陽極８１２からなる。陽極
８１２は、仕事関数の大きい導電膜、代表的には酸化物
導電膜が用いられる。酸化物導電膜としては、酸化イン
ジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を
用いれば良い。
【０１３６】なお、本明細書中では発光層に対して正孔
注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注
入層もしくは電子阻止層を組み合わせた積層体をＥＬ層
と定義する。
【０１３７】なお、ここでは図示しないが陽極８１２を
形成した後、ＥＬ素子８０９を完全に覆うようにしてパ
ッシベーション膜を設けることは有効である。パッシベ
ーション膜としては、炭素膜、窒化シリコン膜もしくは
窒化酸化シリコン膜を含む絶縁膜からなり、該絶縁膜を
単層もしくは組み合わせた積層で用いる。
【０１３８】また、本実施例は、実施例１、実施例３、
実施例４、実施例５のいずれか一と自由に組み合わせる
ことができる。
【０１３９】［実施例７］本願発明を実施して形成され
た駆動回路や画素部は様々なモジュール（アクティブマ
トリクス型液晶モジュール、アクティブマトリクス型Ｅ
Ｌモジュール、アクティブマトリクス型ＥＣモジュー
ル）に用いることができる。即ち、それらを表示部に組
み込んだ電子機器全てに本願発明を実施できる。
【０１４０】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴ
ーグル型ディスプレイ）、カーナビゲーション、プロジ
ェクタ、カーステレオ、パーソナルコンピュータ、携帯
情報端末（モバイルコンピュータ、携帯電話または電子
書籍等）などが挙げられる。それらの一例を図１０〜図
１２に示す。
【０１４１】図１０（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。
【０１４２】図１０（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。
【０１４３】図１０（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。
【０１４４】図１０（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２に適用することが
できる。
【０１４５】図１０（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。
【０１４６】図１０（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本願
発明を表示部２５０２に適用することができる。
【０１４７】図１１（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶モ
ジュール２８０８に適用することができる。
【０１４８】図１１（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶モジュール２８０８に適用
することができる。
【０１４９】なお、図１１（Ｃ）は、図１１（Ａ）及び
図１１（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶モジュール２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１１（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０１５０】また、図１１（Ｄ）は、図１１（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１１（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０１５１】ただし、図１１に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬモジュールでの適
用例は図示していない。
【０１５２】図１２（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０
６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７
等を含む。本願発明を表示部２９０４に適用することが
できる。
【０１５３】図１２（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。
【０１５４】図１２（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。
【０１５５】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器の作製方法に適用するこ
とが可能である。また、本実施例の電子機器は実施例１
〜６のどのような組み合わせからなる構成を用いても実
現することができる。
【０１５６】
【発明の効果】本発明によりオフ電流値が極めて低く、
オフ電流値に対するオン電流値の比が高い画素ＴＦＴを
実現することができる。従って、優れた表示特性を有す
る半導体装置を実現することができる。また、エッチン
グにより形成されるテーパ−部を利用して不純物領域を
形成するため、工程数を削減して製造コストの低減およ
び歩留まりの向上を実現することができる。
【図面の簡単な説明】
【図１】 本発明の構成を示す図である。（実施例
１）
【図２】 本発明の作製工程を示す図である。（実施
例１）
【図３】 画素上面図および断面図を示す図である。
【図４】 液晶モジュールの外観を示す図である。
【図５】 ＥＬモジュールを示す上面図及び断面図で
ある。
【図６】 本発明の作製工程を示す図である。（実施
例４）
【図７】 本発明の構成を示す図である。（実施例
４）
【図８】 回路ブロック図を示す図である。
【図９】 ＥＬモジュールの断面図である。
【図１０】 電子機器の一例を示す図である。
【図１１】 電子機器の一例を示す図である。
【図１２】 電子機器の一例を示す図である。
【図１３】 従来例を示す図である。
フロントページの続き Ｆターム(参考） 2H092 JA28 JA34 JA37 JB56 NA26 5C094 AA02 AA44 BA03 BA43 CA19 CA24 DA15 EA04 EA05 EA07 EB02 FB12 FB14 FB15 HA08 HA10 5F110 AA06 AA09 BB02 BB04 BB07 CC08 DD01 DD02 DD03 DD05 DD13 DD14 DD15 EE02 EE03 EE04 EE05 EE09 EE14 EE28 EE43 EE44 EE45 FF01 FF02 FF03 FF04 FF09 FF24 FF27 FF28 FF29 FF30 FF32 GG01 GG02 GG13 GG25 GG28 GG29 GG42 GG43 GG44 GG45 GG47 HJ01 HJ04 HJ07 HJ12 HJ13 HJ23 HL03 HL04 NN04 NN13 NN14 NN15 NN22 NN23 NN24 NN27 NN34 NN35 NN72 PP01 PP03 PP34 QQ09 QQ12 QQ21 QQ28

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】絶縁表面上に形成されたゲート電極と、ゲ
    ート電極上に形成された絶縁膜と、該絶縁膜上に形成さ
    れた半導体層とを含むＴＦＴを備えた半導体装置であっ
    て、 前記半導体層は、前記ゲート電極と重なるチャネル形成
    領域と、該チャネル形成領域に接して形成された不純物
    領域とを有し、 前記不純物領域は、前記チャネル形成領域からの距離が
    増大するとともに不純物濃度が増加する濃度分布を備え
    たことを特徴とする半導体装置。
  2. 【請求項２】請求項１において、前記不純物領域は、前
    記チャネル形成領域からの距離が増大するとともに不純
    物濃度が連続的に増加する濃度分布を備えたことを特徴
    とする半導体装置。
  3. 【請求項３】請求項１または請求項２において、前記不
    純物領域は、チャネル長方向に濃度分布の濃度勾配を有
    する領域を少なくとも含むことを特徴とする半導体装
    置。
  4. 【請求項４】請求項１乃至３のいずれか一において、前
    記チャネル形成領域上に接して第１絶縁膜と、該第１絶
    縁膜上に第２絶縁膜とを有し、前記第１絶縁膜はテーパ
    −部を備えたことを特徴とする半導体装置。
  5. 【請求項５】請求項１乃至４のいずれか一において、前
    記第１絶縁膜のテーパ−部は、前記不純物領域のうち、
    濃度勾配を有する領域と重なっていることを特徴とする
    半導体装置。
  6. 【請求項６】請求項１乃至５のいずれか一において、前
    記第２絶縁膜は、前記チャネル形成領域と重なっている
    ことを特徴とする半導体装置。
  7. 【請求項７】請求項１乃至６のいずれか一において、前
    記不純物領域は、前記ゲート電極と重なることを特徴と
    する半導体装置。
  8. 【請求項８】請求項１乃至６のいずれか一において、前
    記不純物領域は、前記ゲート電極と重ならないことを特
    徴とする半導体装置。
  9. 【請求項９】請求項１乃至８のいずれか一において、第
    １絶縁膜は窒化珪素膜であることを特徴とする半導体装
    置。
  10. 【請求項１０】請求項１乃至９のいずれか一において、
    第２絶縁膜は酸化珪素膜であることを特徴とする半導体
    装置。
  11. 【請求項１１】請求項１乃至１０のいずれか一におい
    て、前記不純物濃度は、半導体に一導電型を付与する不
    純物元素の濃度であることを特徴とする半導体装置。
  12. 【請求項１２】請求項１乃至１１のいずれか一に記載さ
    れた半導体装置とは、液晶モジュールであることを特徴
    とする半導体装置。
  13. 【請求項１３】請求項１乃至１１のいずれか一に記載さ
    れた半導体装置とは、ＥＬモジュールであることを特徴
    とする半導体装置。
  14. 【請求項１４】請求項１乃至１３のいずれか一に記載さ
    れた半導体装置とは、ビデオカメラ、デジタルカメラ、
    プロジェクター、ゴーグル型ディスプレイ、カーナビゲ
    ーション、パーソナルコンピュータ、携帯型情報端末、
    デジタルビデオディスクプレーヤー、または電子遊技機
    器であることを特徴とする半導体装置。
  15. 【請求項１５】絶縁表面上にゲート電極を形成する工程
    と、 前記ゲート電極上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に半導体層を形成する工程と、 前記半導体層上に絶縁膜を形成する工程と、 該絶縁膜をエッチングして前記半導体層上にテーパ−部
    を有する絶縁層を形成する工程と、 前記テーパ−部を通過させて前記半導体層に一導電型を
    付与する不純物元素を添加し、前記テーパ−部の端部に
    向かって不純物濃度が増加する不純物領域を形成する工
    程と、を有する半導体装置の作製方法。
  16. 【請求項１６】絶縁表面上にゲート電極を形成する工程
    と、 前記ゲート電極上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に半導体層を形成する工程と、 前記半導体層上に第１絶縁膜を形成する工程と、 前記第１絶縁膜上に第２絶縁膜を形成する工程と、 前記第２絶縁膜上にレジストマスクを形成する工程と、 前記第２絶縁膜を選択的にエッチングしてチャネル形成
    領域となる部分を覆う第２絶縁層を形成し、前記第１絶
    縁膜を選択的にエッチングして前記半導体層上にテーパ
    −部を有する第２絶縁層を形成する工程と、 前記レジストマスクをマスクとして前記半導体層に一導
    電型を付与する不純物元素を添加する工程と、 前記レジストマスクを除去した後、前記テーパ−部を通
    過させて前記半導体層に一導電型を付与する不純物元素
    を添加し、前記テーパ−部の端部に向かって不純物濃度
    が増加する不純物領域を形成する工程と、を有する半導
    体装置の作製方法。
  17. 【請求項１７】請求項１６において、前記レジストマス
    クを形成する工程は、前記基板の裏面側からの露光によ
    り前記ゲート電極をマスクとして形成することを特徴と
    する半導体装置の作製方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005532685A (ja) * 2002-07-05 2005-10-27 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｔｆｔ電子装置とその製造
JP2006245557A (ja) * 2005-02-03 2006-09-14 Semiconductor Energy Lab Co Ltd 半導体装置、電子機器および半導体装置の作製方法
JP2010040951A (ja) * 2008-08-07 2010-02-18 Hitachi Displays Ltd 表示装置及び表示装置の製造方法
JP2010245537A (ja) * 2009-04-06 2010-10-28 Samsung Mobile Display Co Ltd アクティブマトリックス基板の製造方法及び有機発光表示装置の製造方法
JP2015018257A (ja) * 2009-09-04 2015-01-29 株式会社半導体エネルギー研究所 表示装置及び表示装置の作製方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102169A (ja) * 1999-10-01 2001-04-13 Sanyo Electric Co Ltd Ｅｌ表示装置
JP5046452B2 (ja) * 2000-10-26 2012-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4678933B2 (ja) * 2000-11-07 2011-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4017886B2 (ja) * 2002-02-28 2007-12-05 シャープ株式会社 薄膜トランジスタ装置及びその製造方法
JP4027691B2 (ja) * 2002-03-18 2007-12-26 株式会社日立製作所 液晶表示装置
US6853052B2 (en) * 2002-03-26 2005-02-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a buffer layer against stress
JP2003332045A (ja) * 2002-05-09 2003-11-21 Sanyo Electric Co Ltd エレクトロルミネッセンス表示装置及びその製造方法
US6642092B1 (en) * 2002-07-11 2003-11-04 Sharp Laboratories Of America, Inc. Thin-film transistors formed on a metal foil substrate
JP2004296453A (ja) * 2003-02-06 2004-10-21 Sharp Corp 固体撮像装置、半導体ウエハ、光学装置用モジュール、固体撮像装置の製造方法及び光学装置用モジュールの製造方法
KR100527195B1 (ko) * 2003-07-25 2005-11-08 삼성에스디아이 주식회사 유기전계 발광표시장치
JP4741177B2 (ja) 2003-08-29 2011-08-03 株式会社半導体エネルギー研究所 表示装置の作製方法
US7115488B2 (en) * 2003-08-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7220611B2 (en) * 2003-10-14 2007-05-22 Lg.Philips Lcd Co., Ltd. Liquid crystal display panel and fabricating method thereof
KR100623844B1 (ko) * 2004-04-30 2006-09-19 엘지.필립스 엘시디 주식회사 유기전계발광 소자 및 그 제조방법
EP1624333B1 (en) * 2004-08-03 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
TWI284245B (en) * 2004-08-12 2007-07-21 Au Optronics Corp Pixel structure of a thin film transistor liquid crystal display and fabricating method thereof
US8148895B2 (en) 2004-10-01 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the same
US8003449B2 (en) 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
TWI302060B (en) * 2004-12-30 2008-10-11 Au Optronics Corp Light emitting diode display panel and digital-analogy converter of the same
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
KR20070013132A (ko) * 2005-07-25 2007-01-30 삼성전자주식회사 박막트랜지스터 기판과 박막트랜지스터 기판의 제조방법
JP2008129314A (ja) * 2006-11-21 2008-06-05 Hitachi Displays Ltd 画像表示装置およびその製造方法
US7777224B2 (en) * 2007-01-30 2010-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR20130026404A (ko) 2009-09-24 2013-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
KR20120084751A (ko) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102142450B1 (ko) 2009-10-30 2020-08-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101094280B1 (ko) * 2009-11-10 2011-12-19 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조 방법
KR20140054465A (ko) 2010-09-15 2014-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
TWI605590B (zh) 2011-09-29 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH034566A (ja) * 1989-05-31 1991-01-10 Nec Corp 薄膜電界効果型トランジスタ―およびその製造方法
JPH07288327A (ja) * 1994-04-18 1995-10-31 Sony Corp Ｓｒａｍ負荷ｔｆｔの形成方法
JPH0818056A (ja) * 1994-06-27 1996-01-19 Sony Corp 電界効果トランジスタの製造方法
JPH08125190A (ja) * 1994-10-27 1996-05-17 Nec Corp 薄膜トランジスタおよびその製造方法
JP2000150904A (ja) * 1998-08-21 2000-05-30 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0497427B1 (en) 1991-02-01 1996-04-10 Koninklijke Philips Electronics N.V. Semiconductor device for high voltage application and method of making the same
TW425637B (en) 1993-01-18 2001-03-11 Semiconductor Energy Lab Method of fabricating mis semiconductor device
US6121660A (en) 1997-09-23 2000-09-19 Semiconductor Energy Laboratory Co., Ltd. Channel etch type bottom gate semiconductor device
JP3702096B2 (ja) * 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
US6261881B1 (en) 1998-08-21 2001-07-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit consisting of semiconductor element and method of manufacturing the same
US6259138B1 (en) * 1998-12-18 2001-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multilayered gate electrode and impurity regions overlapping therewith
US6380007B1 (en) * 1998-12-28 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
JP4678933B2 (ja) * 2000-11-07 2011-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6693297B2 (en) * 2001-06-18 2004-02-17 International Business Machines Corporation Thin film transistor formed by an etching process with high anisotropy

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH034566A (ja) * 1989-05-31 1991-01-10 Nec Corp 薄膜電界効果型トランジスタ―およびその製造方法
JPH07288327A (ja) * 1994-04-18 1995-10-31 Sony Corp Ｓｒａｍ負荷ｔｆｔの形成方法
JPH0818056A (ja) * 1994-06-27 1996-01-19 Sony Corp 電界効果トランジスタの製造方法
JPH08125190A (ja) * 1994-10-27 1996-05-17 Nec Corp 薄膜トランジスタおよびその製造方法
JP2000150904A (ja) * 1998-08-21 2000-05-30 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005532685A (ja) * 2002-07-05 2005-10-27 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｔｆｔ電子装置とその製造
JP2006245557A (ja) * 2005-02-03 2006-09-14 Semiconductor Energy Lab Co Ltd 半導体装置、電子機器および半導体装置の作製方法
JP2010040951A (ja) * 2008-08-07 2010-02-18 Hitachi Displays Ltd 表示装置及び表示装置の製造方法
JP2010245537A (ja) * 2009-04-06 2010-10-28 Samsung Mobile Display Co Ltd アクティブマトリックス基板の製造方法及び有機発光表示装置の製造方法
JP2015018257A (ja) * 2009-09-04 2015-01-29 株式会社半導体エネルギー研究所 表示装置及び表示装置の作製方法
US9257082B2 (en) 2009-09-04 2016-02-09 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US10134912B2 (en) 2009-09-04 2018-11-20 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US10700215B2 (en) 2009-09-04 2020-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US11069817B2 (en) 2009-09-04 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US11430899B2 (en) 2009-09-04 2022-08-30 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
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