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KR20000076747A - 반도체 장치 및 그의 제작방법 - Google Patents

반도체 장치 및 그의 제작방법 Download PDF

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KR20000076747A
KR20000076747A KR1020000009981A KR20000009981A KR20000076747A KR 20000076747 A KR20000076747 A KR 20000076747A KR 1020000009981 A KR1020000009981 A KR 1020000009981A KR 20000009981 A KR20000009981 A KR 20000009981A KR 20000076747 A KR20000076747 A KR 20000076747A
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KR
South Korea
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channel
pixel portion
insulating film
concentration impurity
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KR1020000009981A
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오타니히사시
Original Assignee
야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

액티브 매트릭스형 액정 표시 장치를 제작하는 방법으로, 양호한 TFT 특성을 갖는 반도체 장치가 실현된다. 구동기 회로 NTFT의 LDD 영역 및 화소부 NTFT의 LDD 영역은 불순물 농도가 다르다. 마스크를 사용하여 불순물이 상이한 농도로 도핑된다. 따라서 고속 작동의 구동기 회로 및 고 신뢰성을 갖는 화소부가 제공된 액정표시 장치를 형성할 수 있다.

Description

반도체 장치 및 그의 제작방법{semiconductor device and manufacturing method thereof}
본 발명은 박막 트랜지스터(이하 TFT라 칭함)로 구성된 회로를 포함하는 반도체 장치에 관한 것이다. 예를 들어, 본 발명은 전기 광학 장치, 전형적으로는 액정 표시 패널, 및 구성 요소로서 전기광학 장치가 장착된 전자 장치에 관한 것이다.
본 명세서에서, 반도체 장치는 반도체 특성을 사용함으로써 작용하는 일반적인 장치들을 나타내며, 전기 광학 장치, 반도체 회로, 및 전자 장치는 모두 반도체 장치로서 분류된다는 것을 유념해야 한다.
박막 트랜지스터(TFT)를 구성하기 위해서 절연면을 갖는 기판상에 형성된 반도체 박막(수십nm 내지 수백 nm 두께)을 이용하는 박막 트랜지스터(TFT)를 구성하는 기술이 최근 주목받고 있다. 박막 트랜지스터는 IC 및 전기 광학 장치와 같은 전자 장치에 광범위하게 적용되며, 화상 표시 장치를 위한 스위칭 장치로서 활발히 개발되고 있다.
예를 들어, 액정 표시 장치에 있어서: 매트릭스에 배열된 각 화소들을 제어하는 화소부; 상기 화소부를 제어하는 구동기 회로(이하 구동기 회로라 칭함); 및 추가로, 외부 데이터 신호를 처리하는 논리 회로(프로세서 회로 및 메모리 회로)의 모든 전기 회로에서 TFT의 적용 시도가 이루어지고 있다.
기판상에 집적화된 이러한 회로들을 갖춘 구조(화소부, 구동기 회로)가 공지되어 있다(시스템 온 패널). 화소 영역에서의 화소들은 구동기 회로로부터 보내진 정보를 유지하는 역할을 행하나, 화소에 연결된 TFT의 오프 전류가 충분히 낮지 않다면, 정보는 저장될 수 없고, 양호한 표시를 얻어낼 수 없다.
한편으로 구동기 회로에서, TFT는 높은 이동도가 요구되며, 이동도가 높을수록, 회로 구조를 보다 더 간단히 만들 수 있고, 표시 장치가 보다 더 빠르게 작동할 수 있다.
이는 구동기 회로 및 화소 영역 버퍼에 위치된 TFT에 대해 요구되는 특성들이다. 즉, 화소 영역에 위치된 TFT는 매우 높은 이동도를 갖출 필요는 없지만, 오프 전류가 작고, 화소 영역에서는 오프 전류값이 일정한 것이 요구된다. 한편, 구동기 회로 주변에 위치된 TFT는 오프 전류보다 이동도를 우선으로 하여, 높은 이동도가 요구된다.
그러나, 종래의 제작 방법을 사용하여 동일 기판상에 높은 이동도, 및 신뢰도를 손상시키지 않고 낮은 오프 전류를 나타내며, 생산성이 양호한 TFT를 제작하는데는 어려움이 있다.
이처럼, 구동기 회로 및 논리 회로가 내장된 시스템 온 패널을 실현시키기 위해, 아주 새롭고 종래에는 없는 구성이 요구된다.
본 발명은 이러한 요구사항을 달성하기 위한 관한 것으로, 본 발명의 목적은 AM-LCD로 대표되는, 전기 광학 장치의 각 회로가 회로 기능에 적절하게 대응하는 구조를 갖는 TFT에 의해 형성된, 높은 신뢰성을 갖는 전기광학 장치를 제공하는 것이다.
본 명세서에 개시된 본 발명의 구조에 따라, 동일 기판상에 형성된 구동기 회로 및 화소부를 포함하는 반도체 장치로서,
상기 구동기 회로 및 화소부가 각각 채널 형성 영역, 한 쌍의 고농도 불순물 영역, 및 저농도 불순물 영역으로 구성된 n-채널 TFT를 갖고,
싱기 구동기 회로의 n-채널 TFT 저농도 불순물 영역의 적어도 일부에 함유된 주기율표의 15족 원소의 농도가 상기 화소부의 n-채널 TFT 저농도 불순물 영역의 적어도 일부에 함유된 주기율표의 15족 원소의 농도와 비교하여 더 높은 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명의 또다른 구조에 따라, 동일 기판 상에 형성된 구동기 회로 및 화소부를 포함하는 반도체 장치로서,
상기 구동기 회로 및 화소부가 각각 채널 형성 영역, 한 쌍의 고농도 불순물 영역, 및 저농도 불순물 영역으로 구성되고,
상기 구동기 회로의 n-채널 TFT 고농도 불순물 영역의 적어도 일부에 함유된 주기율표의 15족 원소의 농도가 상기 화소부의 n-채널 TFT 고농도 불순물 영역의 적어도 일부에 함유된 주기율표의 15족 원소의 농도와 비교하여 더 높은 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명의 또다른 구조에 따라, 동일 기판상에 형성된 구동기 회로 및 화소부를 포함하는 반도체 장치로서,
상기 구동기 회로 및 화소부는 각각이 채널 형성 영역; 상기 채널 형성 영역과 접하여 형성된 게이트 절연막; 상기 게이트 절연막과 접하여 형성된 게이트 전극; 상기 채널 형성 영역에 개재되어 형성된 한 쌍의 저농도 불순물 영역; 및 상기 저농도 불순물 영역과 접하여 형성된 고농도 불순물 영역으로 구성된 n-채널 TFT를 갖고,
상기 구동기 회로의 n-채널 TFT 저농도 불순물 영역의 적어도 일부 이상은 상기 게이트 절연막을 통해 상기 게이트 전극과 중첩되고,
상기 화소부의 n-채널 TFT 저농도 불순물 영역의 적어도 일부 이상은 상기 게이트 전극과 중첩되지 않는 것을 특징으로 하는 것을 특징으로 하는 반도체 장치가 제공된다.
이러한 구조에서, 상기 반도체 장치는 상기 구동기 회로의 n-채널 TFT 저농도 불순물 영역의 채널 길이 방향으로의 폭이 상기 화소부 n-채널 TFT 저농도 불순물 영역의 채널 길이 방향으로의 폭과 상이한 것을 특징으로 한다.
이러한 구조에0서, 상기 반도체 장치는 상기 화소부가 차폐층; 상기 차폐층과 접하여 형성된 절연막; 상기 절연막과 접하여 형성된 채널 형성 영역; 상기 채널 형성 영역과 접하여 형성된 게이트 절연막; 상기 게이트 절연막과 접하여 형성된 게이트 전극; 상기 채널 형성 영역에 개재되어 형성된 한 쌍의 저농도 불순물 영역; 및 저농도 불순물 영역과 접하여 형성된 고농도 불순물 영역으로 구성된 n-채널 TFT를 갖는 것을 특징으로 한다.
이러한 구성에 있어서, 상기 반도체 장치는 상기 차폐층이 절연막을 지나 채널 형성 영역 및 저농도 불순물 영역과 중첩되는 것을 특징으로 한다.
이러한 구성에 있어서, 상기 반도체 장치는 차폐층의 채널 길이 방향으로의 폭이 상기 게이트 전극의 채널 길이 방향으로의 폭보다 넓은 것을 특징으로 한다.
이러한 구조를 실현시키기 위한 본 발명의 구조에 따라, 동일 기판상에 형성된 구동기 회로 및 화소부를 포함하는 반도체 장치를 제작하는 방법으로서,
차폐층을 형성하는 제 1 단계;
상기 차폐층과 상기 기판을 덮는 절연막을 형성하는 제 2 단계;
상기 절연막 위에 반도체층을 형성하는 제 3 단계;
상기 반도체층의 결정화를 수행하는 제 4 단계;
상기 결정화된 반도체층을 패터닝하여, 상기 구동기 회로의 활성층과 상기 화소부의 활성층을 형성하는 제 5 단계;
상기 활성층에 게이트 절연막을 형성하는 제 6 단계;
제 1 마스크를 사용하여 상기 구동기 회로의 활성층에 주기율표의 15족 원소를 선택적으로 도핑하는 제 7 단계;
상기 게이트 절연막상에 배선을 형성하는 제 8 단계;
마스크로서 상기 배선을 사용하여 상기 구동기 회로와 상기 화소부의 활성층에 주기율표의 15족 원소를 선택적으로 도핑하는 제 9 단계;
상기 구동기 회로 및 상기 화소부의 활성층에 제 2 마스크를 사용하여 주기율표의 15족 원소를 선택적으로 도핑하는 제 10 단계를 포함하는 것을 특징으로 하는 반도체 장치를 제작하는 방법이 제공된다.
이러한 구조에서의, 상기 반도체 장치 제작 방법은 상기 제 7 단계에서 도핑된 주기율표의 15족 원소의 농도가 상기 제 9 단계에서 도핑된 주기율표의 15족 원소의 농도보다는 높고; 상기 제 10 단계에서 도핑된 주기율표의 15족 원소의 농도보다는 낮은 것을 특징으로 한다.
본 발명의 또다른 구조에 따라, 동일 기판상에 형성된 구동기 회로 및 화소부를 포함하는 반도체 장치를 제작하는 방법으로서,
차폐층을 형성하는 제 1 단계;
상기 차폐층과 상기 기판을 덮는 절연막을 형성하는 제 2 단계;
상기 절연막상에 반도체층을 형성하는 제 3 단계;
상기 반도체층의 결정화를 수행하는 제 4 단계;
상기 결정화된 반도체층을 패터닝하여, 상기 구동기 회로의 활성층과 상기 화소부의 활성층을 형성하는 제 5 단계;
상기 활성층에 게이트 절연막을 형성하는 제 6 단계;
제 1 마스크를 사용하여 상기 구동기 회로의 활성층에 주기율표의 15족 원소를 선택적으로 도핑하는 제 7 단계;
상기 활성층으로 도핑된 주기율표의 15족 원소를 활성화시키는 제 1 공정을 수행하는 제 8 단계;
상기 게이트 절연막에 배선을 형성하는 제 9 단계;
마스크로서 상기 배선을 사용하여 상기 구동기 회로 및 상기 화소부의 활성층에 주기율표의 15족 원소를 선택적으로 도핑하는 제 10 단계;
제 2 마스크를 사용하여 상기 구동기 회로 및 상기 화소부의 활성층에 주기율표의 15족 원소를 선택적으로 도핑하는 제 11 단계;
활성층으로 도핑된 주기율표의 15족 원소를 활성화시키는 제 2 공정을 수행하는 제 12 단계를 포함하는 것을 특징으로 하는 반도체 장치를 제작하는 방법이 제공된다.
이러한 구조의, 상기 반도체 장치 제작 방법에서 차폐층은 화소부가 되는 영역에만 형성되는 것을 특징으로 한다.
이러한 구조의, 상기 반도체 장치 제작 방법에서 제 2 마스크는 백 사이드 노광(back side exposure)에 의해 형성된다.
도 1은 AM-LCD의 단면 구조를 나타내는 도면;
도 2A 내지 2D는 AM-LCD의 제작 공정을 나타내는 도면;
도 3A 내지 3D는 AM-LCD의 제작 공정을 나타내는 도면;
도 4A 내지 4C는 AM-LCD의 제작 공정을 나타내는 도면;
도 5A 내지 5C는 AM-LCD의 제작 공정을 나타내는 도면;
도 6은 AM-LCD의 회로 배치를 나타내는 도면;
도 7A 및 7B는 AM-LCD의 제작 공정을 나타내는 도면;
도 8A 및 8B는 AM-LCD의 제작 공정을 나타내는 도면;
도 9A 및 9B는 AM-LCD의 제작 공정을 나타낸 것이다;
도 10은 AM-LCD의 단면 구조를 나타내는 도면;
도 11은 화소 단면의 상면 구조를 나타내는 도면;
도 12는 화소 단면의 단면 구조를 나타내는 도면;
도 13은 AM-LCD를 밖에서 바라본 것을 나타내는 도면;
도 14는 EL 패널의 회로 도면;
도 15A 및 15B는 각각 EL 패널의 상면 및 단면 도면;
도 16A 내지 16F는 전기 장치의 일례를 나타내는 도면;
도 17A 내지 17D는 전기 장치의 일례를 나타내는 도면;
도 18A 내지 18C는 전기 장치의 일례를 나타내는 도면.
본 발명의 실시예를 이하의 도 1을 사용하여 설명한다. 도 1은 구동기 회로 및 화소부가 동일 기판상에 형성된 AM-LCD의 단면도이다. 여기서 도시된 CMOS 회로가 구동기 회로를 구성하는 기본 회로이고, 이중 게이트 구조 TFT를 화소 TFT로서 나타냈다. 물론 삼중 게이트 구조 또는 단일 게이트 구조를 사용할 수 있다.
도 1에서, 참조 부호 100은 내열성의 기판을 나타낸다. 상기 기판(100)으로는 유리 기판, 석영 기판, 플라스틱 기판, 규소 기판, 세라믹 기판, 또는 금속 기판(전형적으로는 스테인레스 강철 기판)을 사용할 수 있다. 어떠한 기판이 사용되더라도 필요하다면 하지막(주성분으로서 규소를 함유하는 절연막이 바람직하다)을 형성할 수 있다. 마스크의 수를 감소시키기 위해서 백 사이드 노광이 사용되는 경우에는 광에 대해 투명성을 나타내는 기판을 사용하는 것이 바람직하다는 것이다.
참조 부호 101은 차폐층을 나타내며, 하지막이 그 위에 형성된다. 차폐층이 화소부에 형성되어, 광 및 전자파로부터 TFT의 채널 형성 영역을 보호한다. 차폐성(3이상의 흡광도)을 갖는 어떠한 재료라도 차폐층 재료로 사용가능하다. 그러나, 차후 공정의 온도를 견딜 수 있도록 내열성을 갖는 재료를 사용하는 것이 바람직하다.
참조 부호 102는 하지막으로서 형성된 산화 규소막을 나타내며, 구동기 TFT의 활성층 및 화소 TFT의 활성층이 되는 반도체층이 위에 형성된다. 다음, 게이트 절연막(103)이 형성되어 활성층을 덮고, 게이트 전극이 게이트 절연막(103)에 형성된다. 본 명세서에서, "전극"은 "배선"의 일부이며, 전극은 배선의 일부가 또다른 배선에 전기적으로 연결되는 지점을 나타내거나, 또는 배선의 일부가 반도체층과 교차되는 지점을 나타낸다는 것이다. 따라서, 설명을 용이하게 하기 위해서, "배선" 및 "전극" 모두 적절히 사용되나, "배선"이란 용어는 항상 "전극"을 포함하고 있다.
도 1에서 구동기 TFT의 활성층은 n-채널 TFT(이하 NTFT라 칭함)의 소스 영역(104), 드레인 영역, LDD(저농도 드레인) 영역(106), 및 채널 형성 영역(107); 및 p-채널 TFT(이하 PTFT라 칭함)의 소스 영역(108), 드레인 영역(109), 및 채널 형성 영역(110)으로 형성된다. 또한, 구동기 TFT의 LDD 영역(106)은 채널 길이 방향으로 폭이 0.05 내지 0.5㎛(바람직하게 0.1 내지 0.3㎛)로 형성된다. 또한, n-채널 TFT의 LDD 영역(106)이 게이트 전극(115)의 일부와 중첩된 구조로(GOLD 구조), 핫 캐리어 저항성이 본 발명에서 증가된다.
또한, 화소 TFT(여기서는 NTFT가 사용됨)의 활성층이 소스 영역 또는 드레인 영역(111,112), 및 LDD 영역(113) 및 채널 형성 영역(114)으로 형성된다. 또한, 화소 TFT의 LDD 영역(113)의 폭은 구동기 TFT의 LDD 영역(106)의 폭과 다르게 구성된다. 게이트 전극(115)이 화소 TFT의 LDD 영역(113)과 중첩되지 않는 구조(LDD 구조)로 오프 전류가 감소되고 신뢰성이 증가된다.
또한 게이트 전압이 인가되는 LDD 영역을 갖는 구조를 본 명세서에서는 GOLD 구조라 칭한다. 한편, 게이트 전압이 인가되지 않는 LDD 영역막을 갖는 구조를 LDD 구조라 칭한다.
또한, 본 발명은 동일 기판 상에 형성된, 전형적으로 AM-LCD의 전기 광학 장치의 각 회로의 기능에 대응하는 농도로 불순물 원소를 도핑함으로써 각 회로 TFT에 저농도 불순물 영역을 형성하는 것을 특징으로 한다.
주기율표의 15족 원소가 구동기 TFT의 n-채널 TFT의 LDD 영역(106)의 반도체층으로 도핑되어, 본 발명에서는 15족 원소, 예를 들어 인의 농도가 1×1016내지 5×1018atoms/cm3사이의 범위로 상기 LDD 영역으로 도핑된다. 구동기 TFT의 LDD 영역에서의 인 농도는 화소 TFT의 LDD 영역에서의 인 농도의 2 내지 10배인 것이 바람직하다. 이처럼 농도를 설정함으로써 구동기 TFT에서의 이동도를 크게 증가시키는 것이 실현가능하다.
한편, 본 발명은 주기율표의 15족 원소가 구동기 TFT의 n-채널 TFT의 LDD 영역(106)과 비교하여 화소 TFT의 LDD 영역으로 저농도로 도핑되는 것을 특징으로 한다. 따라서, 화소 TFT의 오프 전류를 크게 감소시키는 것이 실현가능하다.
또한, 동일한 막 두께를 갖는 단일 절연막이 여기서 각 TFT의 게이트 절연막(116)으로 사용되지만, 특별히 한정되지는 않는다. 예를 들어, 회로 특성에 부합하는 상이한 게이트 절연막을 갖는 2이상의 TFT가 동일 기판상에 존재하는 구성을 사용할 수 있다.
게이트 전극(115) 재료로서는 전도성을 갖는 어떠한 재료라도 사용가능하며, 전형적으로는 전도성을 갖는 규소막(예를 들어, 인이 도핑된 규소막, 붕소가 도핑된 규소막) 또는 금속막(예를 들어 텅스텐막, 탄탈막, 몰리브덴막, 또는 티타늄막)을 사용할 수 있다. 상기 금속막중 하나인 규화(silicification) 규소화합물막, 또는 질화 금속막(질화 탄탈막, 질화 텅스텐막, 또는 질화 티타늄막)이 사용될 수 있다. 또한, 이들 막들은 적층막으로 자유롭게 조합될 수 있다.
또한, 게이트 전극(115) 재료로서 상기 금속막들을 사용하는 경우, 금속막의 산화작용을 방지하기 위해서 규소막과의 적층 구조가 바람직하다. 게다가, 질화 규소막으로 금속막을 덮는 구조는 앞서 말한 산화작용 방지에 효과적이다.
다음, 참조 부호 117은 규소를 함유한 절연막(단층 또는 적층)으로 형성된, 제 1 층간 절연막을 나타낸다. 산화 규소막, 질화 규소막, 질화 산화 규소막(질소의 양 보다 산소의 양이 많음), 및 산화 질화 규소막(산소의 양보다 질소의 양이 많음)이 규소를 함유하는 절연막으로서 사용될 수 있다.
다음 제 1 층간 절연막(117)에 콘택홀이 형성되고, 구동기 TFT의 소스 배선(118, 120), 및 드레인 배선(119), 그리고 화소 TFT의 소스 또는 드레인 배선(121, 122)이 형성된다. 보호막(123)과 제 2 층간 절연막(124)이 그 위에 형성된다. 투명 전도성막(125), 및 유전체가 되는 절연막(126)이 보유(holding) 캐패시터를 형성하기 위해 상부에 적층된다. 투명 전도성막(125)은 고정 전위로 설정되거나 또는 부유상태(전기적으로 무관한 상태)로 둔다. 또한, 평탄화(leveling)막으로서 제 3 층간 절연막(127)이 형성되고, 콘택홀 형성 후에 화소 전극(128)이 형성된다.
여기서는 보유 캐패시터가 투명 전도성막(125), 절연막(126), 및 화소 전극(128)에 의해 형성되나, 특별히 한정되는 것은 아니다. 예를 들어, 캐패시턴스 배선이 형성된 구조, 고농도 불순물 영역(122)을 상부 전극으로 연장시키는 구조, 또는 상부 전극으로서 제 2 층간 절연막에 전도성 재료로 차폐막이 형성된 구조가 보유 캐패시터를 형성하는 구조로서 사용될 수 있다.
또한, 게이트 배선과 동일한 재료를 사용하여 차폐막을 각 TFT에 형성하는 구조, 및 대향 기판에 차폐막을 형성하는 구조를 사용할 수 있다.
제 2 층간 절연막(124)으로서 그리고 제 3 층간 절연막(127)으로서 비유전율(specific dielectric constant)이 작은 갖는 수지막을 사용하는 것이 바람직하다. 폴리이미드막, 아크릴막, 폴리아미드막, 또는 BCB(benzocyclobutene)막이 수지막으로서 사용될 수 있다.
또한, 절연막으로서, 주성분으로 규소를 함유한 절연막, 또는 차폐막의 산화막을 사용하는 것이 바람직하다. 절연막(126)을 형성할 때 공지된 기술의 스퍼터링법, 고압 산화법, 또는 양극 산화법 사용할 수 있다.
또한, 화소 전극(128)으로서, 투과형 AM-LCD를 제작하는 경우 전형적으로 ITO막의, 투명 전도성막을 이 사용될 수 있고, 반사형 AM-LCD를 제작하는 경우는 전형적으로 알루미늄의, 반사율이 높은 금속막을 사용할 수 있다.
화소 전극(128)이 도 1에서의 드레인 전극(122)을 통해 화소 TFT의 드레인 영역(112)에 전기적으로 연결되나, 화소 전극(128) 및 드레인 영역(112)이 직접적으로 연결된 구조를 사용해도 된다.
또한, 차폐막이 화소부에만 형성된 예를 나타냈지만, 구동기 회로들 사이에서, 샘플링 회로를 위해 작은 오프전류를 갖는 TFT를 사용하는 것이 바람직하고, 또한 회로 TFT를 형성할 때 차폐막을 형성하는 것이 바람직하다.
이러한 구조를 갖는 AM-LCD는 구동기 회로가 고 이동도의 GOLD 구조의 NTFT를 갖추고 있고, 화소부는 낮은 오프 전류의 LDD 구조의 NTFT를 갖추고 있다는 것을 특징으로 한다. 이렇게 함으로써, 동일 기판상에 형성된, 이동도를 우선으로 하는 TFT와, 낮은 오프 전류를 갖는 TFT를 회로 기능에 맞추어, 높은 구동력과 높은 신뢰성을 갖는 전기 광학 장치를 실현시킬 수 있다.
이러한 구조를 갖춘 본 발명을 이하의 실시예로 보다 상세히 설명한다.
실시예 1
본 발명의 "실시 형태"로 설명되는 도 1의 구조를 실현시키기 위한 제작 공정을 실시예 1에 설명했다. 도 2A 내지 5C를 설명에 이용한다.
먼저, 광 투과성을 갖는 석영 기판(200)을 기판으로서 준비하고, 상부에 차광성을 갖는 재료로 층을 형성한 후, 차폐층(201)과 정렬 마크(alignment mark)(도면에는 도시되지 않음)를 패터닝하여 동시에 형성한다. 차폐층이 화소부에 형성되고, 이는 나중 백 사이드 노광 공정에서 형성되는 화소부의 LDD 영역의 폭을 결정하는데 있어 매우 중요하다.
금속막(예를 들어, 텅스텐막, 탄탈막, 몰리브덴막, 또는 티타늄막등), 또는 상기 금소막들의 규소화합물(silicide)막, 질화 금속막(질화 탄탈막, 질화 텅스텐막, 또는 질화 티타늄막)이 차폐막(201)으로서 사용된다. 또한, 이들 막들을 자유롭게 조합하여 적층할 수 있다. 단(step) 차이로 인한 열악한 커버리지를 방지하기 위해서 테이퍼되는 형상으로 차폐층을 만드는 것이 바람직하다.
200nm 두께의 산화 규소막(하지막이라 칭함)(201)과 50nm 두께의 비정질 규소막(203a)이 대기중에 노출시키지 않고 연속적으로 형성한다(도 2A 참조). 이렇게 행함으로써, 비정질 규소막(203a)의 하부 표면이 대기중에 함유되어 있는 붕소와 같은 불순물들을 흡수하는 것을 방지할 수 있다.
실시예 1에서는 비정질 규소막이 사용되었지만, 다른 반도체막이 사용될 수 있다. 비정질 게르마늄 규소막일 수 있는, 마이크로결정성 규소막이 사용될 수 있다. 또한, PCVD, LPCVD, 또는 스퍼터링법 등의 방법들이 하지막 및 반도체막을 형성하는 수단으로 사용될 수 있다.
다음 비정질 규소막의 결정화를 행한다. 열 결정화, 적외선 또는 자외선에 의한 결정화, 촉매 원소를 사용하는 열 결정화, 또는 촉매 원소를 사용하는 레이저 결정화와 같은 다른 공지된 기술을 본 발명에 사용할 수 있다. 일본 특허 출원 공개 번호 Hei 9-312260에 기록된 기술을 본 실시예 1의 결정화 수단으로서 사용한다. 여기서의 기술은, 니켈, 코발트, 팔라듐, 게르마늄, 백금, 철, 및 구리로부터 선택된 원소를 규소막의 결정화를 촉진시키는 촉매 원소로서 사용한다.
먼저, 산화 규소막을 비정질 규소막에 형성하고, 이를 패턴화시켜, 개구부를 갖는 마스크(204)를 형성한다. 마스크가 되는 비정질 규소막(203a)과 산화 규소막을 대기중에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다. 니켈 함유층을 노출된 비정질 규소막에 형성하고, 탈수소화(dehydrogenation) 공정 후, 4 내지 16시간 동안 500 내지 650℃ 사이의 가열처리로 결정화시킨다. 이 결정화 공정에 의해 먼저 니켈과 접하고 있는 비정질 규소막 부분이 결정화되고, 다음 수평 방향으로(도 2B의 화살표 방향으로) 결정화가 진행된다. 실시예 1에서, 중량당 10ppm 니켈을 함유하는 니켈 아세테이트 용액을 인가한 후 1시간 동안 450℃의 온도에서 탈수소화를 행하고, 12 시간 동안 600℃ 온도에서의 가열처리로 결정화를 행하여, 결정성 규소막(203b)을 형성한다(도 2B참조).
산화 규소막으로부터 마스크(204)를 형성함으로써, 활성층이 유기물에 의해 오염되는 것을 방지할 수 있다. 주기율표의 15족 원소(실시예 1에서는 인이 사용된다) 도핑 공정이 마스크(204)를 사용하여 수행된다. 도핑되는 인의 농도는 5×1018내지 1×1020atoms/cm3(바람직하게는 1×1019내지 5×1019atoms/cm3)가 바람직하다. 그러나, 나중의 게더링 공정의 온도 및 시간, 및 인이 도핑되는 영역의 면적에 따라 도핑되는 인이 필요로 하는 농도는 변하기 때문에, 농도는 상기 농도 범위내로 한정되는 것은 아니다. 인이 도핑되는 영역(이하 인 도핑 영역이라 칭함)(203c)이 형성된다(도 2C참조).
2 내지 16시간 동안 500 내지 650℃ 사이에서의 가열 처리가 행해져, 규소막을 결정화시키는데 사용되는 촉매 원소(실시예 1에서는 니켈)의 게더링이 행해진다. 게더링 작용을 위해서 열 이력현상(thermal hysteresis)에서의 최대 온도로부터 ±50℃의 온도가 요구된다. 결정화를 위한 가열처리가 550 내지 600℃ 사이에서 행해지기 때문에, 500 내지 650℃ 사이의 가열처리에 의해 충분한 게더링 효과가 달성될 수 있다. 실시예 1에서 8 시간 동안 600℃에서의 가열처리에 의해 도 2D의 화살표 방향으로 니켈이 이동되어, 인이 도핑된 영역(203c)에 함유된 인에 의해 게더링 작용으로 포획된다. 따라서 게더링 영역(인이 도핑된 영역(203c)과 상응하는 영역)이 형성된다. 따라서 참조부호 203d에 의해 표시된 영역에 함유된 니켈 농도는 2×1017atoms/cm3이하(바람직하게는 1×1016atoms/cm3이하)로 감소된다. 게더링 영역은 다음 패터닝 공정에 의해 제거된다.
결정성 규소(다중규소)막이 마스크(204) 제거후 패턴화되어, 구동기 TFT의 반도체층(205a,205b), 및 화소 TFT의 반도체층(206)을 형성한다(도 3A 참조).
TFT 쓰레숄드 전압을 제어하기 위해, 불순물 원소(인 또는 붕소)를 구동기 TFT 및 화소 TFT의 반도체층 형성 전후에 결정성 규소막에 도핑할 수 있다. 이 공정은 NTFT 또는 PTFT에서만 행해질 수 있거나, 또는 양쪽 모두에서 행해질 수 있다.
게이트 절연막(207)이 플라즈마 CVD 또는 스퍼터링에 의해 형성된다. 게이트 절연막(207)은 TFT 게이트 절연막으로서 기능하는 절연막으로, 막두께는 50 내지 200nm이다. 70nm 두께의 산화 규소막이 실시예 1에서 사용된다. 또한, 산화 규소막 외에, 산화 규소막에 형성된 질화 규소막의 적층 구조를 사용할 수 있고, 질소가 산화 규소막속으로 도핑된 산화 질화 규소막이 사용될 수도 있다.
일단 게이트 절연막(207)이 형성되면, 레지스트 마스크(208a 내지 208c)가 구동기 회로 NTFT의 채널 형성 영역(210)과 화소부의 PTFT 및 구동기 회로에 형성된다. 주기율표의 15족 원소(실시예 1에서는 인)가 다음 도핑되고, 구동기 TFT의 NTFT의 저농도 불순물 영역(209)을 형성한다(도 3B참조). 저농도 불순물 영역(209) 속으로 도핑된 인의 농도가 5×1017내지 5×1018atoms/cm3사이에 있도록 조절된다. 이때 인 농도가 구동기 회로 NTFT의 LDD 영역에서의 농도를 결정한다.
질량 분석을 행하는 이온 주입법이 인 도핑 공정에 사용될 수 있고, 질량 분석을 행하지 않는 플라즈마 도핑법이 사용될 수도 있다. 또한 가속 전압 및 도즈량의 조건은 작업자가 최적의 값으로 설정할 수 있다. 실시예 1에서는 수소에 의해 1 내지 10% 사이로 희석된 포스핀 가스를 도핑 가스로서 사용하고, 도즈량은 4×1013atoms/cm3, 가속 전압은 80kV로 설정되었다.
레지스트 마스크(208a 내지 208c)가 제거되고, 불순물의 활성화가 행해진다. 대략 2시간 동안 300 내지 700℃ 사이에서의 불활성 분위기 또는 산소 분위기에서의 가열처리가 활성화 공정에 있어서는 충분하지만, 실시예 1에서는 800℃에서, 2 시간 동안 700 내지 1150℃ 사이에서 가열처리를 행함으로써, 충분한 활성화와 동시에 결정성의 개선이 이루어졌다. 이 공정이 대기중에서 또는 산소 분위기에서 실시된다면, 활성화와 동시에 열 산화가 일어날 것이다. 실시예 1에서는 활성화를 2 단계로 나누어 실시했지만, 나중에 형성되는 게이트 전극이 활성화의 열 온도를 견딜수 있는 재료라면, 공정의 수를 1단계의 활성화로 줄일 수 있다.
따라서 활성화 공정을 마친 후에, 전도성막(211)이 형성된다(도 3C 참조). 패터닝이 행해지고, 구동기 TFT의 게이트 배선(212a), 및 화소 TFT의 게이트 배선(212c)이 형성된다. 이중 게이트 구조의 화소 TFT로 인해 게이트 배선(212c)을 2개 배선으로 나타냈지만, 상기 2개 배선은 실제로 동일한 배선이다. 또한, 전도성층(212a)을 형성하여, 구동기 TFT의 전체 PTFT를 덮는다.
하층으로터 차례로 질화 탄탈막, 탄탈막, 및 질화 탄탈막(또는 질화 탄탈막 및 탄탈막)의 적층막이 실시예 1에서 배선(212a 내지 212c)으로서 사용된다. 물론 본 발명의 실시 형태에 설명된 다른 전도성 물질을 사용하는 것도 가능하다. 실시예 1에서의 게이트 배선의 막 두께는 300nm로 설정되었다.
다음 주기율표 15족 원소가 마스크로서 배선(212a 내지 212c)을 사용하여 도핑되고, 저농도 불순물 영역(214)이 자기정렬 방식으로 형성된다(도 3D참조). 저농도 불순물 영역(214)으로 도핑된 불순물, 여기서는 인의 농도는 5×1017내지 5×1018atoms/cm3이도록 조절된다. 그러나, 여기서 도핑되는 도즈량은 5×1012내지 1×1013atoms/cm3사이로, 이전의 인 도핑 단계 보다 낮다. 이때 도프되는 주기율표 15족 원소의 농도가 화소부의 LDD 영역의 농도를 결정한다.
유사하게 도 3B에도시된 공정에서, 인 도핑 공정은 질량 분석을 행하는 인 주입법에 의해 행해질 수 있고, 또는 질량 분석을 행하지 않는 플라즈마 도핑법에 의해 행해질 수도 있다. 또한, 가속 전압과 도즈량과 같은 조건에 대한 최적의 값은 사용자가 설정할 수 있다.
다음 레지스트 마스크가 백 사이드 노광에 의해 형성된다.(도 4A참조). 이때 화소부에서 차폐막(201)이 마스크가 되어, 레지스트 마스크(217c, 217d)가 된다. 반면에, 구동기 TFT의 NTFT에서는 게이트 전극이 마스크가 되어, 레지스트 마스크(217b)를 형성한다. 또한, PTFT에서 전도층이 마스크가 되어, 레지스트 마스크(217a)를 형성한다.
또한, 백 사이드 노광(back side exposure)을 레지스트 마스크(217a 내지 217d)의 형성을 실행하기 위해 실시예 1에서 사용하였지만, 특별히 한정되는 것은 아니며, 포토 마스크를 사용하는 레지스트 마스크를 사용할 수도 있다.
다음 마스크로서 백 사이드 노광에 의해 형성된 레지스트 마스크(217a 내지 217c)를 사용하여 불순물의 고농도 도핑이 행해진다(도 4B참조). 불순물 영역(219 내지 223)에 도핑된 인의 농도는 5×1019내지 1×1021atoms/cm3사이에 있도록 조절된다.
CMOS 회로를 형성하는 NTFT의 소스 영역(218), LDD 영역(225), 및 채널 형성 영역(226)이 이러한 공정에 의해 분리된다. 또한, 화소 TFT의 소스 영역(227), 드레인 영역(228), LDD 영역(229a, 229b), 및 채널 형성 영역(230a, 230b)이 분리된다.
따라서 불순물 영역들이 주기율표 15족 원소(실시예 1에서 인)를 도핑하는 3가지 분리된 단계들에 의해 형성된다.
다음 레지스트 마스크(224a, 224b)가 형성되고, 패터닝이 행해져, PTFT의 게이트 전극(225)이 형성된다. 레지스트 마스크(224b)가 CMOS 회로의 PTFT가 되는 영역을 제외하고 전체를 덮는다. 주기율표 13족 원소(실시예 1에서 붕소)의 도핑이 사용된 레지스트 마스크로 행해져, 소스 영역(227) 및 드레인 영역(228)이 형성된다(도 4C 참조). 특히, 도핑 공정은 도핑되는 붕소 농도가 1×1020내지 3×1021atoms/cm3이 되도록 조절된다. 수소에 의해 1 내지 10% 사이로 희석된 디보란(diborane)이 실시예 1에 사용된다.
따라서 CMOS 회로를 형성하는 PTFT의 소스 영역(227), 드레인 영역(228), 및 채널 형성 영역(226)이 분리된다.
물론, 붕소 도핑 공정은 질량 분석을 실시하는 이온 주입법에 의해 행해질 수 있고, 또는 질량 분석을 실시하지 않는 플라즈마 도핑법을 사용할 수 있다. 또한, 가속 전압 및 도즈량과 같은 조건의 최적의 값을 사용자가 설정할 수 있다.
모든 불순물 영역을 형성한 후, 레지스트 마스크(224a, 224b)를 제거한다. 불순물들의 활성화가 레이저 어닐링, 열 어닐링, 노 어닐링, 또는 램프 어닐링 등에 의해 행한다. 여기서 레이저 어닐링은 187 mJ/cm2의 에너지 밀도를 갖는 엑시머 레이저를 사용하여 대기중에서 행해진다. 또한, 열 어닐링에 의한 활성화가 행해지면, 도핑에 사용되는 인의 게더링 효과에 의해 활성화와 동시에 채널 형성 영역에서의 촉매 원소 감소를 달성할 수 있다. 그러나, 게더링 효과를 위해서는, 열 이력현상(hysteresis)의 최대 온도의 ±50℃ 범위내의 온도가 요구된다.
다음 제 1 층간 절연막(229)이 형성된다. 1㎛ 두께의 산화 규소막이 실시예 1에서 플라즈마 CVD에 의해 형성된다. 콘택 홀 형성 후, 소스 배선(230, 232, 233), 및 드레인 배선(231, 234)이 형성된다. 이들 배선들은 알루미늄을 주성분으로 하는 전도성막을 티타늄막에 개재시킨 적층막에 의해 형성된다(도 5A참조).
이때 드레인 배선(231)이 CMOS 회로를 형성하는 NTFT 및 PTFT에서의 공통의 배선으로서 사용된다.
다음 보호막(235)이 형성된다. 질화 규소막, 산화질화 규소막, 질화산화 규소막, 또는 이들 절연막과 산화 규소막의 적층막을 보호막(235)으로서 사용할 수 있다. 300nm 두께의 질화 규소막이 보호막으로서 실시예 1에서 사용되었다.
실시예 1에서 질화 규소막을 형성하는 예비-공정으로서 수소를 함유한 가스(실시예 1에서 암모니아 가스)를 사용하는 플라즈마 공정을 행하는 것이 효과적이라는 것이다. 플라즈마에 의해 활성화된(여기된) 수소는 이 공정에서 활성층(반도체층)으로 고정되어, 효과적으로 수소 종결화가 행해진다.
또한, 일산화 질소가스를 수소를 함유한 가스에 첨가할 경우, 처리되는 부분의 표면이 생성된 수분에 의해 세정되고, 특히 대기중에 함유된 붕소 등에 의한 오염을 효과적으로 방지할 수 있다.
보호막(235) 형성 후, 화소 표시 영역에서의 보호막이 개구율을 높이기 위해 실시예 1에서 선택적으로 제거된다. 제 2 층간 절연막(236)이 1㎛ 아크릴막으로 상부에 형성된다. 전도성막(237)이 실시예 1에서의 ITO막으로부터 상부에 형성되고, 패터닝이 행해져, 보유 캐패시터의 하부 전극이 형성된다. 절연막(238)이 상부에 스퍼터링에 의해 산화 규소막으로부터 형성되어 절연막이 된다. 전도성막(237)은 고정 전위로 설정되거나, 또는 부유 상태(전기적으로 무관한 상태)로 남는다.
다음, 1㎛ 두께의 또다른 아크릴 막으로 제 3 층간 절연막(239)을 형성하기 위한 스퍼터링이 행해진다. 아크릴막이 보유 캐패시터를 형성하는 영역에서 선택적으로 제거되고, 콘택 홀이 동시에 형성된다. 다음 화소 전극(240)이 ITO 막에 의해 형성된다. 보유 캐패시터가 전도성막(237), 절연막(238), 및 화소 전극(240)에 의해 형성된다. 절연막(238)이 얇기 때문에 보호용으로 얇은 유기성 수지막을 사용할 수 있다. 따라서 도 5C에 도시된 구조를 갖는 AM-LCD가 완성된다.
본 발명은 도즈량이 상이한 불순물의 도핑을 적어도 3회 이상 행함으로써, 각 회로 기능에 적절한 NTFT 구조 및 LDD 영역의 불순물 농도를 형성하고, 고 이동도의 GOLD 구조를 갖는 1개 이상의 NTFT를 갖춘 구동기 회로, 및 낮은 오프 전류 LDD 구조를 갖는 NTFT를 갖춘 화소부를 형성함으로써 특징화된다.
도 6은 AM-LCD의 회로 구조의 예를 나타낸다. 실시예 1의 AM-LCD는 소스 신호선 측 구동기회로(601), 게이트 신호선 측 구동기 회로(A)(607), 게이트 신호선 측 구동기회로(B)(611), 예비-충전 회로(612), 및 화소부(606)를 포함한다.
소스 신호선측 구동기 회로(601)는 시프트 레지스터 회로(602), 레벨 시프터 회로(603), 버퍼 회로(604), 및 샘플링 회로(605)가 제공된다.
또한, 게이트 신호선 측 구동기회로(A)(607)는 시프트 레지스터 회로(608), 레벨 시프터 회로(609), 및 버퍼 회로(608)가 제공된다. 게이트 신호선 측 구동기회로(B)(611)동 구조가 동일하다.
특히, 고 이동도를 우선시하는 시프트 레지스터 회로(602, 608)의 NTFT는 본 발명의 GOLD 구조를 나타내며, 레벨 시프터 회로(603, 609), 버퍼 회로(604, 610), 샘플링 회로(605), 및 화소부(606)는 본 발명의 LDD 구조를 나타낸다. 따라서 구동기 회로의 각 회로에 상응하는 GOLD 구조 또는 LDD 구조를 사용하는 것이 바람직하다. 또한, 차폐층이 구동기 회로 위 또는 아래에 형성된 구조가 사용될 수 있고, 특히 샘플링 회로에서의 적합한 TFT 특성을 얻는데 효과적이다.
실시예 1의 구조를 사용함으로써, 고 이동도를 우선으로 하는 TFT 및 낮은 오프 전류를 갖는 TFT가 동일 기판 상에 형성되고 각 회로 기능에 부합하는 회로에 적용되어, 높은 구동기 성능 및 높은 신뢰성을 갖는 전기광학 장치가 실현될 수 있다.
또한, 여기에서의 예는 탑 게이트형 TFT를 사용했지만, 본 발명은 TFT 구조에 관계없이 적용할 수 있다. 예를 들어, 본 발명은 역 스테거형 TFT에 적용할 수 있다.
또한, 실시예 1의 제작 공정에 따라 형성된 TFT의 최종 활성층(반도체층)은 결정 격자에 연속성을 갖는 독특한 결정 구조를 나타내는 결정성 규소막으로 형성된다. 이러한 특성을 이하 설명한다.
상기 제작 공정들에 따라 형성된 활성층을 결정성 규소막을 현미경으로 관찰하면, 다수의 바늘형상 또는 실린더형상 결정들로 구성된 결정 구조를 발견하게 된다. 이는 TEM(투과형 전자 현미경)을 사용하여 관찰함으로써 쉽게 확인된다.
또한, 전자 회절 및 X-레이 회절을 사용하여 검증된 것으로 활성층의 표면상에서 일부(채널 형성부) 결정축 편향이 있을 수 있으나, 주요 배향면은 {110}이다. 본 발명의 출원인이 1.5㎛의 스폿 직경으로 전자빔 회절 사진을 관찰한 결과, 스폿이 {110}면에 상응하는 회절 스폿이 선명하게 나타났지만, 각 스폿은 동심원의 분포를 나타내는 것을 확인했다.
또한, 본 발명의 출원인은 HR-TEM(고분해능 투과형 전자 현미경)을 사용하여 실린더형상 결정이 각각 접하여 형성된 입계들을 관찰했고 입계에서의 결정 격자가 연속성을 갖는다는 것을 확인했다. 이는 입계에서 관찰된 격자 스트라이프가 연속적으로 연결되어 있는 것으로써 쉽게 확인된다.
결정 입계에 있어서의 격자의 연속성은, 입계들이 "평면형 입계"라는 사실에서 비롯한 것이다. 본 명세서에서 평면형 입계의 정의는, "평면 경계(planar boundary)를 공개한, "Charaterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement", Ryuichi Shimokawa and Yutaka Hayashi, Japanese Journal of Applied Physics vol. 27, no. 5, pp 751-758, 1988 에 있다.
이 문헌에 따라, 평면형 입계는 트윈 결정 입계, 특수 적층 결함, 특수 트위스트 입계 등을 포함한다. 이러한 평면형 입계는 전기적으로 활성화되지 않는다는 특징을 갖고 있다. 즉, 평면형 입계는 존재하지 않는 것처럼 보이며, 그 이유는 입계가 서로 다르기 때문에, 캐리어의 이동을 방해하는 트랩으로서의 기능을 하지 못하기 때문이다.
특히, 결정축이(결정면과 수직인 축) 〈110〉축인 경우에, {211} 트윈 결정 입계는 Σ3 대응 입계라 부를 수 있다. Σ값은 입계에 해당하는 정합도(degree of matching)를 나타내는 파라미터로, Σ값이 작을수록 양호한 입계 정합성 나타낸다.
본 발명의 출원인은 본 발명을 행함으로써 관찰된 결정성 규소막을 TEM으로 상세히 관찰했고, 그 결과 대부분의 결정 입계가(90%이상, 보다 일반적으로는 95%이상) Σ3의 대응 입계, 즉 {211} 트윈 입계라는 것을 확인했다.
2개의 결정들이 입계를 형성하고 {110} 배향면을 갖는 경우, 각 θ를 형성하는 결정들 사이에 형성된 입계에서 격자 스트라이프가 {111}면에 해당하는 것으로 가정하면, θ=70.5°일 때, 입계는 Σ3에 대응한다는 것이 공지되었다.
실시예 1에 사용된 결정성 규소막의 입계에서 이웃하는 입계 격자 스트라이프는 대략 70.5°에서 연속한다. 이로부터 입계가 {211} 트윈 입계라는 결론에 이를 수 있다.
θ=38.9°인 경우, 입계는 Σ9에 대응하고, 이처럼 다른 입계들이 존재한다.
이러한 대응(correspondence) 입계는 동일한 면 방위의 결정립(grain) 사이에서만 형성된다. 다른말로, 실시예 1에서 얻어진 결정성 규소막은 대부분 {110}에 거의 부합되는 면 방위을 갖는 결정립으로, 상기 대응 입계가 전역에 걸쳐 형성된다.
이러한 결정 구조(정확하게는 결정 입계 구조)는 입계에서 매우 양호한 정합성으로 서로 상이한 2개의 결정립이 결합된다는 것을 나타낸다. 즉, 결정 격자가 입계에서 연속성을 갖는 결정 구조로, 결정 결함으로 인한 트랩 레벨이 거의 형성되기 어렵다. 그러므로, 입계에서 이런 구조를 갖는 반도체 박막은 실제 존재하지 않는 것으로 간주해도 된다.
또한, 700 내지 1150℃의 고온에서 가열처리 공정으로 입계내에 결함들이 거의 완전히 사라진다는 것을 TEM 관찰을 통해 확인했다. 또한 가열 처리 공정 에서의 결정 결함의 수가 크게 감소된다는 사실이 증명된다.
전자 스핀 공명(ESR)에 의해 스핀밀도 차로 결함수의 차이가 나타났다. 현재, 실시예 1에서의 공정에 의해 제작된 결정성 규소막들은 5×1017spins/cm3이하(바람직하게는 3×1017spins/cm3이하)의 스핀 밀도를 갖는 것으로 나타났다. 그러나, 이 측정값은 본 측정 장치의 검출한계에 가까워, 실제 스핀 밀도는 더 낮을것으로 예측된다.
이렇게, 실시예 1을 행함으로써 형성된 결정성 규소막은 결정립 및 입계가 거의 존재하지 않기 때문에 단결정 규소막 또는 거의 단결정 규소막으로 간주할 수 있다.
(TFT 전기 특성에 관한 의견)
실시예 1에서 제작된 TFT는 MOSFET과 등가의 전기적 특성을 나타낸다. 본 발명의 출원인에 의해 제작된 TFT(활성층 두께 30nm, 게이트 절연막 두께 10nm) 시험에서 이하의 데이터를 얻었다:
1. 스위칭 성능(온/오프 스위칭의 속도)을 나타내는 서브쓰레숄드 계수는 n-채널 TFT 및 p-채널 TFT 모두에 대해 60 내지 100mV/decade(일반적으로 60 내지 85mV/decade)로 작다.
2. TFT 동작 속도를 나타내는 전계 효과 이동도(μFE)는 n-채널 TFT에 대해서는 200 내지 650 ㎠/Vs 사이(일반적으로는 300 내지 500㎠/Vs)이고, p-채널 TFT에 대해서는 100 내지 300㎠/Vs(일반적으로는 150 내지 200㎠/Vs) 사이로 크다.
3. TFT의 구동기 전압을 나타내는 쓰레숄드 전압(Vth)은 n-채널 TFT에 대해서는 -0.5 내지 1.5V이고, p-채널 TFT에 대해서는 -1.5 내지 0.5V로 작다.
이는 매우 뛰어난 스위칭 특성 및 고속 동작을 실현시킬 수 있는 것으로 밝혀졌다.
(회로 특성에 관한 의견)
실시예 1에 의해 형성된 TFT를 사용하여 제작된 링 오실레이터의 주파수 특성은 다음과 같다. 링 오실레이터는 CMOS 구조 인버터 회로가 홀수의 다수 스테이지로 링으로 연결된 상태의 회로로, 인버터 회로 스테이지당 지연 시간을 구하는데 사용된다. 실험에 사용되는 오실레이터의 구성은 다음과 같다:
스테이지 수: 9
TFT 게이트 절연막 두께 30 nm 내지 50 nm
TFT 게이트 길이(채널 길이): 0.6㎛
발진 주파수는 링 오실레이터를 사용하여 조사되었고, 대략 1GHz의 큰 발진 주파수를 얻을 수 있다. 또한, LSI 회로의 TEG중 하나인 시프트 레지스터를 실제로 제작하였고 그의 작동 주파수가 확인되었다. 결과적으로, 100MHz 출력 펄스 작동 주파수는 30nm 두께의 게이트 절연막, 0.6㎛의 게이트 길이, 5V의 공급 전압, 및 50개의 스테이지를 갖는 시프트 레지스터 회로에서 얻어질 수 있다.
링 오실레이터 및 시프트 레지스터에 대한 상기 놀라운 데이터는 실시예 1의 TFT가 MOSFET과 등가, 또는 그 이상의 성능(전기적 특성)을 갖는 것을 나타낸다.
실시예 2
실시예 1의 결정성 규소막을 형성하는 또다른 수단을 사용하는 경우를 도 7A 및 7B를 사용하여 실시예 2에 설명한다.
특히, 적외선 또는 자외선 조사에 의한 결정화 공정(이하 레이저 결정화라 칭함)이 사용된다. 레이저 결정화는 기판에 가해지는 스트레스가 작고, 공정이 짧은 시간으로 행해질 수 있기 때문에 효과적이다. 레이저 가스로서 XeCl, ArF, 또는 KrF와 같은 가스를 사용하는 펄스 가스, 또는 Ar 레이저 또는 연속 광방출 레이저와 같은 연속하는 발진 레이저가 사용되고 조사된다. 레이저 결정화 조건(레이저빔 형상, 레이저 광 파장, 오버랩 비율(overlap ration), 조사 세기, 펄스 폭, 반복 주파수, 및 조사 시간)은 반도체막의 막 두께, 기판 온도 등을 고려하여 작업자가 적절히 선택할 수 있다.
먼저, 기판(701)에 산화 규소막(702)을 형성하고, 비정질 규소막(703)을 그 위에 형성한다(도 7A 참조). 1시간 동안 500℃의 탈수소화 공정후, 레이저 결정화를 행하여, 결정성 규소막(705)을 형성한다(도 7B참조).
실시예 2와 실시예 1의 차이점은 촉매 원소를 사용하지 않고 레이저 결정화가 행해진다는 것이다.
차후 공정들을 실시예 1에 따라 행하면, 본 발명의 TFT 구조가 형성될 것이다. 그러나, 촉매 원소 감소 공정(게더링)이 실시예 1에서 행해졌으나, 실시예 2에서 꼭 필요한 것은 아니다.
실시예 3
실시예 1의 결정성 규소막을 형성하는 또다른 수단을 사용하는 경우를 도 8A 및 8B를 사용하여 실시예 3에서 설명한다. 주목할 것은 간략화를 위해 구동기 회로 영역만을 도시했다는 것이다: 화소부의 차폐층을 도시하지 않았다.
특히, 일본 특허 출원 공보 No. Hei 7-130652(US 특허 No. 08/329,644호에 대응)호에 공개된 기술은 비정질 규소막을 활성화하는데 사용된다. 이 기술은 비정질 규소막의 표면에서 결정화를 조장시키고, 결정화를 수행하기 위한 촉매 원소(일반적으로 니켈)를 유지하는 것이다.
먼저, 산화 규소막(802)을 기판(801)에 형성하고, 비정질 규소막(803)을 상부에 형성한다. 또한 중량당 10ppm 니켈을 함유한 니켈 아세테이트 용액을 인가하여, 니켈 함유층(804)을 형성한다(도 8A 참조).
다음 1시간 동안 500℃에서 탈수소화를 행한 후, 4 내지 12시간 동안 500 내지 650℃ 사이에서 가열처리를 행하여, 결정성 규소막(805)을 형성한다(도 8B 참조). 형성된 결정성 규소막(805)은 극도로 뛰어난 결정성을 나타낸다. 본 발명의 TFT 구조를 얻기 위해 실시예 1의 방법에 따라 차후 공정들을 행할 수 있다.
실시예 1 또는 실시예 2의 구성과 실시예 3의 구성은 자유롭게 조합 가능하다.
실시예 4
실시예 1의 결정성 규소막과 게이트 절연막을 형성하기 위해 또다른 수단을 사용하는 경우를 도 9A 및 9B를 사용하여 실시예 4에 설명한다. 주목할 것은 간략화를 위해, 구동기 회로 영역만을 도시했다는 것이다: 화소부의 차폐층은 도면에 도시하지 않았다.
적어도 700 내지 1100℃의 온도의 내열성을 갖는 기판이 필요하며, 여기서는 석영 기판(901)을 사용했다. 실시예 1 또는 실시예 3에 도시된 기술을 사용하여, 결정성 반도체막을 형성한다. 이를 TFT 활성층을 위한 섬 형상으로 패터닝하여, 반도체층(902, 903)을 형성한다. 주성분으로서 산화 규소를 함유한 막으로 게이트 절연막(904)을 형성하고 반도체층(902, 903)을 덮는다. 70nm 두께의 질화산화규소막을 실시예 4에서는 플라즈마 CVD로 형성한다(도 9A참조).
다음 할로겐(일반적으로는 염소) 및 산소를 함유한 분위기에서 가열처리를 행한다. 실시예 4에서는 30분간 950℃에서 가열처리를 행했다. 공정 온도는 700 내지 1100℃ 범위에서 선택할 수 있고, 공정 시간은 10분 내지 8시간에서 선택한다.
결과적으로, 본 실시예에서는 설정 조건하에서, 열산화막을 반도체층(905, 906), 및 게이트 절연막(904) 사이의 계면에 형성하여, 게이트 절연막(907)을 형성한다(도 9B참조). 또한, 게이트 절연막(904)과 반도체층(902, 903)에 함유된 불순물, 특히 금속성 불순물 원소는 할로겐과 혼합물을 형성하고 할로겐 분위기에서 상기 산화 공정에서 가스상태에서 제거될 수 있다.
이러한 공정들에 의해 제작된 게이트 절연막(907)은 내전압이 높고 반도체층(905, 906)과 게이트 절연막(907) 사이의 계면은 매우 양호하다. 차후 공정들을 본 발명의 TFT 구조를 얻기 위해 실시예 1에 따라 행할 수 있다.
실시예 1 내지 3의 어떠한 구성과도 실시예 4의 구성을 자유롭게 조합할 수 있다.
실시예 5
실시예 1에서의 결정성 규소막내에 촉매 원소를 감소시키기 위한 또다른 수단을 사용하는 경우를 실시예 5에 설명한다.
실시예 1에서는, 선택적인 인 도핑 후에 가열처리를 행하고, 결정성 규소막내에 촉매원소를 감소시키기 위한 게더링을 행한다. 그러나, 인이 전체 표면으로 도핑될 수 있다. 액상에서 황산을 고온으로 접촉시켜 이루어지는 게더링 방법을 실시예 5에서 설명한다.
먼저, 도 3A의 단계를 실시예 1의 공정에 따라 형성한다. 다음 기판을 300℃에서 가열처리된 액체(실시예 5에서는 황산 용액이 사용된다)에 적셔, 결정화에 사용되는 니켈을 제거 또는 감소시킨다. 황산으로 반도체층을 접촉시키는 방법이 특별히 한정된 것은 아니다.
액상을 이용하여 촉매원소 감소 공정을 수행함으로써, 촉매 원소 농도를 짧은 시간내에 감소시킬 수 있다. 본 발명의 TFT 구조를 달성하기 위해서 실시예 1에 따른 차후 공정들을 행할 수 있다.
실시예 1 내지 4의 어떠한 구성이라도 실시예 5의 구성과 자유롭게 조합할 수 있다.
실시예 6
실시예 1의 투명 전극(125)을 위해 기판으로서 전도성을 갖는 차폐층(이하 블랙 마스크라 칭함)을 사용하는 실시예를 도 10을 참조로 실시예 6에 설명한다. 차폐층은 외부로부터의 광을 차단하고, 동시에 전계 차단 효과를 제공한다.
먼저, 실시예 1에 따라 제 2 층간 절연막을 형성한다. 주성분으로서 티타늄을 함유한 금속막을 스퍼터링법에 의해 증착시키고, 패터닝을 행하여, 화소 TFT를 덮는 블랙 마스크(301)를 형성한다. 제 2 층간 절연막에 유기성 수지를 사용하는 경우, CF4가스를 사용하는 플라즈마 공정이 금속막에 점착성을 증가시키기 위해서 행해질 수 있고, 버퍼층이 되는 얇은 절연막이 제 2 층간 절연막에 스퍼터링에 의해 형성될 수 있다.
산화 규소막(302)이 실시예 1과 유사하게 스퍼터링에 의해 블랙마스크(301)에 형성된다. 블랙 마스크(301)는 보유 캐패시터의 저부 전극이 되며, 산화 규소막(302)은 보유 캐패시터의 유전체가 된다. 블랙마스크(301)는 고정 전위로 설정되거나, 또는 부유 상태(전기적으로 무관한 상태)로 남는다.
다음 산화 규소막(302)이 화소 전극과 드레인 전극에 대한 콘택 홀 형성을 용이하게 하기 위해 선택적으로 제거된다. 다음 유기성 수지막이 형성된다. 블랙 마스크의 상부에 유기성 수지막이 제거되고 동시에 콘택 홀이 형성되어, 제 3 층간 절연막(304)이 형성된다. 제 3 층간 절연막(304)은 블랙 마스크(301)와 화소 전극(303) 사이의 회로가 단락되는 것을 효과적으로 방지하는 역할을 한다.
마지막으로, 화소 전극(303)이 투명 전도성막으로부터 형성된다. 화소 전극(303)은 보유 캐패시터의 상부 전극이 된다.
이 구조를 사용함으로써 넓은 보유 캐패시터를 형성하는 것이 가능하고, 광으로 인한 TFT의 악화를 방지할 수 있다.
또한, 스퍼터링법에 의해 형성된 산화 규소막을 실시예 6에서 사용했으나, 블랙 마스크는 고압 산화법 또는 양극 산화법과 같은 산화방법으로써 산화될 수 있고 산화막은 절연체로서 사용될 수 있어, 생산성을 증가시킨다.
실시예 1 내지 실시예 5중 어느 구성이라도 실시예 6의 구성과 자유롭게 조합할 수 있다.
실시예 7
실시예 7에서는, 특정한 화소부 구조의(삼중 게이트 구조) 예를 도 11에 나타냈다. 차폐층(401)이 반도체층(402) 아래에 형성되고, 게이트 배선(403)이 반도체층(402) 위에 형성된다. 차폐막(401)의 라인 폭은 본 발명에서의 게이트 배선(403)의 라인 폭보다 넓다. 참조부호 404는 드레인 전극, 405는 소스 배선, 406은 절연층, 407은 화소 전극을 나타낸다. 간략하게 화소 전극(409)을 사선 모양으로 나타냈고, 화소 전극(407, 408, 410)은 굵은 선으로 표시된 영역으로 나타냈다.
도 11에 해당하는 단면도를 도 12에 나타냈다. 투명 전도성막(501)은 고정 전위로 설정되거나, 또는 부유 상태(전기적으로 무관한 상태)일 수 있다. 보유 캐패시터는 투명 전도성막(501), 절연막(502), 및 화소 전극(407)으로 형성된다.
실시예 1의 이중 게이트 구조와 비교하여, 실시예 7의 TFT는 삼중 게이트 구조이나, 기본 구조는 같다. 따라서, 실시예 1에 도시된 제작 공정은 도 11 및 도 12의 구조를 형성하는데 사용가능하다.
실시예 1 내지 6의 어떠한 구성이라도 실시예 7의 구성과 자유롭게 조합할 수 있다.
실시예 8
실시예 1에 도시된 제작 공정에 의해 TFT를 형성함으로써 실제로 AM-LCD를 제작하는 경우를 실시예 8에 설명한다.
도 5C의 상태는 실시예 1에 따라 형성된 것으로, 배향막이 화소 전극(240)에 80nm 두께로 형성된다. 컬러 필터, 투명 전극(대향 전극) 및 상부에 형성된 배향막을 구비한 유리 기판을 대향 기판으로서 준비하고, 배향막 각각에서 러빙(rubbing) 공정을 행한다. 기판에 TFT를 형성하고 다음 대향 기판과 밀봉재(sealant)를 사용하여 연결한다. 다음 기판 사이에 액정을 보유한다. 공지된 방법은 상기 셀 어셈블링 공정에 대해 사용될 수 있으며, 상세한 설명은 생략한다.
필요하다면 셀 갭을 유지하기 위해 스페이서를 형성할 수 있다. 따라서 사선으로 1인치 이하의 AM-LCD 처럼, 스페이서는 셀 캡이 스페이서 없이 유지될 수 있는 경우에는 형성할 필요 없다.
이렇게 제작된 AM-LCD를 외부에서 본 것을 도 13에 나타냈다. 도 13에 도시된 것처럼 활성 매트릭스 기판 및 대향 기판은 서로 면하고 있고, 액정이 상기 기판들 사이에 개재되어 있다. 활성 매트릭스 기판은 화소부(1001), 주사선 측 구동기 회로(1002), 및 기판(1000)에 형성된 신호선 측 구동기 회로(1003)를 포함한다.
주사선 측 구동기회로(1002) 및 신호선 측 구동기 회로(1003)는 각각 주사선(1003)과 신호선(1040)에 의해 화소부(1001)에 연결된다. 구동기 회로(1002, 1003)는 주로 CMOS 회로를 구성한다.
주사선은 화소부(1001)의 각 행(row) 마다 형성되고, 신호선(1040)은 각 열(column)마다 형성된다. 화소 TFT(1010)는 주사선(1030)과 신호선(1040)의 교차점 부근에 형성된다. 화소 TFT(1010)의 게이트 전극이 주사선(1030)에 연결되고, 소스는 신호선(1040)에 연결된다. 또한, 화소 전극(1060)과 보유 캐패시터(1070)는 화소 TFT의 드레인에 연결된다.
대향 기판(1080)은 기판의 전체 표면에 ITO 막과 같은 투명 전도성막을 갖는다. 투명 전도성막은 화소부(1001)의 화소 전극(1060)에 대응하는 대향 전극이고, 액정 물질이 화소 전극과 대향 전극 사이에 형성된 전계에 의해 도입된다. 배향막, 블랙 마스크, 및 컬러 필터가 필요에 따라 대향 기판(1080)에 형성될 수 있다.
FPC(1031)가 액티브 매트릭스 측 기판에 외부 출력 단자(1005)에 부착되고, 배선(1007, 1008)이 구동기 회로 및 외부 출력 단자를 연결하기 위해 형성된다. 비디오 신호 처리 회로, 타이밍 펄스 발생 회로, γ 보상 회로, 메모리 회로, 또는 규소 기판에 형성된 연산(arithmetic) 회로와 같은 회로들로 구조화된 IC 칩이 장착될 수 있다.
위의 실시예 8에 의해 제작된 액정 표시 장치에, TN 액정 외에 다양한 형태의 액정 물질이 사용될 수 있다. 예를 들어: Furue, H, et al., "Characteristics and Driving Scheme of Polymerstabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ration with Gray-Scale Capability," SID 1998; Yoshida, T., et al., "A Full-color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time," SID Digest, 841, 1997; Innui, S., et al., "Thresholdless antiferroelectricity in liquid crystals and its application to displays" J. Mater. Chem., 6(4), 671-673, 1996: 및 미국 특허 No. 5594569호에 개시된 액정을 사용할 수 있다.
또한, 액정 표시 장치는 실시예 8에서 일례로 설명되나, 본 발명은 액티브 매트릭스형 표시장치가 제공되는 EL(전기발광;electroluminescence) 표시 장치, 또는 EC(electrochromic) 표시장치에 적용가능하다.
실시예 1 내지 7의 어느 구성이라도 실시예 8의 구성과 자유롭게 조합할 수 있다.
실시예 9
본 발명을 사용하는 EL(전기 발광) 표시 장치의 제작예를 실시예 9에 설명한다.
액티브 매트릭스형 EL 장치에 본 발명을 적용예를 도 14에 나타냈다.
도 14는 액티브 매트릭스형 EL 표시장치의 회로도이다. 참조부호 11은 표시 영역을 나타내고, x-방향 주변 구동기 회로(12) 및 y-방향 주변 구동기 회로(13)가 주변에 형성된다. 또한, 표시 영역(11)에서의 각 화소는 스위칭 TFT(14), 캐패시터(15), 전류 제어 TFT(16), 및 유기(organic) EL 소자(17)를 포함한다. 스위칭 TFT(14) x-방향 신호선(18a)(또는 18b) 및 y-방향 신호선(20a)(또는 20b, 20c)에 연결된다. 또한, 전원선(19a, 19b)이 전류 제어 TFT(16)에 연결된다.
실시예 9에서의 액티브 매트릭스형 EL 표시기의 x-방향 주변 구동기 회로(12) 및 y-방향 주변 구동기 회로(13)에 사용된 TFT 구조는 GOLD 구조인 반면, 스위칭 TFT(14) 및 전류 제어 TFT(16)는 LDD 구조이다.
도 15A는 본 발명을 사용하는 EL 표시장치의 상부를 본 것이다. 도 15A에서 참조 부호 4010은 기판을 나타내고 4011은 주변부를, 4012는 소스선 측 구동기 회로, 및 4013은 게이트선 측 구동기 회로를 나타낸다. 이들 구동기회로는 게이트 배선(4014 내지 4016)을 통해 FPC(4017)에 도달하게 되어 외부 장치와 연결된다.
커버(6000), 시일 물질(또한 하우징 물질이라 칭함)(7000), 및 밀봉재(제 2 시일 물질)(7001)는 적어도 화소부 부근에 형성되어야 하고, 이때 화소부 및 구동기 회로 양쪽 부근에 형성되는 것이 바람직하다.
또한, 도 15B는 실시예 9의 EL 표시장치의 단면 구조를 나타낸다. 구동기회로 TFT(4022)(주의: 여기서는 n-채널형 TFT 및 p-채널형 TFT를 조합한 CMOS 회로) 및 화소부 TFT(4023)(주의: 여기서는 EL 소자 속으로 흐르는 전류를 제어하기 위한 TFT만을 나타냈다)가 기판(4010) 및 하지막(4021)에 형성된다.
본 발명은 구동기회로 TFT(4022) 및 화소부 TFT(4023)에 사용할 수 있다.
본 발명을 사용하여 구동기회로 TFT(4022) 및 화소부 TFT(4023)를 완성한 후, 화소 전극(4027)이 수지 물질로 구성된 층간 절연막(평탄화막)(4026) 위에, 투명 전도성막에 의해 형성되어, 화소부 TFT(4023)의 드레인에 전기적으로 연결된다. 산화 인듐 및 산화 주석 혼합물(소위 ITO), 또는 산화 인듐 및 산화 아연 혼합물이 투명 전도성막으로서 사용될 수 있다. 다음, 화소 전극(4027)을 형성한 후, 절연막(4028)이 형성되고, 개구부가 화소 전극(4027)에 형성된다.
다음 EL층(4029)이 형성된다. 공지된 어떠한 EL 물질들이라도(홀주입층, 홀 수소층, 일루미네이션 층, 전자 수송층, 전자 주입층) EL층(4029)으로서 적층 구조 또는 단층 구조를 형성하도록 자유롭게 조합가능하다. 공지된 기술을 구조형태를 결정하는데 사용할 수 있다. 또한, EL 물질로서 저분자량 물질 및 고분자량 물질(폴리머)이 있다. 증발법이 저분자량 물질에 대해 사용되나, 쉬운 방법으로 스핀 코팅, 프린팅, 고분자량 물질을 위한 잉크 제트와 같은 방법이 사용된다.
EL층은 새도우(shadow) 마스크를 사용하는 증발법으로서 실시예 9에서 형성된다. 새도우 마스크를 사용하고 일루미니센스(luminescence)층을 사용함으로써 각각의 화소(적색광 방출층, 녹색광 방출층, 파란색과 방출층)에 대해 상이한 파장의 광을 방출 시킬 수 있고, 컬러 표시가 가능하게 된다. 컬러 필터를 갖춘 조합 색상 변화층(CCM), 및 컬러 필터를 갖춘 조합 백색광 방출층과 같은 다른 형태의 것을 사용할 수 있다. 물론, 단색광 EL 표시장치를 사용할 수 있다.
EL층(4029)을 형성한 후, 음극(4030)을 상부에 형성한다. 음극(4030)과 EL층(4029) 사이의 계면에 존재하는 습기와 산소를 상당량 제거할 수 있다. 따라서, 진공내에서 연속막 증착에 의해 EL층(4029)과 음극(4030)을 형성하거나, 또는 불활성 분위기에 EL층(4029)을 형성하고 난 다음 대기중에 노출없이 양극(4030)을 형성할 수 있다. 멀티-챔버 시스템(클러스터 툴 시스템) 증작 장치를 사용함으로써 실시예 9에서의 막증착을 행할 수 있다.
LiF(lithium fluoride)막과 Al(알루미늄)막의 적층 구조가 실시예 9에서 음극(4030)으로 사용된다. 특히, 1nm 두께의 LiF(lithium fluoride)막이 증발에 의해 EL층(4029)에 형성되고, 300nm 두께의 알루미늄막이 그 위에 형성된다. 물론 공지된 음극 물질인 MgAg 전극이 사용될 수 있다. 다음 음극(4030)이 참조부호 4031로 표시된 영역에 배선(4016)으로 연결된다. 배선(4016)은 음극(4030)에 예비설정 전압을 인가하기 위한 공급선으로, 전도성의 페이스트(paste) 물질(4032)을 통해 FPC(4017)에 연결된다.
참조부호 4031로 표시된 영역에서, 음극(4030)과 배선(4016)이 전기적으로 연결되어, 층간 절연막(4026)과 절연막(4028)에 콘택 홀을 형성해야 한다. 층간 절연막(4026)을 에칭하는 동안(화소 전극 콘택홀을 형성할 때) 그리고 절연막(4028)의 에칭 동안(EL층을 형성하기 전 개구부를 형성할 때) 콘택 홀을 형성할 수 있다. 또한, 절연막(4028)을 에칭할 때 층간 절연막(4026)에 내내 원 샷(one shot)으로 에칭이 행해질 수 있다. 이러한 경우 양호한 형상의 콘택 홀이 제공되고 층간 절연막(4026)과 절연막(4028)은 동일한 수지물질이다.
보호막(6003), 충전재(filler)(6004), 및 커버(6000)가 형성되어, 형성된 EL 장치의 표면을 덮는다.
또한, 밀봉재가 커버(6000) 및 기판(4010)의 안쪽에 형성되어, EL 장치부를 둘러싸고, 밀봉재(7001)(제 2 밀봉재)가 밀봉재(7000)의 바깥쪽에 형성된다.
이때 충전재(6004)는 커버(6000)를 결합시키기 위한 접착제로서의 역할을 한다. PVC(polyvinyl chloride), 에폭시 수지, 규소 수지, PVB(polyvinyl butyral) 및 EVA(ethylene vinyl acetate)가 충전재(6004)로서 사용될 수 있다. 건조제가 충전재(6004)의 안쪽에 형성되면, 수분 흡수 효과가 유지될 수 있고, 이는 바람직하다.
또한, 충전재(6004) 내에 스페이서를 포함할 수 있다. 스페이서는 BaO와 같은 분말 물질일 수 있고, 이들 자체가 수분을 흡수하는 능력을 스페이서에 부여한다.
스페이서를 사용할 때, 보호막(6003)이 스페이서 압력을 완화시킬 수 있다. 또한, 수지막 등이 스페이서 압력을 완화시키기 위해 보호막(6003)과 분리되어 형성될 수 있다.
또한, 유리판, 알루미늄판, 스테인레스 강철판, FRP(fiberglass-reinforced plastic)판, PVF(polyvinyl fluoride)막, Mylar 막, 폴리에스터막, 및 아크릴막이 커버(6000)로서 사용될 수 있다. PVB 또는 EVA가 충전재(6004)로서 사용되는 경우, 수십 ㎛의 알루미늄 포일이 PVF막 또는 Mylar막에 의해 개재된 구조를 갖는 시트를 사용하는 것이 바람직하다.
그러나, EL 장치로부터의 광 방출 방향에 따라(광 조사 방향), 커버(6000)는 광 투과성을 필요로 하게 된다.
또한, 배선(4016)이 시일링 물질(7000)과 시일재(7001) 및 기판(4010) 사이의 갭을 통해 FPC(4017)에 전기적으로 연결된다. 배선(4016)의 설명을 했고, 배선(4014, 4015)은 밀봉재(7000) 및 밀봉재(7001) 아래를 지나 유사하게 FPC(4017)에 전기적으로 연결된다.
실시예 1 내지 7의 다른 어떠한 구성도 실시예 9의 구성과 자유롭게 조합할 수 있다.
실시예 10
종래의 MOSFET상에 층간 절연막을 형성하고, 그위에 TFT를 형성하는 경우 본 발명을 사용할 수 있다. 다른말로, 반사형 AM-LCD가 반도체 회로상에 형성된 3차원 구조를 갖는 반도체 장치를 실현시킬 수 있다.
또한, 반도체 회로를 SIMOX 기판, Smart-Cut(SOITEC 주식회사 상품), ELTRAN(Cannon 주식회사 상표)등과 같은 SOI 기판에 형성할 수 있다.
실시예 1 내지 8의 어떠한 구성이라도 본 실시예를 행하는데 조합가능하다.
실시예 11
본 발명을 실시하여 형성된 CMOS 회로 및 화소부를 다양한 전기 광학 장치 (액티브 매트릭스형 액정 표시장치, 액티브 매트릭스형 EL 표시장치, 액티브 매트릭스형 EC 표시장치)에 적용할 수 있다. 즉, 본 발명은 표시장치로서 이들 전기 광학 장치를 사용하는 전자 장치의 모든 제작 공정에서 실시될 수 있다.
전자 장치로서, 비디오 카메라, 디지털 카메라, 프로젝터(리어형 또는 프론트형 프로젝터), 헤드 장착 표시기(고글형 표시기), 자동차 운행 시스템, 자동차 스테레오, 퍼스널 컴퓨터, 및 휴대용 정보 단말기(모빌 컴퓨터, 셀률러 폰, 또는 전자 서적등)를 열거할 수 있다. 이들의 예를 도 16A 내지 16F, 도 17A 내지 17D, 및 도 18A 내지 18C에 나타냈다.
도 16A는 본체(2001), 화상 입력부(2002), 표시장치(2003), 및 키보드(2004)등을 포함하는 퍼스널 컴퓨터를 나타낸 것이다. 본 발명은 화상 입력부(2002), 표시장치(2003), 및 다른 신호 제어 회로에 적용할 수 있다.
도 16B는 본체(2101), 표시장치(2102), 음성 입력부(2103), 작동 스위치(2104), 배터리(2105), 및 화상 수신부(2106) 등을 포함하는 비디오 카메라를 나타낸 것이다.
도 16C는 본체(2201), 카메라부(2202), 화상 수신부(2203), 작동 스위치(2204), 및 표시장치(2205)등을 포함하는 모빌 컴퓨터를 나타낸 것이다.
도 16D는 본체(2301), 표시장치(2302) 및 암부(2303)등을 포함하는 고글형 표시장치를 나타낸 것이다.
도 16E는 프로그램을 기록한 기록 매체(이하 기록 매체로 칭함)를 사용하는 플레이어를 나타낸 것으로, 본체(2401), 표시장치(2402), 스피커부(2403), 기록 매체(2404), 및 작동 스위치(2405)를 포함한다. 또한, 이 플레이어는 기록 매체로서 DVD(Digital Versatile Disc), CD 등을 사용하여, 음악 또는 영화감상, 비디오 게임 및 인터넷을 연결하는 공구로서 사용된다. 본 발명은 표시장치(2402) 및 다른 신호 제어 회로에 적용할 수 있다.
도 16F는 본체(2501), 표시장치(2502), 접안부(eye piece)(2503), 작동 스위치(2504), 및 화상 수신부(도시하지 않음)를 포함하는 디지털 카메라를 나타낸 것이다. 본 발명은 표시장치(2502) 및 다른 신호 제어 회로에 적용할 수 있다.
도 17A는 투사 장치(2601), 스크린(2602)을 포함하는 프론트형 프로젝터를 나타낸 것이다. 본 발명은 투사 장치(2601) 및 다른 신호 제어 회로를 구성하는 액정 표시장치(2808)에 적용할 수 있다.
도 17B는 본체(2701), 투사 장치(2702), 거울(2703), 및 스크린을 포함하는 리어형 프로젝터를 나타낸 것이다. 본 발명은 투사 장치(2702) 및 다른 신호 제어 회로를 구성하는 액정 표시 장치(2808)에 적용할 수 있다.
도 17C는 도 17A 및 17B에서의 투사 장치(2601)의 구조의 일례를 나타낸 도면이다. 투사 장치(2601, 2702)는 광원 광학계(2801), 거울(2802, 2804 내지 2806), 이색성 거울(dichroic mirror)(2803), 프리즘(2807), 액정 표시장치(2808), 위상차 플레이트(2809), 및 투사 광학계(2810)로 구성된다. 본 실시예는 "3판식"의 예를 나타내지만, 특별히 한정된 것은 아니다. 예를 들어, 본 발명은 "단판식"을 적용할 수도 있다. 또한, 도 17C에서 화살표로 표시된 광학 경로에서, 광학 렌즈와 같은 광학계, 편광 기능을 갖는 필름 및 위상차를 조절하는 필름 및 IR 필름을 본 발명을 행하는 사람의 판단에 따라 설치할 수 있다.
도 17D는 도 17C에서의 광원 광학계(2801)의 구조의 일례를 나타낸 도면이다. 본 실시예에서, 광원 광학계(2801)는 반사기(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광 변환 소자(2815), 및 집광 렌즈(2816)를 포함한다. 도 17D에 도시된 광원 광학계는 일례로, 특별히 한정되지 않는다. 예를 들어, 본 발명을 실시하는 사람의 판단에 따라, 광원 광학계에 광학렌즈와 같은 광학계, 편광 기능을 갖는 필름, 위상차를 조절하는 필름 및 IR 필름을 설치할 수 있다.
그러나, 도 17에 도시된 프로젝터는 투과형 전기광학 장치를 사용한 경우를 나타낸 것으로 반사형 전기 광학 장치 및 EL 표시 장치를 사용하는 예는 설명하지 않는다.
도 18A는 본체(2901), 음성 출력부(2902), 음성 입력부(2903), 표시장치(2904), 작동 스위치(2905), 및 안테나(2906)로 구성된 셀률러 폰을 나타낸다. 본 발명은 음성 출력부(2902), 음성 입력부(2903) 및 표시장치(2904) 및 다른 신호 제어 회로에 적용할 수 있다.
도 18B는 본체(3001), 표시장치(3002, 3003), 메모리 매체(3004), 작동 스위치(3005) 및 안테나(3006)로 구성된 휴대용 사전(전자 사전)을 나타낸 것이다. 본 발명은 표시장치(3003)에 적용할 수 있다. 본 발명에 따른 표시기는 표시기가 특히 대형인 경우에 그리고 표시장치가 대각으로 10인치 이상인(특히 30인치 이상) 경우에 바람직하다.
상기 설명된 것처럼, 본 발명의 응용 범위는 상당히 넓으며, 본 발명은 전자 장치의 어느 분야에라도 적용할 수 있다. 또한, 본 실시예에 따른 전자 장치는 실시예 1 내지 7중 어떠한 조합으로 이루어진 구성을 사용하더라도 실현가능하다.
본 발명을 사용함으로써, 성능에 따라 회로가, 동일 기판상에 형성된 이동도 우선의 TFT 및 오프전류가 낮은 TFT를 적용함으로써 높은 구동력 및 높은 신뢰성을 갖는 전기 광학 장치, 특히 AM-LCD를 실현시키는 것이 가능하다.

Claims (22)

  1. 동일 기판상에 형성된 구동기 회로 및 화소부를 포함하는 반도체 장치로서,
    한 쌍의 고농도 불순물 영역, 한 쌍의 고농도 불순물 영역 사이에 제공된 채널 형성 영역, 및 그 채널 형성 영역과 상기 고농도 불순물 영역의 적어도 한 영역 사이에 제공되고, 주기율표의 15족 원소를 함유하고 있는 저농도 불순물 영역을 포함하는, 상기 기판 위의 상기 구동기 회로에 제공된 n-채널 TFT;
    한 쌍의 고농도 불순물 영역, 그 한 쌍의 고농도 불순물 영역 사이에 제공된 채널 형성 영역, 및 상기 채널 형성 영역과 상기 고농도 불순물 영역의 적어도 한 영역 사이에 제공되고, 주기율표의 15족 원소를 함유하고 있는 저농도 불순물 영역을 포함하는, 상기 기판 위의 상기 화소부에 제공된 n-채널 TFT를 포함하며,
    상기 화소부의 상기 TFT의 상기 저농도 불순물 영역에 함유된 상기 15족 원소의 농도와 비교하여 상기 구동기 회로의 상기 TFT의 상기 저농도 불순물 영역에 함유된 상기 15족 원소의 농도가 더 높은 것을 특징으로 하는 반도체 장치.
  2. 동일 기판상에 형성된 구동기 회로 및 화소부를 포함하는 반도체 장치로서,
    주기율표의 15족 원소를 함유하고 있는 한 쌍의 고농도 불순물 영역, 그 한 쌍의 고농도 불순물 영역 사이에 제공된 채널 형성 영역, 및 상기 채널 형성 영역과 상기 고농도 불순물 영역의 적어도 한 영역 사이에 제공된 저 농도 불순물 영역을 포함하는, 상기 기판 위의 상기 구동기 회로에 제공된 n-채널 TFT;
    주기율표의 15족 원소를 함유하고 있는 한 쌍의 고농도 불순물 영역, 그 고농도 불순물 영역 사이에 제공된 채널 형성 영역, 및 상기 채널 형성 영역과 상기 고농도 불순물 영역의 적어도 한 영역 사이에 제공된 저농도 불순물 영역을 포함하는, 상기 기판 위의 상기 화소부에 제공된 n-채널 TFT를 포함하며,
    상기 화소부의 상기 TFT의 상기 고농도 불순물 영역에 함유된 상기 15족 원소의 농도와 비교하여 상기 구동기 회로의 상기 TFT의 상기 고농도 불순물 영역에 함유된 상기 15족 원소의 농도가 더 높은 것을 특징으로 하는 반도체 장치.
  3. 동일 기판상에 형성된 구동기 회로 및 화소부를 포함하는 반도체 장치로서,
    채널 형성 영역, 상기 채널 형성 영역과 접하여 형성된 게이트 절연막, 및 상기 게이트 절연막과 접하여 형성된 게이트 전극, 상기 채널 형성 영역을 사이에 도고 있는 한 쌍의 저농도 불순물 영역, 및 상기 저농도 불순물 영역들 중 대응하는 한 영역에 접하여 형성된 고농도 불순물 영역을 포함하는, 기판 위의 상기 구동기 회로에 제공된 n-채널 TFT; 및
    채널 형성 영역, 상기 채널 형성 영역과 접하여 형성된 게이트 절연막, 상기 게이트 절연막과 접하여 형성된 게이트 전극, 상기 채널 형성 영역을 사이에 두고 있는 한 쌍의 저농도 불순물 영역, 및 상기 저농도 불순물 영역들중 대응하는 한 영역에 접하여 형성된 고농도 불순물 영역을 포함하며,
    상기 구동기 회로의 상기 n-채널 TFT의 상기 저농도 불순물 영역중 적어도 한 영역이 상기 구동기 회로의 상기 n-채널 TFT의 상기 게이트 절연막을 통해 상기 구동기 회로의 상기 n-채널 TFT의 상기 게이트 전극과 중첩되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 구동기 회로의 상기 n-채널 TFT의 상기 저농도 불순물 영역의 채널 길이 방향으로의 폭이 상기 화소부의 상기 n-채널 TFT의 상기 저농도 불순물 영역의 채널 길이 방향으로의 폭과 상이한 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서, 상기 구동기 회로의 상기 n-채널 TFT의 상기 저농도 불순물 영역의 채널 길이 방향으로의 폭이 상기 화소부의 상기 n-채널 TFT의 상기 저농도 불순물 영역의 채널 길이 방향으로의 폭과 상이한 것을 특징으로 하는 반도체 장치.
  6. 제 3 항에 있어서, 상기 구동기 회로의 상기 n-채널 TFT의 상기 저농도 불순물 영역의 채널 길이 방향으로의 폭이 상기 화소부의 상기 n-채널 TFT의 상기 저농도 불순물 영역의 채널 길이 방향으로의 폭과 상이한 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 화소부의 상기 n-채널 TFT에 대해, 상기 기판 위에 차폐층이 제공되고, 상기 차폐층과 접하여 절연막이 제공되고, 상기 절연막과 접하여 상기 화소부의 상기 n-채널 TFT의 상기 채널 형성 영역이 제공되고, 상기 채널 형성 영역과 접하여 게이트 절연막이 제공되고, 상기 게이트 절연막과 접하여 게이트 전극이 제공되는 것을 특징으로 하는 반도체 장치.
  8. 제 2 항에 있어서, 상기 화소부의 상기 n-채널 TFT에 대해, 상기 기판 위에 차폐층이 제공되고, 상기 차폐층과 접하여 절연막이 제공되고, 상기 절연막과 접하여 상기 화소부의 상기 n-채널 TFT의 상기 채널 형성 영역이 제공되고, 상기 채널 형성 영역과 접하여 게이트 절연막이 제공되고, 상기 게이트 절연막과 접하여 게이트 전극이 제공되는 것을 특징으로 하는 반도체 장치.
  9. 제 3 항에 있어서, 상기 화소부의 상기 n-채널 TFT에 대해, 상기 기판위로 차폐층이 제공되고, 상기 차폐층과 접하여 절연막이 제공되고, 상기 절연막과 접하여 상기 화소부의 상기 n-채널 TFT의 상기 채널 형성 영역이 제공되는 것을 특징으로 하는 반도체 장치.
  10. 제 7 항에 있어서, 상기 차폐층이 상기 절연막을 통해 상기 화소부의 상기 n-채널 영역의 상기 채널 형성영역 및 상기 저농도 불순물 영역과 중첩되는 것을 특징으로 하는 반도체 장치.
  11. 제 8 항에 있어서, 상기 차폐층이 상기 절연막을 통해 상기 화소부의 상기 n-채널 TFT의 상기 채널 형성 영역 및 상기 저농도 불순물 영역이 중첩되는 것을 특징으로 하는 반도체 장치.
  12. 제 9 항에 있어서, 상기 차폐층이 상기 절연막을 통해 상기 화소부의 상기 n-채널 TFT의 상기 채널 형성 영역 및 상기 저농도 불순물 영역과 중첩되는 것을 특징으로 하는 반도체 장치.
  13. 제 7 항에 있어서, 상기 화소부의 상기 n-채널 TFT의 상기 차폐층의 채널 방향으로의 폭이 상기 화소부의 상기 n-채널 TFT의 상기 게이트 전극의 채널 방향으로의 폭보다 넓은 것을 특징으로 하는 반도체 장치.
  14. 제 8 항에 있어서, 상기 화소부의 상기 n-채널 TFT의 상기 차폐층의 채널 방향으로의 폭이 상기 화소부의 상기 n-채널 TFT의 상기 게이트 전극의 채널 방향으로의 폭보다 넓은 것을 특징으로 하는 반도체 장치.
  15. 제 9 항에 있어서, 상기 화소부의 상기 n-채널 TFT의 상기 차폐층의 채널 방향으로의 폭이 상기 화소부의 상기 n-채널 TFT의 상기 게이트 전극의 채널 방향으로의 폭보다 넓은 것을 특징으로 하는 반도체 장치.
  16. 동일 기판상에 형성된 구동기 회로 및 화소부를 포함하는 반도체 장치를 제작하는 방법으로서,
    상기 기판 위에 차폐층을 형성하는 제 1 단계;
    상기 차폐층과 상기 기판을 덮는 절연막을 형성하는 제 2 단계;
    상기 절연막 위에 반도체층을 형성하는 제 3 단계;
    상기 반도체층을 결정화시키는 제 4 단계;
    상기 결정화된 반도체층을 패터닝하여 상기 구동기 회로의 활성층과 상기 화소부의 활성층을 형성하는 제 5 단계;
    상기 활성층 위에 게이트 절연막을 형성하는 제 6 단계;
    제 1 마스크를 사용하여 상기 구동기 회로의 상기 활성층에 주기율표의 15족 원소를 선택적으로 도핑하는 제 7 단계;
    상기 게이트 절연막 위에 배선을 형성하는 제 8 단계;
    상기 배선을 마스크로 사용하여 상기 구동기 회로 및 상기 화소부의 상기 활성층에 주기율표의 15족 원소를 선택적으로 도핑하는 제 9 단계; 및
    제 2 마스크를 사용하여 상기 구동기 회로 및 상기 화소부의 상기 활성층에 주기율표의 15족 원소를 선택적으로 도핑하는 제 10 단계를 포함하는 것을 특징으로 하는 반도체 장치 제작방법.
  17. 제 16 항에 있어서, 상기 제 7 단계에서 도핑된 주기율표의 상기 15족 원소가 상기 제 9 단계에서 도핑된 주기율표의 상기 15족 원소의 농도보다 높고, 상기 제 10 단계에서 도핑된 주기율표의 상기 15족 원소의 농도보다는 낮은 것을 특징으로 반도체 장치 제작방법.
  18. 동일 기판상에 형성된 구동기 회로 및 화소부를 포함하는 반도체 장치를 제작하는 방법으로서,
    상기 기판 위에 차폐층을 형성하는 제 1 단계;
    상기 차폐층과 상기 기판을 덮는 절연막을 형성하는 제 2 단계;
    상기 절연막 위에 반도체층을 형성하는 제 3 단계;
    상기 반도체층을 결정화시키는 제 4 단계;
    상기 결정화된 반도체층을 패터닝하여 상기 구동기 회로의 활성층과 상기 화소부의 활성층을 형성하는 제 5 단계;
    상기 활성층 위에 게이트 절연막을 형성하는 제 6 단계;
    제 1 마스크를 사용하여 상기 구동기 회로의 상기 활성층에 주기율표의 상기 15족 원소를 선택적으로 도핑하는 제 7 단계;
    상기 활성층에 도핑된 주기율표의 상기 15족 원소를 활성화시키는 제 1 공정을 행하는 제 8 단계;
    상기 게이트 절연막 위에 배선을 형성하는 제 9 단계;
    상기 배선을 마스크로 사용하여 상기 구동기 회로 및 상기 화소부의 상기 활성층에 주기율표의 상기 15족 원소를 선택적으로 도핑하는 제 10 단계;
    제 2 마스크를 사용하여 상기 구동기 회로 및 상기 화소부의 상기 활성층에 주기율표의 상기 15족 원소를 선택적으로 도핑하는 제 11 단계; 및
    상기 활성층에 도핑된 주기율표의 상기 15족 원소를 활성화시키는 제 2 공정을 행하는 제 12 단계를 포함하는 것을 특징으로 하는 반도체 장치 제작방법.
  19. 제 16 항에 있어서, 상기 차폐층이 상기 화소부가 되는 영역에만 형성되는 것을 특징으로 하는 반도체 장치 제작방법.
  20. 제 18 항에 있어서, 상기 차폐층이 상기 화소부가 되는 영역에만 형성되는 것을 특징으로 하는 반도체 장치 제작방법.
  21. 제 16 항에 있어서, 상기 제 2 마스크가 백 사이드 노광에 의해 형성되는 것을 특징으로 하는 반도체 장치 제작방법.
  22. 제 18 항에 있어서, 상기 제 2 마스크가 백 사이드 노광에 의해 형성되는 것을 특징으로 하는 반도체 장치 제작방법.
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