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JP4693197B2 - 半導体記憶装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、不良メモリセルを救済するリダンダンシ・システムを含む半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置には、リダンダンシ・システムが採用されている。このリダンダンシ・システムは一部のメモリセルに欠陥があった場合、この欠陥セルを冗長セルと置き換えることにより救済し、製品の歩留まりを向上させるものである。現在最も一般的に用いられているリダンダンシ・システムは、セルアレイ単位の置き換えであり、メモリセルアレイの複数行又は複数列(一列又は一行の場合もある)を単位として置き換えられる。すなわち、メモリセルアレイをテストした結果、欠陥を有するセルがあった場合、そのセルを含むセルアレイがそれと同じ大きさの冗長セルアレイ(スペアエレメント)で置き換えられる。
欠陥セルを含むセルアレイ単位のアドレス情報は、不揮発性の記憶素子により記憶されている。現在この記憶素子としては一般にフューズが用いられている。アドレス情報は通常複数ビットで構成されるため、それに対応した複数本のフューズを含むフューズセットがリダンダンシの単位となる。通常、スペアエレメントとフューズセットは1対1に対応され、チップ内にはスペアエレメントと同数のフューズセットが設けられる。スペアエレメントを使用する場合、それに対応するフューズセット内のフューズがアドレスに応じて切断される。この方式は構成がシンプルであり、現在広く使用されている。
【0003】
一方、リダンダンシ・システムは通常の回路に加えてスペアエレメント及びフューズセットを必要とするため、メモリチップの面積が増大する。救済可能な欠陥の数と冗長回路の面積はトレードオフの関係にあるため、面積効率を向上させるリダンダンシ・システムが種々提案されている。例えば、Kirihata等が提案したフレキシブルなリダンダンシ・システム("Fault-Tolerant Design for 256Mb DRAM"(IEEE JOURNAL of SOLID-STATE CIRCUITS, VOL.31, NO.4, April 1996)参照)がある。この方式は、1つのスペアエレメントが広いセルアレイ領域をカバーしているため、欠陥セルがチップの一部に偏って存在する場合でも、セルアレイ内に欠陥が均等に分散している場合と同様に救済できる。このため、スペアエレメントの数を削減して、リダンダンシ回路の面積効率を高めることができる。
このように、チップ当たりの欠陥数が判明している場合、或いは予測できる場合、少数のスペアエレメントで欠陥を救済することは面積効率を向上でき有効である。特に、1つのスペアエレメントが広いセルアレイ領域をカバーできる場合、上記方式は有効である。
【0004】
しかし、近年、メモリセルアレイが複数に分割されたメモリチップが開発されている。例えばチップ内部に複数のバンクを持ち、それらのバンクが同時に活性化されるメモリチップがある。この様なメモリチップは、他のバンクの欠陥セルを救済するスペアエレメントを持つことができない。バンクの数が多くなるほど、チップ内のメモリセルアレイの分割数は増加し、1つのスペアエレメントがカバーできるセルアレイ領域は狭くなる。これは主に、ロウスペアエレメントの問題であるが、カラムスペアエレメントについても同様の問題が生じる。即ち、メモリデバイスの高速化が進むと、スペアエレメントで置き換える前と置き換えた後のメモリセルの位置が物理的に離れた場合、信号又はデータの伝搬遅延が大きくなり、高速性能を損なう。高速性能を維持しようとすると、物理的に近い位置同士の置き換えしかできなくなるため、結果的にカラムスペアエレメントは広いセルアレイ領域をカバーできなくなる。
【0005】
【発明が解決しようとする課題】
以上のように、バンク数や高速動作等の制限から、スペアエレメントが狭い範囲しかカバーできない場合、欠陥がメモリセルアレイの一部に偏在した場合においても欠陥セルを救済できるようにするためには狭いセルアレイ領域毎にスペアエレメントを設けなければならない。これはチップ全体として見ると、チップ当たりの平均欠陥数を大幅に超えたスペアエレメント数をチップに組み込むことになるため、面積効率を悪化させる。更に、スペアエレメントとフューズセットを一対一に対応させる従来の方式では、スペアエレメントの増加に伴ってフューズセットの数も増加してしまう。一般にフューズの方がスペアエレメントよりも大きな面積を必要とするため、スペアエレメントとフューズセットを1対1に対応させる方式では、リダンダンシ回路の面積効率が大きく低下してしまう。
この発明は、上記課題を解決するものであり、その目的とするところは、不良救済に必要な不揮発性記憶素子の数を削除してチップに対するリダンダンシ回路の面積効率を向上でき、しかも、高い救済率を得ることが可能な半導体記憶装置を提供しようとするものである
【課題を解決するための手段】
本発明にかかる第1の半導体記憶装置は、複数のサブセルアレイに分割されたメモリセルがロウ及びカラムに配列されたメモリセルアレイと、前記各サブセルアレイに対応して配置された冗長セルアレイと、入力されたアドレスに応じて前記メモリセルアレイのロウを選択するロウデコーダと、入力されたアドレスに応じて前記メモリセルアレイのカラムを選択するカラムデコーダと、前記メモリセルアレイに含まれる不良メモリセルのアドレスと前記冗長セルアレイとの対応関係を示すマッピング情報とを記憶して、前記不良メモリセルのアドレスと入力されたアドレスとが一致した場合、一致結果と前記マッピング情報とに基づいて不良メモリセルの置換制御信号を出力する複数の記憶回路と、前記記憶回路から供給される置換制御信号に応じて活性化され、前記冗長セルアレイを選択するスペアデコーダとを具備することを特徴とする。
【0006】
本発明にかかる第2の半導体記憶装置は、複数のサブセルアレイに分割されているメモリセルがロウ及びカラムに配列されたメモリセルアレイと、前記各サブセルアレイに対応して配置された冗長セルアレイと、入力されたアドレスに応じて前記メモリセルアレイのロウを選択するロウデコーダと、入力されたアドレスに応じて前記メモリセルアレイのカラムを選択するカラムデコーダと、前記メモリセルアレイに含まれる不良メモリセルのアドレスを記憶する複数の第1の記憶素子と、前記冗長セルアレイと各フューズセットの対応関係を示すマッピング情報を記憶する複数の第2の記憶素子と、複数の前記第1の記憶素子に記憶された前記不良メモリセルのアドレスと入力されたアドレスとを比較して、前記記憶された前記不良メモリセルのアドレスと入力されたアドレスとが一致した場合に一致出力信号を出力する複数の比較器と、前記各比較器から前記一致出力信号が出力された場合に前記第2の記憶素子に記憶されたマッピング情報をデコードするデコーダとを備える複数の記憶回路と、前記デコーダの出力信号に応じて活性化され、前記冗長セルアレイを選択するスペアデコーダとを具備することを特徴とする。
【0007】
本発明に係る第3の半導体記憶装置は、複数のメモリセルがロウ及びカラムに配列された第1のメモリセルアレイと、複数のメモリセルがロウ及びカラムに配列された第2のメモリセルアレイと、前記第1のメモリセルアレイ内の第1の不良メモリセルを置換する複数の第1の冗長ユニットと、前記第2のメモリセルアレイ内の第2の不良メモリセルを置換する複数の第2の冗長ユニットと、不良メモリセルのアドレス、及び前記第1、第2の冗長ユニットとの対応関係を示すマッピング情報を記憶し、前記不良メモリセルのアドレスと入力されたアドレスとが一致した場合、前記マッピング情報に基づいて不良メモリセルの置換制御信号を出力する複数の記憶回路とを具備し、前記記憶回路の数は、前記第1、第2の冗長ユニットの数以下であり、前記第1のメモリセルアレイは第1のバンクを含み、前記第2のメモリセルアレイは第2のバンクを含み、前記複数の記憶回路のそれぞれは、前記第1のメモリセルアレイの不良メモリセルと前記第2のメモリセルアレイの不良メモリセルの何れか1つを置換することを特徴とする。
本発明に係る第4の半導体記憶装置は、複数のバンクに分割されたメモリセルがロウ及びカラムに配列されたメモリセルアレイと、前記メモリセルアレイの不良メモリセルを置換するための冗長セルアレイと、前記メモリセルアレイに含まれる不良メモリセルのアドレスと前記冗長セルアレイとの対応関係を示すマッピング情報と、前記バンクを選択するためのアドレス情報を記憶し、前記不良メモリセルのアドレスと入力されたアドレスとが一致した場合、前記マッピング情報とアドレス情報に基づき不良メモリセルの置換制御信号を出力する複数の記憶回路と、を具備し、前記記憶回路の数は、前記冗長セルアレイの数以下であることを特徴とする。
【0008】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。図1は、この発明の一実施の形態によるDRAMの要部構成を示している。メモリセルアレイ1は、M行×N列のマトリクス状のサブセルアレイ11(m,n)に分割されている。具体的には、メモリセルアレイ1は、横方向(ロウ方向)にM=8個、縦方向(カラム方向)にN=16個の計8×16=128個のサブセルアレイ11(m,n)(m=0〜7、n=0〜15)に分割されている。サブセルアレイ11の分割単位は例えば、データ線に同時にデータを転送できるカラム数と、1つのセンスアンプ列に接続される連続するビット線の範囲に含まれるロウ数(ワード線数)とで決定される。この分割単位はこの実施の形態の場合、1つのスペアエレメント(冗長セルアレイ)により不良救済される救済単位でもある。しかし、1つのスペアエレメントで複数のサブアレイの不良を救済することも可能である。
ロウ方向に並ぶ8個のサブセルアレイ11は、1つのバンクを構成しており、この実施の形態の場合16個のバンクBn(n=0〜15)が配置される。さらに、カラム方向に並ぶ16個のサブアレイはサブアレイ列を構成し、図1の場合、8個のサブセルアレイ列Cm(m=0〜7)が配置されている。メモリセルアレイ1のロウ方向端部には外部から供給されるロウアドレスRAをデコードするロウデコーダ回路3が配置され、各サブセルアレイ列Cmには外部から供給されるカラムアドレスCAをデコードするカラムデコーダ回路2mがそれぞれ配置されている。これらロウデコーダ回路3、及びカラムデコーダ回路2mにより、メモリセルが選択される。
【0009】
各サブセルアレイ11は、図2に示すように、複数本のワード線WLとダミーワード線DWL、及びこれらと直交する複数本のカラム選択線CSLを含んでいる。サブセルアレイ11の容量は任意であるが、この実施の形態において、カラム選択線CSLは各サブセルアレイ11につき16本であるとする。図1では省略しているが、図2に示すようにサブセルアレイ11の両側には、カラム選択線CSLにより選択されるビット線のデータを読み出すセンスアンプ列6が配置されている。これらセンスアンプ列6は、隣接するサブセルアレイにより共有される所謂シェアードセンスアンプ方式とされている。但し、シェアードセンスアンプ方式に限らず、サブセルアレイ毎に独立にセンスアンプ列が設けられる構成であってもよい。
各サブセルアレイ11のロウ方向端部には、冗長セルアレイとしてスペアエレメント12(m,n)が配置され、このスペアエレメント12にはスペアエレメント12を選択するためのスペアカラム選択線SCSLm(m=0〜7)がカラム選択線CSLと平行に配置されている。
図3は、図2を具体的に示している。図3において、スペアエレメント12は、一対の冗長ビット線BL,bBL(以下、bは反転信号を示す)を有している。しかし、これに限らず、複数の冗長ビット線対を持つスペアエレメントとしてもよい。スペアエレメント12を構成する冗長ビット線対BL,bBLには、サブセルアレイ11と同様のメモリセルMC及びダミーセルDMCが配置されている。これらメモリセルMC及びダミーセルDMCは、サブセルアレイ11から延長されたワード線WL及びダミーワード線DWLにより選択される。
【0010】
カラム選択線CSLとスペアカラム選択線SCSLは、図1に示すように、カラム方向に並ぶN=16個のサブセルアレイ11及びスペアエレメント12に連続して配設されている。カラム選択線CSLを選択駆動するカラムデコーダ回路(CD)2は、カラム方向に並ぶN=16個のサブセルアレイ12に共通に設けられている。スペアカラムデコーダ(SCD)9mは、各カラムデコーダ回路2に隣接して配置されている。このスペアカラムデコーダ(SCD)9mは、不良救済時にカラム方向に並ぶN=16個のスペアエレメント12に共通に接続されたスペアカラム選択線SCSLを駆動する。
図3に示すように、各サブセルアレイ11及びスペアエレメント12のビット線対BL,bBLはセンスアンプ列6を構成するセンスアンプ(SA)にそれぞれ接続されている。これらセンスアンプ(SA)とデータ線対DQ,bDQの相互間にはカラム選択スイッチ回路(SW)7が接続されている。これらカラム選択スイッチ回路(SW)7はカラム選択線CSLおよびスペアカラム選択線SCSLに接続され、これらカラム選択スイッチ回路(SW)7はカラム選択線CSLおよびスペアカラム選択線SCSLの信号により選択的にオンオフ制御される。データの読み出し時に、ビット線対BL,bBLを伝搬するデータは、センスアンプ(SA)により増幅され、オンとされたスイッチ回路7を介してデータ線対DQ,bDQに出力される。
【0011】
図1に示すように、この実施の形態ではロウ方向のサブセルアレイ11の個数(即ちバンク数)に等しいN=16個のフューズセット5n(n=0〜15)が設けられている。各フューズセット50〜515は、不良メモリセルのアドレス(不良アドレス)を記憶し、外部から供給されるアドレスと不良アドレスとを比較する。この比較の結果、これらが一致している場合、スペアエレメント12により不良カラムを置き換えるための信号を出力する。この信号は対応するサブセルアレイのスペアカラムデコーダに供給され、この信号の反転信号が対応するサブセルアレイのカラムデコーダに供給される。また、この実施の形態において、各フューズセット50〜515は、8本のスペアカラム選択線SCSL0〜SCSL15との対応関係情報(マッピング情報)を記憶する。その詳細は後述する。
なお、この実施の形態は、M×N個のサブセルアレイ11に対応してM×N個のスペアエレメント12を配置し、カラム方向のサブセルアレイ11の個数分のフューズセット5を設けている。しかし、この発明はこの構成に限られるわけではない。即ち、この発明において、フューズセットは従来のものと異なり、スペアエレメントとの対応関係を示すマッピング情報を有している。従来のフューズセットはスペアエレメントと1対1に対応されている。これに対して、この実施の形態のフューズセットはマッピング情報により、任意のスペアエレメントと対応づけられる。これにより、フューズセットの数をスペアエレメントの数以下とすることができ、しかも、不良が均一に分散した場合、或いは不良が偏在した場合にも、柔軟に不良を救済できる。本発明におけるフューズセットの数Nfsとスペアエレメントの関係を一般的に示すと次式のようになる。
【0012】
Nfs<M×N
各フューズセット50〜515は8本の出力線80〜87を有している。これら出力線80〜87は、不良カラム選択線の置き換えを行う場合、いずれか1つが活性化される。各フューズセット50〜515の出力線80〜87は、8本の置換制御信号線40〜47は接続され、ワイヤド・オア回路を構成している。これら8本の置換制御信号線40〜47は、不良セルの置き換え時に、フューズセット50〜515のいずれか1つから出力されるハイレベル信号に応じて、いずれか1本がハイレベルとされる。置換制御信号線40〜47の1つがハイレベルとなると、このハイレベル信号が供給されるスペアカラムデコーダ(SCD)により1つのスペアカラム選択線SCSLが選択される。これとともに、前記ハイレベル信号がインバータ回路22を介して供給されるカラムデコーダ(CD)は、サブセルアレイ11内のカラム選択線CSLを非選択とする。従って8本の置換制御信号線40〜47は、それぞれ8個のカラムデコーダ回路20〜27と、これらに隣接するスペアカラムデコーダ90〜97を制御する。
置換制御信号線4の作用をより具体的に説明する。第1番目の置換制御信号線40は、カラムデコーダ回路20とこれに隣接するスペアカラムデコーダ90を選択的に活性化する。従って、カラムデコーダ回路20を構成する各カラムデコーダ(CD)の入力端はインバータ22を介して置換制御信号線40に接続され、スペアカラムデコーダ(SCD)90の入力端は置換制御信号線40に直接接続されている。これにより、置換制御信号線40がハイレベルのとき、スペアカラムデコーダ90が活性化され、カラムデコーダ回路20が非活性化される。この結果、カラムデコーダ回路20により選択されるカラム選択線CSLに代わって、スペアカラム選択線SCSL0が選択され、スペアエレメント12のデータが読み出される。
【0013】
第2番目以下の置換制御信号線41,42,…も同様に、カラムデコーダ回路21,22,…とこれらに隣接するスペアカラムデコーダ91,92,…の活性化を制御する。この構成によれば、任意のサブセルアレイ内でスペアカラム選択線SCSLが選択されたとき、カラム選択線CSLが非活性化され、不良セルがスペアセルに置き換えられる。
図4は、図1に示すフューズセット50〜515の具体構成を示している。これらフューズセット50〜515はいずれも同一構成であるため、1つを代表して説明する。フューズセット5は、メモリセルアレイ1の不良アドレスを記憶するアドレス指定用フューズ回路501と、このフューズセット5を使用するか否かを記憶するイネーブル用フューズ回路502を有する。さらに、このフューズセット5は、マッピング用フューズ回路503を有している。このマッピング用フューズ回路503は、フューズセット5が対応された8本の前記スペアカラム選択線SCSLのうちの1つのアドレスを予め記憶する。
アドレス指定用フューズ回路501は、計11本のフューズFSを有する。このうち例えば7本のフューズFS(1)〜(7)はカラムアドレスの最小単位を指定するために用いられる。残り4本のフューズFS(8)〜(11)は、一本のスペアカラム選択線SCSLにより読み出される16個のスペアエレメント12を選択するために使用される。即ちアドレス指定用フューズ回路501は、サブセルアレイ11内の不良メモリセルを指定するためのアドレス情報と、16個のバンクBn(n=0〜15)を選択するためのアドレス情報とを含んでいる。マッピング用フューズ回路503は、8本のスペアカラム選択線SCSLmを選択するに必要な3本のフューズFS(13)〜(15)を有する。即ちマッピング用フューズ回路503は、ロウ方向に並ぶ8個のサブセルアレイ列Cm(m=0〜7)の1つを選択するアドレス情報を記憶する。
【0014】
各フューズ回路501〜503のフューズFSは、いずれもプリチャージ用PMOSトランジスタQp及び選択用NMOSトランジスタQnと共に電源Vccと接地Vss間に直列接続されている。PMOSトランジスタQpとNMOSトランジスタQnの接続ノードNは出力ノードである。フューズデータは、PMOSトランジスタQpをオンとして出力ノードNを電源電圧Vccにプリチャージした後、PMOSトランジスタQpをオフ、NMOSトランジスタQnをオンとして読み出される。即ちフューズFSが切断されている場合、ハイレベル(=Vcc)が出力ノードNから出力され、フューズFSが切断されていない場合、ローレベル(=Vss)が出力ノードNから出力される。
フューズ回路501の出力信号は、カラムアドレスa0〜a6及びアドレスb0〜b3と共に複数のコンパレータCMPにより構成されたアドレス一致検出回路504に供給される。前記アドレスb0〜b3は一本のスペアカラム選択線SCSLにより選択される16個のスペアエレメント12の選択に必要なアドレスである。このアドレス一致検出回路504は、フューズ回路501の出力信号とカラムアドレスa0〜a6、及びアドレスb0〜b3とが一致しているか否か検出される。このアドレス一致検出回路504の複数の出力信号とイネーブルフューズ回路502の出力信号はANDゲート505に供給される。このANDゲート505の出力端から、外部から供給されるアドレスとフューズ情報が一致したことを示すMatch信号507(即ち不良セルの置き換えを行うためのイネーブル信号)が出力される。
【0015】
前記Match信号507はデコーダ506に供給される。このデコーダ506にはマッピング用フューズ回路503の3本の出力信号線5081、5082、5083が接続されている。このデコーダ506はMatch信号507が活性化されたとき、マッピング用フューズ回路503の出力信号をデコードする。その結果、デコーダ506の8本の出力線8のいずれか1つが活性化され、これが前記置換制御信号線4の1つを活性化するための置換制御信号となる。
ここでは、アドレス指定用フューズ回路501が11本のフューズを持ち、イネーブル用フューズ回路502が1本のフューズを有し、マッピング用フューズ回路503が3本のフューズを持つ例を示している。しかし、これは一例に過ぎない。アドレス指定用フューズ回路501のフューズの数はサブセルアレイ11の容量及びバンクの容量に応じて増減し、マッピング用フューズ回路503のフューズの数もサブセルアレイ列の数に応じて増減する。イネーブル用フューズ回路502のフューズを複数本とすることもできる。
図5は、前記デコーダ506の一例を示している。このデコーダ506はフューズ回路503から出力される3つの信号とそれらの反転信号、及びMatch信号507が供給される8個のANDゲートG1〜G8により構成される。これらANDゲートG1〜G8の出力端から置換制御信号が出力される。
【0016】
上記実施の形態によれば、128個のサブセルアレイ11にそれぞれスペアエレメント12を配置し、フューズセットはスペアエレメント12の数より少ない16個とし、16個のサブセルアレイ11の不良を救済可能としている。しかも、各フューズセット5は、不良アドレスと共に、16個のフューズセット5を8個のサブセルアレイ列Cmのどれに対応させるかを示すマッピング情報を有し、このマッピング情報に基づいて8本の置換制御信号線4のいずれか1つを選択し、フューズセット5を任意のサブセルアレイ列Cmに対応可能としている。したがって、メモリセルアレイ内部で不良箇所が分散している場合、或いは不良箇所がメモリセルアレイの一部分に偏在している場合においても、16個のフューズセット5を柔軟に対応させることができる。
具体的には、例えば図1に示すメモリセルアレイ1において、サブセルアレイ列C0内の1つのカラム選択線CSLに沿って16個の不良セルがある場合を考える。この場合、16個のフューズセット50〜515の全てに、置換制御信号線40を活性化するマッピング情報が記憶され、16個のフューズセット50〜515により1つのカラム選択線に沿った16個の不良セルが救済される。
【0017】
具体的にこの実施の形態のリダンダンシ方式の作用効果を、従来方式を用いた図14及び図15と比較しながら説明する。図14及び図15において、図1と同一部分には同一符号を付す。まず、図14に示す従来方式において、スペアエレメント12(m,n)はメモリセルアレイ1の128個のサブセルアレイ11(m,n)毎に配置されている。この構成は、本実施の形態と同様である。しかし、フューズセット群601(6010〜6017)は各スペアカラム選択線SCSL毎に設けられる。各フューズセット群601はスペアカラム選択線SCSLに沿って分割された16個のスペアエレメント12と対応させるために16個のフューズセット602(6020〜60215)を有している。例えばスペアエレメント12(1,0)にフューズセット6020を対応させ、スペアエレメント12(1,15)に対してフューズセット60215を対応させるというように、各スペアエレメント12と各フューズセット5が一対一に対応されている。この例の場合、アドレスの数が上記実施の形態と同じであると仮定すると、フューズ本数は、{7(アドレスの数)+1(イネーブル)}×16×8=1024本となる。これは、上記実施の形態のフューズ本数に比べて4.3倍である。
【0018】
また、図14に示す従来方式の場合、128個のスペアエレメント12を不良セルと置き換えることができるため、上記実施の形態と同様、救済の自由度は大きい。しかし、1チップ内に発生する欠陥数を平均10個程度とした場合、実際に不良救済に使用されるフューズセットの数は10個程度である。したがって、不良救済に使用されないフューズセットの数が多い。このため、冗長回路がチップの多くの面積を占有する割に不良セルの救済効率が低い。
次に、図15に示す従来方式において、スペアエレメント12はカラム方向に並ぶ複数のサブセルアレイ11に対して共通に配置されている。フューズセット7010〜7017は、各サブセルアレイ列C0〜C7に配置されている。この例の場合、フューズの数は、{7(アドレスの数)+1(イネーブル)}×8=64本と少ない。しかし、1チップ内に発生する欠陥数を前述のように平均10個とすると、スペアエレメント12が8個しかないため、救済率が低く、チップの歩留まりが大きく低下してしまう。
一方、上記実施の形態の場合、メモリセルアレイ1は128個のスペアエレメント12を有している。しかし、フューズ本数は、{7(アドレスの数)+4(スペアエレメント選択)+1(イネーブル)+3(マッピング)}×16=240本である。即ち、図14に示す方式と比較してフューズの数を大きく削減できる。しかも、128個のスペアエレメントの1つを任意に選択して不良セルの書き換えを行うことができる。したがって、救済効率が良好である。
【0019】
図6は、フューズセットの変形例を示している。上記実施の形態において、あるカラム選択線に沿って複数個の不良セルがあった場合、各不良セルに対応するアドレス情報をマッピング用フューズ回路503にプログラムして複数のフューズセットを対応させている。これに対して、もし一本のカラム選択線に沿った全てのメモリセルが不良である場合、これらを1つのフューズセットで救済可能とするには、図4に示すフューズセットの構成を、図6のように変形すればよい。即ち、図4のフューズセットに、フューズ回路511、ANDゲート513及びORゲート514を付加する。前記フューズ回路511は1本のフューズを有し、このフューズセットが使用されているか否かを示すイネーブルフューズ回路である。ANDゲート513には、一致検出回路504の出力信号のうち、バンクアドレス指定用回路部501bに対応する出力信号が供給される。このANDゲート513の出力信号と前記フューズ回路511の出力信号はORゲート514に供給され、ORゲート514は前記ANDゲート505に供給される。
上記構成において、あるカラム選択線に沿って全てのメモリセルが不良である場合、対応するフューズセットのフューズ回路511のフューズを切断する。このとき、アドレス指定用フューズ回路501のバンクアドレス指定用回路部501bのプログラムは行う必要がない。
【0020】
この様にすれば、不良カラムアドレスが入力されたとき、バンクアドレスとは無関係に、フューズ回路511の出力信号によりMatch信号507がハイレベルとなる。即ち、一本のカラム選択線に沿った全てのセルが不良の場合、これら不良セルに対して1つのフューズセットで不良救済を行うことができる。従って、不良セルの数や場所に応じて、不良セルを柔軟に救済できる。
上記実施の形態では、サブセルアレイ11毎にスペアエレメント12を配置したが、これに限定されるものではない。スペアエレメントの配置及び個数は、図7〜図12に示すように、種々変形できる。
図7は、ロウ方向に並ぶ複数個のサブセルアレイ11に対して1個のスペアエレメント12を配置する例を示している。このとき、1つのスペアエレメント12はロウ方向に配置された複数個のサブセルアレイ11の不良救済に用いられる。スペアエレメント12の数は、サブセルアレイ11の数M×Nの整数分の1である。
図7に示す構成は、スペアエレメントの数が少ないため、欠陥セルの密度が小さい場合に有効である。この構成によれば、救済効率を低下せずに面積を縮小できる。
【0021】
図8は、スペアエレメント12をカラム方向に配置された複数のサブセルアレイ11に対して共通に1つ配置した例を示している。この構成によれば、カラム選択線CSLに沿った複数のサブセルアレイ11に発生した不良セルを一括してスペアエレメント12に置換えることができる。しかも、この構成とすることにより、1つのフューズセット中のフューズの数、比較回路の数、ANDゲートの数を削減することができ、チップ面積を削減して高速動作が可能である。
図9は、スペアエレメント12をサブセルアレイ11とロウデコーダ3の相互間に配置した例を示している。この構成によれば、ロウデコーダの近傍に入出力回路が配置されている場合、スペアエレメントが選択されると、この選択されたスペアエレメントと入出力回路との間で高速にデータを転送できる。
図10は、サブセルアレイ11とスペアエレメント12の相互間にロウデコーダ3を配置した例を示している。この構成によっても、図9と同様の効果を得ることができる。
図11は、ロウ方向に並ぶサブセルアレイ11の中間部にスペアエレメント12を配置した例を示している。この構成によっても、図9と同様の効果を得ることができる。
【0022】
図9乃至図11において、スペアエレメント12を図8に示す例と同様に、カラム方向に共通に配置することもできる。
図12は、メモリセルアレイの場所に応じて、スペアエレメントの数を異ならせた例を示している。具体的には、1つのサブセルアレイ11に対して、スペアエレメント12を2個設ける部分と、1個設ける部分があることを示している。一般に、製造プロセスの条件により、チップ端部やメモリセルアレイの端部のようにパターンの連続性が途切れる部分には不良が発生し易い。そこで、図12に示すように、チップの端部やメモリセルアレイの端部のようにパターンの連続性が途切れる部分に位置するサブセルアレイに対して、複数のスペアエレメントを配置することにより、複数の不良を救済できる。
図13は、サブセルアレイの容量に応じて、スペアエレメントの数を異ならせた例を示している。例えばパリティビットを有するメモリセルや、ランバス(Rambus)準拠DRAMのように、メモリセルアレイが均等の容量を有するサブセルアレイに分割されていないメモリ装置がある。このようなサブセルアレイを有するメモリセルアレイは、サブセルアレイの容量に応じて不良の発生密度が異なる。図13に示すメモリセルアレイ11において、サブセルアレイ11aは例えば160Kビットの容量を有し、サブセルアレイ11bは例えば128Kの容量を有している。この場合、サブセルアレイ11bに比べてサブセルアレイ11aの不良発生密度が高くなる。したがって、各サブセルアレイ11aに対応して2個のスペアエレメント12を配置し、各サブセルアレイ11bに対応して1個のスペアエレメント12をしている。
【0023】
上記構成によれば、不良発生密度が高いサブセルアレイに対してのみ多くのスペアエレメントを配置しているため、スペアエレメントの数を必要最小限に抑えて不良セルの救済効率を向上できる。
その他、この発明は、種々変形実施可能である。例えば上記実施の形態は、スペアエレメントにより不良カラム選択線、すなわち不良ビット線を置き換える場合について説明した。しかし、これに限らず、不良ワード線をスペアエレメントに置き換える場合にもこの発明を同様に適用できる。
また、上記実施の形態において、不良アドレス記憶回路を構成する不揮発性記憶素子としてフューズを用いたが、ROM,EPROM,EEPROM等、他の各種不揮発性半導体記憶素子を用いることができる。
さらに、この発明が適用される半導体記憶装置は、単体に限らず、ロジック回路等にマージンされた記憶装置の場合も含む。
【0024】
【発明の効果】
本発明によれば、不良アドレスを記憶する記憶回路内に冗長セルアレイとのマッピング情報を記憶させることにより、不良セルがメモリセルアレイの一部に偏在した場合にも確実に不良セルを救済できる。しかも、不良セルの救済に必要な冗長セルアレイの数を削除してリダンダンシ回路の面積効率を向上することが可能である。
【図面の簡単な説明】
【図1】 本発明の実施の形態によるDRAMの要部を示すブロック図。
【図2】 図1に示すサブアレイの具体な構成を示すブロック図。
【図3】 図1に示すサブセルアレイ及びその周辺回路を具体的に示す回路図。
【図4】 図1に示すフューズセットを示す回路図。
【図5】 図4に示すデコーダの構成を示す回路図。
【図6】 フューズセットの変形例を示すブロック図。
【図7】 サブセルアレイとスペアエレメントとの配置の変形例を示すブロック図。
【図8】 サブセルアレイとスペアエレメントとの配置の変形例を示すブロック図。
【図9】 サブセルアレイとスペアエレメントとの配置の変形例を示すブロック図。
【図10】 サブセルアレイとスペアエレメントとの配置の変形例を示すブロック図。
【図11】 サブセルアレイとスペアエレメントとの配置の変形例を示すブロック図。
【図12】 サブセルアレイとスペアエレメントとの配置の変形例を示すブロック図。
【図13】 サブセルアレイとスペアエレメントとの配置の変形例を示すブロック図。
【図14】 従来のリダンダンシ方式の一例を示すブロック図。
【図15】 従来のリダンダンシ方式の他の例を示すブロック図。
【符号の説明】
1・…メモリセルアレイ、2・…カラムデコーダ回路、3・…ロウデコーダ回路、4・…置換制御信号線、5・…ヒューズセット、6・…センスアンプ列、7・…カラム選択スイッチ回路、8・…出力端子、9・…スペアカラムデコーダ、11・…サブセルアレイ、12・…スペアエレメント(冗長セルアレイ)、501・…アドレス指定用ヒューズ回路、502・…イネーブル用ヒューズ回路、503・…マッピング用ヒューズ回路、504・…アドレス一致検出回路、505・…AND回路、506・…デコーダ。

Claims (9)

  1. 複数のサブセルアレイに分割されたメモリセルがロウ及びカラムに配列されたメモリセルアレイと、
    前記各サブセルアレイに対応して配置された冗長セルアレイと、
    入力されたアドレスに応じて前記メモリセルアレイのロウを選択するロウデコーダと、
    入力されたアドレスに応じて前記メモリセルアレイのカラムを選択するカラムデコーダと、
    前記メモリセルアレイに含まれる不良メモリセルのアドレスと前記冗長セルアレイとの対応関係を示すマッピング情報とを記憶して、前記不良メモリセルのアドレスと入力されたアドレスとが一致した場合、一致結果と前記マッピング情報とに基づいて不良メモリセルの置換制御信号を出力する複数の記憶回路と、
    前記記憶回路から供給される置換制御信号に応じて活性化され、前記冗長セルアレイを選択するスペアデコーダとを具備し、
    前記記憶回路の数は、前記冗長セルアレイの数以下であることを特徴とする半導体記憶装置。
  2. 複数のサブセルアレイに分割されているメモリセルがロウ及びカラムに配列されたメモリセルアレイと、
    前記各サブセルアレイに対応して配置された冗長セルアレイと、
    入力されたアドレスに応じて前記メモリセルアレイのロウを選択するロウデコーダと、
    入力されたアドレスに応じて前記メモリセルアレイのカラムを選択するカラムデコーダと、
    前記メモリセルアレイに含まれる不良メモリセルのアドレスを記憶する複数の第1の記憶素子と、前記冗長セルアレイと各フューズセットの対応関係を示すマッピング情報を記憶する複数の第2の記憶素子と、複数の前記第1の記憶素子に記憶された前記不良メモリセルのアドレスと入力されたアドレスとを比較して、前記記憶された前記不良メモリセルのアドレスと入力されたアドレスとが一致した場合に一致出力信号を出力する複数の比較器と、前記各比較器から前記一致出力信号が出力された場合に前記第2の記憶素子に記憶されたマッピング情報をデコードし、置換制御信号を出力するデコーダとを備える複数の記憶回路と、
    前記デコーダの出力信号に応じて活性化され、前記冗長セルアレイを選択するスペアデコーダとを具備し、
    前記記憶回路の数は、前記冗長セルアレイの数以下であることを特徴とする半導体記憶装置。
  3. 前記記憶回路は、
    不良メモリセルのアドレスを記憶するアドレス指定用フューズ回路と、
    冗長セルアレイとの対応関係を示すマッピング情報を記憶するマッピング用フューズ回路と、
    前記アドレス指定用フューズ回路に記憶されたアドレスと入力されたアドレスの一致検出を行うアドレス一致検出回路と、
    前記アドレス一致検出回路の一致出力信号に応じて前記マッピング用フューズ回路の出力信号をデコードし、前記置換制御信号を生成するデコーダと、
    を具備することを特徴とする請求項1記載の半導体記憶装置。
  4. 前記複数のサブアレイはバンクを構成し、
    不良メモリセルのアドレスを記憶するアドレス指定用フューズ回路と、
    冗長セルアレイとの対応関係を示すマッピング情報を記憶するマッピング用フューズ回路と、
    前記バンクのアドレスを記憶するバンクアドレス指定用フューズ回路と、
    前記記憶回路を使用するか否かを示すイネーブルフューズ回路と、
    前記アドレス指定用フューズ回路に記憶されたアドレスと入力されたアドレスの一致検出を行う第1のアドレス一致検出回路と、
    前記バンクアドレス指定用フューズ回路に記憶されたアドレスと入力されたアドレスの一致検出を行う第2のアドレス一致検出回路と、
    前記第2のアドレス一致検出回路の一致出力信号が供給される第1のアンド回路と、
    前記第1のアンド回路の出力信号と前記イネーブルフューズ回路の出力信号が供給されるオア回路と、
    前記第2のアドレス一致検出回路の一致出力信号及び前記オア回路の出力信号が供給される第2のアンド回路と、
    前記第2のアンド回路の出力信号に応じて、前記マッピング用フューズ回路の出力信号をデコードし、前記置換制御信号を生成するデコーダと、
    をさらに具備することを特徴とする請求項1又は2記載の半導体記憶装置。
  5. 前記各記憶回路は、前記置換制御信号を出力するための複数の出力端子を有し、前記各記憶回路の前記出力端子は複数の置換制御信号線により互いに接続されワイヤド・オア回路を構成していることを特徴とする請求項1又は2記載の半導体記憶装置。
  6. 前記スペアデコーダは、前記置換制御信号線の1つに接続され、前記各スペアデコーダに対応して配置されたカラムデコーダは、対応する前記スペアデコーダと同じ前記置換制御信号線にインバータ回路を介して接続されることを特徴とする請求項5記載の半導体記憶装置。
  7. 不良メモリセルのアドレスを記憶するアドレス指定用フューズ回路と、
    冗長セルアレイとの対応関係を示すマッピング情報を記憶するマッピング用フューズ回路と、
    前記アドレス指定用フューズ回路に記憶されたアドレスと入力されたアドレスの一致検出を行うアドレス一致検出回路と、
    前記アドレス一致検出回路の一致出力信号に応じて前記マッピング用フューズ回路の出力信号をデコードし、前記置換制御信号を生成するデコーダと、
    をさらに具備することを特徴とする請求項1又は2の何れかに記載の半導体記憶装置。
  8. 複数のメモリセルがロウ及びカラムに配列された第1のメモリセルアレイと、
    複数のメモリセルがロウ及びカラムに配列された第2のメモリセルアレイと、
    前記第1のメモリセルアレイ内の第1の不良メモリセルを置換する複数の第1の冗長ユニットと、
    前記第2のメモリセルアレイ内の第2の不良メモリセルを置換する複数の第2の冗長ユニットと、
    不良メモリセルのアドレス、及び前記第1、第2の冗長ユニットとの対応関係を示すマッピング情報を記憶し、前記不良メモリセルのアドレスと入力されたアドレスとが一致した場合、前記マッピング情報に基づいて不良メモリセルの置換制御信号を出力する複数の記憶回路とを具備し、
    前記記憶回路の数は、前記第1、第2の冗長ユニットの数以下であり、
    前記第1のメモリセルアレイは第1のバンクを含み、前記第2のメモリセルアレイは第2のバンクを含み、前記複数の記憶回路のそれぞれは、前記第1のメモリセルアレイの不良メモリセルと前記第2のメモリセルアレイの不良メモリセルの何れか1つを置換することを特徴とする半導体記憶装置。
  9. 複数のバンクに分割されたメモリセルがロウ及びカラムに配列されたメモリセルアレイと、
    前記メモリセルアレイの不良メモリセルを置換するための冗長セルアレイと、
    前記メモリセルアレイに含まれる不良メモリセルのアドレスと前記冗長セルアレイとの対応関係を示すマッピング情報と、前記バンクを選択するためのアドレス情報を記憶し、前記不良メモリセルのアドレスと入力されたアドレスとが一致した場合、前記マッピング情報とアドレス情報に基づき不良メモリセルの置換制御信号を出力する複数の記憶回路と、を具備し、
    前記記憶回路の数は、前記冗長セルアレイの数以下であることを特徴とする半導体記憶装置。
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