DE10205196C2

DE10205196C2 - Adressiereinrichtung zum Selektieren regulärer und redundanter Elemente

Info

Publication number: DE10205196C2
Application number: DE10205196A
Authority: DE
Inventors: Alan Morgan; Helmut Fischer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-02-08
Filing date: 2002-02-08
Publication date: 2003-12-18
Anticipated expiration: 2022-02-09
Also published as: US6788228B2; DE10205196A1; US20030156477A1

Description

Die Erfindung betrifft eine Einrichtung zum Adressieren eines beliebigen Elementes aus einer Menge von N ≦ 2^K regulären Elementen oder ersatzweise eines Elementes aus einer Menge von R < N redundanten Elementen abhängig von den Binärwerten der Adressenbits einer K-Bit-Eingangsadresse, gemäß dem Ober begriff des Patentanspruchs 1. Bevorzugtes, jedoch nicht aus schließliches Anwendungsgebiet der Erfindung ist die Adres sierung der Zeilen oder Spalten einer Speichermatrix.

An Baugruppen, die eine Vielzahl selektiv adressierbarer Ele mente und eine entsprechende Adressiereinrichtung enthalten, kann sich bei dem nach der Herstellung durchgeführten Funk tionstest zeigen, dass eines oder mehrere dieser Elemente fehlerhaft sind. Da in vielen Fällen die direkte Reparatur eines fehlerhaften Elementes zu aufwändig oder gar unmöglich ist, wird bereits bei der Herstellung der Baugruppe neben der erforderlichen Anzahl regulärer Elemente mindestens ein zu sätzliches "redundantes" Element vorgesehen, das im Bedarfs fall als Ersatz für ein fehlerhaftes Element dienen kann. Die Anzahl R der vorzusehenden redundanten Elemente ist üblicher weise kleiner als die Anzahl N der redundanten Elemente und wird bemessen unter Berücksichtigung der maximal zu erwarten den Fehlerhäufigkeit. Alle vorhandenen redundanten Elemente werden natürlich ebenfalls einem Funktionstest unterzogen.

Die Adressierung der Elemente erfolgt typischerweise digital mittels einer Mehrbit-Adresse über einen in der Adressierein richtung enthaltenen 1-aus-N-Decoder, wobei N die Anzahl der regulären Elemente ist. Falls man das verfügbare Adressenfeld voll auszunutzen will, wird für die Anzahl N eine ganzzahlige Potenz von 2 gewählt, also N = 2^K, wobei K die Anzahl der Bits der Eingangsadresse für den 1-aus-N-Decoder ist.

Um jedes fehlerhafte reguläre Element in einem System durch jeweils ein fehlerfreies Exemplar der R redundanten Elemente zu ersetzen, werden nach dem Test Manipulationen an der Ad ressiereinrichtung vorgenommen, um dafür zu sorgen, dass beim Erscheinen der Eingangsadresse für ein fehlerhaftes reguläres Element der 1-aus-N-Decoder abgeschaltet und die Adressierung auf ein jeweils ausgewähltes Exemplar der R redundanten Ele mente "umgeleitet" wird. Zu diesem Zweck ist die Adressier einrichtung zusätzlich mit R Umleitungsschaltungen versehen, deren jede zu einem der redundanten Elemente führt und einen programmierbaren Referenzbitgeber sowie eine Vergleichs- und Steuerlogik enthält. Jeder Referenzbitgeber enthält Mittel zur Bereitstellung von K Bits, die nach der Herstellung des Systems beliebig programmiert werden können, um eine K-Bit- Vergleichsadresse vorzugeben. Die zugeordnete Umleitungs schaltung vergleicht diese Adresse mit der Eingangsadresse. Bei Übereinstimmung schaltet sie den 1-aus-N-Decoder ab und adressiert das ihr zugeordnete redundante Element.

Nachdem der Funktionstest der Baugruppe gezeigt hat, welche regulären und redundanten Elemente fehlerhaft sind, werden die Adressen der fehlerhaften regulären Elemente in die Re ferenzbitgeber einprogrammiert. Natürlich können hierzu die Referenzbitgeber nur derjenigen Umleitungsschaltungen ausge wählt werden, welche zu fehlerfreien redundanten Elementen führen. Nach dieser Programmierung ist sichergestellt, dass beim Anlegen einer Eingangsadresse, die einem fehlerhaften Element entspricht, der 1-aus-N-Decoder unwirksam ist und dass stattdessen das für diese Adresse ausgewählte fehler freie redundante Element adressiert wird.

Es ist allgemein üblich, die Referenzbitgeber so auszubilden, dass sie durch sogenannte "Fuse"-Technik programmiert werden können. Hierzu sind die K Schaltungsknoten jedes Referenzbit gebers, an denen die K Bits der Vergleichsadresse geliefert werden, über jeweils eine zerstörbare leitende Brücke mit einem ersten der beiden Logikpotentiale L oder H verbunden, welche die Binärwerte "0" und "1" darstellen. Außerdem ist jeder der besagten Schaltungsknoten über einen zweiten Zweig mit dem jeweils anderen Logikpotential verbunden. Diese An ordnung ist so dimensioniert, dass der Schaltungsknoten bei unzerstörter Brücke auf das erste Logikpotential gezogen wird und bei zerstörter Brücke auf das andere Logikpotential gezo gen wird. Die Brücken sind zumeist niederohmige Widerstände, die sich z. B. durch Laserstrahl oder angelegte Überspannung selektiv zerschmelzen lassen (sogenannte Schmelzbrücken oder "Fuses").

Jeder Referenzbitgeber der vorstehend beschriebenen Art kann also durch Zerstören oder Bewahren ausgewählter Exemplare seiner Brücken auf eine beliebige K-Bit-Adresse programmiert werden, um dafür zu sorgen, dass die Adressierung des regulä ren Elementes, das dieser Adresse normalerweise zugeordnet ist, auf das redundante Element umgeleitet wird, welches dem betreffenden Referenzbitgeber zugeordnet ist. Auch wenn keine der Brücken in einem Referenzbitgeber zerstört ist, besteht eine Programmierung auf eine K-Bit-Adresse. Dies wäre z. B. die Null-Adresse, falls alle Brücken zu demjenigen Logikpo tential führen, das den Binärwert "0" darstellt. Für einen Referenzbitgeber ist also kein Programmierungszustand mög lich, der nicht irgendeiner der N Eingangsadressen entsprä che.

Der erwähnte Funktionstest kann ergeben, dass keines oder nicht alle redundanten Elemente tatsächlich als Ersatz benö tigt werden (weil die Anzahl der fehlerhaften regulären Ele mente kleiner ist als die Anzahl der vorhandenen redundanten Elemente) oder dass gewisse redundante Elemente nicht als Er satz verwendet werden dürfen (weil sie selbst fehlerhaft sind). In diesen Fällen muss verhindert werden, dass die nicht zu verwendenden redundanten Elemente über die zugeord neten Umleitungsschaltungen ungewollt adressiert werden. Aus diesem Grund muss für jede Umleitungsschaltung eine gesonderte Sensibilisierungsschaltung vorgesehen sein, um die Umlei tungsschaltung nur dann in einen funktionsfähigen Zustand zu versetzen, wenn aufgrund des Funktionstests entschieden wur de, dass das zugeordnete redundante Element tatsächlich als Ersatzelement gebraucht werden soll.

Beim Stand der Technik werden die erwähnten Sensibilisie rungsschaltungen durch jeweils eine zusätzliche, übergeord nete Schmelzbrücke ("Master Fuse") in jeder Umleitungsschal tung realisiert. Jede dieser Zusatzbrücken ist selektiv zer störbar, in gleicher Weise wie die anderen Brücken in den Re ferenzbitgebern. Jede Zusatzbrücke ist typischerweise derart angeordnet, dass die betreffende Umleitungsschaltung nur dann arbeiten kann, wenn die Zusatzbrücke zerstört ist.

Die Verwendung der erwähnten Zusatzbrücken gemäß dem Stand der Technik hat Nachteile. Zerstörbare Brücken benötigen näm lich viel Platz und können nicht in gleichem Maße miniaturi siert werden wie andere Schaltungskomponenten. Zum einen be ansprucht eine solche Brücke, insbesondere wenn sie wie üb lich durch einen schmelzbaren niederohmigen Widerstand gebil det ist, bereits für sich selbst eine relativ große Fläche. Zum anderen muss ein relativ großer Abstand zwischen den Schmelzbrücken und auch zu anderen Schaltungsteilen eingehal ten werden, damit ein gezielter zerstörender Zugriff leicht möglich ist, ohne benachbarte Komponenten zu beeinflussen. Diese Platzerfordernisse führen zu Problemen und mancherlei Einschränkungen insbesondere bei der Realisierung integrier ter Schaltungen.

Eine Adressierschaltung gemäß dem Oberbegriff des Patentan spruchs 1 ist aus der US 5 621 691 bekannt, welche als Sen siblisierungsschaltung eine Master-Fuse benutzt.

Die Erfindung betrifft eine Einrichtung zum Adressieren eines beliebigen Elementes aus einer Menge von N ≦ 2^K regulären E lementen oder ersatzweise eines Elementes aus einer Menge von R < N redundanten Elementen abhängig von den Binärwerten

Es ist Aufgabe der vorliegenden Erfindung, eine Einrichtung zum Adressieren regulärer oder ersatzweise redundanter Ele mente so auszubilden, dass sie weniger Brücken benötigt als bisher. Diese Aufgabe wird erfindungsgemäß durch die im Pa tentanspruch 1 aufgeführten Merkmale gelöst. Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Erfindung wird demnach realisiert an einer Adressierein richtung, die ausgelegt ist zum Selektieren eines Elementes aus einer Menge von N ≦ 2^K regulären Elementen oder ersatz weise eines Elementes aus einer Menge von R < N redundanten Elementen abhängig von den Binärwerten der Bits einer K-Bit- Eingangsadresse, mit einem 1-aus-N-Decoder, der K Adressen eingänge zum Empfang der Adressenbits und N Ausgänge zum An schluss an die N regulären Elemente aufweist, und mit R Um leitungsschaltungen, deren jede genau einem redundanten Ele ment zugeordnet ist und folgendes enthält: eine Sensibilisie rungsschaltung zum Setzen der betreffenden Umleitungsschal tung in einen funktionsfähigen Zustand; einen Referenzbit geber zur Lieferung von K Referenzbits, die den K Adressen bits einzeln zugeordnet sind und deren Werte programmierbar sind durch selektives Zerstören oder Bewahren leitender Brüc ken oder durch selektives Einbringen leitender Brücken; eine Vergleichseinrichtung, die K Vergleichsbits aus den K Refe renzbits ableitet und mit den jeweils zugeordneten Adressen bits vergleicht und eine Trefferinformation liefert, wenn die Adressenbits mit einer Bitkombination übereinstimmen, die in eindeutiger Relation zur Bitkombination der Vergleichsbits steht; eine Steuerschaltung, die beim Erscheinen der Treffer information ein den 1-aus-N-Decoder ausschaltendes und das zugeordnete redundante Element adressierendes Selektionssig nal liefert, falls die betreffende Umleitungsschaltung in den funktionsfähigen Zustand gesetzt ist. Erfindungsgemäß emp fängt jede Sensibilisierungsschaltung M ≦ K vorgewählte Refe renzbits vom Referenzbitgeber der betreffenden Umleitungs schaltung und versetzt diese Umleitungsschaltung in den funk tionsfähigen Zustand, falls sich die Binärwerte der M empfan genen Referenzbits von einer ausgesuchten Bitkombination unterscheiden.

Gemäß der Erfindung ist also eine der 2^M möglichen Wertekom binationen, welche die M vorgewählten Referenzbits eines Re ferenzbitgebers darstellen oder vorgeben können, dazu ausersehen, Umleitungsschaltungen außer Funktion zu halten. Diese "Abschalt"-Bitkombination kann beliebig ausgesucht werden, und zwar vor dem Entwurf der Adressiereinrichtung, um die verwendeten Logikschaltungen in passender Weise zu entwerfen. Wenn nach einem Test der regulären und redundanten Elemente willkürlich entschieden worden ist, welche der fehlerfreien redundanten Elemente als Ersatz für fehlerhafte reguläre Ele mente dienen sollen, können die M vorgewählten Referenzbits an den Referenzbitgebern für die Umleitungsschaltungen der restlichen redundanten Elemente auf die Abschalt-Bitkombina tion programmiert werden (oder unverändert bleiben, wenn als Abschalt-Bitkombination der Originalzustand der Referenzbit geber gewählt wird), so dass die betreffenden Umleitungs schaltungen, und zwar nur diese, außer Funktion bleiben. Alle anderen Umleitungsschaltungen sind durch die Programmierung der M vorgewählten Referenzbits auf Wertekombinationen, die sich von der Abschalt-Bitkombination unterscheiden, automa tisch sensibilisiert. Somit können die oben erwähnten Zusatz brücken, die beim Stand der Technik eigens zur Sensibilisie rung der Umleitungsschaltungen erforderlich sind, entfallen.

Es sei bemerkt, dass in einer erfindungsgemäßen Adressierein richtung nur noch 2^K - 2^K-M Bitkombinationen für die Programmie rung sensibilisierter Umleitungsschaltungen zur Verfügung stehen. Somit ist es möglich, im Bedarfsfall jedes beliebige von N regulären Elementen durch jedes beliebige redundante Elemente zu ersetzen, falls N nicht größer als 2^K - 2^K-M ist. Es gibt Anwendungsfälle, in denen diese Beschränkung der Anzahl N tolerierbar sein dürfte, vorausgesetzt, M liegt sehr nahe an K (z. B. gleich K oder gleich K - 1).

Die erfindungsgemäße Adressiereinrichtung kann aber auch so ausgestaltet werden, dass diese Beschränkung entfällt. Eine diesbezügliche Ausgestaltung besteht darin, dass in zumindest einer der Umleitungsschaltungen Mittel vorgesehen sind, die mindestens eines der M vorgewählten und im zugeordneten Refe renzbitgeber programmierten Referenzbits invertieren, bevor es an die Vergleichseinrichtung gelegt wird, wobei das Muster der Invertierung allerdings nicht in allen Umleitungsschal tungen gleich sein darf. Wie noch näher erläutert werden wird, ist es dank dieser Maßnahme möglich, jedes beliebige Element von insgesamt N = 2^K regulären Elementen durch ein beliebiges von jeweils mehreren redundantes Elementen zu er setzen.

Das der Erfindung zugrundeliegende Problem und Ausführungs beispiele der Erfindung zur Lösung dieses Problems werden nachstehend anhand von Zeichnungen näher erläutert.

Fig. 1 zeigt das Schaltschema einer bekannten programmier baren Einrichtung zur Adressierung von regulären und ersatz weise von redundanten Elementen;

Fig. 2 bis 4 zeigen Schaltschemen von erfindungsgemäßen Adressiereinrichtungen in drei verschiedenen Ausführungsfor men;

Fig. 5 zeigt eine mögliche Ausführungsform einer in den Ad ressiereinrichtungen nach den Fig. 3 und 4 verwendeten Um schalteinrichtung.

Die in den Zeichnungen dargestellten Adressiereinrichtungen sind Beispiele, die zum Zwecke der Veranschaulichung dimen sioniert sind zur Adressierung von N = 8 Elementen. Die An zahl R der redundanten Elemente ist in den dargestellten Fäl len gleich 3. Die Anzahl K der Adressenbits ist gleich ld(N) = 3. In der Praxis kann N jede beliebige ganzzahlige Potenz von 2 sein und ist häufig viel größer 8. Wenn es sich bei den zu adressierenden Elementen z. B. um Zeilen oder Spal ten einer Speichermatrix handelt, sind Zahlen N gleich 512 oder 1024 oder noch höher üblich; in diesen Fällen ist die Anzahl R der redundanten Elemente nur wenige Prozent von N, zumeist im Bereich von 2 bis 4 Prozent.

In den verschiedenen Zeichnungen sind gleiche oder gleichar tige Teile mit jeweils den gleichen Bezugszahlen bzw. Abkürzungen in Großbuchstaben bezeichnet, denen zur näheren Iden tifizierung jeweils eine Zahl oder ein Kleinbuchstabe als laufende Nummer in Klammern nachgestellt ist. Ein Doppelpunkt zwischen zwei Zahlen oder Kleinbuchstaben innerhalb einer Klammer ist zu lesen als "bis". So ist beispielsweise "Ad ressenbits AB[0:2]" zu lesen als "Adressenbits AB[0] bis AB[2]", und "Umleitungsschaltungen 120[a:c]" ist zu lesen als "Umleitungsschaltungen 120[a] bis 120[c].

Die in Fig. 1 dargestellte bekannte Adressiereinrichtung ist wie gesagt ausgelegt zur selektiven Adressierung eines belie bigen Elementes von N = 8 regulären Elementen NE[0:7] und er satzweise eines auswählbaren Elementes von K = 3 redundanten Elementen RE[a:c]. Die besagten Elemente NE und RE sind dar gestellt durch dicke kurze Linien rechts in der Figur. "Ad ressierung" eines Elementes heißt im hier beschriebenen Fall, dass dem Element ein Potential angelegt wird, das dem Binär- oder Logikwert "1" entspricht.

Die acht regulären Elemente NE[0:7] sind mit den acht Ausgän gen eines 1-aus-8-Decoders 10 verbunden, der K = 3 Eingänge zum Empfang der Bits AB[0:2] einer 3-Bit-Eingangsadresse hat, die über drei parallele Adressenleitungen AL[0:2] zugeführt werden. Im eingeschalteten Zustand des Decoders 10 wird mit jeder der acht möglichen Eingangsadressen ein jeweils zuge ordnetes Exemplar der Ausgänge auf ein "hohes" Potential (H- Pegel) gelegt, das dem Logik- oder Binärwert "1" entspricht, wodurch das dort angeschlossene Exemplar der regulären Ele mente NE[0:7] adressiert wird. Die jeweils anderen sieben Ausgänge bleiben auf "niedrigem" Potential (L-Pegel), das Bi närwert "0" entspricht.

Jedes der drei redundanten Elemente RE[a:c] ist an den Aus gang eines jeweils zugeordneten Exemplars dreier Umleitungs schaltungen 120[a:c] angeschlossen, die einander gleich aus gebildet sind. Jede Umleitungsschaltung 120 enthält ein UND- Gatter 23 mit K + 1 = 4 Eingängen und einem Ausgang. Die Ausgänge aller UND-Gatter 23[a:c] sind mit Eingängen eines ODER- Gatters 11 verbunden, dessen Ausgang zu einem Deaktivierungs anschluß DE des Decoders 10 führt, um den Decoder 10 abzu schalten, wenn mindestens eines der UND-Gatter 23[a:c] eine "1" liefert.

Jede Umleitungsschaltung 120 enthält außerdem K = 3 XNOR-Gat ter (Exklusiv-NOR-Gatter) 21[0:2] mit jeweils zwei Eingängen A und V. Drei Eingänge des UND-Gatters 23 sind mit den Aus gängen der drei XNOR-Gatter 21[0:2] verbunden. Die A-Eingänge der XNOR-Gatter 21[0:2] in allen Umleitungsschaltungen 120[a:c] empfangen die Bits AB[0:2] der Eingangsadresse. Die V-Eingänge der drei XNOR-Gatter 21 sind zum Empfang der drei Bits einer programmierbaren Vergleichsadresse angeschlossen. Hierzu ist der V-Eingang jedes XNOR-Gatters 21 über jeweils eine individuell zugeordnete Schmelzbrücke VS mit einer Quelle des L-Potentials (üblicherweise Massepotential) ver bunden und außerdem über einen hochohmigen Widerstand VR mit einer Quelle des H-Potentials verbunden.

So lange eine Schmelzbrücke VS unzerstört ist, erscheint am V-Eingang des zugeordneten XNOR-Gatters 21 das L-Potential, also eine logische "0". Ist eine Schmelzbrücke VS zerstört, erscheint am V-Eingang des zugeordneten XNOR-Gatters 21 das H-Potential, also eine logische "1". An jeder der drei Umlei tungsschaltungen 120[a:c] bilden also die drei Schmelzbrücken VS[0:2] zusammen mit den Widerständen VR[0:2] einen Referenz bitgeber 22 zur direkten Lieferung der besagten drei Ver gleichsbits, deren Binärwerte durch selektives Zerstören oder Bewahren der Schmelzbrücken VS programmierbar sind. Stimmen alle Bits AB[0:2] einer Eingangsadresse mit den programmier ten Vergleichsbits in einer der Umleitungsschaltungen 120[a:c] überein, dann liefern alle XNOR-Gatter 21[0:2] die ser Umleitungsschaltung ausgangsseitig eine "1".

Als Beispiel sei angenommen, dass von den acht regulären Ele menten NE[0:7] nur zwei fehlerhaft sind, und zwar das Element NE[1], das der Eingangsadresse "001" entspricht, und das Ele ment NE[5], das der Eingangsadresse "101" entspricht, und dass diese fehlerhaften Elemente durch die redundanten Ele mente RE[a] und RE[b] ersetzt werden sollen. In diesem Fall wird der Referenzbitgeber 22[a] zur Lieferung der Bitkombina tion "001" programmiert, indem dort nur die Schmelzbrücke VS[0] zerstört wird, während die Schmelzbrücken VS[1] und VS[2] bewahrt bleiben. Der Referenzbitgeber 22[b] wird zur Lieferung der Bitkombination "101" programmiert, indem dort die Schmelzbrücken VS[0] und VS[2] zerstört werden, während die Schmelzbrücke VS[1] bewahrt bleibt. Die Folge ist, dass genau dann, wenn die Eingangsadresse "001" des fehlerhaften regulären Elementes NE[1] erscheint, alle drei XNOR-Gatter 21[0:2] der ersten Umleitungsschaltung 120[a] eine "1" lie fern. Und genau dann, wenn die Eingangsadresse "101" des feh lerhaften regulären Elementes NE[5] erscheint, liefern alle drei XNOR-Gatter 21[0:2] der zweiten Umleitungsschaltung 120[b] eine "1".

Das Auftreten einer "1" an den Ausgängen aller drei XNOR-Gat ter 21[0:2] einer Umleitungsschaltung 120[a] oder 120[b], also eine Übereinstimmung der erscheinenden Eingangsadresse mit der jeweils programmierten Vergleichsadresse, kann also genutzt werden, um den Decoder 10 abzuschalten und ersatz weise das zugeordnete redundante Element RE[a] bzw. RE[b] durch Anlegen einer "1" zu adressieren. Allerdings besteht ein Problem wegen Vorhandenseins des ungenutzten redundanten Elementes RE[c] und der damit verbundenen dritten Umleitungs schaltung 120[c]. Zwangsläufig liefert auch der Referenzbit geber 22[c] dieser Umleitungsschaltung irgendeine Vergleichs adresse, die mit einer möglichen Eingangsadresse überein stimmt, z. B. im dargestellten Fall (alle Schmelzbrücken VS[0:2] unzerstört) ist es die Bitkombination "000", die der Adresse des regulären Elementes NE[0] entspricht, welches im vorliegenden Beispielsfall fehlerfrei ist.

Es müssen also besondere Vorkehrungen getroffen werden, um zu verhindern, dass eine Umleitungsschaltung anspricht, die zu einem ungenutzten redundanten Element führt. Diese Vorkehrun gen bestehen typischerweise darin, an jeder Umleitungsschal tung eine Sensibilisierungsschaltung vorzusehen, um die Um leitungsschaltung nur im Bedarfsfall in einen funktionsfähi gen Zustand versetzen zu können, also nur falls das zugeord nete redundante Element RE überhaupt genutzt werden soll.

Beim Stand der Technik, wie in der Fig. 1 dargestellt, sind die erwähnten Sensibilisierungsschaltungen durch eine zusätz liche "Master"-Schmelzbrücke MS an jeder Umleitungsschaltung 120 gebildet. Beim gezeigten Beispiel liegt die Master- Schmelzbrücke MS zwischen dem vierten Eingang des UND-Gatters 23 und dem L-Potential. Ein zum H-Potential führender hoch ohmiger Widerstand MR sorgt dafür, dass der vierte Eingang des UND-Gatters 23 auf "1" gezogen wird, wenn die Master- Schmelzbrücke MS zerstört ist. Bei unzerstörter Master- Schmelzbrücke MS ist besagter Eingang auf "0" gezogen.

Im vorliegenden Beispielsfall, in welchem nur die redundanten Elemente RE[a] und RE[b] genutzt werden sollen, müssen die Master-Schmelzbrücken MS[a] und MS[b] der zugeordneten Umlei tungsschaltungen 120[a] und 120[b] zerstört werden, so dass die UND-Gatter 23[a] und 23[b] jeweils an ihrem vierten Ein gang eine "1" als Schaltbit empfangen. Somit können nur diese Gatter ansprechen und eine "1" am Ausgang liefern, wenn die zugeordneten XNOR-Gatter 21 eine Übereinstimmung zwischen den Adressenbits AB[0:2] und den vom zugeordneten Referenzbit geber 22 gelieferten Bits signalisieren. Hierdurch wird das betreffende redundante Element RE[a] bzw. RE[b] adressiert, während der Decoder 10 über das ODER-Gatter 11 abgeschaltet wird. Da das redundante Element RE[c] nicht genutzt werden soll, darf die Master-Schmelzbrücke MS[c] der zugeordneten Umleitungsschaltung 120[c] nicht zerstört werden, so dass das UND-Gatter 23[c] an seinem vierten Eingang immer eine "0" empfängt und an seinem Ausgang niemals eine "1" liefern kann, egal welche Eingangsadresse erscheint und egal wie der zugeordnete Referenzbitgeber 22[c] programmiert ist. Somit bilden die Master-Schmelzbrücken MS die notwendigen Sensibilisie rungsschaltungen zur Lieferung eines "Sensibilisierungs"- Schaltbits, um die jeweils zugeordnete Umleitungsschaltung 120 wahlweise in den funktionsfähigen Zustand zu versetzen.

Gemäß der vorliegenden Erfindung werden die Sensibilisie rungsschaltungen durch andere Mittel als Master-Schmelzbrüc ken realisiert, so dass die Anzahl der Schmelzbrücken insge samt kleiner ist. Drei verschiedene Ausführungsformen der Er findung werden nachstehend anhand der Fig. 2, 3 und 4 be schrieben.

Die in der Fig. 2 gezeigte erste Ausführungsform einer erfin dungsgemäßen Adressiereinrichtung unterscheidet sich von der bekannten Ausführungsform nach Fig. 1 nur dadurch, dass die Master-Schmelzbrücken MS und die zugehörigen Widerstände MR fehlen und stattdessen in jeder der Umleitungsschaltungen, die in Fig. 2 mit der Bezugszahl 220 bezeichnet sind, ein ODER-Gatter 24 vorgesehen ist, das die Referenzbits vom zuge ordneten Referenzbitgeber 22 empfängt und den vierten Ausgang des ausgangsseitigen UND-Gatters 23 ansteuert, und dass den Vergleichseingängen V einiger der XNOR-Gatter 21 ein Inverter 25 vorgeschaltet ist. Alle anderen Bestandteile der Adres siereinrichtung sind gegenüber der Fig. 1 unverändert und mit selben Bezugszeichen bezeichnet wie dort, so dass eine noch malige Beschreibung überflüssig ist.

Jedes ODER-Gatter 24 erfüllt die Aufgabe, das Schaltbit für den vierten Eingang des zugeordneten UND-Gatters 23 und somit für die Sensibilisierung der betreffenden Umleitungsschaltung 220 zu erzeugen. Die ODER-Gatter 24 liefern nur dann eine "1" an den vierten Eingang des jeweils zugeordneten UND-Gatters 23, wenn die vom zugeordneten Referenzbitgeber 22 gelieferten drei Referenzbits von der Adresse "000" verschieden sind. Die Programmierung eines Referenzbitgebers 22 auf eine von "000" verschiedene Bitkombination hat also automatisch zur Folge, dass die betreffende Umleitungsschaltung 220 in den funktionsfähigen Zustand sensibilisiert ist und somit die Adressierung eines regulären Elementes NE auf das angeschlos sene redundante Element RE umleiten kann. Soll ein redundan tes Element RE nicht genutzt werden, wird die betreffende Um leitungsschaltung 220 außer Betrieb gehalten, indem der zuge ordnete Referenzbitgeber 22 auf "000" programmiert wird. Im gezeigten Fall geschieht dies dadurch, dass keine der Schmelzbrücken VS im betreffenden Referenzbitgeber 22 zer stört wird. Die Bitkombination "000" stellt also eine "Ab schalt-Bitkombination" dar, die speziell reserviert ist für eine Programmierung der Referenzbitgeber 22 zur permanenten Abschaltung der betreffenden Umleitungsschaltung 220.

Die Abschalt-Bitkombination "000" entspricht aber der Adresse des Elementes NE[0]. Wenn man keine besonderen zusätzlichen Maßnahmen trifft, kann also dieses Element nicht durch ein redundantes Element RE ersetzt werden. Man müsste also das Element NE[0] sicherheitshalber von vorn herein von einer Be nutzung ausschließen oder überhaupt weglassen, so dass die Anzahl N im Grunde auf 2^K - 1 reduziert ist. Es gibt Anwen dungsfälle, in denen diese Einschränkung toleriert werden kann.

Vorzugsweise sollte es aber möglich sein, im Bedarfsfall je des beliebige von N = 2^K regulären Elementen NE durch ein fehlerfreies redundantes Element RE zu ersetzen, also auch ein reguläres Element, dessen Adresse der Abschalt-Bitkombi nation entspricht. Zu diesem Zweck sollte mindestens eine der Umleitungsschaltungen 220[a:c] so ausgebildet sein, dass alle ihre XNOR-Gatter 21[0:2] bei Empfang von Adressenbits AB[0:2], die der Abschalt-Bitkombination entspricht, eine "1" am Ausgang liefern, obwohl im zugeordneten Referenzbitgeber 22 eine Bitkombination programmiert ist, die von der Ab schalt-Bitkombination verschieden ist (denn diese Verschie denheit ist ja notwendige Bedingung für die Sensibilisierung der betreffenden Umleitungsschaltung).

Im dargestellten Fall gemäß Fig. 2 ist die Umleitungsschal tung 220[b] dazu ausgebildet, im Bedarfsfall auch das regu läre Element NE[0], dessen Adresse der Abschalt-Bitkombina tion "000" entspricht, durch das redundante Element RE[b] er setzen zu können. Hierzu enthält die Umleitungsschaltung 220[b] einen einzigen Inverter 25[0], der dem V-Eingang des XNOR-Gatters 21[0] vorgeschaltet ist. Wenn das reguläre Ele ment NE[0] fehlerhaft ist und durch das redundante Element RE[b] ersetzt werden soll, wird im Referenzbitgeber 22[b] nur die Schmelzbrücke VS[0] zerstört, so dass der Referenzbitge ber die Bitkombination "001" liefert, die einerseits das ODER-Gatter 24 zur Abgabe einer "1" veranlasst und somit die Umleitungsschaltung 220[b] sensibilisiert, andererseits aber wegen des vorhandenen Inverters 25[0] die Bitkombination "000" an den V-Eingängen der XNOR-Gatter 21[0:2] erzeugt. Er scheint also die dem fehlerhaften regulären Element NE[0] entsprechende Eingangsadresse "000" an den A-Eingängen der XNOR-Gatter 21[0:2], liefern auch alle diese Gatter eine "1", so dass das ausgangsseitig UND-Gatter 23[b] das angeschlosse ne redundante Element RE[b] durch Abgabe einer "1" adres siert, wie gewünscht.

Die gemäß Fig. 2 ausgebildete Umleitungsschaltung 220[b] kann nun durch selektive Zerstörung von Schmelzbrücken VS[0:2] im zugeordneten Referenzbitgeber 22[b] beliebig programmiert werden, um ein beliebiges reguläres Element NE (einschließ lich NE[0]) durch das redundante Element RE[b] zu ersetzen. Ausgenommen ist jedoch das reguläre Element NE[1], das der Adresse "001" entspricht, weil eine dieser Adresse entspre chende Vergleichsbitkombination wegen des Inverters 25[0] nur dann an den V-Eingängen der XNOR-Gatter 21[0:2] erscheinen könnte, wenn der Referenzbitgeber 22[a] auf die Abschalt-Bit kombination "000" programmiert wäre.

Generell gilt, dass jede Umleitungsschaltung 220 durch Einfü gen oder Weglassen von Invertern an den V-Eingängen ausgewählter XNOR-Gatter 21 so ausgebildet werden kann, dass sie auf das Ersetzen eines beliebigen von N - 2 regulären Elementen NE programmierbar ist. Das jeweils einzige ausgeschlossene reguläre Element NE ist dasjenige, dessen Adresse genau dem Muster des Vorhandenseins oder Fehlens eines Inverters 25 an den V-Eingängen der drei XNOR-Gatter 21 entspricht (wobei das Vorhandensein eines Inverters als "1" und das Fehlen als "0" zu betrachten ist).

Bei der Umleitungsschaltung 220[b] ist NE[1] wie gesagt das ausgeschlossene Element, denn das "Invertermuster" ist dort "001" (nur am XNOR-Gatter 21[0] der niedrigstwertigen Bitpo sition LSB ist ein Inverter 25 vorhanden), was der Adresse von NE[1] entspricht. Bei der Umleitungsschaltung 220[a], die überhaupt keinen Inverter 25 enthält (Invertermuster "000"], ist das Element NE[0] ausgeschlossen, dessen Adresse der Ab schalt-Bitkombination entspricht. Bei der Umleitungsschaltung 220[c], die vor den XNOR-Gattern 21[0] und 21[1] jeweils ei nen Inverter 25 enthält (Invertermuster 011), ist das Element NE[3] ausgeschlossen.

Um sicherzustellen, dass wirklich keines der regulären Ele mente NE von der Möglichkeit seiner Ersetzung ausgeschlossen wird, darf das Invertermuster vor den XNOR-Gattern 21 nicht in allen Umleitungsschaltungen 220 gleich sein. Das heißt, das Invertermuster muss in mindestens einer Umleitungsschal tung anders sein als in mindestens einer anderen Umleitungs schaltung. Vorzugsweise sind die Invertermuster alle ver schieden. Dies optimiert im Durchschnitt die Ersatzmöglich keiten für alle regulären Elemente. Für ein beliebiges feh lerhaftes reguläres Element NE[i] existiert dann nämlich je weils nur ein einziges redundantes Element RE[j], welches trotz eventueller Fehlerfreiheit nicht als Ersatz in Betracht kommt. Dieses redundante Element RE[j] behält aber genügenden Nutzen, denn es lässt sich als Ersatz für jedes der anderen regulären Elemente verwenden. In ähnlicher Weise kommen als möglicher Ersatz für das besagte fehlerhafte reguläre Element NE[i] alle anderen redundanten Elemente, sofern fehlerfrei, in Betracht.

Bei der Programmierung der Referenzbitgeber 22 muss natürlich das Muster der Inverter 25 berücksichtigt werden. Eine Schmelzbrücke VS, die bei fehlendem Inverter zu zerstören wäre, muss bewahrt bleiben, wenn vor dem V-Eingang des zuge ordneten XNOR-Gatters ein Inverter 25 liegt. Eine Schmelz brücke VS, die bei fehlendem Inverter zu bewahren wäre, muss zerstört werden, wenn vor dem V-Eingang des zugeordneten XNOR-Gatters ein Inverter 25 liegt. Wenn beispielsweise in der Einrichtung nach Fig. 2 das reguläre Element NE[6], das der Eingangsadresse "110" entspricht, durch das redundante Element RE[c] ersetzt werden soll, dann müssen die XNOR-Gat ter 21[0:2] der Umleitungsschaltung 220[c] an ihren V-Eingän gen die Bitkombination "110" empfangen. Wegen der Inverter 25 vor den V-Eingängen der XNOR-Gatter 21[0] und 21[1] in der Umleitungsschaltung 220[c] muss zu diesem Zweck die Schmelz brücke VS[0] zerstört werden, um eine "1" zu liefern, die dann in die gewünschte "0" invertiert wird. VS[1] muss be wahrt bleiben, um eine "0" zu liefern, die dann in die ge wünschte "1" invertiert wird. VS[2] muss zerstört werden, um die gewünschte "1" direkt zu liefern.

Als Abschalt-Bitkombination kann auch jede andere Bitkombina tion als "000" ausgesucht werden, wobei jedoch für jedes von "0" verschiedene Bit der Abschalt-Bitkombination ein Inverter vor dem zugeordneten Eingang des ODER-Gatters 24 vorgesehen werden muss. Der in Fig. 2 gezeigte Fall einer Abschalt-Bit kombination "000" hat aber den Vorteil, dass diese Bitkombination dem Originalzustand aller Referenzbitgeber 22[a:c] entspricht. Wenn also der Funktionstest gezeigt hat, dass alle regulären Elemente NE[0:7] fehlerfrei sind und so mit keines der redundanten Elemente RE[a:c] als Ersatz benö tigt wird, sind alle Referenzbitgeber in ihrem Originalzu stand zu belassen; es bedarf also in diesem Fall keines nach träglichen Eingriffs mehr.

Bei dem in Fig. 2 gezeigten Ausführungsbeispiel werden in je der Umleitungsschaltung 220 zur Erzeugung des Schaltbits, das die betreffende Umleitungsschaltung sensibilisiert, die Bi närwerte aller K Referenzbits des zugeordneten Referenzbit gebers 22 geprüft. Dies bringt die größtmögliche Flexibili tät, da hierbei jedes redundante Element RE als Ersatz für ein beliebiges Exemplar von jeweils N - 1 regulären Elementen NE verwendet werden kann, wie oben beschrieben. Wenn eine derart große Flexibilität nicht notwendig ist, kann man den Schaltungsaufwand für die Sensibiliserung der Umleitungs schaltungen vermindern, indem man nur eine Teilmenge der K Referenzbits zur Ableitung des Sensibilisierungs-Schaltbits verwendet.

So kann man die Adressiereinrichtung nach Fig. 2 vereinfa chen, indem man in jeder Umleitungsschaltung 220 nur zwei der drei Referenzbits zur Analyse an das ODER-Gatter 24 legt, z. B. die beiden niedrigstwertigen Referenzbits, die den bei den niedrigstwertigen Adressenbits AB[0] und AB[1] zugeordnet sind und mittels der Schmelzbrücken VS[0] und VS[1] der Refe renzbitgeber 22 programmiert sind. In diesem Fall ist die Ab schalt-Bitkombination "X00" ("X" steht für beliebigen Binär wert). Somit kann das redundante Element RE[a], dessen Umlei tungsschaltung 220[a] keinen Inverter vor den XNOR-Gattern 21[0] und 21[1] enthält, nicht als Ersatz für die beiden re gulären Elemente NE[0] und NE[4] verwendet werden, deren niedrigstwertige Adressenbits "00" sind, wohl aber als Ersatz für jedes der übrigen sechs regulären Elemente NE[1:3] und NE[5:7]. Das redundante Element RE[b], dessen Umleitungs schaltung 220[b] einen Inverter 25 nur vor dem XOR-Gatter 21[0] enthält, kann nicht als Ersatz für die beiden regulären Elemente NE[1] und NE[5] verwendet werden, wohl aber als Er satz für jedes der übrigen sechs regulären Elemente NE[0], NE[2:4] und NE[6:7]. Das redundante Element RE[c], dessen Um leitungsschaltung 220[c] Inverter 25 vor beiden XNOR-Gattern 21[0] und 21[1] enthält, kann nicht als Ersatz für die beiden regulären Elemente NE[3] und NE[7] verwendet werden, wohl aber als Ersatz für jedes der übrigen sechs regulären Elemen te NE[0:2] und NE[4:7].

Man kann sich sogar darauf beschränken, nur ein einziges der K Referenzbits für die Ableitung des Sensibilisierungs- Schaltbits zu verwenden, z. B. nur das niedrigstwertige Refe renzbit, das dem niedrigstwertigen Adressenbit AB[0] zugeord net ist und mittels der Schmelzbrücke VS[0] in jedem Refe renzbitgeber programmiert wird. In diesem Fall ist die Ab schalt-Bitkombination "XX0", die Analyse beschränkt sich auf ein einziges Bit, das ODER-Gatter 24 kann entfallen, statt dessen genügt eine einfache Verbindung von der betreffenden Schmelzbrücke zum vierten Eingang des UND-Gatters 23. Das re dundante Element RE[a], dessen Umleitungsschaltung 220[a] keinen Inverter vor dem XOR-Gatter 21[0] enthält, kann dann nicht als Ersatz für die vier regulären Elemente NE[0, 2, 4, 6] verwendet werden, wohl aber als Ersatz für jedes der übrigen vier regulären Elemente NE[1, 3, 5, 7]. Das redundante Element RE[b] und auch das redundante Element RE[c], deren Umlei tungsschaltungen 220[b] bzw. 220 [c] einen Inverter vor dem XOR-Gatter 21[0] enthält, kann nicht als Ersatz für die vier regulären Elemente NE[1, 3, 5, 7] verwendet werden, wohl aber als Ersatz für jedes der übrigen vier regulären Elemente NE[0, 2, 4, 6].

Allgemein gilt folgendes: Für die Erzeugung des Schaltbits kann jede beliebige Anzahl M aus der Menge der K Referenzbits ausgewählt werden, also 1 ≦ M ≦ K. Je größer M ist, desto größer ist die Flexibilität bei der Nutzung der redundanten Ele mente, denn für jedes redundante Element RE gibt es eine Teilmenge 2^K - 2^K-M regulärer Elemente NE, die durch das betreffende redundante Element ersetzt werden können. Um diese Teilmengen möglichst gleichmäßig auf die vorhandenen redundanten Elemente zu verteilen und somit die Flexibilität zu optimieren, sollten vorzugsweise möglichst viele unter schiedliche Muster von Invertern 25 in den verschiedenen Umleitungsschaltungen 220 verwendet werden. Als Orte für die Inverter 25 kommen natürlich nur die V-Eingänge derjenigen M XNOR-Gatter 21 in Frage, die den M ausgewählten Referenzbits zugeordnet sind. Es sind also 2^M verschiedene Invertermuster möglich. Ist die Anzahl R der redundanten Elemente RE größer als 2^M, ist es unumgänglich, manche Invertermuster mehr als einmal zu verwenden. Vorzugsweise sollte sich jedoch die Häu figkeit jedes Invertermusters möglichst wenig von der Häufig keit anderer Muster unterscheiden. Das heißt z. B. für den Fall M = 1, bei dem nur 2 Invertermuster möglich sind (Vorhan densein oder Fehlen eines Inverters vor dem V-Eingang des dem einzig ausgewählten Referenzbit zugeordneten XNOR-Gatters), dass die beiden Muster möglichst hälftig auf die verschiede nen Umleitungsschaltungen 220 aufgeteilt sind.

Im Falle M < K ist es nicht zwingend, dass die M Referenzbits, die zur Erzeugung des Sensibilisierungs-Schaltbits ausgewählt werden, in allen Umleitungsschaltungen den selben Adressen bits zugeordnet sind, wie beschrieben. Die gleichartige Zu ordnung hat den Vorteil, dass die Abschalt-Bitkombination für alle Umleitungsschaltungen gleich ist. Bei unterschiedlicher Zuordnung kann man jedoch mit weniger Invertern 25 auskommen, um die Flexibilität in den Nutzungsmöglichkeiten der redun danten Elemente zu steigern.

Eine Wahl M < K kann insbesondere dann vorteilhaft sein, wenn die Adressiereinrichtung z. B. zur selektiven Ansteuerung der Zeilen oder Spalten einer relativ großen Speichermatrix die nen soll. In solchen Fällen kann eine geringere Flexibilität sogar willkommen sein, denn aus Gründen des Designs ist es bei großen Speichermatrizen ohnehin erforderlich, jede redun dante Zeile oder Spalte nur für eine relativ eng begrenzte Teilmenge von regulären Zeilen oder Spalten zu reservieren.

Außerdem hat eine Wahl M < K in jedem Falle den Vorteil, dass das ODER-Gatter 24 kleiner sein kann und weniger Zuleitungen benötigt als im Falle M = K. Wenn nämlich die Anzahl N der regulären Elemente NE sehr groß ist und somit auch die Anzahl K der Adressenbits und der Referenzbits sehr groß ist, kann in der Adressiereinrichtung nach Fig. 2 der Platzbedarf für das zur Erzeugung des Sensibilisierungs-Schaltbits verwendeten ODER-Gatters 24 relativ groß werden, wenn man alle K Refe renzbits zur Erzeugung dieses Schaltbits heranzieht. Bei ei ner Wahl M = 1 kann man sogar auf das ODER-Gatter völlig ver zichten, wie weiter oben erwähnt, allerdings unter großer Einbuße an Flexibilität in der Nutzung der redundanten Ele mente. Die Fig. 3 zeigt einen Weg, wie man ohne ODER-Gatter 24 auskommen kann und dennoch maximale Flexibilität erzielt.

Die in der Fig. 3 gezeigte Ausführungsform einer erfindungs gemäßen Adressiereinrichtung nutzt ebenso wie die Ausfüh rungsform nach Fig. 2 alle K Referenzbits zur Ableitung des Sensibilisierungs-Schaltbits. Sie enthält Umleitungsschaltun gen 320[a:c], die sich von den Umleitungsschaltungen 220[a:c] nach Fig. 2 unter anderem dadurch unterscheiden, dass die ODER-Gatter 24[a:c] fehlen. Zur Erzeugung des Schaltbits wird das gleiche UND-Gatter genutzt, welches auch die Ausgänge der drei XNOR-Gatter 21[0:2] verknüpft. Im Falle der Fig. 3 hat dieses UND-Gatter 33 nur drei Eingänge, die mittels eines dreipoligen Umschalters 35 wahlweise mit den Ausgängen der drei XNOR-Gatter 21[0:2] oder mit dem zugeordneten Referenz bitgeber 22 zum Empfang der drei Referenzbits verbunden wer den können. Der Ausgang des UND-Gatters 33 ist über einen einpoligen Umschalter 36 wahlweise mit einem ersten Eingang eines weiteren UND-Gatters 39 oder, über einen Inverter 37, mit dem Eingang einer Latch 38 verbindbar. Der Inverter 37 und die Latch 38 bilden eine bistabile Schaltung, welche die invertierte Version ihres Eingangsbits speichert. Der Ausgang der Latch 38 ist mit dem zweiten Eingang des UND-Gatters 39 verbunden, das nur die beiden besagten Eingänge hat. Der Aus gang des UND-Gatters 39 bildet den Ausgang der betreffenden Umleitungsschaltung 320, der wie im Falle der Fig. 2 mit dem zugeordneten redundanten Element RE und mit dem ODER-Gatter 11 verbunden ist, um durch Lieferung einer "1" den Decoder 10 abzuschalten und das betreffende redundante Element RE zu ad ressieren.

Die übrigen Teile der Adressiereinrichtung nach Fig. 3 ent sprechen der Adressiereinrichtung nach Fig. 2 und sind mit den gleichen Bezugszahlen bezeichnet wie dort. Sie arbeiten auch in der gleichen Weise, so dass sich eine nähere Beschrei bung ihres Aufbaus und ihrer Funktion erübrigt.

Der dreipolige Umschalter 35 und der einpolige Umschalter 36 sind gemeinsam steuerbar durch einen Initalisierungsimpuls INI, um sie aus einem Normalzustand, der in der Fig. 3 durch die fett gezeichnete Schalterstellung symbolisiert ist, für kurze Dauer in einen Initialisierungszustand zu versetzen, der durch die gestrichelt gezeichnete Schalterstellung symbo lisiert ist. Der Initialisierungsimpuls INI wird zu Beginn des Betriebs der Adressiereinrichtung aus einer geeigneten Quelle (nicht gezeigt) geliefert, z. B. beim Einschalten der Stromversorgung. Wenn es sich bei den zu adressierenden Ele menten NE und RE z. B. um die Zeilen oder Spalten der Matrix einer Speicherbank handelt, kann der Initialisierungsimpuls aus dem Bankwählsignal ("bank select") abgeleitet werden.

Während der Dauer des Initialisierungsimpulses INI (gestri chelte Schalterstellungen in Fig. 3) werden in allen Umlei tungsschaltungen 320[a:c] die Referenzbits vom jeweils zuge ordneten Referenzbitgeber 22 an die Eingänge des zugeordneten UND-Gatters 33 gelegt, und das Ausgangsbit dieses Gatters wird dem Inverter 37 zugeführt, um die invertierte Version dieses Bits in der Latch 38 zu speichern. Das gespeicherte Bit bekommt also den Wert "1" immer dann, wenn der zugeord nete Referenzbitgeber 22 eine Bitkombination liefert, die sich von "111" unterscheidet. Das gespeicherte Bit kann also als Schaltbit am zweiten Eingang des nachgeschalteten UND- Gatters 39 für die Sensibilisierung der betreffenden Umlei tungsschaltung 330 verwendet werden. Voraussetzung ist aller dings, dass man "111" als Abschalt-Bitkombination verwendet, d. h. als diejenige Bitkombination, auf welche ein Referenz bitgeber 22 zu programmieren ist, wenn das zugeordnete redun dante Element RE nicht genutzt werden soll.

Nach Beendigung des Initialisierungsimpulses INI (fett ge zeichnete Schalterstellungen in Fig. 3) werden in allen Um leitungsschaltungen 320[a:c] die Ausgänge der drei XNOR-Gat ter 21[0:2] an die Eingänge des zugeordneten UND-Gatters 33 gelegt, und das Ausgangsbit dieses Gatters wird dem ersten Eingang des UND-Gatters 39 angelegt. Dieser Eingang geht ge nau dann auf "1", wenn die Adressenbits AB[0:1] an den A-Ein gängen mit den Vergleichsbits an den V-Eingängen der zugeord neten XNOR-Gatter 21[0:2] übereinstimmen. Im Falle einer sol chen Übereinstimmung liefert das UND-Gatter 39 das Selekti onssignal "1" für die Abschaltung des Decoders 10 und die Ad ressierung des zugeordneten redundanten Elementes RE nur dann, wenn das in der Latch 38 gespeicherte Schaltbit den Wert "1" hat, also der zugeordnete Referenzbitgeber 22 nicht auf die Abschalt-Bitkombination programmiert ist.

Die Adressiereinrichtung nach Fig. 3 funktioniert also im Er gebnis genau so wie die Adressiereinrichtung nach Fig. 2, nur dass im Referenzbitgeber 22 eines nicht zu nutzenden redun danten Elementes die Referenzbitkombination "111" statt "000" zu programmieren ist. Das heißt, das redundante Element RE[a], dessen Umleitungsschaltung 320[a] keinen Inverter vor den V-Eingängen der XNOR-Gatter 21 enthält (Invertermuster "000") kann nicht als Ersatz für das der Eingangsadresse "111" entsprechende reguläre NE[7] verwendet werden, wohl aber als Ersatz für jedes beliebige andere reguläre Element. Die Verwendungsmöglichkeiten der anderen redundanten Elemente RE[b] und RE[c] sind genau so, wie es in Verbindung mit Fig. 2 beschrieben wurde.

Ähnlich wie die Ausführungsform nach Fig. 2 kann auch die Ad ressiereinrichtung nach Fig. 3 abgewandelt werden, um irgend eine andere ausgesuchte Bitkombination als Abschalt-Bitkombination vorzuschreiben. Soll die Abschalt-Bitkombination an ders sein als "111", dann muss jedes "0"-Bit der Kombination invertiert werden, bevor die UND-Verknüpfung im UND-Gatter 33 erfolgt. Diese Invertierung kann durch jeweils einen Inverter vor dem betreffenden Referenzbit-Anschluß des Umschalters 35 erfolgen oder direkt am betreffenden Eingang des UND-Gatters 33. Im zweitgenannten Fall muss aber auch das Ausgangsbit desjenigen XNOR-Gatters 21 invertiert werden, welches dem be treffenden Eingang des UND-Gatters 33 über den Umschalter 35 zugeführt wird. Dies ist in einfacher Weise zu realisieren, indem man anstelle des betreffenden XNOR-Gatters ein XOR-Gat ter (Exklusiv-ODER-Gatter) verwendet. Wenn man also z. B. die Bitkombination "000" am Referenzbitgeber 22 als Abschalt-Bit kombination wählen will, könnte man die Umleitungsschaltung 320 so konstruieren, dass alle XNOR-Gatter 21 durch XOR-Gat ter ersetzt sind und alle Eingänge jedes UND-Gatters 33 in vertierende Eingänge sind. Eine solche Ausführungsform hat den Vorteil, dass (ähnlich wie im Falle der Fig. 2) alle Referenzbitgeber 22 in ihrem Originalzustand belassen werden können und somit keinerlei Eingriff zu erfolgen hat, wenn alle regulären Elemente NE[0:7] fehlerfrei sind.

Den gleichen Vorteil kann man aber auch erzielen, indem man die Adressiereinrichtung nach Fig. 3 so abwandelt, wie es in Fig. 4 gezeigt ist. Diese Abwandlung besteht darin, dass XOR- Gatter 41[0:2] anstelle der in Fig. 3 gezeigten XNOR-Gatter 21[0:2] verwendet werden und dass die Potentialanschlüsse für H und L in den Referenzbitgebern vertauscht sind. Das heißt, jede Schmelzbrücke VS[0:2] in jedem Referenzbitgeber 42[a:c] nach Fig. 4 liegt mit ihrem einen Ende an H-Potential und ist mit ihrem anderen Ende über den zugehörigen hochohmigen Wi derstand VR an L-Potential angeschlossen. An jeder Schmelz brücke VS wird also eine "1" als Referenzbit geliefert, wenn die Brücke im unzerstörten Originalzustand ist; nach Zerstö rung wird eine "0" geliefert. Alle übrigen Teile der Adres siereinrichtung nach Fig. 4 entsprechen unverändert der Aus führungsform nach Fig. 3 und sind mit den gleichen Bezugszahlen bezeichnet wie dort.

Wenn ein Referenzbitgeber 42 im Originalzustand belassen ist, also keine seiner Schmelzbrücken VS[0:2] zerstört ist, wird die Referenzbitkombination "111" geliefert, so dass beim Anlegen des Initialisierungsimpulses INI (Umschalter 35 und 36 in der gestrichelt gezeichneten Position) alle Eingänge des UND-Gatters 33 auf "1" liegen und das Sensibilisierungs- Schaltbit in der Latch 38 auf den Binärwert "0" verriegelt wird. Hiermit ist die betreffende Umleitungsschaltung 420 außer Funktion gesetzt. Die Referenzbitkombination "111" ist also die Abschalt-Bitkombination, wie im Falle der Fig. 3. Jede andere Referenzbitkombination, die durch Zerstörung aus gewählter Exemplare der Schmelzbrücken VS in einem Referenz bitgeber 42 einstellbar ist, führt zur Sensibilisierung der betreffenden Umleitungsschaltung 420.

Die XOR-Gatter 41 liefern an ihrem Ausgang eine "1" genau dann, wenn die Bits an ihren beiden Eingängen A und V unter schiedlich sind. Das heißt, eine Trefferinformation "111" an den Ausgängen der drei XOR-Gatter 41[0:2] erscheint genau dann, wenn die an den A-Eingängen empfangenen Adressenbits AB[0:2] das invertierte Abbild der an den V-Eingängen empfan genen Vergleichsbits sind. Wenn also z. B. das reguläre Ele ment NE[5], das die Adresse "101" hat, durch das redundante Element RE[a] ersetzt werden soll, dann ist der Referenzbit geber 42[a] der Umleitungsschaltung 420[a] so zu programmie ren, dass die Vergleichsbits an den V-Eingängen der zugeord neten XOR-Gatter 41[0:2] die Bitkombination "010" ergeben (invertiertes Abbild der Adresse "101"). Somit müssen in die sem Beispielsfall die Schmelzbrücken VS[0] und VS[2] des Re ferenzbitgebers 42[a] zerstört werden.

In der Adressierschaltung nach Fig. 4 kann das redundante Element RE[a] als Ersatz für alle regulären Elemente mit Aus nahme des Elementes NE[0] verwendet werden, weil dieses Ele ment die Adresse "000" hat, dessen invertiertes Abbild "111" gleich der Abschalt-Bitkombination ist. Ähnlich wie im Falle der Fig. 2 kann aber jedes der anderen redundanten Elemente RE[b] und RE[c] als Ersatz für NE[0] verwendet werden, dank der Inverter 25 vor den V-Eingängen ausgewählter XOR-Gatter 41 in den zugehörigen Umleitungsschaltungen. Bei der Ausführ ungsform nach Fig. 4 sind also die Verwendungsmöglichkeiten redundanten Elemente RE[a], RE[b] und RE[c] genau so, wie es in Verbindung mit Fig. 2 beschrieben wurde.

Verallgemeinert ausgedrückt, gilt für die Ausführungsformen nach den Fig. 3 und 4 folgende gemeinsame Vorschrift:

1. Das Gatter 33 muss so konstruiert sein, dass es an seinem Ausgang ein Bit eines vorgegebenen Binärwertes nur dann liefert, wenn es an seinen Eingängen eine vordefinierte Bitkombination empfängt.
2. Die durch XNOR-Gatter oder XOR-Gatter gebildete Ver gleichseinrichtung muss so konstruiert sein, dass sie die besagte vordefinierte Bitkombination nur dann erzeugt, wenn die Adressenbits an den A-Eingängen mit einer Bit kombination übereinstimmen, die in einer eindeutigen Re lation zur Bitkombination der Vergleichsbits an den V- Eingängen steht.
3. Die Mittel zum Übertragen der Referenzbits zum Umschalter 35 müssen so beschaffen sein, dass sie besagte vordefi nierte Bitkombination genau dann liefern, wenn die Refe renzbits der vorzuschreibenden Abschalt-Bitkombination entsprechen.

Die erwähnte eindeutige Relation ist bei der Ausführungsform nach Fig. 3 (ebenso wie bei der Ausführungsform nach Fig. 2) die "identische" Abbildung, entsprechend einer modulo-2-Addi tion mit "000" (Gleichheit der Adressenbits mit den Ver gleichsbits), im Falle der Ausführungsform nach Fig. 4 ist es die "inverse" Abbildung, entsprechend einer modulo-2-Addition mit "111" (Gleichheit der Adressenbits mit den invertierten Vergleichsbits). Prinzipiell ist auch jede andere eindeutige Relation möglich. Wenn z. B. jede Vergleichseinrichtung ein XNOR-Gatter 21[0] für das Adressenbit AB[0], ein XOR-Gatter 41[1] für das Adressenbit AB[1] und ein XNOR-Gatter 21[2] für das Adressenbit AB[2] enthält, entspricht die Relation einer modulo-2-Addition mit "010". Wichtig ist nur, dass jede Ver gleichseinrichtung durch Programmierung des jeweils zugeord neten Referenzbitgebers auf das eindeutige Erkennen einer be liebig ausgewählten Adresse eingestellt werden kann.

Die drei Umschaltglieder im dreipoligen Umschalter 35 und das Umschaltglied im Umschalter 37 sind in der Fig. 3 symbolisch als schwenkbare Schaltarme dargestellt. Natürlich wird jedes Umschaltglied in der Praxis durch elektronische Mittel reali siert, z. B. durch Feldeffekttransistoren, wie in der Fig. 5 veranschaulicht.

Die Fig. 5 zeigt eine mögliche Ausführungsform des dreipoli gen Umschalters 35 aus den Fig. 3 und 4. Der Umschalter 35 enthält drei Abteilungen mit jeweils zwei Alternativkontakten X1 und X2 und einem Sammelkontakt Y. Zwischen dem Kontakt X1 und dem Sammelkontakt Y liegt ein erstes Transmissionsgatter, bestehend aus einem MOS-Feldeffektransistor N1 mit n-leiten dem Kanal (N-FET) und einem dazu parallel geschalteten MOS- Feldeffekttransistor P1 mit p-leitendem Kanal (P-FET). Zwi schen dem Kontakt X2 und dem Sammelkontakt Y liegt ein zwei tes Transmissionsgatter, bestehend aus einem N-FET N2 und ei nem dazu parallel geschalteten P-FET P2. Die Gates von N1 und P2 aller drei Abteilungen sind direkt mit einem Steuereingang zum Empfang des Initialisierungsimpulses INI angeschlossen, und die Gates von P1 und N2 aller drei Abteilungen sind über einen Inverter 32 mit besagtem Steuereingang verbunden.

Wenn INI den Binärwert "1" (also H-Potential) hat, sind N1 und P1 leitend, und N2 und P2 sperren, so dass der Sammelkon takt Y mit dem Kontakt X1 verbunden ist und vom Kontakt X2 abgekoppelt ist. Wenn INI den Binärwert "0" (also L-Poten tial) hat, sind N2 und P2 leitend, und N1 und P1 sperren, so dass der Sammelkontakt Y mit dem Kontakt X2 verbunden ist und vom Kontakt X1 abgekoppelt ist. Beim Einsatz in der Adressiereinrichtung nach Fig. 3 sind die drei X1-Kontakte zum Empfang der Ausgangsbits der XNOR-Gatter 21[0:2] angeschlos sen, die drei X2-Kontakte sind zum Empfang der Referenzbits vom Referenzbitgeber 22 angeschlossen, und die drei Sammel kontakte Y sind mit den Eingängen des UND-Gatters 33 verbun den.

Der Umschalter 36 nach Fig. 3 ist genau so ausgebildet wie eine der drei in Fig. 5 gezeigten Abteilungen des Umschalters 35 und wird genau so mittels des Impulses INI gesteuert. Der Sammelkontakt Y des Umschalters 36 liegt am Ausgang des UND- Gatters 33, sein X1-Kontakt ist an den ersten Eingang des UND-Gatters 39 angeschlossen, und sein X2-Kontakt ist an den Eingang des Inverters 37 angeschlossen.

Die vorstehend anhand der Fig. 2 bis 4 beschriebenen Ad ressiereinrichtungen sind wie gesagt nur Ausführungsbeispiele der Erfindung. Es sind zahlreiche Abwandlungen und alternati ve Ausführungsformen im Rahmen des Erfindungsgedankens mög lich. So können statt der Schmelzbrücken auch andersartige Brücken vorgesehen sein, die durch andere Verfahren als Schmelzung zerstört werden können, z. B. durch mechanische Einwirkung. Statt zerstörbarer Brücken können auch Unterbre chungen eingebaut sein, die durch nachträgliches Einbringen von Brücken geschlossen werden können. Statt der hochohmigen Widerstände VR an den Brückenkontakten in den Referenzbitge bern 22 können auch Latchschaltungen verwendet werden, um das Potential bei zerstörter (oder nicht-eingefügter) Brücke auf den gewünschten Pegel zu zwingen.

Bezugszeichenliste

10

1-aus-8-Decoder

11

ODER-Gatter

21

XNOR-Gatter

22

Referenzbitgeber

23

UND-Gatter

24

ODER-Gatter

25

Inverter

32

Inverter

33

UND-Gatter

35

3-poliger Umschalter

36

Einpoliger Umschalter

37

Inverter

38

Latch

39

UND-Gatter

41

XOR-Gatter

42

Referenzbitgeber

120

Umleitungsschaltung

220

Umleitungsschaltung

320

Umleitungsschaltung
AB Adressenbit
AL Adressenleitung
INI Initialisierungsimpuls
N1, N2 N-FETs
P1, P2 P-FETS
NE Reguläres Element
RE Redundantes Element
MR Widerstand
MS Master-Schmelzbrücke
VR Widerstand
VS Schmelzbrücke

Claims

1. Adressiereinrichtung zum Selektieren eines Elementes aus einer Menge von N ≦ 2^K regulären Elementen (NE) oder ersatz weise eines Elementes aus einer Menge von R < N redundanten Elementen (RE) abhängig von den Binärwerten der Adressenbits (AB) einer K-Bit-Eingangsadresse,
mit einem 1-aus-N-Decoder (10), der K Adresseneingänge zum Empfang der Adressenbits (AB) und N Ausgänge zum Anschluß an die N regulären Elemente (NE) aufweist,
und mit R Umleitungsschaltungen (220; 320; 420), deren jede genau einem redundanten Element (RE) zugeordnet ist und folgendes enthält:

- eine Sensibilisierungsschaltung (24; 33, 37, 38) zum Set zen der betreffenden Umleitungsschaltung (220; 320) in ei nen funktionsfähigen Zustand;
- einen Referenzbitgeber (22; 42) zur Lieferung von K Refe renzbits, die den K Adressenbits (AB) einzeln zugeordnet sind und deren Werte programmierbar sind durch selektives Zerstören oder Bewahren leitender Brücken (VS) oder durch selektives Einbringen leitender Brücken;
- eine Vergleichseinrichtung (21[0:2]; 41[0:2]), die K Ver gleichsbits aus den Referenzbits ableitet und mit den je weils zugeordneten Adressenbits (AB) vergleicht und eine Trefferinformation liefert, wenn die Adressenbits mit ei ner Bitkombination übereinstimmen, die in eindeutiger Re lation zur Bitkombination der Vergleichsbits steht.
- eine Steuerschaltung (23; 33, 39) die beim Erscheinen der Trefferinformation ein den 1-aus-N-Decoder (10) ausschal tendes und das zugeordnete redundante Element (RE) adres sierendes Selektionssignal liefert, falls die betreffende Umleitungsschaltung (220; 320; 420) in den funktionsfähi gen Zustand gesetzt ist,

dadurch gekennzeichnet, dass
jede Sensibilisierungsschaltung (24; 33, 37, 38) M ≦ K vorge wählte Referenzbits vom Referenzbitgeber (22; 42) der betref fenden Umleitungsschaltung (220; 320; 420) empfängt und diese Umleitungsschaltung in den funktionsfähigen Zustand setzt, falls sich die Binärwerte der M empfangenen Referenzbits von einer ausgesuchten Bitkombination unterscheiden.

2. Adressiereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, dass die M vorgewählten Referenzbits an jeder Sensibilisierungsschaltung (24; 33, 37, 38) den selben M Ad ressenbits zugeordnet sind.

3. Adressiereinrichtung nach Anspruch 1 oder 2, dadurch ge kennzeichnet,
dass die Vergleichseinrichtung (21[0:2]; 41[0:2]) zumindest einer der Umleitungsschaltungen (220; 320; 420) Invertie rungsmittel (25) enthält, um die Vergleichsbits aus den Refe renzbits zu erzeugen durch Übertragung der Referenzbits unter Invertierung eines oder mehrerer der M vorgewählten Referenz bits,
und dass das Muster, gemäß welchem die Invertierung bzw. Nichtinvertierung der M vorgewählten Referenzbits an der Ver gleichseinrichtung (21[0:2]; 41[0:2]) erfolgt, nicht in allen Umleitungsschaltungen (220[a:c]; 320[a:c]; 420[a:c]) das gleiche ist.

4. Adressiereinrichtung nach Anspruch 3, dadurch gekenn zeichnet, dass die Anzahl unterschiedlicher Muster, gemäß de nen die Invertierung bzw. Nichtinvertierung der M vorgewähl ten Referenzbits an den Vergleichseinrichtungen (21[0:2]; 41[0:2]) erfolgt, so groß wie möglich ist und dass die Häufigkeit der unterschiedlichen Muster so gleichmäßig wie möglich ist.

5. Adressiereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass jede Sensibilisierungsschaltung (220; 230; 420) folgendes enthält:

- eine erste Logikschaltung (24; 33), die M Eingänge hat und an ihrem Ausgang ein Schaltbit liefert, das einen ersten Binärwert ("1") hat, wenn sich die M vorgewählten Referenzbits von der ausgesuchten Bitkombination unterschei den, und das andernfalls den zweiten Binärwert ("0") hat,
- und eine zweite Logikschaltung (23; 39), die das Selekti onssignal liefert, wenn das Schaltbit den ersten Binärwert ("1") hat und die Trefferinformation vorhanden ist.

6. Adressiereinrichtung nach Anspruch 5, dadurch gekenn zeichnet, dass in jeder Umleitungsschaltung (220)

- die M Eingänge der ersten Logikschaltung (24) fest mit dem zugeordneten Referenzbitgeber (22) verbunden sind, um die M vorgewählten Referenzbits zu empfangen,
- Eingänge der zweiten Logikschaltung (23) fest mit den Aus gängen der Vergleichseinrichtung (21[0:2]) und der ersten Logikschaltung (24) verbunden sind, um die Trefferinforma tion und das Schaltbit zu empfangen.

7. Adressiereinrichtung nach Anspruch 5, dadurch gekenn zeichnet, dass M = K ist und dass in jeder Umleitungsschal tung (320; 420)

- die Vergleichseinrichtung (21[0:2]; 41[0:2]) K Ausgänge zur Lieferung von K Ausgangsbits hat, die genau dann einer vordefinierten Bitkombination entsprechen, wenn die Adres senbits mit einer Bitkombination übereinstimmen, die der Bitkombination der Vergleichsbits umkehrbar eindeutig zu geordnet ist,
- eine Umschalteinrichtung (35, 36) vorgesehen ist, die in einem ersten Schaltzustand die Eingänge der ersten Logik schaltung (33) mit den Ausgängen der Vergleichseinrichtung (21[0:2]; 41[0:2]) und den Ausgang der ersten Logikschal tung (33) mit einem ersten Eingang der zweiten Logikschal tung (39) verbindet, und die in einem zweiten Zustand die Eingänge der ersten Logikschaltung (33) mit dem Referenz bitgeber (22) und den Ausgang der ersten Logikschaltung (33) mit einer bistabilen Schaltung (37, 38) verbindet,
- der Ausgang der bistabilen Schaltung (37, 38) auf den zweiten Binärwert ("0") geht, wenn die erste Logikschal tung den ersten Binärwert ("1") liefert, und auf den ersten Binärwert ("1") geht, wenn die erste Logikschaltung den zweiten Binärwert ("0") liefert,
- die zweite Logikschaltung (39) das Selektionssignal genau dann liefert, wenn ihr erster und zweiter Eingang beide den ersten Binärwert ("1") empfangen,
- die Umschalteinrichtung (35, 36) durch einen Initialisie rungsimpuls (INI) vorübergehend aus ihrem ersten Schaltzu stand in ihren zweiten Schaltzustand umsteuerbar ist.

8. Adressiereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die ausgesuchte Bitkombination der M vorgewählten Referenzbits diejenige ist, welche jeder Referenzbitgeber (22; 42) in seinem Originalzustand vor der Programmierung liefert.