JP2001013214A - 内部信号観測回路及び内部信号観測方法 - Google Patents
内部信号観測回路及び内部信号観測方法Info
- Publication number
- JP2001013214A JP2001013214A JP11180977A JP18097799A JP2001013214A JP 2001013214 A JP2001013214 A JP 2001013214A JP 11180977 A JP11180977 A JP 11180977A JP 18097799 A JP18097799 A JP 18097799A JP 2001013214 A JP2001013214 A JP 2001013214A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- observation
- shift register
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
測出力を選択する回路を得る。 【解決手段】 信号観測対象の半導体内に搭載されて、
観測対象の選択箇所を指定する外部からのシリアル入力
を記憶するシフトレジスタと、シフトレジスタからの複
数信号に基づき、必要によりデコードして観測対象の信
号群から選択出力するセレクタとを備えた。また更に、
シフトレジスタとして、半導体内に搭載されるTAPコ
ントローラを使用するようにした。
Description
要素搭載回路のテスト、検証、デバックに関するもので
ある。
64−41257号公報に開示されている内部回路観測
部の構成を示す図である。これは入力端子15と出力端
子16を持つ論理回路の内部信号19を、選択回路20
を使って選択し、選択信号18で指定した信号を選択回
路の出力17から取り出して観測するものである。
開平2−310482号公報に開示されている内部回路
観測部の構成を示す図である。これは観測したいLIS
等の内部の信号をセレクタ回路21経由でセレクタ回路
24へ入力し、これらの信号のうち観測したい信号を、
デコード回路25へ入力されている選択信号23によっ
て切替えセレクタ回路24から出力されるセレクタ回路
出力22から取り出して観測するものである。
構成されているので、観測対象を切替えるために切替え
信号を入力する必要があり、この切替え信号に対しても
LSIの端子を使ってしまい、限られた端子数内で任意
の要素部分を観測するには制限があるという課題があっ
た。
なされたもので、内部信号の観測のために必要とする信
号の端子を減らして、かつ任意の要素部分を観測する方
法を得ることを目的とする。
観測回路は、信号観測対象の半導体内に搭載されて、観
測対象の選択箇所を指定する外部からのシリアル入力を
記憶するシフトレジスタと、このシフトレジスタからの
複数信号に基づき、必要によりデコードして観測対象の
信号群から選択出力するセレクタとを備えた。
内に搭載されるTAPコントローラを使用するようにし
た。
対象を指定する外部からのシリアル入力を記憶するシフ
トレジスタと、このシフトレジスタからの複数信号に基
づき上記観測対象の信号群から選択出力するセレクタと
を備えて、セレクタにより選択された観測対象に対し
て、選択された期間に、同一の時系列変化信号パターン
を所定回繰り返すようにした。
実施の形態1における内部信号観測装置の構成図であ
る。図において、1はこの発明で内部信号を観測しよう
とする対象のLSIである。2は新規な要素である選択
信号をシリアルに入力するためのシフトレジスタであ
る。3はパラレルに再現された観測信号選択コードを、
実際の内部信号の1ビットづつに対応した選択信号に変
換するためのデコード回路である。シフトレジスタ2か
ら出力される信号が、すでに内部信号の1ビットごとに
対応した選択信号になっている場合は、特にこの回路を
必要としない。4は選択信号に対応して実際の内部信号
を切替えるセレクタ回路であり、5は対象となるLSI
本来の論理回路である。セレクタ回路4の入力は予め決
めておいたこの論理回路5内部の配線に接続されてい
る。26はセレクタ回路の出力で選択された観測信号を
出力する。
らのシリアル入力端子7から、シフトレジスタ2のクロ
ック6に同期して内部信号選択コードを1ビットづつ入
力する。1ビットづつ入力された内部信号選択コード
は、デコード回路3において、対象となるLSIに設定
した内部信号1つ1つに対応した内部信号の選択信号に
デコードされる。逆にいえば、所望の選択信号に順にな
るようにシリアル信号列を設定して入力していく。この
信号はセレクタ回路4に入力され、この信号に従って、
予めセレクタ回路に入力されている対象論理回路5の内
部信号を選択して、選択された信号が観測信号出力26
から出力される。
号をシリアル入力し、シフトレジスタでデコードするよ
うにしたので、選択信号のための信号線を、シフトクロ
ックと選択信号のシリアル入力の2つに減らすことがで
きる。しかし、ここでいうクロック6は、LSI論理回
路5の動作を進めるクロックとは異なり、セレクタ回路
4の選択で切換が必要なときのみ入力をするものであ
る。この切換クロック6の入力は、以降の実施の形態に
おいても同様である。
の要素を用いて、選択信号として別のものを用意しない
ですむようにした場合を説明する。図2は、実施の形態
1のシフトレジスタ2を、IEEE 1194.1 J
TAG準処のTAPコントローラ11とセル10(レジ
スタ群)に置換えたものである。シフトレジスタ2にク
ロックに同期して1ビットづつ切替え信号を入力する代
りに、JTAGの仕様にしたがってTAPコントローラ
11を制御してセル10に選択信号をセットする。
いて説明する。図3は、図2のTAPコントローラの動
作を説明するための詳細構成図である。また図4は図3
のTAPコントローラの状態遷移図である。図3におい
て、TAPコントローラへの入出力の5信号は以下の通
りである。 TCLK…クロック(ステートマシンの動作クロック、
データのシフトクロックとなる) TMS…ステートマシンのコントロール TDI…データの入力(シリアル) TDO…データの出力(シリアル) nTRST…リセット(オプション) TAPコントローラ11とセル10は、詳細にはTAP
コントローラ・コア111と、インストラクションレジ
スタ112と、各種のデータレジスタ113などで構成
されており、TAPコントローラ・コア111のステー
トマシンを使い、インストラクションレジスタ112、
各種データレジスタ113にデータをセットしたり読み
出したりする。インストラクションレジスタ112はセ
ットされる命令に従って、データレジスタ113の選
択、および、動作をコントロールする。また、入力デー
タを次に伝えるために、バイパスレジスタがある。
体の動作を説明する。まず、リセットであるが、リセッ
トはnTRST端子をLowにすることによってもでき
るが、nTRST端子はオプションのため、TMS=1
でTCLKに5クロック以上のクロックを加える。そう
すると、TEST_LOGIC_RESETの状態に移
行する。即ち、図4の状態遷移図において、任意の状態
からTMS=1の矢印をたどって5コマ移動すると、こ
のTEST_LOGIC_RESET 131になる。
TEST_LOGIC_RESET 131の状態にな
ったら、実際にTMSをクロックごとにコントロールし
て任意の状態に移ることができる。状態遷移の経路とし
ては大きく2つあり、図4のSELECT_DR_SC
AN 132と、SELECT_IR_SCAN 13
3の左右の列である。右側がインストラクションレジス
タへ命令をセットする動作で、左側がインストラクショ
ンレジスタの命令に従って、各データレジスタへデータ
をセットする動作である。ここではセットとしたが、レ
ジスタに保持されているデータのセットと同時に実はシ
フト動作により出力される。
れ図4のSHIFT_IRとSHIFT_DRで、それ
ぞれインストラクションレジスタ、データレジスタのデ
ータを1クロックごとにシフトする。シフトするデータ
はTDIから入力し、TDOから出力される。また、上
記の各レジスタと接続される信号によるデータのやり取
りは、CAPTURE_IR/DRフェーズ、UPDA
TE_IR/DRフェーズで行われ、その動作は図5の
SAMPLE/PRELOADモード、または図6のE
XTESTモードのキャプチャ・フェーズ(A)、シフ
ト及びアップデータ・フェーズ(B)で示される。この
ように、インストラクションレジスタにセットされた命
令、SAMPLE/PRELOAD、または、EXTE
STの違いによって異なる。本実施の形態においてはJ
TAGで標準とされている目的のための実行を行うデー
タレジスタに対して、標準の目的以外の定義をする。従
がって、このための命令も独自に定義する。図2のセル
10は、このようにデータ・レジスタ113で詳細が示
される。
りとなる。インストラクション・レジスタ112に、追
加したセル10としてのデータ・レジスタの1つを指定
するインストラクションを書き込み、このデータ・レジ
スタ(セル10)に選択信号を書き込む。すると、この
セル10からの並列出力がデコード回路3に伝えられ
て、以後は実施の形態1と同様に動作する。なお、TD
Iから入力された選択信号は、SHIFT_DR動作に
おいて、TAPのJTAG 5信号の1つであるTCL
Kに同期して1ビットづつデータレジスタ(セル10)
にセットされる。セットができたらUPDATE_DR
動作において、セットされた信号がデータレジスタ(セ
ル10)からデコード回路3へ与えられる。
て移動するステートマシンになっているので、この状態
をIEEE 1194.1 JATGの制御方法にした
がって制御することにより、セル10(データ・レジス
タ113)に値を設定して、その値でコード回路3に内
部信号選択コードを送ることができる。TAPコントロ
ーラを内部に埋め込むことでシリアル入力を別に準備す
る必要がなくなる。その他の部分は実施の形態1と同様
にして、セレクタ回路4の出力26から内部信号を取出
すことができる。この構成は実施の形態1の構成と比較
して、選択信号を入力するための信号線が多く、また、
設定手順も複雑であるが、対象となるLSIがバウンダ
リスキャンテストなどをサポートするために、もともと
JTAG信号12を持っている場合には、TAPコント
ローラに選択信号を入力するための機能を付加するだけ
で、JTAG信号線12自体は共用して、実質的に選択
信号入力のために新たなシリアル入力端子7を設ける必
要がない。
るものである。一方、図1、図2のいずれの構成におい
ても、出力端子はセレクタ回路4で選択された出力端子
26の1本のみである。通常は、試験項目毎に内部の対
象部分が異なり、対応して試験の時系列パターンが異な
る。しかし、発想を変えて、内部対象部分のみを切換え
て、時系列試験パターンを同一とし、かつ外部の観測装
置で切換えた内部対象を縦軸に表示し、横軸に時系列パ
ターンを表示すれば、同一時系列試験パターンに対する
内部の内部対象部分の並列表示が出来ることになる。具
体的には、図1または図2の構成で、時系列試験パター
ンを1回終える毎に、セレクタ回路4の選択する内部対
象を順切り替え、同じ入力の時系列試験パターンを何度
も実行する。当然セレクタ回路の選択毎にリセットを与
え、内部状態をクリアする。
て、たとえば縦軸にそれぞれの出力を入力パターンが重
なり合うように合成すれば、あたかも同時に内部信号を
取出して観測したかのように表示できる。内部状態を記
憶するフリップフロップの状態を一定の値に初期化でき
れば、論理回路の動作には再現性があるので、この同一
時系列試験パターンの繰返し印加は有効である。一般的
に、リセットにより内部状態を一定の値に初期化できる
ように設計されているのが普通だが、初期化の必要がな
く初期化されない部分が有ったとしても、その部分の期
待は特定する必要がないので、依然としてこの方法は有
効である。
くの内部信号を、あたかも同時に出力したかのように波
形を、外部の記憶機能を持つ表示装置で表示した例を示
す図である。これはリセット信号と、それに続く対象L
SI 1への時系列変化信号パターンを同じにして、内
部信号の選択を切換えながらその観測信号を記録し、さ
らに入力信号に対応づけて並列に並べて表示したもので
ある。図7において、(A)の入力A、入力B(B)の
出力A、出力Bは、一般的なLSIの動作入力信号であ
る図1等における対象LSIの入出力信号9の例を示し
ている。一方、図7(C)は観測対象となるLSIの論
理回路5からセレクタ回路4に出力される信号であり、
かつ図7の例ではセレクタ回路の出力26に得られる、
リセットに同期して切り換えられる論理回路5の選択後
の出力である。図7(C)では、リセットに同期して1
回目と2回目の出力26を示している。従って本実施の
形態では、リセットを同期信号として同一入力パターン
を与えて外部観測を行えば、図7(C)の内部観測波形
が得られて、論理回路5の内部における動作関係を知る
ことができる。
号の出力をシフトレジスタ28で受け、このレジスタに
一旦記憶した後、シフトクロックに同期して1ビットづ
つ出力するようにしたものである。出力する信号が複数
ある場合にはシステムクロックを出力ビット数倍したシ
フトクロックを入力する。
を出力用のシフトレジスタ28に一旦記憶し、さらに、
シフトクロック端子13から入力されるシフトクロック
に同期して1ビットづつ取出して、観測信号出力のため
の信号線を少なくするようにしたものである。この場
合、システムクロックごとにすべてのセレクタ回路4の
出力信号を観測するためにはシステムクロックよりも出
力ビット数倍以上高いクロックを出力用シフトレジスタ
28のシフトクロックとして与えなくてはならない。分
周期14はこの作用を行うもので、シフトクロックをビ
ット数以上で分周したクロックをシステムクロックとし
て対象となる論理回路に加えれば出力用シフトレジスタ
28のシフトクロックのための信号線とシステムクロッ
クの信号線を共有できるので、信号線の数を減らすこと
ができる。
力側のデータ制御も行わせる場合を説明する。図9
(A)は、図8のシフトレジスタ28の代りに、IEE
E 1194.1JTAG準拠のTAPコントローラ1
1によって制御されるセル14を設けた構成である。こ
の場合は、観測する内部信号の選択出力が一旦セル14
に記憶され、TAPコントローラを制御してJTAGの
出力端子TDOから外部へ出力される。このように、観
測信号出力用の端子の代りにJTAG信号の出力TDO
を使うことができるので、さらに内部信号観測のために
使用する端子の数を減らすことができる。この場合、や
はりTAPコントローラに出力用のセル14を制御する
ための機能を追加する必要がある。
説明するタイミングチャートである。なお、セル14
は、図3で詳細構成を示したTAPコントローラ11の
データ・レジスタ113の一部として設定したセル10
の代わりに、または同様に追加したデータ・レジスタで
ある。図9(a)は、被測定対象である論理回路5のシ
ステムクロックを表し、このシステムクロックの変化に
同期して、論理回路5の内部信号は図9(b)または
(c)に示されるように変化する。これらの信号はシス
テムクロックが変化するまでの間に図3に示されるTA
Pコントローラ11を制御して、セル14にキャプチャ
ーする。即ちセル10へセットするのと逆の動作をす
る。また、これらTAPコントローラ11の制御は、既
に述べたようにJTAGのTAP信号12を使って内部
のステートマシンを動作させることによって行う。こう
すれば、観測出力をJTAG信号を制御することでJT
AG信号端子から出力することができるので、特別に内
部信号の観測出力のための端子を新たに設ける必要がな
い。
TCKをシステムクロックと同期させた場合の構成図で
ある。図は、セレクタ回路4の観測出力が1ビットの場
合を示している。複数のビットがある場合にはシステム
クロックはJTAGのクロックをビット数倍以上に分周
する。図10における観測信号出力用のセルは、特別な
セルで、Shift/DRと同時に、観測信号入力をキ
ャプチャーする。
1 JTAGのクロックTCLKとシステムクロックを
同期させて、早いクロックで動作させているときでもJ
TAGの信号を使って内部信号を出力できるようにした
ものである。一般にLSIを構成する素子の最高のクロ
ック動作周波数は共通である。従がって、このクロック
で内部信号を観測するためにTAPコントローラ11を
動作させると、内部対象部分の動作用に多くのクロック
を使ってしまい、結果として論理回路の最高クロック周
波数は、JTAGを使って内部信号を1回取出すのに必
要なクロック数分の1になってしまう。この実施の形態
では、このような不具合を解決するために、JTAGの
使用を一部拡張して、Shift/DRを実行すると同
時にデータをキャプチャーする特別なセルを使う。こう
すれば、TAPコントローラ11のステートマシンをS
hift/DRのフェーズに保つことができ、あたかも
図8で示した単純なシフトレジスタの状態となり、JT
AGのクロック信号TCKに一つのクロックを加える毎
に一つの観測出力信号を出力できる。こうして、観測信
号出力をキャプチャーさせることにより、JTAGの操
作に起因するシステムクロック周波数の低下を低減する
ことができる。
ジスタ相当とセレクタとを備えたので端子数を少なくし
て多くの内部動作を観察できる効果がある。
を内部観測用にも転用するようにしたので、観測のため
の端子数を更に減らせる効果がある。
装置の構成図である。
APコントローラを用いた構成図である。
詳細構成図である。
状態遷移図である。
LOADモード動作説明図である。
作説明図である。
パターンを与えた入出力信号図である。
の構成図である。
成図である。
置の構成図である。
成図である。
成図である。
スタ、3 デコード回路、4 セレクタ回路、5 観測
対象となるLSIの論理回路、6 シフトレジスタ2の
クロック、7 シフトレジスタ2のシリアル入力、9
対象LSIの入出力信号、10 選択信号設定用のセ
ル、11 TAPコントローラ、12 TAP 5信
号、13 システムクロック入力、14 クロック分周
回路、15制御回路入力、16 制御回路出力、17
選択回路出力、18 選択信号入力、19 内部信号、
20 選択回路、21 セレクタ回路入力、22 セレ
クタ回路出力、23 選択信号入力、24 セレクタ回
路、25 デコード回路、26 セレクタ回路の出力、
27 シフトレジスタの出力、28 観測信号出力用シ
フトレジスタ、111 TAPコントローラ・コア、1
12 インストラクション・レジスタ、113 データ
・レジスタ、114 セレクタ。
Claims (3)
- 【請求項1】 信号観測対象の半導体内に搭載されて、 上記観測対象の選択箇所を指定する外部からのシリアル
入力を記憶するシフトレジスタと、 上記シフトレジスタからの複数信号に基づき、必要によ
りデコードして上記観測対象の信号群から選択出力する
セレクタとを備えた、ことを特徴とする内部信号観測回
路。 - 【請求項2】 シフトレジスタとして、上記半導体内に
搭載されるTAPコントローラを使用することを特徴と
する請求項1記載の内部信号観測回路。 - 【請求項3】 観測対象を指定する外部からのシリアル
入力を記憶するシフトレジスタと、該シフトレジスタか
らの複数信号に基づき上記観測対象の信号群から選択出
力するセレクタとを備えて、 上記セレクタにより選択された観測対象に対して、選択
された期間に、同一の時系列変化信号パターンを所定回
繰り返すようにしたことを特徴とする内部信号観測方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18097799A JP4489870B2 (ja) | 1999-06-28 | 1999-06-28 | 内部信号観測方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18097799A JP4489870B2 (ja) | 1999-06-28 | 1999-06-28 | 内部信号観測方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001013214A true JP2001013214A (ja) | 2001-01-19 |
JP4489870B2 JP4489870B2 (ja) | 2010-06-23 |
Family
ID=16092598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18097799A Expired - Fee Related JP4489870B2 (ja) | 1999-06-28 | 1999-06-28 | 内部信号観測方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4489870B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007271496A (ja) * | 2006-03-31 | 2007-10-18 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999024841A1 (en) * | 1997-11-07 | 1999-05-20 | Atmel Corporation | Boundary scan system with address dependent instructions |
JP2000131389A (ja) * | 1998-10-28 | 2000-05-12 | Hitachi Ltd | Icチップ内モジュールテスト制御方式 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0458172A (ja) * | 1990-06-27 | 1992-02-25 | Hitachi Ltd | 論理テスト機能付き論理回路 |
JPH05206279A (ja) * | 1992-01-24 | 1993-08-13 | Shikoku Nippon Denki Software Kk | 論理lsi回路 |
JP2783243B2 (ja) * | 1996-02-06 | 1998-08-06 | 日本電気株式会社 | Cmos集積回路の故障検出方法及び装置 |
JPH1173440A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | エミュレーション装置 |
-
1999
- 1999-06-28 JP JP18097799A patent/JP4489870B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999024841A1 (en) * | 1997-11-07 | 1999-05-20 | Atmel Corporation | Boundary scan system with address dependent instructions |
JP2000131389A (ja) * | 1998-10-28 | 2000-05-12 | Hitachi Ltd | Icチップ内モジュールテスト制御方式 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007271496A (ja) * | 2006-03-31 | 2007-10-18 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
JP4726679B2 (ja) * | 2006-03-31 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体試験方法および半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4489870B2 (ja) | 2010-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7941720B2 (en) | Scan test circuit and scan test control method | |
CN107305237A (zh) | 双向扫描链结构及其制造方法 | |
US5077740A (en) | Logic circuit having normal input/output data paths disabled when test data is transferred during macrocell testing | |
US5434624A (en) | Apparatus for producing a multi-scene video signal | |
JP2638281B2 (ja) | スキャンパス回路 | |
JP3319541B2 (ja) | 半導体集積回路装置 | |
JP2001013214A (ja) | 内部信号観測回路及び内部信号観測方法 | |
US5062110A (en) | Logic circuit testing apparatus | |
JPH0787040B2 (ja) | シフトレジスタ | |
US6381720B1 (en) | Test circuit and method for system logic | |
KR100313202B1 (ko) | 매크로용테스트회로 | |
JP2006058242A (ja) | 集積回路 | |
US20040181723A1 (en) | Scan test control method and scan test circuit | |
JP2006073917A (ja) | 集積回路 | |
KR100313524B1 (ko) | 칩의 디버깅 회로 | |
US11143702B2 (en) | Test access port circuit capable of increasing transmission throughput | |
KR960015560B1 (ko) | 바운더리 스캔 구조의 2tdi(2테스트 데이터 입력)을 집적 회로에 입력하는 장치 | |
JP2003344502A (ja) | 半導体集積回路及び、その故障解析方法 | |
JPH05142298A (ja) | 論理回路システムのテスト回路 | |
JPH0915299A (ja) | バウンダリスキャン回路およびこれを用いた集積 回路 | |
JP3339574B2 (ja) | 集積回路用テスト回路 | |
JP2526293B2 (ja) | スキャン回路アクセス装置 | |
KR100261439B1 (ko) | 다중 바운더리 스캔회로 | |
JPH0519024A (ja) | 集積回路の試験方式 | |
JPH02287734A (ja) | スキャンパス回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040512 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041018 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060612 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090521 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090717 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091112 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100330 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100401 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |