JPH1173440A - エミュレーション装置 - Google Patents

Abstract

(57)【要約】 【課題】 大規模な論理回路を、動作周波数の低減なし
に、論理デバイスのピンネックを解消して、複数のプロ
グラム可能な論理デバイスに、論理分割を行う。 【解決手段】 論理検証の対象となる論理情報を読み込
み、論理デバイス情報を読み込み、プログラム可能論理
デバイスの仕様であるゲート数や外部入出力端子数に基
づいて第一の論理分割を行う。第一の論理分割の出力結
果と各信号のタイミングや動作周波数等の情報を読込
み、接続先やタイミング情報に基づき入出力端子の優先
順位を決定し、ピン数がオーバーした分の信号数のみ多
重化を行い、必要に応じて第２の論理分割を行う。多重
化された信号を制御するクロック生成回路群１７を読込
み、多重化度に応じてクロック生成回路を選択して、挿
入を行って、エミュレーション装置を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、論理回路の設計
時にその論理の正当性を評価する手法のうち、プログラ
ム可能な論理デバイスを複数個使用して、高速に論理回
路の模擬動作を行なうエミュレーション装置に関するも
のである。

【０００２】

【従来の技術】特開平８−３０６５３号公報の記載を引
用して、従来の技術について説明する。半導体技術の進
歩により、論理ＬＳＩの集積度は年々向上し、大規模シ
ステムを１チップに集積することが可能となり、また１
チップまたは複数のＬＳＩで電子機器等のシステムが構
築することが可能になりつつある。しかし、論理回路の
設計時にその論理の正当性を評価する場合、大規模な論
理、例えば１０万ゲート以上のＬＳＩやＬＳＩを含んだ
システム全体を対象として、その機能を検証する場合、
従来の機能ブロックやグルーロジック（制御ロジック
等、機能ブロックを接続するための論理）を検証する場
合と異なり、アプリケーションレベルで機能を検証しな
ければ、設計品質の向上は望めない。しかしながらＥＷ
Ｓ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｗｏｒｋ Ｓｔａｔｉｏ
ｎ）等を用いたソフトウェアによるシミュレーションで
は、画像や通信関連のアプリケーションを実行する場合
においてはステップ数が非常に膨大となり、処理時間の
面からは事実上不可能である。そのため実動作に近い実
行性能を得るためには、ハードウェアによるエミュレー
ション（論理回路の模擬動作）が不可欠となる。

【０００３】ソフトウェアによるシミュレーションで
は、年々シミュレータや、シミュレータを実行させるワ
ークステーションやパソコンの性能向上により処理性能
が向上しているとはいえ、１００〜１０００クロック／
秒の処理性能であり、ハードウェアによるエミュレーシ
ョンでは、１ＭＨｚ〜１０ＭＨｚの動作周波数での実行
が可能であり、１０⁶ 〜１０⁷ クロック／秒となること
から、１０００倍以上の高速化が期待できる。

【０００４】エミュレーション装置としては、対象とな
る論理回路固有の専用のエミュレーション装置と、いろ
いろな論理がエミュレーション可能な汎用の装置があ
る。専用の論理エミュレーション装置としては、論理部
分をＴＴＬ（Ｔｒａｎｓｉｓｔｅｒ Ｔｒａｎｓｉｓｔ
ｅｒ Ｌｏｇｉｃ）やゲートアレイ、またはプログラム
可能な論理デバイスに集積し、プリント基板に実装して
実現している。この場合、１品種の開発毎にプリント基
板等の製作が必要となるため、製作期間や費用が発生す
るという問題がある。また検証中に発見された論理不具
合を改修することが困難であり、非効率的である。これ
に対して、汎用のエミュレーション装置の一つとして
は、特開平４−１３８５６８号公報に示す構成方法があ
る。これは、複数のプログラム可能な論理デバイス（例
えば、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ
Ｇａｔｅａｒｒａｙ））と、複数のプログラム可能な
配線モジュール（例えば、クロスバースイッチ構成の配
線素子）により構成されている。そのため、論理や配線
を自由に変更できるため、各種の論理に対応できること
はもちろん、論理修正についても柔軟に対応することが
可能となる。汎用のエミュレーション装置により、対象
となる論理やシステムのエミュレーションを行う場合に
は、まず論理情報として論理素子の接続情報であるネッ
トリストや論理図面をもとに、使用するプログラム可能
な論理デバイスの仕様、集積可能なゲート数や外部入出
力端子数に対応させて、論理を複数の論理モジュールに
分割する。そして分割した論理モジュール情報を、各プ
ログラム可能な論理デバイスにプログラムする。さら
に、論理モジュール間の接続情報を、プログラム可能な
配線デバイスにプログラムすることで、エミュレーショ
ン装置を構成しエミュレーションが可能となる。従来の
汎用論理エミュレータの構成では、論理情報を使用する
プログラム可能な論理デバイスの使用可能なゲート数を
基に論理分割を行うと、図９（ａ）、（ｂ）に示すよう
に分割した論理モジュール間の配線数が多くなる。これ
は、内部の信号が外部に引き出されるためである。それ
により、配線数が論理デバイスの外部入出力端子数を越
えることが一般的に発生する。このため、ほとんどの論
理モジュールにおいては、外部入出力端子数の制限のた
め論理デバイス内のゲートを有効に使用することができ
ないという問題点があった。論理デバイスのゲートが有
効に使用できないことにより、使用する論理デバイス数
が増えるだけでなく、論理デバイスを実装するプリント
基板自体の大きさも大きくなる。また、論理デバイスの
使用数が増えることで、論理デバイスへのプログラミン
グ時間も増大し非効率的である。更に、ある信号のパス
自体も複数の論理デバイスを経由する可能性が増大する
ため動作周波数が低下する可能性が増す。

【０００５】この問題点を解決する従来例として特開平
８−３０６５３号公報に開示された「論理シミュレーシ
ョン装置とその制御方法」がある。図１０は、特開平８
−３０６５３号公報に開示された論理モジュールの構成
図である。特開平８−３０６５３号によれば、図１０に
示す論理モジュール９１８−１は、論理構成部９２０
と、入力データをシリアルデータからパラレルデータに
変換するＳ／Ｐ変換回路９２１−ｉ（９２１−１〜９２
１−３）と、パラレル信号をシリアルに変換して出力す
るＰ／Ｓ変換回路９２２−ｉ（９２２−１〜９２２−
３）から構成されている。この入力と出力のシリアル／
パラレル変換により、この従来例以前の論理モジュール
に必要であった信号線数の大幅な削減が可能となってい
る。また、各論理モジュールのＳ／Ｐ変換回路とＰ／Ｓ
変換回路はシリアルインタフェース動作用のシリパラク
ロックで動作し、論理モジュールはシステムクロックで
動作する。また、同公報には図７として動作タイミング
チャートも示されており、シリパラクロックがシリパラ
変換するパラレル信号の信号線の数だけ入力されること
も記載されている。

【０００６】

【発明が解決しようとする課題】上記従来例によれば、
論理モジュールに必要な信号線数を大幅に削減可能であ
る。ところが、論理ブロックの入出力ピンの全てをシリ
アルに変換するので、動作周波数の低下をまねくという
欠点があった。この発明は上記のような問題点を解消す
る為になされたもので、論理モジュール間の配線数を選
択的に削減することで、論理デバイスのゲートを有効に
使用し、論理デバイスの使用数を削減するエミュレーシ
ョン装置を実現することを目的とする。論理デバイスの
使用数を削減することにより、エミュレーションの効率
化を図り、また動作周波数の低減を抑えるエミュレーシ
ョン装置を実現することを目的とする。

【０００７】

【課題を解決するための手段】信号を入出力するための
入出力端子を有し上記入出力端子を介して相互に接続可
能な複数の論理デバイスを使用して論理情報を論理分割
し上記論理情報をエミュレーションするエミュレーショ
ン装置において、上記エミュレーション装置は、入出力
される信号を時分割多重化する入出力端子と、入出力さ
れる信号を時分割多重化しない入出力端子を備え、上記
複数の論理デバイス間では、時分割多重化された信号と
時分割多重化されない信号とが混在して入出力されるこ
とを特徴とする。

【０００８】上記論理情報は所定の入出力端子数を持っ
た複数の論理モジュールを定義する論理情報であり、上
記エミュレーション装置は上記論理モジュールと上記論
理デバイスをそれぞれ対応させて論理分割され、上記論
理モジュールの入出力端子数が対応する上記論理デバイ
スの入出力端子の数を越えないように時分割多重化する
信号を選択して、選択した上記信号を論理デバイスの入
出力端子に時分割多重化することを特徴とする。

【０００９】上記論理デバイスの入出力端子は、接続さ
れる他の論理デバイスの行き先毎に信号を時分割多重化
することを特徴とする。

【００１０】上記エミュレーション装置は、使用する論
理デバイスを定義する論理デバイス情報と、論理デバイ
スの動作周波数と、入出力される信号のタイミング情報
に基づき論理分割されることを特徴とする。

【００１１】上記エミュレーション装置は、入出力され
る信号のタイミング情報に基づきタイミング条件の緩い
信号から多重化されることを特徴とする。

【００１２】上記エミュレーション装置は、多重化に必
要な制御信号を、予め用意してある論理回路から選択し
て挿入することを特徴とする。

【００１３】

【発明の実施の形態】

実施の形態１．本発明は、論理をプログラム可能な論理
デバイスに基づいて論理分割を行うエミュレーション装
置において、論理モジュールの外部入出力端子数が使用
する論理デバイスの入出力端子数を超える状態であるピ
ンネックになる論理モジュールの入力と出力にそれぞ
れ、シリアル／パラレル変換回路、パラレル／シリアル
変換回路を設け、シリアルの信号線を時分割で多重化す
ることで、外部入出力端子数を少なくするようにしたも
のである。多重化する場合においては、全ての端子を１
対のシリアルに多重化するのではなく、接続される他の
プログラム可能な論理デバイス毎に多重化するととも
に、入出力される信号には遅延情報やタイミングに基づ
き優先順位をつけ、タイミングの緩い信号から多重化処
理を行い、ピンネックが解消できるまで信号を多重化し
ていく。時分割多重化に必要な制御信号については、あ
らかじめクロック生成回路を用意してあり、実際のシス
テムクロックの数倍のクロックを各論理デバイスに入力
し、システムクロックの生成の他、多重化度に応じて時
分割用クロックを生成するようにしたものである。

【００１４】以下に、図を用いて具体的に説明する。図
１は、本発明のエミュレーション装置の構成手順を示す
流れ図である。図において、１１は論理エミュレーショ
ンの対象となる論理を表す論理情報、１３は使用するプ
ログラム可能論理デバイス情報（以降、論理デバイス情
報という）、１５は対象となる論理の外部および内部信
号のタイミングや動作周波数等を表すタイミング情報を
定義するタイミング情報定義ファイル、１７は多重化さ
れた信号を制御するクロック生成回路に関する情報であ
る。図２は、本発明によるエミュレーション装置の例を
示す構成図で、大規模論理を複数のプログラム可能な論
理デバイスに実現した場合を示すブロック図である。図
２のエミュレーション装置は、プログラム可能な論理デ
バイス（以降、論理ブロックともいう）２１〜２３、プ
ログラム可能な配線デバイス２４〜２６、クロック出力
回路２７で構成される。論理部は、プログラム可能な論
理デバイス２１〜２３に集積され、論理デバイス２１〜
２３間を接続する信号は、全てプログラム可能な配線デ
バイス２４〜２６を介して接続されている。また、シス
テムクロック信号２８は、クロック出力回路２７から出
力され、全ての論理デバイス２１〜２３に入力される。

【００１５】以下、図１、図２に従って動作を説明す
る。論理情報の読み込みステップ１２では、論理エミュ
レーションの対象となる論理の論理情報１１を読込む。
図３に論理情報１１の一例としてｖｅｒｉｌｏｇ−ＨＤ
Ｌ（ＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎ Ｌａｎ
ｇｕａｇｅ）の例を示す。図において１００はモジュー
ル定義、１０１はモジュール名、１０２、１０３は入出
力端子名、１０５は入力端子定義、１０７は入力端子
名、１１０は出力端子定義、１１２は出力端子名、１１
５は論理記述、１１７はモジュール定義の終了である。
このような論理モジュールを定義した論理情報からエミ
ュレーション装置全体のゲート数を見積もる。次に、論
理分割ステップ１４では、使用するプログラム可能な論
理デバイス情報１３を読込み、読み込んだ論理デバイス
情報に基づいて例えば、論理ブロック２１〜２３に論理
の分割を行う。論理デバイス情報１３からは論理デバイ
スの仕様であるゲート数や外部入出力端子数が得られ
る。また、メーカー名やシリーズ名などの論理デバイス
名なども得られる。読み込んだ論理デバイス情報をもと
に一つの論理デバイスのゲート数を設定する。論理分割
の一例を説明する。読み込んだ論理情報から、全体のゲ
ート数を見積もる。使用する論理デバイスの情報を読込
み、１つの論理デバイスのゲート数を設定する。設定さ
れたゲート数内に収まる範囲で論理情報に定義された上
位モジュールから順に分割をしていく。第１階層で分割
した時、ゲート数がオーバーしていたら、第２階層に下
がって再度分割を行う。

【００１６】図４を用いて具体的に説明する。例えば、
ｔｏｐという３０ＫＧの論理を対象とし、使用する論理
デバイスのゲート規模が１０ＫＧであった場合、１石
（１つの論理デバイス）ではゲート数がオーバーする。
そこで、１階層下のモジュールに着目する。この階層で
は、Ａ、Ｂ、Ｃの３モジュールで構成されている。Ａ
は、１０ＫＧであるので、論理デバイスのゲート規模と
一致しここでＡの分割は完了する。Ｂは１５ＫＧで１０
ＫＧをオーバーするため更に１階層下がる。この階層で
は、Ｂ＿１、Ｂ＿２の２モジュールがあり、Ｂ＿１は１
０ＫＧであるため、分割は完了する。Ｂ＿２は５ＫＧで
あるため、他のモジュールとのマージ対象となる。残り
のＣは５ＫＧであるため、Ｂ＿２とマージする。論理ブ
ロック２１〜２３の入出力端子が、指定された論理デバ
イス情報１３の入出力端子数を越えていた場合、ピン数
削減のための信号の時分割多重化処理１６を行う。

【００１７】以下に、多重化処理１６をさらに説明す
る。図１の１６２の判断で、論理ブロック２１〜２３の
入出力端子数が論理デバイスの入出力端子数をオーバー
していた場合、論理ブロック２１〜２３の入出力端子
を、まず接続先である論理ブロック毎に第１のグループ
化処理を行う（１６４）。１６４で入出力端子をグルー
プ化することにより、分類された信号群において、タイ
ミング情報定義ファイル１５からタイミング情報を入力
し、動作周波数、遅延時間等により優先順位を決定し、
優先順位毎に第２のグループ化を行う（１６６）。タイ
ミング情報は、論理の外部、および内部信号のタイミン
グ情報であり、周波数や遅延時間等の絶対値を入力して
もよいし、各信号に対する相対値を入力してもよい。図
５は相対値の場合の一例を示す図である。１３１、１３
５、１３９は信号名であり、１３３、１３７、１４１は
相対値である。ここでは、相対値を示す数値は０〜１０
０で１００が最も高いものとする。また、未記入の信号
は、デフォルトで相対値０とする。以上によりグループ
化された信号群の中で、タイミング条件の緩い信号であ
る優先順位の高い信号群から、順番に信号の多重化処理
を行う（１６８）。例えば、時分割多重化前の論理ブロ
ックの入出力端子数が１２０、論理デバイスの入出力端
子数が１００だったとする。接続先毎のグループ化１６
４、優先順位のグループ化１６６をもとに多重化処理１
６８を行った結果、論理ブロックの入出力端子数が１１
０に減少したとする。それでも、まだ論理デバイスの入
出力端子数をオーバーしているので、更に多重化処理を
繰り返す。その結果、論理ブロックの入出力端子数が１
００になったとする。ここで論理ブロックの入出力端子
数が論理デバイスの入出力端子数以内に収まったので多
重化処理１６を終了する。この時、指定された論理デバ
イスの入出力端子数以内に論理ブロックの入出力端子数
が収まった時点で時分割多重化処理を終了することがこ
の発明の特徴である。これにより全信号ではなく、必要
最小限の信号のみを多重化することになる。入出力端子
数がオーバーしていない論理ブロックについては多重化
処理１６は行わない。多重化処理が完了した後、回路挿
入ステップ１８で、予め用意されたクロック生成回路群
１７から多重化度に応じて、適当なクロック生成回路を
選択し、各論理ブロックに挿入する。また、多重化する
端子を最小限に抑えると共に、出力タイミング信号の周
波数より高い周波数のクロック信号により時分割する。

【００１８】以下に、多重化にかかる論理的処理の一例
について説明する。図６に、多重化前の論理ブロック図
の一部を示す。図において、分割された論理ブロック２
１の出力信号２１ａ、２１ｂは、論理ブロック２２に入
力される。出力信号２１ａ、２１ｂは、システムクロッ
クＣＬＫで制御されるレジスタ３１、３２から出力さ
れ、同一の出力タイミングとなる。これらの信号２１
ａ、２１ｂは論理ブロック２２に入力され、システムク
ロックＣＬＫでレジスタ３３、３４にそれぞれ取り込ま
れる。

【００１９】図７、図８に時分割多重化後のエミュレー
ション装置の一例を示す。図７は、論理ブロックの一部
概略図、図８はその動作を示すタイミングチャートであ
る。図において、出力元である論理ブロック２１には、
あらかじめ用意してあるクロック生成回路群（図１の１
７）から多重化度に応じて選択された回路が挿入され、
時分割レジスタ４１、４２、及びこれを制御するクロッ
ク生成回路４５及びセレクタ４７が備えられる。レジス
タ２９、３０は時分割多重化されないレジスタであり、
信号２９ａ、３０ａはシステムクロックでレジスタ２
９、３０からそれぞれ出力される。入力先である論理ブ
ロック２２は、同様に時分割レジスタ４３、４４、及び
これを制御するクロック生成回路４６が挿入される。論
理ブロック２２のレジスタ３５、３６にはシステムクロ
ックで信号２９ａ、３０ａがそれぞれ取り込まれる。

【００２０】外部から入力されるｐｒｅＣＬＫは、多重
化度に応じて決定される。本実施の形態ではシステムク
ロックＣＬＫの２倍のクロックが入力される。本実施の
形態では、２本の信号の時分割多重化例を取り上げてい
るため、わかりやすく２倍としているが何倍でもかまわ
ない。クロック生成回路４５、４６では、ｐｒｅＣＬＫ
からシステムクロックＣＬＫを出力し、レジスタ３１〜
３２、３３〜３４に接続される。論理ブロック２１のレ
ジスタ３１、３２から出力される２つの信号２１ａ、２
１ｂを多重化する場合、クロック生成回路４５、４６は
各論理ブロック２１、２２にそれぞれ入力されるｐｒｅ
ＣＬＫから、システムクロックより高い周波数の４つの
制御クロックＣＬＫ１〜ＣＬＫ４を生成する。ＣＬＫ１
〜ＣＬＫ４は、時分割レジスタ４１〜４４にそれぞれ入
力される。出力元である論理ブロック２１では、出力信
号である２１ａ、２１ｂがＣＬＫ１、ＣＬＫ２の立ち上
がりで出力されることにより、セレクタ４７により、信
号２１ｘに時分割多重化される。入力先である論理ブロ
ック２２では、入力信号２１ｘをレジスタ４３、４４で
ＣＬＫ３、ＣＬＫ４の立ち上がりで取り込むことによ
り、信号ｐ２２ａ、ｐ２２ｂにシリアル／パラレル変換
され、レジスタ３３、３４にシステムクロックＣＬＫで
２２ａ、２２ｂとして取り込むことが可能となる。クロ
ック生成回路４５、４６、時分割レジスタ４１〜４４
は、あらかじめ多重化数に合わせて用意しておく（図１
に示すクロック生成回路群１７）ことにより容易に挿入
することができる。

【００２１】また、外部から外部から入力されるｐｒｅ
ＣＬＫは、設計者（ユーザ）が任意に決定しても構わな
い。また、外部から入力するｐｒｅＣＬＫをシステムク
ロックと同じとして、クロック生成回路でＰＬＬ（Ｐｈ
ａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）等の周波数逓倍回路
を実現し、多重化度に応じてシステムクロックより高い
周波数の多重化クロックＣＬＫ１〜４を生成することも
可能である。

【００２２】以上のように、この実施の形態によれば、
分割された論理デバイス間の信号を、時分割に多重化す
ることによって、論理デバイスの入出力端子を削減する
ことが可能となり、論理デバイス内のゲートを有効に使
用することができ、使用する論理デバイス数を最小限に
抑えることができるようになる。その際、全ての入出力
信号を多重化するのではなく、ゲート数を有効に使用で
きる範囲で必要最小限な信号のみ多重化することで、動
作周波数の低減を抑えることが可能となる。さらにタイ
ミング条件が厳しい信号は、多重化用の回路を経由する
ことでさらに遅延が増大し動作性能が低下するため、タ
イミング情報に基づく優先順位を設定することで、タイ
ミングの緩い信号から多重化し、なるべくクリティカル
パスは多重化させないことが可能である。多重化する信
号群は、接続される他のプログラム可能な論理デバイス
毎に多重化することで、多重化のための制御回路のオー
バーヘッドを少なくし、論理検証時にモニタする場合
に、観測しやすくすることができる。これらの多重化に
必要な制御信号は、あらかじめクロック生成回路を用意
してあり、多重化度に応じて選択することが可能で、設
計者が意図せずに分割を行うことができる。すなわち、
設計者（ユーザ）は、１つの入出力端子が、何本の信号
が多重化されているか等は、考慮する必要がなく、容易
に分割を行うことができる。

【００２３】

【発明の効果】以上のように本発明のエミュレーション
装置によれば、分割された論理ブロックの入出力端子に
信号を時分割に多重化することにより端子数を削減でき
るため、プログラム可能な論理デバイスのゲートを有効
に使用でき、論理デバイス数を削減することが可能とな
る。

【００２４】また、多重化する端子を最小限に抑えると
共に、出力タイミング信号の周波数より高い周波数のク
ロック信号により時分割し、また分割数を最小限にする
ため、動作周波数の低下を防ぐことができる。

【００２５】また、全ての信号を多重化するのではなく
論理分割に必要な数だけの信号を時分割多重化するの
で、動作周波数の低下を抑えることができる。

【図面の簡単な説明】

【図１】 本発明にかかるエミュレーション装置を構成
する手順を示す流れ図である。

【図２】 本発明のエミュレーション装置の一例の構成
図である。

【図３】 本発明の実施の形態の論理情報のモジュール
定義例を示す図である。

【図４】 本発明の実施の形態の論理分割の一例を示す
図である。

【図５】 本発明の実施の形態のタイミング情報定義の
一例を示す図である。

【図６】 本発明の実施の形態のうち時分割多重化処理
を施す前の一部概略図である。

【図７】 本発明の実施の形態のうち時分割多重化処理
を施した後の一部概略図である。

【図８】 図７の動作のタイミングチャートを示す図で
ある。

【図９】 従来の論理モジュール間の配線数の増加を説
明する図である。

【図１０】 従来の論理モジュールの構成図である。

【符号の説明】

１１ 論理情報、１２ 論理情報読み込み、１３ プロ
グラム可能な論理デバイス情報、１４ 論理分割、１５
タイミング情報定義ファイル、１６ 多重化処理、１
７ クロック生成回路群、１８ クロック生成回路挿
入、２１，２２論理ブロック、２９，３０ 時分割多重
化されないレジスタ、３１〜３４ レジスタ、３５，３
６ 時分割多重化されないレジスタ、４１〜４４ 時分
割レジスタ、４５，４６ クロック生成回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 千葉 一雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 信号を入出力するための入出力端子を有
   し上記入出力端子を介して相互に接続可能な複数の論理
   デバイスを使用して論理情報を論理分割し上記論理情報
   をエミュレーションするエミュレーション装置におい
   て、 上記エミュレーション装置は、入出力される信号を時分
   割多重化する入出力端子と、入出力される信号を時分割
   多重化しない入出力端子を備え、上記複数の論理デバイ
   ス間では、時分割多重化された信号と時分割多重化され
   ない信号とが混在して入出力されることを特徴とするエ
   ミュレーション装置。
2. 【請求項２】 上記論理情報は所定の入出力端子数を持
   った複数の論理モジュールを定義する論理情報であり、 上記エミュレーション装置は上記論理モジュールと上記
   論理デバイスをそれぞれ対応させて論理分割され、上記
   論理モジュールの入出力端子数が対応する上記論理デバ
   イスの入出力端子の数を越えないように時分割多重化す
   る信号を選択して、選択した上記信号を論理デバイスの
   入出力端子に時分割多重化することを特徴とする請求項
   １に記載のエミュレーション装置。
3. 【請求項３】 上記論理デバイスの入出力端子は、接続
   される他の論理デバイスの行き先毎に信号を時分割多重
   化することを特徴とする請求項１または２に記載のエミ
   ュレーション装置。
4. 【請求項４】 上記エミュレーション装置は、使用する
   論理デバイスを定義する論理デバイス情報と、論理デバ
   イスの動作周波数と、入出力される信号のタイミング情
   報に基づき論理分割されることを特徴とする請求項１〜
   ３いずれかに記載のエミュレーション装置。
5. 【請求項５】 上記エミュレーション装置は、入出力さ
   れる信号のタイミング情報に基づきタイミング条件の緩
   い信号から多重化されることを特徴とする請求項４に記
   載のエミュレーション装置。
6. 【請求項６】 上記エミュレーション装置は、多重化に
   必要な制御信号を、予め用意してある論理回路から選択
   して挿入することを特徴とする請求項１〜５いずれかに
   記載のエミュレーション装置。