JP2001085687A - 炭化珪素半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 イオン注入領域を単一結晶形とする再結晶及
び活性化熱処理技術を提供し、炭化珪素半導体装置の耐
圧を向上させる。 【解決手段】 Ｐ型不純物を１ＭｅＶ以上の加速エネル
ギーで注入したのち、レーザによって熱処理を施すこと
で、注入された不純物を活性化させると共にｐ^-型ベー
ス領域３ａ、３ｂを再結晶化させる。例えば、エキシマ
レーザにより、ｐ ^-型ベース領域３ａ、３ｂの下方側端
から上方側端へ向かって順にレーザ照射を行う。これに
より、ｐ^-型ベース領域３ａ、３ｂの下層に位置するｎ⁺
型エピ層２の結晶形が継承され、ｐ^-型ベース領域３
ａ、３ｂはすべて同一の結晶形で形成される。従って、
ｐ^-型ベース領域３ａ、３ｂの中央部が３Ｃ−ＳｉＣで
形成される場合よりも炭化珪素半導体装置の耐圧を向上
させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。

【０００２】

【従来の技術】従来、プレーナ型のＭＯＳＦＥＴとして
特開平１０−３０８５１０号公報に示されるものが知ら
れている。

【０００３】このプレーナ型ＭＯＳＦＥＴの断面図を図
８に示す。この図に基づいてプレーナ型ＭＯＳＦＥＴの
構造について説明する。

【０００４】ｎ⁺ 型炭化珪素半導体基板（以下、ｎ⁺型
基板という）１は上面を主表面１ａとし、主表面の反対
面である下面を裏面１ｂとしている。このｎ⁺ 型基板１
の主表面１ａ上には、基板１よりも低いドーパント濃度
を有するｎ^- 型炭化珪素エピタキシャル層（以下、ｎ^-
型エピ層という）２が積層されている。

【０００５】ｎ^- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ^- 型炭化珪素ベース領域３ａ
およびｐ^- 型炭化珪素ベース領域３ｂ（以下、ｐ^-型ベ
ース領域３ａ、３ｂという）が離間して形成されてい
る。また、ｐ^- 型ベース領域３ａの表層部における所定
領域には、ｐ^- 型ベース領域３ａよりも浅いｎ⁺ 型ソー
ス領域４ａが、また、ｐ^- 型ベース領域３ｂの表層部に
おける所定領域には、ｐ ^- 型ベース領域３ｂよりも浅い
ｎ⁺ 型ソース領域４ｂがそれぞれ形成されている。

【０００６】さらに、ｎ⁺ 型ソース領域４ａとｎ⁺ 型ソ
ース領域４ｂとの間におけるｎ^- 型エピ層２およびｐ^-
型ベース領域３ａ、３ｂの表面部にはｎ^-型層５ａ及び
ｎ⁺型層５ｂからなるｎ^- 型ＳｉＣ層５が延設されてい
る。つまり、ｐ^- 型ベース領域３ａ、３ｂの表面部にお
いてソース領域４ａ、４ｂとｎ^- 型エピ層２とを繋ぐよ
うにｎ^- 型ＳｉＣ層５が配置されている。このｎ^- 型Ｓ
ｉＣ層５は、デバイスの動作時にデバイス表面において
チャネル形成層として機能する。以下、ｎ^- 型ＳｉＣ層
５を表面チャネル層という。

【０００７】表面チャネル層５のうちｐ^- 型ベース領域
３ａ、３ｂの上部に配置されたｎ^-型層５ａのドーパン
ト濃度は、１×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度の
低濃度となっており、かつ、ｎ^- 型エピ層２及びｐ^- 型
ベース領域３ａ、３ｂのドーパント濃度以下となってい
る。これにより、低オン抵抗化が図られている。

【０００８】また、ｐ^- 型ベース領域３ａ、３ｂ、ｎ⁺
型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが
形成されている。

【０００９】表面チャネル層５の上面およびｎ⁺ 型ソー
ス領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸
化膜）７が形成されている。さらに、ゲート絶縁膜７の
上にはゲート電極８が形成されている。ゲート電極８は
絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌ
ｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用い
られている。その上にはソース電極１０が形成され、ソ
ース電極１０はｎ⁺ 型ソース領域４ａ、４ｂおよびｐ^-
型ベース領域３ａ、３ｂと接している。また、ｎ⁺ 型基
板１の裏面１ｂには、ドレイン電極層１１が形成されて
いる。

【００１０】このように構成された蓄積モードで動作
し、チャネル移動度を向上させることによってオン抵抗
の低減が図られている。

【００１１】

【発明が解決しようとする課題】一方、パワーデバイス
としてさらなる高耐圧化が要望されている。このため、
オフ状態において、ドレイン電圧を印加した場合におい
ても、常にオフ状態が維持されるようにする必要があ
る。特に、数百Ｖ以上のドレイン電圧が印加された場合
において、そのドレイン電圧は、ｎ^-型エピ層（ドリフ
ト領域）２とｐ^-型ベース領域３ａ、３ｂとで形成され
るＰＮ接合の逆バイアス状態にて保持される。従って、
上記要望は、ｎ^-型エピ層２並びにｐ^-型ベース領域３
ａ、３ｂを厚く設けたり、またはｐ^-型ベース領域３
ａ、３ｂでは層厚を厚くする代わりにドーピング濃度を
高くすることにより達成される。

【００１２】ここで、ｐ^-型ベース領域３ａ、３ｂでは
層厚を厚くするには、ＳｉＣ内の不純物の拡散係数がＳ
ｉに比して１〜２桁小さく、Ｓｉのような不純物の熱拡
散が利用できないために、数ＭｅＶ程度の高い加速エネ
ルギーによるイオン注入技術が必要となる。このイオン
注入技術によるｐ^-型ベース領域３ａ、３ｂの形成工程
を図９（ａ）〜（ｃ）に示す。

【００１３】図９（ａ）のようにイオン注入を行った
後、注入されたイオン種の再結晶化及び活性化のための
熱処理を、ＳｉＣでは、１０００〜１８００℃の範囲に
て行っている。従って、イオン注入領域が厚くなると、
再結晶化及び活性化のための熱処理時に、図９（ｂ）の
矢印で示すように、イオン注入層の上部及び下部では隣
接する層の結晶形を継承するが、中央部においては、図
９（ｃ）に示すように、１０００〜１８００℃において
安定構造である３Ｃ−ＳｉＣが形成され、イオン注入領
域全体を単一の結晶形とすることが困難である。特に、
６Ｈ、４Ｈ−ＳｉＣを基板に用いた場合には、イオン注
入領域と基板との境界近傍では、基板の結晶形（Ｐｏｌ
ｙ−ｔｙｐｅ）を継承した結晶構造となるが、イオン注
入領域中央では熱的に安定な３Ｃ−ＳｉＣとなる。この
ように、３Ｃ−ＳｉＣが形成されると、３Ｃ−ＳｉＣと
なった部分においてバンドギャップが狭くなり、ＭＯＳ
ＦＥＴの耐圧を低下させるという問題がある。また、結
晶形が異なる部位との界面で結晶欠陥が蓄積され、さら
にＭＯＳＦＥＴの耐圧を下げる可能性もある。

【００１４】本発明は上記点に鑑みて成され、高耐圧構
造を形成するにあたり、イオン注入領域を単一結晶形と
する再結晶及び活性化熱処理技術を提供し、炭化珪素半
導体装置の耐圧を向上させることを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、ベース領域（３
ａ、３ｂ）形成工程は、第２導電型の不純物を１ＭｅＶ
以上の加速エネルギーで注入する工程と、レーザによっ
て熱処理を施し、注入された不純物を活性化させると共
に該ベース領域（３ａ、３ｂ）を再結晶化させる工程
と、を含むことを特徴としている。

【００１６】このように、ベース領域が深く注入される
ような場合において、レーザによって熱処理を行い、ベ
ース領域を再結晶化させることにより、レーザによって
直接熱処理を行えるため、ベース領域が部分的に異なる
結晶形となることを防止し、同じ多型で形成されるよう
にすることができる。これにより、炭化珪素半導体装置
の耐圧を向上させることができる。

【００１７】請求項２に記載の発明においては、レーザ
熱処理工程では、ベース領域（３ａ、３ｂ）の下方側端
から上方側端へ向かって順に、もしくは上方側端から下
方側端に向かって順にレーザ照射を行うことを特徴とし
ている。

【００１８】これにより、ベース領域の下方側もしくは
上方側からベース領域が接する部分の結晶形を継承さ
せ、ベース領域すべてがその結晶形で形成されるように
することができる。

【００１９】例えば、請求項３に示すように、レーザ熱
処理工程では、レーザを集光した集光部で熱処理が行わ
れるようにして熱処理を行うことができる。また、請求
項４に示すように、レーザ熱処理工程では、複数のレー
ザが互いに交差するようにレーザ照射を行い、該レーザ
の交差する部分で熱処理が行われるようにすることもで
きる。

【００２０】具体的には、請求項５に示すように、レー
ザとしてエキシマレーザを用いることができる。そし
て、ベース領域の上部に炭化珪素が介在する場合には、
請求項６に示すように、エキシマレーザの波長を、その
炭化珪素のバンドギャップのエネルギーより一意にλ＝
１２３９．９／Ｅｇ（ｅＶ）の式より得られる波長より
も長くすれば、かつ、イオン注入にてアモルファス化し
た部分にて吸収される波長とすることにより、熱処理を
行いたい領域でエネルギーが吸収されるようにできる。
なぜなら、アモルファス化した場合には、バンドギャッ
プが単結晶でのバンドギャップよりも小さくなるからで
ある。

【００２１】また、請求項７に示すように、レーザとし
て、Ｈｅ−Ｃｄレーザ、Ｈｅ−Ｎｅレーザ、Ａｒ＋レー
ザのいずれかを用いることもできる。これらのレーザは
４Ｈ−ＳｉＣのバンドギャップよりも波長が狭いため、
ベース領域の上に４Ｈ−ＳｉＣが配置されている場合に
特に有効である。また、請求項８に示すように、レーザ
光に代えてＸ−ｒａｙを用いる場合においても請求項７
と同様のことが言える。

【００２２】さらに、請求項９に示すように、レーザに
代えて、電子線、中性子線、陽電子線のいずれかを用い
ることもできる。

【００２３】この場合、中性子等が原子と衝突するまで
注入されるため、アモルファス化しているベース領域と
衝突し、ベース領域を熱処理することができる。

【００２４】請求項１乃至９に記載の発明により、請求
項９に示すように、ベース領域（３ａ、３ｂ）は、厚さ
が１μｍ以上となっており、かつ、すべて半導体基板
（１）と同じ多型となっている炭化珪素半導体装置が形
成される。

【００２５】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００２６】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。

【００２７】図１に、本実施の形態におけるノーマリオ
フ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型
パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、
インバータや車両用オルタネータのレクチファイヤに適
用すると好適なものである。

【００２８】図１に基づいて縦型パワーＭＯＳＦＥＴの
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図８に示すＭＯＳＦＥ
Ｔとほぼ同様の構造を有しているため、異なる部分につ
いてのみ説明する。なお、本実施形態における縦型パワ
ーＭＯＳＦＥＴのうち、図８に示すＭＯＳＦＥＴと同様
の部分については同様の符号を付してある。

【００２９】本実施形態におけるＭＯＳＦＥＴでは、ｐ
^-型ベース領域３ａ、３ｂを加速エネルギーが１〜８Ｍ
ｅＶのイオン注入にて形成している。これに対して、図
８に示すＭＯＳＦＥＴでは、ｐ^-型ベース領域３ａ、３
ｂを１ＭｅＶ以下で形成しているため、本実施形態にお
けるＭＯＳＦＥＴの方が図８に示すＭＯＳＦＥＴよりも
層厚が厚くなっている。具体的には、本実施形態では、
ドーパントとしてＡｌを用いた場合にはｐ^-型ベース領
域３ａ、３ｂの層厚が約４μｍ程度となり、Ｂ（ボロ
ン）を用いた場合には約６μｍとなる。

【００３０】そして、本実施形態におけるＭＯＳＦＥＴ
では、ｐ^-型ベース領域３ａ、３ｂがすべて同一のｐｏ
ｌｙ−ｔｙｐｅの結晶形（例えば、４Ｈ）をしており、
ｐ^-型ベース領域３ａ、３ｂの下層に位置するｎ−型エ
ピ層２の結晶形を承継している。

【００３１】このように、すべて同一の結晶形でｐ^-型
ベース領域３ａ、３ｂが構成されている。従来のよう
に、ｐ^-型ベース領域３ａ、３ｂの中央位置に結晶形が
異なる３Ｃ−ＳｉＣが形成された場合には、その部位の
バンドギャップが狭くなること、結晶形が異なる部位と
の界面で結晶欠陥が蓄積されること、を理由にＭＯＳＦ
ＥＴの耐圧が下がってしまうが、本実施形態では、その
ような問題を無くすことができる。

【００３２】次に、図１に示す縦型パワーＭＯＳＦＥＴ
の製造工程を、図２〜図４を用いて説明する。

【００３３】〔図２（ａ）に示す工程〕まず、ｎ型４Ｈ
または６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ⁺ 型基
板１を用意する。ここで、ｎ⁺ 型基板１はその厚さが４
００μｍであり、主表面１ａが（０００１）Ｓｉ面、又
は、（１１２−０）ａ面である。この基板１の主表面１
ａに厚さ５μｍのｎ^- 型エピ層２をエピタキシャル成長
する。本例では、ｎ^- 型エピ層２は下地の基板１と同様
の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−Ｓｉ
Ｃ層となる。

【００３４】〔図２（ｂ）に示す工程〕ｎ^- 型エピ層２
の上の所定領域にＭｏ（モリブデン）膜２０を配置し、
これをマスクとしてＢ⁺ （若しくはアルミニウム）をイ
オン注入して、ｐ^- 型ベース領域３ａ、３ｂを形成す
る。このときのイオン注入条件は、加速エネルギーが１
〜８ＭｅＶ、温度が７００℃で、ドーズ量が１×１０¹⁶
ｃｍ^-2としている。このため、ドーパントとしてＡｌを
用いた場合にはｐ^-型ベース領域３ａ、３ｂの層厚が約
４μｍ程度となり、Ｂ（ボロン）を用いた場合には約６
μｍとなる。

【００３５】この後、ｐ^-型ベース領域３ａ、３ｂの再
結晶化及び活性化熱処理工程を行う。この工程の様子を
図５に示して説明する。まず、上述したイオン注入を行
った時点では、図５（ａ）に示すように、ｐ^-型ベース
領域３ａ、３ｂは、ｎ⁺ 型基板１の表面から所定深さの
位置までイオンが注入され、イオン注入された部分がア
モルファス化した状態（図中に点々で示す）となってい
る。このアモルファス化しているｐ^-型ベース領域３
ａ、３ｂに対して図５（ｂ）に示すような熱処理を行
う。

【００３６】この熱処理工程では、レーザを用いて熱処
理を行っている。このレーザとしては、レーザ波長を調
整可能なエキシマレーザを用いている。そして、エキシ
マレーザの波長が４Ｈ−ＳｉＣのバンドギャップで決ま
る波長よりも長くなるようにしている。これは、レーザ
波長が４Ｈ−ＳｉＣのバンドギャップよりも短いと、ア
モルファス化しているｐ^-型ベース領域３ａ、３ｂより
も上層に介在する４Ｈ−ＳｉＣにレーザのエネルギーが
吸収されてしまうためである。なお、図２（ｂ）におい
ては、ｐ^-型ベース領域３ａ、３ｂがｎ⁺ 型基板１の表
面から形成されているように記載されているが、実際に
は、その表面から所定深さの位置までイオンが注入され
るため、ｐ^-型ベース領域３ａ、３ｂよりも上層に４Ｈ
−ＳｉＣが介在することになる。

【００３７】このエキシマレーザのレーザ光５０を集光
レンズ５１を用いて集光し、集光部のみ熱処理に適した
エネルギー状態となるように配置している。これによ
り、集光部近傍のみ熱処理が進行するようにしている。

【００３８】そして、まず、レーザ５０の集光部をイオ
ン注入領域の基板側、つまりｐ^-型ベース領域３ａ、３
ｂの下方側端に位置させた後、レーザ光５０をスキャン
しながらイオン注入領域全体をカバーするように集光部
を基板平面方向に走査する。これにより、イオン注入領
域のうちｐ^-型ベース領域３ａ、３ｂの下方側端から所
定の高さまで熱処理が行われ、ｐ^-型ベース領域３ａ、
３ｂの下層に位置するｎ^-型エピ層２のｐｏｌｙ−ｔｙ
ｐｅの結晶形（多型）の情報を継承して再結晶化が行わ
れる（図中にハッチングで示す）。

【００３９】このとき、ｐ^-型ベース領域３ａ、３ｂの
下方側端から熱処理を行っているため、ｐ^-型ベース領
域３ａ、３ｂのうちのそれよりも上方に位置する部分に
レーザ光５０のエネルギーが吸収され得るが、そのエネ
ルギー吸収率を見込んでレーザ光５０のパワーを設定す
ればよい。

【００４０】その後、集光部を基板側から内部（ｐ^-型
ベース領域３ａ、３ｂの上方側端）に向かって、例えば
再結晶化されていない位置まで移動させたのち、イオン
注入領域全体をカバーするように集光部を基板平面方向
に走査する。以下、このような処理を繰り返すことによ
り、ｐ^-型ベース領域３ａ、３ｂの下層から順に、ｎ^-型
エピ層２の結晶形の情報が継承され、図５（ｃ）に示す
ように、すべて同一のｐｏｌｙ−ｔｙｐｅの結晶形を有
するｐ^-型ベース領域３ａ、３ｂが形成される。なお、
参考として図５（ｂ）中の矢印で集光部の走査経路を示
す。

【００４１】〔図２（ｃ）に示す工程〕Ｍｏ膜２０を除
去した後、基板１の上面からＮ⁺ をイオン注入して、ｎ
^- 型エピ層２の表層部及びｐ^- 型ベース領域３ａ、３ｂ
の表面部（表層部）にｎ^- 型層５ａ及びｎ⁺ 型層５ｂか
らなる表面チャネル層５を形成する。このときのイオン
注入条件は、温度が７００℃、ドーズ量が１×１０¹⁶ｃ
ｍ^-2としている。これにより、表面チャネル層５は、ｐ
^- 型ベース領域３ａ、３ｂの表面部では補償されてｎ型
の不純物濃度が薄いｎ^- 型層として形成され、ｎ^- 型エ
ピ層２の表面部ではｎ型の不純物濃度が濃いｎ⁺ 型層と
して形成される。

【００４２】また、縦型パワーＭＯＳＦＥＴをノーマリ
オフ型にするために、表面チャネル層５の厚み（膜厚）
は以下の数式に基づいて決定している。縦型パワーＭＯ
ＳＦＥＴをノーマリオフ型とするためには、ゲート電圧
を印加していない状態の際に、ｎ^- 型層５ａに広がる空
乏層が電気伝導を妨げるように十分なバリア高さを有し
ている必要がある。この条件は次式にて示される。

【００４３】

【数式１】 但し、Ｔepi はｎ^- 型層に広がる空乏層の高さ、φｍｓ
は金属と半導体の仕事関数差（電子のエネルギー差）、
Ｑｓはゲート絶縁膜（酸化膜）７中の空間電荷、Ｑｆｃ
はゲート酸化膜（ＳｉＯ₂）とｎ^-型層５ａとの間の界面
（以下ＳｉＯ₂／ＳｉＣ界面という）の固定電荷、Ｑｉ
は酸化膜中の可動イオン、ＱｓｓはＳｉＯ₂／ＳｉＣ界
面の表面電荷、Ｃｏｘはゲート絶縁膜７の容量である。

【００４４】この数式１に示される右辺第１項は表面チ
ャネル層５とｐ^- 型ベース領域３ａ、３ｂとのＰＮ接合
のビルトイン電圧Ｖbuilt による空乏層の伸び量、すな
わちｐ^- 型ベース領域３ａ、３ｂから表面チャネル層５
に広がる空乏層の伸び量であり、第２項はゲート絶縁膜
７の電荷とφmsによる空乏層の伸び量、すなわちゲート
絶縁膜７から表面チャネル層５に広がる空乏層の伸び量
である。従って、ｐ^-型ベース領域３ａ、３ｂから広が
る空乏層の伸び量と、ゲート絶縁膜７から広がる空乏層
の伸び量との和が表面チャネル層５の厚み以上となるよ
うにすれば縦型パワーＭＯＳＦＥＴをノーマリオフ型に
することができるため、この条件を満たすようなイオン
注入条件で表面チャネル層５を形成している。

【００４５】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。

【００４６】また、図１に示すように、ｐ^- 型ベース領
域３ａ、３ｂは、ソース電極１０と接触していて接地状
態となっている。このため、表面チャネル層５とｐ^- 型
ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖ
built を利用して表面チャネル層５をピンチオフするこ
とができる。例えば、ｐ^- 型ベース領域３ａ、３ｂが接
地されてなくてフローティング状態となっている場合に
は、ビルトイン電圧Ｖbuilt を利用してｐ^- 型ベース領
域３ａ、３ｂから空乏層を延ばすということができない
ため、ｐ^- 型ベース領域３ａ、３ｂをソース電極１０と
接触させることは、表面チャネル層５をピンチオフする
のに有効な構造であるといえる。

【００４７】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記数式２の条件を満たすよう
に表面チャネル層５の厚みを設定する必要があるが、シ
リコンを用いた場合にはＶbuilt が低いため、表面チャ
ネル層５の厚みを薄くしたり不純物濃度を薄くして形成
しなければならず、不純物イオンの拡散量の制御が困難
なことを考慮すると、非常に製造が困難であるといえ
る。しかしながら、ＳｉＣを用いた場合にはＶbuilt が
シリコンの約３倍と高く、ｎ^- 型層の厚みを厚くしたり
不純物濃度を濃くして形成できるため、ノーマリオフ型
の蓄積型ＭＯＳＦＥＴを製造することが容易であるとい
える。

【００４８】〔図３（ａ）に示す工程〕表面チャネル層
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ⁺ をイオン注入し、ｎ⁺ 型ソース領域４ａ、
４ｂを形成する。このときのイオン注入条件は、７００
℃、ドーズ量は１×１０¹⁵ｃｍ^-2としている。

【００４９】〔図３（ｂ）に示す工程〕そして、ＬＴＯ
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＭｏ膜２２を配置し、これ
をマスクとしてＲＩＥによりｐ ^- 型ベース領域３ａ、３
ｂ上の表面チャネル層５を部分的にエッチング除去す
る。

【００５０】〔図３（ｃ）に示す工程〕さらに、Ｍｏ膜
２２をマスクにしてＢ⁺ をイオン注入し、ディープベー
ス層３０ａ、３０ｂを形成する。これにより、ベース領
域３ａ、３ｂの一部が厚くなったものとなる。このディ
ープベース層３０ａ、３０ｂは、ｎ⁺ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ^- 型
ベース領域３ａ、３ｂのうちディープベース層３０ａ、
３０ｂが形成された厚みが厚くなった部分が、ディープ
ベース層３０ａが形成されていない厚みの薄い部分より
も不純物濃度が濃く形成される。

【００５１】〔図４（ａ）に示す工程〕Ｍｏ膜２２を除
去した後、基板の上にウェット酸化によりゲート絶縁膜
（ゲート酸化膜）７を形成する。このとき、雰囲気温度
は１０８０℃とする。

【００５２】その後、ゲート絶縁膜７の上にポリシリコ
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。

【００５３】〔図４（ｂ）に示す工程〕引き続き、ゲー
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。

【００５４】〔図４（ｃ）に示す工程〕そして、室温で
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。

【００５５】このようにして、図１に示す縦型パワーＭ
ＯＳＦＥＴが完成する。

【００５６】次に、この縦型パワーＭＯＳＦＥＴの作用
（動作）を説明する。

【００５７】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極に電圧を印加
しない場合は、表面チャネル層５においてキャリアは、
ｐ^-型ベース領域３ａ、３ｂと表面チャネル層５との間
の静電ポテンシャルの差、及び表面チャネル層５とゲー
ト電極８との間の仕事関数の差により生じた電位によっ
て全域空乏化される。ゲート電極８に電圧を印加するこ
とにより、表面チャネル層５とゲート電極８との間の仕
事関数の差と外部からの印加電圧の和により生じる電位
差を変化させる。このことにより、チャネルの状態を制
御することができる。

【００５８】また、オフ状態において、空乏領域は、ｐ
^- 型ベース領域３ａ、３ｂ及びゲート電極８により作ら
れた電界によって、表面チャネル層５内に形成される。
この状態からゲート電極８に対して正のバイアスを供給
すると、ゲート絶縁膜（ＳｉＯ₂ ）７と表面チャネル層
５との間の界面においてｎ⁺ 型ソース領域４ａ、４ｂか
らｎ^- 型ドリフト領域２方向へ延びるチャネル領域が形
成され、オン状態にスイッチングされる。このとき、電
子は、ｎ⁺ 型ソース領域４ａ、４ｂから表面チャネル層
５を経由し表面チャネル層５からｎ^- 型エピ層２に流れ
る。そして、ｎ ^- 型エピ層２（ドリフト領域）に達する
と、電子は、ｎ⁺ 型基板１（ｎ⁺ ドレイン）へ垂直に流
れる。

【００５９】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。

【００６０】（他の実施形態）上記実施形態では、レー
ザを集光させ、その集光させたポイントにエネルギーを
発生させて再結晶化させるようにしているが、以下のよ
うにしてもよい。

【００６１】図６に、レーザの照射の様子を示す。この
図に示されるように、複数のレーザ６０、６１を用い、
複数のレーザが互いに交差するようにし、この交差する
領域６２で熱処理が行われるようにすることができる。

【００６２】このような熱処理によれば、交差する広い
面で大きなエネルギーを発生させることができるため、
上記実施形態よりも広範囲で熱処理を行うことができ
る。このため、半導体装置の製造の容易化が図れ、生産
効率を向上することができる。

【００６３】また、上記実施形態では、ｐ^-型ベース領
域３ａ、３ｂの基板側から表面側（ｐ^-型ベース領域３
ａ、３ｂの下方側端から上方側端）に向かって順に再結
晶化させているが、図７に示すように、表面側から基板
側（上方側端から下方側端）に向かって順に再結晶化さ
せることもできる。この場合には、ｐ^-型ベース領域３
ａ、３ｂは、ｐ^-型ベース領域３ａ、３ｂよりも表面側
に位置する４Ｈ−ＳｉＣの結晶形の情報を承継すること
になる。

【００６４】ただし、この場合にも、ｐ^-型ベース領域
３ａ、３ｂの上層に位置する４Ｈ−ＳｉＣにレーザのエ
ネルギーが吸収されないように、４Ｈ−ＳｉＣのバンド
ギャップよりも波長の長いレーザとする必要がある。こ
のため、この場合にはエキシマレーザの波長を調整し、
波長が４Ｈ−ＳｉＣのバンドギャップよりも長くなるよ
うに熱処理を行う。

【００６５】また、上記実施形態では、エキシマレーザ
を用いているが、他のレーザを用いることも可能であ
る。例えば、Ｈｅ−Ｃｄレーザ、Ｈｅ−Ｎｅレーザ、Ａ
ｒ⁺レーザを用いても良い。また、レーザに代えて、Ｘ
−ｒａｙ、電子線、中性子線、陽電子線等を用いても良
い。

【００６６】例えば、Ｈｅ−Ｃｄレーザ、Ｈｅ−Ｎｅレ
ーザ、Ａｒ⁺レーザ、Ｘ−ｒａｙの場合、波長が４Ｈ−
ＳｉＣのバンドギャップよりも長くなっているため、４
Ｈ−ＳｉＣを透過させて４Ｈ−ＳｉＣの下層に位置する
ｐ^-型ベース領域３ａ、３ｂにレーザを照射する場合に
も、上層の４Ｈ−ＳｉＣにエネルギーが吸収されること
なく、ｐ^-型ベース領域３ａ、３ｂの再結晶化を行うこ
とができる。

【００６７】また、中性子線の場合には、原子と衝突す
るまで中性子が注入されるため、ｐ ^-型ベース領域３
ａ、３ｂの上層に位置す４Ｈ−ＳｉＣのチャネリングの
方向に合わせて中性子線を入射すると、アモルファス化
しているｐ^-型ベース領域３ａ、３ｂの所で中性子が原
子と衝突しエネルギーを発生させ、ｐ^-型ベース領域３
ａ、３ｂを再結晶化させることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態における縦型パワーＭＯＳ
ＦＥＴの断面図である。

【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図５】レーザによる熱処理工程の様子を示した図であ
る。

【図６】他の実施形態におけるレーザによる熱処理工程
の様子を示した図である。

【図７】他の実施形態におけるレーザによる熱処理工程
の様子を示した図である。

【図８】従来の縦型パワーＭＯＳＦＥＴの断面図であ
る。

【図９】ベース領域の再結晶化の様子を説明するための
図である。

【符号の説明】

１…ｎ⁺ 型基板、２…ｎ^- 型エピタキシャル層、３ａ、
３ｂ…ｐ^- 型ベース領域、４ａ、４ｂ…ｎ⁺ 型ソース領
域、５…表面チャネル層（ｎ^- 型ＳｉＣ層）、５ａ…ｎ
^- 型層、５ｂ…ｎ⁺ 型層、７…ゲート絶縁膜、８…ゲー
ト電極、９…絶縁膜、１０…ソース電極、１１…ドレイ
ン電極、５０…レーザ光、５１…集光レンズ。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板（１）の主表面
   上に、この半導体基板（１）よりも高抵抗な炭化珪素よ
   りなる第１導電型の半導体層（２）を形成する工程と、 前記半導体層（２）の表層部の所定領域に、所定深さを
   有する第２導電型のベース領域（３ａ、３ｂ）をイオン
   注入によって形成する工程と、 前記半導体層（２）及び前記ベース領域（３ａ、３ｂ）
   の上部に表面チャネル層を形成する工程と、 前記ベース領域（３ａ、３ｂ）の表層部の所定領域に、
   前記表面チャネル層（５）に接すると共に該ベース領域
   （３ａ、３ｂ）の深さよりも浅い第１導電型のソース領
   域（４ａ、４ｂ）を形成する工程とを備えた炭化珪素半
   導体装置の製造方法であって、 前記ベース領域（３ａ、３ｂ）形成工程は、 第２導電型の不純物を１ＭｅＶ以上の加速エネルギーで
   注入する工程と、 レーザによって熱処理を施し、注入された不純物を活性
   化させると共に該ベース領域（３ａ、３ｂ）を再結晶化
   させる工程と、を含むことを特徴とする炭化珪素半導体
   装置の製造方法。
2. 【請求項２】 前記レーザ熱処理工程では、前記ベース
   領域（３ａ、３ｂ）の下方側端から上方側端へ向かって
   順に、もしくは上方側端から下方側端に向かって順にレ
   ーザ照射を行うことを特徴とする請求項１に記載の炭化
   珪素半導体装置の製造方法。
3. 【請求項３】 前記レーザ熱処理工程では、前記レーザ
   を集光した集光部で前記熱処理が行われるようにするこ
   とを特徴とする請求項１又は２に記載の炭化珪素半導体
   装置の製造方法。
4. 【請求項４】 前記レーザ熱処理工程では、複数のレー
   ザが互いに交差するようにレーザ照射を行い、該レーザ
   の交差する部分で前記熱処理が行われるようにすること
   を特徴とする請求項１又は２に記載の炭化珪素半導体装
   置の製造方法。
5. 【請求項５】 前記レーザとしてエキシマレーザを用い
   ることを特徴とする請求項１乃至４のいずれか１つに記
   載の炭化珪素半導体装置の製造方法。
6. 【請求項６】 前記エキシマレーザの波長を４Ｈ−Ｓｉ
   Ｃのバンドギャップから決められる波長よりも長くする
   ことを特徴とする請求項５に記載の炭化珪素半導体装置
   の製造方法。
7. 【請求項７】 前記レーザとして、Ｈｅ−Ｃｄレーザ、
   Ｈｅ−Ｎｅレーザ、Ａｒ⁺レーザのいずれかを用いるこ
   とを特徴とする請求項１乃至４のいずれか１つに記載の
   炭化珪素半導体装置の製造方法。
8. 【請求項８】 前記レーザに代えて、Ｘ−ｒａｙを用い
   ることを特徴とする請求項１乃至４のいずれか１つに記
   載の炭化珪素半導体装置の製造方法。
9. 【請求項９】 前記レーザに代えて、電子線、中性子
   線、陽電子線のいずれかを用いることを特徴とする請求
   項１乃至４のいずれか１つに記載の炭化珪素半導体装置
   の製造方法。
10. 【請求項１０】 主表面及び主表面と反対面である裏面
    を有し、炭化珪素よりなる第１導電型の半導体基板
    （１）と、 前記半導体基板（１）の主表面上に形成され、前記半導
    体基板（１）よりも高抵抗な炭化珪素よりなる第１導電
    型の半導体層（２）と、 前記半導体層（２）の表層部の所定領域に形成され、所
    定深さを有する第２導電型のベース領域（３ａ、３ｂ）
    と、 前記ベース領域（３ａ、３ｂ）の表層部の所定領域に形
    成され、該ベース領域（３ａ、３ｂ）の深さよりも浅い
    第１導電型のソース領域（４ａ、４ｂ）と、 前記ベース領域（３ａ、３ｂ）の表面部及び前記半導体
    層（２）の表面部において、前記ソース領域（４ａ、４
    ｂ）と前記半導体層（２）とを繋ぐように形成された、
    炭化珪素よりなる第１導電型の表面チャネル層（５）
    と、 前記表面チャネル層（５）の表面に形成されたゲート絶
    縁膜（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
    と、 前記ベース領域（３ａ、３ｂ）及び前記ソース領域（４
    ａ、４ｂ）に接触するように形成されたソース電極（１
    ０）と、 前記半導体基板（１）の裏面に形成されたドレイン電極
    （１１）とを備え、 前記ベース領域（３ａ、３ｂ）は、厚さが１μｍ以上と
    なっており、かつ、前記半導体基板と同じ多型を有して
    いることを特徴とする炭化珪素半導体装置。