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FR2494499A1 - Structure plane pour dispositifs semi-conducteurs a haute tension - Google Patents

Structure plane pour dispositifs semi-conducteurs a haute tension Download PDF

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FR2494499A1
FR2494499A1 FR8120952A FR8120952A FR2494499A1 FR 2494499 A1 FR2494499 A1 FR 2494499A1 FR 8120952 A FR8120952 A FR 8120952A FR 8120952 A FR8120952 A FR 8120952A FR 2494499 A1 FR2494499 A1 FR 2494499A1
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FR
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FR8120952A
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English (en)
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Thomas Herman
Alexander Lidow
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Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
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Publication date
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Abstract

DISPOSITIF SEMI-CONDUCTEUR A HAUTE-TENSION, COMPRENANT UN ELEMENT SEMI-CONDUCTEUR 30, AU MOINS UNE JONCTION 53 FORMEE DANS UNE SURFACE DE L'ELEMENT, UNE ELECTRODE 73 RELIEE A UNE ZONE DE CETTE SURFACE POUR ENGENDRER UN CHAMP ELECTRIQUE DANS L'ELEMENT LORSQU'UNE TENSION D'INVERSION EST APPLIQUEE A L'ELECTRODE, ET UNE MINCE COUCHE VITREUSE ISOLANTE 65 RECOUVRANT AU MOINS UNE PARTIE DE LA SURFACE ET ETANT POLARISABLE PAR UN CHAMP ELECTRIQUE AU MOINS EN PARTIE PARALLELE A CETTE COUCHE. UNE COUPURE ALLONGEE 71 EST FORMEE DANS LA COUCHE VITREUSE POUR REDUIRE LES EFFETS DE LA POLARISATION SUR LE CHAMP ELECTRIQUE LORS DE L'INVERSION. L'INVENTION S'APPLIQUE PARTICULIEREMENT A DES DISPOSITIFS SEMI-CONDUCTEURS PLANS, TELS QUE DIODES ET TRANSISTORS DE PUISSANCE.

Description

i
La présente invention se rapporte à des disposi-
tifs semi-conducteurs plans à haute tension; elle vise, plus particulièrement, une nouvelle configuration de la
couche de silice, pour empêcher la polarisation de la cou-
che sous l'influence de forts champs électriques latéraux
à la surface du dispositif.
Un revêtement protecteur vitreux, usuel, pour la surface d'un dispositif semi-conducteur, utilise le dioxyde de silicium relativement fortement dopé au phosphore. Cette
matière présente les caractéristiques d'isolement désira-
bles du dioxyde de silicium non dopé, mais possède égale-
ment la propriété de fluer et s'écouler doucement lorsqu' elle est chauffée à une température relativement faible,
ce qui aboutit à la formation d'un revêtement vitreux, im-
perméable, sur la surface qu'elle recouvre.
Le dioxyde de silicium dopé au phosphore est ap-
pelé "silox" dans la suite de la description. Le silox
peut contenir de 2% à 10% environ en poids de phosphore.
Plus la concentration de phosphore dans le silox est éle-
vée et plus la matière devient polarisable.
Lorsqu'on utilise le silox dans un environnement o de forts champs électriques latéraux sont présents, comme c'est le cas dans les dispositifs semi-conducteurs plans, le dioxyde de silicium fortement dopé se polarise et tend à déformer le champ à la surface et dans le corps du dispositif. Par suite, dans les zones de champs trop élevés, le dispositif risque d'être défaillant en raison de l'augmentation de la contrainte due à la polarisation
du silox dans la zone de contrainte de fort champ électri-
que. Suivant la présente invention, le revêtement de
silox vitreux, formé à la surface d'un dispositif semi-
conducteur plan, est enlevé dans les régions de très forts champs. Les régions dégagées ou coupées peuvent présenter une couche d'isolement, par exemple du dioxyde de silicium non dopé ou à teneur relativement faible en phosphore, par exemiple moins de 2% environ en poids. L'inven tion
peut s'appliquer à tout dispositif au sein et à la sur-
face duquel une forte contrainte de champ électrique est engendrée pendant le fonctionnement. Dans une forme préférée de l'invention, deux coupures ou intervalles allongés, espacés l'un de l'autre
et disposés perpendiculairement aux lignes de champ élec-
trique dans le silox, sont formés dans le revêtement supé-
rieur de silox, de façon à éliminer le silox des régions
de trâs forte contrainte et à diminuer la tendance du si-
lox à la polarisation, grâce à la présence de ces inter-
valles. Il est entendu qu'on peut utiliser un intervalle ou coupure unique, ou plus de deux intervalles placés en
série par rapport au champ électrique.
L'invention peut s'appliquer pratiquement à tout dispositif semiconducteur qui comporte un revêtement de
silox sur une région de forte contrainte de champ élec-
trique. Par exemple, l'invention s'applique vies diodes ayant des anneaux flottants de garde, dans lesquelles la
surface du dispositif est recouverte de silox fondu, dé-
coupé pour former deux intervalles de part et d'autre de l'anneau de garde, respectivement. De même, l'invention peut s'appliquer aux régions voisines des côtés opposés
des anneaux de garde,dans tout dispositif tel que transis-
tor MOS à effet de champ, transistor de puissance, dispo-
sitif TRIMOS et autres.
L'invention peut également s'appliquer à des régions intérieures de dispositifs, dans lesquels deux électrodes, à différence de potentiel relativement grande,
sont situées sur le dessus du dispositif et sont recouver-
tes de silox. Un ou plusieurs intervalles peuvent avanta-
geusement être prévus dans cette couche de silox, entre les deux électrodes, pour éviter les effets de polarisation sur
le silox, et empêcher la création d'une contrainte exces-
sive de champ électrique sur la surface du dispositif.
L'invention sera mieux comprise à la lumière
de la description de ses formes de réalisation, non limi-
tatives, représentées sur les dessins annexés.
Fig. 1 est une coupe transversale d'une diode plane comportant un anneau de garde suivant l'art anté- rieur qui entoure toute sa périphérie extérieure, afin
d'augmenter la capacité de tension inverse du dispositif.
Fig. 2 représente une diode, semblable à celle de la figure 1, dans laquelle une plaque de champ est utilisée pour améliorer les caractéristiques de tension
inverse du dispositif.
Fig. 3 représente un autre dispositif suivant l'art antérieur, dans lequel le métal de la plaque de champ de la figure 2 chevauche une banquette ou épaulement correspondant, formé dans une couche inférieure d'oxyde, afin d'améliorer la répartition du champ à la surface du dispositif. Fig. 4 est une vue de dessus d'un élément qui
contient une diode plane, recouverte d'une couche de si-
lox séparée par des intervalles conformément à la présen-
te invention.
Fig. 5 est uhe coupe transversale de l'élément
de la figure 4, dans une phase initiale de sa fabrication.
Fig. 6 représente l'élément de la figure 5 à un stade suivant de fabrication, dans lequel une surface
de métallisation de plaque de champ est appliquée au dis-
positif. Fig. 7 représente l'élément de la figure 6, après
formation d'une couche de silox.
Fig. 8 représente la pastille de la figure 7, a-
près formation de deux intervalles en série obtenus par at-
taque de la couche de silox.
Fig. 9 est une coupe transversale du dispositif de la figure 8, suivant la ligne 9-9 de la figure 4, qui
représente l'élément terminé, après métallisation d'élec-
trodes sur l'élément pour former une plaque de champ com-
binée à épaulements multiples.
Fig. 10 est une vue de dessus d'une deuxième
forme de réalisation de l'invention, appliquée à ur}âis-
positif MOSFET.
Fig. 11 est une coupe à travers une petite par-
tie des régions de source de la figure 10, qui illustre
la configuration des jonctions de régions.
Fig. 12 est une vue de dessus du dispositif des figures 10 et 11, illustrant la façon dont les doigts de gâchette sont en contact avec la grille de polysilicium
qui définit une électrode de g9chette.
Fig. 13 est une vue, à plus grande échelle, d' un bord du dispositif de la figure 10 et illustre la façon dont des intervalles sont formés dans le revêtement de silox. Fig. 14 est une coupe suivant la ligne 14-14 de la figure 13 et montre particulièrement les intervalles
dans la couche de silox.
Fig. 15 est une vue, à plus grande échelle, dl une deuxième forme de réalisation de la plaque de champ de
la figure 14.
Fig. 16 représente un dispositif de type TRIMOS
suivant l'art antérieur, qui est un dispositif c commuta-
tion à semi-conducteur utilisant des transistors MOS espa-
cés ayant une région de drain commune.
Fig. 17 est une vue de dessus d'un dispositif
TRIMOS construit conformément à la présente invention.
Fig. 18 est une coupe suivant la ligne 18-18 de la figure 17 et illustre les intervalles espacés dans le revêtement de silox, et Fig. 19 est une coupe suivant la ligne 19-19 de la figure 17, qui montre les intervalles formés dans la couche de silox à la périphérie extérieure du dispositif,
de part et d'autre de4'anneau de garde.
Les figures 1, 2 et 3 représentent des disposi-
tifs suivant l'art antérieur qui ont été utilisés pour amé-
liorer les caractéristiques de haute tension inverse de dispositifs semiconducteurs plans, par exemple une diode dans le cas des figures 1, 2 et 3, Comme décrit plus loin,
un aspect de la présente invention, illustré par les fi-
gures 4 et 9, combine les caractéristiques des figures 1,
2 et 3 avec une couche de silox qui comporte des interval-
les ou espaces découverts, afin d'améliorer les caracté-
ristiques à haute tension du dispositif fini. La nouvelle structure, représentée sur les figures 4 et 9, comporte également une nouvelle structure composite de plaque de
champ en métal et polysilicium qui possède les caractéris-
tiques de la plaque de champ à double épaulement de la figure 3, sans la complexité de traitement qui est exigée
pour le dispositif de la figure 3.
La figure 1 est une coupe transversale d'un élé-
ment ou pastille de matière 30 semi-conductrice, qui peut
être du silicium monocristallin, avoir par exemple une épais-
seur de 0,35 mm et présenter une configuration rectangulai-
re (ou toute autre forme géométrique), le rectangle pouvant avoir des dimensions de 2,5 mm sur 2,5 mmû Le dispositif peut être formé simultanément au
traitement d'un grand nombre de dispositifs dans une pas-
tille commune, de façon connue, les dispositifs étant en-
suite séparés de la pastille par attaque ou autre procédé
connu de division.
De même, pour chacune des formes de réalisation de l'invention décrites plus loin, tous les dispositifs
peuvent être obtenus sur une pastille unique ou une plura-
lité de dispositifs peuvent être formés dans des éléments
individuels qui sont ensuite séparés de la pastille.
La pastille 30 de la figure 1 peut être en sili-
cium monocristallin de conductivité de type N et peut com-
porter une couche épitaxiale N- déposée au-dessus du corps
de type No Toutes les jonctions sont formées dans la cou-
che épitaxiale, de façon usuelle0 Il faut toutefois noter que l'invention peut être mise en oeuvre dans un élément
qui ne comporte pas de couche épitaxiale.
Dans le cas de la figure 1, une diode plane est formée par une couche 31 P+ qui peut être diffusée dans la surface supérieure de l'élément 30. En même temps que l'anneau 31 P+ est diffusé, une région 32 P+ est formée
sur toute la périphérie extérieure de la surface supérieu-
re du dispositif, pour constituer un anneau de garde usuel.
Des électrodes supérieure et inférieure 33 et 34, qui peu-
vent être en toute matière désirée, peuvent être fixées à
l'élément, de façon connue. Des contacts métalliques peu-
vent être placés sur les électrodes 33 et 34, si nécessai-
re, afin de pouvoir assembler facilement les dispositifs
dans un bottier approprié. Bien que les formes de réalisa-
tion décrites ci-après utilisent un substrat de type N qui reçoit des diffusions de type P, il est entendu que le corps initial peut être de type P et les impuretés de diffusion de type N. L'anneau de garde 32 est bien connu et sert à améliorer la capacité de tension inverse du dispositif, par action sur les lignes de champ électrique produites audessous de la région 31 P- pendant l'appel d'inversion,
de manière à étendre latéralement vers l'extérieur et ré-
duire la pointe de courbure des lignes de champ dans la masse de l'élément. L'anneau de garde 32 P+ tend également
à étaler les lignes de champ électriques, de façon à ré-
duire la contrainte locale de champ électrique le long de
la surface supérieure du dispositif.
Une pluralité d'anneaux de garde espacés, tels que l'anneau de garde 32, ont également été utilisés pour améliorer la redistribution du champ électrique dans le
corps de silicium pendant l'inversion.
Une plaque de champ tend également à réduire le
champ électrique dans le corps de silicium pendant l'in-
version. La figure 2 représente une diode usuelle, compor-
tant une plaque de champ. Le dispositif de la figure 2 est sensiblement le même que celui de la figure 1 sauf en ce que, à la place de l'anneau de garde 32, une métallisa-
tion supérieure 40, qui peut être un métal tel que l'alu-
minium, un polysilicium dopé ou un siliciure métallique, chevauche un anneau 41 de dioxyde de silicium ou un anneau en autre matière isolante. La zone agrandie de contact 40 oblige les lignes de champ électrique, dans le corps 30 et
au-dessous de la région 31 P+, à s'étaler radialement au-
delà de la périphérie extérieure de l'électrode 40, ce qui réduit la courbure des lignes de champ électrique dans le
corps du dispositif et améliore les caractéristiques du dis-
positif à l'inversion.
La fonction principale de l'anneau de garde 32 de
la figure 1 et de la plaque de champ 40 de la figure 2 con-
siste à élargir autant que possible la région d'appauvris-
sement pendant l'inversion. C'est la courbure dans cette région d'appauvrissement qui est la cause principale de défaillance prématurée du dispositif semi-conducteur. La courbure du champ électrique peut 4tre encore diminuée par
l'arrangement représenté sur la figure 3, qui est sembla-
ble à la figure 2 sauf en ce que l'oxyde 41 contient un épaulement 42 qui oblige la métallisation 40 à comporter un deuxième épaulement correspondant. Une disposition de ce type est décrite par F. Conti et M. Conti, aux pages 92
à 105 de SOLID-STATE ELECTRONICS, 1972, Volume 15.
Lorsque la plaque de champ est épaulée au-dessus des deux différentes épaisseurs d'oxyde, comme dans le cas de la figure 3, le dispositif possède une plus grande capacité de résistance à la tension de rupture, du fait de la courbure réduite dans le champ électrique créée par la plaque/épaule. Toutefois, le traitement du dispositif de
la figure 3 pour obtenir un épaulement dans la couche d'o-
xyde est relativement compliqué. Suivant un trait de la présente invention, l'effet d'une plaque de champ épaulée comme représenté sur la figure 3 est obtenu au moyen d' une structure combinée, composite, de plaque de champ en S métal et polysilicium, qui comprend en outre un anneau de
garde. L'ensemble est ensuite revêtu de silox qui est cou-
pé ou rainuré pour réduire les effets de polarisation dans le silox, afin de limiter la distorsion des lignes de
champ électrique dans le corps semi-conducteur qui est si-
tué sous le silox.
Une nouvelle diode conforme à l'invention est
représentée sur les figures 4 et 9. Les opérations de fa-
brication aboutissant au dispositif des figures 4 et 9
sont illustrées par les figures 5 à 8.
Pour fabriquer le dispositif des figures 4 et 9,
des éléments individuels d'une pastille commune sont trai-
tés de façon identique, leur dimension étant par exemple de 2,5 mm par 2, 5 mm. L'élément peut être de type N et
avoir une épaisseur de 0,35 mm environ.
Si on le désire, l'élémenVpeut comporter une
couche supérieure, formée épitaxialement, qui est légè-
rement dopée et reçoit toutes les jonctions.
La première phase de fabrication consiste à re-
vêtir les éléments individuels avec un revêtement d'oxyde
qui peut avoir, par exemple, une épaisseur de 1,3 microns.
Ensuite, par des procédés photolithographiques, on forme dans le revêtement d'oxyde 50 de la figure 5 des fenêtres 51 et 52, la fenêtre 51 définissant une gorge qui entoure la périphérie extérieure du dispositif. L'élément est alors placé dans un four de diffusion approprié et une impureté désirée, par exemple du phosphore, est diffusée dans les fenêtres, à une température et pendant une durée
appropriées, pour définir une région centrale 53 P+ entou-
rée par un anneau de garde 54 P+. La température et la
durée de diffusion choisies pour le traitement sont déter-
minées en fonction de la profondeur et de la concentration désirées de la diffusion P- choisie. Il est entendu que, dans cette forme de réalisation et dans toutes les autres formes décrites plus loin, le type de conductivité choisi pour les dispositifs peut être inversé et, dans le cas de la figure 5, la pastille 30 pourrait être une pastille à corps de type P+ avec des diffusions de bore de type N. Après la formation des régions 53 et 54 P+ de la figure 5, la pastille ou l'élément est revêtu avec du polysilicium, qui est dopé par contreréaction pour être très conducteur. La couche 60 de polysilicium est formée
avec une épaisseur de 0,5 micron par exemple.
On voit qu'un recouvrement de polysilicium 60 chevauche l'anneau d'oxyde 50, de la même façon que la plaque de champ de la figure 2. Un deuxième masque est ensuite appliqué sur le dispositif et, par des procédés
photolithographiques appropriés, on forme une fenêtre an-
nulaire 61 par attaque de la couche 60 de polysilicium, pour définir une région centrale qui est en contact avec
la région 53 P+ et une région 62 d'anneau de garde exté-
rieur qui encercle la périphérie du dispositif.
La phase suivante de la fabrication est illustrée
par la figure 7 et consiste à déposer une couche 65 de dio-
xy Y?/doc à p hosphore, ou silox, la concentration de phos-
phore pouvant être par exemple de 8% en poids du dioxyde de
silicium. La couche 65 de dioxyde de silicium dopé au phos-
phore est déposée à une épaisseur de 1,0 micron. La pastil-
le est ensuite placée dans un four et chauffée par exemple à une température de 9000C pendant 60 minutes, de sorte que le silox s'écoule par fluage et forme un revêtement vitreux
lisse sur toute la surface supérieure du dispositif.
On applique alors sur le dispositif un autre mas-
que ou cache comme illustré par la figure 8 et, par des procédés photolithographiques, on forme dans le revêtement 65 de silox deux intervalles ou espaces annulaires 70 et 71, à une profondeur qui permet d'atteindre l'oxyde 50
situé au-dessous.
Ensuite et comme représenté sur la figure 9, une plaque de contact, par exemple la plaque de contact 73 en aluminium, est déposée sur la couche de polysili- cium et chevauche le bord extérieur de la couche 60 de polysilicium. Sur la figure 9, l'électrode 73 se prolonge d'une distance radiale A au-delà du polysilicium 60* Par
exemple, le polysilicium 60 peut avoir une dimension laté-
rale de 2,5 mm par 2,5 mm et peut être dépassé d'une dis-
tance de 0,05 mm, égale à la dimension A, par l'électrode Le dispositif final, représenté sur les figures 4 et 9, peut également être muni sur sa face inférieure
d'une métallisation 74 (figure 9) pour permettre l'évacua-
tion de chaleur lorsque le dispositif est monté dans un
bottier approprié.
Le dispositif des figures 4 et 9 présente plu-
sieurs avantages par rapport aux dispositifs connus et il peut supporter des tensions inverses plus grandes que les
dispositifs connus.
Il faut d'abord noter que le dispositif combine l'emploi d'un anneau flottant 54 P, comme dans le cas de la figure 1, avec la structure de plaque de champ chevauchante comprenant la plaque de champ définie par la couche 60 de polysilicium qui recouvre la couche d'oxyde 50, comme dans le cas de la figure 20 En outre, la structure de plaque de champ effective des figures 4 et-9 est électriquement
identique à celle de la figure 3, qui nécessite un épaule-
ment 42 dans l'oxyde, mais elle est obtenue par une métho-
de de fabrication plus simple. Plus particulièrement, sur
la figure 9, la métallisation 73 recouvre le bord du poly-
silicium 60 de manière à définir une plaque de champ com-
posite en métal et polysilicium qui commande le champ élec-
trique dans le corps de silicium 30, comme l'électrode épau-
1 1 lée 40 de la figure 3. Ainsi, les deux électrodes 60
et 73 sont reliées électriquement ensemble dans les ré-
gions centrales du dispositif et l'effet sur les champs électriques dans le dispositif aboutit à réduire leur courbure,de la même façon que l'électrode épaulée métal- lique continue 40 de la figure 3. Par suite, la nouvelle électrode composite de métal et polysilicium, comprenant
la couche de polysilicium 60 et l'électrode 73, est cons-
tituée de structures simples à former qui sont obtenues par utilisation d'autres opérations nécessaires pour la
fabrication et qui réduisent la courbure des champs élec-
triques au-dessous de l'électrode et dans le corps de si-
licium.
Une autre caractéristique importante de l'inven-
tion consiste à former les intervalles 70 et 71 dans la couche de silox 65. Comme déjà indiqué, afin d'obtenir un silox tel qu'il s'écoule facilement par fluage pour former
une surface vitreuse étanche correcte sur les surfaces ex-
posées du dispositif, du phosphore est ajouté au verre.
Toutefois, l'addition de phosphore ou d'une autre matière
équivalente rend le silox polarisable. Puisqu'il est pola-
risable, un champ latéral élevé provoque dans le silox une polarisation qui peut interférer avec la répartition des champs électriques dans la masse de la pastille 30 et à la surface de la pastille ou élément 30. Par suite, les caractéristiques à haute tension du dispositif sont moins bonnes. Les intervalles 70 et 71, en particulier dans la région de l'anneau de garde 54, agissent pour minimiser les effets de polarisation dans les régions de contrainte relativement grande, telles que les régions situées de part et d'autre de la région 54 P.
Le nouvel arrangement, déerit à propos des fi-
gures 1 à 9 pour la diode, comportant la structure compo-
site de plaque de champ et la présence d'intervalles dans la couche de silox près des-régions à forte contrainte du dispositif, peut être utilisé pratiquement dans tout
type de dispositif semi-conducteur plan à haute tension.
Les figures 11 à 15 illustrent l'application de l'invention à un dispositif MOSFET. Un procédé de fa- brication d'un dispositif MOSFET de forte puissance est décrit dans la demande de brevet n0 81 15675 et on peut
utiliser ses modes de fabrication pour réaliser le dispo-
sitif des figures Il à 15.
L'élément définissant le dispositif est repré-
senté en vue en plan sur la figure 10 et il peut avoir par exemple une dimension de 2,5 mm sur 2,5 mm, l'épaisseur de la pastille, comme représenté sur les figures 11 et 14, étant de l'ordre de 0,35 mm. La pastille, utilisée pour la fabrication du dispositif MOSFET à grande puissance des figures 10 et 11, est de préférence en matière de type N comportant une couche 80 N- déposée épitaxialement et d'
une épaisseur de 35 microns.
Odvoit, sur la figure 10, que le dispositif com-
prend une électrode de source 81, placée sur le dessus,
qui peut être constituée par une feuille d'aluminium re-
liée comme décrit plus loin à une pluralité de cellules MOSFET hexagonales, par exemple au nombre de 6000. Chacune
des cellules de source, dont quelques unes sont représen-
tées à plus grande échelle sur la figuré 10 et la figure
13, permet le passage du courant à travers des canaux res-
* pectifs, décrits plus loin, vers une électrode de drain in-
férieure, commune, 82 (figures 11 et 14).
Le dispositif comprend également une électrode de gâchette principale 93 qui comporte une pluralité de doigts rayonnants, tels que les doigts 84 à 91 (figure 10), reliés à une grille de gâchette 92 en polysilicium (figure 12) placée au-dessus d'un oxyde de gâchette qui commande
des paires de canaux situés au-dessous. Le raccordement é-
lectrique à l'électrode de gâchette est effectué sur une borne de gâchette 93 de plus grande dimension. De même, le raccordement à l'électrode de source 81 est effectué
à une borne 94 de raccordement de source.
Les cellules caractéristiques sont représentées plus clairement sur la figure 11. Elles comprennent des
diffusions respectives 100 à 103 de type P et de forme he-
xagonale, ces diffusions de type P pouvant avoirrespecti-
vement des diamètres de l'ordre de 0,025 mm. La forme par-
ticulière des diffusions de type P est décrite en détail dans les demandes de brevet nO 81 15675 et 79 25070 cette
dernière publiée sous le n0 2 438 917.
Chacune des régions 100 à 103 de type P, de con-
figuration hexagonale, contient des canaux hexagonaux res-
pectifs N-, tels que les canaux 104, 105, 106 et 107, res-
pectivement, qui sont les régions de source pour chacune des cellules. Chacune des cellules 100 à 103 est noyée dans une région peu profonde 120 N+ qui a une profondeur
de l'ordre de 1 mlicron par exemple. La mince région hexa-
gonale, disposée entre la périphérie extérieure des régions
de source 104 à 107 et la région 120NW qui les entoure, dé-
finit des canaux respectifs, qui peuvent 4tre inversés par
application d'une tension de gâchette appropriée sur l'o-
xyde de gâchette situé au-dessus de ces canaux.
Ainsi, comme représenté sur la figure 11, une grille hexagonale de dioxyde de silicium, comprenant des doigts 121, 122 et 123 (figure 11), est située au-dessus
des canaux définis par deux côtés opposés d'hexagones oppo-
sés, comme représenté. La grille d'oxyde, comprenant les
doigts 121, 122 et 123, est ensuite recouverte par des seg-
ments correspondants de la grille de gâchette 92 de poly-
silicium de la figure 12. Ainsi, sur la figure 11, les doigts de polysilicium 130, 131 et 132 de la grille 92 de la figure 12 sont situés au-dessus des doigts d'oxyde
respectifs 121, 122 et 123.
Le contact électrique entre les doigts d'élec-
trode de gâchette et la grille de gâchette en polysili-
cium est réalisé comme représenté sur la figure 12, le
doigt de contact de gâchette étant situé directement au-
dessus et en contact avec la grille de gâchette en poly-
silicium. Les doigts de contact de l'électrode-de gà-
chette sont convenablement isolés de l'électrode de sour-
ce adjacente 81 par un espacement approprié et par un
isolement d'oxyde approprié.
On voit également sur la figure 11 que la grille de gâchette en polysilicium est recouverte d'une couche d' oxyde, comprenant des zones d'oxyde 140, 141 et 142 sur les parties 130, 131 et 132 de la grille en polysilicium, respectivement. Ces zones sont elles-mêmes recouvertes par
une couche de silox fondu ayant une concentration relative-
ment forte en phosphore et qui comprend des zones 143, 144
et 145. Les couches de silox et d'oxyde ci-dessus sont en-
levées aux endroits o le contact doit être obtenu entre le doigt de contact de gâchette et la grille de gâchette
en polysilicium.
Le silox est ensuite recouvert directement par la métallisation de source 81 et par une autre couche de silox 150 qui n'est pas fondue et dont la concentration
en phosphore est relativement faible.
La figure 14 illustre la configuration du bord du dispositif et représente le dernier élément 103 P+ de
la figure 11, à l'extrémité gauche de la figure 14. La der-
nière partie de cellule dans la chaine est la demi-cellule
159 (figure 13) à travers laquelle passe la ligne de coupe.
Le bord du dispositif contient une couche 160 de dioxyde de silicium qui recouvre un anneau flottant de garde 161
P+, d'une manière qui rappelle celle des figures 4 et 9. La périphérie extérieure du dispositif contient une plaque de champ 170 en
polysilicium qui encercle la périphérie et aide à arrêter la métallisation de source 81
qui recouvre la plaque de champ 70. La périphérie extérieu-
-
re comprend également une plaque de champ 171 en polysi-
licium située le plus vers l'extérieur, qui recouvre le bord extérieur de la couche 160 de dioxyde de silicium et vient en contact avec le substrat 80, de sorte qu'elle est reliée au drain 82. Dans le dispositif représenté sur la figure 14,
un fort champ électrique est engendré à la périphérie ex-
térieure du dispositif pendant la situation de tension in-
verse. La courbure de ce champ est réduite par l'anneau flottant de garde 161 et par l'utilisation des plaques de champ en polysilicium 170 et 171. Le champ engendré dans la couche 150 de silox fortement dopé pourrait provoquer
la polarisation du silox et interférer ainsi avec la confi-
guration de répartition du champ électrique.-
Suivant un aspect important de l'invention, la couche 142 de silox fortement dopé, qui peut être déposée en même temps que la couche 150, comporte deux intervalles annulaires, tels que les intervalles 180 et 181, de façon
à découvrir la surface de la couche 160 de dioxyde de sili-
cium qui n'est pas soumise aux effets de polarisation.
La nouvelle plaque de champ composite en métal
et polysilicium peut également être utilisée dans le dis-
positif MOSFET des figures 1i1 14, comme représenté sur la figure 15. Cette dernière illustre une modification dé
l'arrangement de la figure 14 pour arrêter la métallisa-
tion de source 81.
On voit, sur la figure 15, o les composants sem-
blables à ceux de la figure 14 sont désigàés par les mêmes repères, que la plaque de champ 170 en polysilicium peut
être recouverte par un prolongement du silox 142. La métal-
lisation 81 peut ensuite se prolonger au-dessus du revête-
ment de silox 142, comme représenté, de façon à définir un épaulement de plaque de champ qui réduit la courbure du champ électrique dans le corps de silicium 80, sans nécessiter un épaulement tel que l'épaulement 190 dans 1'
oxyde 160 de la figure 14 pour obtenir ce résultat.
Les figures 16 à 19 illustrent une autre forme de réalisation de l'invention, appliquée à un dispositif
de type TRIMOS* Un dispositif de type TRIMOS est un dis-
positif de commutation à semi-conducteur qui utilise des
transistors MOS espacés ayant une région de drain commune.
Ce dispositif est décrit dans le brevet U.S. nO4 199 774 "Dispositif de commutation à semi-conducteur monolithique"
au nom de James B. Plummer.
On voit, sur la figure 16, que le dispositif
TRIMOS suivant l'art antérieur comprend une région de sub-
strat 210 qui est en silicium déposé épitaxialement légè-
rement dopé de type N-. Le substrat 210 14èrement dopé
contient: deux transistors 212 et 213 de type D-MOS com-
portant des régions 214 et 215 P+, respectivement; des régions 216 et 217 N+ qui sont entièrement enfermées à 1' intérieur des régions 214 et 215 P+ respectivement; et une région 218 de type N+, de haute conductivité, qui est disposée entre les deux transistors 212 et 213. Les régions 214 et 216 définissent un premier canal conducteur 220 et
les régions 215 et 217 définissent un deuxième canal conduc-
teur 221. Les canaux 220 et 221 peuvent être inversés par une électrode de gâchette commune 222 qui possède une borne 223 et qui est espacée du substrat supérieur 210 par une couche 224 de dioxyde de silicium. On peut utiliser toute
couche d'isolement appropriée.
Une première électrode principale 225, ayant une borne 226, est ensuite raccordée à la région 214 P+ et à
la région 216 N+. L'électrode 225 peut être considérée com-
me l'électrode de source ou de drain du transistor 212. LI autre électrode est constituée par le corps du substrat 210
disposé entre les transistors 212 et 213. -
Le transistor 213 comporte une électrode princi-
pale 227 qui possède une borne 228. L'électrode 227 est rac-
cordée à la région 215 P+ et à la région 217 N+. Les régions 216 et 217 Ne définissent, par exemple, les régions de source de chacun des transistors 212 et 213. La région de drain de chacun des transistors 212 et 213 est la région du substrat 210 qui est disposée entre les canaux 220 et 221. La région 218 N+ est disposée entre les canaux 220 et 221 et au-dessous de la gâchette 222. Le substrat N- peut être inversé lorsque des tensions appropriées sont appliquées à l'électrode de gâchette 222. Lorsque la région 218 est relativement très conductrice, la région
n'est pas inversée par la gâchette 222.
Le fonctionnement du dispositif de la figure 16
est décrit en détail dans le brevet n0 4 199 774 précité.
En bref, pour des potentiels de gâchette supérieurs à la
valeur de seuil, il y a trois zones distinctes de fonction-
nement. Dans la zone de niveau inférieur, et si la borne 228 est à moins de 1,5 volt environ au-dessus du potentiel de la borne 226, les deux canaux 220 et 221 sont inversés et les deux transistors 212 et 213 fonctionnent dans leurs régions linéaires. Ainsi, tout le courant de l'anode à la cathode est transporté par des électrons à la surface du dispositif. Ce dernier possède alors des caractéristiques courant-tension à faible résistance directe, semblables à
celles de deux transistors D-MOS à canal court en série.
Par exemple, la longueur de canal pour les canaux 20 et
21 peut être de 2,5 microns environ pour chacun.
Dans un niveau de fonctionnement intermédiaire,
et avec une tension croissante à la borne 228, la jonc-
tion entre la région 215 et le substrat 210 devient pola-
risée vers l'avant et joue le rôle d'émetteur d'un tran-
sistor latéral PNP à large base. Les trous injectés de jonction pénètrent et diffusent vers la région 214 P+ o
ils sont collectés pour apporter une composante supplémen-
taire au courant du dispositif. Il en résulte une augmen-
tation de transconductivité.
Comme le courant de collecteur PNP augmente avec le potentiel d'anode ou de gàchette, sa circulation à travers la région résistive à l'intérieur et le long de la région 214 P+ fait cro tre le potentiel de la région P+ au-dessous de la g9chette 222 et le canal 220 commence à rendre conducteur le transistor NPN vertical comprenant
les régions 216, 214 et 210, ce qui est inhérent à la struc-
ture D-MOS. Ce dispositif NPN et le dispositif PNP consti-
tuent une diode à quatre couches qui change d'état régéné-
rativement lorsque les particules alphas des transistors PMP et NPN s'ajoutent à un. Dans son état conducteur, le dispositif TRIMOS présente alors une résistance dynamique qui est par exemple inférieure à 10 ohms environ et il
peut être traversé par des courants de plusieurs ampâres.
Les inconvénients du dispositif de la figure 16 résident en sa capacité limitée de résistance à la tension inverse et en sa difficulté de fabrication. La limitation
de tension inverse est dûe au champ électrique qui s'écar-
te à partir de la région 214 P+, et se termine brusquement sur la surface du substrat 210, près du commencement de la région 218 N+. Par suite, le dispositif tend à subir une
rupture, à 200 volts environ de tension inverse.
Le dispositif est également difficile à fabriquer, car la région 218 NDt doit être formée par une opération de diffusion et une opération d'alignement de masque qui sont
indépendantes des techniques de fabrication par auto-ali-
gnement utilisées pour la fabrication des transistors 212
et 213.
Un autre inconvénient de ce dispositif réside en
ce que, lorsqu'on utilise le silox pour former un revête-
ment vitreux sur la surface supérieure du dispositif, le
silox se polarise près des régions de forte contrainte la-
térale et réduit ainsi la tension inverse maximale du dis-
positif.
La région 210 N+ peut être remplacée par une ré-
gion flottante 250 P+ qui peut être formée simultanément à la formation des régions 214 et 215 P+. Ainsi, aucune opération de fabrication supplémentaire n'est nécessaire pour la formation de la région centrale 250 représentée sur la figure 18. De plus, suivant l'iivention, l'idée nouvelle de la coupure dans l'oxyde de silicium dopé au phosphore, pour réduire la polarisation de cette couche,
et l'utilisation d'une plaque de champ composite sont in-
corporées dans la construction du dispositif TRIMOS.
Les bornes principales 225 et 226 sont claire-
ment représentées sur la figure 17 o le dispositif TRIMOS
a une configuration annulaire allongée, la région 250 s'é-
tendant au milieu de la coupe et de la configuration an-
nulaire de la figure 17, comme décrit plus loin en détail.
Un procédé de fabrication approprié, semblable par exemple à celui qui est décrit dans la demande de
brevet n0 81 15675, peut être utilisé pour former le dis-
positif. La couche d'oxyde 224 reçoit au-dessus, d'elle les éléments 251 et 252 de gàchette en polysilicium qui sont formés en oblique, comme représenté, de façon à se trouver à une distance relativement faible par rapport aux canaux 220 et 221 situés au-dessous, respectivement, et à une distance plus Grande par rapport à la surface o ils sont en dehors des canaux. En même temps qu'on forme les gâchettes 251 et 252 en polysilicium, on forme également
les plaques de champ 253 et 254 en polysilicium. Ces der-
nières sont sous forme de pièces épaulées, pour obtenir l'avantage de la réduction de courbure du champ électrique
dans le corps 210 de l'élément et pour augmenter l'espace-
ment des lignes équipotentielles à la surface de l'élément.
On voit, sur la figure 19 qui est une coupe transversale de la périphérie extérieure de l'élément, qu'un anneau de garde 260 P+ est également prévu de façon à encercler la périphérie extérieure de l'élément, de la même manière que l'anneau de garde 161 de la figure 14 et l'anneau de garde 54 de la figure 9. La périphérie la plus extérieure de la surface supérieure de la couche d'oxyde 224 reçoit ensuite une plaque de champ 261 en polysilicium
qui est reliée au substrat 210 N-.
Dans la fabrication du dispositif des figures 17, 18 et 19, il est souhaitable de recouvrir la surface
supérieure du dispositif avec une couche de silox 270.
La couche de silox est une couche de dioxyde de silicium relativement fortement dopé au phosphore, formée sur toute la surface du dispositif. Toutefois, comme déjà indiqué, cette couche de silox est polarisable par de forts champs
électriques latéraux, ce qui peut interférer avec la ré-
partition du champ dans le corps du dispositif 210. Par suite, suivant l'invention, une première et une deuxième coupures annulaires 290 et 291 sont effectuées à travers la couche de silox et vers le bas jusqu'à l'oxyde 224 situé au-dessous, sur les figures 17 et 18, et de part et d'autre de l'anneau 250 P+. Ainsi, la haute tension qui peut apparaître d'un e8té ou de l'autre de l'anneau 250 P- a des effets de polarisation réduits sur le silox
et provoque donc un effet relativement faible sur la répar-
tition du champ électrique dans cette zone.
De même, une troisième et une quatrième coupures 292 et 293, respectivement, sont effectuées dans le silox à la périphérie extérieure du dispositif et de part et dl autre de l'anneau de garde 260. Ces coupures ont le même effet sur la polarisation de la couche de silox que les
coupures décrites plus haut.
On voit également que l'arrangement de la figure 18 utilise avantageusement la nouvelle plaque composite, grâce au chevauchement entre les gâchettes 251 et 252 en
polysilicium et les métallisations 225 et 226, respective-
ment. Autrement dit, ces composants définissent une élec-
trode épaulée, pour ce qui concerne le champ électrique
au-dessous de l'électrode épaulée. Si on le désire, l'élec-
trode métallique 226 de la figure 19 peut chevaucher plus complètement la couche de silox 270 et la plaque de champ 252, pour tirer le meilleur parti de la plaque de champ composite en polysilicium et de la métallisation, comme expliqué précédemment. Dans l'arrangement représenté sur la figure 17, l'élément a une configuration rectangulaire, par exemple de 2,5 mm par 3,7 mm. La borne principale 225 comporte une
région agrandie 300, qui peut servir de partie de raccor-
dement, tandis que la borne 226 comporte de même une par-
tie agrandie 301, pour permettre le raccordement. De même, les gâchettes 251 et 252, qui sont reliées à l'intérieur du dispositif d'une façon non représentée sur la figure
17, peuvent être munies de plots 251 et 252 de raccorde-
ment de gâchette, respectivement, représentés sur la
figure 17 et situés sur les surfaces de l'élément.
Il est entendu que des modifications de détail peuvent être apportées dans la forme et la construction du dispositif suivant l'invention, sans sortir du cadre de
celle-ci.

Claims (9)

Revendications
1. Dispositif semi-conducteur à haute tension com-
prenant un élément (30) de matière semi-conductrice; au moins une jonction P-N (53) formée dans au moins une première surface de cet élément; une 4lectrode (73) reliée à au moins une zone choisie de cette surface de façon à ce
que, lorsqu'une tension d'inversion est appliquée à l'élec-
trode, un champ électrique soit engendré dans l'élément de matière semiconductrice; une mince couche vitreuse (65) de matière isolante située audessus et recouvrant au moins des parties de ladite première surface de l'élément, cette couche vitreuse étant polarisable par des champs électriques dont au moins une partie est parallèle à la mince couche vitreuse; caractérisé en ce qu'au moins une première coupure allongée (71) est formée à travers la couche vitreuse pour réduire les effets de polarisation dans cette couche et réduire l'influence nuisible de la
polarisation, près de cette coupure, sur le champ élec-
trique créé dans l'élément dans les conditions d'inversion.
2. Dispositif suivant la revendication 1, caractéri-
sé en ce qu'il comporte une deuxième coupure (70) dans la couche vitreuse, cette deuxième coupure étant parallèle et
coextensive à la première coupure.
3* Dispositif suivant la revendication 1 ou 2, qui comprend un anneau de garde (54) dans la première surface
de l'élément, situé très près mais à une certaine distan-
ce de la périphérie extérieure de l'élément, cet anneau de garde ayant un type de conductivité opposé à celui de l'élément dans lequel il est formé, caractérisé en ce que la première et la deuxième coupures (70,71) sont situées au-dessus et s'étendent respectivement le long des côtés
opposés de l'anneau de garde.
4. Dispositif suivant l'une quelconque des revendica-
tions 1 à 3, caractérisé en ce qu'il comporte une couche (50) de dioxyde de silicium qui n'est pas sujette à des
effets de polarisation et qui est disposée entre la cou-
che vitreuse et la première surface de l'élément.
5. Dispositif suivant l'une quelconque des revendi-
cations 1 à 4, caractérisé en ce que la couche vitreuse est composée d'une couche fondue de dioxyde de silicium contenant suffisamment de matière telle que le phosphore,
pour permettre un étalement par fluage de la couche vi-
treuse.
6. Dispositif suivant la revendication 5, caracté-
risé en ce que la couche vitreuse contient de 2% environ
à 10% environ en poids de phosphore.
7. Dispositif suivant l'une quelconque des revendica-
tions 1 à 6, caractérisé en ce qu'une partie de l'électro-
de s'étend sur la deuxième couche isolante et au-dessus de la jonction à l'endroit o la jonction s'arrête sur
ladite première surface, pour définir une plaque de champ.
8. Dispositif suivant l'une quelconque des revendica-
tions 1 à 7, caractérisé en ce que le dispositif est une
diode.
9. Dispositif suivant l'une quelconque des revendica-
tions 1 à 7, caractérisé en ce que le dispositif est un
transistor de puissance MOS à effet de champ.
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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412242A (en) 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
JPS57160159A (en) * 1981-03-28 1982-10-02 Toshiba Corp High breakdown voltage planar type semiconductor device
US4677452A (en) * 1981-10-26 1987-06-30 Intersil, Inc. Power field-effect transistor structures
US4574209A (en) * 1982-06-21 1986-03-04 Eaton Corporation Split gate EFET and circuitry
JPS5939066A (ja) * 1982-08-27 1984-03-03 Hitachi Ltd 半導体集積回路
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
JPS5976466A (ja) * 1982-10-25 1984-05-01 Mitsubishi Electric Corp プレ−ナ形半導体装置
DE3346286A1 (de) * 1982-12-21 1984-06-28 International Rectifier Corp., Los Angeles, Calif. Hochleistungs-metalloxid-feldeffekttransistor- halbleiterbauteil
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
NL8302092A (nl) * 1983-06-13 1985-01-02 Philips Nv Halfgeleiderinrichting bevattende een veldeffekttransistor.
JPS6042855A (ja) * 1983-08-19 1985-03-07 Hitachi Ltd 半導体装置
NL8401117A (nl) * 1984-04-09 1985-11-01 Philips Nv Halfgeleiderinrichting met veldeffekttransistors met geisoleerde poortelektrode.
GB2165090A (en) * 1984-09-26 1986-04-03 Philips Electronic Associated Improving the field distribution in high voltage semiconductor devices
US4631564A (en) * 1984-10-23 1986-12-23 Rca Corporation Gate shield structure for power MOS device
EP0222326A2 (fr) * 1985-11-12 1987-05-20 General Electric Company Méthode de fabrication d'un dispositif semi-conducteur ayant une grille isolée
JP2565317B2 (ja) * 1986-12-03 1996-12-18 富士通株式会社 半導体装置の製造方法
US4789886A (en) * 1987-01-20 1988-12-06 General Instrument Corporation Method and apparatus for insulating high voltage semiconductor structures
US4881106A (en) * 1988-05-23 1989-11-14 Ixys Corporation DV/DT of power MOSFETS
US5003372A (en) * 1988-06-16 1991-03-26 Hyundai Electronics Industries Co., Ltd. High breakdown voltage semiconductor device
US5192993A (en) * 1988-09-27 1993-03-09 Kabushiki Kaisha Toshiba Semiconductor device having improved element isolation area
US5270566A (en) * 1988-12-08 1993-12-14 Fuji Electric Co., Ltd. Insulated gate semiconductor device
JPH0783123B2 (ja) * 1988-12-08 1995-09-06 富士電機株式会社 Mos型半導体装置
JPH02170469A (ja) * 1988-12-22 1990-07-02 Fuji Electric Co Ltd 半導体装置
JP2550702B2 (ja) * 1989-04-26 1996-11-06 日本電装株式会社 電力用半導体素子
US4994891A (en) * 1989-06-20 1991-02-19 Advanced Micro Devices Shielded transistor device
EP0460251B1 (fr) * 1990-06-05 1998-11-18 Siemens Aktiengesellschaft Méthode de fabrication d'un MISFET de puissance
US5404040A (en) * 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
JPH06506333A (ja) 1991-03-18 1994-07-14 クウォリティ・セミコンダクタ・インコーポレイテッド 高速トランスミッションゲートスイッチ
US6208195B1 (en) 1991-03-18 2001-03-27 Integrated Device Technology, Inc. Fast transmission gate switch
IT1250233B (it) * 1991-11-29 1995-04-03 St Microelectronics Srl Procedimento per la fabbricazione di circuiti integrati in tecnologia mos.
US5323036A (en) * 1992-01-21 1994-06-21 Harris Corporation Power FET with gate segments covering drain regions disposed in a hexagonal pattern
US5366932A (en) * 1993-04-26 1994-11-22 Harris Corporation Semi-conductor chip packaging method and semi-conductor chip having interdigitated gate runners with gate bonding pads
US5396097A (en) * 1993-11-22 1995-03-07 Motorola Inc Transistor with common base region
DE69321966T2 (de) * 1993-12-24 1999-06-02 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Leistungs-Halbleiterbauelement
DE69321965T2 (de) * 1993-12-24 1999-06-02 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania MOS-Leistungs-Chip-Typ und Packungszusammenbau
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
JPH07326743A (ja) 1994-05-31 1995-12-12 Fuji Electric Co Ltd プレーナ型半導体素子
US5817546A (en) * 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
DE69429913T2 (de) * 1994-06-23 2002-10-31 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Verfahren zur Herstellung eines Leistungsbauteils in MOS-Technik
EP0693773B1 (fr) * 1994-07-14 2005-02-09 STMicroelectronics S.r.l. Dispositif de puissance du type VDMOS et sol procédé de fabrication
EP0697728B1 (fr) * 1994-08-02 1999-04-21 STMicroelectronics S.r.l. Dispositif à semi-conducteur de puissance en technologie MOS puce et boítier assemblé
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
US5940721A (en) * 1995-10-11 1999-08-17 International Rectifier Corporation Termination structure for semiconductor devices and process for manufacture thereof
TW344130B (en) 1995-10-11 1998-11-01 Int Rectifier Corp Termination structure for semiconductor device and process for its manufacture
EP0772241B1 (fr) * 1995-10-30 2004-06-09 STMicroelectronics S.r.l. Dispositif de puissance à haute densité en technologie MOS
DE69534919T2 (de) * 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
DE69518653T2 (de) * 1995-12-28 2001-04-19 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania MOS-Technologie-Leistungsanordnung in integrierter Struktur
US5677562A (en) * 1996-05-14 1997-10-14 General Instrument Corporation Of Delaware Planar P-N junction semiconductor structure with multilayer passivation
EP0817274B1 (fr) 1996-07-05 2004-02-11 STMicroelectronics S.r.l. Dispositif de puissance en technologie MOS asymétrique
US5994762A (en) * 1996-07-26 1999-11-30 Hitachi, Ltd. Semiconductor integrated circuit device including boron-doped phospho silicate glass layer and manufacturing method thereof
US5811841A (en) * 1997-04-03 1998-09-22 The United States Of America As Represented By The Secretary Of The Air Force Photoconductive switching with thin layer enhanced breakdown charateristics
DE69839439D1 (de) 1998-05-26 2008-06-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte
US6022790A (en) * 1998-08-05 2000-02-08 International Rectifier Corporation Semiconductor process integration of a guard ring structure
JP4644904B2 (ja) * 2000-04-05 2011-03-09 住友電気工業株式会社 パワー半導体素子
GB2373634B (en) 2000-10-31 2004-12-08 Fuji Electric Co Ltd Semiconductor device
JP5011611B2 (ja) 2001-06-12 2012-08-29 富士電機株式会社 半導体装置
US6852634B2 (en) * 2002-06-27 2005-02-08 Semiconductor Components Industries L.L.C. Low cost method of providing a semiconductor device having a high channel density
DE102007020659B4 (de) * 2007-04-30 2012-02-23 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
JP2009076866A (ja) * 2007-08-31 2009-04-09 Sumitomo Electric Ind Ltd ショットキーバリアダイオード
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
JP5272472B2 (ja) * 2008-03-28 2013-08-28 サンケン電気株式会社 半導体装置
WO2013021727A1 (fr) * 2011-08-05 2013-02-14 富士電機株式会社 Dispositif semi-conducteur et procédé de fabrication de dispositif semi-conducteur
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
CN103178109A (zh) * 2011-12-21 2013-06-26 上海华虹Nec电子有限公司 高压隔离型的nldmos结构及其制作方法
US10164043B2 (en) 2012-01-11 2018-12-25 Infineon Technologies Ag Semiconductor diode and method for forming a semiconductor diode
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
CN105244279B (zh) * 2014-07-10 2018-09-25 北大方正集团有限公司 一种平面型vdmos器件及其制作方法
CN105304701B (zh) * 2014-08-01 2018-06-12 旺宏电子股份有限公司 半导体装置
WO2016028944A1 (fr) 2014-08-19 2016-02-25 Vishay-Siliconix Transistor à effet de champ à semi-conducteur d'oxyde de métal à super jonction
US10998418B2 (en) 2019-05-16 2021-05-04 Cree, Inc. Power semiconductor devices having reflowed inter-metal dielectric layers

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2003163A1 (fr) * 1968-03-04 1969-11-07 Hitachi Ltd Dispositif a semi-conducteur et son procede de fabrication
GB1238403A (fr) * 1968-05-01 1971-07-07
GB1291683A (en) * 1970-01-30 1972-10-04 Hitachi Ltd Semiconductor device having a passivating film
FR2178932A1 (fr) * 1972-04-03 1973-11-16 Motorola Inc

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA667423A (en) * 1963-07-23 Northern Electric Company Limited Semiconductor device and method of manufacture
DE1137140B (de) * 1959-04-06 1962-09-27 Int Standard Electric Corp Verfahren zum Herstellen von elektrischen Halbleiterbauelementen mit verminderter Oberflaechenleitfaehigkeit am p-n-UEbergang und verminderter Alterung
BE636316A (fr) * 1962-08-23 1900-01-01
US3518494A (en) * 1964-06-29 1970-06-30 Signetics Corp Radiation resistant semiconductor device and method
US3489953A (en) * 1964-09-18 1970-01-13 Texas Instruments Inc Stabilized integrated circuit and process for fabricating same
US3492174A (en) * 1966-03-19 1970-01-27 Sony Corp Method of making a semiconductor device
US3821779A (en) * 1966-11-25 1974-06-28 Hitachi Ltd Semiconductor device with high conductivity and high resistivity collector portions to prevent surface inversion
US3497407A (en) * 1966-12-28 1970-02-24 Ibm Etching of semiconductor coatings of sio2
US3632433A (en) * 1967-03-29 1972-01-04 Hitachi Ltd Method for producing a semiconductor device
US3506502A (en) * 1967-06-05 1970-04-14 Sony Corp Method of making a glass passivated mesa semiconductor device
NL162250C (nl) * 1967-11-21 1980-04-15 Philips Nv Halfgeleiderinrichting met een halfgeleiderlichaam, waarvan aan een hoofdoppervlak het halfgeleideroppervlak plaatselijk met een oxydelaag is bedekt, en werkwijze voor het vervaardigen van planaire halfgeleider- inrichtingen.
US3560810A (en) * 1968-08-15 1971-02-02 Ibm Field effect transistor having passivated gate insulator
JPS4743025Y1 (fr) * 1969-01-25 1972-12-26
DE2510922A1 (de) * 1975-03-13 1976-09-30 Licentia Gmbh Halbleiteranordnung
GB1499845A (en) * 1975-03-26 1978-02-01 Mullard Ltd Thyristors
JPS5420670A (en) * 1977-07-18 1979-02-16 Toshiba Corp Surface stabilizing method of semiconductor elements
US4219369A (en) * 1977-09-30 1980-08-26 Hitachi, Ltd. Method of making semiconductor integrated circuit device
DE2936724A1 (de) * 1978-09-11 1980-03-20 Tokyo Shibaura Electric Co Halbleitervorrichtung und verfahren zu ihrer herstellung
DK157272C (da) 1978-10-13 1990-04-30 Int Rectifier Corp Mosfet med hoej effekt
DE3012430A1 (de) * 1980-03-31 1981-10-08 Siemens AG, 1000 Berlin und 8000 München Planare halbleiteranordnung mit erhoehter durchbruchsspannung
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
US4412242A (en) 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2003163A1 (fr) * 1968-03-04 1969-11-07 Hitachi Ltd Dispositif a semi-conducteur et son procede de fabrication
GB1238403A (fr) * 1968-05-01 1971-07-07
GB1291683A (en) * 1970-01-30 1972-10-04 Hitachi Ltd Semiconductor device having a passivating film
FR2178932A1 (fr) * 1972-04-03 1973-11-16 Motorola Inc

Also Published As

Publication number Publication date
JPS57112034A (en) 1982-07-12
SE8106799L (sv) 1982-05-18
CA1175953A (fr) 1984-10-09
JPH0434311B2 (fr) 1992-06-05
JPH09199707A (ja) 1997-07-31
GB2087648B (en) 1985-02-13
IT1196932B (it) 1988-11-25
GB2087648A (en) 1982-05-26
SE462309B (sv) 1990-05-28
JP2766240B2 (ja) 1998-06-18
JP2766239B2 (ja) 1998-06-18
IT8125123A0 (it) 1981-11-16
DE3145231C2 (fr) 1994-08-11
DE3145231C3 (de) 1994-08-11
US4412242A (en) 1983-10-25
DE3145231A1 (de) 1982-06-09
CH656255A5 (de) 1986-06-13
FR2494499B1 (fr) 1984-06-08
JPH08250702A (ja) 1996-09-27

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