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DE69321965T2 - MOS-Leistungs-Chip-Typ und Packungszusammenbau - Google Patents

MOS-Leistungs-Chip-Typ und Packungszusammenbau

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DE69321965T2
DE69321965T2 DE69321965T DE69321965T DE69321965T2 DE 69321965 T2 DE69321965 T2 DE 69321965T2 DE 69321965 T DE69321965 T DE 69321965T DE 69321965 T DE69321965 T DE 69321965T DE 69321965 T2 DE69321965 T2 DE 69321965T2
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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Description

  • Die vorliegende Erfindung bezieht sich auf eine Anordnung aus einem Leistungs-MOS-Vorrichtungs-Chip und einem Gehäuse.
  • Leistungs-Halbleitervorrichtungen mit großer Chipgröße mit einem Chip-Durchmesser von mehr als 2 oder 3 cm werden im allgemeinen in keramischen Gehäusen untergebracht, wie zum Beispiel einem sogenannten "Press- Pack"-Gehäuse, die anders als Kunststoffgehäuse ein höheres Maß an Wärmeabführung gewährleisten.
  • Aufgrund der von der Halbleitervorrichtung bewältigten hohen Leistung muß die Kontaktfläche zwischen dem Vorrichtungs-Chip und den externen Leitungen (die normalerweise aus nickelplattiertem Kupfer gebildet sind) möglichst groß sein; dies macht die Verwendung von Bond-Verbindungstechniken, die für in Kunststoff- oder Metallgehäusen untergebrachte Leistungsvorrichtungen mit geringeren Nennleistungen häufig verwendet werden, unpraktikabel; die Leitungen werden daher mit dem Chip mittels Molybdän- oder Wolframplatten elektrisch verbunden, die auf der einen Seite in körperlichem Kontakt mit den Leitungen sind, während sie auf der anderen Seite durch dünne Unterlegscheiben oder Scheiben aus Silber oder mit Silber plattiertem Kupfer mit dem Chip in elektrischem Kontakt sind.
  • Zur Erzielung eines guten elektrischen Kontakts und somit zur Reduzierung des Kontaktwiderstands, muß der Kontaktdruck zwischen den Leitungen, den Platten, den Unterlegscheiben oder den Scheiben und dem Chip recht hoch sein.
  • Diese Technik wird in Verbindung mit Halbleitervorrichtungen, wie Dioden, gesteuerten Siliziumgleichrichtern (SCRs), GTO-Thyristoren, Triacs usw. in effizienter Weise eingesetzt, doch ihre Anwendung bei MOS- Leistungsvorrichtungen (Leistungs-MOSFETs, IGBTs, MCTs usw.) ist mit einigen Problemen behaftet: da solche Vorrichtungen eigentlich dadurch gekennzeichnet sind, daß sie zerbrechliche Oxid- und Polysiliziumschichten an ihrer Oberfläche aufweisen, würden die Werte des Kontaktdrucks, die zur Erzielung eines guten elektrischen Kontakts erforderlich sind, eine Beschädigung dieser Schichten hervorrufen.
  • Es ist jedoch bekannt, daß der Erwartung nach Leistungs-MOS-Vorrichtungen die üblicheren Thyristoren selbst auf dem Gebiet höherer Leistungen ersetzen sollen.
  • Die EP-A-0 433 650 offenbart eine Halbleitervorrichtung mit einem bipolaren MOS-Verbundelement- Pellet, das für eine Druckkontakt ausgesetzte Konstruktion geeignet ist. Der Druck der Source-Kompressions-Elektrodenplatte wird direkt über den elementaren Funktionszellen des Leistungs-MOSFET aufgebracht, wobei eine dünne Gateoxidschicht die Polysilizium- Gateschicht von dem Siliziumsubstrat trennt. Aus diesem Grund ist es unmöglich, höhe Kontaktdrücke zu verwenden, die die Gate- und Gateoxidschichten beschädigen könnten.
  • In Anbetracht des beschriebenen Standes der Technik besteht eine Aufgabe der vorliegenden Erfindung in der Schaffung einer Anordnung aus einem Leistungs-MOS-Vor richtungs-Chip und einem Gehäuse, die nicht mit den vorstehend genannten Nachteilen behaftet ist, während sie gute Wärmeabführungseigenschaften sowie einen niedrigen Kontaktwiderstand gewährleistet.
  • Gemäß der vorliegenden Erfindung wird diese Aufgabe gelöst durch eine Anordnung aus einem Leistungs-MOS- Vorrichtungs-Chip und einem Gehäuse, wie sie im Anspruch 1 angegeben ist.
  • Dank der vorliegenden Erfindung ist es möglich, Leistungs-MOS-Vorrichtungen zu verwirklichen, die unter Verwendung derselben Technik in Gehäusen untergebracht werden können, die für traditionelle Leistungs-Halbleitervorrichtungen verwendet werden, die nicht durch Probleme hinsichtlich fragiler Oberflächenstrukturen beeinträchtigt werden.
  • Die Merkmale der vorliegenden Erfindung werden aus der nachfolgenden ausführlichen Beschreibung eines Ausführungsbeispiels noch deutlicher, das durch nicht einschränkende Beispiele in den beigefügten Zeichnungen veranschaulicht ist. In den Zeichnungen zeigen:
  • Fig. 1 eine auseinandergezogene Perspektivansicht einer erfindungsgemäßen Anordnung aus einem Leistungs-MOS-Vorrichtungs-Chip und einem Gehäuse;
  • Fig. 2 eine Schnittansicht der Anordnung der Fig. 1;
  • Fig. 3 eine schematische Draufsicht von oben auf einen Teil des Leistungs-MOS-Vorrichtungs- Chips der Fig. 1;
  • Fig. 4 eine Schnittansicht entlang der Ebene IV-IV der Fig. 3.
  • Ein Keramikgehäuse vom sogenannten "Press-Pack"-Typ, wie es in den Fig. 1 und 2 gezeigt ist und zum Beispiel in der europäischen Patentanmeldung Nr. 91830215.9, angemeldet am 23. Mai 1991, für einen Leistungs-Halbleitervorrichtungs-Chip 22 beschrieben ist, besitzt ein erstes Paar Platten 12 und 13 aus nickelplattiertem Kupfer, die zwei externe Elektroden der darin untergebrachten Leistungsvorrichtung bilden, ein zweites Paar Platten 14 und 15 aus Molybdän, eine Kontaktunterlegscheibe 16 aus silberplattiertem Kupfer oder Silber oder Molybdän, eine Kontaktscheibe 17 ebenfalls aus silberplattiertem Kupfer oder Silber oder Molybdän, einen oberen Flansch 18, einen mittleren Flansch 19 und einen unteren Flansch 20, die alle aus nickelplattiertem Kupfer sind, sowie einen Keramikkörper 21. Der Leistungs-Vorrichtungs-Chip 22 ist zwischen der Kontaktunterlegscheibe 16 und der Kontaktscheibe 17 angeordnet und durch eine Kunststoff- Unterlegscheibe 23 (Fig. 2) in Position gehalten. Der Keramikkörper 21 ist mit einem Durchführungsloch 24 für einen Metalldraht 25 versehen, der ein Steuersignal für die Leistungsvorrichtung zuführt, wobei der Metalldraht 25 mit einem federförmigen Ende 26 endet; das Durchführungsloch 24 ist außen mit einem Anschluß 27 verbunden.
  • In Fig. 3 ist eine Draufsicht von oben auf einen Teil des Chip 22 gezeigt. Eine Leistungs-MOS-Vorrichtung, wie zum Beispiel ein Leistungs-MOSFET, ist in an sich bekannter Weise aus einer Mehrzahl von funktionsmäßig aktiven Elementarzellen 1 gebildet, die auch als "Source-Zellen" bezeichnet werden und zur Bildung einer zweidimensionalen Anordnung angeordnet sind. Wie in Fig. 4 gezeigt ist, weist der Chip 22 ein N&spplus;-leitendes Halbleitersubstrat 4 auf, über dem eine N&supmin;-leitende Epitaxieschicht 3 aufgewachsen ist. Jede Source-Zelle 1 stellt eine funktionsmäßig aktive Einheit des gesamten Leistungs-MOSFET dar und trägt mit einem jeweiligen Anteil zu der Stromleitfähigkeit des Leistungs- MOSFET insgesamt bei. Jede Source-Zelle 1 weist einen tiefen P&spplus;-leitenden Körperbereich bzw. Wannen-Körperbereich 2 auf, der in der N&supmin;-leitenden Epitaxieschicht 3 ausgebildet ist. Der P&spplus;-leitende Wannen-Körperbereich 2 ist seitlich von einem P&supmin;-leitenden ringförmigen Bereich 5 umgeben und geht in diesen über, wobei der Bereich 5 einen Kanalbereich der Source-Zelle 1 bildet; innerhalb des P-leitenden Halbleiterbereichs, der durch den P&supmin;-leitenden ringförmigen Bereich 5 und durch den P&spplus;-leitenden Wannen-Körperbereich 2 gebildet ist, ist ein N&spplus;-leitender ringförmiger Bereich 6 gebildet, der einen Source-Bereich der elementaren Source- Zelle 1 bildet. An einer oberen Oberfläche der N&supmin;-leitenden Epitaxieschicht 3 erstreckt sich eine Oxidschicht 7 mit einer typischen Dicke von etwa 0,85 um über den P&supmin;-leitenden ringförmigen Bereich 5 und zum Teil über den N&spplus;-leitenden ringförmigen Bereich 6 und bildet eine Gateoxidschicht der Source-Zelle 1; eine Polysiliziumschicht 8 ist über der darunterliegenden Oxidschicht 7 angeordnet und automatisch mit dieser ausgefluchtet und bildet eine Polysilizium-Gateschicht der Source-Zelle 1. Eine isolierende Schicht 9 bedeckt die Polysiliziumschicht 8 und ist zur Bildung von Kontaktbereichen selektiv geätzt, um einer darüberliegenden Metallschicht 10 zu ermöglichen, sowohl mit dem N&spplus;- leitenden ringförmigen Bereich 6 als auch dem P&spplus;-leitenden Wannen-Körperbereich 2 in Kontakt zu treten; die Metallschicht 10 kontaktiert in derselben Weise alle elementaren Source-Zellen 1 und bildet eine Source-Elektrode für den Leistungs-MOSFET. Eine Bodenfläche des N&spplus;-leitenden Substrats 4 ist von einer Metallschicht 28 bedeckt, die eine Drain-Elektrode für den Leistungs-MOSFET 4 bildet. Eine Kontaktfläche für die Polysilizium-Gateschicht 8 ist auch auf der oberen Oberfläche des Chip 22 vorgesehen, obwohl dies in den Zeichnungen nicht gezeigt ist, um dem federförmigen Ende 26 des Drahts 25 zu ermöglichen, mit der Polysilizium-Gateschicht 8 in elektrischen Kontakt zu treten, wenn der Chip 22 in dem vorstehend beschriebenen "Press-Pack"-Gehäuse untergebracht wird.
  • Gemäß der vorliegenden Erfindung beinhaltet die zweidimensionale Anordnung der Source-Zellen 1 Dummy- Zellen bzw. Blindzellen 11, die vom Standpunkt der Funktionalität inaktiv sind und nicht zur Gesamtstromleitfähigkeit des Leistungs-MOSFET beitragen.
  • In dem Beispiel der Fig. 3 sind solche Blindzellen 11 unter Bildung eines Gitters angeordnet, wobei die Reihen der Blindzellen 11 in beiden horizontalen Dimensionen durch eine gleiche Anzahl von Source-Zellen 1 regelmäßig beabstandet sind. Die Blindzellen 11 besitzen horizontale Abmessungen, die mit denen der Source-Zellen 1 im wesentlichen identisch sind, haben jedoch eine unterschiedliche vertikale Abmessung. Dies ist in Fig. 4 deutlich zu sehen, in der eine Schnittansicht von zwei solchen Blindzellen 11 gezeigt ist.
  • Im Unterschied zu den elementaren Source-Zellen 1 sind in der Blindzelle 11 kein P&spplus;-leitender Wannen-Körperbereich 2, kein P&supmin;-leitender ringförmiger Bereich 5 und kein N&spplus;-leitender ringförmiger Bereich 6 vorhanden; ferner ist die Dicke der Oxidschicht 7, die typischerweise 2 um beträgt, größer als die Dicke der Oxid schicht 7 in den Source-Zellen 1: dies führt dazu, daß die Oberfläche der Metallschicht 10 in bezug auf die Source-Zellen 1 höher angeordnet ist als die Blindzellen 11.
  • Wenn der Chip 22 in dem vorstehend beschriebenen "Press-Pack"-Gehäuse untergebracht werden soll, wird der Chip 22 derart in den Keramikkörper 1 eingesetzt, daß die Metallschicht 28 auf der Kontaktscheibe 17 aufliegt, die wiederum auf der Platte 15 aufliegt. Der Boden des Körpers 21 wird durch den unteren Flansch 20 und durch die Platte 13 geschlossen. Die Kontaktunterlegscheibe 16 wird dann über der oberen Oberfläche des Chip 22, d. h. über der Metallschicht 10, aufgebracht. Die Oberseite des Körpers 21 wird durch die Platte 26 und durch den oberen Flansch 18 geschlossen. Zur Erzielung eines guten elektrischen Kontakts, wird die Platte 12 nach unten gedrückt, um die Unterlegscheibe 16 in engen mechanischen Kontakt mit der oberen Oberfläche des Chip 22 zu bringen.
  • Aufgrund der Tatsache, daß die Metallschicht 10 in bezug auf die Source-Zellen 1 oben über die Blindzellen 11 hinausragt, liegt die Kontaktunterlegscheibe 16 auf den Blindzellen 11 und nicht auf den Source- Zellen 1 auf; der Kontaktdruck wird somit vollständig von den Blindzellen 11 aufgenommen, die aufgrund der höheren Dicke der Oxidschicht 7 widerstandsfähiger gegen mechanische Belastungen als die Source-Zellen 1 sind. Es ist somit möglich, einen guten elektrischen Kontakt ohne Beschädigung des Leistungs-MOSFET zu erzielen.
  • Es sind verschiedene topographische Verteilungen von Blindzellen 11 und elementaren Source-Zellen 1 mög lich, wobei dies von dem erforderlichen Kontaktdruck, d. h. dem Kontaktwiderstand, abhängig ist.

Claims (4)

1. Anordnung aus einem Leistungs-MOS-Vorrichtungs- Chip und einem Gehäuse, wobei das Gehäuse einen wärmeleitfähigen Körper (21), der den Chip (22) enthält, und eine elektrisch leitfähige Kontaktunterlegscheibe (16) aufweist, die in geschlossenen mechanischen Kontakt mit einer oberen Oberfläche des Chip (22) sowie mit einer ersten äußeren elektrischen Anschlußplatte (12) zu drücken ist, wobei die obere Oberfläche des Chip durch eine Metallschicht (10) gebildet ist, die eine Gateschicht (8) aus leitfähigem Material der Leistungs-MOS-Vorrichtung bedeckt, wobei die Gateschicht (8) von einem darunterliegenden Halbleitermaterial (3) durch eine Isolierschicht (7) isoliert ist, wobei die Leistungs-MOS-Vorrichtung aus einer Mehrzahl von funktionsmäßig aktiven Elementarzellen (1), die in jeweiligen Bereichen des Chip (22) gebildet sind, und aus einer Mehrzahl von funktionsmäßig inaktiven Bereichen (11) gebildet ist, wobei die Isolierschicht (7) in den funktionsmäßig inaktiven Bereichen (11) dicker ist als in den funktionsmäßig aktiven Elementarzellen (1), wobei die Gateschicht (8) und die Metallschicht (10) als Ergebnis hiervon in den funktionsmäßig inaktiven Bereichen gegenüber den funktionsmäßig aktiven Elementarzellen (1) höher angeordnet sind, so daß der von der Kontaktunterlegscheibe (16) ausgeübte Druck vollständig von den funktionsmäßig inaktiven Bereichen (11) aufgenommen wird.
2. Anordnung aus einem Leistungs-MOS-Vorrichtungs- Chip und einem Gehäuse nach Anspruch 1, dadurch gekennzeichnet, daß die funktionsmäßig inaktiven Bereiche (11) zwischen den funktionsmäßig aktiven Elementarzellen (1) eingefügt sind.
3. Anordnung aus einem Leistungs-MOS-Vorrichtungs- Chip und einem Gehäuse nach einem der vorausgehenden Ansprüche,
dadurch gekennzeichnet, daß der wärmeleitfähige Körper (21) des Gehäuses aus Keramikmaterial hergestellt ist.
4. Anordnung aus einem Leistungs-MOS-Vorrichtungs- Chip und einem Gehäuse nach Anspruch 3, dadurch gekennzeichnet, daß es sich bei dem Gehäuse um eines des "Press-Pack"-Typs handelt, weiterhin mit einer elektrisch leitfähigen Kontaktscheibe (17) in mechanischem Kontakt mit einer Bodenfläche (28) des Chip (22), mit einer ersten elektrisch leitfähigen Platte (14), die über der Kontaktunterlegscheibe (16) angeordnet ist, mit einer zweiten elektrisch leitfähigen Platte (15) die unter der Kontaktscheibe (17) angeordnet ist, wobei das Gehäuse ferner einen oberen Flansch (18), der eine obere Öffnung des Körpers (21) verschließt, und einen unteren Flansch (20), der eine untere Öffnung des Körpers (21) verschließt, sowie eine zweite äußere elektrische Anschlußplatte (13) aufweist, wobei jede der beiden äußeren Platten (12, 13) sich mit einem jeweiligen der beiden Flansche (18, 20) in Berührung befindet und die äußeren elektrischen Anschlüsse der Leistungs-MOS- Vorrichtung bildet.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2962136B2 (ja) * 1994-03-16 1999-10-12 株式会社日立製作所 絶縁ゲート型半導体装置及びそれを用いた電力変換装置
US6703707B1 (en) 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
US6693350B2 (en) 1999-11-24 2004-02-17 Denso Corporation Semiconductor device having radiation structure and method for manufacturing semiconductor device having radiation structure
US7659577B2 (en) * 2005-07-01 2010-02-09 International Rectifier Corporation Power semiconductor device with current sense capability

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL136562C (de) * 1963-10-24
GB1226080A (de) * 1967-11-28 1971-03-24
US3667008A (en) * 1970-10-29 1972-05-30 Rca Corp Semiconductor device employing two-metal contact and polycrystalline isolation means
US3831067A (en) * 1972-05-15 1974-08-20 Int Rectifier Corp Semiconductor device with pressure connection electrodes and with headers cemented to insulation ring
US4017886A (en) * 1972-10-18 1977-04-12 Hitachi, Ltd. Discrete semiconductor device having polymer resin as insulator and method for making the same
US4015278A (en) * 1974-11-26 1977-03-29 Fujitsu Ltd. Field effect semiconductor device
US4008486A (en) * 1975-06-02 1977-02-15 International Rectifier Corporation Compression-assembled semiconductor device with nesting circular flanges and flexible locating ring
US4070690A (en) * 1976-08-17 1978-01-24 Westinghouse Electric Corporation VMOS transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
US4236171A (en) * 1978-07-17 1980-11-25 International Rectifier Corporation High power transistor having emitter pattern with symmetric lead connection pads
DK157272C (da) * 1978-10-13 1990-04-30 Int Rectifier Corp Mosfet med hoej effekt
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US4329642A (en) * 1979-03-09 1982-05-11 Siliconix, Incorporated Carrier and test socket for leadless integrated circuit
US5130767C1 (en) * 1979-05-14 2001-08-14 Int Rectifier Corp Plural polygon source pattern for mosfet
US4305087A (en) * 1979-06-29 1981-12-08 International Rectifier Corporation Stud-mounted pressure assembled semiconductor device
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
US4412242A (en) * 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
US4399449A (en) * 1980-11-17 1983-08-16 International Rectifier Corporation Composite metal and polysilicon field plate structure for high voltage semiconductor devices
US4414560A (en) * 1980-11-17 1983-11-08 International Rectifier Corporation Floating guard region and process of manufacture for semiconductor reverse conducting switching device using spaced MOS transistors having a common drain region
US4642419A (en) * 1981-04-06 1987-02-10 International Rectifier Corporation Four-leaded dual in-line package module for semiconductor devices
FR2523745B1 (fr) * 1982-03-18 1987-06-26 Bull Sa Procede et dispositif de protection d'un logiciel livre par un fournisseur a un utilisateur
US4574208A (en) * 1982-06-21 1986-03-04 Eaton Corporation Raised split gate EFET and circuitry
FR2531572A1 (fr) * 1982-08-09 1984-02-10 Radiotechnique Compelec Dispositif mos a structure plane multicellulaire
US4556896A (en) * 1982-08-30 1985-12-03 International Rectifier Corporation Lead frame structure
US4641418A (en) * 1982-08-30 1987-02-10 International Rectifier Corporation Molding process for semiconductor devices and lead frame structure therefor
US4965173A (en) * 1982-12-08 1990-10-23 International Rectifier Corporation Metallizing process and structure for semiconductor devices
US4878099A (en) * 1982-12-08 1989-10-31 International Rectifier Corporation Metallizing system for semiconductor wafers
US4789882A (en) * 1983-03-21 1988-12-06 International Rectifier Corporation High power MOSFET with direct connection from connection pads to underlying silicon
US4639762A (en) * 1984-04-30 1987-01-27 Rca Corporation MOSFET with reduced bipolar effects
US4663820A (en) * 1984-06-11 1987-05-12 International Rectifier Corporation Metallizing process for semiconductor devices
US4606998A (en) * 1985-04-30 1986-08-19 International Business Machines Corporation Barrierless high-temperature lift-off process
US4723197A (en) * 1985-12-16 1988-02-02 National Semiconductor Corporation Bonding pad interconnection structure
US4853762A (en) * 1986-03-27 1989-08-01 International Rectifier Corporation Semi-conductor modules
US4794431A (en) * 1986-04-21 1988-12-27 International Rectifier Corporation Package for photoactivated semiconductor device
JPS6384067A (ja) * 1986-09-27 1988-04-14 Toshiba Corp 半導体装置の製造方法
US4845545A (en) * 1987-02-13 1989-07-04 International Rectifier Corporation Low profile semiconductor package
FR2616966B1 (fr) * 1987-06-22 1989-10-27 Thomson Semiconducteurs Structure de transistors mos de puissance
JP2771172B2 (ja) * 1988-04-01 1998-07-02 日本電気株式会社 縦型電界効果トランジスタ
US4881106A (en) * 1988-05-23 1989-11-14 Ixys Corporation DV/DT of power MOSFETS
JPH0680818B2 (ja) * 1989-10-02 1994-10-12 株式会社東芝 電力用圧接型半導体装置
DE69032084T2 (de) * 1989-11-17 1998-07-16 Toshiba Kawasaki Kk Halbleiteranordnung mit zusammengesetzter Bipolar-MOS-Elementpille, geeignet für eine Druckkontaktstruktur
JP2667027B2 (ja) * 1989-12-28 1997-10-22 株式会社東芝 圧接型半導体装置
JPH03254137A (ja) * 1990-03-05 1991-11-13 Toshiba Corp 半導体集積回路装置
US5047833A (en) * 1990-10-17 1991-09-10 International Rectifier Corporation Solderable front metal contact for MOS devices
US5153507A (en) * 1990-11-16 1992-10-06 Vlsi Technology, Inc. Multi-purpose bond pad test die
JPH04290272A (ja) * 1991-03-19 1992-10-14 Fuji Electric Co Ltd 半導体装置およびその製造方法
EP0514615B1 (de) * 1991-05-23 1995-05-03 STMicroelectronics S.r.l. Elektronische Leistungsanordnung realisiert durch eine Reihe elementarer Halbleiterbauelemente in Parallelverbindung und verwandtes Herstellungsverfahren
JP2550248B2 (ja) * 1991-10-14 1996-11-06 株式会社東芝 半導体集積回路装置およびその製造方法
JP3185292B2 (ja) * 1991-12-12 2001-07-09 関西日本電気株式会社 半導体装置
EP0660402B1 (de) * 1993-12-24 1998-11-04 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Leistungs-Halbleiterbauelement
JP3256636B2 (ja) * 1994-09-15 2002-02-12 株式会社東芝 圧接型半導体装置

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JP2809998B2 (ja) 1998-10-15
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