DE69223128T2

DE69223128T2 - Verfahren zur herstellung vertikaler mosfets

Info

Publication number: DE69223128T2
Application number: DE69223128T
Authority: DE
Inventors: Shigeki Nippondenso Takahashi; Norihito Nippondenso Co Tokura
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1991-07-26
Filing date: 1992-07-22
Publication date: 1998-07-09
Anticipated expiration: 2012-07-23
Also published as: WO1993003502A1; EP0550770B1; US5460985A; EP0550770A1; DE69223128D1; EP0550770A4

Description

Die vorliegende Erfindung bezieht sich auf einen MOSFET (Metal Oxide Semiconductor Field Effekt Transistor) eines vertikalen Typs zur Verwendung als Hochleistungshalbleiterbauelement, vorzugsweise in dem Fall einer Annahme als MOSIC und dergleichen, wobei ein grundlegendes Teil davon oder das Halbleiterbauelement für eine hohe elektrische Leistung aufgenommen ist.
Der Leistungs-MOSFET des vertikalen Typs besitzt viele Merkmale wie eine hervorragende Frequenzcharakteristik, eine hohe Schaltgeschwindigkeit, er kann mit einer niedrigen elektrischen Leistung angesteuert werden, und dergleichen, so daß er neuerdings in vielen industriellen Gebieten verwendet wird. Beispielsweise wird in dem Dokument "Nikkei Electronics", veröffentlicht von Nikkei-McGraw-Hill, 19. Mai 1986, Seiten 165-188, beschrieben, daß der Schwerpunkt der Entwicklung bei einem Leistungs-MOSFET sich auf niederspannungswiderstandsfähige Artikel und auf hochspannungswiderstandsfähige Artikel gerichtet ist. Des weiteren wird in diesem Dokument beschrieben, daß der Einschaltwiderstandswert eines Leistungs-MOSFET-Chips mit einer Spannungswiderstandsfähigkeit von nicht mehr als 100 V bis zu einem Pegel von 10mΩ abfällt, und als Grund dafür wird angeführt, daß die Kanalbreite pro Fläche unter Verwendung der feinen Verarbeitung von LSI bei der Herstellung des Leistungs- MOSFET's oder durch Verbessern der Form der Zelle groß gemacht werden kann. Darüber hinaus wurde in diesem Dokument eine Beschreibung des Leistungs-MOSFET's des vertikalen Typs als Hauptgegenstand gegeben, bei welchem eine Zelle eines DMOS-Typs (eines Doppeldiffussionstyps) verwendet wird, durch welche der Hauptstrom fließt. Der Grund dafür besteht darin, daß der DMOS-Typ durch eine planare Verarbeitung hergestellt wird, wobei die flache Hauptoberfläche eines Siliziumwafers genau für ein Kanalteil verwendet wird, so daß sich bei der Herstellung Vorteile im Hinblick auf einen guten Ertrag und geringe Kosten ergeben.
Demgegenüber wurde mit der weiteren Verbreitung des Leistungs-MOSFET's des vertikalen Typs die Realisierung eines niedrigen Verlustes und geringer Kosten weiter gefordert, jedoch hat die Reduzierung des Einschaltwiderstandswerts durch die feine Verarbeitung oder die Verbesserung der Form der Zelle ihre Grenze erreicht. Beispielsweise ist es aus der offengelegten japanischen Patentanmeldung Nr. Sho 63-266882 (1988) bekannt, daß der DMOS-Typ einen lokalen minimalen Punkt besitzt, bei welchem sich der Einschaltwiderstandswert sogar dann nicht weiter verringert, wenn die Größe der Einheitszelle durch die feine Verarbeitung klein gemacht wird, und eine schwerwiegende Ursache liegt in dem Ansteigen des JFET-Widerstandswerts, welcher eine Komponente des Einschaltwiderstandswerts darstellt. Wie in der offengelegten japanischen Patentanmeldung Nr. Hei 2-86136 (1990) dargestellt liegt darüber hinaus bei dem DMOS-Typ die Größe der Einheitszelle, bei welcher der Einschaltwiderstandswert den lokalen minimalen Punkt aufweist, in der Nähe von 15µm bei der derzeitigen feinen Verarbeitungstechnik.
Um diese Grenze zu überwinden, wurden verschiedene Strukturen vorgeschlagen. Das gemeinsame Merkmal unter ihnen ist eine Struktur, bei welcher ein Graben auf der Bauelementeoberfläche gebildet ist und Kanalteile an Seitenflächen des Grabens gebildet sind, und bei dieser Struktur kann der oben erwähnte JFET-Widerstandswert stark verringert werden. Des weiteren kann bei der Struktur, bei welcher die Kanalteile an den Seitenflächen des Grabens gebildet sind, das Ansteigen des JFET-Widerstandswerts sogar dann vernachlässigt werden, wenn die Größe der Einheitszeile klein gewählt ist, so daß es dahingehend keine Grenze gibt, daß der Einschaltwiderstandswert den lokalen minimalen Punkt bezüglich der Reduzierung der Größe der Einheitszelle wie in der offengelegten japanischen Patentanmeldung Nr. Sho 63-266882 (1988) vorsieht, und es kann eine Verkleinerung erzielt werden, wobei die Grenze von 15µm bei der feinen Verarbeitung durchbrochen wird.
Die Struktur, bei welcher die Kanalteile an den Seitenflächen des Grabens gebildet sind, wird R-MOS (Rectangular- MOS) oder U-MOS (U-shaped-MOS) entsprechend der Form genannt. Die in der offengelegten japanischen Patentanmeldung Sho 59-8743 (1984) dargestellte Struktur ist ein Beispiel des R-MOS, welche eine Struktur dargestellt, die alternativ als Grabengatetyp bezeichnet wird, wobei ein vertikaler Graben an der Bauelementeoberfläche mittels des anisotropen Trockenätzverfahrens gebildet wird und Kanäle und ein Gate an Seitenwandteilen dieses Grabens gebildet werden, wodurch die JFET-Widerstandswertkomponente vollständig aufgehoben werden kann. Andererseits stellt die in der offengelegten japanischen Patentanmeldung Nr. Hei 2-86171 (1990) dargestellte Struktur ein Beispiel des U-MOS dar, wobei das anisotrope Naßätzen des Siliziums oder das LOCOS-Oxidationsverfahren (Local Oxidation of Silicon) als Verfahren zur Verarbeitung des Kanalteils in die U-Grabenform verwendet wird, und dadurch kann ebenfalls die JFET-Widerstandskomponente stark reduziert werden.
Typische herkömmliche Beispiele des Leistungs-MOSFET's des vertikalen Typs, bei welchem die Kanalteile an den Seitenflächen des Grabens gebildet sind, sind in Fig. 14 (R- MOS) und Fig. 15 (U-MOS) dargestellt.
Zuerst wird der in Fig. 14 dargestellte R-MOS erklärt. Bei diesem Leistungs-MOSFET des vertikalen Typs werden aufeinanderfolgend durch Ionenimplantierung und thermische Diffusion an dem Oberflächenschichtteil einer epitaxialen Schicht 2, welche eine n&supmin;-Typ Schicht aufweist, die auf einer Hauptoberfläche eines Halbleitersubstrats 1, welches n&spplus;-Typ Silizium aufweist bzw. daraus besteht, vorgesehen ist, eine p-Typ Diffusionsschicht und eine n&spplus;-Typ Diffusionsschicht gebildet. Um Teilen dieser p-Typ Diffusionsschicht und n-Typ Diffusionsschicht es zu ermöglichen, als p-Typ Basisschicht 16 bzw. als n&spplus;-Typ Sourceschicht 4 zu verbleiben, wird das reaktive Ionenätzverfahren verwendet, wobei ein Ätzen durchgeführt wird, bis die p-Typ Diffusionsschicht in vertikaler Richtung bezüglich des Siliziumsubstrats durchdrungen ist, um einen Graben 50 zu bilden. Eine Gateoxidschicht 8 wird auf einer inneren Wand 51 des Grabens 50 gebildet, auf welcher eine Gateelektrode 9 gebildet wird. Somit sind Kanäle 5 an Seitenwandteilen der inneren Wand 51 gebildet, und die Kanallänge wird durch eine Dicke der p-Typ Basisschicht 16 bestimmt. Der Ohmsche Kontakt wird für eine Sourceelektrode 19 mit der n&spplus;-Typ Sourceschicht 4 und für eine Drainelektrode 20 mit der Rückseite des Halbleitersubstrats 1 gebildet.
Bei diesem R-MOS ist der Durchlaßwiderstand zwischen Source und Drain etwa genauso groß wie die Summe eines Kanalwiderstands und eines Widerstands der n&supmin;-Typ Drainschicht 6, wobei kein JFET-Widerstand vorhanden ist, was eine Schwierigkeit bei dem oben erwähnten DMOS-Typ gewesen ist. Daher verringert sich der Durchlaßwiderstand monoton mit der Reduzierung der Größe der Einheitszelle a", und die Reduzierung kann bis zu 5 bis 6µm erfolgen, was die Grenze bei der gegenwärtigen feinen Verarbeitung dargestellt, und der Durchlaßwiderstand pro Fläche kann im Vergleich mit dem DMOS-Typ stark reduziert werden.
Jedoch besitzt der R-MOS die Nachteile, daß der Ertrag und die Zuverlässigkeit gering sind. Der Grund dafür besteht darin, daß der Graben 50 durch das reaktive Ionenätzverfahren gebildet wird, so daß die Ebenheit der Seitenwandoberfläche der inneren Wand 51 schlecht ist, wodurch viele Defekte erzielt werden, und die Schichtqualität der Gateoxidschicht 8, welche durch Oxidieren der Oberfläche davon gebildet wird, schlecht ist. Und es sind eine Isolierungsunterlegenheit der Gateoxidschicht, ein Verringern der Beweglichkeit infolge des Defekts der Schnittstelle des Kanalteils und eine Änderung der Schwellenwertspannung vorhanden. Wie oben beschrieben besitzt die Struktur des R-MOS den Vorteil, daß der Durchlaßwiderstand pro Fläche stark verringert ist, wohingegen ein Problem bezüglich hoher Kosten auftritt, welche sich aus dem geringen Ertrag ergeben, und ein Problem dahingehend auftritt, die Zuverlässigkeit infolge der schlechten Stabilität der Gateoxidschicht und des Kanalteils sicherzustellen.
Demgegenüber wird bei dem in Fig. 15 dargestellten U- MOS das anisotrope Naßätzen oder das LOCOS-Oxidationsverfahren als Schritt zur Bildung des U-Grabens anstelle des reaktiven Ionenätzens verwendet, so daß die Ebenheit der Seitenwandoberfläche gut ist, ein U-Graben 50 mit einer inneren Wand 51, die weniger Defekte aufweist, gebildet werden kann und die Schichtqualität einer Gateoxidschicht 8, welche durch Oxidieren der Oberfläche davon gebildet wird, ebenfalls gut ist. Bezüglich der Tatsache, daß keine Isolierungsunterlegenheit auftritt, kann als Ergebnis die Charakteristik des Kanalteils und dergleichen stabil ausgebildet sein, und es kann der Leistungs-MOSFET des vertikalen Typs mit einem hohen Ertrag und hoher Zuverlässigkeit erlangt werden.
Herstellungsschritte für diesen U-MOS werden in Übereinstimmung mit Figuren 16 bis 19 und mit Fig. 15 erklärt. Bei diesem in Fig. 16 dargestellten Leistungs-MOSFET des vertikalen Typs wird unter Verwendung einer Maske einer Isolierungsschicht 22, welche partiell in einem Zyklus bzw. einer Periode einer Größe a' einer Zelle auf der Hauptoberfläche eines Wafers 21 gebildet ist, der mit einer epitaxialen Schicht 2 versehen ist, die eine n&supmin;-Schicht aufweist, welche auf einer Hauptoberfläche eines Halbleitersubstrats 1 vorgesehen ist, das n&spplus;-Typ Silizium aufweist bzw. enthält, Bor durch selektives Ionenimplantieren und thermische Diffusion eindiffundiert, um eine p-Typ Diffusionsschicht 23 und ein p&spplus;-Kontaktgebiet 17 zu bilden. Als nächstes wird nach dem Entfernen der Isolationsschicht 22 wie in Fig. 17 dargestellt unter Verwendung einer Maske einer Isolierungsschicht 24, welche partiell auf der Hauptoberfläche des Wafers 21 gebildet ist, Phosphor eindiffundiert, um eine n&spplus;-Typ Diffusionsschicht 25 zu bilden, welche die p-Typ Diffusionsschichten 23 benachbarter Zellen 50 überdeckt bzw. überlappt.
Als nächstes wird nach dem Entfernen der Isolierungsschicht 24 wie in Fig. 18 dargestellt unter Verwendung einer Maske einer Isolierungsschicht 26, welche partiell auf der Hauptoberfläche des Wafers 21 gebildet wird, der U-Graben 50 durch anisotropes Ätzen oder das LOCOS-Oxidationsverfahren gebildet. Durch die Bildung dieses U-Grabens 50 werden periphere Randteile der benachbarten p-Typ Diffusionsschichten 23 und das mittlere Teil der n&spplus;-Typ Diffusionsschicht 25 entfernt, um eine p-Typ Basisschicht 16 und eine n&spplus;-Typ Sourceschicht 4 zu bilden, welche durch den U- Graben 50 für jede Einheitszelle voneinander getrennt sind, wobei die Größe der Einheitszelle a' beträgt.
Als nächstes wird nach dem Entfernen der Isolierungsschicht 26 wie in Fig. 19 dargestellt eine Gateoxidschicht 8 auf der Oberfläche des U-Grabens 50 gebildet, und es wird eine Gateelektrode 9, welche Polysilizium aufweist bzw. daraus besteht, auf dieser Gateoxidschicht 8 gebildet. Als nächstes wird wie in Fig. 15 dargestellt eine Zwischenschicht einer Isolierungsschicht 18 auf der Hauptoberfläche des Wafers 21 gebildet, um die Gateoxidschicht 8 und die Gateelektrode 9 zu bedecken, und die Zwischenschicht der Isolierungsschicht 18 wird der Bildung einer Öffnung unterworfen, um Teile der p&spplus;-Typ Basiskontaktschicht 17 und der n&spplus;-Typ Sourceschicht 4 bloßzulegen. Eine Sourceelektrode 19, welche einen Ohmschen Kontakt mit der p&spplus;-Typ Basiskontaktschicht 17 und der n&spplus;-Typ Sourceschicht 4 bildet, wird auf der Hauptoberfläche des Wafers 21 gebildet. Des weiteren wird eine Drainelektrode 20, welche einen Ohmschen Kontakt mit der Rückseite des Halbleitersubstrats 1 vorsieht, gebildet, und der Leistungs-MOSFET des Vertikaltyps der U- MOS-Struktur ist fertiggestellt.
Dieser in Fig. 15 dargestellte U-MOS besitzt das Merkmal, daß der Ertrag und die Zuverlässigkeit in einem zu dem DMOS-Typ aquivalenten Grad hoch sind, welcher diesbezüglich äußerst hervorragend im Vergleich mit dem R-MOS ist. Dies liegt an der Tatsache, daß der U-Graben 50 durch Naßätzen des Siliziums oder das LOCOS-Oxidationsverfahren gebildet wird, wodurch die Ebenheit der inneren Wand 51 gut ist und weniger Defekte vorliegen, und die Schichtqualität der durch Oxidieren der Oberfläche davon gebildeten Gateoxidschicht 8 ist ebenfalls gut, und es wird schwierig, die Isolierungsunterlegenheit der Gateoxidschicht und die Charakteristikänderung des Kanalteils hervorzurufen bzw. zu veranlassen.
Der Durchlaßwiderstand zwischen Drain und Source des U- MOS ist etwa so groß wie die Summe eines Kanalwiderstands und eines Widerstands der n&supmin;-Typ Drainschicht 6 wie bei dem oben erwähnten R-MOS, und der JFET-Widerstand eines JFET- Teils 7 ist hinreichend klein. Somit nimmt ebenso wie bei dem oben erwähnten R-MOS der Durchlaßwiderstand mit der Reduzierung der Größe a' der Einheitszelle monoton ab, sie kann jedoch lediglich etwas kleiner als 15µm des DMOS-Typs innerhalb der Grenze der gegenwärtigen feinen Verarbeitung und nicht in einer so kleinen Größe von 5 bis 6µm des R- MOS-Typs ausgebildet werden. Da jedoch der JFET-Widerstand hinreichend klein ist, besitzt der Durchlaßwiderstand pro Fläche einen mittleren Wert zwischen demjenigen des R-MOS- Typs und des DMOS-Typs. Wie oben beschrieben besitzt der U- MOS eine derartige Struktur, bei welcher das Merkmal des niedrigen Durchlaßwiderstands des R-MOS vorhanden ist, während der hohe Erzeugungsertrag und die hohe Zuverlässigkeit des DMOS beibehalten werden.
Um den Durchlaßwiderstand des U-MOS äquivalent zu demjenigen des R-MOS zu reduzieren, ist es nötig und unentbehrlich, die Größe a' der Einheitszelle zu reduzieren. Bei dem in Figuren 16 bis 19 und Fig. 15 dargestellten Verfahren zur Herstellung des U-MOS ist jedoch die Reduzierung der Größe a' der Einheitszelle schwierig. Der Grund dafür wird unten erklärt.
Zuerst wird detailliert erklärt, wodurch die Größe der Einheitszelle des U-MOS bestimmt wird.
Entsprechend Fig. 15 besitzen die Größen der Teile folgende Beziehungen.
wobei a' die Größe der Einheitszelle, b' der Abstand zwischen den oberen Enden zweier benachbarter U-Gräben, c' der Abstand zwischen benachbarten Gateelektroden, d' die Größe eines Kontaktlochs und e' die Größe eines Teils der Basiskontaktschicht 17, welche bezüglich der Oberfläche bloßgelegt ist, darstellen. Darüber hinaus stellen α' den ebenen Abstand zwischen der Mitte und dem oberen Ende des U-Grabens 50, β' den ebenen Abstand zwischen dem oberen Ende des U-Grabens 50 und dem Ende der Gateelektrode 9, γ' den ebenen Abstand zwischen dem Ende der Gateelektrode 9 und dem Ende des Kontaktlochs und δ' den ebenen Abstand zwischen dem Ende des Kontaktlochs und dem Ende des Teils der Basiskontaktschicht 17, welches bezüglich der Oberfläche bloßgelegt ist, dar.
In diesem Fall beträgt bei der gegenwärtigen feinen Verarbeitungstechnik die Einstellungsgenauigkeit der Maske etwa 0,5 bis 1µm, und ebenso wird die Größe der Genauigkeit bei dem Ätzverfahren und dergleichen angesehen, wobei jeder Wert der oben dargestellten Formel (1) beispielsweise die folgende Größe annimmt.
Entsprechend den Formeln (1) und (2) beträgt die Größe a' der Einheitszelle
a' = b' + 2α' = 8,5 + 2α' [µm] (3)
wobei zur Reduzierung der Größe a' der Einheitszelle der Wert des ebenen Abstands α' zwischen der Mitte und dem oberen Ende des Grabens 50 einen Schlüsselwert darstellt.
Es versteht sich entsprechend den Figuren 16 bis 18, daß die Größe von α' durch die Länge der Bodenseite und die Verarbeitungsgenauigkeit des U-Grabens 50 und die Genauigkeit der Einstellung der Isolierungsschicht 26 (der Maske zur Bildung des U-Grabens) bezüglich der p-Typ Diffusionsschicht 23 bestimmt wird. Fig. 20 stellt eine Querschnittsansicht eines wichtigen Teils einschließlich des U-Grabens 50 dar, wobei eine Mittellinie CL&sub1; zwischen den zwei benachbarten p-Typ Diffusionsschichten 23 eine Mittellinie CL&sub2; zwischen den zwei benachbarten Isolierungsschichten 26 überlappt, was einem Fall entspricht, bei welchem keine Maskenabweichung vorliegt. In diesem Fall wird α' durch die folgende Gleichung (4) gegeben.
α = α'&sub1; + α'&sub2; + α'&sub3; (4)
wobei α'&sub1; die Hälfte einer Länge, mit welcher das Bodenseitenteil des U-Grabens 50 die n&supmin;-Typ Drainschicht 6 kontaktiert, α'&sub2; eine Länge, mit welcher das Bodenseitenteil des U-Grabens 50 die p-Typ Basisschicht 16 kontaktiert, und α'&sub3; eine Länge eines Vorsprungs des Seitenwandteils des U-Grabens 50 auf die Hauptoberfläche des Wafers 21 darstellen.
In diesem Fall sind die Größen von α'&sub2; rechts und links entsprechend Fig. 20 augenscheinlich gleich. Im Falle des Vorhandenseins einer Abweichung der Maskeneinstellung sind die Größen von α'&sub2; rechts und links jedoch unterschiedlich, so daß es nötig wird, α'&sub2; jedes Ausdrucks in der Formel (4) auf etwa 1,5µm zu setzen. Der Grund dafür besteht darin, daß dann, wenn die Maskeneinstellung der Isolierungsschicht 26 am schlechtesten ist, unter Berücksichtigung der Maskeneinstellungsgenauigkeit im dem gegenwärtigen Umstand wie in Fig. 21 dargestellt bezüglich der Mittellinie CL&sub1; zwischen den zwei benachbarten p-Typ Diffusionsschichten 23, der Mittellinie CL&sub2; zwischen den zwei benachbarten Isolierungsschichten 26 eine Positionsabweichung (beispielsweise von 1µm) in die rechte Richtung erzeugt wird, und um eine Konzentration des elektrischen Felds an dem Randteil 12 zu verhindern, um die Schwierigkeit zu vermeiden, die sich aus einem dielektrischen Durchschlag des Gateteils sogar dann ergibt, wenn eine derartige Positionsabweichung stattfindet, ist es zum Ermöglichen, daß das Randteil 12 an dem Grabenboden des U-Grabens 50 nicht der n&supmin;-Typ Drainschicht 6 ausgesetzt ist, sondern in der p-Typ Basisschicht 16 positioniert ist, nötig, einen Entwurf derart zu erstellen, daß diese Positionsabweichung berücksichtigt wird. Daher müssen entsprechend der Formel (5) notwendigerweise die Längen α'&sub2;&sub1; und α'&sub2;&sub2; bestimmt werden, mit welchen die Bodenseitenteile des U-Grabens 50 die p-Typ Basisschichten 16 kontaktieren.
0 < α'&sub2;&sub1;, α'&sub2;&sub2; (5)
Des weiteren betragen sowohl α'&sub1; als auch α'&sub3; jeweils etwa 0,75µm bei der gegenwärtigen feinen Verarbeitungstechnik, so daß α' entsprechend der Formel (4) den folgenden Wert annimmt.
α' = 0,75 + 1,5 + 0,75 = 3 [µm] (6)
Daher beträgt entsprechend den Formeln (3) und (6) der minimale Wert der Größe a' der Einheitszelle
a' = 8,5 + 2 x 3 = 14,5 [µm] (7)
Wie oben beschrieben beträgt bei dem Verfahren zur Herstellung des U-MOS entsprechend Figuren 16 bis 19 und Fig. 15 die Reduzierungsgrenze der Größe a' der Einheitszelle etwa 14,5µm, was in etwa dem Wert von 15µm bei dem herkömmlichen DMOS-Typ entspricht, und es ist schwierig, den Durchlaßwiderstand pro Fläche spürbar zu reduzieren.
Die JP-A-62 46 569 und JP-A-63 94 687 offenbaren Verfahren zur Herstellung von MOSFET's, welche das Merkmal besitzen, daß eine in dem Graben eines Halbleitersubstrats gebildete Gateoxidschicht derart ausgebildet wird, daß die Dicke der Gateoxidschicht an den Seitenwänden des Grabens kleiner als die Dicke der Gateoxidschicht an dem Boden des Grabens ist. Infolge dieses Herstellungsschrittes kann der Durchlaßwiderstand des MOSFET's reduziert werden.
Die DE-A-34 27 293 und JP-A-62 12 167 offenbaren Verfahren zum Herstellen eines Halbleiterbauelements entsprechend dem Oberbegriff des Anspruchs 1. Um den Durchlaßwiderstand pro Fläche weiter zu verringern, wird das Halbleiterbauelement derart gebildet, daß eine Basis- und eine Sourceschicht selbst ausgerichtet mit einer in einem Graben gebildeten lokalen Oxidschicht gebildet werden, wodurch das Randteil des Grabens mit einer verbesserten Symmetrie bezüglich jeder Zelle gebildet werden kann, was zu verbesserten Eigenschaften des Halbleiterbauelements sowie einem reduzierten Durchlaßwiderstand pro Fläche führt.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Leistungs-MOSFET's eines vertikalen Typs zu schaffen, bei welchem die Eigenschaften des MOSFET's wie der Durchlaßwiderstand weiter verbessert werden können.
Diese Aufgabe wird durch die in dem kennzeichnenden Teil des Anspruchs 1 bezeichneten Maßnahmen gelöst.
Weitere vorteilhafte Modifizierungen sind Gegenstand der Unteransprüche.
Es zeigen:
Fig. 1(a) eine Draufsicht, welche ein Teil eines ersten Leistungs-MOSFET's eines vertikalen Typs, welches zum Erklären der vorliegenden Erfindung zweckdienlich ist, Fig. 1(b) eine Querschnittsansicht entlang A-A von Fig. 1(a) und Figuren 2 bis 13 Querschnittsansichten von wichtigen Teilen, welche zur Erklärung von Herstellungsschritten des Leistungs-MOSFET's des vertikalen Typs von Fig. 1 verwendet werden.
Fig. 14 zeigt eine Querschnittsansicht eines Leistungs- MOSFET's eines vertikalen Typs des herkömmlichen R-MOS- Typs, Fig. 15 zeigt eine Querschnittsansicht eines Leistungs-MOSFET's eines vertikalen Typs des herkömmlichen U- MOS-Typs, und Figuren 16 bis 19 zeigen Querschnittsansichten von wichtigen Teilen, die zur Erklärung von Herstellungsschritten des Leistungs-MOSFET's des vertikalen Typs des herkömmlichen U-MOS-Typs verwendet werden. Fig. 20 zeigt eine Querschnittsansicht eines wichtigen Teils, welches einen idealen Zustand darstellt, bei welchem die Positionsbeziehung zwischen einem Randteil einer Grabenbodenseite und einer p-Typ Basisschicht eine bilaterale Symmetrie aufweist, wenn der Graben bei der Herstellung des Leistungs-MOSFET's des vertikalen Typs der herkömmlichen U- MOS-Typs gebildet wird. Fig. 21 zeigt eine Querschnittsansicht eines wichtigen Teils, welches einen praktischen Zustand darstellt, bei welchem die Positionsbeziehung zwischen dem Randteil der Grabenbodenseite und der p-Typ Basisschicht infolge einer Maskenabweichung keine bilaterale Symmetrie aufweist, wenn der Graben bei der Herstellung des Leistungs-MOSFET's des vertikalen Typs des herkömmlichen U- MOS-Typs gebildet wird.
Fig. 22 zeigt eine Querschnittsansicht eines wichtigen Teils eines zweiten Leistungs-MOSFET's eines vertikalen Typs, welche zum Erklären der vorliegenden Erfindung nützlich ist, Fig. 23(a) zeigt eine veranschaulichende Draufsicht, welche ein Teil eines Leistungs-MOSFET's eines vertikalen Typs einer zweiten Ausführungsform der vorliegenden Erfindung dargestellt, und Fig. 23(b) zeigt eine Querschnittsansicht entlang B-B von Fig. 23(a).
Ausführungsformen der vorliegenden Erfindung werden im folgenden unter Bezugnahme auf die Zeichnung erklärt.
Fig. 1(a) zeigt eine Draufsicht auf einen ersten vertikalen Leistungs-MOSFET, welcher rechtwinklige Einheitszellen aufweist und zum Erklären der vorliegenden Erfindung nützlich ist, und Fig. 1(b) zeigt dieselbe Figur in einer Querschnittsansicht entlang A-A von Fig. 1(a). Figuren 2 bis 13 zeigen ebenfalls Querschnittsansichten eines Wafers, um jeden Arbeitsschritt der Herstellung des Leistungs- MOSFET's des vertikalen Typs, welcher Fig. 1(b) entspricht, darzustellen. Fig. 2 zeigt eine Querschnittsansicht des Wafers, welcher einer Borionenimplantierung zur Bildung des mittleren Teils einer p-Typ Basisschicht unterworfen wird, Fig. 3 zeigt eine Querschnittsansicht, des Wafers, welcher einer Strukturierung einer Siliziumnitridschicht in einem Intervall der Größe a einer Einheitszelle bezüglich der LOCOS-Oxidierung unterworfen wird, Fig. 4 zeigt eine Querschnittsansicht des Wafers, bei welchem ein Fenster der Siliziumnitridschicht einem Naßätzen unterworfen wird, Fig. 5 zeigt eine Querschnittsansicht des Wafers, bei welchem eine LOCOS-Oxidschicht gebildet ist, Fig. 6 zeigt eine Querschnittsansicht des Wafers, welcher einer Borionenimplantierung zur Bildung der p-Typ Basisschicht unter Verwendung der LOCOS-Oxidschicht als Maske unterworfen wird, Fig. 7 zeigt eine Querschnittsansicht des Wafers, bei welchem die p-Typ Basisschicht durch thermische Diffusion gebildet wird, Fig. 8 zeigt eine Querschnittsansicht des Wafers, welcher einer Phosphorionenimplantierung zur Bildung einer n&spplus;-Typ Sourceschicht unter Verwendung der LOCOS-Oxidschicht als Maske unterworfen wird, Fig. 9 zeigt eine Querschnittsansicht des Wafers, bei welchem die n&spplus;-Typ Sourceschicht durch thermische Diffusion gebildet wird, Fig. 10 zeigt eine Querschnittsansicht des Wafers, bei welchem eine Gateoxidschicht durch thermische Oxidation nach dem Entfernen der LOCOS-Oxidschicht gebildet wird, Fig. 11 zeigt eine Querschnittsansicht des Wafers, bei welchem eine Gateelektrode auf der Gateoxidschicht gebildet ist, Fig. 12 zeigt eine Querschnittsansicht des Wafers, welcher einer Borionenimplantierung zur Bildung einer p&spplus;-Typ Basiskontaktschicht unterworfen wird, Fig. 13 zeigt eine Querschnittsansicht des Wafers, bei welchem die p&spplus;-Typ Basiskontaktschicht durch thermische Diffusion gebildet ist, und Fig. 1(b) zeigt eine Querschnittsansicht eines fertiggestellten Wafers, bei welchem eine Zwischenschicht an der Isolierungsschicht, eine Sourceelektrode und eine Drainelektrode gebildet sind.
Der Leistungs-MOSFET des vertikalen Typs von Fig. 1 besitzt ein wichtiges Teil, d.h. das Teil der Einheitszelle, welches eine in Fig. 1 dargestellte Struktur aufweist, wobei eine Struktur vorliegt, bei welcher eine große Zahl von Einheitszellen 15 regelmäßig vertikal und seitlich bzw. lateral auf einer Ebene mit einer Aufstellungs- bzw. Teilungsbreite (Größe einer Einheitszelle) a angeordnet sind.
Entsprechend Fig. 1 enthält ein Wafer 21 ein Halbleitersubstrat 1 und eine darauf gebildete epitaxiale n&supmin;-Typ Schicht 2. Das Halbleitersubstrat 1 ist aus n&spplus;-Typ Silizium mit einer Verunreinigungskonzentration von etwa 10²&sup0;cm&supmin;³ und einer Dicke von 100 bis 300µm gebildet, und die epitaxiale n&supmin;-Typ Schicht 2 besitzt eine Verunreinigungskonzentration von etwa 10¹&sup6;cm&supmin;³ und eine Dicke von etwa 7µm. Die Einheitszellen 15 sind auf der Hauptoberfläche dieses Wafers 21 gebildet. Um einen U-Graben 50 auf der Hauptoberfläche des Wafers 21 mit einer Größe a der Einheitszelle von etwa 12µm zu bilden, wird eine LOCOS-Oxidschicht einer Dicke von etwa 3µm gebildet, und unter Verwendung dieser Oxidschicht als Maske wird die Doppeldiffusion auf Art einer Selbstausrichtung verwendet, um eine p-Typ Basisschicht 16 mit einer Übergangstiefe von etwa 3µm und eine n&spplus;-Typ Sourceschicht 4 mit einer Übergangstiefe von etwa 1µm zu bilden, wodurch ein Kanal 5 an einem Seitenwandteil 51 des Grabens 50 bestimmt wird. Die Übergangstiefe der p-Typ Basisschicht 16 wird auf eine Tiefe bestimmt, bei welcher keine Zerstörung infolge eines Durchschlags an einem Randteil 12 der Bodenseite des U-Grabens 50 auftritt. Um es der Übergangstiefe des mittleren Teils der p-Typ Basisschicht 16 zu ermöglichen, tiefer als jene der Umgebung ausgebildet zu sein, wird vorher Bor an dem mittleren Teil der p-Typ Basisschicht 16 eindiffundiert, um derart bestimmt bzw. eingestellt zu werden, daß der Durchschlag an dem mittleren Teil der Bodenseite der p-Typ Basisschicht 16 ermöglicht wird, wenn zwischen Drain und Source eine hohe Spannung angelegt wird. Nach der Doppeldiffusion werden die Diffusionsmaske und die für die Bildung des U-Grabens 50 verwendete LOCOS-Oxidschicht entfernt, es wird darüber hinaus eine Gateoxidschicht 8 einer Dicke von etwa 60nm an der inneren Wand des U-Grabens 50 gebildet und eine Gateelektrode 9 aus Polysilizium einer Dicke von etwa 400nm und eine Zwischenschicht-Isolierungsschicht 18 aus BPSG mit einer Dicke von etwa 1µm werden darauf gebildet. Des weiteren wird an der Oberfläche des mittleren Teils der p-Typ Basisschicht 16 eine p&spplus;-Typ Basiskontaktschicht 17 mit einer Übergangstiefe von etwa 0,5µm gebildet, und eine auf der Zwischenschicht-Isolierungsschicht 18 gebildete Sourceelektrode 19 bildet einen Ohmschen Kontakt mit der n&spplus;-Typ Sourceschicht und der p&spplus;-Typ Basiskontaktschicht 17 durch das Kontaktloch. Darüber hinaus wird eine Drainelektrode 20 gebildet, um einen Ohmschen Kontakt mit der Rückseite des Halbleitersubstrats 1 herzustellen.
Bei dem in Fig. 1 dargestellten Leistungs-MOSFET des vertikalen Typs wird wie oben erklärt die LOCOS-Oxidschicht als Maske für die Doppeldiffusion der p-Typ Basisschicht 16 und der n&spplus;-Typ Sourceschicht 4 durch Selbstausrichtung verwendet, so daß es unnötig wird, die Einstellungsgenauigkeit der Maske zu berücksichtigen, und bei den oben beschriebenen Formeln (1) bis (7), welche für den in Fig. 15 dargestellten herkömmlichen U-MOS bestimmt sind, kann die Länge α&sub2;' zur Kontaktierung mit der p-Typ Basisschicht 16 des Bodenseitenteils des U-Grabens 50 vernachlässigt werden. Wenn daher jede der Größen außer α&sub2;' ein numerischer Wert ist wie bei dem Stand der Technik gemäß der numerischen Formel 2 dargestellt, dann kann bei der Struktur von Fig. 1 entsprechend der Formel (7) der ebene Abstand α zwischen der Mitte und dem oberen Ende des U-Grabens 50 von 3µm bis auf 1,5µm reduziert werden.
Als Ergebnis kann die Größe a der Einheitszelle bis auf 11,5µm von 14,5µm bei dem in Fig. 15 dargestellten herkömmlichen U-MOS reduziert werden, und die Kanalbreite pro Fläche kann verbreitert werden, um es zu ermöglichen, den Durchlaßwiderstand bis zu einem Wert nahe dem Durchlaßwiderstand pro Fläche des in Fig. 14 dargestellten R-MOS zu reduzieren.
Als nächstes wird ein Verfahren zur Herstellung des ersten Leistungs-MOSFET's erklärt, welches zum Erklären der vorliegenden Erfindung zweckdienlich ist.
Zuerst wird wie in Fig. 2 dargestellt ein Wafer 21 bereitgestellt bzw. vorbereitet, bei welchem eine epitaxiale n&supmin;-Typ Schicht 2 auf der Hauptoberfläche eines Halbleitersubstrats 1 aufgewachsen ist, das aus n&spplus;-Typ Silizium besteht. Dieses Halbleitersubstrat 1 besitzt eine Störstellenkonzentration von etwa 10²&sup0;cm&supmin;³. Darüber hinaus besitzt die epitaxiale Schicht 2 eine Dicke von etwa 7µm und eine Störstellenkonzentration von etwa 10¹&sup6;cm&supmin;³. Die Hauptoberfläche dieser Wafer 21 ist thermisch oxidiert, um eine Feldoxidschicht 60 einer Dicke von etwa 60nm zu bilden, und danach wird eine Fotoresistschicht 61 aufgetragen, um eine Strukturierung der Fotoresistschicht 61 in eine Strukturöffnung des mittleren Teils einer geplanten Position einer Zellenbildung mittels bekannter optischer Lithographieschritte durchzuführen. Unter Verwendung dieser Fotoresistschicht 61 als Maske wird eine Implantierung von Bor (B&spplus;) durchgeführt.
Nach Abziehen des Resists wird eine p-Typ Diffusionsschicht 62 mit einer Übergangstiefe von etwa 3µm durch thermische Diffusion wie in Fig. 3 dargestellt gebildet. Diese p-Typ Diffusionsschicht 62 wird letztendlich ein Teil einer p-Typ Basisschicht 16 wie später beschrieben, und wenn eine hohe Spannung zwischen Drain und Source angelegt wird, wird es ermöglicht, daß der Durchschlag stabil an dem Bodenseitenteil der p-Typ Diffusionsschicht 61 auftritt, wodurch der Spannungsstoßwiderstand erhöht wird.
Als nächstes wird wie in Fig. 3 dargestellt eine Siliziumnitridschicht 63 auf der Hauptoberfläche des Wafers 21 von etwa 200nm aufgetragen, und diese Siliziumnitridschicht 63 wird einer Strukturierung unterworfen, wodurch eine Öffnungsstruktur einer Gitterformöffnung mit einer Aufstellungs- bzw. Teilungsbreite (Größe der Einheitszelle 15) a gebildet wird. Diese Öffnungsstruktur wird einer Maskeneinstellung unterworfen, um es zu ermöglichen, daß die oben beschriebene p-Typ Diffusionsschicht 62 an dem mittleren Teil des Teilungsintervalls positioniert wird.
Als nächstes wird wie in Fig. 4 dargestellt die Siliziumnitridschicht 63 als Maske verwendet, um die Feldoxidschicht 60 zu ätzen, worauf die epitaxiale n&supmin;-Typ Schicht 2 auf eine Tiefe von etwa 1,5µm zur Bildung eines Grabens 64 geätzt wird.
Als nächstes wird wie in Fig. 5 dargestellt die Siliziumnitridschicht 63 als Maske verwendet, um den Teil des Grabens 64 thermisch zu oxidieren. Dies stellt ein Oxidationsverfahren dar, welches als das LOCOS (Local Oxidation of Silicon) bekannt ist, und es wird durch diese Oxidation eine LOCOS-Oxidschicht 65 gebildet, wobei gleichzeitig ein U- Graben 50 auf der Oberfläche der epitaxialen n&supmin;-Typ Schicht 2 gebildet wird, die einer Erosion durch die LOCOS-Oxidschicht 65 unterworfen wird, und es wird die Form des Grabens bestimmt. Der Abstand b zwischen den oberen Enden der benachbarten U-Gräben 50 wird durch die Größe der Siliziumnitridschicht 63 bestimmt, welche infolge der Seitenflächenoxidation durch den sogenannten Vorgelschnabel (bird's beak) leicht kurz wird. Jedoch beträgt diese Reduzierung der Größe etwa 0,5µm und kann mit hoher Genauigkeit gesteuert werden. Es wird erwünscht, daß ein Neigungswinkel der Seitenfläche des U-Grabens 50 bezüglich der Hauptoberfläche des Wafers 21 nicht kleiner als 45º wird, was durch Bestimmen der Bedingung der LOCOS-Oxidation oder durch Bestimmen der Tiefe des Grabens 64 gesteuert werden kann, welcher vor dem Schritt der LOCOS-Oxidation gebildet wird.
Wie nachher beschrieben beträgt der Abstand b zwischen den oberen Enden der benachbarten U-Gräben 50 etwa 8,5µm.
Darüber hinaus wird entsprechend Fig. 5 der ebene Abstand α zwischen der Mitte und dem oberen Ende des U-Grabens 50 durch die Formel (8) auf dieselbe Weise wie bei dem Fall des herkömmlichen U-MOS gegeben, welcher durch Fig. 20 und die Formel (4) gegeben ist.
α = α&sub1; + α&sub2; + α&sub3; (8)
wobei α&sub1; die Hälfte einer Länge zur Kontaktierung mit der n&supmin;-Typ Drainschicht 6 des Bodenseitenteils des U-Grabens 50, α&sub2; eine Länge zur Kontaktierung mit der p-Typ Basisschicht 16 des Bodenseitenteils des U-Grabens 50 und α&sub3; eine Länge des Vorsprungs des Seitenwandteils des U-Grabens 50 auf die Hauptoberfläche des Wafers 21 darstellen.
Jedoch kann α&sub2; in der Formel (8) wie hiernach beschrieben ausgelassen werden, so daß die Formel (8) in die folgende Formel umgewandelt werden kann.
α = α&sub1; + α&sub3; (9)
Sowohl α&sub1; als auch α&sub3; betragen etwa 0,75µm bei der Verfahrenstechnik unter den vorliegenden Bedingungen bzw. dem vorliegenden Umstand, so daß α den folgenden Wert annimmt.
α = 1,5 [µm] (10)
Die innere Wandoberfläche des durch die LOCOS-Oxidation gebildeten U-Grabens 50 ist eben und besitzt weniger Defekte, und die Oberfläche besitzt einen guten Oberflächenzustand in einem Grad, welcher äquivalent zu demjenigen der anfänglichen Hauptoberfläche des in Fig. 2 dargestellten Wafers 21 ist.
Als nächstes wird wie in Fig. 6 dargestellt die LOCOS- Oxidschicht 65 als Maske zur Durchführung einer Ionenimplantierung von Bor durch die dünne Feldoxidschicht 60 zur Bildung der p-Typ Basisschicht 16 verwendet. Zu dieser Zeit bildet das Grenzteil zwischen der LOCOS-Oxidschicht 65 und der Feldoxidschicht 60 eine selbstausgerichtete Position, und das der Ionenimplantierung zu unterwerfende Gebiet wird genau definiert.
Als nächstes wird wie in Fig. 7 dargestellt eine thermische Diffusion durchgeführt, um eine Übergangstiefe von etwa 3µm zu erzielen. Wegen dieser thermischen Diffusion ist die p-Typ Diffusionsschicht 62, welche vorher in dem in Fig. 3 dargestellten Schritt gebildet wird, mit einer Diffusionsschicht aus Bor integriert, das in dem in Fig. 6 dargestellten Schritt implantiert wird, und es ist eine p- Typ Basisschicht 16 gebildet. Darüber hinaus sind beide Endseiten des Gebiets der p-Typ Basisschicht 16 an den Positionen der Seitenwände des U-Grabens 50 auf eine Art einer Selbstausrichtung definiert.
Als nächstes wird wie in Fig. 8 dargestellt unter Verwendung von Masken sowohl der LOCOS-Oxidschicht 65 als auch der Fotoresistschicht 66, welche einer Strukturierung mit einer Struktur unterworfen wird, welche an dem mittleren Oberflächenteil der p-Typ Basisschicht 16 verbleibt, das von der LOCOS-Oxidschicht 65 umgeben ist, welche auf der Oberfläche des Wafers 21 in der gitterförmigen Struktur gebildet ist, eine Ionenimplantierung von Phosphor durch die dünne Feldoxidschicht 60 zur Bildung der n&spplus;-Typ Sourceschicht 4 durchgeführt. Ebenfalls in diesem Fall bilden auf dieselbe Weise wie in dem Fall, bei welchem Bor in dem in Fig. 6 dargestellten Schritt ionenimplantiert worden ist, das Grenzteil zwischen der LOCOS-Oxidschicht 65 und der Feldoxidschicht 60 eine Selbstausrichtungsposition, und das der Ionenimplantierung zu unterwerfende Gebiet wird genau definiert.
Als nächstes wird wie in Fig. 9 dargestellt eine thermische Diffusion mit einer Übergangstiefe von 0,5 bis 1 µm durchgeführt, um die n&spplus;-Typ Sourceschicht 4 zu bilden und gleichzeitig den Kanal 5 zu bestimmen. Bei dieser thermischen Diffusion wird die Endseite des Gebiets der n&spplus;-Typ Sourceschicht 4 zur Kontaktierung mit dem U-Graben 50 an der Position der Seitenwand des U-Grabens 50 auf die Art einer Selbstausrichtung definiert.
Das Bestimmen einer Übergangstiefe der p-Typ Basisschicht 16 zu dem Zeitpunkt des Beendens der thermischen Diffusion wird wichtig. Wenn nämlich eine hohe Spannung zwischen Drain und Source eines fertiggestellten Artikels des Leistungs-MOSFET's des vertikalen Typs des vorliegenden Beispiels angelegt wird, ist es wichtig, die Übergangstiefe der p-Typ Basisschicht 16 auf einen Wert zu bestimmen, welcher durch das Auftreten eines Durchschlags am Randteil 12 der Bodenseite des U-Grabens 50 nicht aufgehoben werden soll. Diese Übergangstiefe kann durch die thermische Diffusion genau definiert werden.
Wie oben entsprechend der Schritte von Fig. 6 bis Fig. 9 beschrieben sind die Übergangstiefe der p-Typ Basisschicht 16 und ihre Form bestimmt. Die wichtige Tatsache bezüglich der Form dieser p-Typ Basisschicht 16 besteht darin, daß die Position der Seitenoberfläche der p-Typ Basisschicht 16 bezüglich der Seitenoberfläche des U-Grabens 50 selbst ausgerichtet und danach thermisch defundiert ist, so daß die Form der p-Typ Basisschicht 16 eine vollständig bilaterale Symmetrie bezüglich des U-Grabens 50 annimmt. Als Ergebnis verschwindet die Differenz zwischen den rechten und linken Kontaktlängen α'&sub2;&sub1; und α'&sub2;&sub2;, welche sich aus der Maskenabweichung des Bodenseitenteils des U-Grabens 50 und der p-Typ Basisschicht 16 ergibt und bei dem herkömmlichen U-MOS wie in Fig. 21 dargestellt auftritt, stets entsprechend den Herstellungsschritten der vorliegenden Erfindung, und es wird die folgende Formel bestimmt.
α'&sub2;&sub1; = α'&sub2;&sub2; (11)
Des weiteren kann die Übergangstiefe der p-Typ Basisschicht 16 durch die Bedingung des Einstellens der thermischen Diffusion genau bestimmt werden, so daß es unnötig wird, die Länge α'&sub2; zu berücksichtigen, bei welcher das Bodenseitenteil des U-Grabens 50 die p-Typ Basisschicht 16 kontaktiert. In diesem Fall kann nämlich α&sub2; in der oben beschriebenen Formel (8) ausgelassen werden, und daher wird die oben beschriebene Formel (9) bestimmt.
Als nächstes wird wie in Fig. 10 dargestellt die LOCOS- Oxidschicht 65 durch Naßätzen entfernt, um die innere Wand 51 des Grabens 50 bloßzulegen, und danach wird die Gateoxidschicht 8 mit einer Dicke von etwa 60nm durch thermische Oxidation gebildet. Wie oben beschrieben besitzt die innere Wand 51 des U-Grabens 50 eine gute Siliziumoberfläche mit einer guten Ebenheit und wenig Defekten, so daß die Schichtqualität der durch thermische Oxidierung dieser Oberfläche gebildeten Gateoxidschicht 8, die Schnittstellenzustandsdichte der Schnittstelle des Kanals 5 und die Ladungsträgerbeweglichkeit in einem Grad äquivalent zu dem herkömmlichen DMOS gut sind.
Als nächstes wird wie in Fig. 11 dargestellt eine Polysiliziumschicht einer Dicke von etwa 400nm auf der Hauptoberfläche des Wafers 21 aufgetragen, um eine Gateelektrode 9 zu bilden, bei welcher eine Strukturierung derart erfolgt, so daß eine Abtrennung um den Abstand c um 2β kürzer ist als der Abstand b zwischen den oberen Enden der zwei benachbarten U-Gräben 50. Unter Berücksichtigung der Einstellungsgenauigkeit der Maske von 0,5 bis 1µm beträgt dann, wenn β auf 1µm bestimmt ist, der Trennungsabstand c zwischen den zwei benachbarten Gateelektroden 9 6,5µm, um zu ermöglichen, daß die Gateelektrode 9 notwendigerweise an dem flachen Teil der Hauptoberfläche des Wafers 21 begrenzt ist.
Wie oben beschrieben stellen die in Figuren 6 bis 11 dargestellten Schritte sehr wichtige Teile der Herstellungsschritte dar, wobei die LOCOS-Oxidschicht 6.5 als Maske für die Doppeldiffusion nach Art einer Selbstausrichtung verwendet wird, die p-Typ Basisschicht 16, die n&spplus;-Typ Sourceschicht 4 und der Kanal 5 gebildet werden und danach die LOCOS-Oxidschicht 65 entfernt wird, nachdem die Gateoxidschicht 8 und die Gateelektrode 9 gebildet worden sind.
Als nächstes wird wie in Fig. 12 dargestellt unter Verwendung der Fotoresistschicht 68, welche einer Strukturierung unterworfen wird, Bor durch die Oxidschicht 67 zur Bildung einer p&spplus;-Typ Basiskontaktschicht 17 ionenimplantiert.
Als nächstes wird wie in Fig. 13 dargestellt eine thermische Diffusion mit einer Übergangstiefe von etwa 0,5µm durchgeführt, und es wird die p&spplus;-Typ Basiskontaktschicht 17 gebildet. Bei dieser thermischen Diffusion beträgt die Größe e der Bloßlegung der p&spplus;-Typ Basiskontaktschicht 17 bezüglich der Oberfläche etwa 1,5µm, was durch eine Strukturgröße der Fotoresistschicht 68 bestimmt wird.
Wie in Fig. 1(b) dargestellt wird eine Zwischenschicht- Isolierungsschicht 18, welche BPSG aufweist bzw. daraus besteht, auf der Hauptoberfläche des Wafers 21 gebildet, wobei ein Teil davon einer Kontaktlochöffnung unterworfen wird, um die p&spplus;-Typ Basiskontaktschicht 17 und die n&spplus;-Typ Sourceschicht 4 bloßzulegen. Des weiteren wird eine Sourceelektrode 19, welche eine Aluminiumschicht aufweist bzw. daraus besteht, gebildet, um einen Ohmschen Kontakt der p&spplus;-Basiskontaktschicht 17 und der n&spplus;-Typ Sourceschicht 4 durch das oben beschriebene Kontaktloch herzustellen. Des weiteren wird zum Schutz der Aluminiumschicht eine (in der Figur nicht dargestellte) Passivierungsschicht, welche Siliziumnitrid oder dergleichen aufweist bzw. daraus besteht, durch das Plasma-CVD-Verfahren oder dergleichen gebildet, und es wird eine Drainelektrode 20, welche einen dreischichtigen Film aus Ti/Ni/Au aufweist bzw. daraus besteht, auf der Rückseite des Wafers 21 gebildet, um einen Ohmschen Kontakt mit dem n&spplus;-Typ Halbleitersubstrat 1 zu bilden.
Wie oben beschrieben werden bei der Struktur und dem Herstellungsverfahren des Leistungs-MOSFET's des vertikalen Typs, welche unter Verwendung von Figuren 2 bis 13 und von Fig. 1 erklärt wird, die folgenden Effekte erzielt.
(1) Im Vergleich mit dem in Fig. 15 dargestellten herkömmlichen U-MOS liegt ein unterschiedlicher Faktor unter den Bedingungen zur Bestimmung der Größe a der Einheitszelle, welche durch die Formeln (1) bis (7) gegeben ist, wie durch die Formeln (9) und (10) dargestellt von α vor, welcher auf 1,5µm von herkömmlicher Weise 3µm reduziert werden kann. Als Ergebnis kann entsprechend der Formel (3) die Größe a der Einheitszelle von herkömmlicher Weise 14,5µm auf einen durch die folgende Formel (12) gegebenen Wert reduziert werden, und es ist möglich, daß sich der Durchlaßwiderstand pro Fläche weiter demjenigen des R-MOS annähert.
a = 8,5 + 2 x 1,5 = 11,5 [µm] (12)
(2) Die Siliziumoberfläche, auf welcher das Kanalteil gebildet ist, ist die Siliziumoberfläche, welche durch Entfernen der durch das LOCOS-Oxidationsverfahren gebildeten Oxidschicht mittels Naßätzen gebildet ist, wobei die Ebenheit der Oberfläche gut ist, und es bestehen keinerlei Deffekte. Daher sind in Bezug auf die Schichtqualität der durch thermisches Oxidieren dieser Oberfläche gebildeten Gateoxidschicht die Schwierigkeiten der Isolationsunterlegenheit, das Verringern der Beweglichkeit infolge von Deffekten der Schnittstelle des Kanalteils, die Änderung der Schwellenwertspannung und dergleichen in einem Grad äquivalent zu dem herkömmlichen DMOS-Typ klein. Als Ergebnis sind der Ertrag und die Zuverlässigkeit hoch.
(3) Verfahren, bei welchen eine empfindliche Handhabung bei den Herstellungschritten wie durch das reaktive Ionenätzen bei dem R-MOS dargestellt erfordert wird, werden nicht angewandt, es wird jedoch das LOCOS-Oxidationsverfahren angewandt, bei welchem die Handhabung der Herstellung extrem einfach ist und die Größengenauigkeit und die Reproduzierbarkeit gut sind, so daß der Durchsatz und der Ertrag bei den Herstellungsschritten hoch sind und die Herstellungskosten ebenfalls niedrig sind.
Beispielsweise bei der in Fig. 22 dargestellten Struktur wird es einer Sourceelektrode 19 ermöglicht, einen Ohmschen Kontakt mit der n&spplus;-Typ Sourceschicht 4 und einer p&spplus;- Typ Basiskontaktschicht 17 durch einen Graben 52 zu bilden, und insbesondere ist dort eine Struktur gegeben, bei welcher die Sourceelektrode 19 einen Ohmschen Kontakt mit der Seitenfläche der n&spplus;-Typ Sourceschicht 4 bildet. Um diese Struktur herzustellen, wird bei den in Figuren 2 bis 13 dargestellten Herstellungsschritten die n&spplus;-Typ Sourceschicht 4 einer Diffusion unterworfen und auf der ganzen Fläche der Oberfläche der p-Typ Basisschicht 16 gebildet, um die Gatestruktur zu bilden, und des weiteren kann dann, wenn das Kontaktloch durch die Zwischenschicht der Isolierungsschicht 18 geöffnet ist, ein Graben 52 gebildet werden, welcher die Zwischenschicht der Isolierungsschicht 18 und die n&spplus;-Typ Sourceschicht 4 durchläuft, um die p&spplus;-Typ Basiskontaktschicht 17 zu erreichen. Eine Einstellung bzw. Bestimmung kann verschiedenartig erfolgen, so daß die p&spplus;- Typ Basiskontaktschicht 17 vor der Bildung der n&spplus;-Typ Sourceschicht 4 gebildet wird, unter Durchführung einer Ionenimplantierung von Bor mit einem Ansteigen der Beschleunigungsspannung nach der Bildung der n&spplus;-Typ Sourceschicht 4 gebildet wird, gleichzeitig mit der n&spplus;-Typ Sourceschicht 4 durch thermische Diffusion unter Verwendung einer Ionenimplantierung von Bor vor einer thermischen Diffusion zur Bildung der n&spplus;-Typ Sourceschicht oder dergleichen gebildet wird.
Entsprechend dieser Struktur wird es unnötig, den ebenen Abstand δ zwischen dem Ende des Kontaktlochs und dem Ende des Teils der Bloßlegung der Basiskontaktschicht 17 bezüglich der Oberfläche entsprechend Fig. 1(b) zu berücksichtigen. Des weiteren ist es unnötig, insbesondere die Größe e des Teils der Bloßlegung der Basiskontaktschicht 17 bezüglich der Oberfläche zu definieren, und wenn das Kontaktloch, welches eine Größe d besitzt, geöffnet ist, kann die Basiskontaktschicht 17 gleichzeitig bloßgelegt werden. Entsprechend der Struktur und dem Herstellungsverfahren der oben beschriebenen Struktur wird ein Teil der Formel (1) bis (3) im Bezug zu dem herkömmlichen U-MOS wie folgt geändert.
Entsprechend den Formeln (13) und (10), kann die Größe der Einheitszelle des Leistungs-MOSFET's des vertikalen Typs klein gestaltet werden und nicht mehr als 10µm betragen mit
a"' = 6,5 + 2 x 1,5 = 9,5 [µm] (14)
wobei es möglich wird, daß die Zellengröße äquivalent zu derjenigen des herkömmlichen R-MOS wird, und es kann eine deutliche Reduzierung des Durchlaßwiderstands erreicht werden. Darüber hinaus wird auf dieselbe Weise wie bei der ersten erwähnten Struktur ein Leistungs-MOSFET des vertikalen Typs erlangt, bei welchem der Ertrag und die Verläßlichkeit hoch sind.
Als nächstes wird eine erste Ausführungsform der vorliegenden Erfindung erklärt. Bei der folgenden Erklärung wird unter Bezugnahme auf das Verfahren zur Herstellung des ersten Leistungs-MOSFET des vertikalen Typs, welches zur Erklärung der vorliegenden Erfindung nützlich ist, und auf die in Figuren 1 bis 13 dargestellten strukturierten Figuren die Erklärung auf Teile beschränkt, bezüglich derer sich die erste Ausführungsform von der oben beschriebenen ersten Struktur unterscheidet, oder auf Teile, welche in der ersten Ausführungsform neu bestimmt sind, und da die anderen Teile dieselben wie diejenigen der oben beschriebenen ersten Struktur sind, wird eine diesbezügliche Erklärung ausgelassen.
Bei der ersten Ausführungsform entsprechend Fig. 2 ist der Wafer 21 derart gewählt, daß der Index der Ebene seiner Hauptoberfläche (1 1 1) beträgt oder dem nahekommt. Somit ist die Oberfläche der epitaxialen n&supmin;-Typ Schicht 2, welche der Unterseite der auf dem Wafer 21 in dem in Fig. 5 dargestellten Schritt gebildeten LOCOS-Oxidschicht entspricht, d.h. die Unterseite 53 des U-Grabens 50, parallel zu der Hauptoberfläche ausgerichtet, so daß deren Ebenenindex ebenfalls (1 1 1) beträgt.
Infolge der Optimierung der Oberflächenrichtungen der Seiten der rechtwinkligen Einheitszelle 15 bezüglich der Oberflächenrichtung der Hauptoberfläche des Wafers 21 und der Optimierung des Neigungswinkels der Seitenfläche 54 des U-Grabens 50 durch Setzen der Bedingung in dem in Fig. 5 dargestellten LOCOS-Oxidationsschritt wird darüber hinaus entsprechend Fig. 1(a) der Index der Ebene der Seitenfläche 54 des U-Grabens 50 auf einen Index nahe (1 0 0) gesetzt, wobei die Schnittstellenzustandsdichte niedrig ist.
Somit wird in dem Schritt zur Bildung der in Fig. 10 dargestellten Gateoxidschicht 8 in Abhängigkeit der Differenz des Index der Ebene zwischen der Unterseite 53 (der Index der Ebene beträgt wie oben beschrieben (1.1 1)) des U-Grabens 50 und der Seitenfläche 54 (der Index der Ebene ist wie oben beschrieben ein Index nahe (1 0 0)), eine Bedingung eines Schrittes derart gewählt, daß die Oxidationsgeschwindigkeit an der Unterseite 53 schneller ist. Eine relativ rasche bzw. kurze Oxidationszeit, bei welcher die Oxidation von Silizium durch Ratenbestimmung der Reaktion gesteuert wird, und eine dünne Oxidschicht sind notwendige Bedingungen, wobei die Bildung der dünnen Gateoxidschicht von etwa 60 nm den Bedingungen genügt. Entsprechend den Bedingungen wird die Dicke tB der auf der Oberfläche der Unterseite 53 des U-Grabens 50 gebildeten Geateoxidschicht größer als die Dicke tS der auf der Oberfläche der Seitenfläche 54 des Grabens 50 gebildeten Gateoxidschicht. Beispielsweise gilt
tS > tB (15)
Und es werden folgende numerische Werte für tS und tB erlangt.
tS = 60 [nm], tB = 80 [nm] (16)
Als nächstes wird die Funktion erklärt, bei welcher die erste Ausführungsform der ersten Struktur infolge einer Modifikation ihrer Struktur überlegen ist.
Bei der ersten Ausführungsform kann wie durch die Formeln (15) und (16) dargestellt die Dicke tB der auf der Oberfläche der Unterseite 53 des U-Grabens 50 von Fig. 1 gebildeten Gateoxidschicht größer gemacht werden als die Dicke tS der auf der Oberfläche der Seitenfläche 54 des U- Grabens 50 gebildeten Gateoxidschicht. Sogar wenn eine hohe Spannung an die Drainelektrode 20 und die Sourceeleketrode 19 angelegt wird, kann somit das elektrische Feld in der an der Oberfläche der Unterseite 53 des U-Grabens 50 gebildeten Gateoxidschicht reduziert werden und der dielektrische Durchschlag der Gateoxidschicht verhindert werden. Darüber hinaus verringert sich die Gateeingangskapazität des Unterseitenteils des U-Grabens 50, welche durch die Unterseite 53 des U-Grabens 50, die auf dessen Oberfläche gebildete Gateoxidschicht und die Gateelektrode 9 gebildet wird, umgekehrt proportional zu der Dicke der Gateoxidschicht, so daß eine hohe Schaltgeschwindigkeit möglich wird.
Darüber hinaus ist bei der ersten Ausführungsform der Index der Ebene der Seitenfläche 54 des U-Grabens 50 auf einen Index nahe (1 0 0) gesetzt, wobei die Schnittstellenzustandsdichte niedrig ist, um eine niedrige Schnittstellenzustandsdichte des Kanalteils 5 vorzusehen, so daß die Stabilität der Schwellenwertspannung gut ist, die Beweglichkeit des Kanalteils nicht verringert ist und der Widerstand der heißen Ladungsträger ebenfalls hoch ist, so daß die Langzeitzuverlässigkeit der elektrischen Charakteristik des Leistungs-MOSFET's des vertikalen Typs beibehalten werden kann.
Da bei der ersten Ausführungsform wie oben beschrieben die Erklärung lediglich für den Fall der in Fig. 1 (a) dargestellten rechtwinkligen Einheitszelle erfolgt ist, war es unmöglich, den Index der Ebenen aller Seitenflächen 54 des U-Grabens 50 auf die (1 0 0)-Ebene zu setzen. Der Grund dafür besteht darin, daß die Ebene (1 1 1) in einer dreifachen achsialen Symmetrie wegen der Kristallstruktur liegt, welche nicht an die rechtwinklige Zelle mit keiner dreifachen axialen Symmentrie angepaßt ist.
Eine zweite Ausführungsform, bei welcher dies verbessert ist, ist in Fig. 23 dargestellt. Fig. 23 (a) zeigt eine veranschaulichende Draufsicht, welche ein Teil eines Leistungs-MOSFET des vertikalen Typs einer zweiten Ausführungsform der vorliegenden Erfindung dargestellt, wobei die Oberflächenstruktur einer Gateelektrode 9 durch Anzeige lediglich eines Teils (des schraffierten Bereichs in der Figur) gegeben ist, um die Figur leichter lesbar zu machen, und eine Anzeige einer Sourceelektrode 19 ist ausgelassen. Darüber hinaus zeigt Fig. 23 (b) eine Querschnittsansicht entlang B-B von Fig. 23 (a). In der Figur werden dieselben Darstellungen wie jene in Fig. 1 mit demselben Bezugszeichen bezeichnet.
Bei der zweiten Ausführungsform werden wie in Fig. 23 (a) dargestellt eine Struktur einer dreieckigen Einheitszelle 15 und ein Graben 50 einer dreieckigen Struktur verwendet, und eine Seitenrichtung einer Seite des Dreiecks ist auf < 2 1 1> gesetzt, und des weiteren sind wie in Fig. 23 (b) dargestellt die Bedingungen des in Fig. 5 dargestellten LOCOS-Oxidationsschritts bestimmt, um einen Winkel von 54,7º bereitzustellen, welcher von der Hauptoberfläche eines Wafers 21 und einer Seitenfläche 54 des U-Grabens 50 gebildet wird. Daher können die Indizees der Ebenen aller Seitenflächen 54 des U-Grabens 50 auf (1 0 0) gesetzt werden, wobei der Schnittstellenzustand der kleinste ist, und es ist möglich, Kanäle mit einer guten Charakteristik äquivalent zu derjenigen des DMOSFET des herkömmlichen planaren Typs zu bilden.
Wie oben beschrieben wurde die Erklärung für die erste und zweite Ausführungsform lediglich für den Fall gegeben, bei welchem die vorliegende Erfindung auf den Leistungs- MOSFET des vertikalen Typs angewandt wird, welcher den unipolaren Betrieb durchführt, es besteht jedoch keine Beschränkung darauf, und es kann eine Anwendung auf einen Leistungs-MOSIC gerichtet werden, bei welchem ein Leistungs-MOSFET des vertikalen Typs aufgenommen ist, und des weiteren ist eine Anwendung ebenfalls auf eine Gatestruktur eines Bipolartransistors eines Isolierungsgatetyps (IGBT) möglich, welcher den bipolaren Betrieb durchführt.
Darüber hinaus wurde eine Erklärung lediglich für den n-Kanal-Typ bei der ersten und zweiten Ausführungsform gegeben, es versteht sich jedoch, daß derselbe Effekt mit einem p-Kanal-Typ erzielt werden kann, wobei der Typ des Halbleiters bezüglich des n-Typs und des p-Typs ausgetauscht wird.
Des weiteren ist die ebene Form der Einheitszelle nicht auf das oben beschriebene Quadrat und das gleichschenklige Dreieck beschränkt, und es ist alternativ möglich, optional Rechtecke, Sechsecke und dergleichen zu wählen. Was die Änderung der ebenen Struktur anbelangt, eine derartige Änderung kann leicht unter Verwendung der Bildungsstruktur der LOCOS-Oxidschicht 65 durchgeführt werden.
Wie oben beschrieben ist es bei dem MOSFET des vertikalen Typs entsprechend der vorliegenden Erfindung nicht nötig, einen U-Graben mit einer hinreichend großen Unterseite unter Berücksichtigung der Positionsabweichung des U-Grabens bezüglich des Basisschichtendes wie bei dem herkömmlichen U-MOS zu bilden, jedoch kann die Länge der Unterseite des U-Grabens auf ein nötiges Minimum klein gestaltet werden. Als Ergebnis kann die Größe der Einheitszelle stark verringert werden, der Durchlaßwiderstand pro Fläche kann auf einen Grad äquivalent zu demjenigen des R-MOS reduziert werden, und der Herstellungsertrag und die Zuverlässigkeit sind in einem Grad äquivalent zu dem DMOS-Typ hoch, so daß eine Annahme von Schaltbauelementen für eine hohe elektrische Leistung und dergleichen wie MOSIC äußerst effektiv ist, wobei deren elementare Komponenten oder das Bauelement aufgenommen sind.

Claims

1. Herstellungsverfahren eines MOSFET eines vertikalen Typs, das die folgenden Schritte aufweist:

Vorbereiten eines Halbleitersubstrats (1);

Ausbilden einer Halbleiterschicht (2) eines ersten Leitfähigkeitstyps an einer Hauptflächenseite des Halbleitersubstrats (1), wobei die Halbleiterschicht (2) eine Störstellenkonzentration aufweist, die niedriger als die des Halbleitersubstrats (1) ist, und eine Hauptoberfläche aufweist;

lokales Oxidieren eines vorbestimmten Bereichs der Hauptoberfläche der Halbleiterschicht (2), um einen lokalen Oxidfilm (65), der die Hauptoberfläche der Halbleiterschicht (2) um eine vorbestimmte Tiefe erodiert, in dem vorbestimmten Bereich auszubilden;

Ausbilden von Kanälen (5) auf der Oberfläche der Halbleiterschicht (2), die eine Seitenfläche (54) des lokalen Oxidfilms (65) kontaktiert, durch aufeinanderfolgende Doppeldiffusion von Störstellen des zweiten Leitfähigkeitstyps und des ersten Leitfähigkeitstyps von der Hauptoberfläche auf eine Weise einer Selbstausrichtung bezüglich des lokalen Oxidfilms (65), wodurch die Länge des Kanals (5) durch die Doppeldiffusion bestimmt wird und gleichzeitig dazu eine Basisschicht (16) des zweiten Leitfähigkeitstyps und eine Sourceschicht (4) des ersten Leitfähigkeitstyps ausgebildet werden;

Entfernen des lokalen Oxidfilms (65) nach der Doppeldiffusion, um eine Vertiefungsstruktur (50) auszubilden, die eine vorbestimmte Tiefe aufweist;

Oxidieren einer Innenwand (51) der Vertiefungsstruktur (50), die einen Abschnitt beinhaltet, der der Kanal (5) wird, um einen Gateoxidfilm (8) vorzusehen;

Ausbilden einer Gateeletrode (9) auf dem Gateoxidfilm (8);

Ausbilden einer Sourceelektrode (19), die sowohl die Sourceschicht (4) als auch die Basisschicht (16) elektrisch kontaktiert; und

Ausbilden einer Drainelektrode (20), die die andere Hauptflächenseite des Halbleitersubstrats (1) elektrisch kontaktiert,

wobei das Herstellungsverfahren eines MOSFET eines vertikalen Typs dadurch gekennzeichnet ist, daß:

der Schritt eines Ausbildens der Halbleiterschicht (2) einen Schritt eines Ausbildens einer Siliziumschicht beinhaltet, deren Flächenindex der Hauptoberfläche (111) oder ungefähr (111) beträgt;

der Schritt eines lokalen Oxidierens einen Schritt eines derartigen Steuerns eines Flächenindex der Oberfläche der Halbleiterschicht (2) beinhaltet, die die Seitenfläche (54) des lokalen Oxidfilms (65) kontaktiert, daß sie (100) oder ungefähr (100) beträgt;

und dadurch, daß:

der Schritt eines Entfernens des lokalen Oxidfilms (65), um die Vertiefungsstruktur (50) auszubilden, auf eine derartige Weise durchgeführt wird, daß ein Flächenindex der Bodenfläche (53) der Vertiefungsstruktur (50) (111) oder ungefähr (111) beträgt und ein Flächenindex der Seitenfläche (54) der Vertiefungsstruktur (50) (100) oder ungefähr (100) beträgt.

2. Herstellungsverfahren eines MOSFET eines vertikalen Typs nach Anspruch 1, dadurch gekennzeichnet, daß die Doppeldiffusion von Störstellen in dem Schritt eines Ausbildens von Kanälen (5) die folgenden Schritte beinhaltet:

Ausbilden der Basisschicht (16) durch Diffusion von Störstellen des zweiten Leitfähigkeitstyps in die Halbleiterschicht (2) auf eine Weise einer Selbstausrichtung bezüglich des lokalen Oxidfilms (65); und

Ausbilden der Sourceschicht (4) durch Diffusion von Störstellen des ersten Leitfähigkeitstyps in die Halbleiterschicht (2) auf eine Weise einer Selbstausrichtung bezüglich des lokalen Oxidfilms (65).

3. Herstellungsverfahren eines MOSFET eines vertikalen Typs nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schritt eines Vorbereitens des Halbleitersubstrats (1) einen Schritt eines Auswählens des Halbleitersubstrats (1) des ersten Leitfähigkeitstyps beinhaltet.

4. Herstellungsverfahren eines MOSFET eines vertikalen Typs nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der MOSFET des vertikalen Typs ein Bipolartransistor des Typs mit isoliertem Gate ist.

5. Herstellungsverfahren eines MOSFET eines vertikalen Typs nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß es weiterhin einen Schritt eines Ätzens der Halbleiterschicht (2), um eine Anfangsvertiefung (64) in der Oberfläche der Halbleiterschicht (2) auszubilden, vor dem Schritt eines Ausbildens des lokalen Oxidfilms (65) aufweist.

6. Herstellungsverfahren eines MOSFET eines vertikalen Typs nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Schritt eines Ausbildens eines lokalen Oxidfilms (65) einen Schritt eines derartigen Machens einer Oberflächenmusterform des lokalen Oxidfilms (65) zu einer Form eines gleichseitigen Dreiecks beinhaltet, daß sich eine Seite der Form eines gleichseitigen Dreiecks entlang einer Kristallachse von < 211> befindet.

7. Herstellungsverfahren eines MOSFET eines vertikalen Typs nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß:

der Schritt eines lokalen Oxidierens auf eine derartige Weise durchgeführt wird, daß der lokale Oxidfilm (65), der einen Bodenabschnitt (53) und geneigte Seitenabschnitte (54) aufweist, einen Neigungswinkel aufweist, welcher nicht weniger als 45 Grad beträgt;

der Schritt eines Ausbildens von Kanälen (5) durch Doppeldiffusion auf eine derartige Weise durchgeführt wird, daß die Kanäle angeordnet werden, um die jeweiligen geneigten Seitenabschnitte (54) des lokalen Oxidfilms (65) zu kontaktieren; und

der Schritt eines Entfernens des lokalen Oxidfilms (65), um die Vertiefungsstruktur (50) auszubilden, auf eine derartige Weise durchgeführt wird, daß die Vertiefungsstruktur (50) geneigte Seitenwände (54) aufweist, die dem Kanal (5) entsprechen.

8. Herstellungsverfahren eines MOSFET eines vertikalen Typs nach Anspruch 7, dadurch gekennzeichnet, daß es einen Schritt eines Ausbildens einer Anfangsvertiefung (64) an der Hauptoberfläche der Siliziumschicht (2) in dem Bereich, in dem der lokale Oxidfilm (65) ausgebildet wird, vor dem Schritt eines lokalen Oxidierens aufweist.

9. Herstellungsverfahren eines MOSFET eines vertikalen Typs nach Anspruch 8, dadurch gekennzeichnet, daß der Schritt eines lokalen Oxidierens einen Schritt eines derartigen Machens einer Oberflächenmusterform des lokalen Oxidfilms (65) zu einer Form eines gleichseitigen Dreiecks beinhaltet, daß sich eine Seite der Form eines gleichseitigen Dreiecks entlang einer Kristallachse von < 211> befindet.

10. Herstellungsverfahren eines MOSFET eines vertikalen Typs nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß der Schritt eines Vorbereitens des Halbleitersubstrats (1) einen Schritt eines Auswählens des Halbleitersubstrats (1) des ersten Leitfähigkeitstyps beinhaltet.