JP3412332B2 - 半導体装置 - Google Patents
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
- H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子とし
て用いられる半導体装置、すなわち縦型及び横型ＭＯＳ
ＦＥＴ(Metal Oxide Semiconductor Field Effect Tra
nsistor)およびＩＧＢＴ（Insulated Gate Bipolar Tra
nsistor ）の構成に関し、その単体または電力用半導体
素子を組み込んだＭＯＳＩＣ等に採用して好適である。
て用いられる半導体装置、すなわち縦型及び横型ＭＯＳ
ＦＥＴ(Metal Oxide Semiconductor Field Effect Tra
nsistor)およびＩＧＢＴ（Insulated Gate Bipolar Tra
nsistor ）の構成に関し、その単体または電力用半導体
素子を組み込んだＭＯＳＩＣ等に採用して好適である。
【０００２】
【従来の技術及びその問題点】縦型パワーＭＯＳＦＥＴ
は、周波数特性が優れ、スイッチング速度が速く、かつ
低電力で駆動できる等多くの特長を有することから、近
年多くの産業分野で使用されている。たとえば、日経マ
グロウヒル社発行“日経エレクトロニクス”の１９８６
年５月１９日号，pp.165-188には、パワーＭＯＳＦＥＴ
の開発の焦点が低耐圧品および高耐圧品に移行している
旨記載されている。さらに、この文献には、耐圧１００
Ｖ以下のパワーＭＯＳＦＥＴチップのオン抵抗は、１０
ｍΩレベルまで低くなってきていることが記載されてお
り、この理由として、パワーＭＯＳＦＥＴの製造にＬＳ
Ｉの微細加工を利用したり、そのセルの形状を工夫した
りすることにより、面積当たりのチャネル幅が大きくと
れるようになったことにある旨述べられている。また、
この文献には主流であるＤＭＯＳ型（二重拡散型）セル
を使用した縦型パワーＭＯＳＦＥＴを中心にのべられて
いる。その理由は、ＤＭＯＳ型はチャネル部分にシリコ
ンウエハの平坦な主表面をそのまま使用することを特長
とするプレーナプロセスにより作製されるため、歩留ま
りが良くコストが安いという製造上の利点があるからで
ある。
は、周波数特性が優れ、スイッチング速度が速く、かつ
低電力で駆動できる等多くの特長を有することから、近
年多くの産業分野で使用されている。たとえば、日経マ
グロウヒル社発行“日経エレクトロニクス”の１９８６
年５月１９日号，pp.165-188には、パワーＭＯＳＦＥＴ
の開発の焦点が低耐圧品および高耐圧品に移行している
旨記載されている。さらに、この文献には、耐圧１００
Ｖ以下のパワーＭＯＳＦＥＴチップのオン抵抗は、１０
ｍΩレベルまで低くなってきていることが記載されてお
り、この理由として、パワーＭＯＳＦＥＴの製造にＬＳ
Ｉの微細加工を利用したり、そのセルの形状を工夫した
りすることにより、面積当たりのチャネル幅が大きくと
れるようになったことにある旨述べられている。また、
この文献には主流であるＤＭＯＳ型（二重拡散型）セル
を使用した縦型パワーＭＯＳＦＥＴを中心にのべられて
いる。その理由は、ＤＭＯＳ型はチャネル部分にシリコ
ンウエハの平坦な主表面をそのまま使用することを特長
とするプレーナプロセスにより作製されるため、歩留ま
りが良くコストが安いという製造上の利点があるからで
ある。
【０００３】一方、縦型パワーＭＯＳＦＥＴの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
【０００４】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
【０００５】このように、溝の側面にチャネル部を形成
する構造の従来の製造方法として例えば特開昭61-19966
6 号公報に開示されたようにＲＩＥで溝を形成し、その
溝の側面にチャネル部を形成するものがある。ここで、
ＲＩＥはプロセスの制御性の優れた物理的なエッチング
である。すなわちＲＩＥは、ガス雰囲気中に置かれた半
導体装置の上下に電極を配置して前記電極間に高周波電
力を印加すると、ガスが電子とイオンとに電離する。こ
の電極間で電子とイオンの移動度の大きな違いによって
半導体装置上部に陰極降下が生じる。そしてこの陰極降
下によって電界を生じさせ、この電界によって前記イオ
ン半導体装置方向に加速させ、被エッチング面に物理的
に衝突させてそのエネルギーで半導体装置をエッチング
するものである。そして、ＲＩＥは電離したガスを加速
させるため、前記半導体装置上に絶対値にして１０Ｖ〜
５００Ｖ程度の陰極降下が発生するように前記電極間に
高周波電力が印加される。ＲＩＥにおいては電離したガ
スをある一定方向に加速させるため、非常に優れた異方
性を有しサイドエッチが起こりにくいという特徴があ
る。しかしながら、ＲＩＥにおいては、物理的に電離さ
れたガスを半導体装置に衝突させるため、エッチングさ
れた面のダメージによる格子欠陥が必然的に発生し、表
面再結合が起こることで移動度が下がり結果としてオン
抵抗が増加してしまうという問題がある。
する構造の従来の製造方法として例えば特開昭61-19966
6 号公報に開示されたようにＲＩＥで溝を形成し、その
溝の側面にチャネル部を形成するものがある。ここで、
ＲＩＥはプロセスの制御性の優れた物理的なエッチング
である。すなわちＲＩＥは、ガス雰囲気中に置かれた半
導体装置の上下に電極を配置して前記電極間に高周波電
力を印加すると、ガスが電子とイオンとに電離する。こ
の電極間で電子とイオンの移動度の大きな違いによって
半導体装置上部に陰極降下が生じる。そしてこの陰極降
下によって電界を生じさせ、この電界によって前記イオ
ン半導体装置方向に加速させ、被エッチング面に物理的
に衝突させてそのエネルギーで半導体装置をエッチング
するものである。そして、ＲＩＥは電離したガスを加速
させるため、前記半導体装置上に絶対値にして１０Ｖ〜
５００Ｖ程度の陰極降下が発生するように前記電極間に
高周波電力が印加される。ＲＩＥにおいては電離したガ
スをある一定方向に加速させるため、非常に優れた異方
性を有しサイドエッチが起こりにくいという特徴があ
る。しかしながら、ＲＩＥにおいては、物理的に電離さ
れたガスを半導体装置に衝突させるため、エッチングさ
れた面のダメージによる格子欠陥が必然的に発生し、表
面再結合が起こることで移動度が下がり結果としてオン
抵抗が増加してしまうという問題がある。
【０００６】ここで溝部のエッチングダメージが無く、
その結果これに起因する格子欠陥が発生しにくい製造方
法として、例えば国際公開WO93/03502号や特開昭62-121
67号が開示されている。 これによれば、溝部形成方法
としてＬＯＣＯＳ酸化膜を形成−除去し、ＬＯＣＯＳ酸
化膜の成長により食われた部分として形成される凹みを
溝部に利用するものである。このＲＩＥ等の物理的エッ
チングを使用せずに得られる溝部の側面にチャネルを形
成する事により、ダメージの無いチャネル部を形成で
き、その結果チャネル移動度の高い溝型ＭＯＳＦＥＴが
得られる。
その結果これに起因する格子欠陥が発生しにくい製造方
法として、例えば国際公開WO93/03502号や特開昭62-121
67号が開示されている。 これによれば、溝部形成方法
としてＬＯＣＯＳ酸化膜を形成−除去し、ＬＯＣＯＳ酸
化膜の成長により食われた部分として形成される凹みを
溝部に利用するものである。このＲＩＥ等の物理的エッ
チングを使用せずに得られる溝部の側面にチャネルを形
成する事により、ダメージの無いチャネル部を形成で
き、その結果チャネル移動度の高い溝型ＭＯＳＦＥＴが
得られる。
【０００７】しかしながら、国際公開WO93/03502号や特
開昭62-12167号にて開示されているが如き溝部形成方法
によれば、別の欠陥が導入される場合が有ることを確認
した。すなわち溝部を得るためのＬＯＣＯＳ酸化膜形成
工程の前後で有害な不純物（例えば重金属不純物）によ
る汚染があると、ＬＯＣＯＳ酸化膜形成時にＯＳＦ（Ｏ
ｘｉｄａｔｉｏｎ−Ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ
Ｆａｕｌｔ：酸化誘起積層欠陥）が発生したり、ＬＯ
ＣＯＳ酸化膜形成後の熱処理により転位欠陥が発生する
場合がある。これらの欠陥は最終工程完了後の素子電気
特性に悪影響を与え、我々の実験では、ドレイン電極−
ソース電極間のリーク電流の増加あるいは耐圧不良を引
き起こし、これにより素子歩留りが低下する事がわかっ
た。
開昭62-12167号にて開示されているが如き溝部形成方法
によれば、別の欠陥が導入される場合が有ることを確認
した。すなわち溝部を得るためのＬＯＣＯＳ酸化膜形成
工程の前後で有害な不純物（例えば重金属不純物）によ
る汚染があると、ＬＯＣＯＳ酸化膜形成時にＯＳＦ（Ｏ
ｘｉｄａｔｉｏｎ−Ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ
Ｆａｕｌｔ：酸化誘起積層欠陥）が発生したり、ＬＯ
ＣＯＳ酸化膜形成後の熱処理により転位欠陥が発生する
場合がある。これらの欠陥は最終工程完了後の素子電気
特性に悪影響を与え、我々の実験では、ドレイン電極−
ソース電極間のリーク電流の増加あるいは耐圧不良を引
き起こし、これにより素子歩留りが低下する事がわかっ
た。
【０００８】
【発明が解決しようとする課題】本発明は、上記問題に
鑑みたものであり、その目的は、ＬＯＣＯＳ酸化法を用
いて形成される溝の側面にチャネル部を形成するＭＯＳ
ＦＥＴにおいて、溝部形成ＬＯＣＯＳ酸化工程あるいは
その後の熱処理工程での欠陥の発生を抑制し、工程完了
後の素子の電気特性を良好なものとし、その結果歩留り
を向上する事を目的とする。
鑑みたものであり、その目的は、ＬＯＣＯＳ酸化法を用
いて形成される溝の側面にチャネル部を形成するＭＯＳ
ＦＥＴにおいて、溝部形成ＬＯＣＯＳ酸化工程あるいは
その後の熱処理工程での欠陥の発生を抑制し、工程完了
後の素子の電気特性を良好なものとし、その結果歩留り
を向上する事を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に構成された請求項１記載の発明は、相対する２つの表
面を有するある導電型の半導体基板と、前記半導体基板
の一表面に接触し、該半導体基板よりも低い不純物濃度
を有する第１導電型の半導体層と 前記半導体層の表面
に形成され、前記表面に形成したＬＯＣＯＳ酸化膜を除
去した時に得られる、バスタブ断面形状を有する複数の
溝部と、前記溝部両側に形成された第２導電型のベース
領域と、前記ベース領域内における前記半導体層に形成
され、前記溝部近傍において前記ベース領域と共にチャ
ネル領域を形成させるソース領域と、少なくとも前記溝
部の上部及び前記半導体層と前記ソース領域で挟まれた
ベース領域の上部に形成されるゲート絶縁膜と、前記ゲ
ート絶縁膜上部に形成されるゲート電極と、前記ベース
領域とソース領域に接触するソース電極とを有する半導
体装置において、前記半導体基板及び半導体層はシリコ
ン半導体であり、半導体基板の不純物をヒ素とし、その
不純物濃度を１×１０19cm-3以上としたものである。
に構成された請求項１記載の発明は、相対する２つの表
面を有するある導電型の半導体基板と、前記半導体基板
の一表面に接触し、該半導体基板よりも低い不純物濃度
を有する第１導電型の半導体層と 前記半導体層の表面
に形成され、前記表面に形成したＬＯＣＯＳ酸化膜を除
去した時に得られる、バスタブ断面形状を有する複数の
溝部と、前記溝部両側に形成された第２導電型のベース
領域と、前記ベース領域内における前記半導体層に形成
され、前記溝部近傍において前記ベース領域と共にチャ
ネル領域を形成させるソース領域と、少なくとも前記溝
部の上部及び前記半導体層と前記ソース領域で挟まれた
ベース領域の上部に形成されるゲート絶縁膜と、前記ゲ
ート絶縁膜上部に形成されるゲート電極と、前記ベース
領域とソース領域に接触するソース電極とを有する半導
体装置において、前記半導体基板及び半導体層はシリコ
ン半導体であり、半導体基板の不純物をヒ素とし、その
不純物濃度を１×１０19cm-3以上としたものである。
【００１０】上記目的を達成するために構成された請求
項２記載の発明は、相対する２つの表面を有するある導
電型の半導体基板と、前記半導体基板の一表面に接触
し、該半導体基板よりも低い不純物濃度を有する第１導
電型の半導体層と、前記半導体層の表面に形成され、前
記表面に形成したＬＯＣＯＳ酸化膜を除去した時に得ら
れるバスタブ断面形状を有する複数の溝部と、前記溝部
の両側に形成された第２導電型のベース領域と、前記ベ
ース領域内における前記半導体層に形成され、前記溝部
近傍において前記ベース領域と共にチャネル領域を形成
させるソース領域と、少なくとも前記溝部の上部及び前
記半導体層と前記ソース領域で挟まれたベース領域の上
部に形成されるゲート絶縁膜と、前記ゲート絶縁膜上部
に形成されるゲート電極と、前記ベース領域とソース領
域に接触するソース電極とを有する半導体装置におい
て、前記溝部，前記ベース領域及び前記ソース領域が配
置されたセル領域外において、前記半導体層内に、不純
物濃度が前記半導体層より高く、さらにその不純物濃度
が１×１０19ｃｍ-3以上である高濃度領域を設けたもの
である。
項２記載の発明は、相対する２つの表面を有するある導
電型の半導体基板と、前記半導体基板の一表面に接触
し、該半導体基板よりも低い不純物濃度を有する第１導
電型の半導体層と、前記半導体層の表面に形成され、前
記表面に形成したＬＯＣＯＳ酸化膜を除去した時に得ら
れるバスタブ断面形状を有する複数の溝部と、前記溝部
の両側に形成された第２導電型のベース領域と、前記ベ
ース領域内における前記半導体層に形成され、前記溝部
近傍において前記ベース領域と共にチャネル領域を形成
させるソース領域と、少なくとも前記溝部の上部及び前
記半導体層と前記ソース領域で挟まれたベース領域の上
部に形成されるゲート絶縁膜と、前記ゲート絶縁膜上部
に形成されるゲート電極と、前記ベース領域とソース領
域に接触するソース電極とを有する半導体装置におい
て、前記溝部，前記ベース領域及び前記ソース領域が配
置されたセル領域外において、前記半導体層内に、不純
物濃度が前記半導体層より高く、さらにその不純物濃度
が１×１０19ｃｍ-3以上である高濃度領域を設けたもの
である。
【００１１】
【作用及び発明の効果】上記構成の請求項１記載の発明
によれば、シリコン半導体基板の不純物を固溶限界が高
いヒ素とし、その濃度を１×１０19ｃｍ-3以上とするこ
とにより、半導体基板中に歪みを発生させる。またこれ
により、半導体基板と、該半導体基板より不純物濃度が
低い半導体層との間に格子定数のくいちがいによる歪み
が生じる。これらの結晶の歪みに起因した欠陥の発生箇
所は、ウエハ加工工程中に半導体基板及び半導体層に取
り込まれる有害汚染不純物（例えば 重金属不純物
等）を吸収し、半導体層表面の溝部近傍に存在する汚染
不純物を減少させる働きをする。その結果、溝部近傍の
欠陥発生を抑制することができ、チャネル領域の欠陥発
生に伴うドレイン−ソース間のリーク不良の発生を抑制
でき歩留りを向上することができる。
によれば、シリコン半導体基板の不純物を固溶限界が高
いヒ素とし、その濃度を１×１０19ｃｍ-3以上とするこ
とにより、半導体基板中に歪みを発生させる。またこれ
により、半導体基板と、該半導体基板より不純物濃度が
低い半導体層との間に格子定数のくいちがいによる歪み
が生じる。これらの結晶の歪みに起因した欠陥の発生箇
所は、ウエハ加工工程中に半導体基板及び半導体層に取
り込まれる有害汚染不純物（例えば 重金属不純物
等）を吸収し、半導体層表面の溝部近傍に存在する汚染
不純物を減少させる働きをする。その結果、溝部近傍の
欠陥発生を抑制することができ、チャネル領域の欠陥発
生に伴うドレイン−ソース間のリーク不良の発生を抑制
でき歩留りを向上することができる。
【００１２】上記構成の請求項２記載の発明によれば、
ベース領域、ソース領域が繰り返し形成されたセル領域
外に、１×１０19ｃｍ-3以上の高濃度領域を形成し、本
領域内に発生する結晶歪み及び本高濃度領域と半導体層
の境界において格子定数の食い違いにより発生する結晶
歪み領域を利用し、上記有害汚染不純物を吸収させる。
本構成においては、半導体基板の結晶歪みを必要としな
いので、通常半導体基板上にエピタキシャル成長法によ
り形成される半導体層の結晶性を損なう事がない。従っ
て少数キャリアのライフタイムが短かくなるのを防ぎ、
バイポーラＩＣを集積化する様な場合に、回路素子の電
気特性に悪影響を及ぼす事がない。
ベース領域、ソース領域が繰り返し形成されたセル領域
外に、１×１０19ｃｍ-3以上の高濃度領域を形成し、本
領域内に発生する結晶歪み及び本高濃度領域と半導体層
の境界において格子定数の食い違いにより発生する結晶
歪み領域を利用し、上記有害汚染不純物を吸収させる。
本構成においては、半導体基板の結晶歪みを必要としな
いので、通常半導体基板上にエピタキシャル成長法によ
り形成される半導体層の結晶性を損なう事がない。従っ
て少数キャリアのライフタイムが短かくなるのを防ぎ、
バイポーラＩＣを集積化する様な場合に、回路素子の電
気特性に悪影響を及ぼす事がない。
【００１３】
【実施例】以下図面を参照にして本発明の実施例を説明
する。図１は本発明の第１実施例による溝型ＭＯＳＦＥ
Ｔのユニットセル断面図である。以下本発明の溝型ＭＯ
ＳＦＥＴの構成を、製法に従って説明する。所定の厚さ
（例えば１００〜７００μｍ程度）であり、不純物濃度
が１×１０ 19ｃｍ-3以上であり、不純物がヒ素であるｎ
＋型シリコン半導体基板１を用意する。ｎ＋型シリコン
半導体基板１上にｎ＋型シリコン半導体基板１より不純
物濃度が低い（例えば不純物濃度が１×１０17ｃｍ-3以
下であり不純物がリン）ｎ−型半導体層２を例えばエピ
タキシャル成長法により形成する。この段階で半導体層
２の表面は平坦である。該半導体層２の表面にＬＯＣＯ
Ｓ酸化法により部分的に酸化膜が厚く且つ部分的に酸化
膜が厚くなる所において半導体層２の表面に溝を形成す
る様に、ＬＯＣＯＳ酸化膜１３を形成する。（図２参
照）ＬＯＣＯＳ酸化膜１３をマスクとしてイオン打ち込
み法及び熱拡散法を用いｐ型ベース領域４とｎ＋型ソー
ス領域５を半導体層２の表面に順次形成する。次にＬＯ
ＣＯＳ酸化膜１３を除去し、半導体層２の表面にゲート
絶縁膜６を、ゲート絶縁膜６の上にゲート電極７を、ゲ
ート電極７の上に層間絶縁膜８（例えばＢＰＳＧ）を形
成する。さらにゲート絶縁膜６と層間絶縁膜８を部分的
にエッチングして電極接触穴１０を形成し、さらにソー
ス電極９を形成し、ソース電極９は電極接触穴１０を介
してｎ＋ソース領域５及びｐ型ベース領域４と接触する
様にする。さらに半導体基板１に接触するドレイン電極
１１を形成する。
する。図１は本発明の第１実施例による溝型ＭＯＳＦＥ
Ｔのユニットセル断面図である。以下本発明の溝型ＭＯ
ＳＦＥＴの構成を、製法に従って説明する。所定の厚さ
（例えば１００〜７００μｍ程度）であり、不純物濃度
が１×１０ 19ｃｍ-3以上であり、不純物がヒ素であるｎ
＋型シリコン半導体基板１を用意する。ｎ＋型シリコン
半導体基板１上にｎ＋型シリコン半導体基板１より不純
物濃度が低い（例えば不純物濃度が１×１０17ｃｍ-3以
下であり不純物がリン）ｎ−型半導体層２を例えばエピ
タキシャル成長法により形成する。この段階で半導体層
２の表面は平坦である。該半導体層２の表面にＬＯＣＯ
Ｓ酸化法により部分的に酸化膜が厚く且つ部分的に酸化
膜が厚くなる所において半導体層２の表面に溝を形成す
る様に、ＬＯＣＯＳ酸化膜１３を形成する。（図２参
照）ＬＯＣＯＳ酸化膜１３をマスクとしてイオン打ち込
み法及び熱拡散法を用いｐ型ベース領域４とｎ＋型ソー
ス領域５を半導体層２の表面に順次形成する。次にＬＯ
ＣＯＳ酸化膜１３を除去し、半導体層２の表面にゲート
絶縁膜６を、ゲート絶縁膜６の上にゲート電極７を、ゲ
ート電極７の上に層間絶縁膜８（例えばＢＰＳＧ）を形
成する。さらにゲート絶縁膜６と層間絶縁膜８を部分的
にエッチングして電極接触穴１０を形成し、さらにソー
ス電極９を形成し、ソース電極９は電極接触穴１０を介
してｎ＋ソース領域５及びｐ型ベース領域４と接触する
様にする。さらに半導体基板１に接触するドレイン電極
１１を形成する。
【００１４】以上の製法にて形成される溝型ＭＯＳＦＥ
Ｔの構成において、ｎ＋型半導体基板１の不純物をヒ
素とし、その濃度を１×１０19ｃｍ-3以上の高濃度とし
半導体層２の不純物濃度をｎ＋型半導体基板１の不純
物濃度より低くする。上述の、の影響によりｎ＋型
半導体基板１の高不純物濃度化による結晶の歪みに起因
する欠陥（図１中の×印２０）及び ｎ＋型半導体基板
１とｎ−型半導体層２の境界近傍の不純物濃度差による
結晶の歪みに起因した欠陥（図１中の×２１）を発生さ
せる。欠陥２０及び２１は、ウエハ加工工程中に半導体
基板１及び半導体層２に取り込まれる有害汚染不純物
（例えば金属不純物等）を吸収し、半導体層２表面の溝
部近傍に存在する汚染不純物を減少させる働きをする。
その結果、溝部近傍の欠陥発生を抑制することができ、
チャネル領域の欠陥発生に伴うドレイン電極１１−ソー
ス電極９間のリーク不良及び耐圧不良の発生を抑制でき
歩留りを向上することができる。
Ｔの構成において、ｎ＋型半導体基板１の不純物をヒ
素とし、その濃度を１×１０19ｃｍ-3以上の高濃度とし
半導体層２の不純物濃度をｎ＋型半導体基板１の不純
物濃度より低くする。上述の、の影響によりｎ＋型
半導体基板１の高不純物濃度化による結晶の歪みに起因
する欠陥（図１中の×印２０）及び ｎ＋型半導体基板
１とｎ−型半導体層２の境界近傍の不純物濃度差による
結晶の歪みに起因した欠陥（図１中の×２１）を発生さ
せる。欠陥２０及び２１は、ウエハ加工工程中に半導体
基板１及び半導体層２に取り込まれる有害汚染不純物
（例えば金属不純物等）を吸収し、半導体層２表面の溝
部近傍に存在する汚染不純物を減少させる働きをする。
その結果、溝部近傍の欠陥発生を抑制することができ、
チャネル領域の欠陥発生に伴うドレイン電極１１−ソー
ス電極９間のリーク不良及び耐圧不良の発生を抑制でき
歩留りを向上することができる。
【００１５】ｎ＋半導体基板１の不純物及びその濃度
の、ドレイン−ソース間電流リーク不良率に及ぼす影響
を実験にて調べた。ｎ＋半導体基板１の構造として、面
方位（１００）、直径５インチのＡタイプ（不純物元素
アンチモン、不純物濃度３×１０18cm-3）とＢタイプ
（不純物元素ヒ素、不純物濃度１×１０19cm-3）の２種
類を用いた。エピタキシャル成長法により形成した半導
体層２の構造は、いずれのタイプとも、厚さ７．５μ
ｍ、不純物元素リン、不純物濃度７．５×１０15cm-3の
シリコンウエハである。この２種類のウエハを用い同一
ロット、同一工程にて素子を作製した。この結果ドレイ
ン−ソース間電流リーク不良率は、Ａタイプで５０％、
Ｂタイプで７％となった。この結果よりシリコン半導体
基板の不純物をヒ素とし高不純物濃度とすることによ
り、ドレイン−ソース間電流リーク不良率は減少し、歩
留りが向上することを確認した。
の、ドレイン−ソース間電流リーク不良率に及ぼす影響
を実験にて調べた。ｎ＋半導体基板１の構造として、面
方位（１００）、直径５インチのＡタイプ（不純物元素
アンチモン、不純物濃度３×１０18cm-3）とＢタイプ
（不純物元素ヒ素、不純物濃度１×１０19cm-3）の２種
類を用いた。エピタキシャル成長法により形成した半導
体層２の構造は、いずれのタイプとも、厚さ７．５μ
ｍ、不純物元素リン、不純物濃度７．５×１０15cm-3の
シリコンウエハである。この２種類のウエハを用い同一
ロット、同一工程にて素子を作製した。この結果ドレイ
ン−ソース間電流リーク不良率は、Ａタイプで５０％、
Ｂタイプで７％となった。この結果よりシリコン半導体
基板の不純物をヒ素とし高不純物濃度とすることによ
り、ドレイン−ソース間電流リーク不良率は減少し、歩
留りが向上することを確認した。
【００１６】図３は本発明の第２実施例による溝型ＭＯ
ＳＦＥＴの断面図である。以下本発明の溝型ＭＯＳＦＥ
Ｔの構成を、製法に従って説明する。所定の厚さ（例え
ば１００〜７００μｍ程度）の、ｎ＋型シリコン半導体
基板１を用意する。ｎ＋型半導体基板１上に、ｎ＋型半
導体基板よりも低い不純物濃度を有する（例えば不純物
濃度１×１０17ｃｍ-3以下で不純物が燐）ｎ−型半導体
層２を例えばエピタキシャル成長法により形成する。こ
の段階で半導体層２の表面は平坦である。半導体層２の
第１領域の表面より酸化膜をマスクにして高濃度のｎ型
不純物を熱拡散によりしみこませ、ｎ＋型半導体基板１
まで達するｎ＋領域３１を形成する。半導体層２の第２
領域の表面にＬＯＣＯＳ酸化法により部分的に酸化膜を
厚く形成し、且部分的に厚くなる所において半導体層２
の表面に溝ができる様にＬＯＣＯＳ酸化膜１３を形成す
る。（図４参照）ＬＯＣＯＳ酸化膜をマスクとしてイオ
ン打ち込み法及び熱拡散法を用いｐ型ベース領域４とｎ
＋ソース領域５を半導体層２の表面に順次形成する。次
にＬＯＣＯＳ酸化膜１３を除去し半導体層２の表面にゲ
ート酸化膜６を、ゲート酸化膜６の上にゲート電極７を
ゲート電極７の上に層間絶縁膜（例えばＢＰＳＧ）を形
成する。さらにゲート絶縁膜６と層間絶縁膜８を部分的
にエッチングして電極接触穴１０を形成し、ソース電極
９を形成し、ソース電極９は電極接触穴１０を介してｎ
＋ソース領域５及びｐ型ベース領域４と接触する様にす
る。さらに半導体基板１に接触するドレイン電極１１を
形成する。
ＳＦＥＴの断面図である。以下本発明の溝型ＭＯＳＦＥ
Ｔの構成を、製法に従って説明する。所定の厚さ（例え
ば１００〜７００μｍ程度）の、ｎ＋型シリコン半導体
基板１を用意する。ｎ＋型半導体基板１上に、ｎ＋型半
導体基板よりも低い不純物濃度を有する（例えば不純物
濃度１×１０17ｃｍ-3以下で不純物が燐）ｎ−型半導体
層２を例えばエピタキシャル成長法により形成する。こ
の段階で半導体層２の表面は平坦である。半導体層２の
第１領域の表面より酸化膜をマスクにして高濃度のｎ型
不純物を熱拡散によりしみこませ、ｎ＋型半導体基板１
まで達するｎ＋領域３１を形成する。半導体層２の第２
領域の表面にＬＯＣＯＳ酸化法により部分的に酸化膜を
厚く形成し、且部分的に厚くなる所において半導体層２
の表面に溝ができる様にＬＯＣＯＳ酸化膜１３を形成す
る。（図４参照）ＬＯＣＯＳ酸化膜をマスクとしてイオ
ン打ち込み法及び熱拡散法を用いｐ型ベース領域４とｎ
＋ソース領域５を半導体層２の表面に順次形成する。次
にＬＯＣＯＳ酸化膜１３を除去し半導体層２の表面にゲ
ート酸化膜６を、ゲート酸化膜６の上にゲート電極７を
ゲート電極７の上に層間絶縁膜（例えばＢＰＳＧ）を形
成する。さらにゲート絶縁膜６と層間絶縁膜８を部分的
にエッチングして電極接触穴１０を形成し、ソース電極
９を形成し、ソース電極９は電極接触穴１０を介してｎ
＋ソース領域５及びｐ型ベース領域４と接触する様にす
る。さらに半導体基板１に接触するドレイン電極１１を
形成する。
【００１７】以上の製法により形成される溝型ＭＯＳＦ
ＥＴの構成において、ｎ＋領域３１の製法を例えばリ
ンデポジションと熱拡散にて形成し、表面濃度を１×
１０ 19ｃｍ-3以上とすることにより、ｎ＋領域３１内部
に結晶の歪みに起因した欠陥（図３中の×印４１）及び
ｎ＋領域３１とｎ−半導体層２の境界近傍の不純物濃度
差による結晶歪みに起因した欠陥（図３中の×印４２）
を発生させる。結晶歪み４１、４２は、ウエハ加工工程
中に半導体基板１や半導体層２に取り込まれる有害汚染
不純物（例えば重金属不純物）を吸収し、半導体層２の
表面近傍に存在する汚染不純物を減少させる働きをす
る。その結果、溝部近傍の欠陥発生を抑制することがで
き、チャネル領域の欠陥発生に伴うドレイン電極１１−
ソース電極９間のリーク不良及び耐圧不良の発生を抑制
でき歩留りを向上することができる。
ＥＴの構成において、ｎ＋領域３１の製法を例えばリ
ンデポジションと熱拡散にて形成し、表面濃度を１×
１０ 19ｃｍ-3以上とすることにより、ｎ＋領域３１内部
に結晶の歪みに起因した欠陥（図３中の×印４１）及び
ｎ＋領域３１とｎ−半導体層２の境界近傍の不純物濃度
差による結晶歪みに起因した欠陥（図３中の×印４２）
を発生させる。結晶歪み４１、４２は、ウエハ加工工程
中に半導体基板１や半導体層２に取り込まれる有害汚染
不純物（例えば重金属不純物）を吸収し、半導体層２の
表面近傍に存在する汚染不純物を減少させる働きをす
る。その結果、溝部近傍の欠陥発生を抑制することがで
き、チャネル領域の欠陥発生に伴うドレイン電極１１−
ソース電極９間のリーク不良及び耐圧不良の発生を抑制
でき歩留りを向上することができる。
【００１８】ｎ＋領域３１の有無による歩留りの違いを
実験により評価した。ｎ＋半導体基板１の構造は、面方
位（１００）、直径５インチ、不純物元素アンチモン、
不純物濃度３×１０18cm-3であり、エピタキシャル成長
法により形成した半導体層２の構造は、厚さ７．５μ
ｍ、不純物元素リン、不純物濃度７．５×１０15cm-3の
シリコンウエハを用いた。同一ロット、同一工程にて素
子を作製し電気特性を評価した結果、ドレイン電極１１
−ソース電極９間の電流リーク不良率は、ｎ＋領域３１
が無い場合５０％であり、ｎ＋領域３１が有る場合１６
％であった。これによりｎ＋領域３１を設けることによ
り歩留りが向上する事を確認した。
実験により評価した。ｎ＋半導体基板１の構造は、面方
位（１００）、直径５インチ、不純物元素アンチモン、
不純物濃度３×１０18cm-3であり、エピタキシャル成長
法により形成した半導体層２の構造は、厚さ７．５μ
ｍ、不純物元素リン、不純物濃度７．５×１０15cm-3の
シリコンウエハを用いた。同一ロット、同一工程にて素
子を作製し電気特性を評価した結果、ドレイン電極１１
−ソース電極９間の電流リーク不良率は、ｎ＋領域３１
が無い場合５０％であり、ｎ＋領域３１が有る場合１６
％であった。これによりｎ＋領域３１を設けることによ
り歩留りが向上する事を確認した。
【００１９】図３においては、ドレイン電極１１をｎ＋
半導体基板１に接触させ、等電位リング電極１２をｎ＋
領域３１の表面に接触させて形成した縦型ＭＯＳＦＥＴ
の構成を例に示した。しかし図５に示す様に本発明は、
ドレイン電極をｎ＋領域３１に接触させた表面ドレイン
電極１４とするいわゆる横型ＭＯＳＦＥＴの構成におい
ても同様の効果を達成できる事は言うまでもない。さら
に本実施例ではｎチャネル型ＭＯＳＦＥＴの構成を用い
て説明したが、本発明は半導体層２、ベース領域４、ソ
ース領域５の導電型を逆にしたＩＧＢＴの構成において
も同様の効果が得られる。
半導体基板１に接触させ、等電位リング電極１２をｎ＋
領域３１の表面に接触させて形成した縦型ＭＯＳＦＥＴ
の構成を例に示した。しかし図５に示す様に本発明は、
ドレイン電極をｎ＋領域３１に接触させた表面ドレイン
電極１４とするいわゆる横型ＭＯＳＦＥＴの構成におい
ても同様の効果を達成できる事は言うまでもない。さら
に本実施例ではｎチャネル型ＭＯＳＦＥＴの構成を用い
て説明したが、本発明は半導体層２、ベース領域４、ソ
ース領域５の導電型を逆にしたＩＧＢＴの構成において
も同様の効果が得られる。
【図１】本発明第１実施例による溝型ＭＯＳＦＥＴの構
成の説明に供する図である。
成の説明に供する図である。
【図２】本発明第１実施例による溝型ＭＯＳＦＥＴの製
造工程の説明に供する図である。
造工程の説明に供する図である。
【図３】本発明第２実施例による溝型ＭＯＳＦＥＴの構
成の説明に供する図である。
成の説明に供する図である。
【図４】本発明第２実施例による溝型ＭＯＳＦＥＴの製
造工程の説明に供する図である。
造工程の説明に供する図である。
【図５】実施例による溝型ＭＯＳＦＥＴの構成の説明に
供する図である。
供する図である。
１ ｎ＋型半導体基板
２ ｎ−型半導体層
３ ｐ型領域
４ ｐ型ベース領域
５ ｎ＋型ソース領域
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ ソース電極
１０ 電極接触穴
１１ ドレイン電極
１２ 等電位リング電極
１３ ＬＯＣＯＳ酸化膜
１４ 表面ドレイン電極
２０ 半導体基板内歪み欠陥
２１ ｎ−型半導体層／ｎ＋型半導体基板境界近傍の歪
み欠陥 ３１ 高濃度ｎ＋領域 ４１ 高濃度ｎ＋領域内の歪み欠陥 ４２ 高濃度ｎ＋領域／ｎ−型半導体層境界近傍の歪み
欠陥
み欠陥 ３１ 高濃度ｎ＋領域 ４１ 高濃度ｎ＋領域内の歪み欠陥 ４２ 高濃度ｎ＋領域／ｎ−型半導体層境界近傍の歪み
欠陥
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−224437（ＪＰ，Ａ)
特開 平１−192175（ＪＰ，Ａ)
特開 平６−342798（ＪＰ，Ａ)
特開 平７−66212（ＪＰ，Ａ)
国際公開93／003502（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/78
H01L 21/322
Claims (4)
- 【請求項１】 相対する２つの表面を有するある導電型
の半導体基板と、 前記半導体基板の一表面に接触し、前記半導体基板より
も低い不純物濃度を有する第１導電型の半導体層と、 前記半導体層の表面に形成され、前記表面に形成したＬ
ＯＣＯＳ酸化膜を除去した時に得られるバスタブ断面形
状を有する複数の溝部と、 前記溝部の両側に形成された第２導電型のベース領域
と、 前記ベース領域内における前記半導体層に形成され、前
記溝部近傍において前記ベース領域と共にチャネル領域
を形成させるソース領域と、 少なくとも前記溝部の上部及び前記半導体層と前記ソー
ス領域で挟まれたベース領域の上部に形成されるゲート
絶縁膜と、 前記ゲート絶縁膜上部に形成されるゲート電極と、 前記ベース領域とソース領域に接触するソース電極とを
有する半導体装置において前記半導体基板及び半導体層
はシリコン半導体であり、半導体基板の不純物をヒ素と
し、その不純物濃度を１×１０19ｃｍ-3以上とした事を
特徴とする半導体装置。 - 【請求項２】 相対する２つの表面を有するある導電型
の半導体基板と、 前記半導体基板の一表面に接触し、前記半導体基板より
も低い不純物濃度を有する第１導電型の半導体層と、 前記半導体層の表面に形成され、前記表面に形成したＬ
ＯＣＯＳ酸化膜を除去した時に得られるバスタブ断面形
状を有する複数の溝部と、 前記溝部の両側に形成された第２導電型のベース領域
と、 前記ベース領域内における前記半導体層に形成され、前
記溝部近傍において前記ベース領域と共にチャネル領域
を形成させるソース領域と、 少なくとも前記溝部の上部及び前記半導体層と前記ソー
ス領域で挟まれたベース領域の上部に形成されるゲート
絶縁膜と、 前記ゲート絶縁膜上部に形成されるゲート電極と、 前記ベース領域とソース領域に接触するソース電極と、 を有する半導体装置において前記溝部，前記ベース領域
及び前記ソース領域が配置されたセル領域外において、
前記半導体層内に、不純物濃度が前記半導体層より高
く、その不純物濃度が１×１０19 ｃｍ -3 以上である高濃
度領域を設けた事を特徴とする半導体装置。 - 【請求項３】 前記高濃度領域は前記半導層の表面から
前記半導体基板まで達しており、その表面に等電位リン
グ電極が接触している事を特徴とする請求項２記載の半
導体装置。 - 【請求項４】 前記高濃度領域は前記半導層の表面から
前記半導体基板まで達しており、その表面に表面ドレイ
ン電極が接触している事を特徴とする請求項２記載の半
導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10234195A JP3412332B2 (ja) | 1995-04-26 | 1995-04-26 | 半導体装置 |
| EP96106547A EP0740352B1 (en) | 1995-04-26 | 1996-04-25 | Power MOS-gated device with recessed gate and method for its fabrication |
| DE69625740T DE69625740T2 (de) | 1995-04-26 | 1996-04-25 | MOS-gesteuerte Leistungsanordnung mit versenktem Gate und Verfahren zur Herstellung |
| US08/638,374 US5925911A (en) | 1995-04-26 | 1996-04-26 | Semiconductor device in which defects due to LOCOS or heat treatment are suppressed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10234195A JP3412332B2 (ja) | 1995-04-26 | 1995-04-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08298266A JPH08298266A (ja) | 1996-11-12 |
| JP3412332B2 true JP3412332B2 (ja) | 2003-06-03 |
Family
ID=14324804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10234195A Expired - Lifetime JP3412332B2 (ja) | 1995-04-26 | 1995-04-26 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5925911A (ja) |
| EP (1) | EP0740352B1 (ja) |
| JP (1) | JP3412332B2 (ja) |
| DE (1) | DE69625740T2 (ja) |
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|---|---|---|---|---|
| JP3528420B2 (ja) | 1996-04-26 | 2004-05-17 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP3298472B2 (ja) * | 1997-09-26 | 2002-07-02 | 関西日本電気株式会社 | 絶縁ゲート型半導体装置の製造方法 |
| KR20000014215A (ko) * | 1998-08-18 | 2000-03-06 | 김덕중 | 높은 신뢰도의 횡형 디모스 트랜지스터 및 그제조방법 |
| JP3514178B2 (ja) | 1998-09-16 | 2004-03-31 | 株式会社デンソー | 半導体装置の製造方法 |
| US6100162A (en) * | 1999-05-14 | 2000-08-08 | Micron Technology, Inc. | Method of forming a circuitry isolation region within a semiconductive wafer |
| JP4765012B2 (ja) * | 2000-02-09 | 2011-09-07 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| CN1315195C (zh) * | 2000-02-10 | 2007-05-09 | 国际整流器有限公司 | 在单面上带块形连接的垂直导电倒装芯片式器件 |
| US6657255B2 (en) * | 2001-10-30 | 2003-12-02 | General Semiconductor, Inc. | Trench DMOS device with improved drain contact |
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|---|---|---|---|---|
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| JPS5842274A (ja) * | 1981-09-07 | 1983-03-11 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲ−ト型電界効果トランジスタ |
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