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DE4042163A1 - Verfahren zur herstellung einer halbleitervorrichtung - Google Patents

Verfahren zur herstellung einer halbleitervorrichtung

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DE4042163A1
DE4042163A1 DE4042163A DE4042163A DE4042163A1 DE 4042163 A1 DE4042163 A1 DE 4042163A1 DE 4042163 A DE4042163 A DE 4042163A DE 4042163 A DE4042163 A DE 4042163A DE 4042163 A1 DE4042163 A1 DE 4042163A1
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DE
Germany
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gate
substrate
mask material
conductivity type
groove
Prior art date
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DE4042163A
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English (en)
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Yoshinori Murakami
Teruyoshi Mihara
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Original Assignee
Nissan Motor Co Ltd
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Priority claimed from JP9009690A external-priority patent/JP2893835B2/ja
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Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstel­ lung von Halbleitervorrichtungen, beispielsweise elektrosta­ tische Induktionstransistoren mit isoliertem Gate, vertikale MOS-Halbleitervorrichtungen unter Verwendung einer Akkumula­ tionsschicht, und dergleichen.
Es ist möglich, sich eine Konstruktion zu überlegen, mit welcher elektrostatische Induktionstransistoren mit isolier­ tem Gate erhalten werden können durch Ersetzen konventionel­ ler Flächengates (junction gates) durch isolierte Gates, wie dies in Fig. 7(A) dargestellt ist, die einen n⁻-Drainbereich 1 umfassen, n⁺-Sourcebereiche 2, Gateelektroden 3, Gate­ isolierfilme 4 und Zwischenschichtisolierfilme 5. Der Drain­ bereich 1 ist ohmisch leitend mit einer Drainelektrode 11 verbunden. Der Drainbereich 1 und die Sourcebereiche 2 sind von den Gateelektroden 3 jeweils durch die Gateisolierfilme 4 isoliert. Eine Sourceelektrode 22 ist ohmisch mit Source­ bereichen 2 verbunden und außerdem auf den Zwischenschicht­ isolierfilmen 5 ausgebildet. Hier wird der Drain zwischen den beiden benachbarten isolierten Gates 4 als "Kanal" in dem Auf­ bau der Vorrichtung bezeichnet, und eine Entfernung zwischen den beiden isolierten Gates 4, die mit H bezeichnet ist, wird als "Kanalbereichsdicke" bezeichnet. Bei dem voranstehenden Aufbau wird der Strom durch eine Verarmungsschicht abgeschnit­ ten, die in der Nähe des isolierten Gates 4 ausgebildet ist. Allerdings besteht in dem Falle des isolierten Gates, im Unterschied von dem Flächengate, eine Grenze für die Brei­ te der Verarmungsschicht, die durch Ausbildung der Akkumu­ lationsschicht des Minoritätenträgers in der Nähe des iso­ lierten Gates 4 ausgebildt wird. Daher gibt es eine Grenze in bezug auf die Beziehung zwischen der Verunreinigungsatom­ konzentration ND innerhalb des Kanalbereiches und der Dicke H des Kanalbereiches, wie dies durch die folgende Formel aus­ gedrückt ist:
wobei q die Elektronenladung bezeichnet, ε die dielektrische Konstante des Halbleiters des Drainbereiches, Φf den abso­ luten Wert des Fermi-Potentials des Halbleiters, ausgedrückt als
wobei k die Boltzmann-Konstante bezeichnet; T die absolute Temperatur, und Ni die spezifische Trägerkonzentration des Drainbereich-Halbleiters bezeichnet.
Aus der voranstehenden Formel geht hervor, daß die Kanal­ bereichsdicke H kleiner ist als die entwickelbare Verarmungs­ breite eines der isolierten Gates. Wenn H größer wird als die rechte Seite in der voranstehenden Formel, ist es unmöglich, den Strom abzuschalten, selbst wenn eine hohe Spannung an das Gate angelegt wird.
Beispielsweise beträgt im Falle eines Silizium-Halbleiters die erforderliche Kanalbereichsdicke 4,8 µm oder weniger, wenn die Verunreinigungsatomkonzentration des Drainbereiches 1×1014 cm-3 ist, und 1,7 µm oder weniger, wenn die Ver­ unreinigungsatomkonzentration 1×10¹⁵ cm-3 beträgt. Wenn in gewissem Maße eine höhere Verunreinigungsatomkonzentration erforderlich ist, wie im Falle von Vorrichtungen mit niedri­ ger Spannungsfestigkeit, so ist es daher praktisch unmöglich, einen wie voranstehend beschriebenen Mikroaufbau auszubilden.
Andererseits wird ein MOS-Halbleiter nach dem Stand der Tech­ nik unter Verwendung einer Akkumulationsschicht beschrieben in der japanischen veröffentlichten ungeprüften (Kokai) Patent­ anmeldung Nr. 55-1 08 768 mit dem Titel "Elektrostatischer In­ duktionsthyristor", wie dargestellt in Fig. 7(B). In der Figur weist die Halbleitervorrichtung einen n⁻-Drainbereich 1 auf, einen p⁺-Bereich 20, und n⁺-Sourcebereiche 2. Die Drain­ elektrode 11 ist ohmisch mit dem p⁺-Bereich 20 verbunden. Eine Gateelektrode 3 ist von dem Drainbereich 1 und von dem Sourcebereich 2 durch einen Gateisolierfilm 4 isoliert. Die Dicke des Films 4, welcher der Drainelektrode 11 gegenüber­ liegt, ist groß, um die Spannungswiderstandseigenschaften zu vergrößern. Eine Sourceelektrode 22 ist ohmisch mit dem Sourcebereich 2 verbunden. Zwar sind in Fig. 7(B) 21/2 Ein­ heitsaufbauten dargestellt, von denen jeder aus einem isolier­ ten Gate 4 und einem Sourcebereich 2 besteht, jedoch sind in der Praxis mehrere Einheitsaufbauten parallel innerhalb eines einzigen Chips angeordnet.
Der sandwichartig angeordnete Abschnitt zwischen den beiden isolierten Gates 4 innerhalb des Drainbereiches 1 wird als "Kanal" des Aufbaus der Vorrichtung bezeichnet; die Entfer­ nung zwischen den beiden isolierten Gates 4, die durch H ge­ kennzeichnet ist, wird als "Kanalbereichsdicke" bezeichnet; und das Symbol L nennt man "Kanallänge". Da das voranstehen­ de Dokument ein Thyristor-Patent betrifft, ist darüber hin­ aus der p⁺-Bereich 20 in dem in Fig. 1(B) dargestellten Auf­ bau vorgesehen, um ein bipolares Element zur Verfügung zu stellen.
Andererseits wird bei einer Halbleitervorrichtung, die durch das Herstellungsverfahren gemäß der vorliegenden Erfindung erhalten wird, wie dies nachstehend beschrieben ist, kein p⁺-Bereich 20 beschrieben, infolge eines unipolaren Elemen­ tes. Jedoch ist der Aufbau der Sourcebereiche und der Gate­ elektroden derselbe, und daher führt das Vorliegen oder die Abwesenheit des p⁺-Bereiches 20 zu keinem Einfluß auf die Funktion und den Aufbau der Vorrichtung.
Nachstehend wird der Betrieb des voranstehend genannten MOS- Halbleiterelementes unter Verwendung der voranstehend ange­ gebenen Akkumulationsschicht beschrieben.
Die Sourceelektrode 22 ist geerdet, und an die Drainelektrode 11 ist eine positive Spannung angelegt. Unter diesen Bedin­ gungen, wenn die Gateelektrode 3 geerdet ist oder ein negati­ ves Potential an die Gateelektrode 3 angelegt ist, um eine Verarmungsschicht in dem Kanalbereich auszubilden, können Lei­ tungselektronen nicht aus dem Sourcebereich 2 herausfließen, so daß der Strom abgeschnitten wird. Wenn weiterhin ein nega­ tives Potential von der Gateelektrode entfernt wird, um die Verarmungsschicht in dem Kanalbereich zu entfernen, oder wenn ein positives Potential an die Gateelektrode angelegt wird, um eine Elektronenakkumulationsschicht in der Nähe des isolierten Gates auszubilden, so ist der Sourcebereich zum Drainbereich hin leitend und gestattet den Fluß eines Hauptstroms. Sobald die Akkumulationsschicht in der Nähe des isolierten Gates aus­ gebildet ist, wird infolge der Tatsache, daß die Leitfähigkeit der Akkumulationsschicht hoch ist, der Widerstand des Kanal­ bereichs verringert und kann daher vernachlässigt werden, ver­ glichen mit dem Driftwiderstand des Drainbereichs.
Weiterhin wird bei dem voranstehend beschriebenen Aufbau, wenn Leitungselektronen von dem Sourcebereich 2 abgegeben werden, infolge der Tatsache, daß positive Löcher des Minoritätenträ­ gers von dem p⁺-Bereich 20 auf der Drainseite injiziert wer­ den, der Widerstand des n⁻-Drainbereiches 1 weiter verrin­ gert auf der Grundlage eines Leitfähigkeitsmodulationseffekts.
Allerdings gibt es bei dem voranstehend angegebenen Aufbau eine Beschränkung für den Kanalaufbau wie folgt: Zwar wird der Hauptstrom durch die Verarmungsschicht abgeschnitten, die in der Nähe des isolierten Gates entwickelt wird, wie dies voranstehend beschrieben wurde, jedoch existiert in dem Fall des isolierten Gates, welches sich von dem Flächengate unter­ scheidet, da eine Inversionsschicht des Minoritätenträgers in der Nähe des Gateisolierfilms ausgebildet wird, eine Be­ grenzung bezüglich der Breite der entwickelbaren Verarmungs­ schicht. Dies bedeutet, daß die Verunreinigungsatomkonzentra­ tion ND des Kanalbereiches und die Dicke H des Kanalberei­ ches ebenfalls entsprechend der voranstehend beschriebenen Formel begrenzt sind.
Zur Behebung der voranstehend beschriebenen "Begrenzung der Kanalbereichsdicke" wurde in der japanischen veröffentlich­ ten geprüften (Kokoku) Patentanmeldung Nr. 62-44 698 oder der (Kokai) Patentanmeldung Nr. 55-85 069 ein "Transistor mit iso­ liertem Gate" vorgeschlagen, in welchem zusätzliche Steuer­ gates mit festem Potential in der Nähe der treibenden, U- förmigen isolierten Gates vorgesehen sind, um jeweils die verschiedenen Vorrichtungseigenschaften auf der Grundlage des Potentials der Steuergates zu steuern. Die Festpotential­ steuergates sind von der Art der pn-Junction-Gates, Schottky- Gates, oder in der Art isolierter Gates anderer Arten.
Fig. 8(A) zeigt einen Vorrichtungsaufbau nach dem Stand der Technik, bei welchem die an der Sourceelektrode 22 befestig­ ten Steuergates 6 in Form von Junction-Gates (Flächengates) ausgebildet sind. Diese Vorrichtung weist einen n -Drain­ bereich 1 auf, n⁺-Sourcebereiche 2, Gateelektroden 3, Gate­ isolierfilme 4, Zwischenschichtisolierfilme 5, und p-artige Steuergates 6. Eine Drainelektrode 11 ist ohmisch mit dem Drainbereich 1 verbunden. Der Drainbereich 1 und die Source­ bereiche 2 sind durch die Gateisolierfilme 4 isoliert. Die Sourceelektrode 22 ist elektrisch mit den p-artigen Steuer­ gates 6 und den Sourcebereichen 2 verbunden. Bei diesem Vor­ richtungsaufbau ist es möglich, wenn die Verunreinigungsatom­ konzentration des p-artigen Steuergates 6 hoch ist, da die eingebaute Verarmungsschicht hauptsächlich in dem n⁻-Drain­ bereich 1 ausgebildet wird, den Kanalbereich (den Drain­ bereich, der sandwichartig zwischen zwei unterschiedlichen Gatearten angeordnet ist) elektrisch abzuschalten, abhängig von der Verarmungsschicht, die in der Gateelektrode ausgebil­ det wird, jenseits der durch die voranstehend angegebene For­ mel definierten Begrenzung. Die Stromleitung zwischen dem Drainbereich und dem Sourcebereich kann erhalten werden auf der Grundlage der Akkumulationsschicht, die in der Nähe des isolierten Gates ausgebildet wird, auf dieselbe Weise wie bei Vorrichtungen nach dem Stand der Technik. Darüber hinaus zeigt Fig. 2(B) ein weiteres Verfahren, bei welchem jedes Steuergate mit einem Steuergateanschluß 66 verbunden ist, um an diesen ein negatives festes Potential anzulegen.
Die in den Fig. 8(A) und 8(B) gezeigten, voranstehend be­ schriebenen Steuergates 6 können allgemein ausgebildet werden durch selektives Injizieren und Diffundieren von Verunreini­ gungsionen des p-Typs zwischen die isolierten Gates 4 hinein, und zwar durch einen Photoprozeß, wie dies in Fig. 8(C) ge­ zeigt ist. In Fig. 8(C) bezeichnet die Bezugsziffer 100 einen Widerstandslack, und 600 bezeichnet einen Bereich, in welchen Verunreinigungsatome des p-Typs als Ionen injiziert werden. Darüber hinaus zeigt Fig. 8(D) ein weiteres Verfahren, bei welchem eine Nut in einem bestimmten Bereich zwischen den beiden isolierten Gates 4 durch einen Photoprozeß ausgebil­ det wird, um Verunreinigungsatome des p-Typs in das Innere der Nut hinein zu diffundieren. Weiterhin ist es ebenfalls möglich, ein Metall in der Nut zu vergraben, um so einen Schottky-Übergang (Schottky-Junction) zu dem n⁻ -Substrat 1 herzustellen.
Bei dem voranstehend genannten Verfahren nach dem Stand der Technik existierende zwei nachstehend angegebene ernsthafte Probleme: Das erste Problem betrifft die Dispersion des Vor­ richtungsschwellenwertes (der Einschaltspannung). Dies bedeu­ tet, daß dann, wenn eine Photomaske zur Ausbildung der Steuer­ gates fehlangepaßt ist, der Schwellenwert des Kanalwertes unterschiedlich wird zwischen den beiden Seiten des Steuer­ gates 6, und daher sind die Eigenschaften der Vorrichtung nicht gleichmäßig.
Das zweite Problem betrifft die Mustermikrostruktur oder die Feinstruktur zur Erhöhung der Stromkapazität der Vorrichtung.
Unter Berücksichtigung des ersten Problems ist es erforder­ lich, die Kanalbereichsgröße auf einen großen Wert zu setzen, etwa auf das 5- bis 10-fache der Maskenanpassungspräzision der Photovorrichtung. Dies ist unverzichtbar, wenn die Steuer­ gates durch einen Photoprozeß ausgebildet werden. Wenn bei­ spielsweise eine solche Photovorrichtung verwendet wird, daß die minimale ausbildbare Mustergröße 3 µm beträgt und die An­ passungspräzision 0,5 µm beträgt, so ist die minimale Einheit des Aufbaus der Vorrichtung etwa 6 bis 8 µm, und dies stellt die Mustergrößenbegrenzung dar.
Wie voranstehend beschrieben wurde, existiert bei dem ersten Aufbau nach dem Stand der Technik, wie er in den Fig. 1(A) und 1(B) dargestellt ist, eine Begrenzung bezüglich der Kanal­ dicke, innerhalb derer der Kanalbereich abgeschnitten werden kann, so daß es schwierig gewesen ist, einen Aufbau nach die­ sem ersten Stand der Technik bei Vorrichtungen mit niedriger Spannungsfestigkeit einzusetzen, die eine hohe Verunreini­ gungsatomkonzentration in dem Kanalbereich aufweisen.
Zwar ist es bei dem zweiten Aufbau nach dem Stand der Technik, wie dieser in den Fig. 8(A), 8(B) und 8(D) gezeigt ist mög­ lich, das sich bei dem Aufbau nach dem ersten Stand der Tech­ nik ergebende Problem zu vermeiden, jedoch existiert hier im­ mer noch eine Begrenzung bezüglich der Präzision des Photo­ prozesses, und zwar dann, wenn es erforderlich ist, daß die Mikrostruktur des Musters es gestattet, daß der Schwellenwert gleichmäßig ist, oder wenn die gesamte Stromkapazität erhöht werden muß.
Unter Berücksichtigung der voranstehenden Probleme stellt es daher einen Hauptvorteil der vorliegenden Erfindung dar, daß diese ein Verfahren zur Herstellung von Halbleitervorrichtun­ gen zur Verfügung stellt, welches die Kanalbereichsdicke zwischen den beiden benachbarten isolierten Gates bei höherer Herstellungspräzision verringern kann, um eine Mikrostruktur der Vorrichtung zu realisieren, so daß Vorrichtungen mit niedriger Durchbruchsspannung hergestellt werden können, ohne Begrenzungen zwischen der Kanalbereichsdicke und der Kanal­ bereichs-Verunreinigungatomkonzentration, und darüber hinaus kann die gesamte Stromkapazität der Vorrichtung vergrößert werden, ohne eine Ungleichmäßigkeit bei den Eigenschaften der Vorrichtung.
Zur Erzielung der voranstehend beschriebenen Vorteile und bei einer Anwendung auf einen elektrostatischen Induktionstransis­ tor mit isoliertem Gate umfaßt das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung folgende Schritte: (a) Ausbildung zumindest eines U-förmigen isolierten Gates (4) auf der Oberfläche eines Halbleitersub­ strats (1) eines ersten Leitfähigkeitstyps; (b) Freilegen ei­ nes Teils der Seitenwand des U-förmigen isolierten Gates (4) durch Ätzen des Substrats; (c) Abdecken des freigelegten Teils mit einem Maskierungsmaterial; (d) Ausbildung der Seitenwand (200) des Maskierungsmaterials nur neben der Seite des frei­ gelegten U-förmigen isolierten Gates (4); und (e) Ausbildung zumindest einer Nut durch Ätzen des Substrats beinahe verti­ kal unter Verwendung der Maskierungsmaterialseitenwand (200) als Maske.
Bei diesem Transistor ist das in der vertikalen Nut abgela­ gerte Metall über einen Schottky-Übergang mit dem Halbleiter­ substrat des ersten Leitfähigkeitstyps verbunden. Weiterhin ist es ebenfalls vorzuziehen, einen Halbleiterbereich (6) ei­ nes zweiten Leitfähigkeitstyps auszubilden, oder ein zweites isoliertes Gate (404) als ein Steuergate auf der Oberfläche der ausgebildeten vertikalen Nut. Das Maskenmaterial ist ein Isolierfilm, ein polykristalliner Halbleiterfilm oder ein amorpher Film, der Verunreinigungsatome eines ersten Leit­ fähigkeitstyps mit hoher Konzentration enthält. Weiterhin wird der Sourcebereich unter dem Seitenwandmaskenmaterial ausgebildet durch Anlassen der Vorrichtung, um in dem Masken­ material enthaltene Verunreinigungsatome in das Halbleiter­ substrat eindiffundieren zu lassen.
Bei dem Verfahren gemäß der vorliegenden Erfindung wird nach der Ausbildung der Treiber-Isoliergates das Halbleitersub­ strat geätzt, um teilweise die Seitenoberflächen des isolier­ ten Gates freizulegen, und sogenannte Maskenmaterialseiten­ wände werden auf der Seite des freigelegten U-förmigen iso­ lierten Gates durch einen Isolierfilm, einen polykristalli­ nen oder einen amorphen Halbleiterfilm ausgebildet; und es werden verschiedene Steuergates ausgebildet durch Ätzen des Halbleitersubstrats in vertikaler Richtung unter Verwendung der Maskenmaterialseitenwände als Masken. Daher ist es mög­ lich, eine gleichmäßige Vorrichtungsmikrostruktur auszubil­ den, die praktisch keine Dispersion in einer extrem kurzen Entfernung zwischen dem isolierten Gate und dem Steuergate aufweist. Die Kanaldicke wird gesteuert entsprechend der Dicke jedes Films der Maskenmaterialseitenwand. Die praktisch aus­ gebildete Filmdicke liegt innerhalb eines Bereiches von 500 Nanometer bis 1 Mikrometer, und daher liegt die ausgebildete Kanalbreite innerhalb desselben Bereichs. Das vorliegende Ver­ fahren kann bei einem solchen Fall angewendet werden, in wel­ chem die obere Grenze der voranstehend genannten Kanalbreite H groß ist, da selbst dann, wenn die Verunreinigungsatomkon­ zentration in dem Drainbereich niedrig ist, die enge Kanal­ breite ebenfalls vorzuziehen ist.
Wenn die vorliegende Erfindung bei einer vertikalen MOS-Halb­ leitervorrichtung angewendet wird, so umfaßt das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung folgende Schritte:
  • a) Ausbildung eines Sourcebereiches (2) eines ersten Leitfähigkeitstyps und hoher Verunrei­ nigungskonzentration auf der Oberfläche eines Halbleitersub­ srats (1) eines ersten Leitfähigkeitstyps;
  • b) Ausbildung von Maskierungsfilmen (100, 101, 102) auf dem Sourcebereich;
  • c) Entfernen eines Teils der Filme für eine Gateelektrode (3);
  • d) geringfügiges Entfernen eines Teils des Sourcebereiches (2) durch anisotropes Ätzen zur Ausbildung eines seitlich ge­ ätzten Abschnitts unter den Maskenfilmen;
  • e) tiefes Entfernen des Substrats (1) durch isotropes Ätzen unter Verwendung der Maskierungsfilme als Maske zur Ausbildung einer Nut für eine Gateelektrode;
  • f) Ausbildung eines Gateoxidfilms (4) auf der Oberfläche der Gatenut;
  • g) Ablagern eines leitfähigen Materials (3) in der Nut als Gateelektrode;
  • h) Ausbildung eines Zwischenschichtisolierfilms (5) auf der Oberfläche des Gatematerials, um ein T-förmiges isoliertes Gate zu erhalten;
  • i) Entfernen der verbleibenden Maskenfilme auf der Oberfläche des Sourcebereiches (2);
  • j) tiefes Entfernen des Substrats durch isotropes Ätzen unter Verwendung des T-förmigen isolier­ ten Gates (3) als Maske zur Ausbildung einer beinahe vertikalen Nut; und
  • k) Ablagerung von Metall in der Nut als Source­ elektrode (22).
Bei dem Verfahren gemäß der vorliegenden Erfindung kann die Kanaldicke H bis auf 0,2 bis 2 µm herunter mit geringer Dis­ persion gesteuert werden, entsprechend dem Grad der isotropen Seitenätzung des Substrats. Daher ist es möglich, den Kanal in einem Substrat mit hoher Verunreinigungsatomkonzentration auszubilden, wodurch eine Mikrostruktureinheit erhalten wird. Weiter ist es möglich, wenn die Substrat-Verunreinigungsatom­ konzentration niedrig ist, da der dünne Kanal nicht nachtei­ lig ist, die Kanaldichte per Einheitsfläche basierend auf ei­ nem Mikromuster zu vergrößern, und hierdurch die Stromkapazi­ tät zu vergrößern.
Die Erfindung wird nachstehend im einzelnen unter Bezugnahme auf die beigefügten Figuren näher erläutert, woraus sich wei­ tere Vorteile und Merkmale ergeben.
Es zeigt:
Fig. 1(A) bis 1(E) Querschnittsansichten mit einer Darstel­ lung des Herstellungsverfahrens für einen elek­ trostatischen Induktionstransistor mit isolier­ tem Gate, zur Erleichterung der Erläuterung einer ersten Zielrichtung des Verfahrens zur Herstellung von Halbleitervorrichtungen gemäß der vorliegenden Erfindung;
Fig. 2 eine Querschnittsansicht mit einer Darstellung ei­ ner ersten Abänderung des elektrostatischen Induk­ tionstransistors mit isoliertem Gate, der in den Fig. 1(A) bis 1(E) gezeigt ist;
Fig. 3 eine Querschnittsansicht mit einer Darstellung ei­ ner zweiten Abänderung des elektrostatischen Induk­ tionstransistors mit isoliertem Gate, der in den Fig. 1(A) bis 1(E) gezeigt ist;
Fig. 4(A) bis 4(H) Querschnittsansichten mit einer Darstel­ lung des Herstellungsverfahrens für eine vertikale MOS-Halbleitervorrichtung zur Erleichterung der Erläuterung einer zweiten Zielrichtung des Verfah­ rens zur Herstellung von Halbleitervorrichtungen gemäß der vorliegenden Erfindung;
Fig. 5 eine teilweise Querschnittsansicht mit einer Dar­ stellung nur des wesentlichen Abschnitts der ver­ tikalen MOS-Halbleitervorrichtung, die in Fig. 4(H) gezeigt ist; und
Fig. 6(A) und 6(B) Energiebanddiagramme des "Kanal"-Bereichs der vertikalen MOS-Halbleitervorrichtung entlang der Linie A-A′ in Fig. 5, welche nur zur Erleich­ terung der Erläuterung die Leitungsbandlinie zei­ gen;
Fig. 6(A) den AUS-Zustand und Fig. 6(B) den EIN-Zustand der Vorrichtung,
Fig. 7(A) eine Querschnittsansicht mit einer Darstellung ei­ ner ersten Halbleitervorrichtung nach dem Stand der Technik;
Fig. 7(B) eine Querschnittsansicht mit einer Darstellung ei­ ner zweiten Halbleitervorrichtung nach dem Stand der Technik;
Fig. 8(A) eine Querschnittsansicht mit einer Darstellung ei­ ner dritten Halbleitervorrichtung nach dem Stand der Technik;
Fig. 8(B) eine Querschnittsansicht mit einer Darstellung ei­ ner ersten Abänderung der dritten Halbleitervor­ richtung nach dem Stand der Technik;
Fig. 8(C) eine Querschnittsansicht zum besseren Verständnis des Verfahrens zur Ausbildung von Steuergates bei der dritten Halbleitervorrichtung nach dem Stand der Technik;
Fig. 8(D) eine Querschnittsansicht mit einer Darstellung ei­ ner zweiten Abänderung der dritten Halbleitervor­ richtung nach dem Stand der Technik.
Es erfolgt nunmehr die Beschreibung des erfindungsgemäßen Ver­ fahrens unter Bezug auf die beigefügten Figuren. Das wesent­ liche Merkmal des Verfahrens gemäß der vorliegenden Erfindung ist die Ausbildung von Steuergatenuten oder Steuergateelek­ trodennuten unter Verwendung von Maskenmaterialseitenwänden (200) als Masken, auf selbstausrichtende Weise, um eine Vor­ richtungsmikrostruktur auszubilden.
Fig. 1(A) bis 1(E) zeigen Querschnittsansichten mit einer Darstellung des Verfahrens zur Herstellung eines elektrosta­ tischen Induktionstransistors mit isoliertem Gate nach dem Verfahren gemäß der vorliegenden Erfindung.
In den Fig. 1(A) bis 1(E) weist die Vorrichtung ein Halblei­ tersubstrat 1 mit einem n⁻-Drain auf, isolierte Gates 4, Gateelektroden 3, n⁺-Sourcebereiche 2, Zwischenschichtfilme 5, eine Drainelektrode 11, und eine Sourceelektrode 22, die sowohl mit den Sourcebereichen 2 und den Steuergates 6 ver­ bunden ist.
Wie dies in Fig. 1(A) gezeigt ist, werden zunächst U-förmige isolierte Gates 4 und Gateelektroden 3 auf der Oberfläche ei­ nes Halbleitersubstrats 1 mit einem n⁻ -Drain ausgebildet. Dann wird, wie in Fig. 1(B) dargestellt, die Halbleiterober­ fläche geätzt in einer Dicke von 5000 bis 6000 Å, um einen Teil jeder Seitenwand jedes U-förmigen isolierten Gates 4 freizulegen. Daraufhin wird ein Maskenmaterial, beispielswei­ se ein Isolierfilm (Isolator), ein polykristalliner Halblei­ terfilm (beispielsweise PSG), oder ein amorpher Halbleiter­ film, mit einer Dicke von etwa 5000 Å auf den freigelegten Oberflächen in Form einer Decke ausgebildet. Das Maskenmate­ rial ist ein Halbleiter, der Verunreinigungsatome des n-Leit­ fähigkeitstyps in hoher Konzentration enthält. Darüber hin­ aus ist es vorzuziehen, Verunreinigungsatome des n-Typs durch Ionenimplantation in die Oberfläche des Substrats 1 einzubrin­ gen, bevor das Maskenmaterial (der Film) gebildet wird. Dieser Film wird durch ein reaktives Ionenätzungsverfahren geätzt, so daß der Film nur an jeder Seitenoberfläche jedes der frei­ gelegten U-förmigen isolierten Gates 4 verbleibt, wie in Fig. 1(C) gezeigt, und zwar als Seitenwände 200.
In dieser Stufe wird die Vorrichtung hitzebehandelt (angelas­ sen) zur Ausbildung von n⁺-Sourcebereichen 2 durch Eindif­ fundieren der Verunreinigungsatome hoher Konzentration des Maskenmaterialfilms in das n⁻-Halbleitersubstrat 1. Selbst­ verständlich ist es möglich, die n⁺-Sourcebereiche 2 durch ein anderes Verfahren herzustellen durch Ersetzen des Films durch ein anders Maskenmaterial, und die Sourcebereiche 2 durch ein anderes Verfahren auszubilden.
Das Substrat 1 wird weiterhin vertikal von seiner Oberflä­ che aus geätzt unter Verwendung der Seitenwände 200 als Mas­ ken, wie dies in Fig. 1(D) gezeigt ist. Das einfachste Ver­ fahren zur Ausbildung des Steuergates 6 ist das Ablagern ei­ nes Metalls, das über einen Schottky-Übergang mit dem Drain­ bereich 1 innerhalb jeder Nut verbunden wird, wie in Fig. 1(E) dargestellt. In diesem Fall beträgt die Kanalbreite 5000 Å, und es ist möglich, die Verunreinigungsatomkonzentration ND des Kanalbereichs bis auf etwa 1×1016 cm-3 zu vergrößern.
Wenn das minimale Muster bei diesem Aufbau erreicht wird unter Verwendung derselben Photovorrichtung, die eine ausbildbare Größe eines Minimalmusters von 3 µm aufweist und eine Anpaß­ präzision von 0,5 µm, so ist es möglich, da das Steuergate gebildet werden kann durch ein selbstausrichtendes Verfahren, unabhängig von der Anordnung der isolierten Gates 4, die iso­ lierten Gates 4 durch das Minimalmuster auszubilden, so daß die minimale Einheit des Vorrichtungsaufbaus verringert wer­ den kann bis auf 3 µm herunter.
Fig. 2 zeigt eine weitere Modifikation des elektrostatischen Induktionstransistors mit isoliertem Gate, der auf dieselbe Weise hergestellt ist. Bei dieser Vorrichtung werden, bevor das Material in den in dem Substrat 1 ausgebildeten Nuten ab­ gelagert wird, Halbleiterbereiche 6(p) des p-Typs ausgebil­ det als Steuergates 6 auf der Oberfläche der Nuten durch ein Dampfwachstumsdiffusionsverfahren, und dann werden hierin die Steuergateelektroden 22 (also die Sourceelektroden) ab­ gelagert.
Fig. 3 zeigt eine weitere Abänderung des Induktionstransis­ tors mit isolierter Gateelektrode, der nach demselben Verfah­ ren hergestellt ist. Bei dieser Vorrichtung ist jedes zweite isolierte Gate 404 in jeder Nut ausgebildet. Bei dieser Vor­ richtung läßt sich die Sourceleitung einfach erreichen durch Verwendung von n⁺-polykristallinem Silizium als Maskenmate­ rial 200.
Wie voranstehend beschrieben wurde, ist es bei dem erfindungs­ gemäßen Verfahren möglich, einen gleichförmigen Vorrichtungs­ aufbau auszubilden, der beinahe keine Dispersion in einer ex­ trem kurzen Entfernung zwischen dem isolierten Gate 4 und dem Steuergate 6 aufweist, wodurch eine geeignete Mikrostruktur der Halbleitervorrichtung erreicht wird, und zwar deswegen, da die Oberfläche des Halbleitersubstrats 1 geätzt wird, um teilweise die Seitenoberflächen der Gates 4 freizulegen, nachdem die isolierten Treibergates 4 ausgebildet wurden, da sogenannte Maskenmaterialseitenwände 200 gebildet werden auf den freiliegenden Seitenoberflächen der Gates 4 durch einen Isolierfilm, oder einen polykristallinen oder amorphen Halb­ leiterfilm, und da verschiedene Steuergates 6 und 404 gebil­ det werden durch Ätzen des Halbleitersubstrats in der verti­ kalen Richtung unter Verwendung der Seitenwand 200 als Mas­ ke.
Fig. 4(A) bis 4(H) zeigen Ouerschnittsansichten mit einer Darstellung des Verfahrens zur Herstellung einer vertikalen MOS-Halbleitervorrichtung unter Verwendung von Akkumulations­ schichten nach dem Verfahren gemäß der vorliegenden Erfindung.
Vor der Erläuterung des Herstellungsverfahrens gemäß der vor­ liegenden Erfindung wird nachstehend der Aufbau und der prin­ zipielle Betrieb einer Halbleitervorrichtung beschrieben, wel­ che Akkumulationsschichten verwendet.
Fig. 5 ist eine Querschnittsansicht mit einer Darstellung des wesentlichen Abschnitts einer Vorrichtung, die ein n⁻-Sili­ ziumsubstrat aufweist.
In Fig. 5 weist die Vorrichtung einen n⁻-Drainbereich 1 auf, eine Drainelektrode 11, einen n⁺-Sourcebereich 2, ein Metall 22, das über einen Schottky-Übergang mit dem Drainbereich 1 als eine Sourceelektrode verbunden ist, die ebenfalls mit dem Sourcebereich 2 verbunden ist, eine Gateelektrode 3, die aus Metall oder Polysilizium gebildet ist, das in einen Halblei­ ter des p⁺-Typs eindotiert ist, einen Gateoxidfilm 4, und einen Zwischenschichtisolierfilm 5.
Weiterhin wird der Bereich "Kanal" dieser Halbleitervorrich­ tung genannt, der in sandwichartiger Anordnung zwischen dem isolierten Gate 4 in dem Drainbereich 1 und dem Schottky- Übergangsabschnitt angeordnet ist. Weiterhin ist die Entfer­ nung H, die als "Kanaldicke" bezeichnet wird, zwischen der isolierten Gateelektrode 3 und dem Schottky-Übergangsabschnitt kürzer als die Verarmungsschichtdicke, wenn der Schottky-Über­ gang mit Null vorgespannt ist.
Weiterhin weist die Vorrichtung Triodeneigenschaften auf, wenn die Kanaltiefe L kleiner oder gleich der Kanaldicke H ist, und wenn L etwa dreimal größer ist als H, weist die Vorrichtung Pentodeneigenschaften auf.
Diese Vorrichtung wird verwendet durch Erden der Sourceelek­ trode 22 und durch Anlegen einer positiven Spannung an die Drainelektrode 11. Wenn die Gateelektrode 3 geerdet ist, fließt kein Strom zwischen den Drain- und Sourcebereichen, da der Kanalbereich sich ändert in den Verarmungszustand in­ folge einer Differenz in der Austrittsarbeit zwischen dem Material der Gateelektrode 3 und dem Kanalbereich und infolge des Effektes des Schottky-Überganges der Sourceelektrode 22. Weiterhin fließt ein Strom zwischen dem Source- und Drain­ bereich, wenn ein positives Potential an die Gateelektrode 3 angelegt wird, da eine Akkumulationsschicht in der Nähe des Gateisolierfilms 4 ausgebildet wird.
Fig. 6(A) und 6(B) zeigen Bandstrukturen, die entlang der Linie A-A′ in Fig. 5 aufgenommen sind, und wobei nur die un­ tere Endlinie des Leitungsbandes gezeigt ist. In den Figuren bezeichnet ΦB eine Barrierenhöhe des Schottky-Übergangs zwischen dem Drainbereich 1 und der Sourceelektrode 22, die in Fig. 5 dargestellt sind. Weiterhin zeigt Fig. 6(A) den Fall, der erhalten wird, wenn sich die Gatespannung auf 0 Volt be­ findet, und Fig. 6(B) zeigt den Fall, der erhalten wird, wenn ein positives Potential an das Gate angelegt wird, so daß eine Akkumulationsschicht in der Nähe des isolierten Gates ausge­ bildet wird. Wenn die Gatespannung 0 Volt beträgt, so fließen, wie in Fig. 6(A) gezeigt ist, da sich der Zustand des Kanal­ bereiches in einen Verarmungszustand ändert infolge der Schottky-Barriere und eines Unterschieds der Halbleiteraus­ trittsarbeit zwischen dem Gateelektrodenmaterial und dem Kanalbereich hierdurch keine Elektronen. Weiterhin fließt, wenn ein positives Potential an das Gate angelegt wird, Strom zwischen dem Sourcebereich 2 und dem Drainbereich 1, da eine Akkumulationsschicht in der Nähe des Gateisolierfilms ausge­ bildet wird.
Das Verfahren zur Herstellung der in Fig. 7 gezeigten Halb­ leitervorrichtung wird unter Bezug auf die Fig. 6(A) bis 6(H) beschrieben.
Wie in Fig. 4(A) dargestellt, wird ein Sourcebereich 2 mit einer hohen n⁺-Verunreinigungskonzentration auf der Ober­ fläche des n⁻-Halbleitersubstrats des Drainbereiches 1 mit einem Epitaxialwachstumsverfahren oder einem Verunreinigungs­ atomdiffusionsverfahren ausgebildet. Auf der Oberfläche die­ ses Substrats werden in dieser Reihenfolge ein dünner Oxid­ film 100, ein Siliziumnitridfilm 101 für LOCOS, und ein Oxid­ film 102 für einen Ätzschutz hergestellt, und diese dreilagi­ gen Filme werden entfernt durch anisotropes Ätzen nur an sol­ chen Stellen, an welchen Gateelektroden ausgebildet werden. Daraufhin wird, wie in Fig. 4(B) dargestellt, der n⁺-Source­ bereich 2 ein wenig durch anisotropes Ätzen entfernt, um sei­ tengeätzte Abschnitte unter den Maskenfilmen auszubilden. Der Grad dieser Seitenätzung bestimmt die Dicke H des Kanals bei dem späteren Verfahren. Der Grad dieser Seitenätzung ist steuerbar bis herunter auf 0,2 bis 2 µm ohne Dispersion.
Dann wird, wie in Fig. 4(C) dargestellt, ein Teil des n⁻- Drainbereiches 1 tief entfernt durch isotrope Ätzung unter Verwendung der Maskenfilme als Maske zur Ausbildung von Nuten für Gateelektroden. Daraufhin wird die innere Oberfläche der durch Ätzung ausgebildeten Nut um 20 nm durch Oxidation ent­ fernt. Zu diesem Zeitpunkt kann der freigelegte Abschnitt des Oxidfilms 100 entfernt werden. Daraufhin wird ein Silizium­ nitridfilm 101 unter der Maske entfernt durch Naßätzung in eine Form, wie sie in Fig. 4(D) gezeigt ist. Daraufhin wird, wie in Fig. 4(E) dargestellt, ein Gateoxidfilm 4 (isoliertes Gate) ausgebildet auf der Oberfläche der Gatenuten; ein p⁺-do­ tiertes Polysilizium-Leitungsmaterial 3 wird in jeder Nut abgelagert, um eine ebene Oberfläche zu erzielen. Dann, wie in Fig. 4(F) gezeigt, wird die Oberfläche des freigelegten Polysiliziums oxidiert durch ein LOCOS-Oxidationsverfahren zur Ausbildung eines Zwischenschichtisolierfilms 5 auf der Ober­ fläche des Gatematerials, so daß T-förmige isolierte Gates erhalten werden. Daraufhin werden durch anisotropes Ätzen, wie in Fig. 4(G) dargestellt, die verbleibenden Maskenfilme (Sili­ ziumnitridfilm 101 und der dünne Oxidfilm 100) auf dem Source­ bereich 2 entfernt. Weiterhin wird das Substrat 1 tiefentfernt durch isotropes Ätzen unter Verwendung der T-förmigen isolier­ ten Gates 3 als Maske zur Ausbildung beinahe vertikaler Nuten.
Bei diesem Ätzverfahren wird der dünne Bereich unter dem T- förmigen isolierten Gate 200 jeder Kanalbereich, da das T- förmige isolierte Gate 200 (Seitenwand) bereits auf der Sei­ tenoberfläche jeder Gateelektrode 3 ausgebildet worden ist, wenn der n⁺-Bereich 2 durch anisotropes Ätzen entfernt wird, um jeden seitlichen geätzten Abschnitt unter dem Oxidfilm 100 auszubilden, wie unter Bezug auf Fig. 4(B) erläutert ist, wenn das Substrat 1 geätzt wird, um die Steuergateelektrode 22 (dieselbe wie die Sourceelektrode) auszubilden.
Schließlich wird, wie in Fig. 4(H) gezeigt, ein Metall, wel­ ches über einen Schottky-Übergang mit dem n⁻-Drainbereich- Substrat 1 verbunden ist, in den Nuten abgelagert, die durch Ätzen gebildet wurden. Dieses ohmisch mit dem n⁺-Source­ bereich 2 verbundene Metall wird eine Sourceelektrode 22. Die in Fig. 5 gezeigte Halbleitervorrichtung kann entsprechend dem voranstehend beschriebenen Verfahren von (A) bis (H) her­ gestellt werden.
Wie voranstehend beschrieben wurde, werden gemäß der vorlie­ genden Erfindung die vertikalen Steuergates ausgebildet wie folgt: Ein Teil eines Halbleitersubstrats 1 wird durch Ätzen entfernt unter Verwendung des Maskenmaterials zur Ausbildung seitengeätzter Abschnitte (Fig. 4(B)); ein T-förmiges isolier­ tes Gate wird durch anisotropes Ätzen mit derselben Maske ge­ bildet (Fig. 4(C)); ein Halbleiterbereich wird auf der Seiten­ oberfläche des isolierten Gates und unter dem T-förmigen iso­ lierten Gate 200 (Seitenwand) übriggelassen durch Ätzen des Substrates mit diesem isolierten Gate als Maske (Fig. 4(G)); ein über einen Schottky-Übergang mit dem Substrat verbundenes Metall wird in der Nut abgelagert, die durch Ätzen des Sub­ strats ausgebildet wurde, zur Ausbildung eines Kanalbereichs in dem Halbleiterbereich auf der Seitenwand des isolierten Gates (Fig. 4(H)).
Die Kanaldicke H wird bestimmt durch den Grad des seiten­ geätzten Abschnitts infolge der isotropen Ätzung, wenn das isolierte Gate ausgebildet wird. Der Ätzungsbetrag ist etwa 0,2 bis 2 µm ohne Dispersion.
Bei dem Verfahren nach dem Stand der Technik wird ein Photo­ prozeß eingesetzt zur Ausbildung der Sourceelektrode 22. Da­ her wächst unvermeidlich die Größe der Aufbaueinheit der Vor­ richtung (in Fig. 5 ist eine Halbaufbaueinheit gezeigt) auf bis zu 7 µm oder mehr an unter Berücksichtigung der Überlap­ pung mit dem Gatemuster, unter der Annahme, daß die minimal ausbildbare Mustergröße der Photovorrichtung 3 µm beträgt. Bei dem Herstellungsverfahren gemäß der vorliegenden Erfin­ dung ist es jedoch möglich, die Vorrichtungsstruktureinheit bis auf etwa 3 µm herab zu verringern, da die Sourceelektro­ de oder die Steuergateelektrode 22 durch ein selbstausrich­ tendes Verfahren ausgebildet werden kann. Der voranstehend beschriebene Vorrichtungsaufbau kann bei Vorrichtungen mit niedriger Spannungsfestigkeit mit einem Substrat hoher Ver­ unreinigungsatomkonzentration angewendet werden.
Wie voranstehend beschrieben ist es bei der vorliegenden Er­ findung möglich, die Kanaldicke in der Größe einer Abmessung der Herstellungspräzision zu verringern, da die Schottky­ verbundenen Elektroden, die bislang durch einen Photoprozeß hergestellt wurden, nunmehr unter Verwendung der T-förmigen isolierten Gates mit einem selbstausrichtenden Verfahren aus­ gebildet werden. Daher gibt es zahlreiche Vorteile in der Hinsicht, daß die Vorrichtungsstruktureinheit verringert wer­ den kann, die Stromkapazität der Vorrichtung vergrößert wer­ den kann, und das Verfahren ist anwendbar bei Elementen mit niedriger Spannungsfestigkeit mit einem Substrat mit hoher Verunreinigungsatomkonzentration.

Claims (9)

1. Verfahren zur Herstellung einer Halbleitervorrichtung, gekennzeichnet durch folgende Schritte:
  • a) Ausbildung zumindest eines U-förmigen isolierten Gates (4) auf der Oberfläche eines Halbleitersubstrats (1) eines ersten Leitfähigkeitstyps;
  • b) Freilegen eines Teils der Seitenwand des U-förmigen isolierten Gates (4) durch Ätzen des Substrats;
  • c) Abdecken des freigelegten Teils mit einem Maskierungs­ material;
  • d) Ausbildung der Seitenwand (200) des Maskenmaterials nur in der Nähe der Seite des freigelegten U-förmigen isolierten Gates (4); und
  • e) Ausbildung zumindest einer Nut durch Ätzen des Sub­ strats annähernd vertikal unter Verwendung der Masken­ materialseitenwand (200) als Maske.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß weiterhin der Schritt vorgesehen ist der Ausbildung eines Halbleiterbereiches (6P) eines zweiten Leitfähigkeitstyps auf der Oberfläche der Nut und der Ablagerung von Metall (22) in der Nut.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß weiterhin der Schritt der Ablage von Metall (22) vorge­ sehen ist, welches einen Schottky-Übergang mit dem Sub­ strat ausbildet.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß weiterhin der Schritt der Ausbildung eines weiteren iso­ lierten Gates (404) in der Nut vorgesehen ist.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Maskenmaterial (200) ein Isolator ist, der Verunreinigungs­ atome eines ersten Leitfähigkeitstyps bei hoher Konzentra­ tion enthält, und daß weiterhin der Schritt der Ausbildung eines Sourcebereiches (2) durch Anlassen vorgesehen ist, um Verunreinigungen von dem Maskenmaterial in den Substrat­ bereich neben dem Maskenmaterial einzudiffundieren.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Maskenmaterial (200) ein polykristalliner Halbleiter ist, der Verunreinigungsatome eines ersten Leitfähigkeitstyps bei hoher Konzentration aufweist, und daß weiterhin der Schritt der Ausbildung eines Sourcebereiches (2) durch An­ lassen vorgesehen ist, um Verunreinigungen von dem Masken­ material in den Substratbereich neben dem Maskenmaterial einzudiffundieren.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Maskenmaterial (200) ein amorpher Halbleiter ist, der Ver­ unreinigungsatome eines ersten Leitfähigkeitstyps bei hoher Konzentration enthält, und daß weiterhin der Schritt der Ausbildung eines Sourcebereiches durch Anlassen vorgesehen ist, um Verunreinigungen von dem Maskenmaterial in den Sub­ stratbereich neben dem Maskenmaterial einzudiffundieren.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß wei­ terhin der Schritt der Ionenimplantation der Verunreinigung des ersten Leitfähigkeitstyps in die Oberfläche des Sub­ strats vor dem Schritt der Ausbildung des Maskenmaterials vorgesehen ist.
9. Verfahren zur Herstellung einer Halbleitervorrichtung, die einen Sourcebereich (2) eines ersten Leitfähigkeitstyps auf der Oberfläche eines Halbleitersubstrats (1) eines ersten Leitfähigkeitstyps aufweist, und die einen Bereich aufweist, der zwischen einem isolierten Gate (4) und dem Metall (22) angeordnet ist, der einen Schottky-Übergang mit dem Substrat ausbildet und dasselbe elektrische Poten­ tial zu dem Sourcebereich (2) aufweist, gekennzeichnet durch folgende Schritte:
  • a) Ausbildung eines Sourcebereiches (2) eines ersten Leitfähigkeitstyps und hoher Verunreinigungskonzen­ tration auf der Oberfläche eines Halbleitersubstrats (1) eines ersten Leitfähigkeitstyps;
  • b) Ausbildung von Maskierungsfilmen (100, 101, 102) auf dem Sourcebereich;
  • c) Ausbildung eines Teils der Filme für die Gateelek­ trode (3);
  • d) geringfügiges Entfernen eines Teils eines Source­ bereiches (2) durch anisotropes Ätzen zur Ausbildung seitengeätzter Abschnitte unter den Maskierungsfil­ men;
  • e) tiefes Entfernen des Substrats (1) durch isotropes Ätzen unter Verwendung der Maskierungsfilme als Maske zur Ausbildung einer Nut für die Gateelektrode;
  • f) Ausbildung eines Gateoxidfilms (4) auf der Oberfläche der Gatenut;
  • g) Ablagerung eines leitfähigen Materials (3) in der Nut als Gateelektrode;
  • h) Ausbildung eines Zwischenschichtisolierfilms (5) auf der Oberfläche des Gatematerials zur Erzielung eines T-förmigen isolierten Gates;
  • i) Entfernung der verbleibenden Maskierungsfilme auf der Oberfläche des Sourcebereiches (2);
  • j) tiefes Entfernen des Substrats durch isotropes Ätzen unter Verwendung des T-förmigen isolierten Gates (3) als Maske zur Ausbildung einer beinahe vertikalen Nut; und
  • k) Ablagerung von Metall in die Nut als Sourceelektrode (22).
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012109240A1 (de) * 2012-07-27 2014-01-30 Infineon Technologies Austria Ag Verfahren zur Herstellung von Kontaktöffnungen in einem Halbleiterkörper und selbstjustierte Kontaktstrukturen auf einem Halbleiterkörper
US8728891B2 (en) 2010-09-21 2014-05-20 Infineon Technologies Austria Ag Method for producing contact openings in a semiconductor body and self-aligned contact structures on a semiconductor body
US8778751B2 (en) 2010-09-21 2014-07-15 Infineon Technologies Austria Ag Method for producing a structure element and semiconductor component comprising a structure element

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950013790B1 (ko) * 1992-12-02 1995-11-16 현대전자산업주식회사 트렌치 구조를 이용한 불균일 도우핑 채널을 갖는 모스 트랜지스터(mosfet) 및 그 제조 방법
GB9306895D0 (en) * 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
US5396085A (en) * 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
US5488236A (en) * 1994-05-26 1996-01-30 North Carolina State University Latch-up resistant bipolar transistor with trench IGFET and buried collector
KR0149527B1 (ko) * 1994-06-15 1998-10-01 김주용 반도체 소자의 고전압용 트랜지스터 및 그 제조방법
US5581100A (en) * 1994-08-30 1996-12-03 International Rectifier Corporation Trench depletion MOSFET
US5583065A (en) * 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
US5512517A (en) * 1995-04-25 1996-04-30 International Business Machines Corporation Self-aligned gate sidewall spacer in a corrugated FET and method of making same
KR0179823B1 (ko) * 1995-05-13 1999-04-15 문정환 반도체장치의 제조방법
KR0143459B1 (ko) * 1995-05-22 1998-07-01 한민구 모오스 게이트형 전력 트랜지스터
US5679966A (en) * 1995-10-05 1997-10-21 North Carolina State University Depleted base transistor with high forward voltage blocking capability
US5998835A (en) 1998-02-17 1999-12-07 International Business Machines Corporation High performance MOSFET device with raised source and drain
GB9808237D0 (en) * 1998-04-17 1998-06-17 Koninkl Philips Electronics Nv Mnufacture of field-effect semiconductor devices
GB9808234D0 (en) * 1998-04-17 1998-06-17 Koninkl Philips Electronics Nv Mnufacture of trench-gate semiconductor devices
US6614074B2 (en) 1998-06-05 2003-09-02 International Business Machines Corporation Grooved planar DRAM transfer device using buried pocket
FR2797094B1 (fr) * 1999-07-28 2001-10-12 St Microelectronics Sa Procede de fabrication de composants unipolaires
JP4627974B2 (ja) * 2003-08-01 2011-02-09 セイコーインスツル株式会社 半導体装置の製造方法
JP4565097B2 (ja) * 2004-04-08 2010-10-20 独立行政法人産業技術総合研究所 二重ゲートｍｏｓトランジスタおよび二重ゲートｃｍｏｓトランジスタ、その製造方法
DE102004057237B4 (de) * 2004-11-26 2007-02-08 Infineon Technologies Ag Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie Transistor mit vertikalem Aufbau
US8575687B2 (en) * 2007-05-30 2013-11-05 Rohm Co., Ltd. Semiconductor switch device
WO2008156070A1 (ja) * 2007-06-18 2008-12-24 Rohm Co., Ltd. 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2910566A1 (de) * 1978-03-17 1979-10-18 Zaidan Hojin Handotai Kenkyu Statische induktions-halbleitervorrichtung
JPS5585069A (en) * 1978-12-21 1980-06-26 Semiconductor Res Found Insulating gate type electrostatic induction transistor
JPS5650564A (en) * 1979-10-01 1981-05-07 Semiconductor Res Found Insulated gate type static induction thyristor
US4324038A (en) * 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
US4503598A (en) * 1982-05-20 1985-03-12 Fairchild Camera & Instrument Corporation Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques
US4636834A (en) * 1983-12-12 1987-01-13 International Business Machines Corporation Submicron FET structure and method of making
US4826781A (en) * 1986-03-04 1989-05-02 Seiko Epson Corporation Semiconductor device and method of preparation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55108768A (en) * 1979-02-13 1980-08-21 Semiconductor Res Found Electrostatic induction thyristor
US4378630A (en) * 1980-05-05 1983-04-05 International Business Machines Corporation Process for fabricating a high performance PNP and NPN structure
US4835586A (en) * 1987-09-21 1989-05-30 Siliconix Incorporated Dual-gate high density fet
JPH01220475A (ja) * 1988-02-29 1989-09-04 Shindengen Electric Mfg Co Ltd 絶縁ゲート型電界効果トランジスタ
US4994406A (en) * 1989-11-03 1991-02-19 Motorola Inc. Method of fabricating semiconductor devices having deep and shallow isolation structures

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2910566A1 (de) * 1978-03-17 1979-10-18 Zaidan Hojin Handotai Kenkyu Statische induktions-halbleitervorrichtung
JPS5585069A (en) * 1978-12-21 1980-06-26 Semiconductor Res Found Insulating gate type electrostatic induction transistor
JPS6244698B2 (de) * 1978-12-21 1987-09-22 Handotai Kenkyu Shinkokai
JPS5650564A (en) * 1979-10-01 1981-05-07 Semiconductor Res Found Insulated gate type static induction thyristor
US4324038A (en) * 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
US4503598A (en) * 1982-05-20 1985-03-12 Fairchild Camera & Instrument Corporation Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques
US4636834A (en) * 1983-12-12 1987-01-13 International Business Machines Corporation Submicron FET structure and method of making
US4826781A (en) * 1986-03-04 1989-05-02 Seiko Epson Corporation Semiconductor device and method of preparation

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 56-050 564 A (engl. Abstract) *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8728891B2 (en) 2010-09-21 2014-05-20 Infineon Technologies Austria Ag Method for producing contact openings in a semiconductor body and self-aligned contact structures on a semiconductor body
US8778751B2 (en) 2010-09-21 2014-07-15 Infineon Technologies Austria Ag Method for producing a structure element and semiconductor component comprising a structure element
US9923072B2 (en) 2010-09-21 2018-03-20 Infineon Technologies Austria Ag Semiconductor component having a semiconductor body with a cutout
DE102012109240A1 (de) * 2012-07-27 2014-01-30 Infineon Technologies Austria Ag Verfahren zur Herstellung von Kontaktöffnungen in einem Halbleiterkörper und selbstjustierte Kontaktstrukturen auf einem Halbleiterkörper
DE102012109240B4 (de) * 2012-07-27 2016-05-12 Infineon Technologies Austria Ag Verfahren zur Herstellung von Kontaktöffnungen in einem Halbleiterkörper und von selbstjustierten Kontaktstrukturen auf einem Halbleiterkörper

Also Published As

Publication number Publication date
FR2656737A1 (fr) 1991-07-05
GB2239561B (en) 1993-10-20
DE4042163C2 (de) 1994-12-22
GB9027710D0 (en) 1991-02-13
USRE35405E (en) 1996-12-17
GB2239561A (en) 1991-07-03
US5132238A (en) 1992-07-21

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