DE69025886T2 - Verfahren zum teilweisen Anfüllen von Kontakten oder Durchführungen verschiedener Tiefe - Google Patents
Verfahren zum teilweisen Anfüllen von Kontakten oder Durchführungen verschiedener TiefeInfo
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Description
- Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung, bei welcher über freigelegten, leitenden Zonen eines Halbleitersubstrats eine Metallisierung vorgesehen wird, welche eine über leitenden Zonen angeordnete, planarisierte Oxidschicht aufweist, wobei die Oxidschicht zumindest eine erste, relativ flache Öffnung und zumindest eine zweite, relativ tiefe Öffnung vorsieht, welche über den leitenden Zonen angeordnet sind und diese freilegen.
- Bei einer integrierten Schaltung werden die in dem Substrat vorgesehenen Anordnungen und Elemente durch Metall- (z.B. Aluminium-) Zuleitungen, welche typischerweise durch sequentielle Abscheidung, Maskierung und Ätzung vorgesehen werden, im allgemeinen als Metallisierung bezeichnet, miteinander verbunden. Eine solche Metallisierung sieht normalerweise auf der Oberseite einer Schicht aus isolierendem Oxid oder Glas eine Metallisierungsschicht vor, wobei das isolierende Oxid, auf welchem das Metall aufgebracht wird, im allgemeinen Öffnungen beziehungsweise Fenster aufweist, um metallisierte Kontakte mit Silicium oder Polysilicium beziehungsweise metallisierte Durchführungen mit einer weiteren Metallisierungsschicht herzustellen.
- Wolfram wird bei der Herstellung integrierter Halbleiterschaltungen zu verschiedenen Zwecken verwendet. So dient Wolfram zum Beispiel bei der Herstellung solcher integrierter Schaltungen und anderer Festkörperbauelemente dazu, die zwischen einer darüberliegenden, leitenden Schicht und einer von dieser durch eine Schicht aus dielektrischem Material getrennten, darunterliegenden Zone erforderlichen elektrischen Kontakte zu verdrahten. Die darüberliegende Schicht besteht typischerweise aus Metall, während es sich bei der darunterliegenden Zone bezeichnenderweise um eine dotierte Halbleiterzone, Salicid, oder eine andere Metallschicht handelt. Der Kontakt zwischen den darüberliegenden und den darunterliegenden Materialien durch die leitenden, angefüllten Öffnungen beziehungsweise Fenster wird im allgemeinen als "Durchführungen" (sofern es sich um eine metallische Verdrahtung handelt) oder als "Kontakte" (sofern es sich um eine Source-Drain-, Salicid- oder Polysiliciumverdrahtung handelt) bezeichnet.
- Es ist bereits bekannt, leitende, angefüllte Kontakte sowie Durchführungsöffnungen vorzusehen, um Öffnungen verminderter Größe und größere Bauelementdichten zu ermöglichen.
- Ein Lösungsweg zum Anfüllen solcher Öffnungen wird in Saia et al, "Plasma Etching Methods for the Formation of Planarized Tungsten Plugs Used in Multilevel VLSI Metallizations", J. Electrochem. Soc.: SOLID-STATE SCIENCE AND TECHNOLOGY, Band 135, Nr.4, Seite 936-940 (April 1988), beschrieben und im folgenden in der Beschreibung der Fig. 1A bis 1D dargestellt und erläutert.
- Ein weiterer Lösungsweg zum Anfüllen solcher Öffnungen wird in Farb, PCT International Publication Nummer WO 88/04831, veröffentlicht am 30. Juni 1988, beschrieben und im folgenden unter Bezugnahme auf die Fig. 2A-2D dargestellt und erläutert.
- Des weiteren wird ein Lösungsweg zum Anfüllen solcher Öffnungen in Shoji Madokoro, Japanische Patentveröffentlichung Kokai Nr.63-764563, 6. April 1988 (Anmeldung Nr.61-219644, eingereicht 19. September 1986), mit dem Titel "Manufacture of Multilayer Interconnection", offenbart und im folgenden unter Bezugnahme auf die Fig. 3A-3D dargestellt und erläutert.
- Bei solchen, dem Stande der Technik entsprechenden, technischen Verfahren treten verschiedene Probleme auf, im besonderen beim Anfüllen mehrerer Öffnungen verschiedener Tiefen, was primär darauf zurückzuführen ist, daß die verschiedenen Tiefen bis zum Überlaufen angefüllt werden und eine Rückätzung erforderlich ist, um eine planare Oberfläche vorzusehen. Alle derartigen technischen Verfahren machen im allgemeinen zusätzliche, kosten- und zeitaufwendige Abscheidungsmaßnahmen erforderlich; Maskierungs- und Ätzvorgänge zur Entfernung von "Nagelköpfen" oder übergelaufenem Material; oder es ist bei solchen technischen Verfahren erforderlich, kritische Kontakte mehr als einmal auszurichten oder sich in einem selektiven Verfahren usw. auf gleichmäßige Seitenwandkeimbildung zu verlassen.
- Aufgabe der vorliegenden Erfindung ist ein Verfahren zur Herstellung einer Halbleiteranordnung mit leitfähigen Bahnen zwischen Halbleiterzonen und einer Metallisierungsschicht oder zwischen Metallisierungsschichten integrierter Schaltungen, welche in einem vereinfachten Verfahren, bei dem nach Abscheidung von Wolfram eine Rückätzungsplanarisierung nicht erforderlich ist, hergestellt wird; eine Ausrichtung kritischer Kontakte muß nicht häufiger als einmal erfolgen; auch ist eine gleichmäßige Seitenwandkeimbildung in einem selektiven Verfahren nicht notwendig.
- Das erfindungsgemäße Verfahren nach Anspruch 1 ist dadurch gekennzeichnet, daß
- a) ein leitfähiges Material selektiv abgeschieden wird, um die erste, flache Öffnung anzufüllen und die zweite, tiefere Öffnung teilweise anzufüllen;
- b) eine dielektrische Schicht zumindest über der angefüllten, ersten, flachen Öffnung aufgebracht wird;
- c) Teile der über der teilweise angefüllten, tieferen Öffnung vorgesehenen, dielektrischen Schicht abgetragen werden, um darin abgeschiedenes, leitfähiges Material freizulegen;
- d) eine bestimmte Menge leitfähiges Material selektiv abgeschieden wird, um den Füllvorgang der zweiten, tieferen Öffnung im wesentlichen zu beenden; sowie
- e) zumindest Teile der über den zuvor angefüllten Öffnungen liegenden, dielektrischen Schicht selektiv abgetragen werden, um eine planarisierte Oberfläche vorzusehen.
- Präziser gesagt, die Öffnungen werden vorzugsweise über einer Metallschicht und einer, aus feuerfestem Metall bestehenden Silicidschicht bzw. Salicidschichten, welche über Polysilicium- und Source-Drain-Zonen einer Halbleiteranordnung angeordnet sind, vorgesehen, wobei es sich bei dem abgeschiedenen, leitfähigen Material um Wolfram handelt.
- Nach einer Abänderung des erfindungsgemäßen Verfahrens wird bei Vorgang b) eine Nitridschicht aufgebracht und auf dieser eine Oxidschicht vorgesehen und bei Vorgang c) die Oxidschicht einer Naßätzung unterworfen, um das Nitrid auf den Seitenwänden der tieferen Öffnung freizulegen und das Nitrid aus der tieferen Öffnung einschließlich der Seitenwand derselben zu entfernen.
- Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
- Fig. 1A-1D, 2A-2G und 3A-3D - schematische Darstellungen verschiedener bekannter technischer Verfahren zum Anfüllen von Durchführungen und/oder Kontakten bis zum Halbleitermaterial.
- Fig. 4A-4F - schematische Darstellung einer Ausführungsform der vorliegenden Erfindung.
- Fig. 5A-5C - Darstellung einer alternativen Ausführungsform der vorliegenden Erfindung.
- Wie in Fig. 1A-1D dargestellt, stellen bei einem bekannten technischen Verfahren, zum Beispiel einer VLSI-Mehrebenenmetallstruktur, die Durchführungen 1 zwischen zwei Metallflächen bei einer Mehrebenenmetallanordnung eine Verbindung zwischen der Metallschicht 3 und der Schicht 4 (nicht dargestellt) her. Die Durchführungen werden entweder unter Verwendung von selektivem oder nichtselektivem, unter Schichtabscheidung (CVD) aufgebrachtem Wolfram angefüllt. Bei diesem Vorgang werden, wie in Fig. 1A dargestellt, Durchführungen strukturiert und geätzt; es wird Wolfram 5 selektiv abgeschieden, wobei über der flachen Öffnung (Fig. 1B) ein Nagelkopf 6 verbleibt; zur Herstellung einer planarisierten Oberfläche (Fig. 1C und 1D) wird eine Photolackplanarisierung und Plasmarückätzung vorgenommen. Ein solches Verfahren wird in dem oben erwähnten Artikel Saia et al J. Electrochem. Soc. beschrieben, in welchem offenbart wird, daß, wenn Wolfram in Durchführungen verschiedener Tiefen auf dem Chip abgeschieden wird, eine Überfüllung der flachen Öffnungen notwendig ist, um die tiefen Durchführungen komplett anzufüllen. Die sich daraus ergebenden Wolfram-"Nagelköpfe" müssen sodann unter Anwendung einer Photolackplanarisierung und Plasmarückätzung abgetragen werden.
- Ein weiteres, bekanntes, technisches Verfahren zum Anfüllen von Durchführungen wird in der oben erwähnten und in den Fig. 2A-2G dargestellten PCT- Veröffentlichung Nr. W088/04831 offenbart, wonach das Verfahren die Ausbildung einer oder mehrerer ersten Öffnungen 11 einer ersten vorgegebenen Tiefe in einer planarisierten Oxidschicht 15 (Fig. 2A), welche über dem, auf dem Substrat 17 angeordneten Gateoxid 16 vorgesehen ist, sowie die Ausbildung einer zweiten Öffnung 13, welche sich über dem, auf dem Feldoxid 21 angeordneten Polysilicium 19 befindet, vorsieht. Sodann wird Silicium 14 abgeschieden, um die Wände der Öffnungen (Fig. 28) abzudecken, und das Silicium daraufhin bis auf einen Teil der Seitenwände der Öffnung geätzt, wobei eine Uberätzung angewandt wird, so daß die abgeschiedene Siliciumschicht 14 in den oberen Teilen der Öffnungen 11 und 13 abgetragen wird und sich die in Fig. 2C dargestellte Struktur ergibt. Die Überätzung verhindert ein Überfüllen der Löcher 11 und 13 mit Wolfram, welches bei dem anschließenden Vorgang selektiv abgeschieden wird. Nach dem Ätzvorgang werden eine oder mehrere Öffnungen, im wesentlichen bis zu der gleichen Höhe wie die angrenzenden Oberflächen der Oxidschicht, zur Ausbildung der jeweiligen, planarisierten, leitfähigen Plugs mit leitfähigem Material 25, 27 angefüllt (Fig. 2D). Da die Abscheidung von Wolfram gegenüber Silicium und Metall selektiv erfolgt, setzt sich das CVD-abgeschiedene Wolfram lediglich auf dem Silicium 14 ab. Alternativ werden in einer planarisierten Oxidschicht 115 eine oder mehrere erste Öffnungen 111 einer ersten vorgegebenen Tiefe gebildet (Fig. 2E); diese eine oder mehrere ersten Öffnungen werden bis zu einer, einer zweiten vorgegebenen Tiefe entsprechenden Höhe teilweise mit leitfähigem Material 125 angefüllt (Fig. 2F); in der planarisierten Oxidschicht werden eine oder mehrere zweite Öffnungen 113 der zweiten vorgegebenen Tiefe ausgebildet; diese eine oder mehrere ersten und zweiten Öffnungen werden, im wesentlichen bis zu der gleichen Höhe, mit leitfähigem Material 125 und 127 gefüllt (Fig. 2G).
- Bei dieser Technik ist bei jeder Kontakt- oder Durchführungsöffnung ein spezifischer und präziser Maskierungs- und Ätzvorgang erforderlich. Darüberhinaus hat sich herausgestellt, daß bei der Anwendung äußerste Präzision notwendig ist, da zuerst die erste Öffnung 111 (welche eine größere Tiefe als eine anschließend auszubildende, zweite Öffnung 113 aufweist) auszubilden und bis zu einer Tiefe der teilweise gefüllten Öffnung, welche der der beabsichtigten Tiefe der künftigen Öffnung entspricht, teilweise anzufüllen ist. Mit anderen Worten, es wird zuerst ein tieferes Loch gebildet und teilweise angefüllt und sodann das flache Loch gebildet und angefüllt, bis das Anfüllen des zweiten, flachen Loches beendet ist. Selbstverständlich muß der erste Füllvorgang prazise und zuverlässig erfolgen, da bei dem teilweisen Anfüllen des tieferen Loches nach Ausbildung und Anfüllen des zweiten, flacheren Loches sowohl ein zu geringes als auch ein übermäßiges Anfüllen in einer nichtplanarisierten Oberfläche resultieren würde. Es bestehen zusätzliche, inhärente Schwierigkeiten im Zusammenhang mit der Notwendigkeit, die zweite, flachere Öffnung auszubilden und anzufüllen, welche für Fachkundige ohne weiteres offensichtlich sind.
- Ein weiteres bekanntes, technisches Verfahren wird in der oben erwähnten und in den Fig. 3A-3D dargestellten Japanischen Patentveröffentlichung Kokai Nr.63- 764563 offenbart, wonach leitfahige Zonen 33 auf einer, auf einem Substrat 31 angeordneten Isolierschicht 32 mit leitfähigen Zonen 43 verbunden werden, wobei in einer Isolierschicht 34 Kontakte oder Durchführungen 36, 37 verschiedener Tiefe vorgesehen sind. Bei diesem technischen Verfahren wird eine flache Durchführung 36 komplett ausgebildet und ein Metall 38 darin selektiv abgeschieden. Sodann wird ein zweites Metall 40 auf der Oberfläche aufgedampft, um die tiefere Durchführung 37 unter Verwendung des aufgedampften Metalles 40 als Maske zu ätzen Anschließend wird Metall 42 in der tieferen Durchführung 37 zum Anfüllen derselben katalytisch abgeschieden. Mit Hilfe dieser Technik erfolgt somit eine sequentielle Ätzung der flachen Durchführung und teilweise Ätzung der tieferen Durchführung; Anfüllen der flachen Durchführung; Maskierung der flachen Durchführung; Beendigung der Ausbildung der tieferen Durchführung und anschließendes Anfüllen der tieferen Durchführung; im übrigen zeit- und kostenaufwendig oder anderweitig problematisch.
- Unter Bezugnahme auf die Fig. 4A-4F wird nun eine Ausführungsform der Erfindung beschrieben. Dargestellt ist ein Siliciumkörper 50 mit bereits darin ausgebildeter Source-Drain-Zone 51, Feldoxidzone 52, Polysiliciumgate 53 auf der Oberseite des Feldoxids 52 und Salicidelementen 54 auf der Oberseite des auf dem Siliciumkörper 50 angeordneten Polysiliciumgates 52 bzw. der Source-Drain-Zone 51. Es werden eine flache Öffnung (Durchführungen bzw. Kontakte) 56 und eine tiefere Öfnung 57 gebildet, zum Beispiel durch entsprechende Maskierung und Ätzung in einer planarisierten Oxidschicht 55. Die Seiten der Öffnungen 56 und 57 sind vertikal, während die Unterseiten der Öffnungen und die Oberseiten zwischen und neben den Öffnungen horizontal sind. Die Öffnungen 56 und 57 können den gleichen oder aber einen unterschiedlichen Durchmesser aufweisen. Die Öffnung 56 legt einen Teil des Salicids 54 und die Öffnung 57 einen Teil des Salicids 54 frei. Sodann wird Wolfram 58 durch Schichtabscheidung aufgebracht. Wie bekannt, setzt sich Wolfram selektiv auf Silicium, bestimmten Siliciden und Metall ab. Wolfram wird vorzugsweise unter Schichtabscheidung (CVD) mit bekannten Mitteln abgeschieden und zum Anfüllen der flachen Durchführung 56 aufgebracht, während zur gleichen Zeit die tiefere Durchführung 57 teilweise angefüllt wird.
- Der hierin verwendete Begriff Salicid bezieht sich auf selbstjustierende Silicid-Technik, welche zum Stande der Technik gehört. Eine solche Technik wird zum Beispiel in Osburn et al, "High Conductivity Diffusions and Gate Regions Using Self- Aligned Silicide Technology", VLSI Science and Technology, S.213-223, (1982) (Proc. of the 1st International Symposium on VLSI Science and Technology; 18.-22. Okt. 1982, Detroit, Mich), beschrieben. Eine solche, dort beschriebene und auf diese hierin verwiesene Technik zur Herstellung von Saliciden sieht die Herstellung einer Standardanordnung durch (a) Aufbringen und Strukturieren einer Oxid-/Nitridoxidationsmaskenschicht, (b) Ionenimplantation zur Anpassung der Feld-Schwellenspannung; (c) Feldoxidation; (d) Entfernen der Oxidationsmaske; (e) Aufbringen des Gateoxids; (f) Anreicherungs-Ionenimplantation; (g) Verarmungsmaskierung und -Ionenimplantation; (h) Poly-Si -Abscheidung und Dotierung; (i) Ausbildung eines Seitenwanddistanzstückes; (j) Source-Drain-Bildung und (k) Silicid-Bildung vor, wonach ein Silicid bildendes Metall abgeschieden wird und eine Reation dahingehend erfolgt, daß Metallsilicid über Silicium enthaltenden Zonen gebildet und sodann selektiv geätzt wird, so daß lediglich die Silicidflächen verbleiben.
- Bezugnehmend auf die Fig. 4C-4D wird nach der ersten Abscheidung von Wolfram eine dielektrische, zum Beispiel Nitridschicht 59, bei der es sich zum Beispiel um Siliciumnitrid handeln kann, oder eine Oxidschicht 59 vorgesehen und eine Struktur ausgebildet, indem eine Photolackschicht 60 auf der Oberfläche der abgeschiedenen Nitridschicht 59 aufgebracht und der Photolack zur Maskierung der Oberfläche strukturiert wird, wobei sodann eine Ätzung der Nitridschicht erfolgt, um die tieferen Kontakte zu öffnen und das zuvor abgeschiedene Wolfram 58 in der tieferen Durchführung 57 freizulegen. Der Photolack wird nun entfernt und Wolfram selektiv abgeschieden, um die tiefere Durchführung 57 komplett anzufüllen. Sodann wird das Oberflächennitrid 59 entfernt und Aluminium oder ein anderes Metall (nicht dargestellt) aufgebracht.
- Die Fig. 5A-5C zeigen ein alternatives Ausführungsbeispiel der Erfindung, wonach Plasmanitrid 59 und auf der Plasmanitridschicht sodann Plasmaoxid 62 (NOX) abgeschieden wird. Es wird eine nichtkritische Maske 60 verwendet; Kontakte werden geöffnet; das NOX wird naß geätzt, wobei das Nitrid isotrop geätzt und dadurch von den Seitenwänden unter Verwendung des NOX als Maske komplett abgetragen wird (Fig. 5B). Anschließend wird Wolfram 61 selektiv abgeschieden, um die verbleibende Kontakttiefe anzufüllen (Fig. 5B). NOX und Nitrid werden entfernt (Fig. 5C); Aluminium wird aufgebracht (nicht dargestellt). Hieraus ist zu ersehen, daß eine Struktur gebildet wird, welche auf den Durchführungsseitenwänden frei von Nitrid ist.
- Es hat sich gezeigt, daß in der obigen Beschreibung
- der Halbleiterkörper typischerweise ein Siliciumsubstrat bzw. eine auf diesem vorgesehene, epitaktische Schicht ist. Auch andere Halbleitermaterialien, einschließlich Materialien der Gruppe III - V, sind möglich. Der Halbleiterkörper kann ein p- oder n-dotiertes Substrat aufweisen.
- Die Abscheidung von Wolfram kann mit Hilfe geeigneter Mittel erfolgen und wird vorzugsweise durch Schichtabscheidung mit bekannten Mitteln vorgenommen.
- Die Durchführungen oder Kontakte werden primär durch anisotrope Ätzung unter Verwendung bekannter Ätzmittel und Techniken gebildet.
- Bei dem während des technischen Verfahrens verwendeten Photolack und anderen Masken kann es sich um nichtkritische Masken handeln. Vorzugsweise wird während des in den Fig. 5A und 5B beschriebenen, technischen Verfahrens eine Ätzung mit heißer Phosphorsäure oder isotrope Trockenätzung zum Abtragen des Nitrids an den freigelegten Kontakten vorgenommen.
- Zwar wird die vorliegende Erfindung mit Salicidschichten dargestellt, jedoch können diese durch ein anderes selektives Material, auf welchem sich Wolfram absetzt, ersetzt werden. Als geeignete Materialien kommen ein feuerfestes Metallsilicid, Silicium, Titannitrid, Wolframdisilicid, eine Titan-Wolfram-Legierung, Wolfram, Aluminium, Molbydän usw. infrage.
- Darüberhinaus können, während das zuvor beschriebene, technische Verfahren in Bezug auf die selektive Abscheidung auf bestimmten Materialien,wie zum Beispiel Metall und Silicium, auf die Verwendung von Wolfram gerichtet ist, auch andere leitfähige Materialien, wie zum Beispiel Molybdan, welche sich selektiv absetzen, benutzt werden.
- Aus dem Vorangegangenen geht eindeutig hervor, daß ein einfaches, effizientes und zuverlässiges Verfahren zum Anfüllen von leitfähigen Plugs und zur Herstellung planarisierter Kontakt- und Durchführungsöffnungen vorgesehen wird, wonach infolge der durch die Anordnung von Öffnungen gegebenen Flexibilität eine größere Bauelementdichte, ein verminderter Abstand zwischen den Öffnungen und eine verminderte Größe der Öffnungen erreicht werden kann, was durch die Techniken der vorliegenden Erfindung möglich ist.
Claims (7)
1. Verfahren zur Herstellung einer Halbleiteranordnung, bei welcher über
leitenden Zonen (54) eines Halbleitersubstrats (50) eine Metallisierung vorgesehen wird,
welche eine über leitenden Zonen angeordnete, planarisierte Oxidschicht (55) aufweist,
wobei die Oxidschicht zumindest eine erste, relativ flache Öffnung (56) und zumindest
eine zweite, relativ tiefe Öffnung (57) vorsieht, welche über den leitenden Zonen
angeordnet sind und diese freilegen, dadurch gekennzeichnet, daß
(a) ein leitfähiges Material (58) selektiv abgeschieden wird, um die erste,
flache Öffnung anzufüllen und die zweite, tiefere Öffnung teilweise anzufüllen;
(b) eine dielektrische Schicht (59; 59, 62) zumindest über der angefüllten,
ersten, flachen Öfnung aufgebracht wird;
(c) Teile der über der teilweise angefüllten, tieferen Öffnung
vorgesehenen, dielektrischen Schicht abgetragen werden, um darin abgeschiedenes, leitfähiges
Material freizulegen;
(d) eine bestimmte Menge leitfähiges Material (61) selektiv abgeschieden
wird, um den Füllvorgang der zweiten, tieferen Öffnung im wesentlichen zu beenden;
sowie
(e) zumindest Teile der über den zuvor angefüllten Öffnungen liegenden,
dielektrischen Schicht (59; 59, 62) selektiv abgetragen werden, um eine planarisierte
Oberfläche vorzusehen.
2. Verfahren nach Anspruch, dadurch gekennzeichnet, daß es sich bei
dem leitfähigen Material (58, 61) um Wolfram handelt.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet. daß es sich bei
dem Substrat (50) um Silicium handelt, welches eine planarisierte Siliciumdioxidschicht
(55) aufweist, die über Salicidschichten (54), welche über einer Polysilicium-(53) bzw.
Source-Drain-Zone (51) angeordnet sind, vorgesehen ist.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß es sich bei
den Öffnungen (56, 57) um Durchführungen und Kontakte handelt.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet. daß bei Vorgang
(b) eine Nitridschicht (50) und auf der Nitridschicht eine Oxidschicht (62) aufgebracht
wird, und daß bei Vorgang (c) die Oxidschicht einer isotropen Ätzung unterworfen
wird, um das Nitrid (59) auf den Seitenwänden der zweiten, tieferen Öffnung (57)
freizulegen, wobei das Nitrid (59) aus der zweiten, tieferen Öffnung (57), einschließlich
der Seitenwände, isotrop entfernt wird.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die bei
Vorgang (e) gebildete, planarisierte Oberfläche mit einem Metall versehen wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß es sich bei
dem Metall um Aluminium handelt.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/459,047 US4987099A (en) | 1989-12-29 | 1989-12-29 | Method for selectively filling contacts or vias or various depths with CVD tungsten |
Publications (2)
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|---|---|---|---|---|
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| US5066612A (en) * | 1990-01-05 | 1991-11-19 | Fujitsu Limited | Method of forming wiring of a semiconductor device |
| JP2892421B2 (ja) * | 1990-02-27 | 1999-05-17 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| DE69026503T2 (de) * | 1990-07-31 | 1996-11-14 | Ibm | Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten selbstjustierten Feldeffekttransistoren aus Polisilizium und sich daraus ergebende Struktur |
| KR930005238B1 (ko) * | 1990-10-25 | 1993-06-16 | 현대전자산업 주식회사 | 금속박막의 평탄화 형성방법 |
| JPH04298030A (ja) * | 1991-03-27 | 1992-10-21 | Sony Corp | メタルプラグの形成方法 |
| JP2811131B2 (ja) * | 1991-04-26 | 1998-10-15 | 三菱電機株式会社 | 半導体装置の配線接続構造およびその製造方法 |
| US5298463A (en) * | 1991-08-30 | 1994-03-29 | Micron Technology, Inc. | Method of processing a semiconductor wafer using a contact etch stop |
| JPH0574955A (ja) * | 1991-09-11 | 1993-03-26 | Nec Corp | 半導体装置の製造方法 |
| KR950012918B1 (ko) * | 1991-10-21 | 1995-10-23 | 현대전자산업주식회사 | 선택적 텅스텐 박막의 2단계 퇴적에 의한 콘택 매립방법 |
| JP2890380B2 (ja) * | 1991-11-27 | 1999-05-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5250457A (en) * | 1992-02-19 | 1993-10-05 | Micron Technology, Inc. | Method of forming a buried bit line array of memory cells |
| EP0558304B1 (de) * | 1992-02-28 | 2000-01-19 | STMicroelectronics, Inc. | Herstellungsverfahren von Submikronkontakten |
| EP0566253A1 (de) * | 1992-03-31 | 1993-10-20 | STMicroelectronics, Inc. | Herstellungsverfahren für Kontaktstrukturen in integrierten Schaltungen |
| US5466636A (en) * | 1992-09-17 | 1995-11-14 | International Business Machines Corporation | Method of forming borderless contacts using a removable mandrel |
| KR950010858B1 (ko) * | 1992-10-20 | 1995-09-25 | 현대전자산업주식회사 | 반도체 소자의 금속콘택 형성방법 |
| DE59308407D1 (de) * | 1993-01-19 | 1998-05-20 | Siemens Ag | Verfahren zur Herstellung einer Kontakte und diese verbindende Leiterbahnen umfassenden Metallisierungsebene |
| JP2727909B2 (ja) * | 1993-03-26 | 1998-03-18 | 松下電器産業株式会社 | 金属配線の形成方法 |
| JPH07122644A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | 半導体装置及びその製造方法 |
| JP3014019B2 (ja) * | 1993-11-26 | 2000-02-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5756397A (en) * | 1993-12-28 | 1998-05-26 | Lg Semicon Co., Ltd. | Method of fabricating a wiring in a semiconductor device |
| US5571751A (en) * | 1994-05-09 | 1996-11-05 | National Semiconductor Corporation | Interconnect structures for integrated circuits |
| US5529953A (en) * | 1994-10-14 | 1996-06-25 | Toshiba America Electronic Components, Inc. | Method of forming studs and interconnects in a multi-layered semiconductor device |
| KR0137579B1 (ko) * | 1994-11-30 | 1998-06-01 | 김주용 | 반도체 소자의 플러그 형성방법 |
| JP3274324B2 (ja) * | 1995-09-01 | 2002-04-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH09139429A (ja) | 1995-11-10 | 1997-05-27 | Nippon Steel Corp | 半導体装置の製造方法 |
| US5783496A (en) * | 1996-03-29 | 1998-07-21 | Lam Research Corporation | Methods and apparatus for etching self-aligned contacts |
| US5950099A (en) * | 1996-04-09 | 1999-09-07 | Kabushiki Kaisha Toshiba | Method of forming an interconnect |
| JP3607424B2 (ja) * | 1996-07-12 | 2005-01-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100442407B1 (ko) * | 1996-07-18 | 2004-07-30 | 어드밴스드 마이크로 디바이시즈,인코포레이티드 | 에칭 스톱을 이용하여 스태거된 상호 접속 라인을 생성하는 집적회로 |
| US5854515A (en) * | 1996-07-23 | 1998-12-29 | Advanced Micro Devices, Inc. | Integrated circuit having conductors of enhanced cross-sectional area |
| JPH1070252A (ja) * | 1996-08-27 | 1998-03-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6001420A (en) | 1996-09-23 | 1999-12-14 | Applied Materials, Inc. | Semi-selective chemical vapor deposition |
| US6391754B1 (en) * | 1996-09-27 | 2002-05-21 | Texas Instruments Incorporated | Method of making an integrated circuit interconnect |
| KR100214852B1 (ko) * | 1996-11-02 | 1999-08-02 | 김영환 | 반도체 디바이스의 금속 배선 형성 방법 |
| US5847462A (en) * | 1996-11-14 | 1998-12-08 | Advanced Micro Devices, Inc. | Integrated circuit having conductors of enhanced cross-sectional area with etch stop barrier layer |
| US6537905B1 (en) | 1996-12-30 | 2003-03-25 | Applied Materials, Inc. | Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug |
| US6342681B1 (en) * | 1997-10-15 | 2002-01-29 | Avx Corporation | Surface mount coupler device |
| US6165910A (en) * | 1997-12-29 | 2000-12-26 | Lam Research Corporation | Self-aligned contacts for semiconductor device |
| US6133153A (en) * | 1998-03-30 | 2000-10-17 | Lam Research Corporation | Self-aligned contacts for semiconductor device |
| JP3631380B2 (ja) * | 1998-08-28 | 2005-03-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6223432B1 (en) * | 1999-03-17 | 2001-05-01 | Micron Technology, Inc. | Method of forming dual conductive plugs |
| US6232168B1 (en) | 2000-08-25 | 2001-05-15 | Micron Technology, Inc. | Memory circuitry and method of forming memory circuitry |
| US6376380B1 (en) | 2000-08-30 | 2002-04-23 | Micron Technology, Inc. | Method of forming memory circuitry and method of forming memory circuitry comprising a buried bit line array of memory cells |
| US6423609B1 (en) | 2001-05-18 | 2002-07-23 | Micron Technology, Inc. | Methods of forming capacitors on a wafer, photolithographic methods of forming capacitors on a wafer, and semiconductor wafer |
| TW517339B (en) * | 2001-07-25 | 2003-01-11 | Promos Technologies Inc | Method of preventing short circuit between contact window and metal line |
| US6797620B2 (en) * | 2002-04-16 | 2004-09-28 | Applied Materials, Inc. | Method and apparatus for improved electroplating fill of an aperture |
| US20060124026A1 (en) * | 2004-12-10 | 2006-06-15 | 3M Innovative Properties Company | Polishing solutions |
| US7435162B2 (en) * | 2005-10-24 | 2008-10-14 | 3M Innovative Properties Company | Polishing fluids and methods for CMP |
| DE102007004884A1 (de) * | 2007-01-31 | 2008-08-14 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht |
| US8952553B2 (en) * | 2009-02-16 | 2015-02-10 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device with stress relaxation during wire-bonding |
| US8486743B2 (en) | 2011-03-23 | 2013-07-16 | Micron Technology, Inc. | Methods of forming memory cells |
| US8994489B2 (en) | 2011-10-19 | 2015-03-31 | Micron Technology, Inc. | Fuses, and methods of forming and using fuses |
| US9252188B2 (en) | 2011-11-17 | 2016-02-02 | Micron Technology, Inc. | Methods of forming memory cells |
| US8723155B2 (en) | 2011-11-17 | 2014-05-13 | Micron Technology, Inc. | Memory cells and integrated devices |
| US8546231B2 (en) | 2011-11-17 | 2013-10-01 | Micron Technology, Inc. | Memory arrays and methods of forming memory cells |
| US8765555B2 (en) | 2012-04-30 | 2014-07-01 | Micron Technology, Inc. | Phase change memory cells and methods of forming phase change memory cells |
| US9136467B2 (en) | 2012-04-30 | 2015-09-15 | Micron Technology, Inc. | Phase change memory cells and methods of forming phase change memory cells |
| US8859417B2 (en) | 2013-01-03 | 2014-10-14 | Globalfoundries Inc. | Gate electrode(s) and contact structure(s), and methods of fabrication thereof |
| US9553262B2 (en) | 2013-02-07 | 2017-01-24 | Micron Technology, Inc. | Arrays of memory cells and methods of forming an array of memory cells |
| US9881971B2 (en) | 2014-04-01 | 2018-01-30 | Micron Technology, Inc. | Memory arrays |
| US9362494B2 (en) | 2014-06-02 | 2016-06-07 | Micron Technology, Inc. | Array of cross point memory cells and methods of forming an array of cross point memory cells |
| US9343506B2 (en) | 2014-06-04 | 2016-05-17 | Micron Technology, Inc. | Memory arrays with polygonal memory cells having specific sidewall orientations |
| US9793216B2 (en) | 2016-01-26 | 2017-10-17 | Globalfoundries Inc. | Fabrication of IC structure with metal plug |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL153374B (nl) * | 1966-10-05 | 1977-05-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting voorzien van een oxydelaag en halfgeleiderinrichting vervaardigd volgens de werkwijze. |
| US4005470A (en) * | 1974-07-15 | 1977-01-25 | Signetics Corporation | Triple diffused logic elements |
| US4018627A (en) * | 1975-09-22 | 1977-04-19 | Signetics Corporation | Method for fabricating semiconductor devices utilizing oxide protective layer |
| JPS5275989A (en) * | 1975-12-22 | 1977-06-25 | Hitachi Ltd | Production of semiconductor device |
| JPS53124084A (en) * | 1977-04-06 | 1978-10-30 | Hitachi Ltd | Semiconductor memory device containing floating type poly silicon layer and its manufacture |
| US4141022A (en) * | 1977-09-12 | 1979-02-20 | Signetics Corporation | Refractory metal contacts for IGFETS |
| US4213818A (en) * | 1979-01-04 | 1980-07-22 | Signetics Corporation | Selective plasma vapor etching process |
| US4317690A (en) * | 1980-06-18 | 1982-03-02 | Signetics Corporation | Self-aligned double polysilicon MOS fabrication |
| JPS59195823A (ja) * | 1983-04-20 | 1984-11-07 | Sanyo Electric Co Ltd | 電極形成方法 |
| US4612257A (en) * | 1983-05-02 | 1986-09-16 | Signetics Corporation | Electrical interconnection for semiconductor integrated circuits |
| US4517225A (en) * | 1983-05-02 | 1985-05-14 | Signetics Corporation | Method for manufacturing an electrical interconnection by selective tungsten deposition |
| JPS6081842A (ja) * | 1983-10-12 | 1985-05-09 | Mitsubishi Electric Corp | 配線の形成方法 |
| US4641420A (en) * | 1984-08-30 | 1987-02-10 | At&T Bell Laboratories | Metalization process for headless contact using deposited smoothing material |
| JPS61136274A (ja) * | 1984-12-07 | 1986-06-24 | Toshiba Corp | 半導体装置 |
| JPS6376453A (ja) * | 1986-09-19 | 1988-04-06 | Oki Electric Ind Co Ltd | 多層配線の製造方法 |
| JPS63133551A (ja) * | 1986-11-26 | 1988-06-06 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| US4837051A (en) * | 1986-12-19 | 1989-06-06 | Hughes Aircraft Company | Conductive plug for contacts and vias on integrated circuits |
| EP0298110A1 (de) * | 1986-12-19 | 1989-01-11 | Hughes Aircraft Company | Leitfähige füllung von kontakten und kontaktlöchern von integrierten halbleiterschaltungen |
| JPS63190357A (ja) * | 1987-02-02 | 1988-08-05 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS63190358A (ja) * | 1987-02-03 | 1988-08-05 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS6411346A (en) * | 1987-07-03 | 1989-01-13 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
| JPS6475260A (en) * | 1987-09-18 | 1989-03-20 | Seiko Epson Corp | Character generation system |
| US4879257A (en) * | 1987-11-18 | 1989-11-07 | Lsi Logic Corporation | Planarization process |
| JPH01175260A (ja) * | 1987-12-29 | 1989-07-11 | Nec Corp | 絶縁ゲート電界効果トランジスタの製造方法 |
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