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JP3631380B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、特に埋め込み配線技術に関するものである。
【０００２】
【従来の技術】
半導体素子の高速化のために配線の低抵抗化が求められている。しかし、最小デザイン・ルールで形成されるライン／スペースの配線の膜厚を厚くすることは配線間の容量を増加させるので好ましくない。このように、配線の抵抗を減少させることと配線間の容量を増加させないようにすることは一般的に相反することといえる。
【０００３】
一方、新しい配線の形成手段としてダマシン（ＤＡＭＡＳＣＥＮＥ）技術がある。これは、絶縁膜を先に形成し、その後に配線パターンとなる溝を先に形成した絶縁膜に形成し、この溝の中にダマシン法により配線材料（例えばアルミなどの金属材料など）を埋め込み形成するものである。このダマシン法による配線の埋め込みにはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などの平坦化法が用いられている。
【０００４】
図１２（ａ）〜（ｄ）を用いて、デュアルダマシン法を用いた従来の配線形成工程について説明する。
まず、図１２（ａ）に示すように、シリコン基板２０１上に層間絶縁膜２０２を介して形成された下層配線２０３上に平坦な層間絶縁膜２０４（ＳｉＯ２ 膜）を形成する。続いて、配線用溝２０５（深さは例えば０．５μｍ）をＳｉＯ２ 膜２０４に形成する。次に、図１２（ｂ）に示すように、全面にレジストを塗布してリソグラフィ法を用いて露光し、コンタクトホール部が開孔されたレジストパターン２０６を形成する。続いて、このレジストパターン２０６をマスクにして下地のＳｉＯ２ 膜２０４のエッチングを行い、コンタクトホール２０７を形成する。次に、図１２（ｃ）に示すように、レジスト膜を剥離した後、全面に配線用の金属膜２０８を堆積する。次に、図１２（ｄ）に示すように、ＣＭＰ法によりコンタクトホールと配線用溝の両方に配線用の金属膜を埋め込み形成する。
【０００５】
図１３は、デュアルダマシン法で形成した配線の長さ方向の断面構造を示したものである。コンタクト部２０９にも配線材料が埋め込まれているが、配線部２０８は均一な膜厚となっている。
【０００６】
しかし、ダマシン法を用いた配線形成技術でも、配線抵抗及び配線間容量の低減を同時に実現することは困難である。すなわち、配線膜厚は配線間容量の増大が最も問題となる最小ピッチにおける配線容量と配線抵抗の関係から決められているが、集積化が進んで配線がより微細化された場合、配線間容量の上昇を抑えつつ配線抵抗を低下させることは困難である。
【０００７】
上記問題を解決する一つの方法として、異なった配線深さを持つ配線構造とその製造方法も提案されている（特開平９−３２１０４６）。図１４を用いてその製造方法を簡単に説明する。
【０００８】
まず、図１４（ａ）に示すように、層間絶縁膜２２２及び下層配線２２３が形成されたシリコン基板２２１上に層間絶縁膜２２４を形成した後、レジストパターン２２５をマスクとして層間絶縁膜２２４に溝２２６、２２７及び２２８を形成する。次に、図１４（ｂ）に示すように、レジストパターン２２９をマスクとして層間絶縁膜２２４をエッチングし、コンタクト孔２３０、配線用溝２３１及び２３２を形成する。次に、図１４（ｃ）に示すように全面に配線材料２３３を形成した後、図１４（ｄ）に示すように配線材料をコンタクト孔及び配線用溝に選択的に埋め込み、配線２３５（コンタクト部２３４を介して下層配線２２３に接続される）、配線２３６、２３７及び２３８を形成する。
【０００９】
しかし、図１４に示した例では、同一の配線層に膜厚の異なる配線を形成してはいるが、各配線２３５〜２３８それぞれの膜厚は同一である。したがって、隣接する配線間容量を減らすためには、膜厚の厚い配線と薄い配線を交互に形成するといった構成をとるしかなく、配線間容量を減らしながら配線抵抗を低減することは困難であった。
【００１０】
【発明が解決しようとする課題】
このように、動作速度の高速化等の観点から、同一の配線層に膜厚の異なる配線を形成するといった提案もなされているが、個々の配線の膜厚はいずれも一定であり、配線の自由度という点で十分とはいえず、そのため配線の抵抗を減少させるとともに配線間の容量を低減するといったことは困難であった。
【００１１】
本発明は上記従来の課題に対してなされたものであり、配線抵抗の低減及び配線間容量の低減を同時に達成することが可能な半導体装置及びその製造方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板上の所望の層に形成された配線の該配線よりも上層側又は下層側に形成された導電部との接続領域を除いた配線領域が連続する同一配線中で複数の異なる膜厚を有していることを特徴とする。
【００１３】
このように、本発明では連続する同一配線中に膜厚の異なる領域が存在しているため、周囲の配線等との関係に応じて膜厚の異なる領域を適宜配置することができ、配線の抵抗を減少させるとともに配線間の容量を低減することが可能となる。
【００１４】
なお、本発明において、上層側又は下層側に形成された導電部との接続領域を除いた配線領域において同一配線中に膜厚の異なる領域が存在するとしたのは、接続領域では上下の配線間を接続するための導電領域が存在し、このような領域では本来の配線部とは膜厚が異なっている（膜厚が厚くなっている）ため、このような領域は本発明でいうところの配線から除く趣旨である。
【００１５】
また、本発明は、前記複数の膜厚を有する少なくとも２本の配線が同一層において隣接して形成され、隣接する一方の配線の膜厚の薄い部分と他方の配線の膜厚の厚い部分とが少なくとも一部の領域において対応するように形成されていることを特徴とする。
【００１６】
このように複数本の配線が同一の配線層において隣接して形成されている場合、膜厚の薄い部分と厚い部分とが向き合うように構成すれば、配線間の容量をより効果的に低減することができる。
【００１７】
本発明に係る半導体装置の製造方法は、半導体基板上に形成された第１の絶縁膜上に第２の絶縁膜を形成する工程と、配線予定領域に対応した領域の第１及び第２の絶縁膜に第１の配線用溝を形成する工程と、この第１の配線用溝の一部を所定のマスク材で覆うとともに該マスク材で覆われていない部分の第１の絶縁膜を第２の絶縁膜をエッチングマスクとしてエッチングすることにより、前記マスク材で覆われていない部分の第１の配線用溝をさらに深くした第２の配線用溝を形成する工程と、前記第１の配線用溝及び第２の配線用溝に配線材料を埋め込む工程とを有することを特徴とする。
【００１８】
本発明によれば、第２の配線用溝は第１の配線用溝をさらにエッチングすることによって形成される。通常のリソグラフィ工程を考えると、第１の配線用溝と第２の配線用溝との間で生じるマスク合わせずれを考慮して、例えば第２の配線用溝に対する開口パターン幅を第１の配線用溝のパターン幅よりも広くする。したがって、例えば図１４の従来例に示すように第２の配線用溝は２段階の溝幅を持って形成される、言い換えると２段階に形成される分配線幅が広くなり、配線の高密度化を達成することが困難になる。本発明では、第２の配線用溝を形成する際に第１の配線用溝の形成工程でパターニングされた第２の絶縁膜をエッチングマスクとして用いているため、第２の配線用溝の幅を第１の配線用溝と同一の幅にすることができる。したがって、前述した配線抵抗及び配線間容量の低減を図ることができるという効果以外にも、配線幅を一定にすることができるため配線の高密度化を達成できるという効果も同時に得ることができる。
【００１９】
また、本発明に係る半導体装置の製造方法は、半導体基板上に形成された第１の絶縁膜上に第２の絶縁膜を形成する工程と、配線予定領域の一部に対応した領域の第１及び第２の絶縁膜に第１の配線用溝を形成する工程と、配線予定領域の他の部分に対応した領域の第２の絶縁膜を除去する工程と、残置している第２の絶縁膜をエッチングマスクとして第１の絶縁膜エッチングすることにより、第１の配線用溝をさらに深くした第２の配線用溝を形成するとともに前記第２の絶縁膜を除去した領域に第３の配線用溝を形成する工程と、前記第２の配線用溝及び第３の配線用溝に配線材料を埋め込む工程とを有することを特徴とする。
【００２０】
本発明でも、第２の配線用溝を形成する際に第１の配線用溝の形成工程でパターニングされた第２の絶縁膜をエッチングマスクとして用いているため、配線幅を一定にすることができ、先に述べた効果と同様の効果を得ることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
図１（ａ）は、本発明の実施形態における基本的な配線構造を示したものであり、１本の連続的に繋がった配線に配線膜厚Ａ（例えば０．５μｍの膜厚に相当）の領域と配線膜厚Ｂ（例えば１．０μｍの膜厚に相当）の領域が存在することを示している。層間絶縁膜に２種類の深さを持つ溝を形成し、この溝内に同一配線材料を同時に埋め込むことによって２種類の膜厚を持つ配線が形成される。膜厚の厚い領域は図１（ａ）に示すように単数でも複数でもよい。また、図１（ｂ）に示すように、１本の配線中に３以上の配線膜厚の領域（膜厚Ａ、膜厚Ｂ、膜厚Ｃ）が存在していてもよい。
【００２２】
図２は、デュアルダマシン法を用いて、膜厚Ａの領域（深さＡの溝）を形成した後、コンタクトホールの形成と同時に膜厚Ｂの領域（深さＢの溝）を形成することができることを示したものである。この場合、膜厚Ｂの領域はコンタクト部の深さとほぼ同じ深さかそれよりもやや深く形成される。
【００２３】
（実施形態１）
次に、図３（ａ）〜（ｅ）を用いて、上述したような１本の配線中に複数の膜厚を有する配線を形成するための製造工程の一例を説明する。なお、図では膜厚が厚い領域と薄い領域が左右に描かれているが、これらは連続して繋がった１本の配線中に形成されているものとする。
【００２４】
まず、図３（ａ）に示すように、Ｓｉ基板１０１上にトランジスタ、必要なコンタクト及び配線（図示せず）を形成した後、全面に層間絶縁膜として例えばＴＥＯＳ−ＳｉＯ２ 膜１０２を、８００ｎｍ程度の膜厚でＣＶＤ法等により堆積する。必要であれば８００℃程度の熱処理を行って層間絶縁膜１０２のデンシファイを行ってもよい。この層間絶縁膜１０２はその表面が平坦化されているようにする。平坦化にはＣＭＰ法を用いても良いし、他の平坦化手法、例えばＢＰＳＧ膜の熱メルトによる平坦化手法、ＳＯＧ等の塗布膜を用いた平坦化手法を用いてもよく、さらにはこれらの平坦化法を組み合わせても良い。
【００２５】
次に、ＳｉＯ２ 膜１０２の表面にＳｉ３ Ｎ４ 膜１０３を例えばＬＰ−ＣＶＤ法で膜厚５０ｎｍ程度堆積する。このＳｉ３ Ｎ４ 膜１０３は、配線用溝を追加エッチングで深くする時のエッチングストッパーとしての役割と、ＣＭＰ時のＣＭＰストッパーの役割を果たす。仮にＣＭＰ時にＳｉＯ２ 膜１０２がＣＭＰ時のストッパー膜として十分使えるようなＣＭＰ条件があれば、このＳｉ３ Ｎ４ 膜１０３の膜厚をさらに薄くすることも可能である。また、Ｓｉ３ Ｎ４ 膜１０３としてカーボンを含む膜を用いても良い。カーボンを含む膜の場合、エッチング選択比やＣＭＰ時の選択比を大きくすることができる。
【００２６】
次に、溝パターンが形成されたレジスト膜（図示せず）をマスクとして用い、ＲＩＥ法によりＳｉ３ Ｎ４ 膜１０３及びＳｉＯ２ 膜１０２をエッチングして配線用溝１０４を形成する。この時の溝の深さ（将来は配線の膜厚となる）は、Ｓｉ３ Ｎ４ 膜１０３の表面から例えば４００ｎｍ程度とする。
【００２７】
次に、図３（ｂ）に示すように、配線溝の深さをさらに深くしたい領域が開口パターンとなっているレジスト膜１０５を形成し、このレジスト膜１０５とＳｉ３ Ｎ４ 膜１０３をマスクにして例えばＲＩＥ法を用いた追加エッチングを行い、配線用溝１０６を形成する。この配線用溝１２６の深さは例えばＳｉ３ Ｎ４ 膜１０３表面から７００ｎｍ程度とする。このエッチングの際には、ＳｉＯ２ 膜１０２のエッチング速度に比べてＳｉ３ Ｎ４ 膜１０３のエッチング速度が１０倍程度以上遅いエッチング条件を選択する。すなわち、エッチング選択比が１０以上あるようなエッチング条件を用いるようにする。
【００２８】
このようにＳｉ３ Ｎ４ 膜１０３をエッチングマスクとして用い、レジスト膜１０５の開口パターン幅を先に形成した配線用溝１０４の配線幅よりも広くしておけば、配線用溝１０６の配線幅を配線用溝１０４の配線幅と等しくすることができる。配線用溝１０４のエッジとレジスト膜１０５の開口パターンのエッジの間隔は、例えばレジストパターンの加工寸法誤差とオーバーレイ（Ｏｖｅｒｌａｙ）誤差で決められる。例えば、０．２５μｍルールの場合には１００ｎｍ程度の間隔を離しておき、０．１５μｍルールの場合には６０ｎｍ程度離しておくようにする。
【００２９】
なお、ＳｉＯ２ 膜１０２よりも下層側の導電領域（配線等）との接続をとる場合、下層側の導電領域の上部のレジスト膜１０５に開口パターンを形成しておき、配線用溝１０６を形成するときに同時に導電領域に達する開口（コンタクトホール）を形成するようにしてもよい。
【００３０】
次に、図３（ｃ）に示すように、レジスト膜１０５を剥離した後、全面に配線材料となる金属膜１０７を堆積する。金属膜１０７としては例えばアルミニウム膜を用いることができるが、Ｔｉ膜及びＴｉＮ膜を介してアルミニウム膜を堆積する積層膜構造にしても良い。また、金属膜１０５としてはＣｕ膜やＷ膜等を用いてもよく、さらに金属膜以外にポリシリコン膜やポリサイド膜を用いることも可能である。また、金属膜の形成には、例えばスパッタ法、ＣＶＤ法或いはメッキ法、さらにはこれらを組み合わせて用いることも可能である。深い溝の中に金属膜等を埋め込み形成するためには、一般的にはＣＶＤ法を用いることが望ましい。
【００３１】
次に、図３（ｄ）に示すように、全面をＣＭＰ法を用いて研磨し、配線用溝１０６及び先に形成した配線用溝１０４に金属膜１０７を選択的に埋め込み（下層側の導電領域に達するコンタクトホールが形成されている場合には、このコンタクトホール内にも選択的に埋め込まれる）、膜厚の薄い配線領域１０８ａ及び膜厚の厚い配線領域１０８ｂを形成する。この時、ＳｉＯ２ 膜１０２表面のＳｉ３ Ｎ４ 膜１０３をＣＭＰのポリッシングストッパーとして用いることができ、Ｓｉ３ Ｎ４ 膜１０３表面よりも金属膜表面がへこむように金属膜を埋め込むことにより、隣接する配線間のショートを防止することができる。
【００３２】
次に、図３（ｅ）に示すように、その後に形成される上層側の配線（図示せず）との間の配線間容量を減らすため及び配線間のショートを防止するためにＳｉ３ Ｎ４ 膜１０３を除去し（そのまま残してもおいても良い）、さらに層間絶縁膜（図示せず）を堆積して次の配線工程へと進む。
【００３３】
なお、図３（ｂ）の工程でＳｉ３ Ｎ４ 膜１０３の表面に小さな段差が生じるようであれば、図３（ｃ）の工程で金属膜１０７を全面に堆積する前にＳｉ３ Ｎ４ 膜１０３を剥離しておいても良い。この場合には、Ｓｉ３ Ｎ４ 膜１０３はポリッシングストッパーとしては使えなくなるので、ＣＭＰ時の金属膜１０７とＳｉＯ２ 膜１０２のポリッシング選択比を向上させるような条件を選択する必要がある。例えば、金属膜のポリッシング速度がＳｉＯ２ 膜のポリッシング速度に比べて５倍程度以上速い条件を用いるようにする。
【００３４】
このように、本実施形態によれば、同一配線中に配線膜厚の厚い領域と薄い領域を設けているため、膜厚の厚い領域の作用によりトータルの配線抵抗を減少させることができるとともに、配線間容量を減らしたい領域では配線膜厚を薄くすることにより配線間容量を低減することができる。
【００３５】
（実施形態２）
次に、図４（ａ）〜（ｆ）を用いて、第２の実施形態に係る製造工程の一例を説明する。なお、図では膜厚が厚い領域と薄い領域が左右に描かれているが、図３に示した第１の実施形態と同様、これらは連続して繋がった１本の配線中に形成されているものとする。また、第１の実施形態の構成要素と対応する構成要素には同一番号を付し、第１の実施形態と対応する事項については詳細な説明は省略する。
【００３６】
まず、図４（ａ）に示すように、第１の実施形態と同様に、全面に層間絶縁膜として平坦化したＴＥＯＳ−ＳｉＯ２ 膜１０２を８００ｎｍ程度形成する。続いて、ＳｉＯ２ 膜１０２の表面にＳｉ３ Ｎ４ 膜１０３を例えば５０ｎｍ程度堆積する。その後、配線領域の一部に配線溝パターンが形成されたレジスト膜（図示せず）をマスクとして用い、ＳｉＯ２ 膜１０２に配線用溝１０４を形成する。この時の溝の深さは、Ｓｉ３ Ｎ４ 膜１０３の表面から例えば２００ｎｍ程度とする。
【００３７】
次に、図４（ｂ）に示すように、配線領域の他の部分に溝パターンが形成されたレジスト膜１０５をマスクとして用い、ＳｉＯ２ 膜１０２に対して選択的にＳｉ３ Ｎ４ 膜１０３をエッチングする。
【００３８】
次に、図４（ｃ）に示すように、レジスト膜１０５を剥離した後、Ｓｉ３ Ｎ４ 膜１０３をマスクにして例えばＲＩＥ法によりＳｉＯ２ 膜１０２を例えば５００ｎｍ程度エッチングし、配線用溝１０６ａ及び１０６ｂを形成する。このエッチングにおいては、ＳｉＯ２ 膜１０２のエッチング速度に比べてＳｉ３ Ｎ４ 膜１０３のエッチング速度が１０倍程度以上遅いエッチング条件を用いる。配線用溝の深さは、例えばＳｉ３ Ｎ４ 膜１０３表面からそれぞれ５００ｎｍ及び７００ｎｍ程度とする。
【００３９】
次に、図４（ｄ）に示すように、全面に配線材料となる金属膜１０７を堆積する。さらに、図４（ｅ）に示すように、全面をＣＭＰ法を用いて研磨し、配線用溝１０６ａ及び１０６ｂに金属膜１０７を選択的に埋め込み、膜厚の薄い配線領域１０８ａ及び膜厚の厚い配線領域１０８ｂを形成する。この時、ＳｉＯ２ 膜１０２表面のＳｉ３ Ｎ４ 膜１０３をＣＭＰのポリッシングストッパーとして用いる。
【００４０】
次に、図４（ｆ）に示すように、その後に形成される上層側の配線（図示せず）との間の配線間容量を減らすためにＳｉ３ Ｎ４ 膜１０３を除去し（そのまま残してもおいても良い）、さらに層間絶縁膜（図示せず）を堆積して次の配線工程へと進む。
【００４１】
（実施形態３）
次に、図５（ａ）〜（ｅ）を用いて、第３の実施形態に係る製造工程の一例を説明する。なお、図では膜厚が厚い領域と薄い領域が左右に描かれているが、図３に示した第１の実施形態と同様、これらは連続して繋がった１本の配線中に形成されているものとする。また、第１の実施形態の構成要素と対応する構成要素には同一番号を付し、第１の実施形態と対応する事項については詳細な説明は省略する。
【００４２】
まず、図５（ａ）に示すように、第１の実施形態と同様に、全面に層間絶縁膜として平坦化したＴＥＯＳ−ＳｉＯ２ 膜１０２を８００ｎｍ程度形成する。続いて、ＳｉＯ２ 膜１０２の表面にＳｉ３ Ｎ４ 膜１０３を例えば５０ｎｍ程度堆積する。その後、配線領域の一部に配線溝パターンが形成されたレジスト膜（図示せず）をマスクとして用い、ＳｉＯ２ 膜１０２に配線用溝１０４を形成する。この時の溝の深さは、Ｓｉ３ Ｎ４ 膜１０３の表面から例えば４００ｎｍ程度とする。
【００４３】
次に、図５（ｂ）に示すように、配線領域全体に開口パターンが形成されたレジスト膜１０５をマスクとして用い、ＳｉＯ２ 膜１０２及びＳｉ３ Ｎ４ 膜１０３をエッチングして配線用溝１０６ａ及び１０６ｂを形成する。このとき、配線用溝１０６ｂに対応するレジスト膜の開口パターン幅は、配線用溝１０４のパターン幅よりも広くなるようにしておく。これにより、配線用溝１０４と配線用溝１０６ａとのマスク合わせが多少ずれても両者を良好に接続することができる。
【００４４】
次に、図５（ｃ）に示すように、全面に配線材料となる金属膜１０７を堆積する。さらに、図５（ｄ）に示すように、全面をＣＭＰ法を用いて研磨し、配線用溝１０６ａ及び１０６ｂに金属膜１０７を選択的に埋め込み、膜厚の薄い配線領域１０８ａ及び膜厚の厚い配線領域１０８ｂを形成する。この時、ＳｉＯ２ 膜１０２表面のＳｉ３ Ｎ４ 膜１０３をＣＭＰのポリッシングストッパーとして用いる。
【００４５】
次に、図５（ｅ）に示すように、その後に形成される上層側の配線（図示せず）との間の配線間容量を減らすためにＳｉ３ Ｎ４ 膜１０３を除去し（そのまま残してもおいても良い）、さらに層間絶縁膜（図示せず）を堆積して次の配線工程へと進む。
【００４６】
（実施形態４）
図６は本発明の第４の実施形態を示したものであり、ＤＲＡＭ部とロジック部が同一チップ内に形成された「混載ＤＲＡＭチップ」に本発明を適用した例である。すなわち、ロジック部のように低い配線抵抗が要求される領域に対して本発明を適用したものである。
【００４７】
ＤＲＡＭ部のビット線１２１は最小ピッチで配線が形成され、配線間容量を減らすためにビット線１２１の膜厚を例えば２５０ｎｍ程度としている。一方、ロジック部では、配線抵抗を下げるために、膜厚２５０ｎｍ程度の配線領域１２２と膜厚５００ｎｍ程度の配線領域１２３が少なくとも１本の配線中に混在して設けられている。また、従来はＤＲＡＭ部のビット線を例えばＷ膜で形成していたが、これを例えばアルミ配線（Ａｌ−Ｃｕ）に変更し、ロジック部で用いるアルミ配線と同時に形成している。
【００４８】
このように、ロジック部には膜厚の薄い領域１２２と膜厚の厚い領域１２３を設けるとともに、ＤＲＡＭ部ではロジック部の配線膜厚の薄い領域１２２と同じ膜厚の配線１２１を形成することにより、ロジック部では配線抵抗を低減でき、ＤＲＡＭ部では配線間容量を低減でき、混載ＤＲＡＭ素子の高性能化を達成することができる。また、ＤＲＡＭとロジック部の配線の製造プロセスを共用化することができ、両者の接続部における設計制約を緩和することができる。
【００４９】
（実施形態５）
図７〜図１１は、本発明の第５の実施形態の製造工程を順を追って示した図であり、各図（ａ）は平面構成を示した図、各図（ｂ１）は各図（ａ）のＸ１−Ｘ１’断面図、各図（ｂ２）は各図（ａ）のＸ２−Ｘ２’断面図、各図（ｃ）は各図（ａ）のＹ−Ｙ’断面図である。
【００５０】
本実施形態では、同一配線層における同一配線に薄い配線膜厚（例えば４００ｎｍ程度）の領域と深い配線膜厚（例えば７００ｎｍ程度）の領域を交互に設けるとともに、隣接する一方の配線の膜厚の薄い部分と他方の配線の膜厚の厚い部分とが対応するように配置されているものである。このような構成にすることにより、配線抵抗を低下させながら同時に隣接する配線間の容量を低下させることができる。なお、基本的な製造工程は図３に示した第１の実施形態とほぼ同様であり、第１の実施形態と対応する事項については詳細な説明は省略する。
【００５１】
まず、図７に示すように、Ｓｉ基板（図示せず）上にトランジスタ、必要なコンタクト及び配線（図示せず）を形成した後、全面に層間絶縁膜として平坦化されたＴＥＯＳ−ＳｉＯ２ 膜１４１を８００ｎｍ程度の膜厚で形成する。続いて、ＳｉＯ２ 膜１４１の表面にＳｉ３ Ｎ４ 膜１４２を５０ｎｍ程度堆積する。次に、溝パターンが形成されたレジスト膜（図示せず）をマスクとして用い、ＲＩＥ法によりＳｉ３ Ｎ４ 膜１４２とＳｉＯ２ 膜１４１をエッチングし、ＳｉＯ２ 膜１４１に配線用溝１４３を形成する。この時の溝の深さは、Ｓｉ３ Ｎ４ 膜１４２の表面から４００ｎｍ程度とする。
【００５２】
次に、図８に示すように、配線用溝の深さをさらに深くしたい領域が開口パターンとなっているレジスト膜１４４を形成し、このレジスト膜１４４とＳｉ３ Ｎ４ 膜１４２をマスクにして例えばＲＩＥ法を用いた追加エッチングを行い、配線用溝１４５を形成する。この配線用溝１４５の深さは例えばＳｉ３ Ｎ４ 膜１４２表面から７００ｎｍ程度とする。このエッチングの際には、ＳｉＯ２ 膜１４１のエッチング速度に比べてＳｉ３ Ｎ４ 膜１４２のエッチング速度が１０倍程度以上遅いエッチング条件を選択する。
【００５３】
このようにして、一本の連続した配線用溝の所望の領域に浅い配線溝の領域と深い配線溝の領域が交互に形成される。また、隣接する配線間では配線溝の浅い領域と深い領域とが互いに向き合うような位置関係となっており、配線間容量を低減することができる。
【００５４】
次に、図９に示すように、レジスト膜１４４を剥離した後、全面に配線材料となる金属膜１４６を堆積する。さらに全面をＣＭＰ法を用いて研磨し、配線用溝１４５及び先に形成した配線用溝１４３に金属膜１４６を選択的に埋め込み、膜厚の薄い配線領域１４７ａ及び膜厚の厚い配線領域１４７ｂを形成する。このとき、図１０に示すように、Ｓｉ３ Ｎ４ 膜１４２表面よりも金属膜表面がへこむように金属膜を埋め込むことにより、隣接する配線間のショートを防止することができる。
【００５５】
次に、図１１に示すように、その後に形成される上層側の配線（図示せず）との間の配線間容量を減らすためにＳｉ３ Ｎ４ 膜１４２を除去し、さらに層間絶縁膜１４８を堆積して次の配線工程へと移る。
【００５６】
なお、配線長方向の膜厚の薄い領域と厚い領域のパターンのピッチは、配線抵抗と配線間容量の関係で決めることができ、例えばピッチ２．０μｍ程度から１０μｍ程度に適宜設定すればよい。通常は、配線幅方向に隣接して形成された各配線の配線ピッチの１０倍から２０倍程度に上記パターンピッチを設定することが望ましい。
【００５７】
また、上記の例では隣接する配線間で配線膜厚の薄い領域と厚い領域とが互いに向き合うような位置関係となっているが、配線領域全体で必ずしもこのような位置関係を満たしている必要はなく、例えば配線の端部では膜厚の薄い領域どうしが向き合っているようにしてもよい。隣接する配線間で配線膜厚の薄い領域と厚い領域とが互いに向き合うような位置関係となっている領域の割合は、各配線で例えば５０％以上となっているようにすることが好ましい。また、配線端部の膜厚及び該膜厚の配線領域の長さを適当に選択する（配線の終端処理を行う）ことにより、特に高周波でのマッチング特性を向上させることができる。
【００５８】
以上のように、本実施形態によれば、隣接する配線との関係を考慮して所定のピッチで配線膜厚を変えることができ、隣接する配線間の容量を低減しながら配線抵抗の低減をはかることができる。
【００５９】
以上本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【００６０】
【発明の効果】
本発明によれば、周囲の配線等との関係に応じて膜厚の異なる領域を適宜配置することにより、配線抵抗及び配線間容量を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る基本構成の一例を示した図。
【図２】本発明の実施形態に係る基本構成の他の例を示した図。
【図３】本発明の第１の実施形態に係る製造工程を示した工程断面図。
【図４】本発明の第２の実施形態に係る製造工程を示した工程断面図。
【図５】本発明の第３の実施形態に係る製造工程を示した工程断面図。
【図６】本発明の第４の実施形態を示した断面図。
【図７】本発明の第５の実施形態に係る製造工程の一部を示した図。
【図８】本発明の第５の実施形態に係る製造工程の一部を示した図。
【図９】本発明の第５の実施形態に係る製造工程の一部を示した図。
【図１０】本発明の第５の実施形態に係る製造工程の一部を示した図。
【図１１】本発明の第５の実施形態に係る製造工程の一部を示した図。
【図１２】従来技術の製造工程の一例を示した図。
【図１３】従来技術における配線とコンタクト部の構成例を示した図。
【図１４】従来技術の製造工程の他の例を示した図。
【符号の説明】
１０１…シリコン基板
１０２、１４１…ＳｉＯ２ 膜
１０３、１４２…ＳｉＮ膜
１０４、１０６、１０６ａ、１０６ｂ、１４３、１４５…配線用溝
１０５、１４４…レジスト膜
１０７、１４６…金属膜
１０８ａ、１０８ｂ、１２１、１２２、１２３、１４７ａ、１４７ｂ…配線
１４８…層間絶縁膜

Claims (4)

  1. 半導体基板上の所望の層に形成された配線の該配線よりも上層側又は下層側に形成された導電部との接続領域を除いた配線領域が連続する同一配線中で複数の異なる膜厚を有し、
    前記複数の異なる膜厚を有する配線は、絶縁膜に形成された複数の異なる深さの溝に埋め込み形成されていることを特徴とする半導体装置。
  2. 半導体基板上の所望の層に形成された配線の該配線よりも上層側又は下層側に形成された導電部との接続領域を除いた配線領域が連続する同一配線中で複数の異なる膜厚を有し、
    前記複数の膜厚を有する少なくとも２本の配線が同一層において隣接して形成され、隣接する一方の配線の膜厚の薄い部分と他方の配線の膜厚の厚い部分とが少なくとも一部の領域において対応するように形成されていることを特徴とする半導体装置。
  3. 半導体基板上に形成された第１の絶縁膜上に第２の絶縁膜を形成する工程と、配線予定領域に対応した領域の第１及び第２の絶縁膜に第１の配線用溝を形成する工程と、この第１の配線用溝の一部を所定のマスク材で覆うとともに該マスク材で覆われていない部分の第１の絶縁膜を第２の絶縁膜をエッチングマスクとしてエッチングすることにより、前記マスク材で覆われていない部分の第１の配線用溝をさらに深くした第２の配線用溝を形成する工程と、前記第１の配線用溝及び第２の配線用溝に配線材料を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
  4. 半導体基板上に形成された第１の絶縁膜上に第２の絶縁膜を形成する工程と、配線予定領域の一部に対応した領域の第１及び第２の絶縁膜に第１の配線用溝を形成する工程と、配線予定領域の他の部分に対応した領域の第２の絶縁膜を除去する工程と、残置している第２の絶縁膜をエッチングマスクとして第１の絶縁膜エッチングすることにより、第１の配線用溝をさらに深くした第２の配線用溝を形成するとともに前記第２の絶縁膜を除去した領域に第３の配線用溝を形成する工程と、前記第２の配線用溝及び第３の配線用溝に配線材料を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
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