DE3855889T2

DE3855889T2 - Ein verfahren zur herstellung selbstausrichtender halbleiteranordnungen

Info

Publication number: DE3855889T2
Application number: DE3855889T
Authority: DE
Inventors: Jacob Haskell
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1987-12-02
Filing date: 1988-12-02
Publication date: 1997-08-07
Anticipated expiration: 2008-12-03
Also published as: JPH02502417A; EP0344292A1; ATE152287T1; EP0344292A4; DE3855889D1; EP0344292B1; WO1989005516A1

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung.

Die vorliegende Erfindung betrifft Halbleitervorrichtungen wie beispielsweise Transistoren, genauer gesagt, Feldeffekttransistoren (FETs), und insbesondere eine neue Vorrichtungsstruktur und ein Verfahren zur Herstellung derartiger Vorrichtungen, woraus sich eine komplett selbstjustierte Struktur ergibt.

2. Hintergrund der Erfindung.

Das LOCOS-(lokale Siliziumoxydations-)Verfahren zur Herstellung von MOS-(Metalloxidhalbleiter-)Vorrichtungen, insbesondere CMOS (Komplementär-MOS), ist bekannt und wird in der Halbleiterindustrie verbreitet angewandt. Es ist ein geeignetes Verfahren zur Konstruktion von Formen, die größer als eine Strukturgröße von etwa 1 µm sind.
Wenn jedoch die Strukturgrößen zum Erzielen höherer Packungsdichten zu Submikrometerabmessungen verkleinert werden, treten einige Probleme auf.
Zunächst wird die Feldtiefe des Lithographiesteppers geringer.
Daher erzeugen die unterschiedlichen Höhen der unterschiedlichen Strukturen ein Feldtiefenproblem.
Zweitens gewinnt der Abstand der Kontakte zu dem Polysiliziumgate und dem Feldoxid bei kleineren Abmessungen an Bedeutung. Es sei darauf hingewiesen, daß aufgrund der Durchführung separater Justierschritte der Fehlerspielraum beim nicht angemessenen Justieren des Kontaktes entweder zum (a) Durchätzen des Feldoxids mit daraus folgendem Kurzschluß des Siliziumsubstrates auf die Diffusionsquelle oder den Drainbereich durch den Kontakt oder zum (b) Kontaktieren des Polysiliziumgates mit daraus folgendem Kurzschluß des Gates zu dem Source- oder Drainkontakt führt:
Solchen Fehljustierungen kann man entgegenwirken, indem zwischen Source, Drain und Gate und zwischen Source-, Drain- und Feldrand ein beträchtlicher Raum belassen wird. Infolgedessen wird die hohe Packungsdichte geopfert.
Eine weitere Forderung der vorliegenden Verarbeitungskonfiguration besteht darin, daß der Gatekontakt zu einer Zwischenverbindung hergestellt wird, die rechtwinklig zu der Source-Gate-Drain-Leitung verläuft. Ein derartiger Kontakt erfordert beträchtlich mehr Fläche als ein Kontakt, der direkt hinab zu dem Gate führt. Die Verwendung separater Justierungen jedoch gibt die vorliegende Verarbeitungskonfiguration vor, um mögliche Fehljustierungsprobleme zu vermeiden.
Ein bei dem LOCOS-Verfahren bekanntes Problem schließlich ist das sogenannte "Bird's beak"-Problem, das dort auftritt, wo sich das Feldoxid zu dem Substrat in den Source- und Drainbereichen hin verjüngt. Eine solche Verjüngung führt zu einer elektrischen Breite, die geringer als die Maskenabmessungen ist.
Es liegt auf der Hand, daß die Fülle an unterschiedlichen Höhen während der Verarbeitung und die mehreren Justierschritte eine effiziente Anwendung der fortschrittlichen Lithographieverfahren und anderer Verfahren zur Erzielung hoher Packungsdichten von Vorrichtungen auf einem Substrat verhindern, da die Feldtiefe mit den kleineren Abmessungen, die zum Skalieren benötigt werden, abnimmt.
Die U.S.-Patentschrift Nr. 4 450 470 offenbart eine integrierte Schaltungsvorrichtung mit Großintegration, und ein Verfahren zur Herstellung derselben ermöglicht ein hochdichtes Packen der Schaltungselemente durch den Wegfall einer großen Zahl von sehr kleinen Kontaktlöchern. Statt dessen wird durch selektive Oxydation ein Schaltungselementverbinder gebildet, der aus einer Verdrahtungsbahn aus polykristallinem Silizium besteht. Um ein gewünschtes Schaltungselement zu bilden, werden durch den Schaltungselementverbinder aus polykristallinem Silizium Fremdatome in das Halbleitersubstrat eingebracht. Auf der Schicht aus polykristallinem Silizium ist eine Schicht aus hochleitfähigem Material vorgesehen.
Die U.S.-Patentschrift Nr. 4 306 915 offenbart ferner eine für eine hochdichte integrierte Schaltung geeignete Halbleitervorrichtung. Die Halbleitervorrichtung weist eine Elektrodenverdrahtungsschicht aus Silizium mit einer im wesentlichen ebenen Oberfläche auf, die auf einer Hauptfläche eines Halbleitersubstrates aufgebracht ist, deren Umfang mit einer Isolierschicht gefüllt ist, welche durch selektives Oxidieren des Siliziums erzeugt wird, wobei in dem Halbleitersubstrat in selbstjustierender Beziehung mit der Elektrodenverdrahtungsschicht ein erster, mit Fremdatomen dotierter Bereich ausgebildet ist und ein zweiter mit Fremdatomen dotierter Bereich mit diesem gekoppelt und unter die Isolierschicht gelegt ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Erfindungsgemäß sind eine neue Vorrichtungsstruktur und ein Verfahren vorgesehen. Das erfindungsgemäße Verfahren soll das LOCOS- Verfahren ersetzen und verwendet die totale Selbstjustierung, um die meisten, wenn nicht alle, mit dem Verfahren nach dem Stand der Technik zusammenhängenden Nachteile zu vermeiden. Infolgedessen können hohe Packungsdichten erzielt werden.
Die Selbstjustierung ermöglicht auf einfache Weise das Verbinden verschiedener Bauteile der Vorrichtungen auf beliebige, vom Techniker gewählte Weise miteinander, ohne daß die zuvor beschriebenen Fehljustierungsbereichsprobleme auftreten. Das erfindungsgemäße Verfahren gestattet die Verwendung von Zapfen aus Polysilizium, deren obere Enden kontaktiert werden können, um die Gatekontaktflächenanforderungen zu reduzieren. Durch das erfindungsgemäße Verfahren können Strukturabstände von 0,5 µm und weniger erzielt werden.
Vorzugsweise werden Planarisierungsverfahren verwendet. Durch Planarisierung wird das Feldtiefenproblem vermieden.
Eine einzigartige Kombination von Masken in Verbindung mit einer auf der Oberfläche eines Halbleiterwafers ausgebildeten Mehrschichtstruktur, welche eine vergrabene Ätzstoppschicht aufweist, definiert die Source-, Gate- und Drainelemente und ihre Geometrie relativ zueinander und zu den Zwischenverbindungen. Die Polysiliziumzapfenkontakte durch Schlitze in der Mehrschichtstruktur ermöglichen die Herstellung eines vertikalen Kontaktes zu den verschiedenen Elementen. Die Silizidierung der Polysiliziumzapfen verringert den Reihenwiderstand in vertikaler Richtung und gestattet die Verwendung von sowohl n- als auch p-Polysiliziumelektroden für die Vorrichtungsverkleinerung von n- und p-MOSFETS.
Dementsprechend schafft die vorliegende Erfindung ein Verfahren zur Herstellung selbstjustierter planarer Halbleitervorrichtungen, die auf einer Hauptfläche eines Halbleitersubstrates ausgebildet sind, welches mit in geeigneter Weise dotierten Bereichen versehen ist, mit den Schritten:
(a) Abgrenzen einer aktiven Fläche, innerhalb der einzelne Vorrichtungen durch Bilden eines Oxidbereiches in dem Substrat um diese herum gebildet werden;
(b) Bilden einer Mehrschichtstruktur auf der Fläche, wobei die Mehrschichtstruktur eine vergrabene Ätzstoppschicht aufweist, die zwischen der oberen und der unteren dielektrischen Schicht angeordnet ist;
(c) Verwenden einer Schlitzmaske in Verbindung mit einer auf der Mehrschichtstruktur ausgebildeten ersten Resistschicht, um Verbindungsflächen für den Kontakt mit anderen Vorrichtungen und eine Vielzahl von Schlitzen, die verschiedenen Elementen der Vorrichtungen entsprechen, lithographisch zu definieren, wodurch die Elemente miteinander ausgerichtet werden;
(d) Ätzen von Teilen der Mehrschichtstruktur entsprechend den Schlitzen, Stoppen an der Ätzstoppschicht;
(e) Ablösen der ersten Resistschicht;
(f) Verwenden einer aktiven Maske in Verbindung mit einer in der Mehrschichtstruktur ausgebildeten zweiten Resistschicht zum Definieren aktiver Flächen, die jeweils eine Gruppe der der aktiven Fläche einer einzelnen Vorrichtung zugeordneten Schlitze umfassen, wobei die zweite Resistschicht die Verbindungsflächen bedeckt;
(g) Entfernen jeglicher verbleibenden Teile der Mehrschichtstruktur in den Schlitzen, wobei die untere dielektrische Schicht in den Verbindungsflächen gehalten wird;
(h) Ablösen der zweiten Resistschicht;
(i) Füllen der Schlitze und der Verbindungsflächen mit einem leitenden Material zur Bildung von leitenden Zapfen und Implantieren von Ionen zur Bildung von n- und p-Bereichen in dem Substrat, den Schlitzen entsprechend;
(j) Planarisieren der Zapfen bis auf die Oberfläche der Mehrschichtstruktur;
(k) Verwenden einer Antikontaktmaske in Verbindung mit einer dritten Resistschicht zum Definieren von Bereichen in den leitenden Zapfen, innerhalb derer kein Kontakt erwünscht ist;
(l) Entfernen freiliegender oberer Teile der leitenden Zapfen, wobei dort, wo Kontakt erwünscht ist, Kontaktvorsprünge belassen werden;
(m) Ablösen der dritten Resistschicht;
(n) Aufbringen einer Verbindermaske zum Freilegen von Teilen der Mehrschichtstruktur zwischen wenigstens einigen der Elemente;
(o) Ätzen freiliegender Teile der dritten dielektrischen Schicht bis zurück zu der vergrabenen Ätzstoppschicht;
(p) Ätzen freiliegender Teile der Ätzstoppschicht bis zu der unteren dielektrischen Schicht;
(q) Implantieren von Ionen zur Bildung von n- und p-Bereichen in dem Substrat unter freiliegenden Teilen der unteren dielektrischen Schicht;
(r) Füllen der herausgeätzten Flächen mit einem Planarisierungsmaterial, damit die Oberfläche der Kontaktvorsprünge frei bleibt; und
(s) Ausbilden einer Metallschicht darüber, um Kontakt zu den Kontaktvorsprüngen des leitenden Materials herzustellen.
Andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden deutlich unter Berücksichtigung der folgenden detaillierten Beschreibung und der beigefügten Zeichnungen, in denen gleiche Bezugszeichen in den FIGUREN durchgehend gleiche Merkmale bezeichnen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die Zeichnungen, auf die in dieser Beschreibung Bezug genommen wird, sind, sofern nicht ausdrücklich darauf hingewiesen wird, nicht maßstabsgetreu. Darüber hinaus sollen die Zeichnungen nur einen Teil einer gemäß der vorliegenden Erfindung hergestellten integrierten Schaltung darstellen.
FIGN. 1-14 zeigen die Abfolge der Ereignisse bei dem erfindungsgemäßen Verfahren, wobei geschnittene Ansichten mit "a" und Draufsichten mit "b" bezeichnet sind.
FIGN. 15-19 zeigen alternative Ausführungsformen in verschiedenen Verfahrensabläufen.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Im folgenden wird nunmehr im Detail auf ein spezielles Ausführungsbeispiel der vorliegenden Erfindung Bezug genommen, das die zur Zeit vom Erfinder als beste angesehene Art zur Ausführung der Erfindung darstellt. Alternative Ausführungsbeispiele werden ebenfalls kurz als anwendbar beschrieben.
In seiner bevorzugten Form ist das erfindungsgemäße Verfahren ein völliges Nicht-LOCOS-Verfahren. Für den Fachmann jedoch wird es ersichtlich sein, daß Abschnitte des Verfahrens in das gegenwärtige LOCOS-Verfahren eingebaut werden können, um die hier offenbarten Vorteile in die Tat umzusetzen. Ferner richtet sich das erfindungsgemäße Verfahren zwar speziell auf die Verwendung von Silizium als Halbleiter, aber dem Fachmann ist klar, daß die Lehren der Erfindung nach geeigneten Modifizierungen in den Ätzstoppschichten und dergleichen auf andere Halbleiter ausgedehnt werden können.
Das erfindungsgemäße Verfahren beginnt mit der Ausbildung eines Isolationsgrabens 10, der die Fläche umgibt, in der eine Vorrichtung (hier ein MOS-Transistor 14, in FIG. 11a zu sehen) in einem p-Mulden- oder n-Muldenbereich 12 in einem Halbleitersubstrat 16 herzustellen ist. Es gibt mehrere derartige Isolationsgräben 10, nämlich einen pro Vorrichtung 14.
Bekanntlich weisen derartige Transistoren 14 Source- und Drainelemente 18 bzw. 20 auf, wobei sich eine Gatefläche 22 dazwischen befindet, um das Ausmaß eines dazwischen befindlichen Kanals 24 zu regeln (siehe FIG. 10a). Die Ausbildung der p-Mulden und n-Mulden ist bekannt und bildet somit nicht Teil dieser Erfindung.
Wie in FIG. 1a gezeigt, wird eine Vielzahl von die Muldenbereiche 12 in einem Halbleitersubstrat 16 umgebenden Gräben 10 durch eine oben auf einer auf der Oberfläche 16' des Substrates ausgebildeten Nitridmaske 25 ausgebildete Resistmaske 23 geätzt. Das Resist 23 und das Nitrid 25 werden dann abgelöst und die Gräben 10 mit einem Oxid 26 gefüllt, wie in FIG. 2a gezeigt.
Das Ätzen des Grabens erfolgt unter Anwendung bekannter Verfahren, wie beispielsweise des RIE-(reaktives Ionenätz-)Verfahrens, dem sich geeignete naßchemische Wegätzverfahren von Siliziumbeschädigungen anschließen. Das zum Füllen der Gräben 10 verwendete Oxid 26 kann ein Niedrigtemperaturoxid oder ein bevorzugtes 750ºC-TEOS (Tetraethylorthosilikat) sein. Das Oxid wird zurückgeätzt, bis es planar mit der Oberfläche 16' des Siliziumsubstrates 16 ist. Die Planarisierung erfolgt durch eine Kombination chemischer und reaktiver Ionenätzverfahren, die auf diesem Gebiet häufig für die Oxidplanarisierung verwendet wird.
Der Isolationsgraben 10 wird durch Ätzen eines Grabens mit vier Wänden geschaffen, um einen aktiven Bereich von geeigneter Länge (X) und Breite (Y) zu umreißen. In dem erfindungsgemäßen Verfahren hat der Graben 10 in Draufsicht (FIG. 3b) eine Rechteckkonfiguration, wobei eine aktive Fläche (X x Y) von etwa 5µm mal 2µm (bei 1µm Entwurfsregeln) begrenzt wird.
Der Isolationsgraben ist üblicherweise etwa 0,5 bis 1 µm breit und etwa 0,4 bis 0,6µm tief. Die Größe wird durch Lithographiejustierbeschränkungen und das Füllen der Gräben mit dem anschließend aufgebrachten Oxid bestimmt.
Zwar ist in FIG. 3a nur ein vollständiger Graben gezeigt, aber es sei darauf hingewiesen, daß auf einem einzigen Halbleitersubstrat 16, wie in FIG. 2a gezeigt, eine Vielzahl von derartigen Gräben verwendet wird, die jeweils eine aktive Fläche einer Vorrichtung abgrenzen. Wenn sich die Technologie der Strukturdefinition weiterhin mit neuen Resists und Resistentwicklungsverfahren verbessert, nehmen diese Dimensionen natürlich auch ab.
Als nächstes wird eine bestimmte Abfolge von Schichten 28 auf der Oberfläche des Substrates 16 ausgebildet, wie in FIG. 3a gezeigt. Die bestimmte Abfolge der Schichten 28 ist der Kern der Erfindung. Diese Mehrschichtstruktur weist eine vergrabene Ätzstoppschicht auf, die wesentlich für die Ausübung der Erfindung ist.
Zunächst wird ein Feldoxid 28a mit einer Dicke von etwa 2500Å ±5% (10Å = 1mm) auf der Oberfläche des Substrates 16 ausgebildet. Die Dicke des Feldoxids 28a kann darauf abzielen, daß sie der erforderlichen Feldschwellenspannung und der anschließenden Implantierungsenergie entspricht, die zur Ausbildung der n&supmin;- und p&supmin;-Verbinder zur Verfügung steht, wie nachfolgend beschrieben.
Die Ausbildung des Feldoxids 28a an sich ist nicht neuartig und erfolgt mittels eines herkömmlichen Beschichtungsverfahrens bis zu der erforderlichen Dicke. Die gewählte Dicke hängt ab von der zum Hindurchimplantieren benötigten Implantationsenergie im Verhältnis zu dem Polysilizium, das zum Blockieren der Implantation übrig ist, wie nachfolgend in Verbindung mit FIG. 10a beschrieben.
Im Idealfall sollte das Feldoxid 29a, entsprechend den erforderlichen Feldinversionsspannungen, so dünn wie möglich sein. Ebenfalls wichtig ist, daß die Dicke dieser Schicht 28a über die Oberfläche des Wafers im wesentlichen einheitlich ist, um die Vorteile der Erfindung am besten zu realisieren. Bei Vorrichtungen auf Siliziumbasis weist das Feldoxid Siliziumdioxid auf.
Als nächstes wird auf dem Feldoxid 28a eine dünne Schicht 28b eines Ätzstoppmaterials ausgebildet. Das Ätzstoppmaterial 28b weist ein Material auf, dessen Ätzrate sich stark von der des Siliziumdioxids unterscheidet, und ist, wie nachfolgend ersichtlich, wichtig bei der Ausführung der Erfindung. Bei Vorrichtungen auf Siliziumbasis weist ein geeignetes Ätzstoppmaterial Siliziumnitrid mit einer Dicke von etwa 800Å ±5% auf. Das Nitrid kann durch LPCVD (chemische Aufdampfung bei Niederdruck) oder PECVD (plasmaverstärktes CVD) aufgebracht werden. Die Mindest- und Höchstdicke hängt von der Ätzkonstanz des Verfahrens und der Vorrichtung ab.
Über der Nitridschicht 28b ist eine andere Oxidschicht 28c ausgebildet, deren Dicke im Bereich von etwa 5500 bis 6500Å liegt. Diese Oxidschicht wird vorteilhafterweise in gleicher Weise ausgebildet wie das Feldoxid. Diese Oxidschicht 28c bestimmt die Tiefe der zu formenden Polysiliziumzapfen, wie nachfolgend beschrieben, und bestimmt, was nach dem Zurückätzen an der Antikontaktmaske von der Polysiliziumschicht (Verbindungspolysilizium) übrigbleibt, wie ebenfalls nachfolgend in Verbindung mit FIG. 8b beschrieben. Daher muß die Oxidschicht 28c dicker sein als die Summe aus etwa 4000Å entferntem Polysilizium und der in dieser Stufe benötigten Restzwischenverbindungsdicke (etwa 2000Å).
Schließlich wird bis zu einer Dicke im Bereich von etwa 2000 bis 2500Å auf der Oxidschicht 28c eine Polysiliziumschicht 28d ausgebildet. Diese Schicht 28d hat eine doppelte Aufgabe: sie dient sowohl als Ätzmaske als auch als Lithographie"verbesserungs"schicht, wie dies in Verbindung mit FIG. 5b erläutert wird. Zwar können außer Polysilizium andere Materialien verwendet werden, die ein gutes Ätzverhältnis zu Siliziumdioxid haben, wie beispielsweise Siliziumnitrid, aber Polysilizium hat mehrere Vorteile. Erstens hat es ein einheitliches Reflexionsvermögen, so daß die Lithographie sich leichter steuern läßt. Zweitens ist sein Ätzverhältnis zu Siliziumdioxid besser als 20:1, so daß es sich als Ätzmaske verdoppelt, selbst wenn während des anschließenden Ätzens das darüberliegende Resist wegerodierte, wodurch Abmessungskontrollverluste verhindert werden.
Die oben genannten Schichten 28a-d können sequentiell in einer Evakuierung aufgebracht werden, um die Defektdichte zu reduzieren.
Als nächstes wird oben auf der Polysiliziumschicht 28d eine Resistschicht 30 ausgebildet und einer "Schlitz"-Maske ausgesetzt (gestrichelte Linien 32 in FIG. 4b), die gleichzeitig fur eine gegenseitige Selbstjustierung zwischen den Bereichen von Source 18, Gate 22 und Drain 20 sorgt. Ferner kann die Schlitzmaske 32 über den Fortsatz 33 für Kontakt mit anderen Vorrichtungen und über den Fortsatz 35 und beliebige Kombinationen daraus für Kontakt mit dem Gate 22 sorgen. Dies ist eine vollständige Zwischenverbindungsebene, wohingegen das herkömmliche Polysilizium eine Halbebene darstellt. (Die herkömmliche Halbebene erfordert eine andere Zwischenverbindungsebene, um die Verbindungen zu vervollständigen.) Auf diese Weise kann die Packungsdichte der Vorrichtungen um nahezu 50% gegenüber dem LOCOS-Verfahren nach dem Stand der Technik ohne kritische Justierungsanforderungen gesteigert werden. Weitere Zunahmen der Dichte können erzielt werden, wenn sich die Technologie der feineren Resistdefinition entwickelt.
Die Schlitzmaske begrenzt die Polysiliziumverbindungsflächen in dem Feld und die Source-/Gate-/Drainflächen aller Vorrichtungen. Die Schlitzmasken können eine minimale Struktur und minimale Strukturbeabstandungen aufweisen, die lithographisch definiert sein können. Wie ersichtlich, sind die Source-/Gate-/Drainflächen bis jetzt selbstjustierend.
Das Resist 30 kann, wie üblich, mit elektromagnetischer Strahlung (je nachdem sichtbare, UV-, Röntgenstrahlung) belichtet werden, und die unerwünschten Teile der darunterliegenden vier Schichten 28 werden entfernt, beispielsweise durch Ätzen, um die den Bereichen von Source 18, Gate 22 und Drain 20 entsprechenden Teile des Halbleitersubstrates 16 freizulegen.
Die vier Schichten 28 werden wie folgt geätzt: Zunächst werden die freiliegenden Teile der Polysiliziumschicht 28d unter Verwendung einer RIE-Ätzeinrichtung geätzt, woran sich das Ätzen der freiliegenden Teile der Oxidschicht 28c, wieder unter Verwendung einer RIE-Ätzeinrichtung, anschließt. Diese letztgenannte Ätzoperation stoppt an der Nitridschicht 28b, da die Ätzrate des Oxids mit Ätzparametern so eingestellt werden kann, daß sie ungefähr das Fünffache derjenigen des Nitrids beträgt. Dieses Ätzverfahren gestattet eine kontrollierte Durchführbarkeit des Ätzens, da die Nitridschicht 28b als eingebauter "vergrabener" Ätzstopp wirkt.
Die beiden Ätzvorgänge (der Schichten 28d,28c) können in einer Evakuierung durchgeführt werden. Zu diesem Zeitpunkt kann die Nitridschicht 28b auch bis zu dem Feldoxid geätzt werden, falls es erwünscht ist, das Nitrid unter der Polysiliziumschicht 28d schließlich zu entfernen.
Das RIE-Ätzverfahren verwendet eine Mischung aus Sauerstoff und fluoriertem Gas wie beispielsweise CHF&sub3;, CF&sub4;, NF&sub3; und dergleichen. Durch Verändern des Verhältnisses der Gase und in manchen Fällen der Leistung der Ätzeinrichtung werden kontrollierte Ätzverhältnisse erzielt. Der RIE-Ätzvorgang ist bekannt und bildet daher per se nicht Teil dieser Erfindung.
Das Resist 30 wird abgelöst und der Wafer wird neu maskiert, wobei eine "aktive" Maske (durch die durchgezogenen Linien 34 in FIG. 5b angedeutet, wobei der Graben 10 der Deutlichkeit halber weggelassen ist) in Verbindung mit einer neuen Resistschicht 36 verwendet wird. Diese Maske erfüllt einen zweifachen Zweck. Erstens wird in den Flächen von Source 18/Gate 22/Drain 20 der Ätzvorgang bis hinunter zu dem Silizium oder dem freiliegenden Oxid in den Schlitzen abgeschlossen. Ein Teil dieses freiliegenden Oxids in den Gräben 10 wird geätzt ( 500Å), und zwar entsprechend der erforderlichen Überätzoperation, die zum Freiräumen der Feldoxidflächen in den Öffnungen von Source 18, Gate 22 und Drain 20 bis hinab zu dem Siliziumsubstrat 16 nötig ist.
In den Feldflächen oder Verbindungsflächen über dem Feld deckt die Maske dies mit Resist ab und verhindert das Ätzen. Auf diese Weise wird das Oxid 28a in dem Feldbereich letztendlich unter den Polysiliziumfortsätzen 33,35 in dem Feldbereich gehalten, der außerhalb der Fläche von dem Isolationsgraben 10 (mit dem Grabenoxid 26) umschlossen ist. Dies bildet die Polysiliziumverbindungen.
Dann werden unter erneuter Anwendung von RIE die freiliegenden Teile der Nitridschicht 28b geätzt, wobei an der Feldoxidschicht 28a gestoppt wird. Das Ätzverhältnis wird so eingestellt, daß es größer als etwa 3:1 von Nitrid zu Oxid ist. Dann werden die freiliegenden Teile der Feldoxidschicht 28a geätzt, um Teile des darunterliegenden Siliziums 16 freizulegen. Wiederum kann, wie oben angegeben, das Ätzen der Nitridschicht 28b und der Oxidschicht 28a sequentiell in einer Evakuierung in derselben Ätzeinrichtung erfolgen, wobei lediglich die Chemie verändert wird, um sich an die Eigenart der jeweiligen Schichten anzupassen.
Mit einem Oxid-Nitrid-Ätzverhältnis von ≥ 3:1 und einer Ungleichmäßigkeit des Ätzvorgangs von ± 10% und der Oxidschicht 28c von ± 10% und mit einer im Bereich von etwa 6000 bis 7000 Å liegenden Dicke der Oxidschicht ist es möglich, die Schicht 28c zu überätzen und dennoch auf oder in der Nitridschicht 28b zu stoppen. Dies stellt an sich einen großen Herstellungsvorteil dar. Bei den Rückätzverfahren des Standes der Technik würde ein "zeitgesteuertes" Ätzen die Ungleichmäßigkeitsprobleme nicht überwinden. Bei einem Laserendpunktverfahren wird ein Wafer in einem Gerät für Serienbearbeitung abgetastet; dieses Verfahren ist denselben Ungewißheiten ausgesetzt. Somit wird die Verwendung der "vergrabenen Ätzstopp"nitridschicht 28b als einzigartige Lösung gegenüber einer weiteren Ätzsequenz angesehen, die das erfindungsgemäße Verfahren verbessert. Bei einer zweiten Ätzoperation wird dann die Nitridschicht 28b entfernt, wobei auf dem Feldoxid 28a gestoppt wird.
Mit dem Abschließen des Ätzens bis hinab zu dem Silizium ist die Breite W der Vorrichtung durch die Grabenmaske 10 in den FIGN. 3b und 4b als Y = W definiert. Die Länge des Kanals (geometrisch), mit L bezeichnet, ist bereits in dem ersten Ätzvorgang definiert worden, wobei die Schlitzmaske 32 verwendet wird. Auf diese Weise sind die Bereiche von Source 18, Gate 22 und Drain 20 geometrisch definiert worden, und zwar zusammen mit der Vorrichtungslänge L des Kanals unter dem Gate und der Breite W unter dem Gate. Ferner sind auch Verbindungsschlitze, wie in Verbindung mit dem Bereich des Drains 20 (in FIG. 2b mit 33 bezeichnet) gezeigt, definiert.
Nach dem Ätzen durch die Feldoxidschicht 28a wird die Resistschicht 36 auf herkömmliche Weise entfernt, und in den freiliegenden Teilen des Halbleitersubstrates 16 wird ein dünner Oxidfilm 38 (das Gateoxid) gezüchtet (FIG. 6a). Wie üblich, wird das Gateoxid 38 mit einer Dicke von etwa 150 ±10Å oder weniger, abhängig von der Skalierung der Vorrichtungen, ausgebildet.
Zum Abdecken und Schützen der n-MOS- und p-MOS-Gateflächen wird, wie bei 42 in FIG. 7a gezeigt, eine Source/Drain-Ausätzmaske (durch die durchgezogenen Linien 44 in FIG. 7b dargestellt) verwendet. Als nächstes werden diese Teile der Gateoxidschicht in den Flächen von Source 18, Drain 20 entfernt, beispielsweise durch naßchemisches Eintauchätzen oder durch RIE-Ätzen oder einer Kombination daraus. Dann wird das Resist von dem Wafer abgelöst.
Eine Polysiliziumschicht wird bis zu einer Dicke von etwa 7000 Å ±5% (bei Strukturbreiten von 1µm) überdeckend aufgebracht und dann zurückgeätzt oder -poliert (chemisch/mechanisch), so daß an der oberen Oxidschicht 28c gestoppt wird. Das Polysilizium füllt alle Schlitze von Source 18, Gate 22 und Drain 20 sowie die Verbindungsschlitze 32. (Das den Schlitz des Gates 22 füllende Polysilizium ist in FIG. 7a mit 40g bezeichnet).
Zum Planarisieren des Polysiliziums wird die Polysiliziumschicht zurückpoliert (chemisch/mechanisch), wobei dasselbe Gerät wie bei dem Polieren des Siliziumwafers verwendet wird.
Als nächstes wird ein Dotierzyklus durchgeführt. In diesem Dotierzyklus werden die Polysiliziumgates 40g nicht vor dem Ende des Vorgangs dotiert.
Zu diesem Zweck wird überall eine Oxidschicht 48 ausgebildet, z.B. bei etwa 900ºC thermisch gezüchtet, und üblicherweise bis zu einer Dicke von etwa 125Å ±10%. Diese wirkt doppelt als Ionenimplantationssieb und Nitridätzstopp, und dementsprechend wird die Dicke durch diese Überlegungen geregelt. Es werden B&sub1;&sub1;-Ionen implantiert, um in die Polysiliziumzapfen 46s,46d über die p-Kanal-Sources und -Drains der Vorrichtungen sowie die n&spplus;-Flächen, die offen sind, eine p&spplus;-Dotierung abzugeben. Soll eine n&spplus;-Dotierung gebildet werden, wird eine Nitridschicht 42 von etwa 600 bis 800 Å Dicke (zum Maskieren von POCl&sub3; ausreichend) aufgebracht, unter Verwendung der n&spplus;-Maske maskiert und zusammen mit der darunterliegenden Oxidschicht 48 von 125 Å weggeätzt, um auf dem Polysilizium zu stoppen, um die n&spplus;-Bereiche freizulegen, die dann mit POCl&sub3; gegendotiert werden (diese Bereiche waren zuvor mit Bor dotiert).
Die (in FIG. 7b gezeigten) n&spplus;- und p&spplus;-Masken 44 sind wie folgt konfiguriert, wobei das Resist als p&spplus;-Maske (p-MOS-Vorrichtungen) und Nitrid als n&spplus;-Maske (n-MOS-Vorrichtungen) verwendet wird. Wie in FIG. 7a gezeigt, schützen die Masken 42 die Gatterflächen 22 gegen Dotierung.
Die Masken 44 sind identisch, außer daß die p&spplus;-Maske die NMOS- Flächen komplett bedeckt und auch die p&spplus;-Gateflächen abdeckt. Die n&spplus;-Maske bedeckt die PMOS-Flächen vollständig und deckt auch die n&spplus;-Gateflächen ab. Dies ist im Vergleich mit herkömmlichen n&spplus;/p&spplus;- Masken anders, bei denen Source, Gate und Drain alle dieselbe Dotierung haben; das heißt, die NMOS/PMOS-Flächen sind vollständig geöffnet und die Gates nicht geschützt.
Es sei daran erinnert, daß die n- und p-Mulden 12 bereits vor der Grabenbildung vorhanden sind. Natürlich werden die Source- und Drain-Polysiliziumzapfen jedes isolierten Bereiches oder jeder Vorrichtung 14 auf eine Leitfähigkeit dotiert, die derjenigen der Mulde 12 dieses Bereiches entgegengesetzt ist, außer dort, wo Kontakte zu diesen benötigt sind; dort ist dann dieselbe Leitfähigkeit gegeben.
Die Anordnung wird für etwa 60 Min. auf etwa 900ºC erwärmt, um die Dotanden zur Bildung von n&spplus;- und p&spplus;-Übergängen/Bereichen sowohl für Sources 18 als auch für Drains 20 in dem Halbleiter diffundieren zu lassen. Wie beispielsweise in FIG. 8a zu sehen, werden durch die Diffusion die dotierten Bereiche 18',20' gebildet. In Abhängigkeit von der benötigten Zapfen- und Übergangstiefe können Temperatur und Zeitdauer variiert werden. Alternativ kann zum Herstellen der Übergänge durch thermische Diffusion ein rasches thermisches Ausheilen verwendet werden.
Das Gate ist noch undotiert, da das Dotieren des Gatepolysiliziums 40g dazu führen würde, daß die Dotandenspezies durch das dünne Gateoxid 38 zu dem darunterliegenden Halbleiter 16 hin durchdringt und mögliche Zuverlässigkeitsprobleme verursacht.
Als nächstes wird die Maskiernitridkappe 42 über den Gateflächen 22 entfernt.
In dieser Stufe ist zu erkennen, daß die drei Schichten (Feldoxid 28a, Nitrid 28b und Oxid 28c) mit planarisierten Polysiliziumzapfen 46s,40g,46d bis auf die Sources 18, Gates 22 bzw. Drains 20 auf dem Halbleitersubstrat 16 planarisiert sind. Alle Sources, Gates, Drains und Zwischenverbindungen sind gegenseitig selbstjustierend. Nach der Definition und dem Treiben der Zapfen kann eine neuartige Kontaktkonfiguration, wie nachfolgend im einzelnen beschrieben, implementiert werden.
Nun müssen die Vorrichtungen mit den Gaterändern verbunden werden, wie dies nachfolgend im Detail beschrieben wird. Die folgende Beschreibung beinhaltet die Ausbildung von Kontakten direkt über der Gateelektrode 40g ohne Verschlechterung des Gateoxids 38. Diese Konfiguration gestattet die Verkleinerung der Strukturgrößen.
Bei den herkömmlichen LOCOS-Technologien muß die Dicke des Polysiliziums über den Gateflächen bei sich verschlechterndem Seitenverhältnis bis auf angemessene planare Höhen oder solche mit geringer Abstufung reduziert werden. Ohne Verschlechterung des Gatedurchbruchs kann an diesem Gate kein Kontakt direkt über das Gateoxid hergestellt werden.
Somit liegt ein weiterer Aspekt des neuartigen Lösungsansatzes dieser Erfindung darin, daß sie das Vorhandensein einer planaren Fläche in dem Kontaktherstellungsschritt und dem diesem unmittelbar folgenden Metallaufbringungsschritt zuläßt, was bei kleinen Strukturen einen Herstellungsvorteil darstellt. Bei dem erfinderischen Ansatz sind auch die Auffülltechnologien und -verfahren weniger anspruchsvoll als herkömmliche Verfahren.
Als Schicht 52 wird auf den Polysiliziumschichten 40g,46s,46d eine "Antikontakt"resistmaske (durch die mit einem Kreuz versehenen Flächen 50 in FIG. 8b angedeutet) ausgebildet und so strukturiert, daß sie das Gatepolysilizium 40g und andere gewünschte Bereiche von Verbindern, wie beispielsweise einen Teil des Drainpolysiliziums 46d, abdeckt. In der Antikontaktmaske 50 wird das Resist dort, wo Kontakte erforderlich sind, belassen, anders als bei einer herkömmlichen Kontaktmaske, wo diese Kontaktflächen normalerweise geöffnet werden.
Als nächstes werden die freiliegenden Teile der Polysiliziumschicht 46 mit einer zeitgesteuerten Ätzoperation geätzt, um eine bestimmte Menge Polysilizium zu entfernen, wobei ein Ätzmittel mit guter Selektivität gegenüber dem darunterliegenden Oxid verwendet wird, das in bezug auf das n&spplus;-, p&spplus;- oder undotierte Polysilizium nicht bevorzugend ist. Ein Beispiel für ein derartiges Ätzmittel ist Plasmachemie auf Chlorbasis. Insbesondere werden etwa 4000Å ± 5% Polysilizium entfernt. Diese Menge ist die Zwischenoxiddicke zwischen dem Polysilizium und dem Metall und wird durch Kapazitätserwägungen geregelt. Ferner können die Kontakte das Oxid überlappen, da das RIE-Polysilizium/Oxid-Verhältnis eine Selektivität von > 20:1 aufweist. Die Kontakte, die definiert werden, sind Strukturen in dem Resist und keine Öffnungen in dem Resist wie bei herkömmlichen Kontaktkonfigurationen, wodurch die Lithographie vereinfacht wird.
Die resultierende Struktur ist in FIG. 8a gezeigt. Wie zu erkennen, ist die Polysiliziumverbindung 46c in dem Feld durch Ätzen ausgespart wie alle jene nicht zu kontaktierenden Flächen, beispielsweise das Sourcepolysilizium 46s.
Alle zurückgeätzten Flächen in dieser Stufe haben in einer Richtung die gleiche Breite. Das Polysilizium im Feld ist die Breite des Schlitzes, in dem es sitzt (parallel zur Ebene von FIG. 8a). Daher ist es einfach, diese Flächen mit aufgeschleudertem Glas zu füllen, um eine sehr flache Topologie gemäß FIG. 11a zu erhalten, wie sie nachfolgend weiter erläutert wird.
Das strukturierte Resist 52 wird entfernt, wobei Polysilizium"vorsprünge" 46b sowie ein Kontakt zu dem Gate"vorsprung" 40g belassen werden.
Eine Verbindermaske (in FIG. 9b durch die durchgezogenen Linien 54 dargestellt) wird verwendet, um die Teile 55 der Oxidschicht 28c durch Verwendung einer Resistschicht 57 zu definieren. Diese Teile 55 werden durch Ätzen entfernt, wobei die darunterliegende Nitridschicht 28b als Ätzstopp verwendet wird. Dann werden die freiliegenden Teile der Nitridschicht 28b durch Ätzen entfernt, wobei auf der Feldoxidschicht 28a gestoppt wird.
Es sei darauf hingewiesen, daß dieser Ätzvorgang identisch mit dem oben bei der Bildung der Verbindungen beschriebenen ist und alle dort angeführten Vorteil hat.
Dann erfolgen die Implantationen geeigneter Ionen (für die n- und p-Kanäle 24, die die Source 18' und den Drain 20' mit den Rändern des Gates 22' verbinden) durch die freiliegenden Teile des Feldoxids 28a, um die Transistoren (n-Typ und p-Typ) anzuschließen und zu bilden. Es sei darauf hingewiesen, daß das Oxid, durch das implantiert wird, das Feldoxid 28a ist, das wie oben beschrieben in kontrollierter Dicke aufgebracht worden ist.
Nun wird in den Wafer entweder B&sub1;&sub1; für die p-Kanäle ( 100 keV bei 5x10¹&sup4;cm&supmin;²) unter Verwendung der p-Maske oder Phosphor für die n- Kanäle ( 250 keV bei 5x10¹&sup4;cm&supmin;²) unter Verwendung der n-Maske implantiert. Die Operation wird unter Einbehaltung der Abfolge von p-Maskierung und Ätzoperation, p-Implantierung, Resistablösung, n- Maskierung und Ätzoperation, n-Implantierung und Resistablösung durchgeführt. Die Übergänge zwischen Source 18' und Drain 20' sind nun mit dem Gatebereich 22' verbunden (siehe FIG. 10a), womit die MOS-FET-Vorrichtung 14 komplett ist. Die Kanäle 24 sind mit "+" bezeichnet.
Aufgrund der Streuung im rechten Winkel zu der Implantationsrichtung ist vorteilhafterweise ein Implantations"ende" unter den Gaterändern vorhanden, wodurch sich ein abgestufter Übergang ergibt. Dies ist bekanntlich von Vorteil zur Reduzierung der Effekte heißer Elektronen.
Während der Kanalimplantation werden die Gatepolysiliziumzapfen 40g ebenfalls leicht mit demselben Implantationsstoff dotiert. Die Dotierung wird mittels eines raschen thermischen Ausheilens leicht angetrieben, beispielsweise bei etwa 800º bis 1000ºC für 15 bis 30 Sekunden. Dieser Vorgang aktiviert die Implantationsstoffe in den Kanälen 24, verursacht jedoch keine übermäßige Diffusion der Implantationsstoffe, wodurch die Durchdringung des Gateoxids 38 vermieden wird. (Die schnelleren Diffusionsraten beim Polysilizium jedoch gestatten eine im wesentlichen einheitliche Dotierung des Gatepolysiliziums mit diesem kurzen Zyklus). Auf diese Weise werden über den Gates sowohl p- als auch n-Polysiliziumzapfen ausgebildet. Bekanntlich wurde im Stand der Technik die Ausbildung von p&spplus;-Polysilizium über dünnen Gates (100 bis 150 Å) bislang nicht zuverlässig ausgeführt.
Die freiliegenden Teile des Polysiliziums werden selektiv silizidiert, beispielsweise mit TiSi oder CoSi&sub2;. Die Silizidierung 56 bedeckt die oberen Enden und freiliegenden Seitenteile der Polysiliziumvorsprünge oder -zapfen 40g,46s,46d,46b, wie in FIG. 10a zu erkennen. Vorteilhafterweise umfaßt der Silizidierungsvorgang das überdeckende Sputtern von Titan bis zu einer Dicke von etwa 500 bis 800 Å und das Erwärmen auf etwa 650ºC durch rasches thermisches Ausheilen. Erwünschterweise wird ein Schichtwiderstand von etwa 2 bis 4 Ω/Quadrat erreicht.
Die Silizidierung ist ein selektiver Vorgang. Die Reaktion erfolgt nur mit Silizium oder Polysilizium. Das nicht-reagierte aufgebrachte Titan wird in einer naßchemischen Lösung abgelöst. Dann wird das Silizid wieder rasch auf etwa 800ºC thermisch ausgeheilt, um den erforderlichen Widerstand bereitzustellen.
Es ist zwar nicht wesentlich für die Verringerung des Zapfenwiderstandes, aber um einen ohmschen Nicht-Dioden-Kontakt zu stellen, ist es wesentlich, die Kreuzungsstelle der n&spplus;/p&spplus;-Polysiliziumzapfen zu koppeln. Die Kopplung shunted ferner den Reihenwiderstand jedes Polysiliziumzapfens und jeder Polysiliziumverbindung. Somit hängt der Widerstand jedes Zapfens nur von der Dicke des Feldoxids 28a ab, die im wesentlichen über den gesamten Wafer konstant ist, wie in FIG. 10a zu sehen.
Das Koppeln der Polysiliziumzapfen kann mit jedem der undotierten und dotierten (n&spplus;,p&spplus;) Zapfen erfolgen.
Als nächstes wird zur Bildung der Schicht 60 auf den silizidierten Bereichen eine plasmaverstärkte CVD von Oxid von etwa 1000 Å verwendet.
Zum Ausfüllen der ausgeätzten Flächen wird dann überall aufgeschleudertes Glas 58 auf die Oberfläche aufgebracht. Da alle Schlitze ähnliche Abmessungen haben, sind sie dann alle gleichmäßig gefüllt und werden je nach Erfordernis bis auf die Polysiliziumzapfenoberflächen zurückgeätzt (RIE) oder zurückpoliert. Aufgrund der verschiedenen Ätzraten bei den beiden Schichten 58,60 ist die Planarisierung verbessert. Das Ergebnis ist eine planare Topologie, wobei die Oberflächen der "Vorsprünge", z.B. 40g,46b, freiliegen.
Es sei darauf hingewiesen, daß die Verwendung von aufgeschleudertem Glas (SOG) bei Schlitzen gleicher Breite die Probleme beim Versuch des Füllens von Strukturen mit stark unterschiedlichen Größen mit SOG erfolgreich überwindet. Versucht man dies bei großen Flächen, füllt das SOG eine "Kettenlinie" aus und ist nicht eben. Da das SOG auch die Zwischenoxiddicke zwischen dem Polysilizium und einer (als nächstes aufzubringenden) Metallschicht ist, hat diese Dickenkontrolle direkten Einfluß auf Kapazität und Leistung, mit denen sich dieses Verfahren jeweils befaßt.
Die Vorrichtung gemäß den Lehren dieser Anmeldung hat eine geringe Überlappungskapazität. Durch Verwendung der oben beschriebenen Konfiguration des planarisierten Kontaktes kann die Gate 22/Drain 20-Miller-Kapazität, die durch die Parallelanordnung der Source/Gate-/Drain-Zapfen entsteht, verringert und präzise gesteuert/modelliert werden. (Eine Verringerung der Kapazität ergibt sich aus dem Zurückätzen des Polysiliziums bis zu jenen Flächen, in denen keine Kontakte benötigt werden). Im Vergleich mit den Zapfen, die zurückgeätzt werden, tritt zwar eine weitere Miller-Kapazität dort auf, wo Kontakte zu benachbarten Elektroden an derselben Vorrichtung hergestellt werden, aber dies ist ein geringer Nachteil bei der stark erhöhten Dichte.
Schließlich und vielleicht am wichtigsten werden die Kontakte bei dieser Konfiguration dort hergestellt, wo das Poly am dicksten ist, in FIG. 11a beispielsweise über der Gateelektrode 40g, was ein einzigartiges Merkmal dieses Lösungsansatzes ist und einen großen Vorteil hinsichtlich der Dichte ergibt. Im Stand der Technik wird das Gate in einer LOCOS-Technologie aufgrund der bereits beschriebenen Punkte über LOCOS-Flächen verbunden und benötigt daher mehr Fläche. Außerdem gestattet die erfindungsgemäße Konfiguration zuverlässigere Kontakte zu flachen Übergängen, da die Metallkontakte zu Polyzapfen hergestellt werden. Diese können vor der Metallbeschichtung und dem Ätzen, wie zuvor beschrieben, selektiv silizidiert werden.
Als nächstes wird, wie in FIG. 12a gezeigt, über den gesamten Wafer eine Metallschicht 62 aufgebracht. Das Metall 62 kontaktiert die erhabenen Polysiliziumzapfen oder -vorsprünge, hier 40g und 46b, über das Silizid 56. Das Metall wird wie üblich strukturiert und geätzt, wobei die flache Topologie ein geringeres Maß an Überätzen erfordert, so daß das Überbrücken überwunden ist und sich weniger Probleme ergeben als bei den herkömmlichen Konfigurationen.
Die geätzten Teile der Metallschicht 62 werden mit einem Oxid 61, beispielsweise PECVD-Oxid, ausgekleidet und mit einem Planarisierungsmaterial 65, beispielsweise aufgeschleudertem Glas, gefüllt. Auf diese Weise sind die Metallteile 62 physisch und elektrisch voneinander isoliert.
Zur Bildung einer zweiten Metallschicht 64 gemäß FIG. 13a kann das aufgeschleuderte Glas (Schicht 65) (oder eine andere Planarisierungsschicht) verwendet werden, um die erste Metallschicht 62 zu planarisieren, und wie oben zu der Oberfläche der Schicht 62 zurückgeätzt oder -poliert werden. Auf den planarisierten Glas- und Metallschichten 62,65 wird eine dünne Nitridschicht 66 aufgebracht, woran sich die Ausbildung einer Kontaktoxidschicht 67 über diese anschließt.
Das Ätzen des Kontaktes 68 erfolgt dann durch das Oxid 67 zu dem Nitrid 66, wobei wieder die Nitridschicht als Ätzstopp verwendet wird, woran sich das Ätzen des Nitrids zum Freilegen von Teilen des darunterliegenden Metalls 62 anschließt. Wiederum werden zwei Ätzoperationen in einem Schritt ausgeführt. Besteht eine Fehljustierung, wird die darunterliegende Schicht 66 aus aufgeschleudertem Glas nicht überätzt (siehe FIG. 14a). Ferner können die Kontakte so gezeichnet werden, daß sie die Metallteile 62 überlappen, um die Lithographie ohne Überätzprobleme zu verbessern.
Es sei darauf hingewiesen, daß die resultierende Metallfläche zur Bildung des Kontaktes weniger als der sogenannte "Dogbone"- oder gerahmte Kontakt nach dem Stand der Technik ist.
Für die erste Metallschicht 62 und die zweite Metallschicht 64 kann ein beliebiges leitfähiges Material verwendet werden. Zwar wird vorzugsweise Aluminium verwendet, aber alternativ können auch andere leitende Materialien wie Wolfram, Molybdän und andere auf diesem Gebiet bekannte verwendet werden.
Durch Verwendung eines Planarisierungsverfahrens wie dem selektiven Züchten von Wolfram zu dem ersten Metall 62 ist es möglich, die Kontakte 68 "aufzuplattieren", um vor dem Aufbringen des zweiten Metalls 64 eine planare Oberfläche zu schaffen. Im Unterschied zu den LOCOS-Verfahren, die unterschiedliche Kontakthöhen zu dem ersten Metall 62 (über das Feld und zu den Vorrichtungen) haben, läßt sich bei dieser Technologie das Auffüllen zu planarer Form leichter erreichen. Die LOCOS-Technologie wäre ein Kompromiß zwischen flacher Tiefe und tiefer Tiefe. Ist der tiefe Kontakt gefüllt, ragt bei dem flachen eine Wolframsäule auf, die zurückgeätzt werden müßte.
Um dieses Verfahren der selektiven Wolframplattierung ohne zusätzliches Zurückätzen in die Tat umzusetzen, ist eine ebene Oberfläche mit nahezu gleichen Kontakttiefen erforderlich. Ferner kann das Verfahren für folgende Metallebenen wiederholt werden, vorausgesetzt, daß die Planarisierung richtig gemacht wird, was wiederum mit dem erfindungsgemäßen Verfahren einfacher als mit anderen Verfahren ist.
Hiermit sei auf mehrere Aspekte des obenstehenden neuartigen Verfahrens hingewiesen.
Erstens ist die Gateelektrode dick. Somit ist kein Durchdringen der Gateelektrode durch Ätzmittel möglich, und zwar aufgrund des Vorhandenseins von Korngrenzen, die die Durchdringung zulassen. Dies steht in unmittelbarem Gegensatz zu den dünnen Gatepolysiliziumelektroden nach dem Stand der Technik, die wesentlich anfälliger für naßchemische Ätzoperationen, reaktives Ionenätzen und dergleichen sind.
Zweitens sind die Verbindungen allesamt selbstjustierend. Eine Maske definiert alle Kontakte zu dem Silizium.
Drittens sind die Source- und Drain-Bereiche, die Kanalverbinderbereiche und der Kanal allesamt in jedem Transistor infolge der Verwendung einer Maske selbstjustierend.
Viertens gestattet das erfindungsgemäße Verfahren, bei dem die Konfiguration der gegenseitigen Selbstjustierung verwendet wird, die Verkleinerung zu immer kleineren Abmessungen, die nur durch die Leistungsfähigkeit der Lithographie begrenzt ist.
Schließlich besteht eine Konsequenz der Verwendung des bevorzugten Verfahrens der Erfindung darin, daß Verbindungen und Kontakte planarisiert werden. Planarität ist jedoch bei Verbindungen, z.B. 46c, von einer Vorrichtung zur nächsten nicht wesentlich. Anderseits müssen solche Kontakte wie 40g,46d zwar nicht voll, aber wenigstens teilweise planarisiert sein, damit die darüberliegenden Metallschichten, wie beispielsweise die Metallschicht 62, Kontakt zu ihnen herstellen können.
An dem Grundverfahren der Erfindung können eine Reihe von Modifizierungen vorgenommen werden.
Bei einer Modifizierung kann anstelle des Polysiliziums für die Source/Drain-Kontakte und für die Zwischenverbindungen Wolfram verwendet werden. Wird Wolfram verwendet, sollte das Verfahren so modifiziert werden, daß zunächst in das Substrat implantiert und dann Wolfram aufgebracht wird. Bei dieser Modifizierung würde jegliches verwendete Polysilizium, wie beispielsweise in den Gates, ebenfalls nach dem Implantieren des Substrates aufgebracht werden, und jede anschließende Implantation würde zum Dotieren des Polysiliziums und nicht zur Bildung von Übergängen dienen. Die Kreuzungsstelle der Polysiliziumgates und der Wolframverbindung ist aufgrund der Bildung von Wolframpolysilizid an dieser Kreuzungsstelle ohmsch.
Oder die n&spplus;- und p&spplus;-Polysiliziumzapfen könnten in situ aufgebracht werden, beispielsweise dadurch, daß überall n&spplus;-Polysilizium aufgebracht wird, das dotierte Polysilizium aus den Flächen, in denen es nicht erwünscht ist, herausgeätzt wird und dann überall p&spplus;- Polysilizium aufgebracht und zurückpoliert wird.
Bei einer anderen Modifizierung könnte das Gatepolysilizium 40g gleichzeitig mit der Source- und Draindotierung dotiert werden. Eine solche Modifizierung jedoch verlangt Sorgfalt bei der anschließenden Bearbeitung, und zwar wegen der Temperatur und des Vorhandenseins von Wasserstoffgashüllen, die die Stabilität und Zuverlässigkeit von p-Kanal-Vorrichtungen beeinflussen, wie früher beschrieben.
Wie oben beschrieben, beginnt das erfindungsgemäße Verfahren vorzugsweise mit der Ausbildung des Isolationsgrabens 10, der mit Oxid 26 gefüllt wird, um Vorrichtungen abzugrenzen. Für den Fachmann jedoch ist ersichtlich, daß das erfindungsgemäße Verfahren zwar höchst vorzugsweise verwendet wird, um das bekannte LOCOS- Verfahren ganz zu ersetzen, aber verschiedene Elemente dieses Verfahrens in das erfindungsgemäße Verfahren integriert werden können.
Beispielsweise kann anstelle des Grabens oder der "Bilderrahmen"- Konfiguration der Erfindung eine "ausgenommene Oxid"konfiguration verwendet werden, die eine Variante des LOCOS-Verfahrens ist. Verglichen mit dem erfindungsgemäßen Verfahren sieht das alternative Verfahren wie folgt aus:
Zunächst werden wie beim erfindungsgemäßen Verfahren die p/n-Mulden 12 abgegrenzt. Danach wird jedoch statt der Isolationsmaske, die die "Bilderrahmen" und Feld-(Verbindungs-)flächen definiert, wie in FIG. 1a gezeigt, eine Isolationsmaske 80 verwendet, die mit der zur Zeit bei der herkömmlichen LOCOS-Bearbeitung verwendeten identisch ist. Das Resultat ist in FIG. 15a dargestellt und kann als Technologie mit Bilderrahmen von "variabler Breite" angesehen werden.
Dann werden, wie in dem Definitions/Zurückätzschritt des erfindungsgemäßen Verfahrens, die geätzten Flächen 10' mit Oxid 26' gefüllt und zurückgeätzt und das Nitrid 80 abgelöst. Das Resultat ist in FIG. 16a gezeigt.
Im nächsten Verfahrensschritt wird wahlweise ein TEOS-Oxid 28a' aufgebracht. Falls dies geschieht, kann die Dicke dieses Oxides viel dünner sein, da es nicht mehr das Feldoxid des LOCOS-Verfahrens ist. Die Dicke kann in einem Bereich von etwa 400 bis 1000 Å liegen; bei geringeren Dickenwerten kann das Oxid gezüchtet statt aufgebracht werden. Das Oxid ist notwendig, um ein Kurzschließen des Silizids (an den Zapfenseitenwänden) zu den Kreuzungsstellen unter den Zapfen zu verhindern, wie in FIG. 10a.
Die Ausbildung der Mehrschichtstruktur einschließlich der vergrabenen Ätzstoppschicht ist identisch mit der der Erfindung, wobei die Nitrid-, Oxid- und Polysiliziumschichten 28b,28c bzw. 28d auf der darunterliegenden Oxidschicht 28a vorgesehen sind. Das Verfahren wird fortgesetzt bis zu der Verwendung der Verbindermaske, dem Ätzen und der Ionenimplantation, woraus die in FIG. 17a dargestellte Struktur entsteht, die analog zu der in FIG. 9a dargestellten ist. Es sei darauf hingewiesen, daß die Fähigkeit der Verwendung einer dünnen Oxidschicht 28a' in der Ordnung von etwa 400 Å einen Vorteil hinsichtlich der Ionenimplantationsenergien für die Verbinder 24 darstellt.
Ferner sei darauf hingewiesen, daß das in bezug auf die Verbindung 46c beschriebene alternative Verfahren dem Substratsilizium eine stark reduzierte Polysiliziumverbindungskapazität verleiht. Die verringerte Höhe der Zapfen (aufgrund der Reduzierung des TEOS- Feldoxids 28a' von etwa 3000 auf 400 Å) kann auf zwei Arten verwendet werden:
1. (Automatisches) Verringern der Zapfenhöhe von etwa 1,2µm auf etwa 0,9µm; oder
2. Erhöhen der Dicke des Oxids 28a' um die Differenz von etwa 3000 - 400 Å derart, daß die Zapfenhöhe nach dem Polieren ungefähr die gleiche ist wie in dem Grundverfahren der Erfindung. Das Zurückätzen der Antikontaktmaske 50 kann nun von etwa 4000 Å auf 4000 + (3000 - 400) Å oder etwa 7000 Å gesteigert werden. Dies ist die ultimative (endgültige) Dicke zwischen der Zapfenverbindung und dem aufzubringenden Metall. Es sei darauf hingewiesen, daß die Zapfen"höhe" konstant ist, da sich aber kein Feldoxid (oder dünnes Oxid) unter dem Feldpolysilizium befindet, gestattet dies ein größeres Ausmaß an Zurückätzen an dem Antikontakt, so daß das Oxid zwischen dem Polysilizium und dem Metall dicker sein kann, woraus sich eine verringerte Kapazität ergibt, während immer noch mehr als 2000 Å der Polysiliziumverbindung bewahrt werden.
Ein Teil der mittels des Grundverfahrens der Erfindung erzielten Struktur ist in FIG. 18a dargestellt, während derselbe, durch dieses alternative Verfahren erzielte Teil in FIG. 19a dargestellt ist. FIG. 19a zeigt eine ausgenommene LOCOS-Konfiguration mit einer ausgenommenen Oxidschicht 70, wobei die optionale TEOS- Schicht weggelassen wurde. Es sei darauf hingewiesen, daß die Kapazität zwischen dem Polysilizium 46c und der darüberliegenden Metallschicht 62 bei dem alternativen Verfahren stark reduziert ist, woraus sich ein Leistungsvorteil ergibt.
Schließlich ist das Justieren der Verbindermasken bei einem ausgenommenen LOCOS-Verfahren oder einem ähnlichen Verfahren weit weniger wichtig. In dem Grundverfahren müssen die Verbindermasken in dem Bilderrahmenoxid 26 justiert werden. Bei dem alternativen Verfahren besteht ein viel größerer Spielraum hinsichtlich des Justierens, da das Feldoxid 28a' nun zwischen den Vorrichtungen zusammenhängt.
Für den Fachmann ist klar, daß andere Modifizierungen des LOCOS- Verfahrens vorgenommen werden konnen, um einige oder alle Lehren der vorliegenden Erfindung einzubringen. Ferner ist diese Offenbarung zwar auf Feldeffekttransistoren gerichtet, aber die Lehren der Erfindung lassen sich auch auf Bipolartransistoren und Kombinationen aus FETs und bipolaren Vorrichtungen anwenden.
Es sei jedoch daran erinnert, daß das LOCOS-Verfahren für seine "Bird's beak"-Probleme bekannt ist und daß die Planarität, die sich mit dem Grundverfahren der Erfindung erzielen läßt, nicht so gut ist. Falls das LOCOS-Verfahren verwendet wird, kann die Planarität verbessert werden, indem die oben beschriebene, als "ausgenommene LOCOS" bekannte Modifizierung verwendet wird. Auf jeden Fall sei angemerkt, daß das erfindungsgemäße Verfahren eine höhere Packungsdichte ermöglicht als die LOCOS-Verfahren oder die modifizierten LOCOS-Verfahren.

Claims

1. Verfahren zur Herstellung selbstjustierter planarer Halbleitervorrichtungen, die auf einer Hauptfläche eines Halbleitersubstrates (16) ausgebildet sind, welches mit in geeigneter Weise dotierten Bereichen versehen ist, mit den Schritten:

(a) Abgrenzen einer aktiven Fläche, innerhalb der einzelne Vorrichtungen durch Bilden eines Oxidbereiches (26) in dem Substrat (16) um diese herum gebildet werden;

(b) Bilden einer Mehrschichtstruktur (28a,28b,28c,28d) auf der Fläche, wobei die Mehrschichtstruktur eine vergrabene Ätzstoppschicht (28b) aufweist, die zwischen der oberen (28c) und der unteren (28a) dielektrischen Schicht angeordnet ist;

(c) Verwenden einer Schlitzmaske in Verbindung mit einer auf der Mehrschichtstruktur ausgebildeten ersten Resistschicht (30), um Verbindungsflächen (33) für den Kontakt mit anderen Vorrichtungen und eine Vielzahl von Schlitzen (18,20,22), die verschiedenen Elementen der Vorrichtungen entsprechen, lithographisch zu definieren, wodurch die Elemente miteinander ausgerichtet werden;

(d) Ätzen von Teilen der Mehrschichtstruktur entsprechend den Schlitzen, Stoppen an der Ätzstoppschicht (28b);

(e) Ablösen der ersten Resistschicht (30);

(f) Verwenden einer aktiven Maske in Verbindung mit einer in der Mehrschichtstruktur ausgebildeten zweiten Resistschicht (36) zum Definieren aktiver Flächen, die jeweils eine Gruppe der der aktiven Fläche einer einzelnen Vorrichtung zugeordneten Schlitze umfassen, wobei die zweite Resistschicht (36) die Verbindungsflächen (33) bedeckt;

(g) Entfernen jeglicher verbleibenden Teile der Mehrschichtstruktur in den Schlitzen, wobei die untere dielektrische Schicht (28a) in den Verbindungsflächen gehalten wird;

(h) Ablösen der zweiten Resistschicht (36);

(i) Füllen der Schlitze und der Verbindungsflächen mit einem leitenden Material zur Bildung von leitenden Zapfen (40,46) und Implantieren von Ionen zur Bildung von n- und p-Bereichen in dem Substrat, den Schlitzen entsprechend;

(j) Planarisieren der Zapfen bis auf die Oberfläche der Mehrschichtstruktur;

(k) Verwenden einer Antikontaktmaske in Verbindung mit einer dritten Resistschicht (52) zum Definieren von Bereichen in den leitenden Zapfen, innerhalb derer kein Kontakt erwünscht ist;

(l) Entfernen freiliegender oberer Teile der leitenden Zapfen, wobei dort, wo Kontakt erwünscht ist, Kontaktvorsprünge (40g,46c) belassen werden;

(m) Ablösen der dritten Resistschicht (52);

(n) Aufbringen einer Verbindermaske (54) zum Freilegen von Teilen der Mehrschichtstruktur zwischen wenigstens einigen der Elemente;

(o) Ätzen freiliegender Teile der dritten dielektrischen Schicht (28c) bis zurück zu der vergrabenen Ätzstoppschicht (28b);

(p) Ätzen freiliegender Teile der Ätzstoppschicht bis zu der unteren dielektrischen Schicht (28a);

(q) Implantieren von Ionen zur Bildung von n- und p-Bereichen in dem Substrat unter freiliegenden Teilen der unteren dielektrischen Schicht (28a);

(r) Füllen der herausgeätzten Flächen mit einem Planarisierungsmaterial, damit die Oberfläche der Kontaktvorsprünge frei bleibt; und

(s) Ausbilden einer Metallschicht (62) darüber, um Kontakt zu den Kontaktvorsprüngen (40g,46c) des leitenden Materials herzustellen.

2. Verfahren nach Anspruch 1, bei dem nach dem Entfernen der oberen Teile des leitenden Materials die sich ergebende Struktur durch Füllen jeglicher offenen Bereiche mit einem Planarisierungsmaterial planarisiert wird, wobei die Oberfläche der zu kontaktierenden Teile des leitenden Materials in derselben Ebene belassen wird wie das Planarisierungsmaterial, und bei dem die Metallschicht (62) dann auf dem Planarisierungsmaterial ausgebildet wird, um Kontakt zu den Teilen des leitenden Materials, die sich in derselben Ebene wie das Planarisierungsmaterial befinden, herzustellen.

3. Verfahren nach Anspruch 1 oder Anspruch 2, bei der die Mehrschichtstruktur aufweist:

(a) eine erste Schicht (28a), die im wesentlichen aus einem Feldoxid besteht;

(b) eine zweite Schicht (28b), die im wesentlichen aus einem Ätzstoppmaterial besteht, dessen Ätzrate sich bedeutend von derjenigen des Feldoxids unterscheidet;

(c) eine dritte Schicht (28c), die im wesentlichen aus einem Oxid besteht; und

(d) eine vierte Schicht (28d), die im wesentlichen aus einem Material besteht, dessen Ätzrate sich bedeutend von derjenigen des Feldoxids unterscheidet.

4. Verfahren nach Anspruch 3, bei dem die vierte Schicht (28d) ein Material aufweist, das aus der aus Polysilizium und Siliziumnitrid bestehenden Gruppe gewählt ist.

5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das leitende Material ein Material aufweist, das aus der aus Polysilizium und Wolfram bestehenden Gruppe gewählt ist.

6. Verfahren nach Anspruch 5, bei dem das leitende Material im wesentlichen aus Polysilizium besteht und die Schlitze (18,20,22) mit Polysilizium gefüllt sind und die n- und p- Bereiche in dem Substrat ausgebildet sind, indem Ionen in das Polysilizium in den Schlitzen implantiert werden.

7. Verfahren nach Anspruch 5, bei dem das leitende Material im wesentlichen aus Wolfram besteht und die n- und p-Bereiche in dem Substrat ausgebildet sind, indem Ionen durch die Schlitze in das Substrat implantiert werden und die Schlitze dann mit Wolfram gefüllt werden.

8. Verfahren nach Anspruch 6, ferner mit dem Silizidieren freiliegender Teile der Polysiliziumzapfen und Polysiliziumverbindungen zur Verringerung ihres Reihenwiderstands in vertikaler Richtung.

9. Verfahren nach Anspruch 8, mit dem Ablösen mindestens zweier undotierter, n&spplus;-dotierter und p&spplus;-dotierter Polysiliziumflächen zur Bildung einer Ohmschen Verbindung.

10. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Halbleitervorrichtung in dem Halbleiter ausgebildete Source-, Drain- und Kanalbereiche aufweist, wobei das Verfahren ferner das Bilden leichtdotierter Source- und Drainverbinderbereiche umfaßt, die den Source- bzw. Drainbereich mit dem Kanalbereich verbinden.