DE4121292A1

DE4121292A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE4121292A1
Application number: DE4121292A
Authority: DE
Inventors: Kenichi Yasuda; Makoto Suwa; Shigeru Mori
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-06-28
Filing date: 1991-06-27
Publication date: 1992-01-09
Anticipated expiration: 2011-06-28
Also published as: KR950009893B1; KR920001732A; DE4121292C2; USRE35613E; US5281842A

Description

Die vorliegende Erfindung bezieht sich allgemein auf Halblei terspeichervorrichtungen und im besonderen auf Halbleiter speichervorrichtungen, bei denen eine höhere Integrations dichte erreicht wird, indem eine Zerstörung von Speicherzel lendaten durch Elektroneninjektion verhindert wird.

Ein Beispiel einer herkömmlichen Halbleiterspeichervorrich tung wird nachfolgend unter Bezug auf Fig. 1 beschrieben.

Fig. 1 zeigt die Struktur eines DRAM (Dynamischer Schreib/Lesespeicher) mit einem CMOS (komplementärer Metall oxidhalbleiter), der einen n-Kanal-MOS-Feldeffekttransistor und einen p-Kanal-MOS-Feldeffekttransistor einsetzt (siehe "IEEE Journal of Solid-State Circuit Vol. 24", Nr. 5, Oktober 1989, Seiten 1170-1174). Der DRAM umfaßt eine n-Wanne 2 (well, Vertiefung) und eine p-Wanne 3, die in einem p-Typ- Halbleitersubstrat 1 gebildet sind. Die n-Wanne 2 ist mit einer Versorgungsspannung VCC verbunden, die an einen einge betteten n-Typ-Störstellbereich 4 angelegt wird, und die p-Wanne 3 ist mit einer Substratspannung V_BB verbunden, die an einen in der p-Wanne eingebetteten p-Typ-Störstellenbereich 5 angelegt wird. Ein p-Kanal-MOS-Feldeffekttransistor (nachfolgend als "p-MOSFET" bezeichnet) 6 wird auf der Ober fläche der n-Wanne 2 gebildet, und zwei n-Kanal-MOS-Feldef fekttransistoren (nachfolgend als "n-MOSFET" bezeichnet) 7a, 7b werden auf der Oberfläche der p-Wanne 3 gebildet.

Der p-MOSFET 6 umfaßt p-Typ-Störstellendiffusionsbereiche 8 als Source/Drainbereiche und eine Gateelektrode 10, die über einem Kanalbereich zwischen den p-Störstellendiffusionsberei chen 8 mit einem dazwischenliegenden Gateoxidfilm 9 gebildet ist. Die n-MOSFET 7a, 7b umfassen n-Typ-Störstellendiffusi onsbereiche 11a, 11b als Source/Drainbereiche und Gateelektro den 13a, 13b über Kanalbereichen zwischen den n-Typ-Störstel lendiffusionsbereichen 11a bzw. 11b mit dazwischenliegenden Gateoxidfilmen 12a, 12b. Bei dem derart aufgebauten allgemei nen CMOS-Kreis ist die Sourceelektrode S1 des p-MOSFET 6 mit dem Anschluß für die Versorgungsspannung V_CC verbunden und die Source-Elektrode S2 des n-MOSFET ist mit dem Erdanschluß verbunden und auf ein Erdpotential V_SS gelegt. Der n-MOSFET 7b entspricht einer Speicherzelle aus einer Vielzahl von Speicherzellen mit seiner Gateelektrode 13b als Wortleitung (WL) und ist mit seinen zwei n-Typ-Störstellendiffusionberei chen 11b mit einem Speicherknoten (SN) als Ladungsspeicher elektrode bzw. einer Bitleitung (BL) als Lese/Schreibelektro de verbunden. Eine weitere Schnittansicht der Speicherzelle ist in Fig. 3A gezeigt und ein entsprechendes Äquivalenz schaltbild ist in Fig. 3B gezeigt. Ein selektiv auf dem Halbleitersubstrat 1 gebildeter dicker Oxidfilm 14 sorgt für die Isolation zwischen Diffusionsbereichen.

Der Betrieb der wie oben beschrieben aufgebauten Halbleiter speichervorrichtung wird nachfolgend beschrieben. Im allge meinen wird ein negatives Potential in der Größenordnung von z. B. -3 V als Substratpotential V_BB angelegt. Der Grund ist wie folgt: Wenn ein extern angelegtes Eingabesignal an die in der p-Wanne 3 gebildeten n-Typ-Störstellendiffusionsbereiche 11a angelegt wird, wird das Potential V_BB der p-Wanne 3 manchmal höher als das Potential des n-Typ-Störstellendiffu sionsbereiches 11a durch den Unterschwung beim Signalwechsel vom H-Niveau zum L-Niveau, wobei das negative Potential als L-Pegeleingabe angelegt wird. Der Unterschwung ist ein Phäno men, bei welchem die Spannung zeitweise einen negativen Pegel erreicht, wie bei dem durch einen Pfeil A in Fig. 2 bezeich neten Bereich, wenn ein externes Signal an einen Anschluß an gelegt wird und z. B. von 5 V auf 0 V wechselt, wie in der Fi gur gezeigt.

Wenn daher V_BB 0 V beträgt, wird der pn-Übergang der n-Typ- Störstellendiffusionsbereiche 11a und der p-Wanne 3 in Vor wärtsrichtung angesteuert, so daß eine Elektroneninjektion bewirkt wird. Durch die Injektion werden die Elektroden in Richtung von den n-Typ-Störstellendiffusionsbereichen 11a zur p-Wanne injiziert, so daß die injizierten Elektronen die Speicherzelle erreichen und die Daten in der Speicherzelle zerstören. Das Negativpotential wird an V_BB angelegt, um eine derartige Elektroneninjektion zu verhindern.

Mit dem Fortschreiten der Miniaturisierung der Gateelektroden 10, 13a, 13b durch eine Miniaturisierung von Vorrichtungen mit größerer Speicherkapazität entsteht allerdings das Pro blem, daß die dielektrische Festigkeit zwischen Source/Drain des Transistors durch Anlegen des negativen Potentials an das Substrat vermindert wird. Das bedeutet, daß das Anlegen ei ner negativen Spannung an die p-Wanne 3 die Schwellspannungen der n-MOSFET 7a, 7b vergrößert. Wenn die Konzentration von p- Störstellen des Kanals vermindert wird, um das Ansteigen der Schwellspannungen zu kontrollieren, neigt eine Verarmungs schicht im Kanal dazu, sich zu vergrößern und einen Durch bruch zwischen Source/Drain entsteht, so daß die dielektri sche Festigkeit zwischen Source/Drain vermindert wird. Es er gibt sich daher ein Problem, daß die Miniaturisierung des Transistors schwierig ist, wenn negatives Potential an das Substrat angelegt wird.

Ziel der Erfindung ist es, eine Halbleiterspeichervorrichtung mit vergrößerter Integrationsdichte und Speicherkapazität zu schaffen, wobei ein Verlust von in einer Speicherzelle gespeicherten Daten durch Ladungsträgerinjektion verhindert wird, indem eine dielektrische Festigkeit zwischen Source und Drain erhalten bleibt.

Die erfindungsgemäße Halbleiterspeichervorrichtung zum Errei chen dieses Ziels umfaßt eine erste Wanne eines ersten Lei tungstyps, die in einem Halbleitersubstrat eines ersten Lei tungstyps gebildet ist, eine Wanne des zweiten Leitungstyps, die im Halbleitersubstrat der ersten Wanne des ersten Lei tungstyps benachbart gebildet ist, eine zweite Wanne des er sten Leitungstyps, die in der Wanne des zweiten Leitungstyps gebildet ist und mit ihrer Bodenfläche und ihren seitlichen Randflächen von der Wanne des zweiten Leitungstyps umgeben ist, sowie eine Speicherzelle, die auf der zweiten Wanne des ersten Leitungstyps gebildet ist. Ein Potential mit Versor gungsspannungspegel einer vorbestimmten Polarität wird an die Wanne des zweiten Leitungstyps angelegt und ein vorbestimmtes Potential einer Polarität entgegengesetzt der Versorgungs spannung oder mit Erdpotential wird unabhängig sowohl an die erste Wanne des ersten Leitungstyps als auch an die zweite Wanne des zweiten Leitungstyps angelegt.

Entsprechend dieser Halbleiterspeichervorrichtung ist die Wanne des zweiten Leitungstyps so gebildet, daß sie die zweite Wanne des ersten Leitungstyps, auf der die Speicher zelle gebildet ist, umgibt, und das Versorgungsspannungspo tential vorbestimmter Polarität wird an die Wanne des zweiten Leitungstyps angelegt, das Potential der vorbestimmten Span nung mit der Versorgungsspannung entgegengesetzter Polarität oder mit Erdpotential wird unabhängig sowohl an die erste Wanne des ersten Leitungstyps als auch an die zweite Wanne des ersten Leitungstyps angelegt, so daß eine umgekehrte Vor spannung an einen durch die erste Wanne des ersten Leitungs typs und die Wanne des zweiten Leitungstyps gebildeten pn- Übergang angelegt werden kann. Die Wanne des zweiten Lei tungstyps absorbiert daher Ladungsträger, die in jede der Wannen des ersten Leitungstyps oder das Halbleitersubstrat injiziert werden, und diese Isolation durch den pn-Übergang verhindert, daß die Ladungsträger die Speicherzelle errei chen. Folglich wird eine Zerstörung von in der Speicherzelle gespeicherten Daten verhindert.

Entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung umfaßt die Halbleiterspeichervorrichtung eine Wanne eines zweiten Leitungstyps und eine darin gebildete Wanne eines ersten Leitungstyps, umgeben vom Halbleitersubstrat des ersten Leitungstyps, wobei eine externe Eingabeschaltung im Bereich der Wanne des ersten Leitungstyps vorgesehen ist und eine Speicherzelle außerhalb des Bereichs der Wanne des zwei ten Leitungstyps vorgesehen ist.

Bei diese Struktur werden die Ladungsträger, die von der ex ternen Eingabeschaltung in die Wanne des ersten Leitungstyps injiziert werden, in der Wanne des zweiten Leitungstyps ab sorbiert und davon abgehalten, die Speicherzelle zu errei chen.

Bei einer weiteren Ausführungsform umfaßt die erfindungsge mäße Halbleiterspeichervorrichtung erste und zweite Wannen des ersten Leitungstyps und eine Wanne des zweiten Leitungs typs, die in der Oberfläche des Halbleitersubstrats des ersten Leitungstyps mit einer vorbestimmten Tiefe gebildet sind, wobei die seitlichen Randflächen und die gesamte Boden fläche der zweiten Wanne des ersten Leitungstyps von der Wanne des zweiten Leitungstyps umgeben sind, die durch Ionenimplantation mit hoher Energie gebildet ist.

Bei einer derartigen Struktur ist es ebenfalls möglich, die zweite Wanne des ersten Leitungstyps von der ersten Wanne des ersten Leitungstyps und dem Halbleitersubstrat elektrisch zu isolieren. Wenn daher entweder eine Speicherzelle oder eine externe Eingangsschaltung in einem Bereich der zweiten Wanne des ersten Leitungstyps gebildet werden und elektrisch iso liert sind, kann eine Zerstörung der in der Speicherzelle ge speicherten Daten durch Ladungsträgerinjektion verhindert werden. Außerdem ist eine geringere Ionenimplantation zum Bilden der zweiten Wanne des ersten Leitungstyps notwendig, verglichen mit dem Fall, bei dem Störstellen des ersten Lei tungstyps in den Bereich der Wanne des zweiten Leitungstyps implantiert werden, um eine Wanne mit einer doppelten Struk tur zu bilden. Folglich ist es möglich, die Abnahme der Be weglichkeit von Ladungsträgern durch Störstellen in der zwei ten Wanne des ersten Leitungstyps zu steuern.

Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfin dung ergeben sich aus der Beschreibung eines Ausführungsbei spiels anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Schnittansicht mit der Struktur eines herkömmlichen DRAM;

Fig. 2 ein Diagramm zum Verdeutlichen des Phäno mens eines Unterschwunges;

Fig. 3A ein Diagramm mit einer anderen Schnittan sicht der Umgebung einer Speicherzelle bei dem in Fig. 1 gezeigten herkömmlichen DRAM;

Fig. 3B ein Aquivalenzschaltbild der in Fig. 3A gezeigten Speicherzelle;

Fig. 4 eine Schnittansicht mit einer Struktur eines DRAMs entsprechend einer ersten Ausführungsform der vorliegenden Erfin dung;

Fig. 5 eine vergrößerte Schnittansicht eines Schnitts in der Umgebung der Speicher zelle des in Fig. 4 gezeigten DRAM;

Fig. 6, 7, 8, 9, 10, 11, 12 und 13 Schnittansichten einer Struktur entspre chend einer zweiten Ausführungsform der vorliegenden Erfindung auf sieben Arten;

Fig. 14 und 15 Schnittansichten mit einer Struktur ent sprechend einer dritten Ausführungsform der vorliegenden Erfindung in zwei Arten.

Eine erste Ausführungsform entsprechend der vorliegenden Er findung wird jetzt unter Bezug auf die Fig. 4 und 5 beschrie ben. Fig. 4 zeigt eine Ausführungsform, bei der die vorlie gende Erfindung auf ein DRAM mit einem CMOS angewendet wird. Wie in Fig. 4 gezeigt, umfaßt die Halbleiterspeichervorrich tung entsprechend dieser Ausführungsform eine erste n-Wanne 2a, eine p-Wanne 3a, eine zweite p-Wanne 3b und eine zweite n-Wanne 2b, die die zweite p-Wanne 3b auf einem p-Typ-Halb leitersubstrat 1 eines ersten Leitungstyps umgibt. Eine posi tive Versorgungsspannung VCC wird an die erste n-Wanne 2a und die zweite n-Wanne 2b über einen n-Typ-Störstellendiffusions bereich 4 angelegt.

Ein n-MOSFET 7a ist auf der ersten p-Wanne 3a gebildet, und ein p-MOSFET 6 ist auf der ersten n-Wanne 2a gebildet. Der n- MOSFET 7a und der p-MOSFET 6a bilden einen CMOS als Periphe riekreis des DRAM in dieser Ausführungsform. Der p-MOSFET 6 umfaßt hauptsächlich p-Typ-Störstellendiffusionsbereiche 8 als Source/Drainbereiche und eine Gateelektrode 10, die ober halb des Kanalbereiches zwischen Source/Drain über einem Gateisolationsfilm gebildet ist. Der n-MOSFET 7a umfaßt n- Typ-Störstellendiffusionsbereiche 11a als Source/Drain bereiche und eine Gateelektrode 13a, die oberhalb des Kanal bereiches zwischen den Source/Drainbereichen auf einem Gate isolationsfilm 12a gebildet ist.

Ein n-MOSFET 7b ist auf der zweiten p-Wanne 3b, die von der zweiten n-Wanne 2b umgeben ist, gebildet, und bildet eine Speicherzelle des DRAM. Der n-MOSFET 7b umfaßt im wesentli chen n-Typ-Störstellendiffusionsbereiche 11b als Source/Drainbereiche und eine Gateelektrode 13b oberhalb des Kanalbereiches zwischen den Source/Drainbereichen auf einem Gateisolationsfilm 12b. Eine positive Versorgungsspannung V_CC wird an die erste n-Wanne 2a und die zweite n-Wanne 2b über den Störstellendiffusionsbereich 4 angelegt. Das Erdpotential V_SS wird an die erste p-Wanne 3a und die zweite p-Wanne 3b über den p-Typ-Störstellendiffusionsbereich 5 angelegt. Die Elemente sind voneinander durch einen Oxidfilm 14 isoliert.

Bei dieser Ausführungsform mit dem oben erwähnten Aufbau ist bereits eine umgekehrte Vorspannung an einen pn-Übergang an gelegt, der an der Grenze zwischen der zweiten p-Wanne 3b auf Erdpotential V_SS und der zweiten n-Wanne 2b auf Versorgungs spannung V_CC gebildet ist. Wenn daher z. B. das Potential des n-Typ-Störstellendiffusionsbereiches 11b in der zweiten p- Wanne 3b mit einem negativen Potential in Form eines Unter schwungs zum Zeitpunkt des Wechsels des Eingangssignal von H auf L oder als L-Potential des Eingangs versehen wird, er reicht es einen negativen Pegel, der niedriger ist, als das Erdpotential V_SS. Selbst wenn daher eine Injektion von Elektronen von den n-Typ-Störstellendiffusionsbereichen 11b in die p-Wanne 3b bewirkt wird, werden die injizierten Elektronen durch die auf V_CC gelegte zweite n-Wanne 2b absorbiert, wie in Fig. 5 gezeigt. Die Isolation durch den pn-Übergang verhindert auch, daß die Elektronen die Speicher zelle erreichen, so daß ein Zerstören der in der Speicher zelle gespeicherten Daten verhindert werden kann.

Da die Potentiale der ersten p-Wanne 3a und der zweiten p- Wanne 3b auf Erdpotential V_SS gelegt sind, wird die Schwell spannung des MOSFET 7b nicht vergrößert, wie es in dem Fall gewesen wäre, bei dem negatives Potential angelegt würde, so daß es unnötig ist, die p-Typ-Störstellenkonzentration im Ka nalbereich zu vermindern. Folglich wird es möglich, eine bes sere Miniaturisierung zu erreichen, wobei die dielektrische Festigkeit zwischen Source und Drain der MOSFETs 7a, 7b er halten bleibt.

Bei der oben beschriebenen Ausführungsform wurde ein Fall be schrieben, bei dem eine Speicherzelle mit dem n-MOSFET 7b auf der zweiten p-Wanne 3b gebildet wurde, die von der n-Typ- Wanne umgeben ist. Wenn die Leitungstypen umgekehrt werden, wird nur die Polarität von V_CC umgekehrt, und die Injektions träger ändern sich von Elektronen zu Löchern, was zu densel ben Effekten führt.

Eine zweite Ausführungsform entsprechend der vorliegenden Er findung wird anschließend unter Bezug auf die Fig. 6 bis 13 beschrieben. In den Fig. 6 bis 13 entsprechend die Bestand teile denen in Fig. 4 und sind mit denselben Bezugszeichen versehen, so daß auf eine detaillierte Beschreibung an dieser Stelle verzichtet wird.

Während die Zerstörung des Inhalts einer Speicherzelle durch die Injektion von Elektronen von außerhalb der zweiten n- Wanne 2b dadurch verhindert wird, daß bei der obigen ersten Ausführungsform der die Speicherzelle bildende n-MOSFET 7b im Bereich der zweiten p-Wanne 3b innerhalb der zweiten n-Wanne 2b gebildet wird, wird die Speicherzelle (n-MOSFET 7b) im Be reich außerhalb der zweiten n-Wanne 2b vor der Zerstörung durch Elektroneninjektion aus einer externen Eingabeschaltung dadurch bewahrt, daß ein n-MOSFET, der die externe Eingabe schaltung bildet, innerhalb der zweiten p-Wanne 3b gebildet wird, die innerhalb der zweiten n-Wanne 2b gebildet ist.

Bei dem in Fig. 6 gezeigten Aufbau entsprechend der zweiten Ausführungsform wird eine Wirkung auf die Speicherzelle ver hindert, indem nur ein n-MOSFET 7c als externe Eingabeschal tung, in der eine Elektroneninjektion auftritt, im voraus isoliert, wobei die Anordnung des p-MOSFET 6 und der n- MOSFETs 7a, 7b der Anordnung der in Fig. 1 gezeigten herkömm lichen Ausführungsform entspricht.

Wie in Fig. 6 gezeigt, umfaßt der n-MOSFET 7c n-Typ-Störstel lendiffusionsbereiche 11c als Source/Drainbereiche und eine Gateelektrode 13c oberhalb der n-Typ- Störstellendiffusionsbereiche 11c mit einem dazwischenliegen den Gateoxidfilm 12c. Obwohl der externe Eingabekreis tatsächlich eine Mehrzahl von n-MOSFETs umfaßt, wird nur ein n-MOSFET 7c beispielhaft gezeigt, um die Darstellung von Fig. 6 zu vereinfachen. Der Sourceanschluß S₃ unter den Sourcean schlüssen S₃, der Drainanschluß D₃ und der Gateanschluß G₃ des n-MOSFET 7c sind elektrisch mit einem externen Eingabean schluß verbunden (nicht gezeigt).

Der Betrieb der in Fig. 6 gezeigten Struktur entsprechend der Ausführungsform wird nachfolgend beschrieben. Die zweite p- Wanne 3b, in der der n-MOSFET 7c vorgesehen ist, wird auf Erdpotential V_SS gelegt. Wenn das Potential des n-Typ-Stör stellendiffusionsbereichs 11c in der zweiten p-Wanne 3b mit einem negativen Potential, wie einem Unterschwung zum Zeit punkt des Signalwechsels des Eingangssignals von H auf L oder einem L-Pegel des Eingangssignals, versehen wird, wird dieses unter das Erdpotential V_SS vermindert. Selbst wenn Elektronen von den n-Typ-Störstellendiffusionsbereichen 11c in die zweite p-Wanne 3b injiziert werden, ist die zweite n-Wanne 2b, die die zweite p-Wanne 3b umgibt, auf Versorgungsspan nungspotential V_CC festgelegt, so daß die injizierten Elek tronen in der zweiten n-Wanne 2b absorbiert werden. Die inji zierten Elektronen erreichen daher nicht den die Speicher zelle bildenden n-MOSFET 7b, und die darin gespeicherten Daten werden nicht zerstört.

Da außerdem die erste p-Wanne 3a und die zweite p-Wanne 3b auf Erdpotential V_SS gelegt sind, entsteht kein Problem wie bei der herkömmlichen Ausführungsform mit angelegtem negati vem Potential. Es ist daher möglich, eine Miniaturisierung zum Vergrößern der Integrationsdichte zu erhalten, wobei die Source/Drain-dielektrische Festigkeit der n-MOSFET 7a, 7b, 7c erhalten bleibt.

Wenn bei dieser Ausführungsform die Leitungstypen der Ele mente alle umgekehrt werden, wird die Polarität V_CC umge kehrt, und die Injiektionsträger werden lediglich von Elektronen zu Löchern geändert, was zu dem gleichen Effekt wie bei der oben beschriebenen ersten Ausführungsform führt.

Während die n-MOSFET 7a, 7b beide in der ersten p-Wanne 3a bei der obigen in Fig. 6 gezeigten Struktur gebildet sind, wird dieselbe Wirkung erreicht, wenn einer oder beide der n- MOSFET 7a, 7b direkt in einem Bereich auf dem p-Typ-Halblei tersubstrat 1 gebildet werden, auf dem keine Wanne gebildet ist, wie z. B. in den Fig. 7, 8, 9 gezeigt. Bei einem in Fig. 7 gezeigten Aufbau ist der n-MOSFET 7b (Speicherzelle) direkt in einem Bereich gebildet, wo keine Wanne im p-Typ-Halblei tersubstrat 1 gebildet ist, während andere Bereiche denen in Fig. 6 entsprechen. Bei einer in Fig. 8 gezeigten Struktur ist der n-MOSFET 7a direkt in einem Bereich auf dem p-Typ- Halbleitersubstrat 1 gebildet, in dem keine Wanne gebildet ist, während andere Bereiche denen in Fig. 6 entsprechen. Bei einer in Fig. 9 gezeigten Struktur sind die n-MOSFET 7a, 7b beide direkt in einem Bereich auf dem p-Typ-Halbleitersub strat 1 gebildet, in dem keine Wanne gebildet ist, während andere Bereiche denen in Fig. 6 entsprechen.

Während der erste n-Wannenbereich 2a und der zweite n-Wannen bereich 2b getrennt voneinander bei denen in den Fig. 6 bis 9 gezeigten Strukturen gebildet werden, kann die externe Einga beschaltung auf der zweiten p-Typ-Wanne 3b gebildet werden, die innerhalb der n-Wanne 2, wie in den Fig. 10 bis 13 ge zeigt, gebildet ist, und dieselbe Effekte können mit diesen Aufbauten erreicht werden, wie bei den in den Fig. 6 bis 9 gezeigten Anordnungen. Bei den in den Fig. 10 bis 13 gezeig ten Strukturen wird die zweite p-Wanne 3b, auf der der n- MOSFET 7c vorgesehen ist, innerhalb der n-Wanne 2 gebildet, während andere Bereiche den jeweils in den Fig. 6 bis 9 ge zeigten Strukturen entsprechen.

Während sowohl die erste p-Wanne 3a als auch die zweite p- Wanne 3b bei den oben beschriebenen Ausführungsformen auf Erdpotential V_SS gelegt sind, erübrigt es sich zu sagen, daß dieselbe Wirkung ebenfalls erzielt werden kann, wenn die erste p-Wanne 3a und die zweite p-Wanne 3b jeweils unabhängig voneinander mit einem vorbestimmten Potential eines Substrat niveaus versehen werden, dessen Polarität der Versorgungs spannung entgegengesetzt ist oder dem Erdpotential ent spricht.

Eine dritte erfindungsgemäße Ausführungsform wird nachfolgend unter Bezug auf die Fig. 14 und 15 beschrieben.

Eine in Fig. 14 gezeigte Struktur zeigt eine Version in die ser Ausführungsform, die der der in Fig. 4 gezeigten ersten Ausführungsform entspricht. Bei dieser Struktur ist die dritte p-Wanne 3b nicht durch das Implantieren von p-Typ- Störstellen innerhalb der n-Wanne gebildet, sondern wird in einem Bereich des Halbleitersubstrats 1 gebildet, wo keine Wanne gebildet ist, entsprechend der ersten p-Wanne 3a. Die gesamte äußere Seitenfläche der zweiten p-Wanne 3b ist von der zweiten n-Wanne 2c umgeben, und die Bodenfläche ist mit einer n-Typ-Leiterschicht 2d bedeckt, die durch Implantation von n-Typ-Störstellen durch Hochenergie-Ionenimplantation ge bildet ist. Die anderen Strukturen entsprechen denen der in Fig. 4 gezeigten ersten Ausführungsform.

Bei diesem Aufbau, entsprechend der oben beschriebenen ersten Ausführungsform, ist die zweite p-Typ-Wanne elektrisch von der ersten p-Typ-Wanne und dem Halbleitersubstrat 1 isoliert, und selbst wenn eine Injektion von Elektronen als Ladungsträ ger in den ersten p-Typ-Bereich bewirkt wird, werden die Elektronen in der zweiten n-Wanne 2c und der n-Typ-Leiter schicht 2d absorbiert und davon abgehalten, die Speicherzelle zu erreichen.

Bei dem in Fig. 14 gezeigten Aufbau, im Unterschied zu den oben beschriebenen ersten und zweiten Ausführungsformen, kön nen die erste n-Wanne 2a, die zweite n-Wanne 2c, die erste p- Wanne 3a und die zweite p-Wanne 3b im selben Prozeß gebildet werden, ohne daß die Menge der zu injizierenden Störstellen geändert wird, da die p-Wanne nicht in der n-Wanne gebildet wird. Die Menge von Störstellen in der zweiten p-Wanne wird nicht besonders groß, so daß keine Verminderung in der Beweg lichkeit von Ladungsträgern bewirkt wird.

Die in Fig. 15 gezeigte Struktur zeigt eine Version der er findungsgemäßen dritten Ausführungsform, die der in Fig. 6 gezeigten ersten Version der zweiten Ausführungsform ent spricht. Bei diesem Aufbau ist die gesamte äußere Seitenflä che der zweiten p-Wanne 3b von der zweiten n-Wanne 2c umge ben, und ihre Bodenfläche ist mit der n-leitenden Schicht 2d bedeckt, die durch Implantation von n-Typ-Störstellen durch Hochenergie-Ionenimplantation gebildet wird, so daß dieselben Effekte wie bei der in Fig. 14 gezeigten Struktur erreicht werden können. Andere Elemente entsprechen denen nach Fig. 6.

Es ist selbstverständlich, daß dieselben Effekte wie bei der in Fig. 15 gezeigten Weise erzielt werden können, indem die Struktur nach dieser Ausführungsform, bei der die zweite p- Wanne an ihren äußeren Seitenflächen und der Bodenfläche mit der zweiten n-Wanne und der Leiterschicht vom n-Typ 2d be deckt ist, auf die Strukturen der in den Fig. 7 bis 13 ge zeigten Versionen der zweiten Ausführungsform angewendet wird.

Während jede der oben beschriebenen Ausführungsformen auf Fälle bezogen war, in denen eine p-Wanne und eine n-Wanne in einem p-Typ-Halbleitersubstrat gebildet sind, kann derselbe Effekt wie bei den oben beschriebenen Ausführungsformen er zielt werden, wenn ein n-Typ-Halbleitersubstrat eingesetzt wird und die Leitungstypen von darin zu bildenden Wannen sämtlich umgekehrt werden und die Ladungsträger, deren Injek tion problematisch wird, lediglich von Elektronen zu Löchern geändert werden.

Claims

1. Halbleiterspeichervorrichtung mit
einer ersten Wanne eines ersten Leitungstyps (3a), die in ei nem Halbleitersubstrat (1) des ersten Leitungstyps gebildet ist,
einer Wanne eines zweiten Leitungstyps (2b), die im Halblei tersubstrat (1) des ersten Leitungstyps der ersten Wanne des ersten Leitungstyps (3a) benachbart gebildet ist,
einer zweiten Wanne des ersten Leitungstyps (3b), die in der Wanne des zweiten Leitungstyps (2b) gebildet ist, und deren äußere Seitenflächen sowie deren Bodenfläche von der Wanne des zweiten Leitungstyps (2b) umgeben ist, und
einer Speicherzelle (7b), die auf der zweiten Wanne des ersten Leitungstyps (3b) gebildet ist,
wobei die Wanne des zweiten Leitungstyps (2b) mit einem Poten tial des Versorgungsspannungspegels einer vorbestimmten Pola rität versorgt wird und die erste Wanne des ersten Leitungs typs (3a) sowie die zweite Wanne des ersten Leitungstyps (3b) jeweils unabhängig voneinander mit einem vorbestimmten Poten tial versorgt werden, dessen Polarität der Versorgungsspannung entgegengesetzt ist oder das auf Erdpotential liegt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, gekennzeich net durch einen Störstellendiffusionsbereich des ersten Leitungstyps (5), der von anderen Elementen isoliert auf den Oberflächen der ersten Wanne des ersten Leitungstyps (3a) bzw. der zweiten Wanne des ersten Leitungstyps (3b) gebildet ist und mit einem vorbestimmten Potentialanschluß verbunden ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, ge kennzeichnet durch einen Störstellendiffusionsbereich des zweiten Leitungstyps (4), der von anderen Elementen isoliert auf der Oberfläche der Wanne des zweiten Leitungstyps (2b) gebildet ist und mit einem Versorgungsspannungsanschluß verbunden ist.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
das Halbleitersubstrat (1) eine weitere Wanne vom zweiten Lei tungstyp (2a) aufweist, die der ersten Wanne des ersten Lei tungstyps (3a) benachbart angeordnet ist,
ein MOSFET mit einem Kanal des ersten Leitungstyps (6) in die ser Wanne vom zweiten Leitungstyp (2a) gebildet ist,
ein MOSFET mit einem Kanal des zweiten Leitungstyps (7a) in der ersten Wanne vom ersten Leitungstyp (3a) gebildet ist,
und der MOSFET mit einem Kanal des ersten Leitungstyps (6) mit dem MOSFET mit einem Kanal des zweiten Leitungstyps (7a) eine komplementäre MOS Schaltung bildet.

5. Halbleiterspeichervorrichtung mit
einem Halbleitersubstrat (1) eines ersten Leitungstyps,
einer Speicherzelle (7b) und einer externen Eingabeschaltung (7c), die auf der Hauptfläche des Halbleitersubstrats (1) ge bildet sind, und
einer Wanne eines zweiten Leitungstyps (2b) sowie einer inner halb der Wanne des zweiten Leitungstyps (2b) der Hauptfläche des Halbleitersubstrats (1) benachbart gebildeten Wanne des ersten Leitungstyps (3b) ,
wobei die externe Eingabeschaltung (7c) in einem Bereich der Wanne des ersten Leitungstyps (3b) gebildet ist und die Speicherzelle (7b) außerhalb eines Bereichs der Wanne des zweiten Leitungstyps gebildet ist,
die Wanne des zweiten Leitungstyps (2b) mit einem Potential eines vorbestimmten Versorgungsspannungspegels versorgt wird und die Wanne des ersten Leitungstyps (3b) mit einem vorbe stimmten Potential versorgt wird, dessen Polarität der Versor gungsspannung entgegengesetzt ist oder das auf Erdpotential liegt.

6. Halbleiterspeichervorrichtung nach Anspruch 5, gekennzeich net durch einen Störstellendiffusionsbereich des ersten Leitungstyps (5), der von anderen Elementen isoliert auf der Oberfläche der Wanne des ersten Leitungstyps (3b) gebildet ist und mit einem vorbestimmten Potentialanschluß verbunden ist.

7. Halbleiterspeichervorrichtung nach Anspruch 5 oder 6, ge kennzeichnet durch einen Störstellendiffusionsbereich des zweiten Leitungstyps (4), der von anderen Elementen isoliert auf der Oberfläche der Wanne des zweiten Leitungstyps (2b) gebildet ist und mit einem Versorgungsspannungsanschluß verbunden ist.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die Speicherzelle (7b) auf der Oberfläche einer anderen Wanne des ersten Leitungstyps (3a) gebildet ist, die in einem Be reich außerhalb der Wanne des zweiten Leitungstyps (2b) gebil det ist.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7m dadurch gekennzeichnet, daß die Speicherzelle (7b) in einem Bereich des ersten Leitungs typs auf der Oberfläche des Halbleitersubstrats (1) außerhalb der Wanne des zweiten Leitungstyps (2b) gebildet ist, wo keine Wanne gebildet ist.

10. Halbleiterspeichervorrichtung mit
einem Halbleitersubstrat (1) eines ersten Leitungstyps,
einer ersten Wanne des ersten Leitungstyps (3a), einer zweiten Wanne des ersten Leitungstyps (3b) und einer Wanne eines zwei ten Leitungstyps (2c), die von der Oberfläche des Halbleiter substrats (1) aus mit vorbestimmter Tiefe gebildet sind, und
einer Leiterschicht des zweiten Leitungstyps (2d), die von ei ner Tiefe der Bodenflächen jeder der Wannen (3a, 3b, 2c) mit vorbestimmter Tiefe durch Ionenimplantation mit hoher Energie gebildet ist,
wobei die Gesamtfläche der äußeren Seitenflächen der zweiten Wanne des ersten Leitungstyps (3b) von der Wanne des zweiten Leitungstyps (2c) umgeben ist und die gesamte Bodenfläche mit der Leiterschicht des zweiten Leitungstyps (2d) bedeckt ist, so daß die zweite Wanne des ersten Leitungstyps (3b) von der ersten Wanne des ersten Leitungstyps (3a) und dem Halbleiter substrat (1) elektrisch isoliert ist.

11. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß
die zweite Wanne des ersten Leitungstyps (3b) mit Erdpotential versehen wird und auf der Oberfläche derselben eine Speicher zelle (7b) gebildet ist, und
die Wanne des zweiten Leitungstyps (2c) mit einem Potential auf Versorgungsspannungspegel versorgt wird.

12. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß
eine externe Eingabeschaltung (7c) auf der Oberfläche der zweiten Wanne des ersten Leitungstyps (3b) gebildet ist,
eine Speicherzelle (7b) auf der Oberfläche der ersten Wanne des ersten Leitungstyps (3a) gebildet ist, und
die erste und zweite Wanne des ersten Leitungstyps (3a, 3b) mit Erdpotential versorgt werden sowie die Wanne des zweiten Leitungstyps (2c) mit einem Potential auf Versorgungsspannung versorgt wird.