JPH06314773A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【目的】同一半導体基板上に形成したある回路領域のＣ
ＭＯＳトランジスタ回路で発生した電源，ＧＮＤのゆれ
（ノイズ）が他の回路領域のＣＭＯＳトランジスタ回路
に伝達して悪影響を及ぼすことを防ぐ。 【構成】電源，ＧＮＤのゆれ（ノイズ）の発生源となる
第１の回路領域のＣＭＯＳトランジスタのＰ型ウェルを
Ｐ- 型シリコン基板１からシールドするＮ- 型ウェル２
を設け、且つＮ- 型ウェル２とＮ型ウェル３を分離する
ことにより、半導体基板経由のノイズ伝達経路およびＣ
ＭＯＳトランジスタ内のノイズ伝達経路を遮断する。
ＭＯＳトランジスタ回路で発生した電源，ＧＮＤのゆれ
（ノイズ）が他の回路領域のＣＭＯＳトランジスタ回路
に伝達して悪影響を及ぼすことを防ぐ。 【構成】電源，ＧＮＤのゆれ（ノイズ）の発生源となる
第１の回路領域のＣＭＯＳトランジスタのＰ型ウェルを
Ｐ- 型シリコン基板１からシールドするＮ- 型ウェル２
を設け、且つＮ- 型ウェル２とＮ型ウェル３を分離する
ことにより、半導体基板経由のノイズ伝達経路およびＣ
ＭＯＳトランジスタ内のノイズ伝達経路を遮断する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
相補型半導体装置に関する。
相補型半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置は、図３に示すよう
に、Ｐ- 型シリコン基板１に形成したＮ型ウェル３にＰ
チャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジス
タと記す）を形成し、Ｎ型ウェル３以外のＰ- 型シリコ
ン基板１にＮチャネルＭＯＳトランジスタ（以下ＮＭＯ
Ｓトランジスタと記す）を形成し、その第１の回路領域
に図４に示すような前段の論理出力を入力端子Ｓ1 ，Ｓ
2 に入力し出力端子に出力するＣＭＯＳ型出力回路を形
成し、第２回路領域に図５に示すようなφINを形成しφ
OUT を出力するＣＭＯＳ型インバータを形成する。
に、Ｐ- 型シリコン基板１に形成したＮ型ウェル３にＰ
チャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジス
タと記す）を形成し、Ｎ型ウェル３以外のＰ- 型シリコ
ン基板１にＮチャネルＭＯＳトランジスタ（以下ＮＭＯ
Ｓトランジスタと記す）を形成し、その第１の回路領域
に図４に示すような前段の論理出力を入力端子Ｓ1 ，Ｓ
2 に入力し出力端子に出力するＣＭＯＳ型出力回路を形
成し、第２回路領域に図５に示すようなφINを形成しφ
OUT を出力するＣＭＯＳ型インバータを形成する。
【０００３】ここで、外部回路をドライブするＣＭＯＳ
トランジスタで構成された出力回路の出力端子は外部回
路と接続されているため比較的大きな容量を持ち、それ
をドライブするためにはそれに応じた大きなサイズのＣ
ＭＯＳ型トランジスタで構成された出力回路を備えるこ
とを要求される。
トランジスタで構成された出力回路の出力端子は外部回
路と接続されているため比較的大きな容量を持ち、それ
をドライブするためにはそれに応じた大きなサイズのＣ
ＭＯＳ型トランジスタで構成された出力回路を備えるこ
とを要求される。
【０００４】トランジスタのサイズが大きくなれば、ト
ランジスタは短時間で大きな電流を流すため、その際の
電源及びＧＮＤのゆれ（ノイズ）が大きな問題となる。
ランジスタは短時間で大きな電流を流すため、その際の
電源及びＧＮＤのゆれ（ノイズ）が大きな問題となる。
【０００５】一般に、第１の回路領域および第２の回路
領域のそれぞれに供給される電源，ＧＮＤ電位は図６に
示す様に同一の電源端子及びＧＮＤ端子より分岐された
内部配線（主にアルミ等の金属配線）により供給され
る。
領域のそれぞれに供給される電源，ＧＮＤ電位は図６に
示す様に同一の電源端子及びＧＮＤ端子より分岐された
内部配線（主にアルミ等の金属配線）により供給され
る。
【０００６】いま、図４に示す出力回路の入力端子Ｓ1
と入力端子Ｓ2 に同時に低レベル（以下Ｌレベルと記
す）の信号が印加されたとき、電源から外部端子側へ大
きな電流が流れるため、一時的に電源電圧が降下するこ
とがある。このとき図５に示すＣＭＯＳ型インバータの
入力φINがＬレベルであるとインバータの出力φOUT は
高レベル（以下Ｈレベルと記す）となるが、このＣＭＯ
Ｓインバータが形成されている第２の回路領域に供給さ
れる電源と、出力回路の形成されている第１の回路領域
に供給される電源は内部配線により共通に接続されてい
るため、出力回路に於ける電源電圧降下は第２の回路領
域にも影響し、電源電圧降下が著しい場合はＣＭＯＳイ
ンバータの出力φOUT のＨレベルも大きく下がり内部回
路の誤動作を引き起こす場合がある。
と入力端子Ｓ2 に同時に低レベル（以下Ｌレベルと記
す）の信号が印加されたとき、電源から外部端子側へ大
きな電流が流れるため、一時的に電源電圧が降下するこ
とがある。このとき図５に示すＣＭＯＳ型インバータの
入力φINがＬレベルであるとインバータの出力φOUT は
高レベル（以下Ｈレベルと記す）となるが、このＣＭＯ
Ｓインバータが形成されている第２の回路領域に供給さ
れる電源と、出力回路の形成されている第１の回路領域
に供給される電源は内部配線により共通に接続されてい
るため、出力回路に於ける電源電圧降下は第２の回路領
域にも影響し、電源電圧降下が著しい場合はＣＭＯＳイ
ンバータの出力φOUT のＨレベルも大きく下がり内部回
路の誤動作を引き起こす場合がある。
【０００７】また、これとは逆に出力回路の入力端子Ｓ
1 がＨレベル、入力端子Ｓ2 もＨレベルになった時に
は、出力端子側からＧＮＤへ大きな電流が流れる。この
ため一時的にＧＮＤレベルが浮き上がることがある。こ
のときＣＭＯＳ型インバータのφINがＨレベルであると
φOUT はＬレベルでなければならないが、この場合も前
述した電源電圧降下の時と同様に、内部配線を通してＧ
ＮＤノイズが第２の回路領域に伝達され、ＣＭＯＳイン
バータの出力φOUT のＬレベルを引き上げ、誤動作を引
き起こす場合がある。
1 がＨレベル、入力端子Ｓ2 もＨレベルになった時に
は、出力端子側からＧＮＤへ大きな電流が流れる。この
ため一時的にＧＮＤレベルが浮き上がることがある。こ
のときＣＭＯＳ型インバータのφINがＨレベルであると
φOUT はＬレベルでなければならないが、この場合も前
述した電源電圧降下の時と同様に、内部配線を通してＧ
ＮＤノイズが第２の回路領域に伝達され、ＣＭＯＳイン
バータの出力φOUT のＬレベルを引き上げ、誤動作を引
き起こす場合がある。
【０００８】このような問題点を解決するため、図７に
示すように第１の回路領域用と第２の回路領域用の電源
端子とＧＮＤ端子をそれぞれ独立に設け、内部配線を通
した電源，ＧＮＤノイズの伝達を遮断する方法が考えら
れるが、この場合図３に示すように、電源ノイズは出力
ドライバのＰチャネルＭＯＳトランジスタが形成される
Ｎ- 型ウェル３により、第１の回路領域から第２の回路
領域への伝達経路を遮断されるが、ＧＮＤノイズは、第
１の回路領域のＧＮＤと第２の回路領域のＧＮＤがＰ-
型シリコン基板１により接続されているため、ＧＮＤノ
イズに対しては根本的な解決策とはなり得ない。
示すように第１の回路領域用と第２の回路領域用の電源
端子とＧＮＤ端子をそれぞれ独立に設け、内部配線を通
した電源，ＧＮＤノイズの伝達を遮断する方法が考えら
れるが、この場合図３に示すように、電源ノイズは出力
ドライバのＰチャネルＭＯＳトランジスタが形成される
Ｎ- 型ウェル３により、第１の回路領域から第２の回路
領域への伝達経路を遮断されるが、ＧＮＤノイズは、第
１の回路領域のＧＮＤと第２の回路領域のＧＮＤがＰ-
型シリコン基板１により接続されているため、ＧＮＤノ
イズに対しては根本的な解決策とはなり得ない。
【０００９】このような半導体基板経由のノイズを遮断
するために図８に示す様にＰ- 型シリコン基板１にＮ-
型ウェル２を形成し、そのＮ- 型ウェル２内にＰ型ウェ
ル４を形成し、ＰＭＯＳトランジスタはＮ- 型ウェル２
の表面に、ＮＭＯＳトランジスタはＰ型ウェル４の表面
にそれぞれ形成する方法が知られている。
するために図８に示す様にＰ- 型シリコン基板１にＮ-
型ウェル２を形成し、そのＮ- 型ウェル２内にＰ型ウェ
ル４を形成し、ＰＭＯＳトランジスタはＮ- 型ウェル２
の表面に、ＮＭＯＳトランジスタはＰ型ウェル４の表面
にそれぞれ形成する方法が知られている。
【００１０】この場合、Ｐ- 型シリコン基板１とＰ型ウ
ェル４の間にはＮ- 型ウェル２があるため、Ｐ型ウェル
４のＧＮＤのゆれ（ノイズ）は、Ｐ- 型シリコン基板１
には伝達されない。すなわち、第１の回路領域の出力回
路で発生したＧＮＤノイズは第２の回路領域には伝達さ
れず、半導体基板経由のノイズを遮断することができ
る。
ェル４の間にはＮ- 型ウェル２があるため、Ｐ型ウェル
４のＧＮＤのゆれ（ノイズ）は、Ｐ- 型シリコン基板１
には伝達されない。すなわち、第１の回路領域の出力回
路で発生したＧＮＤノイズは第２の回路領域には伝達さ
れず、半導体基板経由のノイズを遮断することができ
る。
【００１１】
【発明が解決しようとする課題】しかしながら、この従
来の半導体装置は、第１の回路領域についてのみ考えた
場合、出力回路におけるＧＮＤノイズは、Ｎ- 型ウェル
２に伝達され、ＧＮＤノイズはＰＭＯＳトランジスタに
対しては、電源ノイズとなる。
来の半導体装置は、第１の回路領域についてのみ考えた
場合、出力回路におけるＧＮＤノイズは、Ｎ- 型ウェル
２に伝達され、ＧＮＤノイズはＰＭＯＳトランジスタに
対しては、電源ノイズとなる。
【００１２】すなわち、出力回路において入力端子
Ｓ1 ，Ｓ2 がともにＨレベルの時、出力端子側からＧＮ
Ｄへ大きな電流が流れ、ＧＮＤレベルが一時的に浮き上
がる。このときＰ型ウェル４とＮ- 型ウェル２との間の
接合容量により、Ｎ- 型ウェル２の電源電圧も一時的に
浮き上がる。このとき、入力端子Ｓ1 はＨレベルのため
ＰＭＯＳトランジスタはオフとなっているが、電源電圧
の浮き上がりが大きく入力端子Ｓ1 のＨレベルとの差が
ＰＭＯＳトランジスタのしきい値を超えると、ＰＭＯＳ
トランジスタがオン（すなわち誤動作）し、一時的にＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタが同時にオ
ンすることが考えられ、この場合、出力端子へのＬ出力
がＨ出力と誤検知されるという問題点を有する。
Ｓ1 ，Ｓ2 がともにＨレベルの時、出力端子側からＧＮ
Ｄへ大きな電流が流れ、ＧＮＤレベルが一時的に浮き上
がる。このときＰ型ウェル４とＮ- 型ウェル２との間の
接合容量により、Ｎ- 型ウェル２の電源電圧も一時的に
浮き上がる。このとき、入力端子Ｓ1 はＨレベルのため
ＰＭＯＳトランジスタはオフとなっているが、電源電圧
の浮き上がりが大きく入力端子Ｓ1 のＨレベルとの差が
ＰＭＯＳトランジスタのしきい値を超えると、ＰＭＯＳ
トランジスタがオン（すなわち誤動作）し、一時的にＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタが同時にオ
ンすることが考えられ、この場合、出力端子へのＬ出力
がＨ出力と誤検知されるという問題点を有する。
【００１３】本発明の目的は、半導体基板経由の電源，
ＧＮＤノイズを遮断し、かつ、出力回路の誤動作を起こ
さない半導体装置を提供することにある。
ＧＮＤノイズを遮断し、かつ、出力回路の誤動作を起こ
さない半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
一導電型の半導体基板に設けた第１の回路領域および第
２の回路領域のそれぞれに相補型ＭＯＳトランジスタ回
路を有する半導体装置において、少くとも前記第１の回
路領域の相補型ＭＯＳトランジスタ回路が前記半導体基
板に設けた逆導電型の第１のウェル内に形成した一導電
型の第２のウェル内と、前記第１のウェルと分離して前
記半導体基板に形成した逆導電型の第３のウェル内にそ
れぞれ形成した相補型ＭＯＳトランジスタを有する。
一導電型の半導体基板に設けた第１の回路領域および第
２の回路領域のそれぞれに相補型ＭＯＳトランジスタ回
路を有する半導体装置において、少くとも前記第１の回
路領域の相補型ＭＯＳトランジスタ回路が前記半導体基
板に設けた逆導電型の第１のウェル内に形成した一導電
型の第２のウェル内と、前記第１のウェルと分離して前
記半導体基板に形成した逆導電型の第３のウェル内にそ
れぞれ形成した相補型ＭＯＳトランジスタを有する。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の一実施例を説明するための
模式的断面図である。
模式的断面図である。
【００１７】図１に示すように、Ｐ- 型シリコン基板１
の出力回路形成用の第１の回路領域の表面に選択的に設
けたＮ- 型ウェル２と、Ｎ- 型ウェル２内および内部回
路形成用の第２の回路領域のそれぞれに選択的に設けた
Ｐ型ウェル４と、これらのＮ- 型ウェル２およびＰ型ウ
ェル４以外の第１および第２の回路領域のそれぞれに選
択的に設け、且つＮ- 型ウェル２よりも高い不純物濃度
を有するＮ型ウェル３とを有し、これらのＮ型ウェル３
およびＰ型ウェル４の表面にゲート絶縁膜７を介して設
けたゲート電極８に整合してＮ型ウェル３に設けたＰ+
型ソース・ドレイン領域５を有するＰチャネルＭＯＳト
ランジスタおよびＰ型ウェル４に設けたＮ+ 型ソース・
ドレイン領域６を有するＮチャネルＭＯＳトランジスタ
を構成し、これらを接続し、前段の論理出力を入力端子
Ｓ1 ，Ｓ2 に入力し外部回路へ接続する出力端子に出力
する第１回路領域の出力回路と、φINを入力してφOUT
を出力する第２の回路領域のインバータをそれぞれ形成
する。
の出力回路形成用の第１の回路領域の表面に選択的に設
けたＮ- 型ウェル２と、Ｎ- 型ウェル２内および内部回
路形成用の第２の回路領域のそれぞれに選択的に設けた
Ｐ型ウェル４と、これらのＮ- 型ウェル２およびＰ型ウ
ェル４以外の第１および第２の回路領域のそれぞれに選
択的に設け、且つＮ- 型ウェル２よりも高い不純物濃度
を有するＮ型ウェル３とを有し、これらのＮ型ウェル３
およびＰ型ウェル４の表面にゲート絶縁膜７を介して設
けたゲート電極８に整合してＮ型ウェル３に設けたＰ+
型ソース・ドレイン領域５を有するＰチャネルＭＯＳト
ランジスタおよびＰ型ウェル４に設けたＮ+ 型ソース・
ドレイン領域６を有するＮチャネルＭＯＳトランジスタ
を構成し、これらを接続し、前段の論理出力を入力端子
Ｓ1 ，Ｓ2 に入力し外部回路へ接続する出力端子に出力
する第１回路領域の出力回路と、φINを入力してφOUT
を出力する第２の回路領域のインバータをそれぞれ形成
する。
【００１８】図２（ａ）〜（ｃ）は本発明の一実施例の
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
【００１９】まず、図２（ａ）に示すように、Ｐ- 型シ
リコン基板１の表面に形成した酸化シリコン膜９を選択
的にエッチングして開孔部を設け、酸化シリコン膜９を
マスクとしてリンをイオン注入し、熱処理により拡散さ
せ、Ｎ- 型ウェル２を形成する。
リコン基板１の表面に形成した酸化シリコン膜９を選択
的にエッチングして開孔部を設け、酸化シリコン膜９を
マスクとしてリンをイオン注入し、熱処理により拡散さ
せ、Ｎ- 型ウェル２を形成する。
【００２０】次に、図２（ｂ）に示すように、フォトレ
ジスト膜又は酸化膜をマスクとしてＮ- 型ウェル２の表
面に選択的にホウ素をイオン注入してホウ素注入領域４
ａを形成し、次に同様にＮ- 型ウェル２以外の領域のＰ
- 型シリコン基板１の表面に選択的にリンをイオン注入
してリン注入領域３ａを形成する。
ジスト膜又は酸化膜をマスクとしてＮ- 型ウェル２の表
面に選択的にホウ素をイオン注入してホウ素注入領域４
ａを形成し、次に同様にＮ- 型ウェル２以外の領域のＰ
- 型シリコン基板１の表面に選択的にリンをイオン注入
してリン注入領域３ａを形成する。
【００２１】次に、図２（ｃ）に示すように、熱処理に
より注入されたホウ素およびリンを拡散させＰ型ウェル
４およびＮ- 型ウェル２よりも不純物濃度の高いＮ型ウ
ェル３のそれぞれを形成する。
より注入されたホウ素およびリンを拡散させＰ型ウェル
４およびＮ- 型ウェル２よりも不純物濃度の高いＮ型ウ
ェル３のそれぞれを形成する。
【００２２】
【発明の効果】以上説明したように本発明は、電源，Ｇ
ＮＤのノイズ源となるウェルを逆導電型のウェルでシー
ルドすることにより、電源，ＧＮＤのノイズは半導体基
板には伝わらず、半導体基板経由の電源，ＧＮＤノイズ
を完全に遮断することができるという効果を有する。ま
た、ノイズ遮断用のウェルと、それと同じ導電型で表面
にトランジスタを形成するウェルは分離されて形成され
ており、ウェルを介してのノイズ伝達もなくすることが
できるという効果を有する。
ＮＤのノイズ源となるウェルを逆導電型のウェルでシー
ルドすることにより、電源，ＧＮＤのノイズは半導体基
板には伝わらず、半導体基板経由の電源，ＧＮＤノイズ
を完全に遮断することができるという効果を有する。ま
た、ノイズ遮断用のウェルと、それと同じ導電型で表面
にトランジスタを形成するウェルは分離されて形成され
ており、ウェルを介してのノイズ伝達もなくすることが
できるという効果を有する。
【図１】本発明の一実施例を説明するための模式的断面
図。
図。
【図２】本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
【図３】従来の半導体装置の第１の例を説明するための
模式的断面図。
模式的断面図。
【図４】従来の半導体装置の第１の回路領域の等価回
路。
路。
【図５】従来の半導体装置の第２の回路領域の等価回
路。
路。
【図６】従来の半導体装置の第１の例の電源回路を説明
するためのブロック図。
するためのブロック図。
【図７】従来の半導体装置の第２の例の電源回路を説明
するためのブロック図。
するためのブロック図。
【図８】従来の半導体装置の第２の例を説明するための
模式的断面図。
模式的断面図。
１ Ｐ- 型シリコン基板 ２ Ｎ- 型ウェル ３ Ｎ型ウェル ３ａ リン注入領域 ４ Ｐ型ウェル ４ａ ホウ素注入領域 ５ Ｐ+ 型ソース・ドレイン領域 ６ Ｎ+ 型ソース・ドレイン領域 ７ ゲート絶縁膜 ８ ゲート電極 ９ 酸化シリコン膜
Claims (2)
- 【請求項１】 一導電型の半導体基板に設けた第１の回
路領域および第２の回路領域のそれぞれに相補型ＭＯＳ
トランジスタ回路を有する半導体装置において、少くと
も前記第１の回路領域の相補型ＭＯＳトランジスタ回路
が前記半導体基板に設けた逆導電型の第１のウェル内に
形成した一導電型の第２のウェル内と、前記第１のウェ
ルと分離して前記半導体基板に形成した逆導電型の第３
のウェル内にそれぞれ形成した相補型ＭＯＳトランジス
タを有することを特徴とする半導体装置。 - 【請求項２】 第１の回路領域の相補型ＭＯＳトランジ
スタ回路が出力回路である請求項１記載の半導体装置。
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| JP5041637A JPH06314773A (ja) | 1993-03-03 | 1993-03-03 | 半導体装置 |
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| JPH06314773A true JPH06314773A (ja) | 1994-11-08 |
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Legal Events
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960227 |