DE2823854A1 - Integrierte halbleiterspeichervorrichtung - Google Patents
Integrierte halbleiterspeichervorrichtungInfo
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Description
Integrierte Halbleiterspeichervorrichtung Priorität: 10. Juni 1977 Japan 52-69085
Zusammenfassung
Eine integrierte Halbleiterspeichervorrichtung ist auf
einem Halbleitersubstrat eines Leitfähigkeitstyps gebildet, an dem periphere Kreise angebracht sind, die aus
mehreren Speicherkondensatoren und IG FET bestehen. Ein IG FET in der Speicherzelle wirkt als Übertragungstor,
das an einem Flächenbereich mit demselben Leitfähigkeitstyp wie das Substrat und mit höherer Fremdstoffkonzentration
als das Substrat vorgesehen ist. Das Ubertragungstor hat
einen Torschwellwert, der höher als derjenige des IG FET in den peripheren Kreisen ist und der gegenüber zugeführten
Rauschimpulsen unempfindlich ist, wodurch ein Datenlöschen durch Rauschimpulse wirksam verhindern werden
kann.
Die Erfindung betrifft eine integrierte Halbleiterspeichervorrichtung,
die Eintransistor/Zelle-Typ genannt wird und die Speicherzellen enthält, die aus einem Speicherkondensator
und einem Feldeffekttransistor mit isoliertem Tor (IG FET) bestehen.
Als Randomspeicher (RAM) ist eine integrierte Halbleiterspeichervorrichtung
bekannt, bei welcher der IG FET als Hauptelement verwendet wird. Insbesondere ist eine dynamische
Speichervorrichtung des Eintransistor/Zelle-Typs ein am häufigsten verwendeter Randomspeicher, der eine Speicherzelle
enthält, die aus einem Speicherkondensator und einem IG FET besteht.
Diese Speichervorrichtung des Eintransistor/Zelle-Typs ergibt eine Speicherfunktion in Abhängigkeit von den
Ladungen des Speicherkondensators. Der IG FET in der Zelle hat die Funktion als Ubertragungstor zum Steuern des Eingangs
und Ausgangs der Ladungen zu und von dem Speicherkondensator. In der Speicherzelle nehmen die in dem
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Speicherkondensator gespeicherten Ladungen allmählich durch einen Leckstrom ab. Die Ladungen werden im allgemeinen dem
Speicherkondensator über das Übertragungstor in jeder Periode zugeführt, d.h. es wird ein sogenanntes Auffrischen
ausgeführt.
Die integrierte Halbleiterspeichervorrichtung dieser Art besteht aus einer Speicherzellenanordnung, die ein Halbleitersubstrat
enthält, auf dem eine Anzahl von Speicherzellen und peripheren Kreisen, die einen Dekodierer, einen
Leseverstärker, einen Taktgenerator und andere Elemente enthaltenr gebildet sind. Ein peripherer Kreis besteht
hauptsächlich aus einem IG FET, der im wesentlichen derselbe wie der IG FET des Übertragungstors in der Speicherzelle
ist.
Die IG 51ET sind im allgemeinen so ausgebildet, daß sie
einen Torschwellwertspannungspegel von 1 bis 1,5 V in der
Speichervorrichtung haben, wobei die Betriebsgeschwindigkeit, der Leistungsverbrauch, die Rauschgrenze usw. berücksichtigt
sind. Dieser Torschwellwert ist so gewählt, daß von außen der TTL-Pegel im Bereich von 0,4 bis 2,4- V am
Eingang des peripheren Kreises empfangen werden kann.
Wenn die mit dem Übertragungstor der Speicherzelle verbundene
Wortleitung den Pegel 0 aufweist, d.h. wenn die Speicherzelle sich im nichtausgewählten Zustand befindet, befindet
sich das Übertragungstor im nichtleitenden Zustand und der Speicherkondensator wird von der Bitleitung durch
das Übertragungstor getrennt. Bei der Speichervorrichtung
wird oft ein niedrigpegeliges pulsierendes Bauschen auf die Bitleitung oder die Wortleitung während der nichtausgewählten
Periode induziert. Das pulsierende Bauschen kann dazu beitragen, daß die in dem Speicherkondensator gespeicherten
Ladungen zu der Bitleitung über das Übertragungstor entladen werden, auch wenn dessen Amplitude sehr gering ist.
In der Praxis tritt dies auf, weil der IG FET erlaubt,
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daß auch ein geringer Strom fließt, selbst wenn eine Spannung, die erheblich niedriger als der Torschwellwert
ist, dem Tor zugeführt wird. Es ist aber auch nicht eine bessere Lösung, den Speicherkondensator mit einem großen
Kapazitätswert auszuführen, so daß ein geringer Ladungsverlust vernachlässigt werden kann. Dies ist darauf zurückzuführen,
daß ein Speicherkondensator mit großem Kapazitätswert einen größeren Bereich des Substrats erfordert,
was zu einer Verschlechterung der Integrationsdichte der Speichervorrichtung führt.
Ein pulsierendes Rauschen auf der Bitleitung oder der
Wortleitung wird beispielsweise induziert, wenn die andere Bitleitung oder Wortleitung von dem nichtausgewählten
Zustand in den ausgewählten Zustand übergeht. Bei einer praktisch ausgeführten Speichervorrichtung, bei welcher der
Torschwellwert des Übertragungstors im Bereich zwischen 1 und 1,5 V" liegt, ist oft zu beobachten, daß Daten aus
dem voranstehend erwähnten Grund gelöscht werden.
Die Aufgabe der Erfindung besteht darin, eine Speichervorrichtung zu schaffen, die einer Löschung von Daten aufgrund
von Rauschen entgegenwirkt. Dabei soll vorzugsweise eine Speicherzelle verwendet werden, die einen Speicherkondensator
mit geringem Kapazitätswert aufweist. Die Vorrichtung soll dabei insbesondere eine gegenüber Rauschimpulsen
unempfindliche Speicherzelle aufweisen, auch wenn ein IG FET, der einen peripheren Kreis bildet, einen vergleichsweise
niedrigen und optimalen Torschwellwert aufweist.
Die Speichervorrichtung nach der Erfindung enthält periphere Kreise, die aus IG FET gebildet sind, die auf dem
Halbleitersubstrat mit einem Leitfähigkeitstyp gebildet sind, einen Speicherkondensator und eine Speicherzelle,
die aus einem Übertragungstor besteht, das einen IG FET enthält, wobei das übertragungstor auf einem Bereich
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2823SbA - κ'-
angeordnet ist, der denselben Leitfähigkeitstyp wie das Substrat und eine größere Fremdstoffkonzentration als
das Substrat hat. In der Speichervorrichtung ist der Torschwellwert des Ubertragungstors größer als der des
IG FET, der in dem peripheren Kreis verwendet wird. Die Schwellwertdifferenz beträgt vorzugsweise etwa 1 V und macht
das Übertragungstor der Speicherzelle gegenüber Rauschimpulsen mit sehr kleiner Amplitude unempfindlich. Das
Übertragungstor ist elektrisch in Reihe mit dem Speicherkondensator geschaltet, der einen Metall-Isolator-Halbleiter-Aufbau
hat. Der IG FET, der das Übertragungstor bildet, wird in einen solchen Zustand gebracht, daß er
im wesentlichen im vollständig nichtleitenden Zustand zwischen der Quelle und Senke gehalten wird, auch wenn ein
Rauschimpuls von etwa 1 V an die Quelle und das Tor angelegt wird, wobei der Speicherkondensator vollständig von
der Bitleitung getrennt ist. Deshalb wird eine Entladung der Ladungen in dem Speicherkondensator oder ein Fließen
der Ladung zu dem Speicherkondensator von der Bitleitung wirksam verhindert.
Andererseits erzeugt der IG FET, der das Übertragungstor
bildet, einen Spannungsverlust, wenn das Potential der Bitleitung auf den Speicherkondensator gegeben wird. Eine
Spannung, die dem Speicherkondensator zugeführt wird, ist nämlich niedriger als eine Spannung, die dem Tor des IG FET
durch die richtige Torschwellwertspannung des IG FET zugeführt wird. Deshalb wird das Auslesen von Daten von
der Speicherzelle schwierig, um den Torschwellwert des Übertragungstors wesentlich zu erhöhen. Bei einer typischen
Speichervorrichtung wird jedoch die Versorgungsspannung VDD mit 12 V zu dem Toranschluß des Ubertragungstors gegeben
und aus diesem Grund ergibt eine Zunahme von etwa 1 V des Torschwellwertpegels des Übertragungstors keinen wesentliehen
nachteiligen Einfluß auf die Funktion der Speicherzelle. Gemäß der Erfindung hat somit der IG FET, der das
Übertragungstor bildet, eine höhere Torschwellwertspannung
als die des IG FET, der für den peripheren Kreis verwendet
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wird, und zwar um den Wert, der mit der Amplitude des
Rauschimpulses vergleichbar ist, der auf der Bitleitung oder der Wortleitung induziert werden kann und der ausreichend
niedriger als die Versorgungsspannung ist.
Nur ein Anstieg des Torschwellwertpegels kann auch dadurch ausgeführt werden, daß der Torisolierfilm dicker gemacht
wird. Jedoch ist es ungünstig, diese Maßnahme bei dem Ubertragungstor anzuwenden, wenn der Zweck der Erfindung
erfüllt werden soll, da der IG FET mit einem dickeren Torisolierfilm leichter durch den Rücktoreffekt beeinflußt
wird. Dies bedeutet schließlich, daß die Betriebsgrenze niedrig ist und daß die Leseoperation von der Speicherzelle
schwierig wird.
Die integrierte Halbleiterspeichervorrichtung nach der Erfindung kann im wesentlichen durch ein Verfahren hergestellt
werden, bei dem ein ungefähres Maskieren und eine Fremdstoffdotierung dem üblichen Herstellungsverfahren
hinzugefügt werden.
Die Erfindung wird beispielhaft anhand der Zeichnung beschrieben, in der sind
Fig. 1 ein Ersatzschaltbild einer bekannten Speicherzelle des Eintransistor/Zelle-Typs,
Fig. 2 ein Querschnitt einer bekannten Speicherzelle des
Eintransistor/Zelle-Typs,
Fig. 3 bis 8 Querschnitte einer Speichervorrichtung bei den Herstellungsschritten gemäß einer Ausführungsform der Erfindung,
Fig. 3 bis 8 Querschnitte einer Speichervorrichtung bei den Herstellungsschritten gemäß einer Ausführungsform der Erfindung,
Fig. 9 eine Draufsicht der integrierten Halbleiterspeichervorrichtung
in einer Ausführungsform der Erfindung, Fig.10 eine Draufsicht auf ein Maskiermuster beim Maskierschritt,
der bei einer Ausführungsform der Erfindung angewendet wird,
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Fig. 11 eine Darstellung eines Teils des Dekodierkreises, der in der integrierten Harbleiterspeichervorrichtung
gemäß einer Ausführungsform der Erfindung gebildet wird,
Fig. 12 eine Darstellung der Speicherzellen und eines
Fig. 12 eine Darstellung der Speicherzellen und eines
Teils des Leseverstärkerkreises, die in der integrierten Harbleiterspeichervorrichtung gemäß einer
Ausführungsform der Erfindung gebildet sind, Fig. 13 ein Zeitdiagramm für die Schaltungen in Fig. 11
und 12.
Gemäß Fig. 1 ist an einen Speicherkondensator C1 ein IG FET Q1 als Ubertragungstor in Reihe angeschaltet, wobei
die Quellen- und Senkenbereiche des IG FET Q1 mit der Bitleitung B verbunden sind und gleichzeitig das Tor mit
der Wortleitung W verbunden ist. Der Speicherkondensator C1 speichert Ladungen in Abhängigkeit von den zu speichernden
Daten. Das Ubertragungstor Q1 verbindet und trennt elektrisch den Speicherkondensator C1 und die Bitleitung B
in Abhängigkeit von einem Pegel der Vortleitung W, wodurch ein Laden oder Entladen des Speicherkondensators C1
gesteuert wird.
Gemäß Fig. 2 sind auf dem Siliziumsubstrat 1 des p-Typs Elektroden 3, 4- und 5 über dem Isolierfilm 2 gebildet.
n+-Bereiche für die Quelle 6 und die Senke 7 sind in dem
Substrat 1 gebildet. Eine Elektrode 3 ist mit einer Spannungsquelle verbunden, die eine positive Spannung VDD
liefert, welche die n-Inversionsschicht 8 an der Substratfläche
1 unter der Elektrode 3 induziert. Die Elektrode 3 und die Inversionsschicht 8, die einander gegenüberliegend
angeordnet sind und zwischen sich einen dünnen Isolierfilm 2 einschließen, bilden den Speicherkondensator C1.
Eine Torelektrode 4· bildet den IG FET Q1 für das Ubertragungstor
zusammen mit dem dünnen Isolierfilm unter der Elektrode und den n+-Bereichen 6 und 7 und wirkt auch
als Wortleitung W. Die sich auf dem Isolierfilm 12 erstreckende Elektrode 5 kommt in Kontakt mit dem
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n+-Bereich 7 und wirkt auch als Bitleitung B. Der n+-
Bereich 6 kommt in Kontakt mit der Inversionsschicht 8, kann jedoch auch weggelassen werden, falls die Elektrode
in genügender Nähe der Torelektrode 4 angeordnet ist.
Die integrierte Speichervorrichtung mit den in den Fig. und 2 dargestellten Speicherzellen enthält periphere
Kreise, die aus einer Anzahl von IG FET zusammengesetzt sind. Das Ubertragungstor Q1 der Speicherzelle wird in
derselben Weise wie der als peripherer Kreis verwendete IG FET hergestellt. Der Torschwellwert des Übertragungstors Q1 ist deshalb beim Stand der Technik gleich dem
Schwellwert des als peripherer Kreis verwendeten IG FET. Bei dem peripheren Kreis ist ein vergleichsweise niedriger
Torschwellwert von 1 bis 1,5 V für den praktischen Betrieb
als Schwellwertpegel des IG FET optimal. Dieser Wert ist in der Lage, eine ausreichende Rauschgrenze im praktischen
Betrieb zu erhalten, während ein Betrieb mit hoher Geschwindigkeit mit geringem Leistungsverbrauch des peripheren
Kreises ausgeführt wird, und ist auch in der Lage, einen TTL-Eingang von dem externen Kreis mit einem Pegel
von 0,4 bis 2,4 V anzunehmen.
Dieser Torschwellwert ist jedoch für das Übertragungstor
in der Speicherzelle ungenügend. Bei einem IG FET fließt ein kleiner Strom zwischen den Quellen- und Senkenbereichen,
auch wenn eine Spannung, die wesentlich niedriger als der Torschwellwert ist, an die Torelektrode des IG FET angelegt
wird. Bei einer praktisch ausgeführten integrierten Halbleiterspeichervorrichtung mit einem peripheren Kreis
und einer Anzahl von Speicherzellen ist es unvermeidbar, daß ein pulsierendes Rauschen mit sehr geringer Amplitude
zur Zeit des Betriebs auf der Bitleitung oder der Wortleitung im nichtausgewählten Zustand erzeugt wird. Dieses
pulsierende Rauschen führt dazu, daß ein Strom mit sehr niedrigem Pegel über die Quellen- und Senkenbereiche 6
und 7 an dem Übertragungstor Q1 fließt. Dieser Strom ist
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darüber hinaus ausreichend groß, um die in der Inversionsschicht
8 gespeicherten Ladungen zu der Bitleitung B innerhalb einer sehr kurzen Zeitdauer zu entladen. Das
pulsierende Rauschen ermöglicht umgekehrt, daß die Ladungen auf der Bitleitung zu dem Speicherkondensator geführt
werden, in dem derzeit keine Ladung gespeichert ist. Als Ergebnis werden die in dem Kondensator gespeicherten Daten
gelöscht. Es hat sich herausgestellt, daß die Speicherzelle nach dem Stand der Technik, die ein Übertragungstor
mit einem Torschwellwertpegel von 1 bis 1,5 V erzeugt, leicht ein Löschen der Daten ergibt.
Gemäß den Fig. 3 bis 8, die nur einen Teil der Speichervorrichtung
der Erfindung zeigen, bezeichnet die MG-Seite eine der Speicherzellen, während die PC-Seite einen der
IG FET zeigt, die den peripheren Kreis bilden.
Bei dem ersten in Fig. 3 gezeigten Schritt wird die Fläche des p-Siliziumsubstrats 101, in der Elemente gebildet
werden sollen, mit einem Siliziumnitridfilm 102 überzogen.
Die Fremdstoffkonzentration des p-Substrats 101
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liegt im Bereich von 10 bis 10 ^ cm . Der Siliziumnitridfilm
102 hat eine Dicke von 1000 X. Dabei werden 'Borionen (B+) in das Substrat 101 unter Verwendung des
Siliziumnitridfilms 102 als Maske implantiert und daraufhin
wird das Substrat einer thermischen Oxydation unterworfen. Als Ergebnis wird der Feldoxydfilm IO3 (Fig. 2)
aus Siliziumdioxyd an der Oberfläche des Substrats 101 mit Ausnahme des Bereichs gebildet, der mit dem Siliziumnitridfilm
102 überzogen ist. Der Zustand der thermischen Oxydation wird dabei so eingestellt, daß die Dicke des
Siliziumdioxydfilms 103 etwa 1 Ai wird. Unter dem Siliziumdioxydfilm
103 wird der p-Bereich 104 als Ergebnis der
Borionenimplantation gebildet. Der p-Bereich 104 hat die Funktion eines Kanaltrennbereichs.
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ORIGINAL INSPECTED
Anschließend wird der Siliziumnitridfilm entfernt und das
Substrat 101 wird wieder einer thermischen Oxydation unterworfen. Als Ergebnis dieser Behandlung wird der
Siliziumdioxydfilm auf der Fläche des Substrats 101 in dem Bereich gebildet, in dem der IG FET gebildet werden
soll, und zwar mit einer Dicke von 1000 2.. Dieser dünne Siliziumdioxydfilm wirkt letztlich als Torisolierfilm.
Gemäß Fig. 5 wird eine Maskenschicht 105 aus Photowiderstandsmaterial
auf der Fläche gebildet, um den Speicherzellenbereich MG freizulegen und den Bereich PC des peripheren
Kreises zu bedecken. In das Substrat 101 werden Borionen (B+) implantiert. Die Photowiderstandsschicht
hat eine ausreichende Dicke, um zu verhindern, daß Borionen die Fläche des Substrats 101 erreichen. Als Ergebnis
werden Borionen nicht in die Fläche des Substrats 101 in dem Bereich PC des peripheren Kreises eingebracht.
Andererseits werden bei der Speicherzellenfläche MC Borionen in die Fläche des Substrats 101 über den Siliziumdioxydfilm
106 mit der Dicke von 1000 £ eingebracht, wodurch ein dünner p-Bereich IO7 gebildet wird. Der
Ionenimplantationszustand wird dabei so eingestellt, daß
11 —2 p-Fremdstoffe nur mit 1 bis 3 x 10 cm an der Substratfläche
in dem Speicherzellenbereich MC implantiert werden.
Gemäß Fig.6 werden nach dem Entfernen der Photowiderstandsschicht
105 die polykristallinen Siliziumschichten 108,
109 und 110 auf dem Substrat gebildet. Diese polykristallinen
Siliziumschichten 108, 109 und 110 bilden jeweils die Torelektrode des IG FET für das Übertragungstor in
der Speicherzelle, die Elektrode zum Bilden des Speicherkondensators und die Torelektrode des IG FET für den
peripheren Kreis.
Bei dem in Fig. 7 gezeigten Schritt wird der dünne Siliziumdioxydfilm 106 unter Verwendung der polykristallinen
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Siliziumschichten 108, 109 und 110 als Maske geätzt. Dann wird eine Diffusionsbehandlung mit hoher Konzentration
der n-Fremdstoffe auf dem Substrat ausgeführt. Als Ergebnis werden die n+-Bereiche 111, 112, 115 und 114 mit hoher
Konzentration gebildet, welche die Quellen- und Senkenbereiche begrenzen.
Gemäß Fig. 8 wird ein Phosphorsilikatglasfilm (PSG) 115
auf dem Substrat 101 niedergeschlagen und das Elektrodenfenster wird gebildet. Darauf werden die Aluminiumelektroden
116, 117 und 118 gebildet. Auf diese Weise ist die Speichervorrichtung nach der Erfindung vollständig.
Die in Fig. 8 gezeigte Speichervorrichtung nach der Erfindung unterscheidet sich im wesentlichen von einer Speichervorrichtung
nach dem Stand der Technik dadurch, daß die Fremdstoffkonzentration an der Substratfläche 101 unter
der Torelektrode 108 des IG FET in der Speicherzelle höher als die des IG FET für den peripheren Kreis ist. Dieser
Unterschied ergibt sich aus dem p-Bereich I07, der durch
Borionenimplantation gebildet ist, siehe Fig. 5» und gibt
den Torschwellwert, der etwa 1 V höher als der für den Bereich
des peripheren Kreises ist, zu dem IG FET in dem Bereich MC der Speicherzelle. Als Ergebnis hat der IG FET
in der Fläche der Speicherzelle MC einen Torschwellwert
von etwa 2 V bei einer Torvorspannung in ßückwärtsrichtung von -5 V, die üblicherweise angelegt wird. Der IG FET in
dem Bereich des peripheren Kreises PC hat einen Torschwellwert von 1 V bei dieser Torvorspannung in negativer
Richtung.
In der Speicherzelle ist der flache p-Bereich 107 auch durch Borionenimplantation an der Fläche des Substrats 101
unter der Elektrode 109 gebildet, welche zu dem Speicherkondensator gehört. Der Schwellwertpegel, der die Bildung
der n-Inversionsschicht an der Fläche des Substrats 101 unter der Elektrode 109 ermöglicht, beträgt auch etwa
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2 V. Da aber die Elektrode 109 mit der Versorgungsspannung
VDD von 12 V gespeist wird, kann die Inversionsschicht für den Speicherkondensator sicher gebildet werden. Dieser
Speicherkondensator hat beispielsweise einen Bereich von
ρ
100 /Um und ergibt somit einen Kapazitätswert von etwa 0,3 PF.
100 /Um und ergibt somit einen Kapazitätswert von etwa 0,3 PF.
Im Falle einer Standard-Speichervorrichtung, deren Versorgungsspannung
VDD 12 V beträgt, wird eine Spannung von -5 V an das Substrat als Torvorspannung in Rückwärtsrichtung
angelegt. In diesem Zustand hat der IG FET, dessen Quellenbereich geerdet ist, einen Torschwellwert von
etwa 1 V oder 2 V, wie oben beschrieben wurde. Wenn das Potential des Quellenbereichs geändert worden ist, ändert sich
auch die effektive Torvorspannung in Rückwärtsrichtung. Als Ergebnis ändert sich auch der Torschwellwert. Auf
diese Weise steigt der Torschwellwert mit einer Zunahme der effektiven Torvorspannung in Rückwärtsrichtung an. Der
IG FET mit dem Tor, das auf der Substratflache gebildet ist,
deren Fremdstoffkonzentration ansteigt, zeigt eine geringere Änderung des Torschwellwerts aufgrund der
Änderung der Torvorspannung in Rückwärtsrichtung als des Torschwellwerts des IG FET mit einem dicken Torisolierfilm.
Der IG FET in dem Bereich des peripheren Kreises PG hat
einen Torschwellwert von etwa 1 V bei einer Torvorspannung in Rückwärtsrichtung von -5 V und hat einen Torschwellwert
von etwa 0,1 V, wenn die Torvorspannung in Rückwärtsrichtung
Null ist. Der IG FET in dem Bereich der Speicherzelle MC hat einen Torschwellwert von etwa 2 V bei einer Törvorspannung
in Rückwärtsrichtung von -5 V und hat einen Torschwellwert von etwa 1,2 V, wenn die Torvorspannung in
Rückwärtsrichtung Null ist. Wenn angenommen wird, daß der IG FET, welcher der Fläche des peripheren Kreises PC
gleichartig ist, einen Toroxydfilm mit einer Dicke von 2000 2. aufweist, kann nur ein Torschwellwert von etwa
0,3 V erhalten werden, wenn die Torvorspannung in Rückwärtsrichtung Null ist, auch wenn der Torschwellwert etwa
2 V bei einer Torvorspannung in Rückwärtsrichtung von -5 V
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beträgt. Wenn bei dem IG ΙΈΤ das Potential des Quellenbereichs
8 V wird und als Ergebnis eine Torvorspannung in Rückwärtsrichtung von 13 V angelegt wird, wird der
Torschwellwert etwa 4 V.
Zur Lösung der Aufgabe der Erfindung ist es nicht zweckmäßig,
einen IG FET mit einem solchen dicken Torisolierfilm in das Übertragungstor der Speicherzelle einzubringen,
weil beim Abfall der Torvorspannung in Rückwärtsrichtung die Unempfindlichkeit des Übertragungstors gegen pulsierendes
Rauschen verloren geht. Darüber hinaus bedeutet die Tatsache, daß das Übertragungstor einen hohen Torschwellwert
bei einer wirksam hohen Torvorspannung in Rückwärtsrichtung hat, daß eine ausreichende Menge von Ladungen
nicht zu dem Speicherkondensator von der Bitleitung gegeben werden kann, weil beim Anlegen einer hohen Spannung
von der Bitleitung an den Speicherkondensator eine wirksam hohe Torvorspannung in Rückwärtsrichtung an das Übertragungstor angelegt wird und der IG PET zu dem Quellenbereich nur
eine Spannung abgeben kann, die als Torschwellwertspannung niedriger als die an das Tor anzulegende Spannung ist.
Das Übertragungstor nach der Erfindung, das in dem
Bereich der Speicherzelle MC der Fig. 8 gezeigt ist, hat einen größeren Torschwellwert als 1 V, auch wenn die Torvorspannung
in Rückwärtsrichtung Null ist, und ist gegen pulsierendes Rauschen auch bei einer niedrigen Torvorspannung
in Rückwärtsrichtung nicht zu empfindlich. Das Übertragungstor kann darüber hinaus ein ausreichend
hohes Potential an den Speicherkondensator von der Bitleitung auch bei einer hohen Torvorspannung in Rückwärtsrichtung
geben, was einen geringen nachteiligen Einfluß auf die Schreib- und Leseoperationen ergibt. Das Übertragungstor
hat insbesondere einen Torschwellwert von etwa 3 V, wenn seine Quellenspannung 9 V und deshalb seine
effektive Torspannung in Rückwärtsrichtung 14 V betragen. Das Übertragungstor kann nämlich ein Potential bis zu
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etwa 9 V an den. Speicherkondensator geben, wenn die Versorgungsspannung
VDD von 12 V an dessen Tor angelegt wird.
Die Zweckmäßigkeit der Speichervorrichtung nach der Erfindung
ergibt sich aus der besonderen Gesamtanordnung, deren
Wirkungsweise nachfolgend beschrieben wird.
Gemäß Fig. 9, die eine Draufsicht auf die Speicherzellenanordnung
und den peripheren Kreis zeigt, ist ein Paar Speicherzellenanordnungen 201 und 202 um die Mitte der
Fläche des Halbleiterspeicherchips 200 angeordnet. Jede Speicherzellenanordnung 201 und 202 enthält eine Anzahl
von Speicherzellen. Der periphere Kreis enthält einen Eingangs- und Ausgangskreis 203, eine Eingangs- und Ausgangssteuereinrichtung
204, Adressenpuffer 205 und 206, einen Taktgenerator 207, einen Reihendekodierer
208, Spaltendekodierer 209 und 210 und Leseverstärker
211 bis 214 und steuert die Lese- und Schreiboperationen.
In Fig. 10 ist das Maskenmuster 220 der Photowiderstandsschicht 105 bei dem Ionenimplantationsverfahren gemäß
Fig. 5 gezeigt. Die Maskenschicht 220 bedeckt den gesamten Bereich der Fläche des Chips 200 ausschließlich der Speicher-Zellenanordnungen
201 und 202, wobei es sich um eine nicht komplizierte Musterform handelt. Deshalb kann die Ausrichtung
des Maskiervorgangs leicht ausgeführt werden.
Fig. 11 zeigt einen Einheitsdekodiererkreis, der in dem Reihendekodierer 208 gebildet ist. Dieser Dekodierkreis
besteht aus IG FET Q10 bis Q70. An die Tore der Dekodiertransistoren
Q20, Q21, ... Q2m wird eine besondere Kombination
von m Adressensignalen AO bis Am oder 3.0 bis 5m angelegt. In dem Reihendekodierer 208 werden N Einheitsdekodierkreise,
die in Fig. 11 gezeigt sind, gebildet (N = 2m) und der Ausgang nur eines Dekodierkreises erhält
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einen hohen Pegel aufgrund der besonderen Kombination
der Adressensignale.
Fig. 12 zeigt Speicherzellengruppen MC1 bis MC5, die längs
eines Paars von Bitleitungen B1 und B2 angeordnet sind, und ein Leseverstärkersystem, das aus einem Leseverstärkerkreis
SA und Bezugskreisen RC1 und EG2 besteht. Die Zahl der Speicherzellen MC1 bis MC5, die längs der
Bitleitungen B1 und B2 angeordnet sind, ist gleich der Zahl (N) der Wortleitungen WL (1) bis WL (N). Jede Wortleitung
WL (1) bis WL (N) ist jeweils an einen der Ausgangsanschlüsse der N-Dekodierkreise in dem Reihendekodierer
208 angeschlossen. Das Lesesystem mit dem Leεeverstärkerkreis
SA und den Bezugskreisen RC1 und RG2 ist innerhalb des Bereichs der Leseverstärker 211 bis 214 gemäß Fig. 9
angeordnet. In den Bereichen der Speicherzellenanordnungen 201 und 202 gemäß Fig. 9 ist eine große Zahl von Kreisen
angeordnet, die längs der Bitleitungen B1 und B2 angeordnet sind, wie Fig. 12 zeigt.
Bei einer Ausfuhrungsform der Erfindung haben die IG FET
Q81 bis Q98, die in dem Bereich des peripheren Kreises angeordnet sind, einen Torschwellwert von etwa 1 V, während
die Übertragungstore T1 bis T5 in den Speicherzellen MC1
bis MC J? einen Torschwellwert von etwa 2 V haben.
Anhand von Fig. I3 wird die Arbeitsweise der Erfindung
erläutert.
In dem in Fig. 11 gezeigten Reihendekodierer hat der Takt fz(1 einenh hohen Pegel, der gleich der Versorgungsspannung
VDD von 12 V ist, während der Takt jzf2 einen niedrigen
Pegel aufweist. Deshalb ist in dem Pegel ein Knotenpunkt N1 vorhanden, und zwar etwa bei 10 V, was niedriger als
cLie Versorgungsspannung VDD, und zwar so groß wie der Schwellwert des Transistors Q10 ist. Der Pegel des Takts
φΛ nimmt" in Abhängigkeit von einem externen Abtastimpuls
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ab und der Transistor Q10 befindet sich im Sperrzustand.
Gleichzeitig wird eine bestimmte Kombination von Adressensignalen A1 bis Am oder Ä1 bis Am an die Tore der Dekodiertransistoren
Q20 ... Q2m angelegt. Der Knotenpunkt N1 wird bei einem Pegel von 10 V nur an dem Dekodierkreis
gehalten, in dem sich alle Adressensignale auf einem niedrigen Pegel befinden. An einem nichtausgewählten
Dekodierkreis fällt der Pegel der Knotenpunkte N1 und N2 wie bei den Kurven N1' und N21 ab, wie in Fig. 13 gezeigt
ist.
Wenn der Takt Φ2. ansteigt, steigt auch der Pegel des
Knotenpunkts N2 durch den Bootstrap-Effekt des Transistors Q/K) an. Wenn der Pegel den des Knotenpunkts N1 erreicht hat,
trennt der Transistor Q30 elektrisch den Knotenpunkt N2 von dem Knotenpunkt N1. Dadurch wird an dem ausgewählten
Dekodierkreis der Torpegel des Transistors Q40 ausreichend
erhöht, so daß die Versorgungsspannung VDD überschritten wird. Der Knotenpunkt N3 steigt bis zum Pegel der Spannung
VDD von 12 V an, womit ein Pegel von 12 V auf die ausgewählte Wortleitung WL von dem Ausgangsanschluß fiDaus
gegeben wird.
Die kreuzweise gekoppelten Transistoren Q50 und Q60 haben
die Wirkung, den Pegel des Knotenpunkts N3 auf dem Pegel von Vss (gleich Null) in dem nichtausgewählten Zustand
zu halten. Der Transistor Q70 ist leitfähig im Anfangszustand, während der Transistor Q50 sich im leitfähigen
Zustand und der Transistor Q60 sich im nichtleitenden Zustand befindet. Nachdem der Takt φΛ abgenommen hat, werden, nur
wenn ein ausreichend hoher Pegel zu dem Knotenpunkt N3 gegeben wird, die kreuzweise gekoppelten Transistoren Q50
und Q60 umgekehrt, wodurch ein hoher Pegel zu der Wortleitung WL gegeben wird.
Da die Impedanz des Transistors Q50 im leitfähigen Zustand
nicht ausreichend gering ist, kann jedoch ein geringer Rauschimpuls auch auf die nichtausgewählte Wortleitung
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gegeben werden. In Fig. 13 ist ein Beispiel dieses Rausch.-impulses
durch die Kurve 300 gezeigt. Dieser Rauschimpuls 300 wird erzeugt, wenn der Takt φ2. ansteigt, bevor der
Pegel des Knotenpunkts N2 ausreichend abfällt und der Transistor Q'lÜ für eine kurze Zeitdauer leitfähig wird.
Nachfolgend wird die Leseoperation unter Bezugnahme auf die Pig. 12 und I3 beschrieben. Hierbei wird die Auswahl
der Wortleitung WL (1) erläutert.
Im Anfangszustand befinden sich der Takt φΛ auf einem hohen
Pegel und die Takte jzi3, φ^ und φ^>
auf einem niedrigen Pegel. Die Transistoren Q81 und Q82 in den Bezugskreisen RC1 und
RC2 befinden sich im leitfähigen Zustand und die Bitleitungen B1 und B2 befinden sich auf einem Pegel, der
niedriger als die Versorgungsspannung VDD ist, und zwar
so viel wie die Torschwellwertspannung der Transistoren Q81 und Q82, d.h. der Pegel beträgt etwa 10 V.
In den Bezugskreisen RC1 und RC2 ist jeweils eine Hilfszelle
vorgesehen, die aus dem Hilfskondensator C10 oder
C20 und dem Transistor Q83 oder Q84 besteht. Der Hilfskondensator
C10oderC20 wird im Anfangs zustand durch den
Transistor Q85 oder Q86 entladen. Die Hilfskondensatoren
C10 und C20 haben die Hälfte des Kapazitätswertes, nämlich
etwa 0,15 pf im Vergleich mit dem Speicherkondensator der
Speicherzelle.
Der Pegel des Takts φ*\ fällt dabei ab, da sich die Bitleitungen
B1 und B2 im schwankenden Zustand befinden, d.h. das Potential wird so gehalten, wie es ist.
Als nächstes wird eine Spannung von 12 V an die Wortleitung
WL (1) von dem in Fig. 11 gezeigten Dekodierkreis gegeben, was das Übertragungstor T1 der Speicherzelle MC1 leitfähig
macht. Zu dieser Zeit kann ein durch die Kurve in Fig. 13 bezeichneter Rauschimpuls zu den Wortleitungen
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~Q.tr
WL (2) bis WL (N) von dem anderen Dekodierkreis gegeben werden, jedoch haben erfindungsgenäß die Übertragungstore
T2 bis T5 jeder der Speicherzellen iK2 bis MC5 jeweils
einen Schwellwert von etwa 2 Y und jedes Tor wird vollständig
im nichtleitfähigen Zustand gehalten. Andererseits wird in der Speicherzelle MC1 das übertragungstor
T1 leitfähig und Ladungen auf der Bitleitung B1 fließen in den Speicherkondensator. Als Ergebnis fällt das Potential
auf der Bitleitung B1 ab. Wenn Ladungen nicht in dem Speicherkondensator der Speicherzelle MC1 gespeichert
sind, falls nämlich "0" geschrieben ist, ist ein Abfall
des Potentials auf der Bitleitung B1 vergleichsweise groß. In diesem Fall wird eine Änderung des Potentials auf der
Bitleitung B1 durch die Kurve B1 in Fig. 13 angezeigt.
Wenn im Gegensatz dazu der Speicherkondensator geladen ist, wenn nämlich "1" geschrieben ist, ist ein Abfall des
Potentials auf der Bitleitung B1 vergleichsweise gering.
Diese Änderung des Potentials ist durch die Kurve B1*
in Fig. 13 angegeben. Die nachfolgende Erläuterung bezieht
sich auf den Fall, bei dem der Speicherkondensator der Speicherzelle MC1 im Anfangszustand entladen ist. Eine Verringerung des Potentials der Bitleitung B1 wird durch das
Verhältnis der Streukapazität der Bitleitung B1 und der Kapazität des Speicherkondensators bestimmt. Eine Potentialänderung
des Knotenpunkts N4, der dem Speicherkondensator der Speicherzelle MC1 zugeordnet ist, wird durch die
Kurve N4 in Fig. I3 angegeben. Mit einem Anstieg des
Potentials des Knotenpunkts N4 steigt auch eine effektive Torvorspannung in Bückwärtsrichtung des Übertragungstors TI
an, jedoch ist die Zunahme des Torschwellwerts des Übertragungstors T1 vergleichsweise gering. Das übertragungstor
T1 ist deshalb in der Lage, die Ladungen auf der Bitleitung B1 zu dem Speicherkondensator zu verschieben, bis
das Potential des Knotenpunkts H4 ausreichend ansteigt.
Dies bedeutet, daß eine größere Änderung des Potentials der Bitleitung erreicht werden kann.
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2823354
Gleichzeitig mit dem Anstieg des Pegels der Wortleitung WL (1) steigt auch der Pegel des Takts rfM- an, der an
das Tor des Transistors Q84 in der Hilfszelle des Bozugskreises
RC2 angelegt werden soll, was den Transistor Q84
leitfähig macht. Da der Hilfskondensator C20 im Anfangszustand entladen ist, fällt das Potential der Bitleitung
B2 allmählich ab. Eine Spannungsänderung in der Bitleitung B2 ist durch die Kurve B2 in Jig. 13 gezeigt, während
eine Spannungsänderung des Knotenpunkts N5, der
dem Hilfskondensator C20 zugeordnet ist, durch die Kurve N5 angegeben ist. Da die Streukapazität der beiden Bitleitungen
B1 und B2 meistens dieselbe ist und der Hilfskondensator C20 eine Kapazität aufweist, welche die
Hälfte des Speicherkondensators der Speicherzelle ist, beträgt der Spannungsabfall der Bitleitung B2 etwa die
Hälfte des Spannungsabfalls der Bitleitung B1.
Die Hilfszelle in dem Bezugskreis RC1 arbeitet, wenn eine
der Wortleitungen WL (N/2 +1) bis WL (N) ausgewählt ist, jedoch wird der Takt φ^>
auf einem niedrigen Pegel gehalten und bezieht sich nicht auf die Operation.
Anschließend steigt der Pegel des Takts #5 in dem Leseverstärker
SA an und die Transistoren Q91, Q92 und Q95
werden leitfähig. Auf diese Weise arbeitet der Sperrkreis, der aus dem kreuzweise gekoppelten Transistorpaar Q93 und
Q94- besteht, wodurch die Potentialdifferenz der Bitleitungen
B1 und B2 allmählich ansteigt.
Danach wird ein Signal mit hohem Pegel zu der Spaltenleitung CL1 in Fig. 12 von dem Spaltendekodierkreis gegeben,
der denselben Aufbau wie der ßeihendekodierkreis in Fig. 11 mit der Ausnahme der Taktgebung hat, wodurch
die Transistoren Q96 und Q97 leitfähig werden und der Pegel
der Bitleitungen B1 und B2 zu den Datensammelleitungen DB1 und DB2 übertragen wird. Hierdurch wird die Leseoperation
abgeschlossen.
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Die Schreiboperation kann dadurch ausgeführt werden, daß ein hoher Pegel oder ein niedriger Pegel zu den Bitleitungen
B1 und B2 von den Datensammelschienen DB1 und
DB2 in Abhängigkeit von den zu schreibenden Daten gegeben wird. Daraufhin wird das Ubertragungstor der
Speicherzelle, die mit der ausgewählten Wortleitung verbunden
ist, leitfähig, wodurch ein Potential entsprechend dem Pegel der Bitleitung zu dem Speicherkondensator gegeben
wird.
Bei der Speichervorrichtung nach der Erfindung hat der IG FET, der das Ubertragungstor der Speicherzelle bildet,
einen vergleichsweise hohen Torschwellwert, wodurch, es schwierig wird, daß Daten, die in dem Speicherkondensator
gespeichert sind, gelöscht werden, auch wenn ein pulsierendes Rauschen an dessen Tor angelegt wird. Da dieses
Ubertragungstor eine geringe Änderung des Torschwellwerts für die wirksame Torvorspannung in Rückwärtsrichtung zeigt,
ergibt sich des weiteren, daß der nachteilige Einfluß auf die Lese- und Schreibvorgänge gering ist.
In dem peripheren Kreis hat andererseits der IG FEP, der den Kreis bildet, einen optimalen und vergleichsweise
niedrigen Torschwellwert für den Leistungsverbrauch, die
Operationsgeschwindigkeit, die Rauschgrenze und die Kopplung mit externen Kreisen.
Bei Fig. 9 ist die Detailbeschreibung für den Eingangs- und Ausgangskreis 203, die Eingangs- und Ausgangssteuereinrichtung
?0l\, die Adressenpuffer 205 und 206 und den
Taktgenerator 207 in den peripheren Kreisen weggelassen,
jedoch können diese Kreise ohne Beziehung zu dem Torschwellwert
des Ubertragungstors in der Speicherzelle betätigt werden, wobei es sich hierbei um übliche Kreise handelt.
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rseite
Claims (9)
1. Integrierte Halbleiterspeichervorrichtung, die auf einem
Halbleitersubstrat gebildet ist, gekennzeichnet durch einen ersten Bereich einer Fläche des Substrats, durch einen
zweiten Bereich der Fläche des Substrats, der eine höhere Fremdstoffkonzentration als der erste Bereich auf der
Fläche des Substrats hat, durch einen Speicherkondensator zum Speichern einer Ladung entsprechend einer zu speichernden
Information, durch ein Übertragungstor, das mit dem Speicherkondensator verbunden ist und aus einem Feldeffekttransistor
mit isoliertem Tor besteht, der auf dem zweiten Bereich gebildet ist, und durch einen peripheren Kreis,
der mit dem Übertragungstor zum Steuern einer Lese- und Schreiboperation verbunden ist, wobei der periphere
Kreis aus einem Feldeffekttransistor mit isoliertem Tor besteht, der auf dem ersten Bereich gebildet ist, und wobei
das Ubertragungstor einen höheren Torschwellwert als der Feldeffekttransitor des peripheren
Kreises hat.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Speicherkondensator einen Metall-Isolator-Halbleiter-Aufbau
hat.
3· Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der periphere Kreis mit einer Energieversorgungsquelle
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ORIGINAL INSPECTED
verbunden ist, die eine Spannung erzeugt, die ausreichend ist, um das Übertragungstor leitfähig zu machen.
4-. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß an das Substrat eine Torvorspannung in Rückwärtsrichtung angelegt ist, die gewünschte Torschwellwerte des
übertragungstors und des Feldeffekttransistors mit
isoliertem Tor erzeugt.
5· Integrierte Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat gebildet ist, gekennzeichnet durch
einen Bereich eines peripheren Kreises einer Fläche des Substrats, durch einen Speicherzellenbereich der Fläche
des Substrats mit einer höheren Fremdstoffkonzentration als die des Bereichs des peripheren Kreises auf der Fläche
des Substrats, durch einen peripheren Kreis, der auf dem Bereich des peripheren Kreises angeordnet ist und aus
mehreren Feldeffekttransistoren mit isoliertem Tor besteht, wobei jeder Transistor einen ersten Schwellwert aufweist,
und durch eine Speicherzellenanordnung mit mehreren Speicherzellen, die auf dem Speicherzellenbereich angeordnet sind,
wobei jede Speicherzelle aus einem Speicherkondensator und einem in Reihe geschalteten Übertragungstor besteht und
wobei das Übertragungstor aus einem Feldeffekttransistor mit isoliertem Tor besteht, das einen zweiten Schwellwert
aufweist, der höher als der erste Schwellwert ist, so daß das Ubertragungstor gegenüber einem Rauschimpuls unempfindlich
ist.
6. Integrierte Halbleiterspeichervorrichtung, gekennzeichnet durch ein Halbleitersubstrat; eines ersten Leitfähigkeitstyps, durch erste und zweite Bereiche des ersten Leitfähigkeitstyps
mit höheren Fremdstoffkonzentrationen als die des Substrats, durch einen auf dem ersten Bereich gebildeten
Speicherkondensator, durch ein Übertragungstor, das aus einem ersten Feldeffekttransistor mit isoliertem Tor besteht,
der einen ersten Bereich eines zweiten Leitfähigkeitstyps,
der dem ersten Leitfähigkeitstyp entgegengesetzt ist, und
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eine auf dem zweiten Bereich, gebildete Torelektrode aufweist,
wobei das Übertragungstor mit dem Speicherkondensator
elektrisch in Reihe geschaltet ist, durch eine Bitleitung, die mit dem ersten Bereich des zweiten Leitfähigkeitstyps
verbunden ist, durch eine Wortleitung, die mit der Torelektrode des Übertragungstors verbunden ist, und durch
einen peripheren Kreis, der einen mit der Wortleitung verbundenen Dekodierkreis und einen mit der Bitleitung verbundenen
Leseverstärkerkreis enthält, wobei jeder der Dekodierkreise und der Abtastverstärkerkreise aus mehreren
zweiten Eeldeffekttransistoren mit isoliertem Tor besteht, die auf dem Substrat gebildet sind, wobei der erste Feldeffekttransistor
mit isoliertem Tor einen höheren Torschwellwert als der des zweiten Feldeffekttransistors mit isoliertem
Tor aufweist, so daß das Übertragungstor gegenüber einem Rauschimpuls unempfindlich ist.
7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der Feldeffekttransistor mit isoliertem Tor einen
Torisolierfilm derselben Dicke wie die des zweiten Feldeffekttransistors mit isoliertem Tor aufweist.
8. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der erste Feldeffekttransistor mit isoliertem Tor
einen Torschwellwert von etwa 2 V hat und daß der zweite Feldeffekttransistor mit isoliertem Tor einen Torschwellwert
von etwa 1 V hat.
9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß das Substrat mit einer Torvorspannung in Rückwärtsrichtung
von -5 V gespeist ist, so daß der erste und der zweite Feldeffekttransistor mit isoliertem Tor jeweils die
Torschwellwerte aufweisen.
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