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KR950009893B1 - 반도체기억장치 - Google Patents

반도체기억장치 Download PDF

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Publication number
KR950009893B1
KR950009893B1 KR1019910010679A KR910010679A KR950009893B1 KR 950009893 B1 KR950009893 B1 KR 950009893B1 KR 1019910010679 A KR1019910010679 A KR 1019910010679A KR 910010679 A KR910010679 A KR 910010679A KR 950009893 B1 KR950009893 B1 KR 950009893B1
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KR
South Korea
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well
conductivity type
conductivity
semiconductor substrate
impurity diffusion
Prior art date
Application number
KR1019910010679A
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KR920001732A (ko
Inventor
겡이찌 야스다
시게루 모리
마나시또 스호
Original Assignee
미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
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Publication date
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Publication of KR920001732A publication Critical patent/KR920001732A/ko
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Publication of KR950009893B1 publication Critical patent/KR950009893B1/ko

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Abstract

내용 없음.

Description

반도체기억장치
제1도는 종래의 DRAM의 구조를 표시하는 단면도.
제2도는 언더슈트의 현상을 설명하는 도면.
제3a도는 제1도에 표시하는 종래의 DRAM에서의 메모리셀의 인근에서 다른 단면도를 표시하는 도면.
제3b도는 제3a도에 표시하는 메모리셀의 등가회로도.
제4도는 본 발명의 제1실시예에 따른 DRAM의 구조를 표시하는 단면도.
제5도는 제4도에 표시하는 DRAM에서의 인근에서 다른 단면도를 표시하는 확대단면도.
제6∼13도는 7종류의 방법으로 본 발명의 제2실시예에 따른 구조를 표시하는 단면도.
제14도와 제15도는 2종류의 방법으로 본 발명의 제3실시예에 따른 구조를 표시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 14 : 산화막
4 : 불순물확산영역 6 : 제1전도율형채널
본 발명은 일반적으로 반도체기억장치에 관한 것이고, 특히 증가된 집적화밀도가 전자의 주입에 기인하는 메모리셀의 데이터의 파괴를 방지하는 것에 의해 성취되는 반도체기억장치에 관한 것이다.
종래의 반도체기억장치의 1예가 제1도를 참조하여 다음에 설명된다.
제1도는 n-채널 MOS 전계효과 트랜지스터와 P채널 MOS 전계효과트랜지스터(Jeusnal of Solid-State Cireuit Vol. 24, No.5, October 1989, P1170-91174 참조)를 사용하고 CXMOS를 포함하는 DRAM의 구조를 표시한다.
DRAM은 P형 반도체기판(1)에 형성되는 n-웰 2와 P-웰 3을 가진다.
n웰 2는 n-형분순물영역(4)에 인가되는 전원공급전압 Vcc에 고정되고 그리고 P-웰 3은 P형불순물영역(5)에 인가되는 기판전압 Vbb에 고정된다.
P-채널 MOS 전계효과트랜지스터(이후 PMOSFET로 한다)(6)가 n-웰 2의 표면에 형성되고 그리고 2 n-채널 MOS 전계효과트랜지스터(이후 nMOSFET라 한다)(7a,7b)는 P웰 3의 표면에 형성한다.
PMOSFET(6)는 소스/드레인영역이 되는 P형 불순물확산영역(8)과 그곳 사이에 끼워지는 게이트산화막(9)으로 P형 불순물확산영역(8) 사이 채널영역상에 형성된다.
nMOSFET(7a,7b)는 그곳에서 삽입되는 게이트산화막(12a,12b)으로 각각 n형 불순물확산영역(11a,11b) 사이 채널영역상에 게이트전극(13a,13b)와 소스/드레인영역이 되는 n형불순물확산영역(11a,11b)을 포함한다.
그러한 방법으로 구성되는 일반적인 CMOS 회로에서는 PMOSFET(6)의 소스전극(S1)은 전원공급전압레벨 Vcc 터미널에 접속되고 그리고 nMOSFET의 소스전극(S2)은 접지터미널에 접속되어 접지레벨 Vss의 전위에 고정된다.
nMOSFET(7b)는 다중도의 메모리셀중의 한메모리셀이고, 그리고 각각 판독/기록전극인 비트선(BL)과 전하축적전극인 축적노드(SN)에 접속되는 2n-형불순물확산영역(11b)와 워드선(WL)이 되는 게이트전극(13b)을 가진다.
메모리셀의 또다른 단면도는 제3a도에 표시되고 그리고 그곳의 등가회로는 제3b도에 표시된다. 반도체기판(1)에 선택적으로 형성되는 두꺼운 산화막(14)은 확산영역 사이에 절연을 제공한다.
상기와 같이 구성되는 반도체기억장치의 동작을 설명한다. 일반적으로 -3V의 오터의 음성전위는 예를들면 기판전위 Vbb로서 공급된다. 그것에 대한 이유는 다음과 같다.
외부에서 인가되는 입력신호가 P-웰 3에 형성되는 n-형불순물확산영역(11a)에 공급될때, P웰 3의 전위 Vbb는 때때로 신호가 H레벨에서 L레벨로 변화하고 신호가 H레벨에서 L레벨에 변화하고 그리고 음성전위가 L레벨의 입력으로서 공급될때 언더슈트에 의해 n형불순물확산영역(11a)의 전위보다 더 높게 되고 그리고 그 언더슈트는 외부신호가 터미널에 공급되고 그리고 예를들면 도면에 표시하는 것과 같이 5V에서 0V로 변화할때 제2도의 화살 A에 의해 표시하는 부분에서와 같이 잠시 전압이 음성레벨에 이르는 현상이다.
따라서 Vbb가 0V일때, n형불순물확산영역(11a)의 Pn 접합과 P웰 3은 순방향으로 되고 그래서 전자의 주입이 발생된다. 주입은 전자가 n형불순물확산영역(11a)에서 P웰에의 방향으로 주입되게 하여 주입된 전자는 메모리셀에 도착하여 메모리셀에서의 데이터를 파괴한다.
음성전위는 그러한 전자주입을 방지하기 위해 Vbb에 공급된다. 게이트전극(10, 13a, 13b)의 소형화가 메모리의 더 큰 축적용량으로 장치의 소형화에 의해 촉진될때, 트랜지스터의 소스/드레인 사이의 절연내력이 기판전위에 음성전위를 공급하는 것에 의해 축소되는 문제가 발생한다.
즉 P-웰 3에 음성전압의 적용은 nMOSFET(7a, 7b)의 한계치 전압을 증가한다. 채널의 P-형불순물의 접속이 한계치전압의 증가를 제어하기 위해 감소될때 공핍층이 채널에서 확장되는 경향이 있고 핀치스루가 소스/드레인 사이에 발생되고 그래서 소스/드레인 사이의 절연 내력이 감소된다. 따라서 음성전위가 기판전위의 공급되는 한 트랜지스터를 소형화 하는 것은 곤란하다는 문제가 있다.
본 발명의 목적은 소스/드레인 사이의 절연내력을 열화하고 메모리셀에 기억되는 데이터가 캐리어의 주입에 의해 파괴되는 형상없이 방지하므로써 증가된 집적화밀도와 축적용량의 반도체기억장치를 제공하는 것이다.
상기 목적을 성취하기 위해 본 발명에 따른 반도체장치는 제일전도율형의 반도체기판에 형성되는 제1전도율형의 제1웰과 그 제1전도율형의 제1웰에 인접한 반도체기판에 형성되는 제2전도율형웰과 제2전도율형웰에 형성되고 그 제2전도율형웰에 의해 에워싸여지는 주변측벽과 그의 저면을 가지는 제1전도율형의 제2웰과 그리고 제1전도율형의 제2웰상에 형성되는 메모리셀을 포함한다.
소정극성의 전원공급전압 레벨의 전위는 제2전도율형웰에 공급되고, 그리고 전지레벨의 전위는 제1전도율형의 제1웰과, 제1전도율형의 제2웰에 공급된다. 반도체기억장치에 따라 제2전도율형웰은 메모리셀이 형성되는 제1전도율형의 제2웰을 에워싸서 형성되고 소정극성의 전원공급전압레벨의 전위는 제2전도율형웰에 공급되고 그리고 접지레벨의 전위는 제1전도율형의 제1웰과 제1전도율형의 제2웰에 공급되어 역바이어스전압은 제1전도율형웰과 제2전도율형웰에 의해 형성되는 Pn 접합에 인가될 수가 있다.
따라서 제2전도율형웰은 각 제1전도율형웰 또는 반도체기판에 주입되는 캐리어를 흡수하고 그리고 역시 Pn 접합에서의 절연이 메모리셀에 도달하는 캐리어를 방지한다. 다른 국면에서 본 발명에 따른 반도체기억장치는 제1전도율형의 반도체기판상 그의 내측에 형성되는 제1전도율형웰과 제2전도율형웰을 포함하고 외부입력회로는 제1전도율형의 웰영역에 제공되고 그리고 메모리셀은 제2전도율형의 웰영역 외측에 배열된다.
기판에 따라 외부입력회로에서 제1전도율형웰에 주입되는 캐리어는 제2전도율형웰에 흡수되고 그리고 메모리셀에 도달하는 것이 방지된다.
다른 국면에 있어 본 발명에 따른 반도체기억장치는 제1전도율형의 반도체기판의 표면에서 소정의 깊이까지 형성되는 제1전도율형의 제1과, 제2웰과 제2전도율형웰과, 제2전도율형웰에 의해 에워싸여지는 그의 주변측벽의 전표면과 고에너지이온 주입에 의해 형성되는 제2전도율형 전도층으로 덮힌 전저표면을 가진다.
그러한 구조에 따라 제1전도율형의 제1웰과 반도체기판에서 제1전도율형의 제2웰을 전기적으로 절연하는 것은 역시 가능하다. 그러므로 메모리셀과 외부입력회로중 어느하나가 제1전도율형의 제2웰의 영역에서 형성되고 그리고 전기적으로 절연될때, 캐리어의 주입에 기인하여 메모리셀에 기억되는 데이터의 파괴는 방지될 수 있다.
더욱 이온주입의 소량의 제1전도율형의 불순물이 2중 구조를 가지는 웰을 형성하기 위해 제2전도율형웰의 영역에 주입되는 경우에서와 비교하여 제1전도율형의 제2웰을 형성하기 위해 필요하다.
따라서 제1전도율형의 제2웰에서의 불순물에 기인하는 캐리어 이동도의 감소를 제어하는 것은 가능하다.
본 발명의 상기 목적, 특성, 양상과 이점은 첨부도면을 참조할때 본 발명의 상세한 다음 설명으로 더욱 명백하게 된다.
[실시예]
본 발명에 따른 제1실시예는 제4도와 제5도를 참조하여 설명한다. 제4도는 본 발명이 CMOS를 포함하는 DRAM에 적용되는 실시예를 표시한다.
제4도를 참조하여 이 실시예에 따른 반도체기억장치는 제1전도율형(1)의 P형 반도체기판에 그것을 에워싸는 제2P-웰(3b)과 제2n-웰(2b)과 그리고 제1P-웰(3a), 제1n-웰(2a)를 가진다. 양성전원공급전압 Vcc는 n-형 불순물확산영역(4)을 통하여 제1n-웰(2a)과 제2n-웰(2b)에 인가된다.
nMOSFET(7a)는 제1P-웰(3a)상에 형성되고 그리고 PMOSFET(6)는 제1n-웰(2a)상에 형성된다. nMOSFET(7a)와 PMOSFET(6)는 실시예에서 DRAM의 주변회로로서 CMOS를 구성한다.
PMOSFET(6)은 주로 소스/드레인영역이 되는 P-형불순물확산영역(8)과 게이트절연막위 소스/드레인 사이의 채널영역 주위에 형성되는 게이트전극(10)을 포함한다. nMOSFET(7a)는 게이트절연막(12a)위 소스/드레인영역 사이의 채널영역 주위에 형성된 게이트전극(13a)과 소스/드레인영역으로 되는 n-형불순물확산영역(11a)을 포함한다. nMOSFET(7b)는 DRAM의 메모리셀을 구성하는 제2n-웰(2b)에 의해 에워싸이는 제2P-웰(3b)상에 형성된다. nMOSFET(7b)는 주로 게이트절연막(12b)위의 소스/드레인사이의 채널 영역주위에 게이트전극(13b)과 소스/드레인영역이 되는 n-형불순물확산영역(11b)을 포함한다.
양성전원공급전압 Vcc는 불순물확산영역(4)을 통하여 제1n-웰(2a)과 제2n웰(2b)에 인가된다. 접지전위 Vss는 P-형불순물확산영역(5)을 통하여 제1P-웰(3a)과 제2P웰(3b)에 인가된다. 소자는 산화막(14)에 의해 서로 분리되어 절연된다.
상기 구조의 실시예에 따라 역 바이어스는 전원공급전압 Vcc에 고정되는 제2n웰(2b)와 접지전위 Vss에 고정되는 제2웰(3b)의 영역상에 형성되는 Pn 접합에 이미 인가되었다.
따라서 예를들면 제2P웰(3b)에서의 n형불순물확산영역(11b)의 전위가 입력의 L레벨로서 또는 H에서 L까지의 입력신호의 변경시에 언더슈트로서 음성전위를 가지고 있을때, 접지전위 Vss보다 더 낮은 음성전위를 얻는다.
결과로서 비로 n형 불순물확산영역(11b)에서 P웰(3b)까지의 전자주입이 발생하여도 구입된 전자는 제5도에 표시되는 것과 같이 Vcc에 공정되는 제2n-웰(2b)에 의해 흡수된다.
Pn 접합에 의한 절연은 역시 메모리셀에 도달하는 전자를 방지하고 그래서 파괴는 메모리셀에 기억되는 데이터를 방지하는 것이 가능하다.
제1P웰(3a)와 제2P웰(3b)의 전위가 접지전위 Vss에 고정되기 때문에 nMOSFET(7b)의 한계전압은 음성전위가 인가되는 경우에서와 같이 증가되지 않고 채널영역에서의 P형불순물접속을 감축하는 것을 불필요하다.
결과로서 nMOSFET(7a,7b)의 소스/드레인 절연내력을 유지하고 소형화를 성취하는 것이 가능하게 된다. 상기 실시예에서 n-형웰에 의해 에워싸이는 제2P웰(3b)상에 nMOSFET(7b)를 포함하여 메모리셀이 형성되는 경우로 설명이 될때, 그들의 전도율형이 모두역으로 되면 Vcc의 극성만이 역으로 되고 주입되는 캐리어는 전자에서 홀로변화되어 같은 효과를 초래한다.
발명에 따른 제2실시예는 제6도에서 제13도까지를 참조하여 설명한다.
제6도에서 제13도에서는 제4도에 표시하는 그들과 같거나 또는 대응하는 소자는 같은 참조번호가 붙여져 그의 상세한 설명은 여기에서 생략한다. 제2n-웰(2b)의 외측에서 전자주입에 기입하여 메모리셀의 파괴는 상기 제1실시예에서의 제2n-웰(2b) 내측에 형성되는 제2P웰(3b)의 영역에서 메모리셀을 구성하는 nMOSFET(7b)를 제공하는 것에 의해 방지될 동안 제2n웰(2b) 외측영역에서의 메모리셀 nMOSFET(7b)는 제2n-웰(2b) 내측에 형성되는 제2p웰(3b)내에의 영역에서 외부입력회로를 구성하는 nMOSFET를 제공하는 것에 의해 외부입력회로에서 전자주입에 기인하는 파괴로부터 방지된다.
제2실시예에 따른 제6도에 표시하는 구조에 있어서 메모리셀의 효과는 제1도에 표시하는 종래의 실시예서와 같이 PMOSFET(6)과 nMOSFET(7a, 7b)의 배열을 유지하고 전자주입이 발생하는 경향이 있는 외부입력회로로서 사전에 nMOSFET(7c)만을 분리하는 것에 의해 피하게 된다.
제6도에 있어서 nMOSFET(7c)는 소스/드레인영역이 되는 n-형불순물확산영역(11c)과 그곳 사이에 삽입되는 게이트산화막(12c)의 n형불순물확산영역(11c) 사이의 채널영역주위의 게이트전극(13c)을 포함한다. 비록 외부입력회로가 실제적으로 복수의 nMOSFET를 포함하여도 단하나의 nMOSFET(7c)가 제6도의 설명을 단순화하기 위해 대표적으로 표시된다.
소스터미널 S3중의 소스터미널 S3, 그리고 nMOSFET(7c)의 게이트터미널 g3과 드레인터미널(d3)은 외부입력터미널(표시되지 않음)에 전기적으로 접속된다. 실시예에 따른 제6도에 표시되는 구조에서의 동작이 설명된다.
nMOSFET(7c)가 제공되는 제2P웰(3b)는 접지전원 Vss에 고정된다. 제2P-웰(3b)에서 n-형불순물확산영역(11c)의 전위가 H에서 L로 변화되는 입력신호의 시간에 언더슈트로서 또는 입력신호의 L레벨로서 음성전위를 가지고 있을때 그것은 접지전위 Vss하에서 감소된다.
비록전자가 n-형불순물확산영역(11c)에서 제2P웰(3b)에 주입되더라도 제2P웰(3b)을 에워싸는 제2n웰(2b)는 주입전자가 제2n-웰(2b)에 흡수되도록 전원공급전위 Vcc에 고정된다.
따라서 주입전자는 메모리셀을 구성하는 nMOSFET(7b)에 도달하지 않고 거기에 기억되는 데이터는 파괴되지 않는다. 더욱 제1P웰(3a)와 제2P웰(3b)는 접지전위 Vss에 고정되기 때문에 음성전위가 인가되는 종래의 실시예에서 발생하는 것과 같은 그러한 문제는 발생하지 않는다.
따라서 nMOSFET(7a, 7b, 7c)의 소스/드레인 절연내력을 유지하며 집적화밀도를 증가하는 소형화를 성취하는 것이 가능하게 된다. 이 실시예에 있어 소자의 전도율이 모두가 역으로 될때 Vcc의 극성도 역으로 그리고 주입되는 캐리어는 다만 전자에서 홀로 변화될 뿐이고 상기 제1실시예에와 같은 효과를 얻게 된다.
nMOSFET(7a, 7b) 둘다가 제6도에 표시하는 상기 구조로 제1P웰(3a)에서 형성되는 동안 만일 nMOSFET(7a, 7b)의 어느하나 또는 둘다가 예를들면 제7, 8 그리고 9도에 표시하는 것과 같이 웰이 P형 반도체기판(1)상에 형성되지 않는 영역에 직접 형성되면 제6도의 상기 구조에서와 같은 효과가 성취될 수 있다.
제7도에 표시하는 구조에 있어서는 nMOSFET(7b)(메모리셀)는 웰이 P-형 반도체기판(1)상에 형성되지 않고 그리고 다른 부분이 제6도의 그들과 같은 영역에 직접 형성된다.
제8도는 표시하는 구조에 있어서 nMOSFET(7a)가 웰이 P-형반도체기판(1)상에 형성되지 않고 그리고 다른 부분이 제6도의 그들과 같은 영역에 직접 형성한다.
제9도에 표시하는 구조에 있어서 nMOSFET(7a, 7b)둘다는 웰이 P-형반도체기판(1)상에 형성되지 않고 그리고 다른 부분이 제6도의 그들과 같은 영역에서 직접 형성한다. 제1n-웰영역(2a)과 제2n웰영역(2b)은 제6∼9도의 상기 구조에 분리되어 형성될때, 외부입력회로는 제10∼13도에 표시되는 것과 같이 n-웰(2) 내부에 형성되는 제2P-형웰(3b)에 형성되는 것이고 그리고 같은 효과가 제6∼9도에 표시하는 구조에서와 같이 이러한 구조에서 성취될 수가 있다.
제10∼13도에 표시하는 구조에 있어서 nMOSFET(7c)가 제공되는 제2P웰(3b)가 n-웰(2) 내부에 형성되는 동안 다른 부분은 각각 제6∼9도에 표시하는 구조에서의 그들과 같다.
본 발명에 따른 제3실시예가 제14도나 제15도를 참조하여 지금 설명된다.
제14도에 표시하는 구조는 제4도에 표시하는 제1실시예의 그것에 대응하는 이 실시예에서의 방법을 표시한다. 이 구조에 있어서 제2P웰(3b)는 n-웰 내부에서 P형 불순물을 주입하는 것에 의해 형성되지 않는다.
n-웰이 제1P-웰(3a)의 그것과 같은 방법으로 형성되지 않는 반도체기판(1)의 영역에 형성한다. 제2P-웰(3b)는 제2n-웰(2c)에 의해 에워싸여지는 그의 측벽의 전표면과 그리고 고에너지이온 주입에 의해 n-형불순물을 주입하는 것에 의해 형성되는 n-형 전도층(2d)으로 덮이는 그의 전표면을 가진다.
기타 구조는 제4도에 표시하는 제1실시예에서의 그들과 같다. 이 구조에 있어서는 상기 제1실시예와 같고 제2P-형웰과 반도체기판(1)에서 전기적으로 절연되고 그리고 비록 캐리어와 같은 전자의 주입이 제1P-형영역에서 발생되더라도 그 전자는 제2n-웰(2c)과, n-형전도층(2d)에서 흡수되고 그리고 메모리셀 도달을 방지한다.
제14도에 표시하는 구조에 있어 상기 제1과, 제2실시예와 다르게 제1n-웰(2a), 제2n-웰(2c)와 제1P웰(3a), 제2P-웰(3b)는 P-웰이 n-웰에서 형성되지 않았을 때 주입되는 불순물의 량을 변경함이 없이 같은 과정으로 형성될 수 있다.
따라서 제2P웰에서 불순물의 량은 캐리어의 이동도에서의 감축이 발생되지 않도록 특히 크게되지 않는다.
제15도에 표시하는 구조는 제6도에 표시하는 제2실시예의 제1방법에 대응하는 본 발명에 따라 제3실시예에서의 방법을 표시한다. 역시 이 구조에서는 제2P-웰(3b)는 제2n-웰(2c)에 의해 에워싸이는 그의 주변측벽의 전표면과 그리고 고에너지 이온주입에 의해 n-형불순물 주입하는 것에 의해 형성되는 n-형전도층(2d)으로 덮히는 그의 전표면을 가지고 제14도에 표시하는 구조에서와 같은 효과가 성취될 수 있다. 다른 구성은 제6도에 표시하는 그들과 같다.
제2실시예에 따른 제7∼13도에 표시하는 방법에서와 같은 구조에 n-형 전도층(2d)과 제2n-웰에 의해 에워싸이는 전표면과 그의 주변측벽을 제2P-웰이 가지는 이 실시예에 따른 구조를 적용하는 것에 의해 제15도에 표시하는 방법과 같은 효과가 성취될 수 있는 것은 말할 필요가 없다.
P-웰과 n-웰이 P-형반도체기판상에 형성되는 경우를 참조하여 상기 각 실시예가 설명되었을때, 만일 n-형반도체기판이 사용되고 그리고 거기에 형성되는 웰의 전도율형이 모두 역으로 되면 주입이 문제가 되는 캐리어는 전자에서 홀로 변경되고 그리고 각 상기 실시예에 있어서와 같은 효과가 성취될 수 있다.
비록 본 발명은 상세하게 설명되었지만 설명과 보기만은 같은 방법이고 한정의 방법을 취하지 않는 것은 명맥히 이해되고 본 발명의 정신과 범위는 첨부청구범위에 의해서만 제한된다.

Claims (12)

  1. 제1전도율형의 반도체기판(1)에 형성하는 제1전도율형(3a)의 제1웰과, 제1전도율형(3a)의 제1웰에 인접하는 상기 반도체기판(1)에 형성되는 제2전도율형웰(2b)과, 상기 제2전도율형웰(2b)에 형성되고 제2전도율형웰(3a)에 의해 에워싸이는 주변측벽과 저표면을 가지는 제1전도율형(2b)의 제2웰과 그리고 제1전도율형(3b)의 제2웰상에 형성되는 메모리셀(7b)과 소정의 극성의 전원공급전압레벨의 전위를 가지는 상기 제2전도율형웰(3a)과 접지레벨의 전위를 가지는 제1전도율형(3b)의 상기 제2웰과 제1전도율형(3a)의 상기 제1웰을 포함하는 반도체기억장치.
  2. 제1항에 있어서 다른 소자와 분리되어 절연되고 제1전도율형(3a)의 상기 제1웰과 제1전도형(3b)의 상기 제2웰 표면에 각각 형성되는 제1전도율불순물확산영역(5)을 가지고 그 제1전도율형불순물확산영역(5)은 접지터미널에 접속되는 반도체기억장치.
  3. 제1항에 있어서 다른 소자와 분리되어 절연되고 상기 제2전도율형웰(2b)의 표면 상기 형성되는 제2전도율형불순물확산영역(4)을 가지고 그 제2전도율형불순물확산영역(4)은 전원공급터미널에 접속되는 반도체기억장치.
  4. 제1항에 있어서 상기 반도체기판(1)은 더욱 제1전도율형(3a)의 상기 제1웰에 인접하는 또다른 제2전도율형웰(2a)을 포함하고 제1전도율형채널(6)의 MOSFET는 제2전도율형웰에 형성되는 제2전도율형(7a)의 MOSFET는 제1전도율형(3a)의 상기 제1웰에 형성되고 그리고 제1전도율형채널(6)의 상기 MOSFET와 제2전도율형채널(7a)의 상기 MOSFET는 상보형 MOS회로를 구성하는 반도체기억장치.
  5. 제1전도율형의 반도체기판(1)과 상기 반도체기판(1)의 주표면상에 형성되는 외부입력회로(7c)와 메모리셀(7b)과 그리고 상기 반도체기판(1)의 표면부에서의 제2전도율형웰(2b) 내부에 형성되는 제1전도율형웰(3b)과 제2전도율형웰(2b)을 포함하고 상기 외부입력회로(7c)는 상기 제1전도율형웰(3b)의 영역상에 제공되고 상기 메모리셀(7b)은 상기 전도율형웰(2b)의 영역외부에 제공되고 상기 제2전도율형웰(2b)은 소정의 전원공급전압레벨의 전위를 가지고 그리고 상기 제1전도율형웰(3b)은 접지레벨의 전위를 가지는 반도체기억장치.
  6. 제5항에 있어서 다른 소자와 분리되어 상기 제1전도율형웰의 표면상에 형성되는 제1전도율형불순물확산영역(5)을 포함하고 제1전도율형불순물확산영역은 접지터미널에 접속되는 반도체기억장치.
  7. 제5항에 있어서 다른소자와 분리되어 절연되고 상기 제2전도율형웰의 표면상에 형성되는 제2전도율형불순물확산영역(4)을 포함하고 제2전도율형불순물확산영역(4)은 전원공급터미널에 접속되는 반도체기억장치.
  8. 제5항에 있어서 상기 메모리셀(7b)은 상기 제2전도율형웰(2b) 외측영역에 형성되는 다른 제1전도율형웰(3a)의 표면상에 형성되는 반도체기억장치.
  9. 제5항에 있어서 상기 메모리셀(7b)은 웰이 형성되지 않은 반도체기판(1)의 표면의 상기 제2전도율형웰(2b) 외부 제1전도율형영역에 형성되는 반도체기억장치.
  10. 제1전도율형의 반도체기판(1)과 소정의 깊이에 반도체기판(1)의 표면에서 형성되는 제2전도율형웰(2c), 제1전도율형(3b)의 제2웰 그리고 제1전도율형(3a)의 제1웰과, 그리고 고에너지 이온주입에 의해 각 상기 웰의 저표면에 깊이에서 소정의 깊이까지에 형성되는 제2전도율형 전도층(2d)에 의해 덮인 그의 전지표면과 상기 제2전도율형웰(2c)에 의해 에워싸이는 그의 주변측벽의 전표면을 가지는 제1전도율형(3b)의 상기 제2웰을 포함하는 반도체기억장치.
  11. 제10항에 있어서 제1전도율형(3b)의 상기 제2웰은 접지레벨의 전위를 가지고 그리고 그의 표면상에 형성되는 메모리셀(7b)를 가지고 그리고 상기 제2전도율형웰은 전원공급전압레벨의 전위를 가지는 반도체기억장치.
  12. 제10항에 있어서 외부입력회로(7c)는 제1전도율형(3b)의 상기 제2웰의 표면상에 형성되고 메모리셀(7b)은 제1전도율형(3a)의 상기 제1웰의 표면상에 형성되고 제1전도율형(3a, 3b)의 상기 제1과 제2웰은 접지레벨의 전위를 가지고 그리고 상기 제2전도율형웰(2b)는 전원공급전압레벨의 전위를 가지는 반도체기억장치.
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