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DE3856545T2 - Halbleiterbauelement mit isoliertem Gatter - Google Patents

Halbleiterbauelement mit isoliertem Gatter

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Publication number
DE3856545T2
DE3856545T2 DE3856545T DE3856545T DE3856545T2 DE 3856545 T2 DE3856545 T2 DE 3856545T2 DE 3856545 T DE3856545 T DE 3856545T DE 3856545 T DE3856545 T DE 3856545T DE 3856545 T2 DE3856545 T2 DE 3856545T2
Authority
DE
Germany
Prior art keywords
type
layer
semiconductor
semiconductor device
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE3856545T
Other languages
English (en)
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Inventor
Mutsuhiro Mori
Yasunori Nakona
Tomoyuki Tanaka
Yasumichi Yasuda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of DE3856545D1 publication Critical patent/DE3856545D1/de
Publication of DE3856545T2 publication Critical patent/DE3856545T2/de
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Description

    HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einem isolierten Gate (im folgenden als Halbleitervorrichtung mit isoliertem Gate bezeichnet) und insbesondere ein Verfahren zur Herstellung einer derartigen Vorrichtung, die zur Erzeugung einer hohen Stromdichte geeignet ist.
  • Die Halbleitervorrichtung, die die vorliegende Erfindung betrifft, weist die in Fig. 5 dargestellte Struktur auf. Nach dieser Figur bezeichnen 11 ein Halbleitersubstrat des n&spplus;-Typs oder des p&spplus;-Typs; 12 eine auf dem Halbleitersubstrat 11 ausgebildete Schicht des n- Typs mit einem höheren spezifischen Widerstand als das Halbleitersubstrat 11; 13 mehrere Senken des p&spplus;-Typs, die sich von deren Oberfläche auf der Seite, die der an das Halbleitersubstrat 11 angrenzenden Seite gegenüberliegt, in die Schicht 12 des n&supmin;-Typs erstrecken; 15 Quellen des n&spplus;-Typs, die sich von deren Oberfläche in die p&spplus;-Senke 13 erstrecken; 31 Gate-Elektroden, die jeweils auf den freiliegenden Teilen der Schicht 12 des n&supmin;-Typs und der durch einen Gate-Oxidfilm 21 daran angrenzenden Senke 13 des p-Typs ausgebildet sind; 22 Isolierfilme, die jeweils derart ausgebildet sind, daß sie die Gate-Elektrode 31 und einen Teil der daran angrenzenden Quellenschicht 15 des n&spplus;-Typs bedecken, 41 eine Drain-Elektrode, die auf der Seite, die der Schicht 12 des n&supmin;-Typs gegenüberliegt, in ohmischem Kontakt mit der Oberfläche des Halbleitersubstrats 11 gehalten wird; und 42 eine Quellenelektrode, die mit den freiliegenden Teilen der n&spplus;-Quellenschichten 15 und der Senken 13 des p-Typs zwischen den n&spplus;-Quellenschichten in ohmischem Kontakt gehalten wird und derart ausgebildet ist, daß sie sich über die Isolierfilme 22 erstreckt.
  • Die dargestellte Halbleitervorrichtung ist eine einpolige Vorrichtung, die allgemein als "MOSFET" bezeichnet wird, wenn das Halbleitersubstrat 11 vom n&spplus;-Typ ist. Wenn beim Betrieb ein positives Potential an die Gate-Elektrode angelegt ist, wobei an die Quellenelektrode 42 beispielsweise 0 V und an die Drain-Elektrode ein positives Potential angelegt sind, wird in der Senkenschicht 13 des p-Typs unter der Gate-Elektrode 31 eine invertierte Schicht des n-Typs erzeugt, und -Elektronen fließen durch die Quellenelektrode 42, die Quellenschicht 15 des n&spplus;-Typs, die invertierte Schicht des n- Typs, die Schicht 12 des n&supmin;-Typs und das Substrat des n&spplus;-Typs zu der Senkenelektrode 41. Daher fließt der Strom von der Drain-Elektrode 41 zur Quellenelektrode 42, wodurch die Halbleitervorrichtung eingeschaltet wird. Wenn dann das Potential, das an die Gate- Elektrode 31 angelegt wurde, entfernt wird, verschwindet die invertierte Schicht des p-Typs. Dadurch wird der Weg der - Elektronen abgeschnitten, wodurch die Halbleitervorrichtung ausgeschaltet wird.
  • Wenn andererseits das Halbleitersubstrat vom p&spplus;-Typ ist, ist die dargestellte Halbleitervorrichtung eine zweipolige Vorrichtung, die als leitfähigkeitsmodulierter MOSFET bzw. IGBT (insulated gate bipolar transistor (bipolarer Transistor mit isoliertem Gate)) bezeichnet wird. Beim Betrieb werden auf die gleiche Weise wie bei dem Halbleitersubstrat 11 des p&spplus;-Typs Potentiale an die Quellenelektrode 42 und die Drain-Elektrode 41 angelegt. Wenn nun ein positives Potential an die Gate-Elektrode 31 angelegt wird, fließen Elektronen in die Schicht 12 des n&supmin;-Typs. Dann beschleunigen die Elektronen die Injektion einer großen Anzahl von Löchern aus dem Substrat des p&spplus;- Typs, wodurch eine große Menge überzähliger Träger in der Schicht 12 des n&supmin;-Typs erzeugt wird. Daher zeigt die Schicht 12 des n&supmin;-Typs, die den höheren spezifischen Widerstand aufwies, eine Leitfähigkeit mit geringerem spezifischen Widerstand. Darum wird diese Halbleitervorrichtung als "leitfähigkeitsmodulierter MOSFET" bezeichnet, bei dem die Elektronen als Basisstrom dienen, und ein pnp-Transistor betätigt wird, der aus dem Substrat 11 des p&spplus;-Typs, der Schicht 12 des n&supmin;-Typs und der Senkenschicht 13 des p-Typs besteht. Die injizierten Löcher fließen durch die Senkenschicht 13 des p-Typs unter der Quellenschicht 15 des n&spplus;-Typs in die Quellenelektrode 42. Um den leitfähigkeitsmodulierten MOSFET auszuschalten, wird, wie bei dem einpoligen MOSFET, das an die Gate-Elektrode 31 angelegte Potential entfernt. Dann wird der Pfad der -Elektronen abgeschnitten, so daß der Basisstrom des pnp- Transistors nicht zugeführt wird. Daher werden die Löcher nicht injiziert, wodurch kein Strom fließt.
  • Die Halbleitervorrichtung mit dem oben beschriebenen Aufbau wurde in der US-A-4,364,073, der US-A-4,587,713 und in "Solid State Electronics" 28, Nr. 3, Seiten 389 bis 397 (1985) "Temperature Behavior of Insulated Gate Transistor Characteristics" von B. J. Baliga etc. vorgeschlagen.
  • Ein Verfahren zur Herstellung einer Halbleitervorrichtung, wie oben beschrieben, wird unter Bezugnahme auf die Fig. 6A bis 6F erläutert. Zunächst wird ein Halbleitersubstrat des n&spplus;- Typs oder des p&spplus;-Typs erzeugt, und ein n&supmin;-Typ 12 wird auf seiner Oberfläche gebildet. Ein Stapel (ein isoliertes Gate) aus einem Gate-Oxidfilm 21 und eine Gate-Elektrode 31 werden selektiv auf der Oberfläche der Schicht 12 des n&supmin;-Typs auf der Seite gebildet, die der an das Halbleitersubstrat 11 angrenzenden Seite gegenüberliegt (Fig. 6A).
  • Unter Verwendung dieses Stapels als Maske wird an den Stellen, auf denen sich keine Maske befindet, Bor (B) in die Oberfläche der Schicht 12 des n&supmin;-Typs ionenimplantiert, und das Substrat wird wärmebehandelt, um eine Senkenschicht 13 des p-Typs zu bilden (Fig. 6B). Ein Resistfilm 29 wird auf der gewählten Stelle der Senkenschicht 13 des p-Typs gebildet. Unter Verwendung dieses Resistfilms, des Stapels aus dem Gate-Oxidfilm 21 und der Gate- Elektrode 31 als Maske wird Arsen (As) oder Phosphor (P) an den Stellen, auf denen sich keine Maske befindet, in die Oberfläche der Senkenschicht 13 des p-Typs ionenimplantiert (Fig. 6C). Nach der Ionenimplantation wird der Resistfilm 29 entfernt, und das Substrat wird wärmebehandelt, um Quellenschichten 15 des n&spplus;-Typs zu bilden (Fig. 6D). Ein Isolierfilm 22 wird auf dem aus dem Gate-Oxidfilm 21 und der Gate-Elektrode 31 bestehenden Stapel und auf den freiliegenden Teilen der Senkenschicht 13 des p-Typs und der Quellenschicht 15 des n&spplus;-Typs gebildet (Fig. 6E). Ein Teil des auf Teilen der Quellenschichten des n&spplus;-Typs und einem Teil der zwischen den Quellenschichten 15 des n&spplus;-Typs freiliegenden Senkenschicht 13 des p-Typs angeordneten Isolierfilms 22 wird selektiv entfernt, und eine Quellenelektrode 42 wird auf dem verbliebenen Isolierfilm 22 und auf den Teilen der Quellenschichten 15 des n&spplus;-Typs und der Senkenschicht 13 des p-Typs gebildet, die durch Entfernen eines Teils des Isolierfilms freigelegt wurden (Fig. 6F).
  • Die nach dem oben beschriebenen Verfahren gefertigte Halbleitervorrichtung mit isoliertem Gate hat den Nachteil, daß sie keine hohe Stromdichte liefern kann. Die Stromdichte der Halbleitervorrichtung mit einem isolierten Gate wie dem in Fig. 5 dargestellten kann durch Schaffen eines höheren Prozentsatzes einer vom dem Gate-Bereich B besetzten Fläche in einer Vorrichtungseinheit und eines geringeren Prozentsatzes der durch den verbleibenden Bereich A eingenommenem Fläche verbessert werden. Wenn die Halbleitervorrichtung jedoch nach dem in den Fig. 6A bis 6F dargestellten Verfahren hergestellt wird, kann die Fläche des Bereichs A aus den folgenden Gründen nicht verringert werden. Wenn nämlich eine Ausrichtgenauigkeit der Photolithographie bei 3 um liegt, müssen eine Größe A&sub1; des Isolierfilms, der zur Isolierung der Gateelektrode 31 von der Quellenelektrode 42 erforderlich ist, eine Größe A&sub2;, die zum zuverlässigen Herstellen des Kontakts zwischen der Quellenelektrode 42 und den Schichten 15 des n&spplus;-Typs erforderlich ist, und eine Größe A&sub3;, die zum Trennen der Schichten 15 des n&spplus;-Typs von einander und zum Herstellen des Kontakts zwischen der Schicht 13 des p-Typs und der Quellenelektrode 42 erforderlich ist, die von der Verarbeitungsgenauigkeit des Resistfilms 29 abhängt, mindestens 3 um betragen. Da diese Größen zur Berücksichtigung der Schutzabstände Toleranzen aufweisen müssen, erreicht die Gesamtbreite (2A&sub1; + 2A&sub2; + A&sub3;) des Bereichs A 20 bis 30 um, was 50% der Vorrichtungseinheit ausmacht. Daher kann der Prozentsatz des Gatebereichs B nicht weiter erhöht werden, wodurch eine Verbesserung der Stromdichte unmöglich wird.
  • Bei einem leitfähigkeitsmodulierten MOSFET, der ein Substrat des p&spplus;-Typs verwendet, erzeugen, wenn die Breite (A&sub1; + A&sub2;) der Quellenschicht 15 des n&spplus;-Typs zu groß ist, injizierte -Löcher aufgrund des seitlichen Widerstands R in der Senkenschicht 13 des p-Typs unter der Schicht 15 des n&spplus;-Typs einen Spannungsabfall in der Senkenschicht 13 des p-Typs, wodurch die Quellenschicht 15 des n&spplus;-Typs und die Senkenschicht 13 des p-Typs in Vorwärtsrichtung betrieben werden. Daher wird ein npn-Transistor in Betrieb gesetzt, der aus der Quellenschicht 15 des n&spplus;-Typs, der Senkenschicht 13 des p-Typs und der Schicht 12 des n&supmin;-Typs besteht, wodurch Elektronen von der Quellenschicht 15 des n&spplus;-Typs in die Senkenschicht 13 des p-Typs injiziert werden. Dementsprechend arbeitet die Halbleitervorrichtung als pnpn-Thyristor, der den pnp-Transistor umfaßt, der, wie oben beschrieben, aus den Schichten 11, 12 und 13 besteht, und schließlich gesperrt wird. Wenn die Halbleitervorrichtung einmal gesperrt wird, kann sie nicht ausgeschaltet werden, selbst wenn das an die Gate-Elektrode angelegte Potential entfernt wird, wodurch es unmöglich wird, die Halbleitervorrichtung durch das Gate zu steuern.
  • Ein derartiges Problem tritt auch bei dem einpoligen MOSFET auf, wenn er von seinem eingeschalteten Zustand in seinen ausgeschalteten Zustand übergeht.
  • Um die Halbleitervorrichtung mit isoliertem Gate zuverlässig zu betreiben, ist es wünschenswert, den parasitären Transistoreffekt so gering wie möglich zu halten.
  • In Patent Abstracts of Japan, Bd. 11, Nr. 231 (E-527) [2678], 28. Juli 1987 und in der JP-A-6246569 ist ein Verfahren zur Herstellung eines MOSFET offenbart, bei dem an einer Seitenwand eines polykristallinen Siliciumgatemusters eine polykristalline Siliciumschicht ausgebildet ist und unter Verwendung der polykristallinen Schichten als Maske durch Implantation eines Verunreinigungsions ein Senkenteil des p-Typs erzeugt wird.
  • In der EP-A-0083785 ist ein selbstausgerichteter FET mit dotierten isolierenden Abstandhaltern offenbart.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit isoliertem Gate mit hoher Stromdichte zu schaffen.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, mit hoher Genauigkeit eine Halbleitervorrichtung mit isoliertem Gate mit hoher Stromdichte zu schaffen.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit isoliertem Gate zu schaffen, bei der in einer Vorrichtungseinheit ein größerer Prozentsatz des Bereichs von einem Gate-Bereich eingenommen werden.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit isoliertem Gate mit einer verringeren parasitären Wirkung des bipolaren Transistors zu schaffen. Weitere vorteilhafte Merkmale der Erfindung sind in den Ansprüchen 2 bis 3 beansprucht.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Fig. 1A bis 1F sind ein Ablaufdiagramm eines Prozesses, der eine Beispiel einer Halbleitervorrichtung mit isoliertem Gate zeigt, das nicht Teil der Erfindung ist;
  • Fig. 2 ist eine schematische Querschnittsansicht der nach dem in Fig. 1 dargestellten Prozeß hergestellten Halbleitervorrichtung mit isoliertem Gate;
  • Die Fig. 3A und 3B sind schematische Querschnittsansichten zur Erklärung der Ausführungsform der vorliegenden Erfindung;
  • Die Fig. 4A bis 4C sind ein Ablaufdiagramm eines Prozesses zur Erläuterung eines weiteren Beispiels, das nicht Teil der vorliegenden Erfindung ist;
  • Fig. 5 ist eine schematische Querschnittsansicht einer Halbleitervorrichtung mit isoliertem Gate nach dem Stand der Technik; und
  • Die Fig. 6A bis 6F sind ein Ablaufdiagramm eines Prozesses zur Erläuterung der in Fig. 5 dargestellten Halbleitervorrichtung mit isoliertem Gate.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Die vorliegende Erfindung wird unter Bezugnahme auf die Zeichnungen erklärt, die ihre Ausführungsformen zeigen.
  • Die Fig. 1A bis 1F zeigen ein Verfahren zur Herstellung eines typischen Beispiels, das nicht Teil der vorliegenden Erfindung ist und die folgenden Schritte umfaßt:
  • (1) Stapel, die jeweils aus drei Schichten eines Gate-Oxidfilms 21, einer Gate-Elektrode 31 und einem Isolierfilm 22 bestehen, werden selektiv auf der Oberfläche einer Schicht 12 des n&supmin;-Typs gebildet. Unter Verwendung der Stapel als Maske werden Verunreinigungen des p-Typs, beispielsweise Bor, in die freiliegende Oberfläche der Schicht 12 des n&supmin;-Typs ionenimplantiert (Fig. 1A). SiO&sub2; wird als Gate-Oxidfilm 21 verwendet; mit Verunreinigungen dotiertes Polysilizium wird als die Gate-Elektrode 31 verwendet; und SiO&sub2; wird als Isolierfilm 22 verwendet. Das gewünschte Verfahren zur selektiven Erzeugung des Stapels ist das Erzeugen der dreilagigen Struktur auf der gesamten Oberfläche der Schicht 12 des n&supmin;- Typs und das selektive Ätzen dieser. Im übrigen wird, wie beim Stand der Technik, die Schicht 12 des n&supmin;-Typs auf einem Halbleitersubstrat 11 des n&spplus;- oder p&spplus;-Typs gebildet.
  • (2) Die Schicht des n&supmin;-Typs wird zur Aktivierung und Diffusion des ionenimplantierten Bors wärmebehandelt, wodurch Senkenschichten 13 des p-Typs erzeugt werden (Fig. 1B).
  • (3) Eine Phosphorsilikatglasschicht 24 wird auf der gesamten freiliegenden Oberfläche der Stapel und der Senkenschicht 13 des p-Typs gebildet (Fig. 1C). Es ist wünschenswert, daß die Phosphorkonzentration in der Phosphorsilikatglasschicht 24 zur Kompensation der Konzentration der Senkenschichten 13 des p-Typs und der späteren Erzeugung der Quellenschichten 15 des n&spplus;-Typs 1·10¹&sup9; Atome/cm³ übersteigt.
  • (4) Die Phosphorsilikatglasschicht 24 wird trockengeätzt, so daß sie nur auf den Seitenwänden der Stapel verbleibt und ihr restlicher Teil vollständig entfernt wird (Fig. 1D). Das bei dieser Ausführungsform verwendete Trockenätzen ist ein anisotropes Trockenätzen.
  • (5) Die sich daraus ergebende Struktur wird zur Diffusion des in dem auf den Seitenwänden der Stapel verbliebenen Phosphorsilikatglas 24 enthaltenen Phosphors in die Senkenschichten 13 des p-Typs wärmebehandelt, wodurch Quellenschichten 15 des n&spplus;-Typs gebildet werden (Fig. 1E). Die Wärmebehandlung erfolgt bei einer Temperatur von ca. 1000ºC über eine Zeitspanne, die entsprechend der gewählten Tiefe der Quellenschichten 15 des n&spplus;-Typs festgelegt wird.
  • (6) Anschließend wird auf den Stapeln, den verbliebenen Glasschichten 24 und der freiliegenden Oberfläche der Quellenschichten 15 des n&spplus;-Typs und der Senkenschichten 13 des p-Typs eine Quellenelektrode 42 gebildet (Fig. 1F).
  • Dadurch wird die Halbleitervorrichtung mit isoliertem Gate mit der in Fig. 2 dargestellten Struktur erzeugt.
  • Bei dem oben beschriebenen Fertigungsprozeß dient der Schritt des Belassen des Phosphorsilikatglasfilms 24, der eine Diffusionsquelle für die Quellenschichten 15 des n&spplus;-Typs ist, auf den Stapeln der aus dem Gate-Oxidfilm 21, der Gateelektrode 31 und dem Isolierfim 22 bestehenden drei Schichten, die bei der Erzeugung der Senkenschichten 13 des p-Typs als Maske verwendet werden, zum Bilden von Kontaktlöchern für die Quellenelektrode 42. Daher können die Senkenschichten 13 des p-Typs, die Quellenschichten 15 des n&spplus;-Typs und die Kontaktbereiche für die Quellenelektrode 42 auf eine selbstausrichtende Weise gebildet werden. Bei der Erzeugung der Quellenschichten 15 des n&spplus;-Typs und der Kontaktbereiche für die Quellenelektrode 42 ist es nicht erforderlich, die Genauigkeit der Maskenausrichtung zu berücksichtigen. Daher kann die in Fig. 5 dargestellte Größe A&sub1; bis zur maximalen Dicke des Phosphorsilikatglasfilms 24 an der Seitenwand des Stapels gesteuert werden, und die Größe A&sub2; kann bei der Diffusion mit hoher Genauigkeit in der zur Oberfläche der Quellenschichten 15 des n&spplus;- Typs parallelen Richtung gesteuert werden, so daß die Größe A&sub3; sehr klein gehalten werden kann. Konkreter können bei der Verarbeitungsregel von 3 um, d. h. wenn die erforderliche Größe A 3 um beträgt, die Größe A&sub1; auf 0,5 um, die Größe A&sub2; auf 0,5 um und die Größe A&sub3; auf 1 um gesteuert werden. Im Vergleich zum Stand der Technik kann der der Größe A entsprechende Bereich erheblich (um ca. 1/3) verkleinert werden. Daher kann der Prozentsatz der der Größe B entsprechenden Abmessungen des Gate-Bereichs erheblich vergrößert werden. Dementsprechend kann die Stromdichte erheblich (um mehr als das 1,5-fache) höher als beim Stand der Technik eingestellt werden.
  • Die nach dem oben beschriebenen Prozeß hergestellte Halbleitervorrichtung mit isoliertem Gate kann eine geringe Breite der Quellenschicht 15 des n&spplus;-Typs bieten, so daß der seitliche Widerstand der Senkenschicht 13 des p-Typs unmittelbar darunter verringert werden kann. Daher kann auch der unerwünschte parasitäre bipolare Transistoreffekt erheblich vermindert werden. Insbesondere bei dem einpoligen MOSFET kann der Betrieb des aus der Quellenschicht 15 des n&spplus;-Typs, der Senkenschicht 13 des p-Typs und der Schicht 12 des n&supmin;-Typs bestehenden parasitären Transistors, der auftritt, wenn der MOSFET aus dem eingeschalteten Zustand in den ausgeschalteten Zustand übergeht, verringert werden. Bei dem leitfähigkeitsmodulierten MOSFET kann der Latch-Up-Effekt verhindert werden.
  • Die Fig. 3A und 3B zeigen Teile des erfindungsgemäßen Herstellungsvorgangs. Diese Ausführungsform unterscheidet sich von der Beispielen gemäß den Fig. 1A bis 1F dadurch, daß Filme 26, die Verunreinigungen enthalten (dotierte Filme), aus Isolierfilmen 25 gebildet werden, die keine Verunreinigungen enthalten (nicht dotierte Isolierfilme), die auf den Stapeln ausgebildet sind, die jeweils aus drei Schichten aus dem Gateoxidfilm 21, der Gateelektrode 31 und dem Isolierfilm 22 bestehen. Fig. 3A zeigt den Schritt der Erzeugung des Isolierfilms 25 und des Films 26 auf jeder der Seitenwände des Stapels. Fig. 3B zeigt den Schritt der Erzeugung der Quellenschichten 15 des n&spplus;-Typs durch Diffusion der Verunreinigungen in den Filmen 26 in die Senkenschichten 13 des p- Typs durch Wärmebehandlung. Der Isolierfilm 25 und der Film 26 können durch Bilden des nicht dotierten Isolierfilms 25 auf der gesamten Oberfläche der Stapel und der freiliegenden Abschnitte der Senkenschichten 13 des p-Typs, sein anisotropes Trockenätzen und ferner das Bilden des dotierten Films 26 auf der gesamten Oberfläche der sich daraus ergebenden Struktur und dessen anisotropes Trockenätzen auf der Seitenwand des Stapels gebildet werden. SiO&sub2; kann als nicht dotierter Isolierfilm 25 und Phosphorsilikatglas oder dotiertes Polysilicium kann als dotierter Film 26 verwendet werden.
  • Bei dieser Ausführungsform befindet sich der nicht dotierte Isolierfilm 25 zwischen der Gate-Elektrode 31 und der Quellenelektrode 42, so daß beide Elektroden zuverlässig voneinander isoliert werden können. Ebenso muß der dotierte Film 26, der als Diffusionsquelle 15 für die Quellenschicht 15 des n&spplus;-Typs dient, nicht elektrisch isolierend sein, so daß ein Leiter, wie dotiertes Polysilicium, verwendet werden kann, wodurch sichergestellt wird, daß die Quellenschichten 15 des n&spplus;-Typs und die Quellenelektrode 42 in Kontakt miteinander gehalten werden.
  • Die Fig. 4A bis 4C sind Teile des Herstellungsvorgangs für eine Vorrichtung gemäß einem weiteren Beispiel, das nicht Teil der vorliegenden Erfindung ist. Dieses Beispiel unterscheidet sich dadurch von der Ausführung nach den Fig. 1A bis 1F, daß der Phosphorsilikatglasfilm 24 auf jeder der Seitenwände des Stapels nach der Erzeugung der n&spplus;-Schicht 15 entfernt wird und daß auf jeder der Seitenwände des Stapels ein nicht dotierter Film 27 neu gebildet wird. Die Fig. 4A bis 4C zeigen einen Filmaustauschvorgang auf der Seitenwand des Stapels.
  • Fig. 4A zeigt einen dem Schritt gemäß Fig. 1E folgenden Schritt, in dem die Phosphorsilikatglasschicht 24 entfernt wird. Wenn der Isolierfilm 22 aus SiN und die Gateelektrode 31 aus Si bestehen, kann dieses Phosphorsilikatglas 24 vorzugsweise durch einen Ätzvorgang geätzt werden, bei dem eine Lösung aus Fluorwasserstoff verwendet wird.
  • Fig. 4B zeigt einen Schritt zur Erzeugung eines Isolierfilms 27, der vollständig nicht dotiert oder geringfügig dotiert ist, auf der gesamten Oberfläche der Stapel und den freiliegenden Abschnitten der Senkenschichten 13 des p-Typs.
  • Fig. 4C zeigt einen Schritt des Belassens des Isolierfilms 27 nur auf den Seitenwänden der Stapel durch ein anisotropes Trockenätzen.
  • Bei diesem Beispiel befindet sich der nicht oder nur leicht dotierte Isolierfilm 27 zwischen der Gateelektrode 31 und der Quellenelektrode 42, so daß die umgekehrte Blockierfähigkeit darüber verbessert werden kann. Ferner können durch Erzeugung eines Isolierfilms 27 mit einer Dicke, die geringer ist als die der Phosphorsilikatglasschicht 24, die Quellenelektrode 42 und die Quellenschichten des n&spplus;-Typs zuverlässig in Kontakt miteinander gehalten werden.
  • Obwohl für die obenstehende Erklärung in Bezug auf die verschiedenen Ausführungsformen der vorliegenden Erfindung ein n- Kanal-MOSFET herangezogen wurde, kann die vorliegende Erfindung die gleichen Wirkungen auch schaffen, wenn es sich um einen p- Kanal-MOSFET handelt.
  • Wie oben erläutert, können durch die
  • (1) eine hoch genaue Halbleitervorrichtung mit isoliertem Gate, die mit hohen Stromdichten arbeitet, und
  • (2) eine Halbleitervorrichtung mit isoliertem Gate, die von dem parasitären bipolaren Transistoreffekt weniger beeinflußt wird, geschaffen werden.

Claims (3)

1. Halbleitervorrichtung mit isoliertem Gate mit
(a) einem Halbleitersubstrat (11) mit einer ersten und einer zweiten Hauptfläche, einer ersten Halbleiterschicht (12) eines ersten Leitfähigkeitstyps mit einer oberen Oberfläche direkt auf der ersten Hauptfläche, mehreren zweiten Halbleiterbereichen (13) eines zweiten Leitfähigkeitstyps, die sich von der oberen Oberfläche in die erste Halbleiterschicht (12) hinein erstrecken, und für jeden zweiten Halbleiterbereich (13) zwei dritten Halbleiterbereichen (15) des ersten Leitfähigkeitstyps, die sich von der oberen Oberfläche in den jeweiligen zweiten Halbleiterbereich (13) hinein erstrecken,
(b) einer ersten Hauptelektrode (42), die über einen niedrigen Widerstand mit allen zweiten und allen dritten Halbleiterbereichen (13, 15) verbunden ist,
(c) einer zweiten Hauptelektrode (41) auf der zweiten Hauptfläche des Substrats (11); und
(d) einem isolierten Gate an der oberen Oberfläche mit mehreren Stapeln jeweils mit einer Gate-Oxidschicht (21), einer Gate-Elektrode (31) und einer Isolierschicht (22), die jeweils auf der ersten Halbleiterschicht (12), auf zwei benachbarten zweiten Halbleiterbereichen (13) und auf einem jeweiligen dritten Halbleiterbereich (15) innerhalb eines jeweiligen zweiten Halbleiterbereichs ausgebildet sind, wobei der dritte Halbleiterbereich jeweils unter einer Seitenwand der das isolierende Gate bildenden Stapel liegt, und
(e) einem Isolierschichtbereich (24) an einer Seitenwand der Stapel des isolierenden Gates, der sich zur oberen Oberfläche hin erstreckt, wobei der Bereich eine Verunreinigung des ersten Leitfähigkeitstyps enthält, wobei der Isolierschichtbereich (24) einen ersten Teil (25) unmittelbar an der Seitenwand des Stapels der Gate-Elektrode (31) aufweist, der im wesentlichen undotiert ist, und einen zweiten Teil (26), der an den ersten Teil angrenzt, der die Verunreinigung des ersten Leitfähigkeitstyps enthält.
2. Halbleitervorrichtung nach Anspruch 1, bei der die zweiten Halbleiterbereiche (13) zwischen Stapeln des isolierten Gates liegen.
3. Halbleitervorrichtung nach Anspruch 1, bei der der zweite Teil (26) durch Polysilicium gebildet ist.
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