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DE69531783T2 - Herstellungsverfahren für Leistungsanordnung mit Schutzring - Google Patents

Herstellungsverfahren für Leistungsanordnung mit Schutzring Download PDF

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DE69531783T2
DE69531783T2 DE69531783T DE69531783T DE69531783T2 DE 69531783 T2 DE69531783 T2 DE 69531783T2 DE 69531783 T DE69531783 T DE 69531783T DE 69531783 T DE69531783 T DE 69531783T DE 69531783 T2 DE69531783 T2 DE 69531783T2
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Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für Leistungsanordnungen mit einem Ring mit tiefer Kante (Schutzring bzw. deep edge ring), insbesondere für Hochspannungsleistungsanordnungen in MOS-Technologie.
  • Bei allen Hochspannungsleistungsanordnungen, insbesondere bei denjenigen, die mittels MOS-Technologie hergestellt worden sind, bei denen der Ausgangswiderstand bzw. Leitungswiderstand wesentlich von dem (spezifischen) Widerstand beeinflusst wird, ist es notwendig, eine hohe Durchbrucheffizienz zu erreichen, das heißt ein hohes Verhältnis zwischen dem gemessenen Durchbruch und dem theoretischen Durchbruch einer flachen Sperrschicht, Grenzzone bzw. Verbindung.
  • Eines der derzeit verwendeten Verfahren bringt die Bildung von Gleitringen bzw. fließenden Ringen mit sich, welche simultan mit dem Körper bzw. Hauptteil der Anordnung gebildet werden und die gleiche Tiefe wie dieser Körper haben. Diese Ringe weisen daher eine Dotierungskonzentration auf, die derjenigen des Körpers entspricht.
  • Wenn dieses Verfahren benutzt wird, wird eine Verbesserung der Durchbrucheffizienz durch Erhöhen der Anzahl von Gleitringen bzw. fließenden Ringen erreicht.
  • Diese Erhöhung der Ringe ist schwierig durchzuführen, da der Abstand zwischen den verschiedenen Ringen fixiert sein muss.
  • Ein weiteres, statt dessen verwendetes Verfahren bedingt die Bereitstellung von Strukturen mit Ringen, welche mit dem Körper gekoppelt sind. Da in diesem Fall die Dotierungskonzentration der Ringe viel niedriger sein muss als diejenige des Körpers, werden die Ringe separat von dem Körper hergestellt.
  • In Folge dieser niedrigeren Konzentration der Ringe in Bezug auf den Körper ist für einen gleichen thermischen Prozess die Tiefe der Ringe kleiner als diejenige des Körpers, so dass an der Verbindungsstelle zwischen dem Körper und dem ersten Ring eine Spitze in dem elektrischen Feld gebildet wird, die die Kanteneffizienz vermindert.
  • Eine Verbesserung der Durchbrucheffizienz und daher in der Entwicklung der elektrischen Felder kann durch Bereitstellen von einem oder mehreren Ringen erreicht werden, deren Sperrschicht-, Grenzzonen- bzw. Verbindungstiefe größer ist als die Tiefe des Körpers dieser Anordnung. Dies erlaubt, das elektrische Feld an der kritischen Stelle zu reduzieren, an der der Körper und der Ring aneinandergrenzen, wodurch die Kanteneffizienz erhöht wird.
  • Sowohl in dem ersten als auch in dem zweiten oben beschriebenen Verfahren ist es möglich, Bor als Dotiersubstanz zu verwenden, ohne dass hohe thermische Vorgaben zu erfüllen wären.
  • In dem dritten Verfahren, wo der Ring eine größere Verbindungstiefe bzw. Sperrschicht- bzw. Grenzzonentiefe aufweist als der Körper, wird statt dessen der Ring vor dem Körper gebildet und erfordert Diffusionsprozesse mit einer hohen thermischen Vorgabe (ein Mehrfaches von zehn Stunden bei Temperaturen über 1100°C).
  • Ein Nachteil dieser Behandlung, zusätzlich zu der größeren Komplexität des Produktionsprozesses, welche daher weniger leicht in der industriellen Praxis durchgeführt werden kann, liegt darin, dass die Dotierungsprofile der Drain dramatisch infolge der Ausdiffusion des Substrats verändert werden.
  • Die Lösung, die derzeit angewendet wird, um die Durchbrucheffizienz zu erhöhen, liegt im Ersetzen der Dotiersubstanz sowohl für den Körper als auch die Ringe: Die verwendete Dotiersubstanz ist Aluminium. Die Implantierung von Aluminiumionen führt zu einer niedrigen elektrischen Aktivität, was eine direkt Konsequenz von verschiedenen Phänomenen ist, wobei das wichtigste dieser Phänomene das Entweichen von Aluminiumionen von der Oberfläche ist.
  • Um diesen Nachteil zu vermeiden, werden Schichten von dielektrischem Material als eine Abdeckung verwendet, um eine Ausdiffusion zu verhindern, insbesondere Schichten aus Oxidnitridoxid oder aus Sipos.
  • Die japanischen Patentzusammenfassungen, Vol. 008 Nr. 053 (E-231), 9. März 1984 sowie JP-A-58 206 174, 1. Dezember 1983, offenbaren eine Halbleiteranordnung und ein Verfahren dazu, um die Spannungsfestigkeit zu erhöhen und den Leckstrom der Anordnung zu reduzieren.
  • US-A-4 605 948 offenbart eine Halbleiteranordnung zur elektrischen Feld-Verteilung, wobei eine PH-Sperrschicht bzw. -Grenzzone eine Halbleiterscheiben- bzw. Wafer-Oberfläche unterbricht.
  • Ein vorrangiges Ziel der vorliegenden Erfindung ist es daher, ein Herstellungsverfahren für Leistungsanordnungen mit einem Ring mit tiefer Kante mit einer hohen Durchbrucheffizienz mit niedrigen Ionenimplantationsenergien bereitzustellen.
  • Innerhalb dieses Ziels besteht eine Aufgabe der vorliegenden Erfindung darin, ein Herstellungsverfahren für Leistungsanordnungen mit einem Ring mit tiefer Kante bereitzustellen, welches in einem einzelnen thermischen Prozess stattfindet, um den Körper und den Ring zu bilden.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Herstellungsverfahren für Leistungsanordnungen mit einem Ring mit tiefer Kante bereitzustellen, das den Verlust von Aluminium von der Oberfläche des Siliziums und daher hohe Ionenimplantationsenergien vermeidet.
  • Eine weitere Aufgabe der vorliegenden Erfindung liegt darin, ein Herstellungsverfahren für Leistungsanordnungen mit einem Ring mit tiefer Kante bereitzustellen, ohne die abdeckenden Schichten von Dielektrikum umzusortieren.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren bereitzustellen, das sehr zuverlässig und relativ leicht bei wettbewerbsfähigen Kosten auszuführen ist.
  • Dieses Ziel sowie diese und weitere Aufgaben, welche sich nachfolgend ergeben, werden erreicht durch ein Herstellungsverfahren für Leistungsanordnungen mit einem Ring mit tiefer Kante, das dadurch gekennzeichnet ist, dass es die folgenden Schritte aufweist:
    • (a) das Wachstum einer leicht dotierten N-Typ Epitaxialschicht auf einem stark dotierten N-Typ Substrat;
    • (b) das Wachstum eines Oxids auf dem oberen Abschnitt dieser Epitaxialschicht;
    • (c) die maskierte Implantation von Bor-Ionen;
    • (d) ein Oxidätzen, um Regionen einer Aluminium-Ionen-Implantation auszusetzen;
    • (e) das Wachstum einer Schicht aus Preimplantationsoxid;
    • (f) das Maskieren der Körperregionen mit einer Schicht von fotosentisivem Material und die Implantation von Aluminium-Ionen; und
    • (g) ein einzelner thermischen Diffusionsprozess zum Bilden einer Schicht von Hitzeoxiden über der Epitaxialschicht und zum simultanen Bilden wenigstens eines tiefen Aluminiumrings und der benachbarten Körperregion, die mit Bor dotiert ist.
  • Weitere Eigenschaften und Vorteile der Erfindung ergeben sich aus einem bevorzugten, jedoch nicht ausschließlichen Ausführungsbeispiel des Verfahrens gemäß der Erfindung, dass lediglich anhand eines nicht-beschränkenden Beispiels in den beigefügten Zeichnungen dargestellt ist, wobei:
  • 1 eine Ansicht einer Realisierung eines ersten herkömmlichen Verfahren zum Erreichen hoher Durchbrucheffizienz in Hochspannungsleistungsanordnungen ist;
  • 2 eine Ansicht der Realisierung eines zweiten herkömmlichen Verfahrens zum Erreichen einer hohen Durchbrucheffizienz in Hochspannungsleistungsanordnungen ist;
  • 3 eine Ansicht der Realisierung eines dritten herkömmlichen Verfahrens zum Erreichen einer hohen Durchbrucheffizienz in Hochspannungsleistungsanordnungen ist;
  • 4 eine Ansicht der Realisierung eines Verfahrens zum Erreichen hoher Durchbrucheffizienz unter Verwendung des Verfahrens gemäß der Erfindung ist;
  • 5a bis 5c Ansichten von verschiedenen Stufen des Verfahrens gemäß der Erfindung sind und
  • 6 eine Ansicht der Anwendung des Verfahrens gemäß der Erfindung zum Herstellen einer VIPOWER (Vertical Intelligence Power) Anordnung zeigt.
  • 1 ist eine Ansicht eines ersten herkömmlichen Verfahrens zum Erreichen einer hohen Durchbrucheffizienz, bei dem Gleitringe bzw. fließende Ringe 1 simultan mit dem Körper 2 der Hochspannungsleistungsanordnung gebildet werden. Die Dotierung des Körpers 2 und der Ringe 1 wird mit einem P-Typ Material durchgeführt, das gleiche Konzentration aufweist. Der Körper 2 und die Ringe haben dementsprechend die gleiche Tiefe.
  • Die Bezugsziffer 3 bezeichnet die metallenen Kontakte.
  • 2 ist eine Ansicht eines zweiten herkömmlichen Verfahrens zum Erreichen hoher Durchbrucheffizienz, wobei die Ringe 1 separat in Bezug auf den Körper 2 gebildet und damit verbunden werden. Die Konzentration der Ringe verringert sich ausgehend von dem Körper 2 und daher ist die Tiefe der Ringe kleiner als diejenige des Körpers und sie verringert sich. Dies ist möglich durch Verwendung von zwei getrennten Implantationen für die zwei Ringe mit unterschiedlichen Konzentrationen.
  • Das als ein Dotierstoff in den beiden oben beschriebenen Verfahren verwendete Material ist Bor.
  • 3 ist eine Ansicht eines dritten herkömmlichen Verfahrens zum Bilden eines Rings 1 mit tiefer Kante, welcher benachbart zu dem Körper 2 der Leistungsanordnung liegt. In diesem Fall wird der Ring (oder die Ringe) vor dem Bilden des Körpers gebildet und erfordert Diffusionsprozesse bei sehr hohen Temperaturen (über 1100°C) für lange Zeitdauern. Dieser Prozess verändert dramatisch die Dotierungsprofile der Drain infolge der Ausdiffusion des Substrats.
  • 4 zeigt statt dessen eine Ansicht der Herstellung von einem oder mehreren Ringen mit tiefer Kante mit dem Verfahren gemäß der Erfindung.
  • In dieser letzten Figur bezeichnet die Bezugsziffer 80 den Körper (welcher in den vorherigen Figuren durch die Bezugsziffer 1 bezeichnet wurde), die Bezugsziffer 70 bezeichnet eine Oxidschicht und die Bezugsziffer 90 bezeichnet einen Ring mit tiefer Kante, der mit dem Material und dem Verfahren gemäß der vorliegenden Erfindung gebildet worden ist.
  • Unter Bezugnahme auf die 5a bis 5c weist das Verfahren gemäß der Erfindung die folgenden Schritte auf:
  • Als erstes (5a) wird die Epitaxialschicht 20 mit geeignetem (spezifischen) Widerstand (10–100 Ohm/cm) und geeigneter Dicke (10–100 μm) auf ein Substrat 10 des stark dotierten N+-Typs aufgewachsen; diese Werte hängen von der Durchbruchspannung der Anordnung ab. Die Epitaxialschicht 20 ist vom leicht dotierten N-Typ.
  • Anschließend wird eine Schicht von Oxid 30 mit einer Dicke von ungefähr 1 μm aufgewachsen. Vorteilhafterweise ist das verwendete Oxid Siliziumdioxid (SiO2).
  • Während des folgenden Schrittes wird der Körper einem Fotoätzen ausgesetzt und Bor 40 wird in hohen Dosen (1 ÷ 5E15 Atm/sq cm) implantiert.
  • Der Bor-Implantation folgt ein Schritt des Oxidätzens, um Regionen, an denen Aluminium-Ionen implantiert werden müssen, zu belichten, wobei diese Ionen den Aluminiumring bilden.
  • An dieser Stelle wird eine Schicht von Präimplantationsoxid von einer geeigneten Dicke zwischen 100 und 1000 Å aufgewachsen.
  • Diese Körperregionen werden dann mit fotosensitivem Material (Fotolack) 50 maskiert und Aluminiumionen 60 werden mit einer Dosis zwischen 1E13 und 1E15 und einer Energie von 60–250 keV implantiert.
  • Es folgt ein einzelner thermischer Diffusionsprozess, welcher vorteilhafterweise in einer gemischten inert-oxidierenden Umgebung durchgeführt wird, welche die Bildung einer Schicht von Hitzeoxid 70 ermöglicht, die ungefähr 1 μm dick ist; die P+/N- Sperrschichten, Grenzzonen bzw. Verbindungen 80, die aus BOR gebildet sind, und eine oder mehreren P-/N- Sperrschichten, Grenzzonen bzw. Verbindungen 90, die aus Aluminium gebildet sind, werden zur selben Zeit gebildet.
  • Die Sperrschichten, Grenzzonen bzw. Verbindungen 80, die mit Bor gebildet worden sind, haben eine Tiefe Xj, wobei die Sperrschichten, Grenzzonen bzw. Verbindungen 90, die mit Aluminium gebildet worden sind, eine Tiefe 3Xj haben, die daher der dreifachen der Tiefe der Bor-Sperrschichten, Grenzzonen bzw. Verbindungen entspricht.
  • Die P-/N- Sperrschichten, Grenzzonen bzw. Verbindungen 90 bilden den gewünschten Kantenring.
  • Auf diese Weise wird es ersichtlich, dass das Vorhandensein von Aluminium innerhalb der kristallinen Matrix des Siliziums, nach Hochtemperaturhitzeprozessen, mit Ionenimplantationsenergiewerten von ungefähr 60 keV möglich ist ohne die Hilfe von Oberflächenschichten aus Poly, Sipos, o-n-o, wie in den Dokumenten des Standes der Technik gezeigt und explizit dargestellt.
  • In entsprechender Weise kann das Verfahren gemäß der Erfindung auf Anordnungen des VIPOWER-Typs angewendet werden.
  • Die Kantenstruktur in derartigen Anordnungen wird, gemäß einem herkömmlichen Verfahren, durch einen P-Typ-Ring mit zwei Schichten bereitgestellt, welche mit zwei unterschiedlichen Fotomaskierungen und Implantationen erhalten werden.
  • Der auf diese Weise erhaltene Ring wird daher durch zwei Schichten gebildet: einer wird später, nach einem ersten Epitaxialwachstum und der Bildung der P-Typ Einbettungsschicht gebildet, und die zweite wird nach einem zweiten Epitaxialwachstum gebildet. Dieser Ring, welcher durch die Summe dieser beiden Schichten gebildet wird, ist weniger tief als die P-Typ Einbettungsschicht.
  • Für weitere Einzelheiten in Bezug auf das herkömmliche Verfahren zum Erzeugen von VIPOWER-Anordnungen sollte auf US-Patent Nr. 5,489,799 im Namen desselben Anmelders Bezug genommen werden.
  • Durch Verwendung des Verfahrens gemäß der Erfindung, angewendet auf VIPOWER-Anordnungen, kann eine Konfiguration wie diejenige, die in 6 gezeigt ist, erhalten werden, bei der der Kantenring wiederum durch die Bezugsziffer 90 bezeichnet ist.
  • Diese letzte Figur zeigt, dass der erhaltene Kantenring nun durch eine einzelne Schicht gebildet wird, die tiefer als die oben genannte P-Typ Einbettungsschicht ist, die hier mit der Bezugsziffer 100 bezeichnet ist.
  • Auf diese Weise ermöglicht die Anwendung des Verfahrens gemäß der Erfindung auf VIPOWER-Anordnungen einen Ring (oder Ringe) tiefer als die P-Typ Einbettungsschicht bereitzustellen und einen Fotoätzschritt zu eliminieren, da dieser Ring nun durch eine einzelne Schicht hergestellt werden kann abweichend von dem, was bei dem herkömmlichen Verfahren auftritt.
  • In der Praxis wurde beobachtet, dass das Verfahren gemäß der Erfindung vollständig das angestrebte Ziel erreicht, da es ermöglicht, eine hohe Durchbrucheffizienz zu erreichen, wobei der tiefe Ring oder Ringe simultan mit dem Körper der Anordnung in einem einzelnen thermischen Prozess unter Verwendung von BOR und Aluminium als Dotiersubstanzen gebildet wird bzw. werden.
  • Das Verfahren gemäß der Erfindung ermöglicht es, tiefe Sperrschichten, Grenzzonen bzw. Verbindungen mit niedrigen Ionenimplantationsenergien zu erreichen, wobei der Verlust von Aluminium von der Oberfläche und das daraus folgende Bedürfnis nach hohen Implantationsenergien vermieden wird.
  • Die Verwendung einer Schicht von Oxid während der Aluminiumionenimplantation ermöglicht es, die Verwendung von Schichten von Dielektrikum zu vermeiden, welche in herkömmlichen Prozessen verwendet werden.
  • Das auf diese Weise geschaffene Verfahren ist bei zahlreichen Modifikationen und Variationen anwendbar, welche alle innerhalb des Bereichs des erfindungsgemäßen Konzepts liegen.
  • Auf diese Weise ist es beispielsweise durch Verwendung eines VLD (Variation Lateral Doping bzw. Variation seitlicher Dotierung) -Verfahrens möglich, den einzelnen tiefen Ring (der zuvor durch die Bezugsziffer 90 bezeichnet worden ist) mit konstanter Konzentration durch einen Ring mit variabler Konzentration zu ersetzen.
  • Schließlich können alle Einzelheiten durch andere technisch äquivalente Elemente ersetzt werden.
  • In der Praxis können die verwendeten Materialien, solange sie sowohl kompatibel mit der jeweiligen Anwendung als auch den Abmessungen sind, jedwede Materialien gemäß den Anforderungen und dem Stand der Technik sein.
  • Wo technische Merkmale, die in einem Anspruch genannt sind, von Bezugsziffern gefolgt werden, wurden diese Bezugsziffern für den alleinigen Zweck der Erhöhung der Lesbarkeit der Ansprüche eingefügt und demgemäß haben derartige Bezugsziffern keinerlei beschränkende Wirkung auf die Interpretation von jedem Element, das beispielhaft durch derartige Bezugziffern angegeben ist.

Claims (11)

  1. Herstellungsverfahren für Leistungsanordnungen mit einem Ring mit tiefer Kante, dadurch gekennzeichnet, dass es die folgenden Schritte aufweist: (a) das Wachstum einer leicht dotierten N-Typ Epitaxialschicht (20) auf einem stark dotierten N-Typ Substrat (10); (b) das Wachstum eines Oxids (30) auf den oberen Abschnitt dieser Epitaxialschicht (20); (c) die maskierte Implantation von Bor-Ionen (40); (d) ein Oxidätzen, um Regionen einer Aluminium-Ionen-Implantation auszusetzen; (e) das Wachstum einer Schicht aus Preimplantationsoxid; (f) das Maskieren der Körperregionen mit einer Schicht von photosensitivem Material (50) und die Implantation von Aluminium-Ionen (60); und (g) ein einzelner thermischer Diffusionsprozess zum Bilden einer Schicht von Hitzeoxiden (70) über der Epitaxialschicht (20) und zum simultanen Bilden wenigstens eines tiefen Aluminiumrings (90) und der benachbarten Körperregion, die mit Bor (80) dotiert ist.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der wenigstens eine tiefe Aluminiumring (90) eine konstante Konzentration aufweist.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt des Bildens wenigstens eines tiefen Rings von Aluminium (90) gemäß einer Technik der Variation seitlicher Dotierung (variation lateral doping – VLD) durchgeführt wird.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, das der wenigstens eine tiefe Ring aus Aluminium (90), der mittels der Technik der Variation seitlicher Dotierung (VLD) gebildet worden ist, ein tiefer Ring mit variabler Konzentration ist.
  5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Oxid (30), das während des Schritts des Wachstums von Oxid auf der Epitaxialschicht (20) gewachsen ist, Siliziumdioxid ist.
  6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Maskieren für die Implantation von Bor-Ionen (40) aufgrund von photosensitivem Material erfolgt.
  7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die preimplantierte Oxidschicht, die während des Schritts des Wachstums Preimplantationsoxids gewachsen ist, eine Dicke von ungefähr 100 bis 1000 A aufweist.
  8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt der Aluminium-Ion- (60) -Implantation die Implantation einer Dosis von ungefähr 1E13–1E15 Atm/sq cm von Aluminium-Ionen (60) einschließt.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass der Schritt der Aluminium-Ion- (60) -Implantation mit einer Energie von 60 bis 250 keV erfolgt.
  10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der einzelne thermische Prozess in einer gemischten inert-oxidierenden Umgebung auftritt.
  11. Verfahren nach Anspruch, dadurch gekennzeichnet, dass die Hitzeoxidschicht (70) eine Dicke von ungefähr 1 μm aufweist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012219645B4 (de) 2012-01-24 2022-05-05 Mitsubishi Electric Corp. Halbleitervorrichtungen und Verfahren zu ihrer Herstellung

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69534919T2 (de) 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
EP0772241B1 (de) 1995-10-30 2004-06-09 STMicroelectronics S.r.l. Leistungsbauteil hoher Dichte in MOS-Technologie
DE69839439D1 (de) 1998-05-26 2008-06-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte
US6242784B1 (en) 1999-06-28 2001-06-05 Intersil Corporation Edge termination for silicon power devices
GB2354879B (en) * 1999-08-11 2004-05-12 Mitel Semiconductor Ltd A semiconductor device
JP4538870B2 (ja) * 1999-09-21 2010-09-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
DE10316222B3 (de) 2003-04-09 2005-01-20 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Verfahren zur Herstellung eines robusten Halbleiterbauelements und damit hergestelltes Halbleiterbauelement
DE10324100B4 (de) * 2003-05-27 2008-09-25 Infineon Technologies Ag Verfahren zur Herstellung eines robusten Halbleiterbauelements
DE102004013405B4 (de) * 2004-03-18 2010-08-05 Infineon Technologies Ag Leistungshalbleiterbauelement mit optimiertem Randbereich
DE102005044165A1 (de) * 2005-09-15 2007-03-29 Infineon Technologies Ag Halbleiterbauelement mit einem pn-Übergang und Verfahren zum Herstellen desselben
JP6281897B2 (ja) * 2013-10-30 2018-02-21 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
JPS5555559A (en) * 1978-10-19 1980-04-23 Toshiba Corp Method of fabricating semiconductor device
US5008725C2 (en) * 1979-05-14 2001-05-01 Internat Rectifer Corp Plural polygon source pattern for mosfet
JPS55163877A (en) * 1979-06-06 1980-12-20 Toshiba Corp Semiconductor integrated circuit device
US4345265A (en) * 1980-04-14 1982-08-17 Supertex, Inc. MOS Power transistor with improved high-voltage capability
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
US4414560A (en) * 1980-11-17 1983-11-08 International Rectifier Corporation Floating guard region and process of manufacture for semiconductor reverse conducting switching device using spaced MOS transistors having a common drain region
US4804634A (en) * 1981-04-24 1989-02-14 National Semiconductor Corporation Integrated circuit lateral transistor structure
US4512816A (en) * 1982-02-26 1985-04-23 National Semiconductor Corporation High-density IC isolation technique capacitors
JPS58206174A (ja) * 1982-05-26 1983-12-01 Toshiba Corp メサ型半導体装置およびその製造方法
EP0119400B1 (de) * 1983-02-17 1987-08-05 Nissan Motor Co., Ltd. Ein vertikaler MOSFET und Verfahren zu seiner Herstellung
US5286984A (en) * 1984-05-30 1994-02-15 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
US4605948A (en) * 1984-08-02 1986-08-12 Rca Corporation Semiconductor structure for electric field distribution
EP0211972A1 (de) * 1985-08-07 1987-03-04 Eaton Corporation EFET mit erhöhter Torelektrode
JPS6247162A (ja) * 1985-08-27 1987-02-28 Matsushita Electric Works Ltd 絶縁ゲ−ト型電界効果トランジスタの作製方法
JPH0758782B2 (ja) * 1986-03-19 1995-06-21 株式会社東芝 半導体装置
US4767722A (en) * 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
US4940671A (en) * 1986-04-18 1990-07-10 National Semiconductor Corporation High voltage complementary NPN/PNP process
JPH07120794B2 (ja) * 1986-07-09 1995-12-20 株式会社東芝 Ｍｏｓ型半導体装置
EP0279403A3 (de) * 1987-02-16 1988-12-07 Nec Corporation Vertikaler MOS-Feldeffekttransistor mit hoher Spannungsfestigkeit und hoher Schaltgeschwindigkeit
JPH01272163A (ja) * 1987-08-07 1989-10-31 Fuji Electric Co Ltd 半導体装置の製造方法
JPS6445173A (en) * 1987-08-13 1989-02-17 Fuji Electric Co Ltd Conductive modulation type mosfet
JPH0766968B2 (ja) * 1987-08-24 1995-07-19 株式会社日立製作所 半導体装置及びその製造方法
DE3902300C3 (de) * 1988-01-30 1995-02-09 Toshiba Kawasaki Kk Abschaltthyristor
US5418179A (en) * 1988-05-31 1995-05-23 Yamaha Corporation Process of fabricating complementary inverter circuit having multi-level interconnection
JPH0783119B2 (ja) * 1988-08-25 1995-09-06 日本電気株式会社 電界効果トランジスタ
US4901127A (en) * 1988-10-07 1990-02-13 General Electric Company Circuit including a combined insulated gate bipolar transistor/MOSFET
JPH02143566A (ja) * 1988-11-25 1990-06-01 Toshiba Corp 二重拡散形絶縁ゲート電界効果トランジスタ
JPH0834312B2 (ja) * 1988-12-06 1996-03-29 富士電機株式会社 縦形電界効果トランジスタ
JP2787921B2 (ja) * 1989-01-06 1998-08-20 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
JPH02239670A (ja) * 1989-03-14 1990-09-21 Fujitsu Ltd 半導体装置
US4998151A (en) * 1989-04-13 1991-03-05 General Electric Company Power field effect devices having small cell size and low contact resistance
JPH077750B2 (ja) * 1989-05-15 1995-01-30 株式会社東芝 半導体装置の製造方法
JPH02312280A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ
US4927772A (en) * 1989-05-30 1990-05-22 General Electric Company Method of making high breakdown voltage semiconductor device
US4910160A (en) * 1989-06-06 1990-03-20 National Semiconductor Corporation High voltage complementary NPN/PNP process
US5208471A (en) * 1989-06-12 1993-05-04 Hitachi, Ltd. Semiconductor device and manufacturing method therefor
JP2689703B2 (ja) * 1989-08-03 1997-12-10 富士電機株式会社 Ｍｏｓ型半導体装置
US5119153A (en) * 1989-09-05 1992-06-02 General Electric Company Small cell low contact resistance rugged power field effect devices and method of fabrication
JPH03185737A (ja) * 1989-12-14 1991-08-13 Toshiba Corp 半導体装置の製造方法
JP2573736B2 (ja) * 1990-09-18 1997-01-22 三菱電機株式会社 高耐圧低抵抗半導体装置及びその製造方法
EP0481153B1 (de) * 1990-10-16 1997-02-12 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom
JPH04256367A (ja) * 1991-02-08 1992-09-11 Hitachi Ltd 半導体素子
JPH04349660A (ja) * 1991-05-28 1992-12-04 Toshiba Corp 半導体装置及び製造方法
JP3156300B2 (ja) * 1991-10-07 2001-04-16 株式会社デンソー 縦型半導体装置
JPH05206470A (ja) * 1991-11-20 1993-08-13 Nec Corp 絶縁ゲート型電界効果トランジスタ
GB9207849D0 (en) * 1992-04-09 1992-05-27 Philips Electronics Uk Ltd A semiconductor device
FR2698486B1 (fr) * 1992-11-24 1995-03-10 Sgs Thomson Microelectronics Structure de protection contre les surtensions directes pour composant semiconducteur vertical.
US5317184A (en) * 1992-11-09 1994-05-31 Harris Corporation Device and method for improving current carrying capability in a semiconductor device
EP0621636B1 (de) * 1993-04-21 1999-07-14 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Integrierte Schutzschaltungsstruktur zum Schutz von logischen MOS-Leistungshalbleitenbauelementen von elektrostatischen Entladungen
JPH06342914A (ja) * 1993-06-01 1994-12-13 Nec Corp 半導体装置の製造方法
EP0632503B1 (de) * 1993-07-01 2001-10-31 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Integrierte Randstruktur für Hochspannung-Halbleiteranordnungen und dazugehöriger Herstellungsprozess
JP2870402B2 (ja) * 1994-03-10 1999-03-17 株式会社デンソー 絶縁ゲート型電界効果トランジスタ
JPH07273325A (ja) * 1994-03-31 1995-10-20 Fuji Electric Co Ltd プレーナ型半導体素子およびその製造方法
US5539232A (en) * 1994-05-31 1996-07-23 Kabushiki Kaisha Toshiba MOS composite type semiconductor device
EP0696054B1 (de) * 1994-07-04 2002-02-20 STMicroelectronics S.r.l. Verfahren zur Herstellung von Leistungsbauteilen hoher Dichte in MOS-Technologie
DE69428894T2 (de) * 1994-08-02 2002-04-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Bipolartransistor mit isolierter Steuerelektrode
US5795793A (en) * 1994-09-01 1998-08-18 International Rectifier Corporation Process for manufacture of MOS gated device with reduced mask count

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012219645B4 (de) 2012-01-24 2022-05-05 Mitsubishi Electric Corp. Halbleitervorrichtungen und Verfahren zu ihrer Herstellung

Also Published As

Publication number Publication date
JPH09129722A (ja) 1997-05-16
US6090669A (en) 2000-07-18
DE69531783D1 (de) 2003-10-23
JP3106105B2 (ja) 2000-11-06
EP0768714A1 (de) 1997-04-16
EP0768714B1 (de) 2003-09-17

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