DE2824419A1

DE2824419A1 - Halbleitervorrichtung und verfahren zu deren herstellung

Info

Publication number: DE2824419A1
Application number: DE19782824419
Authority: DE
Inventors: Junji Dipl Ing Sakurai
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1977-06-03
Filing date: 1978-06-03
Publication date: 1978-12-07
Also published as: NL186664B; DE2824419C2; GB1604786A; US4251828A; JPS54881A; NL186664C; JPS6143864B2; NL7806006A

Description

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HALBLEITERVORRICHTUNG UND VERFAHREN ZU DEREN HERSTELLUNG

Beschreibung

Die vorliegende Erfindung befaßt sich mit einer Halbleitervorrichtung, genauer mit einer MOS-(Meta]I-Oxid-Halblei ter-)vorrichtung, sowie mit einem Verfahren zu deren Herstellung.

Eine MOS-Vorrichtung herkömmlicher Art besitzt ein P(II)-Ha IbI ei terr-ubstrat, N(P) -leitende halb 1 ei I er sch ich to η auf dem Substrat und eine Oxidschicht, die ciuf einen Teil der; P (H)-leitenden Halbleitersubstrats angeordnet ii-t. Eine H(P)-Halbleiterzone ist unter der Oxidschicht durch Inversion gebildet und wird als Kanal zone benuf'.'.t. Indem man geeignet-·;; Materialien als Elektroden auf freiliegende Teil der Π (P)-leitenden Halbleiterzonen anordnet, wird eine diener Zonen als Sourcezone und die andere als Drainfi verwendet.

Entsprechend einem in jüngster Zeit entwickelten MOS Feldeffekttransistor mit einem Ziluininiurugate ist ein-

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Isolierschicht unter der Halbleiterschicht unterhalb der Source- und der Drainzone vergraben (IEEE TRANSACTION OF ELECTRON DEVICES, OKTOBER 1976, Seiten 1190 und 1191). Da die vergrabene Isolierschicht, die durch eine thermische Oxidation des Siliciumsubstrats hergestellt wird, wie erwähnt und üblicherweise unterhalb der gesamten Halbleiterschicht, mit Ausnahme der Kanalzone des Transistors, und in der Nähe der Kanalzone liegt, besitzt der Transistor mit einer vergrabenen Isolierschicht ein ausgezeichnetes Hochfrequenzverhalten. Dies deshalb, weil die (PN) Übergangskapazität zwischen dem P(N)-Halbleitersubstrat und der N(P)-Halbleiterschicht der Source- und der Drainzone verringert ist, wei] die N(P)-Halbleiterschichten auf der Isolierschicht angeordnet sind. Aus der veröffentlichten japanischen Patentbeschreibung Nr. 50-13154 und der US-PS 3 600 ist es bekannt, die vergrabene Isolierschicht auf dem gesamten Halbleitersubstrat mit Ausnahme einer Kanalzone des MOS-Feldeffekttransistors anzuordnen. Da die Source- und die Drainzone und die diese umgebenden Teile gänzlich auf der vergrabenen Isolierschicht gebildet sind, ist die Ubergangskapazität weitgehender verringert als bei dem MOS-Feldef fekttransistör, der aus der genannten IEEE Transaction bekannt ist.

Der Aufbau eines MOS-Feldeffekttransistors mit einer 2/3

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vergrabenen Isolierschicht wird nachfolgend anhand der Fig. 1 (a) , (b) und (c) im einzelnen erläutert.

Fig. 1 zeigt eine Querschnittsansicht des MOS-Feldeffekttransistors, dessen Isolierschicht 2 aus Siliciumdioxid besteht, das auf dem P(N)-leitenden Halbleitersubstrat 1 gebildet ist und ein Fenster aufweist, um einen Teil des Substrats freizulegen, auf dem eine einkristalline epitaktische Siliciumschicht 3 angeordnet ist. Diese Siliciumschicht 3 besitzt P (N) -Leitfähigkeit, wenn sie epitaktisch auf dem P(N)-Siliciumsubstrat 1 gezüchtet worden ist. Da die Siliciumschicht 3 zunächst auf der gesamten oberen Oberfläche sowohl des freigelegten Teils des Substrates als auch der Siliciumdioxidschicht 2 niedergeschlagen und dann nur auf dem Substrat 1 bleibt, wird ein Umfangsteil des niedergeschlagenen Siliciums polykristallin. Dieser Teil ist in den Fig. 1(a) und (b) als ein Teil der polykristallinen Siliciumschicht 4a und 4b, die auf der Siliciumdioxidschicht 2 niedergeschlagen ist, gezeigt. Das polykristalline Silicium der Schicht 4a und 4b ist mit N(P)-Dotierstoff dotiert und besitzt N (P )-Leitfähigkeit. Ein Umfangsteil der einkristallinen Siliciumschicht 3 ist durch die N(P)-Dotierung der polykristallinen Siliciumschicht 4a und 4b zu N(P)-Leitfähigkeit umgewandelt worden und ist daher mit 3b und 3c bezeichnet, um ihn von der ursprünglichen

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P(N)-Schicht 3a zu unterscheiden. Freigelegte Teile des Siliciumsubstrats sind ebenfalls zu N(P)-Leitfähigkeit umgewandelt worden und sind daher mit 1b und 1c bezeichnet, um sie vom Siliciumsubstrat la mit der ursprünglichen P(N)-Leitfähigkeit zu unterscheiden. Eine Siliciumdioxidschicht 5 umgibt die polykristalline Siliciumschicht 4. Eine P(N)-leitende polykristalline Siliciumschicht 6 eines Gatters ist auf einer dünnen Isolierschicht 7 gebildet, die beispielsweise aus Siliciumdioxid besteht, das auf der einkristallinen Siliciumschicht 3 erzeugt worden ist. Eine PSG-(Phosphorsilikatglas-) schicht 8 mit Fenstern bedeckt die gesamte Oberfläche des MOS-Transistors, und metallische Elektroden 9 und 10 sind durch die Fenster in Ohmschsn Kontakt mit den polykristallinen Siliciumschichten 4a bzw. 4b gebracht worden.

Die Sourcezone ist in der polykristallinen Siliciumschicht 4a, der einkristallinen Siliciumschicht 3b und dem Siliciumsubstrat 1b gebildet. Die Kanalzone ist im oberen Teil der P(N)-leitenden Siliciumschicht 3a gebildet. Die Drainzone ist in der polykristallinen Siliciumschicht 4b, der einkristallinen Siliciumschicht 3c und dem Siliciumsubtrat 1c gebildet. Da die polykristallinen Siliciumschichten 4a und 4b vom Substrat 1 durch die Siliciumdioxidschicht 2 getrennt

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sind, ist die zuvor erwähnte Übergangskapazität sehr stark verringert.

Die Planarbeziehung zwischen Source-, Kanal- und Drainzone zeigt Fig. 1(c). Der durch eine Linie L. umgebene Rechteckbereich entspricht dem freigelegten Teil der polykristallinen Siliciumschicht 4a. Eine Metalleitung 9 erstreckt sich über die Oberfläche des Transistors. Der durch die durchgehende Linie L umgebene Bereich entspricht der Sourcezone, die in den N(P)-leitenden Siliciumschichten 4a und 3b gebildet ist. Der durch eine Linie L., umgebene Rechteckbereich entspricht dem freigelegten Teil der polykristallinen Siliciumschicht 4b. Die Metallleitung 10 geht vom freigelegten Bereich der Siliciumschicht 4b aus. Der durch eine durchgehende Linie L, umgebene Bereich entspricht der Drainzone, die in den N(P)-leitenden Siliciumschichten 4b und 3c gebildet ist. Der von einer Linie L umgebene Bereich entspricht dem Platz der Gateelektrode 6 aus polykristallinem Silicium, die an dem von einer Linie L_fi umgebenen Bereich freigelegt ist. Die Metalleitung 11 geht vom freigelegten Bereich der Siliciumgateelektrode 6 aus, der von der Linie L, umgeben ist. Die unterhalb der Siliciumdioxidschicht 7 gebildete Kanalzone ist in Fig. 1(c) durch alle schraffierten Linien

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gekennzeichnet. Die Sourcezone (L ), die Kanalzone und die Drainzone (L,) sind daher sukzessiv verbunden. Die

Metalleitungen 9, 10 und 11 stellen eine Verbindung zur Sourcezone, zur Drainzone bzw. zur Siliciumgateelektrode her.

Ein Nachteil des bekannten MOS-Transistors mit der vergrabenen Siliciumdioxidschicht 2 ist aus Pi.g 1(b) entnehmbar, die eine Querschnittsansicht von Fig. 1(a) längs der Linie (b)-(b) in Fig. 1(c) darstellt. Die Kanalzone ist in der P (N)-leitenden einkristallinen Siliciumschicht 3a mit einem trapezförmigen Querschnitt gsbildet. Die Bodenbreite der trapezförmigen Siliciumschicht 3a ist gleich der Breite W des Fensters in der vergrabenen Siliciumdioxidschicht 2. Die Siliciumschichten, die auf dem freigelegten Teil des Siliciumsubstrats niedergeschlagen sind und polykristallin werden, sind in Fig. 1(c) mit 4d und 4e bezeichnet. Wie bereits im Zusammenhang mit Fig. (a) erläutert, wird der auf dem Substrat 1 niedergeschlagene Teil des Siliciums zu einer einkristallinen Schicht 3a und der andere Teil wird polykristallin. Wenn die polykristalline Siliciumschicht mit Ausnahme der Schichten 4a und 4b zur Siliciumdioxidschicht 5 oxidiert wird, sind sowohl die einkristalline Siliciumschicht 3a der Kanalzone als auch die polykristallinen Siliciumschichten 4d, 4e durch die dünne

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Siliciumdioxidschicht 7 mit einer Breite W,-. maskiert. Die polykristallinen Siliciumschichten 4d und 4e bleiben daher nicht-oxidiert, wie es in Fig. 1(b) gezeigt ist.

Da die Diffusionskonstante eines Dotierstoffs in polykristallinem Silicium größer ist als in einkristallinem Silicium, diffundiert der Dotierstoff, der in die Sourcezone L und die Drainzone L, (Fig. 1 (c)) dotiert wird, s ο

rasch in die polykristallinen Siliciumschichten 4d und 4e, die in Fig. 1(c) dicht schraffiert sind. Die polykristallinen dotierten Siliciumschichten 4d und 4e erstrecken sich durch den MOS-Transistor, wie die dicht schraffierten Bereiche der Fig. 1(c) zeigen, und es tritt ein Kurzschluß zwischen der Sourcezone (L ) und der Drainzone (Lj) aufgrund der zwischen diesen verlaufenden polykristallinen Siliciumschichten oder -verbindungen 4d und 4e auf. Die Produktionsausbeute von MOS-Halbleitervorrichtungen mit der vergrabenen Isolierschicht ist deshalb niedrig.

Es ist daher Aufgabe der vorliegenden Erfindung, eine MOS-HaIbIeitervorrichtung mit einer vergrabenen Isolierschicht zu schaffen, die einen solchen Aufbau aufweist, daß ein Kurzschluß zwischen deren Source- und deren Drainzone verhindert wird.

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Ferner soll die Stehspannung (Spannungsfestigkeit) der MOS-Halbleitervorrichtung gegen eine Sperrspannung verbessert werden. Weiterhin soll ein Verfahren zur Herstellung einer MOS-Halbleitervorrichtung verfügbar gemacht werden, das einfach ist und zuverlässig einen Kurzschluß zwischen der Source- und der Drainzone verhindert.

Ferner soll die Produktionsausbeute einer MOS-Halbleitervorrichtung erhöht werden, die ein ausgezeichnetes Hochfrequenzverhalten besitzt.

Die erfindungsgemäße Lösung besteht in einer Halbleitervorrichtung mit einem Halbleitersubstrat eines Leitfähigkeitstyps; einer ersten Isolierschicht, die das Halbleitersubstrat bedeckt und mit einem Fenster versehen ist, das selektiv einen Teil des Halbleitersubstrats freilegt; einer zusammenhängenden Halbleiterschicht, die auf dem freigelegten Teil des Halbleitersubstrats und auf der ersten Isolierschicht gebildet ist; einer zweiten Isolierschicht, die auf einem Teil der Halbleiterschicht oberhalb des freigelegten Teils des Halbleitersubstrats gebildet ist, vom einen Leitfähigkeitstyp ist und eine geringe Dicke aufweist, die zur Bildung einer Kanalzone hierunter geeignet ist; einer auf der zweiten Isolierschicht angeordneten Gateelektrode; einer Sourcezone und einer Drainzone, die je aus

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einem von zwei entgegengesetzten Leitfähigkeitstyp besitzenden Teilen der Halbleiterschicht bestehen und sich in im wesentlichen symmetrischen Richtungen von unterhalb sowohl der zweiten Isolierschicht als auch der Gateelektrode zu einer Position oberhalb der ersten Isolierschicht erstrecken; einer Kanalzone, die in einem Teil der Halbleiterschicht zwischen der Sourcezone und der Drainzone gebildet ist; und einer Sourceelektrode und einer Drainelektrode, die je mit einem der beiden Teile der Halbleiterschicht elektrisch verbunden sind, dadurch gekennzeichnet, daß die Breite der zweiten Isolierschicht kleiner als die Breite eines Teils der Halbleiterschicht ist, der mit dem freigelegten Teil des Halbleitersubstrats in Berührung steht, wobei diese Breiten in einer zu den symmetrischen Richtungen senkrecht verlaufenden Richtung gemessen sind.

Die Halbleitervorrichtung besitzt vorteilhafterweise zwei Isolierteile, die sich in der erwähnten senkrechten Richtung längs der Seiten der Kanalzone erstrecken. Diese Isolierteile sind wesentlich dicker als die zweite Isolierschicht. Gemäß einer bevorzugten Form der Kanalzone grenzen die beiden Seiten der Kanalzone in der erwähnten senkrechten Richtung nicht an die anderen Halbleiterschichten an. In dieser Form können die erwähnten Isolierteile im wesent-

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lichen die gleichen Dicken wie die zweite Isolier- .... schicht haben.

Eine erfindungsgemäße Ausführungsform der Halbleitervorrichtung umfaßt zwei Isolierteile, die in der erwähnten senkrechten Richtung verlaufen und zwischen der Kanal zone und dem Ende sowohl der ersten Isolierschicht als auch der auf der ersten Isolierschicht angeordneten Halbleiterschicht placiert sind. Genauer sind die Isolierteile zwischen einer geneigten Seite der sich verjüngenden einkristallinen Siliciumschicht der Kanalzone und dem Ende sowohl der ersten Isolierschicht aus Siliciumdioxid als auch der ersten polykristallinen Siliciumschicht gebildet.

Bei einem Verfahren zur Herstellung einer erfindungsgemäßen Halbleitervorrichtung wird auf einem Halbleitersubstrat des einen Leitfähigkeitstyps eine Isolierschicht erzeugt, die ein Fenster zum selektiven Freilegen eines Teils des Halbloitersubstrats aufweist und deren obere Oberfläche sich im wesentlichen auf dem gleichen Niveau wie oder auf einem höheren Niveau als der freigelegte Teil des Halbleitersubstrats befindet; zusammenhängend eine Halbleiterschicht sowohl auf dem freigelegten Teil des Halbleiterssubstrats als auch auf der Isolierschicht gebilde^ wodurch die Isolierschicht unterhalb dieser Halbleiter-

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schicht vergraben wird; eine Isolierschicht erzeugt zum selektiven Maskieren der Halbleiterschicht mit Ausnahme von ersten zwei Zonen hiervon, die voneinander in zwei symmetrischen Richtungen getrennt sind, und mit Ausnahme von zweiten zwei Zonen, die voneinander in zu diesen Richtungen senkrechten Richtungen getrennt

vrerden sind und an das Fenster angrenzen;/die nicht maskierten ersten Zonen der Halbleiterschicht und die nicht maskierten zweiten Zonen in ein Isoliermaterial verwandelt^ wird eine Gateisolierschicht auf einem Teil der Halbleiterschicht oberhalb des freigelegten Teils des Halbleitersubstrats gebildet.wird eine Gateelektrode auf der Gateisolierschicht erzeugtfwerden dritte zwei Zonen der selektiv maskierten Halbleiterschicht freigelegt , wobei diese dritten Zonen zwischen der Gateelektrode und den

wird

nicht maskierten zweiten Zonen angeordnet sind; und/selektiv ein zum entgegengesetzten Leitfähigkeitstyp führender Dotierstoff in die dritten Zonen der Halbleiterschicht eingebracht , und zwar unter Verwendung der Gatelektrode und der Gateisolierschicht als Maske, wodurch eine der dritten Zonen mit einer Leitfähigkeitsart versehen wird, die für eine Sourcezone der Halbleitervorrichtung geeignet ist, und die andere dieser dritten Zonen mit einer Leitfähigkeitsart, die für eine Drainzone der Halbleitervorrichtung geeignet ist.

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Bei einer Ausführungsform des erfindungsgeraäßen Verfahrens wird auf einem Halbleitersubstrat des einen Leitfähigkeitstyps eine Isolierschicht gebildet, die ein im wesentlichen rechteckiges Fenster zum Freilegen eines Teils des Halbleitersubstrats aufweist; einstückig eine Halbleiterschicht sowohl auf dem freigelegten Teil des Halbleitersubstrats als auch auf der Isolierschicht gebildet, wobei ein Teil dieser Halbleiterschicht epitaktisch als Einkristall auf dem freigelegten Teil des Halbleitersubstrats aufwächst und der andere Teil der Halbleiterschicht als eine erste polykristalline Halbleiter&chicht niedergeschlagen wird; eine Isolierschicht erzeugt zum selektiven Maskieren der einkristallinen Halbleiterschicht mit Ausnahme von deren ersten Zonen, die an erste sich gegenüberliegende Seiten des Fensters angrenzen, und zum selektiven Freilegen der ersten polykristallinen Halbleiterschicht mit Ausnahme von deren ersten Zonen, die sich über zweite sich gegenüberliegende Seiten des Fensters erstrecken;/die nicht maskierten ersten Zonen der einkristallinen Halbleiterschicht und die selektiv freigelegte zweite polykristalline Halbleiterschicht in ein Isoliermaterial verwandelt, wird auf der Isolierschicht und den in Isoliermaterial verwandelten Halbleiterschichten eine zweite polykristalline Halbleiterschicht gebildet und derart gemustert , daß sie sich als Maske

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werden

für das folgende Entfernen eignet;/zwei Seiten der Isolierschicht längs der zweiten sich gegenüberliegenden Seiten des viereckigen Fensters entfernt , wodurch die nicht freigelegten ersten Zonen der ersten polykristallinen Halbleiterschicht und die zweiten Zonen der einkristallinen Halbleiterschicht mit Ausnahme von deren Mittelteil freigelegt werden und die zurückbleibende Isolierschicht mit einer vorbestimmten Gatebreite versehen

wird

wird; und/in die zweiten Zonen der einkristallinen Halbleiterschicht und die ersten Zonen der ersten polykrisallinen Halbleiterschicht Dotierstoff eingebracht.

Bei einer weiteren Ausführungsform eines Verfahrens zur Herstellung einer erfindungsgemäßen Halbleitervorrichtung wird auf einem Halbleitersubstrat des einen Leitfähigkeitstyps eine Isolierschicht gebildet, die ein Fenster zum selektiven Freilegen eines Teils des Halbleitersubstrats aufweist und deren obere Oberfläche auf im wesentlichen dem gleichen Niveau wie oder auf einem höheren Niveau als der

wird

freigelegte Teil des Halbleitersubstrats liegt;/eine Halbleiterschicht zusammenhängend sowohl auf dem freigelegten Teil des Halbleitersubstrats als auch auf der Isolierschicht

gebildet , wodurch die Isolierschicht unter der Halbwird
leiterschicht begraben wird;/eine Isolierschicht gebildet

zum selektiven Maskieren der Halbleiterschicht mit Ausnahme zweier Zonen hiervon, die voneinander in zwei

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symmetrischen Richtungen getrennt sind und mit Ausnahme zweiter zweier Zonen, die voneinander in zu diesen Richtungen senkrechten Richtungen getrennt sind und an das

wird

Fenster angrenzen;/die Halbleiterschicht unter Verwendung der selektiv maskierenden Isolierschicht als Maske entfernt.wird eine dünne Isolierschicht mit einer Dicke gebildet , die zur Bildung einer Kanalzone hierunter geeignet ist, wodurch die Halbleiterschicht durch die

wird

dünne Isolierschicht bedeckt wird;/auf der dünnen Isolierschicht eine Gateelektrode erzeugt.und wird selektiv ein zum entgegengesetzten Leitfähigkeitstyp führender Dotierstoff in freigelegte dritte Zonen der Halbleiterschicht eingebracht und zwar unter Verwendung der Gateelektrode und der dünnen Isolierschicht als Maske, wodurch eine der drittem Zonen mit einer Leitfähigkeitsart versehen wird, dio für eine Sourcer.one der Halbleitervorrichtung geeignet ist., und die andere dieser dritten Zonen mit einer Leitfähigkeit i,art, die für eine Drainzone der Halbleitervorrichtung geeignet ist.

Bei einem Verfahren, das sich einer selektiven Oxidationsmothodc bedient, wird die vergrabene Isolierschicht erzeugt, 1IuIe¹IIi (?in höherer Teil des Ilalbl ei torsubstrats maskiert und dessen nicht maskierter niedrigerer Teil selektiv oxidiert wird, und das Fenster wird erzeugt, indem die Maske von dem einen Teil entfernt wird, wodurch die obere Oberfläche

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der vergrabenen Isolierschicht auf im wesentlichen das gleiche Niveau wie die Oberfläche des Halbleitersubstrats gebracht wird.

Im folgenden wird die Erfindung anhand von Ausführungsformen näher erläutert. In der Zeichnung zeigen:

Fig. 2 eine Ausführungsform der neuen MOS-

Halbleitervorrichtung;

Fig. 3, 4, Querschnittsansichten von Ausführungs-5(a),

6(a), formen der neuen Halbleitervorrichtung, 7(a),

8, 10 teils im Herstellungsstadium, ähnlich bis 14(a)
und 16 der Querschnittsansicht der Fig. 1(a);

Fig. 4, 5(b), Querschnittsansichten der Ausführungs-6 (b) ,

7{b),10 formen der neuen Halbleitervorrichtung, bis 14(b)
und 15 teils im Herstellungsstadium, ähnlich

der Querschnittsansicht der Fig. 1(b);

Fig. 9 eine schematische Draufsicht auf einen

neuen MOS-Transistor und

Fig. 17 einen Vergleich zwischen einem herkömmlichen

und einem erfindungsgemäßen MOS-Transistor anhand von Drainstrom/Source-Drain-Spannung - Kennlinien.

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Eine Ausführungsform der neuen MOS-Halbleitervorrichtung wird nun im einzelnen anhand der Fig. 2 erläutert, die eine Querschnittsansicht des Aufbaus einer erfindungsgemäßen Ausführungsform eines MOS-Transistors zeigt. Die Querschnittsrichtung der Fig. 2 ist die gleiche wie bei Fig. 1 (b). Der Querschnittsaufbau des eine erfindungsgemäße Ausführungsform darstellenden MOS-Transistors in der Querschnittsrichtung (a)-(a) in Fig. 1 ist dem in Fig. 1(a) gezeigten gleich.

In Fig. 2, in der für solche Teile des MOS-Transistors, welche Teilen der Fig. 1 (a), (b) und (c) gleichen, die gleicherx Bezugsziffern wie dort verwendet sind, sind wichtige Isolierteile mit 31a und 31b bezeichnet und an den gleichen Stellen angeordnet wie die polykristallinen SiIiciumschichten 4d bzw. 4e der Fig. 1 (b). Gleichzeitig mit der Oxidation der polykristallinen Siliciumschichten 4d und 4e werden Teile der einkristallinen Schicht 3 zu Siliciumdioxidschichten 30a und 30b oxidiert. Diese Oxidation der einkristallinen Siliciumschicht ist vorteilhaft, da die Teile der einkristallinen Siliciumschicht 3, die an die polykristalline Siliciumschicht 4 angrenzen, keine besonders guten kristallografischen Eigenschaften aufweisen. Diese Isolierteile 30a, 30b, 31a und 31b bestehen aus einem Isoliermaterial aus Siliciumdioxid. Mit anderen Worten, die Siliciumdioxidschichten 30a und 31a sind zwischen einer ge-

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neigten Oberfläche 3c der Siliciumschicht 3a und sowohl dem Ende 2a der vergrabenen Siliciumdioxidschicht 2 als auch dem Ende 5a der Siliciumdioxidschicht 5 gebildet. Außerdem sind die Siliciumdioxidschichten 30b und 31b zwischen einer geneigten Oberfläche 3d und sowohl dem Ende 2b der vergrabenen Siliciumdioxidschicht 2 als auch dem Ende 5b der Siliciumdioxidschicht 5 gebildet. Obgleich der sich verjüngende Querschnitt der Siliciumschicht 3ei die geneigten Seiten 3c und 3d in einer Kurvenform aufweist, kann die Siliciumschicht 3a geneigte gerade Seiten 3c und 3d aufweisen, wie in dem Fall, in welchem der sich verjüngende Querschnitt der Siliciumschicht 3a einen trapezförmigen Querschnitt aufweist, wie es in Fig. 1(b) gezeigt ist. Die Siliciumdioxidschichten 30a, 30b, 31a und 31b erstrecken sich durch den MOS-Transistor, wie es in den engschraffierten Bereichen der Fig. 1(c) gezeigt ist und deshalb tritt ein Kurzschluß zwischen der Sourcezone (L_c) und der Drainzone (L,) nicht auf und zwar aufgrund des Vorhandenseins der Isolierschichten 30a, 30b, 31a und 31b.

Ein weiterer wichtiger Teil des MOS-Transistors in Fig. ist die Gateisolierschicht 7 zum Schutz der darunter liegenden P (N) -Siliciumschicht 3a der Kanalzone gegen Oxidation und Dotieren. Die Schicht 7 besteht aus einem Isoliermaterial, wie Silicium dioxid, Siliciumnitrid und Aluminiumoxid, und

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1%

Wird zur Bildung des elektrischen Feldes in der Siliciumschicht 3 verwendet. Die Breite W der Isolierschicht 7

ist vorteilhafterweise kleiner als die Fensterbreite W

der Isolierschicht 2 mit dem Ergebnis, daß die Kanalzone in der P~(N) -Siliciumschicht 3a gebildet ist.

Die bevorzugten elektrischen oder physikalischen Eigenschaften einiger Teile des erfindungsgemäßen MOS-Transistors werden nachfolgend erläutert, hauptsächlich anhand der Fig. 1(a).

Wenn ein P-leitendes Siliciumsubstrat 1 verwendet wird, sollte dessen spezifischer Widerstand niedrig sein, d. h. im Bereich von etwa 0,5 bis 2,0 Ohm-cm. Dies deshalb, Weil der niedrige spezifische Widerstand des P-Silicium-

Substrats 1 vorteilhafterweise eine Kanalbegrenzung/bilden kann, um die Erzeugung eines parasitären MOS-Transistors auf der Oberfläche des P-leitenden Siliciumsubstrats 1 zu Verhindern, und ferner, weil der niedrige spezifische Widerstand, d.h., die hohe Dotierstoffkonzentration, des P-leitenden Siliciumsubstrats 1 die Dotierstoffkonzentration der epitaktisch gezüchteten Siliciumschicht 3a zu einer angemessen niedrigen P ^Konzentration ändern kann. Wenn die Dotierstoffkonzentration des P-Siliciumsubstrats jedoch zu hoch ist, wird die (Sperrschicht-.) Übergangskapazität zwischen den N-Siliciumschichten 3b und 3c und der *) (channel cut)

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P-Siliciumschicht 3a erhöht, mit dem Ergebnis, daß die Schaltgeschwindigkeit und der Energieverbrauch des MOS-Transistors verschlechtert, d. h. verringert bzw. erhöht werden. Da die Dotierstoffkonzentration der P-Siliciumschicht 3a zu hoch wird, werden zudem die Schwellenspannung V , , der Körpereffekt und der Backgate-(mit dem Gate zusammenwirkendes Gegengate)effekt des MOS-Transistors nachteiligerweise durch die zu hohe Dotierstoffkonzentration des P-Siliciumsubstrats beeinflußt.

Die vergrabene Isolierschicht 2 besitzt vorzugsweise eine Dicke im Bereich von 0,5 bis 2 μπι. Wenn die vergrabene Isolierschicht 2 dicker als 2 μπι ist, ist die elektrostatische Kapazität zwischen dem P-Siliciumsubstrat 1 und jeder der N-dotierten polykristallinen Siliciumschichten 4a und 4b kleiner als wenn die Schicht 2 eine geringere Dicke als 2 μπι aufweist. Wenn die vergrabene Isolierschicht 2 jedoch zu dick ist, ist der Höhenunterschied zwischen der Oberkante dieser Schicht 2 und jenem Teil des Siliciumsubstrats 1, der durch das Fenster dieser Schicht 2 freigelegt ist, groß, und der Prozeß zu Herstellung der Halbleitervorrichtung wird nachteilig beeinflußt, wie weiter unten beschrieben ist. Die Dicke der Isolierschicht sollte daher im Bereich von 0,5 bis 2,0 μπι liegen.

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Die epitaktisch gezüchtete Siliciumschicht 3a sollte eine Dicke von 0,5 bis 1,5 μΐη, P-Leitfähigkeit und einen spezifischen Volumenwiderstand ρ, im Bereich von 0,5 bis 50 Ohm·cm aufweisen. Um einenvollständigen Übergang zwischen der epitaktischen Siliciumschicht 3a der Kanalzone und der Sourcezone 4a einerseits und der Drainzone 4b andererseits zu bilden, muß die gesamte Kanalzone P~Leitfähigkeit aufweisen. Die Konzentration der P-Dotierung in der Siliciumschicht 3a sollte so niedrig sein, daß die Spannungsfestigkeit des genannten Übergangs gegenüber einer Sperrspannung für die herzustellende Halbleitervorrichtung genügend hoch ist. Wenn diese P-Konzentration zu hoch ist, wird die Schaltgeschwindigkeit des MOS-Transistors aufgrund des Körpereffektes der Siliciumschicht 3a verringert. Die P-Konzentration der P -Siliciumschicht 3a ist derart, daß diese Schicht einen spezifischen Volumenwiderstand ρ von 0,5 bis 50 Ohm«cm aufweist. Der Ausdruck spezifischer ^rb

Volumenwiderstand p, wird hier verwendet, um den spezifischen Widerstand des Körpers oder Volumenteils der Halbleiterschichten von deren spezifischemOberflächenwiderstand ο zu unterscheiden.

Die zu bevorzugenden Eigenschaften sind für einen MOS-Transistor mit N-Kanal erläutert worden. Sie können jedoch

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auch entsprechend auf einen MOS-Transistor mit P-Kanal angewendet werden.

Im folgenden werden anhand der Fig. 3 bis 15 Beispiele für die Herstellung eines N-Kanal-MOS-Transistors erläutert:

Nach einer Ausführungsform des erfindungsgemäßen Verfahrens wird die Siliciumdioxid-Isolierschicht 2 (Fig. 3) mit einer Dicke von 0,5 bis 2,0 μΐη auf dem P-leitenden-Siliciumsubstrat 1 durch dessen thermische Oxidation gebildet und dann mit einem viereckigen Fenster versehen, um einen Teil des P-leitenden Siliciumsubstrats 1 freizulegen. Es ist möglich, eine selektive Oxidation des Siliciumsubstrats 1 (Fig. 5) mit Hilfe einer Methode durchzuführen, die LOCOS oder ISOPLANAR genannt wird und bei der eine Siliciumnitridmaske 13 verwendet wird. Im Fall einer selektiven Oxidation ist die Differenz zwischen der Oberkante der Siliciumdioxidschicht 2 (Fig. 4) und dem freigelegten Teil des Siliciumsubstrats kleiner als die Differenz, die bei der thermischen Oxidation des Siliciumsubstrats verursacht wird.

Wenn die Dicke der Siliciumdioxidschicht 2 über 2 μΐη hinausgeht, ist es schwierig, die Masken genau auszurichten, welche

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- 3/Γ -

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zur Mustergebung derjenigen Schichten verwendet werden, welche auf der thermisch oxidierten Siliciumdioxidschicht 2 gebildet werden. Zusätzlich besteht die Wahrscheinlichkeit, daß die Aluminiumleitungen 9, 10 und 11 unterbrochen werden. Wenn im Fall der selektiv oxidierten Siliciumdioxidschicht 2 (Fig. 4) deren Dicke 2 μΐη übersteigt, ist der sog. Vogelschnabel, d. h. das Ende 2a der Siliciumdioxidschicht 2, so vergrößert, daß es unmöglich ist, Halbleiterelemente mit feinen Mustern zu erzeugen.

Die Siliciumschicht 4 (Fig. 3} wird aus der Dampfphase auf der Oberseite der Siliciumdioxidschicht 2 und des freigelegten Teils des P-leitenden Siliciumsubstrats 1 niedergeschlagen. Eine zu bevorzugende Bedingung für die Züchtung des Siliciums aus der Dampfphase ist folgende:

Siliciumquelle:

nicht-dotiertes Monosilan (SiH.) in Gasform (1 % SiH. in H«)

Trägergas:

H.

Molverhältnis von SiH₄ zu

0,2 bis 0,3

Temperatur des

Siliciumsubstrats: 1000 bis 1050 ⁰C

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Druck im Züchtungsgefäß: latinos, oder weniger Züchtungsgeschwindigkeit: 1,0 μΐη pro Minute

Die epitaktisch gezüchtete Siliciumschicht 3 besitzt eine zu P-Leitfähigkeit führende Dotierstoffkonzentration von

14 15 -3

6 χ 10 bis 5 χ 10 cm ,da das P-leitende Siliciumsubstrat eine relativ hohe Dotierstoffkonzentration besitzt, wie zuvor erwähnt, und da ferner nicht-dotiertes Monosilangas als Züchtungsquelle verwendet wird. Beim derzeitigen Technologiestand ist es möglich, leicht die Dotierstoff konzentration von 6 χ 10 bis 5 χ 10 cm zu reproduzieren, da das Monosilangas nicht dotiert ist. Die Dicke der epitaktischen Siliciumschicht 3 sollte im Bereich von 0,5 bis 1,5 μΐη liegen. Wie zuvor im Zusammenhang mit Fig. 1(a) bemerkt worden ist, wird ein Teil der Siliciumschicht 4, der auf oder in der Nähe der Siiiciumdioxidschicht 2 niedergeschlagen ist, polykristallin.

Eine Siiiciumdioxidschicht 7a (Fig. 5(a) und (b)) mit einer Dicke von etwa 50 nm wird auf den Siliciumschichten 3 und 4 durch deren thermische Oxidation erzeugt und eine Siliciumnitridschicht 7b mit einer Dicke von etwa 100 bis 150 nm wird auf der Siiiciumdioxidschicht 7a niedergeschlagen. Die Siliciumnitridschicht 7b kann direkt auf den

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Siliciumschichten 3 und 4 niedergeschlagen werden. Die Siliciumnitridschicht 7b (Fig. 5(a) und (b)) wird unter Verwendung einer (nicht gezeigten) Fotolackmaske und einer Plasmaätzung mit Ausnahme eines Teils der Breite W entfernt.

Die Breite W der übrig bleibenden Siliciumnitridschicht 7b (Fig. 5(b)) sollte derart sein, daß die Breite W der

zuvor erwähnten Kanalzone kleiner als die Fensterbreite W der Siliciumdioxidschicht 2 ist. Dies bedeutet nicht notwendigerweise, daß die Breite W schmaler als W sein muß, und zwar aus den nachfolgend erläuterten Gründen. Die Länge L der zurückbleibenden Siliciumnitridschicht 7b (Fig. 5 (a)) ist solchermaßen, daß ein Teil der polykristallinen Siliciumschicht unter der Siliciumnitridschicht 7b bedeckt bleibt.

Die übrig bleibende Siliciumnitridschicht 7b (Fig. 5(a) und (b)) wird als Maske verwendet, und die freiliegende Siliciumdioxidschicht 7a mit einer Dicke von 50 nm wird entfernt. Die nun freiliegenden Siliciumschichten 3 und 4 werden abgetragen, um deren Dicke auf etwa 55 % der vorausgehenden Dicke zu verringern. Wenn die Siliciumschichten 3 und 4 mit einer Dicke von 1 μπι gezüchtet worden sind, werden sie dabei auf eine Dicke von 550 nm reduziert.

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IS

Das Entfernen bzw. Abtragen der Siliciumdioxidschicht 7a und der Siliciumschichten 3 und 4 wird durch Plasmaätzung oder mit einer Lösung von Salpetersäure und Fluorwasserstoffsäure durchgeführt. Ein Teil der einkristallinen Siliciumschicht 3 und ein Teil der polykristallinen Siliciumschicht 4 werden als Folge der selektiven Entfernung der Siliciumnitridschicht 7b und der Siliciumdioxidschicht 7a freigelegt, wie es in den Fig. 5(a) und (b) gezeigt ist. Diese freigelegten Siliciumschichten 3 und 4 werden einer thermischen Oxidation unterzogen, um diese Schichten 3 und 4 in die Siliciumdioxidschichten 5, 30a, 30b, 31a und 31b (Fig. 6(a) und (b)) zu verwandeln. Die Siliciumdioxidschichten 30a und 30b (Fig. 6 (b)) werden auch unter der Siliciumnitridschicht 7b gebildet. Dies deshalb, weil beim Entfernen der Siliciumdioxidschicht 7a und beim Abtragen der Siliciumschichten 3 und 4 (Fig. 5(a) und (b)) ein Seitenätzen zwischen der Siliciumnitridschicht "?b und der Siliciumdioxidschicht 7a auftritt. Die Siliciumdioxidschichten 30a und 30b werden während der thermischen Oxidation der freigelegten Siliciumschichten 3 und 4 gebildet und dringen daher notwendigerweise unter die seitlich geätzte Siliciumnitridschicht 7b. Dieses Eindringen von Siliciumdioxid wird als Vogelschnabel bezeichnet. Folglich wird selbst dann, wenn die Breite W der Siliciumnitridschicht größer als die Fensterbreite W ist, das Erfordernis von W„< W„„ er-

OX ο OX

füllt (wobei W„ die Breite der Kanalzone ist). Das Silicium

VJ

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der Schichten 4d und 4e ist von der Oberseite des Bodens dieser Schichten oxidiert. Wenn dieses Erfordernis erfüllt ist und die Siliciuindioxidschichten 30a, 3Ob und 31a, 31b somit längs der beiden Seiten 3c bzw. 3d der einkristallinen Siliciumschicht 3a vorhanden sind, kann ein Kurzschluß zwischen den Source- und Drainzonen 4a bzw. 4b (Fig. 6 (a)) verhindert werden.

Wenn die Oxidation der freigelegten Siliciumschichten 3 und 4 (Fig. 5(a) und (b)) unter der Bedingung W_, >_W

G — OX

durchgeführt wird, wird die maskierte polykristalline Siliciumschicht unoxidiert gelassen und mit einem Dotierstoff zur Erzeugung der Source- und der Drainzone dotiert, wie es im Zusammenhang mit den Fig. 1(b) und (c) erläutert worden ist. Folglich werden die Sourcezone und die Drainzone kurzgeschlossen oder aber, wenn kein Kurzschluß auf-' tritt, wird die Stehspannung (Spannungsfestigkeit) zwischen der Source- und der Drainzone verringert oder der Leckstrom zwischen diesen Zonen unvorteilhafterweise erhöht. Ferner gilt allgemein: wenn eine Siliciumdicxidschicht auf einer polykristallinen Siliciumschicht und einer einkristallinen Siliciumschicht gebildet wird, ist die Stehspannung (Spannungsfestigkeit) der Siliciumdioxidschicht auf der polykristallinen Siliciumschicht kleiner als auf der einkristallinen Siliciumschicht. Die Siliciumdioxidschicht 7 (Fig. 1(b)) auf den polykristallinen Siliciumschichten 4d, 4e ist des-

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halb im Hinblick auf die geringe Stehspannung des Gates nachteilig. Wenn andererseits die Breite W„ der

Kanalzone kleiner ist als die Fensterbreite W , werden die freiliegenden polykristallinen Siliciumschichten 4d, 4e vorteilhafterweise zu den dicken Siliciumdioxidschichten 30a, 30b oxidiert. Nach dieser Oxidation werdendie Isolierschichten 7a und 7b entfernt, da deren Eigenschaften während der Oxidation in solchem Maß verschlechtert worden sind, daß sie als Gateisoliermaterial ungeeignet sind. Die freiliegende einkristalline Siliciumschicht 3a und die freiliegenden polykristallinen Schichten 4a und 4b werden wieder oxidiert, um die Siliciumdioxidschicht 7 (Fig. 7 (a) und (b)) mit einer Dicke von 50 bis 100 nm zu bilden, und die polykristalline Siliciumschicht 6 wird auf der Siliciumdioxidschicht 7 mit einer Dicke von 300 bis 500 nm niedergeschlagen.

Die polykristalline Siliciumschicht 6 (Fig. 7(a) und (b)) wird auf der gesamten Oberfläche der Siliciumdioxidschichten 30a, 30b, 5 und 7 niedergeschlagen und dann mit Hilfe von Fotolack 21 zur Bildung der Gateelektrode 6 gemustert. Die Breite der Gateelektrode 6 (Fig. 7(b)) ist beträchtlich größer als die Breite W . Um die Länge der Siliciumdioxidschicht 7 (Fig. 7(a)) gleich der Länge der Gateelektrode 6 zu machen, wird der freiliegende Teil der dünnen Silicium-

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dioxidschicht 7 durch Selbstausrichtung mit der polykristallinen Siliciumschicht 6 unter Verwendung einer Fluorsäureätzlösung gänzlich entfernt. Für die Schicht können anstelle von Silicium Molybdänund Wolfram verwendet werden.

Anschließend wird die PSG-Schicht 8 (Fig. 8) mit einer Dicke von 800 nm auf der gesamten oberen Oberfläche der Halbleiterstruktur niedergeschlagen, und der in der PSG-Schicht 8 mit einem Anteil von 20 % enthaltene Phosphor wird dann durch eine folgende Erwärmung sowohl in die polykristallinen Siliciumschichten 4a, 6 und 4b als auch in die einkristallinen Siliciumschichten 3b und 3c (Fig. 8} dotiert, um den Leitfähigkeitstyp dieser Schichten zu ändern. Die selektive Dotierung in die Halbleiterschichten 3, 4a und 4b wird durch Selbstausrichtung mit der durch die polykristalline Siliciumschicht 6 und die Siliciumdioxidschicht 7 gebildeten Maske erreicht. Die Erwärmung kann 20 Minuten lang in einer Sauerstoffatmosphäre bei 1050 ⁰C durchgeführt werden, wobei der Phosphor in die Schichten 3b, 3c, 4a, 4b und 6 dotiert wird. Da die Phosphordiffusionskonstante in jeglichem polykristallinen Silicium zwei- oder dreimal so groß wie in jeglichem einkristallinen Silicium ist, dringt der Phosphor der PSG-Schicht 8 in die einkristallinen Siliciumschichten 3b und 3c nicht nur über deren freiliegende Oberflächen ein, sondern

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- 36- -

auch über die polykristallinen Siliciumschichten 4a und 4b. Der N-P- Übergang wird daher zwischen den N dotierten Siliciumschichten 3b und 3c und der P -Siliciumschicht 3a gebildet. Die Tiefe des erwähnten Eindringens ist etwa 0,5 um. Die Ubergangstiefe X. (Fig. 8) beläuft sich auf 0,5 bis 0,6 um. Der Oberflächenwiderstand ρ der N -

/ s

Schicht mit einer Tiefe X. beläuft sich auf 17 bis 18 Ohm»cm.

Vorzugsweise werden die Bor ionen vor dem Niederschlagen der polykristallinen Siliciumschicht 6 mittels einer Ionenimplantationsmethode durch die dünne Siliciumdioxidschicht 7 (Fig. 8 (a)) hindurch in die einkristalline Siliciumschicht

11 12-2

3a bis zu einer Konzentration von 1 χ 10 bis 1 χ 10 cm , vorzugsweise 3 χ 10 cm , eingebracht, wodurch die Schwellenspannung V., des Gates auf etwa 1,0 Volt gesteuert wird. Als nächstes werden in der PSG-Schicht 8 Fenster gebildet, um die Enden der Aluminiumleitungen 9, 10 und 11 (Fig. 1(a), 1(c) und 2) in diesen Fenstern anzuordnen.

Fig. 9 zeigt die Beziehung zwischen mehreren der in den Fig. 5 bis 8 gezeigten Schichten in Draufsicht.

Der von den Punkten P₅ bis P_fi umgebene Bereich zeigt das ümfangsende der Siliciumdioxidschicht 7 (Fig. 6(a) und (b)),

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d. h., die Isolierschicht. Eine Linie L zeigt die vier Vierecksseiten des Fensters der Siliciumdioxidschicht 2. Linien P..-P₂ und P₃-P. entsprechen ersten gegenüberliegenden Seiten des viereckigen Fensters L . Die Bereiche 5,

die zunächst freiliegen, entsprechen den ersten zwei Zonen der Halbleiterschicht und den selektiv freigelegten Zonen der ersten polykristallinen Siliciumschicht 4. Wenigstens polykristalline Bereiche 31a und 31b, vorzugsweise zusammen mit den einkristallinen Bereichen 30a, 30b, sind ebenfalls zunächst auf der Außenseite der Siliciumdioxidschicht 7a (Fig. 6(a) und (b)) freigelegt und entsprechen somit den zweiten zwei Zonen der Halbleiterschicht und der nicht maskierten ersten Zone der einkristallinen Halbleiterschichten 30a, 30b, 31a und 31b. Die Bereiche 30a, 30b, 31a, 31b und 5 werden in ein isolierendes Material verwandelt, gewöhnlich durch deren Oxidation. Die mit 4a und 4b (Fig. 6(a)) bzeichneten Bereiche entsprechen den ersten nicht freigelegten Teilen der polykristallinen Siliciumschicht und sind nicht oxidiert. Die Linien P. - P₁ und P_ - P„ entsprechen den zweiten sich gegenüberliegenden Seiten des viereckigen Fensters L . Die von den Bereichen

4 und 4, durch strichpunktierte Linien getrennten Bereiche a D

3b und 3c entsprechen den zweiten Zonen der einkristallinen Siliciumschicht 3. Nach der Oxidation wird der schraffierte Bereich der Siliciumdioxidschicht 7a entfernt. Die Gate-

Η098ΛΠ/1017

isolierschicht 7 wird durch Entfernen der Siliciumdioxidschicht im Bereich P_c-P,.-P_-P_o mit Ausnahme des

D O / O

Bereichs P₉-P₁₀-P₁₁-P ₂ gebildet. Infolge dessen sind die zuvor nicht freiliegenden ersten Zonen 4a und 4b der polykristallinen Siliciumschicht 4 und die zweiten Zonen 3a und 3b der einkristallinen Schicht 3 freigelegt. In diese Schichten 3a, 3b, 4a und 4d wird ein Dotierstoff eingebracht, und zwar unter Verwendung der Siliciumdioxidschicht 7 und der Gateelektrode 6 (die in Fig. 9 nicht schraffiert und durch die Linien P_n-P -P₁₁-P₁₀ um-

9 10 11 12

geben ist) als Maske.

Ein weiteres Beispiel für ein Verfahren zur Herstellung der Halbleitervorrichtung mittels der selektiven Oxidation des Halbleitersubstrates wird in Verbindung mit den Fig. (a), (b) bis 13 (a), (b) erläutert, wobei die Figuren mit dem Zusatz (a) und (b) die gleiche Querschnittsansicht zeigen wie die Fig. 1(a) bzw. (b). In diesen Figuren sind solche Teile, die Teilen der in den Fig. 3 bis 9 gezeigten Halbleitervorrichtung gleichen, mit der gleichen Bezugsziffer bezeichnet.

Die flache Oberfläche des P -Siliciumhalbleitersubstrates (Fig. 10 (a) und 10(b)) wird bis zu einer Dicke von 50 bis 60 nm oxidiert, wodurch die Siliciumdioxidschicht 7c er-

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2824413 HZ

zeugt wird. Dann wird auf der Siliciumdioxidschicht 7c die Siliciumnitridschicht 7d bis zu einer Dicke von 100 bis 150 nm niedergeschlagen. Diese Schichten 7c und 7d werden selektiv auf einem Teil des Siliciumhalbleitersubstrates 1 gelassen, so daß der andere Teil des Substrates für die Erzeugung der vergrabenen Isolierschicht freiliegt. Der freiliegende Teil des Halbleitersubstrates 1 wird unter Verwendung der Schichten 7c und 7d als Ätzmaske bis auf eine Tiefe von etwa 55 % der Dicke der vergrabenen Isolierschicht geätzt. Die Ätztiefe beträgt beispielsweise 550 nm.

Die vergrabene Siliciumdioxidschicht 2 (Fig. 11 (a) und (b)) wird durch eine Methode der selektiven Oxidation erzeugt. Der freiliegende Teil des Halbleitersubstrates 1 wird unter Verwendung der Schichten 7c und 7d als Maske bis zu einer Dicke von beispielsweise 1 μπι oxidiert. Die Oxidation wird beispielsweise unter folgenden Bedingungen durchgeführt: 90 Minuten lang bei 1100 ⁰C und unter Verwendung einer Dampfoxidation. Als Folge der Oxidation gelangt die Oberfläche der Siliciumdioxidschicht 2 auf im wesentlichen gleiches Oberflächenniveau wie der vorstehende Teil des Halbleitersubstrates 1. Anschließend werden die Siliciumnitridschicht 7d mit erwärmter Phosphorsäure

und die Siliciumdioxidschicht mit einer Fluorsäurelösung entfernt.

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Nach einem vollständigen Waschen der freiliegenden oberen Oberfläche des Siliciumhalbleitersubstrates 1 wird eine Siliciumschicht auf dem freiliegenden Teil des Halbleitersubstrats 1 und der vergrabenen Isolierschicht 2 niedergeschlagen mit dem Ergebnis, daß das auf dem Halbleitersubstrat 1 niedergeschlagene Silicium zur einkristallinen Schicht 3 und das auf der vergrabenen Isolierschicht und in deren Nachbarschaft niedergeschlagene Silicium zur polykristallinen Schicht 4 wird. Es werden dann die Siliciumdioxidschicht 7e und die Siliciumnitridschicht 7f gebildet. Darauf wird der freiliegende Teil der Siliciumschichten 3 und 4 teilweise abgetragen, wie es zuvor in Verbindung mit den Fig. 5(a) und (b) beschrieben worden ist. Die Abtragtiefe ist beispielsweise 550 nm. Die Borionen für die Erzeugung aer Kanalbegrenzung werden mittels Ionenimplantation auf die freiliegende Oberfläche der Siliciumschichten 3 und 4 aufgebracht, wodurch eine ionenimplantierte Oberfläche auf diesen Schichten gebildet wird. Die Dichte der Ionenimplantation liegt vor-

12 13 2

zugsweise im Bereich von 1x10 bis 1 χ 10 Atome/cm , und die für die Ionenimplantation verwendete Energie liegt im Bereich von 30 bis 100 KeV.

Die freiliegenden Teile der polykristallinen Siliciumschicht 4 und der einkristallinen Siliciumschicht 3 wer-

809849/1017

Hk

den auf die gleiche Weise oxidiert, wie sie in Verbindung mit den Fig. 6(a) und (bi beschrieben worden ist. Der nicht durch die Isolierschichten 7e und 7f maskierte Teil der einkristallinen Siliciumschicht 3 wird zu Siliciumdioxid oxidiert. Die Oxidation wird so durchgeführt, daß die Siliciumdioxidschichten 30a und 30b mit einer Dicke von 1 μπι gebildet werden. Nach dieser Oxidation werden die Isolierschichten 7e und 7f entfernt, da deren Eigenschaften während der Oxidation in einem solchen Ausmaß verschlechtert worden ist, daß sie ungeeignet für das Gateisoliermaterial sind. Die freiliegenden Teile der einkristallinen Siliciumschicht 3 und der polykristallinen Schichten 4a, 4b, 4g und 4f werden wieder oxidiert, um die Siliciumdioxidschicht 7 (Fig. 12(a) und (b)) mit einer Dicke von 50 bis 1OO nm zu erzeugen, und auf der Siliciumdioxidschicht 7 wird die polykristall Ine Siliciumschicht 6 mit einer Dicke von 300 bis 5OO nm niedergeschlagen. Mit demselben Verfahren, wie es im Zusammenhang mit den Fig. 7(a) und (b) beschrieben worden ist, wird das Gatezonenmuster durch die Methode der Selbstausrichtung gegenüber diesen Schichten 6 und 7 (Fig. 12(a) und (b)) erzeugt. Wie aus Fig. (b) hervorgeht, ist das Erfordernis von W < W somit erfüllt. Wenn die in den Fig. 12(a) und (b) gezeigte Halbleiterstruktur gebildet wird, dringt das ionenimplantierte

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Bor · in das Innere der polykristallinen Siliciumschicht 4 und der einkristallinen Siliciumschicht 3 ein. Die Außenteile der P -leitenden polykristallinen Siliciumschicht 4a, 4b wie auch die Außenteile der P -leitenden einkristallinen Siliciumschicht 3a werden vorteilhafterweise in P -leitende Kanalstopper 4f, 4g bzw. 3b, 3c verwandelt. Das Bor dringt auch in die Zonen 1d und 1e des Halbleitersubstrates 1 ein.

Anschließend wird auf der gesamten Oberfläche der Halbleiterstruktur eine PSG-Schicht 8 aufgebracht, wie es die Fig. 14 (a) und (b) zeigen und der Phosphor wird unter Verwendung der Gateelektrode 6 und der Gateisolierschicht 7 als Maske eindotiert, so daß der Leitfähigkeitstyp der polykristallinen Siliciumschichten 4a, 4b und der einkristallinen SiIic!umschichten 1b, 1c, 3b und 3c von P- zu N-Leitfähigkeit verwandelt wird. Die Aluminiumelektroden 9, 1O und 11 werden mit dem gleichen Verfahren erzeugt, wie es in Verbindung mit den Fig. 1(a) und (b) erläutert worden ist.

Die Siliciumhalbleiterschichten 4a, 3b, 3a, 3c und 4b der in den Fig. 14 (a) und (b) gezeigten Halbleitervorrichtung sind nahezu eben und weisen keine gekrümmten Teile auf, wie sie in Fig. 8 gezeigt sind. Daher ist die Gefahr einer Unterbrechung oder Trennung dieser Schichten und aller darauf gebildeten Schichten verringert.

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HO

In Zusammenhang mit den Fig. 15 und 16, die den Fig. 13 (b) bzw. 14(a) entsprechen, wird ein weiteres Beispiel eines Verfahrens zur Herstellung der Halbleitervorrichtung erläutert. Bei diesem Beispiel werden anstelle der Erzeugung der dicken Siliciumdioxidschicht 5 (Fig. 14 (a) und (b)) lediglich die dünnen Siliciumdioxidschichten 30a und 30b (Fig. 15) auf den beiden Seiten der einkristallinen SiIiciumhalbleiterschicht 3 erzeugt. Diese Siliciumhalbleiterschicht kann gleichzeitig mit der Siliciumdioxidschicht 7 für die Gatezone erzeugt werden. Das Erfordernis W^J W ist

Gr " OX

bei diesem Beispiel ebenfalls erfüllt. Die PSG-Schicht 8 (Fig. 16) wird auf die vergrabene Isolierschicht 2 aufgebracht. Wie Fig. 15 zeigt, ist längs der beiden Seiten der einkristallinen Ealbleiterschicht 3 keine Halbleiterschicht vorhanden und ist bei diesem Beispiel eine Mesa-Struktur gebildet.

Bei den Beispielen, bei denen die Kanalstoppzonen 3b, 3c, 3d und 3e (Fig. 13b und 15) gebildet sind, ist die effektive Breite der Kanalzone von der Breite W_, der Gateisolierschicht 7 aufgrund der Kanalstoppzonen verringert und beläuft sich nur auf den Wert w' .

Nachfolgend ist ein Beispiel eines N-Kanal-Einzelgate-MOS-Transistors hinsichtlich der Herstellungsbedingungen und

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der elektrischen Eigenschaften erläutert.

Die Herstellungseigenschaften waren folgende:

1. Siliciumsubstrat 1: P -leitend;Ο, = 1 Ohm-cm

2. Siliciumdioxidschicht 2:

150 Minuten lang thermische Oxidation bei ΠOO ⁰C; Fensterbreite Vl 15 μΐη; Dicke 1 um.

3. P -Siliciumschicht 4:

thermische Zersetzung von SiH₄ bei 1.050 ⁰C; Dicke 1 μπι; ρ, 20 Ohm·cm.

4. Gateisolierschicht 7a:

42 Minuten lang thmerische Oxidation bei 1.05O⁰C; Gatebreite W„ 10 um (Erfindung) und 17 um (Kontrolle); Gatelänge 4 um.

5. Oxidation der freiliegenden Teile der Siliciumschichten 3 und 4: 150 Minuten lang bei 1100 ⁰C.

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6. Polykristalline Siliciumschicht 6: Thermische Zersetzung von SiH. bei 900 ⁰C für eine Minute; Dicke 0,5 μΐη.

7. PSG-Schicht 8:

Phosphorgehalt 20 %; 5 Minuten Erwärmung auf ⁰C.

8. Aluminiumleitungen 9, 10 und 11:

Minuten lang Aluminiumniederschlag aus der Dampfphase bei 2400 ⁰C.

Die elektrischen Eigenschaften des so erzeugten MOS-Transistors sind in der folgenden Tabelle gezeigt:

Stehspannung zwischen Scurcezone und Drainzone

Leckstrom

Ubergangstiefe X.

Erfindung
^(Wox> V

Kontrolle

mehr als 25 Volt
bei einem Drainstrom I von 1 μΑ

weniger als 10 A

weniger als 5 Volt bei einem Drainstram I von 1 μΑ

etwa 10 ⁶A bei V₁

bei einer zwischen = 5 Volt Scurcezone und Drainzone angelegten Spannung V_c von 20 Volt

SD

0,5 μπι

29/30

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Die Abhängigkeit des Drainstroms I von der Spannung V zwischen der Sourcezone und der Drainzone ist in Fig. 17 gezeigt, in der die durchgehende Linie L. den erfindungsgemäßen MOS-Transistor und die gestrichelte Linie L„ den bekannten MOS-Transistor darstellt. Der Drainstrom I ist im erfindungsgemäßen Fall vernachlässigbar klein, bis der MOS-Transistor durchbricht, während der Drainstrom des bekannten MOS-Transistors mit einer Erhöhung der Spannung V beträchtlich zunimmt. Wenn die Stehspannung anhand derjenigen Spannung bewertet wird, bei welcher ein Drainstrom I von 1 μΑ fließt, beläuft sich die Stehspannung des bekannten MOS-Transistors lediglich auf 5 Volt, während sich diejenige des erfindungsgemäßen MOS-Transistors auf 25 Volt beläuft.

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Claims

B LU M BAC H · WESER · BORGEN · K RAM ΕΞ .R

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Palentconsult Rado-ckestraic 43 3Q00 München 60 Taiefon {C3?i 6334 33/S33604 Telex 05-212 313 Teiogrirn-re P.:t .T.Uonsult Patentconsult Sonner.bergcr 3'raSe 43 62C3 Wiesbaden Telefon (05121) 562?43/551993 Tt!o' 01-186237 Teio^rj'nme P^ericorui.::

FUJITSU LIMITED, 1015, Kamikodanaka, 78/8738

Nakahara-ku, Kawasaki, Japan

PATENTANSPRÜCHE

( 1.J Halbleitervorrichtung mit

einem Halbleitersubstrat eines ersten Leitfähigkeitstyps;

einer auf dem Halbleitersubstrat gebildeten ersten Isolierschicht, die mit einem Fenster versehen ist, das selektiv einen Teil des Halbleitersubstrats freilegt;

einer integrierten Halbleitarschicht, die auf dem freigelegten Teil des Halbleitersubstrats und auf der ersten Isolierschicht gebildet ist; einer zweiten Isolierschicht, die auf einem Teil der Halbleiterschicht oberhalb des freigelegten Teils des Halbleitersubstrats gebildet ist und eine geringe Dicke aufweist, die zur Erzeugung einer Kanalzone hierunter

München: R. Kramer Dipl.-Ing. . W. Weser Dipl. Phys. Dr. rer. nat. · P. Hirsch Dipl.-Ing. . H. P. Brehm Dipl.-Chem. Dr. phil. nat. Wiesbaden: P.G. Blumbach Dipl.-ing. · P. Bergen Dipi.-Ing. Dr. jur. · G. Zwrner Dipl.-Ing. Dipl.-W.-Ing.

H 0 9 8 A 9 / 1 0 1 1

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geeignet ist;

einer auf der zweitem Isolierschicht angeordneten Gateelek trode;

einer Sourcezone und einer Drainzone, die je aus einem von zwei entgegengesetzten Leitfähigkeitstyp aufweisenden Teilen der Halbleiterschicht bestehen und sich in im wesentlichem symmetrischen Richtungen von unterhalb sowohl der zweiten Isolierschicht als auch der Gateelektrode zu einer Position oberhalb der ersten Isolierschicht erstrecken; einer Kanal zone, die in einem Teil der Halbleiterschicht zwischen der Sourcezone und der Drainzone gebildet ist; und einer Sourceelektrode und einer Drainelektrode, die je mit einem ier beiden Teile der Halbleiterschicht elektrisch verbunden sind;

dadurch gekennzeichnet, daß die Breite der zweiten Isolierschicht geringer ist als die Breite eines Teils der Halbleiterschicht, die in Berührung mit dem freigelegten Teil des Halbleitersubstrats steht, wobei die Breiten in einer zu den symmetrischen Richtungen senkrecht verlaufenden Richtung gemessen sind.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zwei Isolierteile vorgesehen

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282U19

sind, die sich in der senkrechten Richtung längs der Seiten der Kanalzone erstrecken.

3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Isolierteile wesentlich dicker als die zweite Isolierschicht sind.

4. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Dicke der Isolierteile im wesentlichen gleich der Dicke der zweiten Isolierschicht ist.

5. Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß das Halbleitersubstrat einen spezifischen Widerstand von 0,5 bis 2 Ohm-cm auf v/eist.

6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die erste Isolierschicht eine Dicke im Bereich von 0,5 bis 2 μπι aufweist.

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7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Halbleiteischicht vom einen Lei t f nhigkei tstyp eine Dicke im Boreich von 0,5 bis 1,5 um auf wo ist und daß ein einkristalliner Teil der Schicht einen VoI umenv/iderstand von 0,5 bis £)0 Ohm· cm auf v/ei :;L.

8. Verfahren zur Herstellung einer Halbleitervorrichtung mich einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß auf einem Halbleitersubstrat. dor> einen Lei t i ähigkei tr.typs eine Isolierschicht gebildet v/ii"d, die ein Fenster ".um selektiven Freilegen einen Teils dos Halbleitersubntrats aufweist und deren oben.- Oberfläche sich im wesentlichen auf dem gleichen Niveau wie oder einem höheren Niveau als der freigelegte⁵ Teil des Haibleitersubstrats befindet; zuf.ainiüonhärUjf ml eine Halbleiterschicht" sowohl auf dem freigelegten Teil des Halbleitersubstrats als auch auf der Isolierschicht erzeugt wird, wodurch die Isolierschicht unter dieser Halbleiterschicht vergraben wird; eine Isolierschicht gebildet wird, welche die Halbleiterschicht selektiv maskiert, mit Ausnahme von ersten zwei Zonen hiervon, die voneinander in zwei symmetrischen Richtungen getrennt sind, und mit Ausnahme von zweiten

B098/. Π/1Μ7

⁵ " 2824413

zwei Zonen, die voneinander in zu den symmetrischen Richtungen senkrechten Richtungen getrennt sind und an das Fenster angrenzen;

die nicht maskierten ersten und zweiten Zonen der HaIbleiterschicht in ein isolierendes Material verwandelt werden;

eine Gateisolierschicht auf einem Teil der Halbleiterschicht oberhalb des freigelegten Teils des Halbleitersubstrats gebildet wird;

eine Gateelektrode auf der Gateisolierschicht erzeugt wird;

dritte zwei Zonen der selektiv maskierten Halbleiterschicht freigelegt werden, wobei diese dritten Zonen zwischen der Gateelektrode und den nicht maskierten zweiten Zonen angeordnet v/erden;

in die dritten Zonen der Halbleiterschicht selektiv ein Dotierstoff für den entgegengesetzten Leitfähigkeitstyp eingebreicht wird, indem die Gateelektrode und die Gateisolierschicht als Maske verwendet werden, wodurch eine der dritten Zonen mit einem Leitfähigkeitstyp versehen wird, der für eine Sourcezone der Halbleitervorrichtung geeignet ist, und die andere dieser dritten Zonen mit einer Leitfähigkeit versehen wird, die für eine Drainzone der Halbleitervorrichtung geeignet ist.

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9. Verfahren nach Anspruch 8,

dadurch gekennzeichnet, daß die vergrabene Isolierschicht gebildet wird, indem ein höherer Teil des Haibleitorsubstrats maskiert und dessen nicht maskierter Teil oxidiert wird, und daß das Fenster gebildet wird, indem die Maske von dem einen Teil entfernt wird, so daß die obere Oberfläche der vergrabenen Isolierschicht auf im wesentlichen demselben Niveau wie die des Halblei.tersubstrats zu liegen kommt.

10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß ein Halbleitersubstrat mit einem spezifischen Widerstand im Bereich von 0,5 bis 2 Ohm.cm verwendet wird.

11. Verfahren nach Anspruch 10,

dadurch gekennzeichnet, daß die vergrabene Isolierschicht eine Dicke im Dereich von 0,5 bis I μΐη aufweist.

12. Verfahren nach Anspruch 11,

dadurch gekennzeichnet, daß die Halbleiterschicht vom einen Leitfähigkeitstyp eine Dicke im Bereich von

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O,5 bis 1,5 μπι aufweist und daß ein einkristall iner Teil di c^ser Schicht einen VoI umcnwi der stand im Bereich von 0,5 bis 50 Ohm·cm aufweist.

13. Verfahren nach Anspruch 12,

dadurch gekennzeichnet, daß polykristalline Teile der Halbleiterschicht einen spezifischen Widerstand im Bereich von 18 bis 20 Ohm·cm aufweisen.

Verfahren zur Herstellung einer Halbleitervorrichtung nach ei nein der Ansprüche 1 bis 7, dadurch gekeni'/.ei chnet, daß auf einem Halbleitersubstrat des einen Leitfähigkeitstyps eine Isolierschicht erzeugt wird, die ein Fenster zum selektiven Freilegen eines Teils des Kalbleitersubstrats aufweist und deren obere Oberfläche auf im wesentlichem demselben Niveau wie oder auf einem höheren Niveau als der freigelegte Teil der? HalbleiterSubstrats liegt;

eine Halbleiterschicht zusammenhängend sowohl auf dem freigelegten Teil des Halbleitersubstrats als auch auf der isolierschicht gebildet wird, so daß die Isolierschicht unter dieser Halbleiterschicht eingegraben wird; eine Isolierschicht erzeugt wird, zum selektiven Maskie-

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rcn de»r Halbleiterschicht mit Ausnahme erster zweier Zonen hiervon, die voneinander in zwei symmetrischen Richtungen getrennt sind, und zweiter zweier Zonen, die voneinander in zu den symmetrischen Richtung senkrechten Richtungen getrennt sind und an das Fenster angrenz on;

die Halbl tr iterschicht unter Verwendung der selektiv maskioreiKlen Isolierschicht als Maske selektiv entfernt wi id;

eine diinno Isolierschicht, erzeugt wird, deren Dicke dafür geeignet i:;t, unter dieser eine Kanal zone herzustellen, wodurch die Hai blei. torschicht durch die dünne J iiol i ei schicht bedeckt wird;

ei no (Tj 'ed t;J: u2 odc auf der dünnen Isolierschicht erzeugt wird;

und in ί r< i<jcl ng te dritte¹ Zonen der Halbleiterschicht uut'i V- ! ;·' ii'lung dt>r Gatol i.4;trode und dar dünnen Isolieriu'hichl air UirAia .selektiv oi-n mim entgegengesetzten I,' i i ί .'Πι ir ' j f .1 γρ ί ühi-tiiidcr DoI ierstof f eingebracht wird, \;odu](h · -svf: di-r dritten Zoiit· iiii einer Iici tf ähigkei tscii \ Vf ι■; ι I ■ π v'iid, die füi' eiiu^ i'>ourcc.:one der HaIb-1 (;i t Ii «-' η i'.l: lung geeignet ist, und die; andere dieser di itl< n :'■ v.f π iiit: einer I/-it itiliiiit H Mart vorgehen wird, die für r-iiK Γ r,j i ri.'.cric dci Halb! ( i trr vorri-.'litung geeignet

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15. Verfahren nach Anspruch 14,

dadurch gekennzeichnet, daß die vergrabene Isolierschicht erzeugt wird, indem ein höherer Teil des Halbleitersubstrats maskiert und dessen nicht maskierter niedrigerer Teil selektiv oxidiert wird, und daß das Fenster erzeugt wird, indem die Maske von dem einen Teil entfernt wird, wodurch die obere Oberfläche der vergrabenen Isolierschicht auf im wesentlichen demselben Niveau wie diejenige des Halbleitersubstrats zu liegen kommt.

16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet,daß ein Halbleitersubstrat mit einem spezifischen Widerstand im Bereich von 0,5 bis 2 Ohm·cm verwendet wird.

17. Verfahren nach Anspruch 16,

dadurch gekennzeichnet, daß die erste Isolierschicht mit einer Dicke von 0,5 bis 2 μΐη hergestellt wird.

18. Verfahren nach Anspruch 17,

dadurch gekennzeichnet, daß die Halbleiterschicht vom

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einen Leitfähigkeitstyp eine Dicke im Bereich von 0,5 bis 1,5 μπι aufweist und daß ein einkristalliner Teil dieser Schicht einen spezifischen Volumenwiderstand im Bereich von 0,5 bis 50 Ohm·cm aufweist.

19. Verfahren nach Anspruch 18,

dadurch gekennzeichnet, daß ein polykristalliner Teil der Halbleiterschicht einen spezifischen Widerstand im Bereich von 18 bis 20 Ohm. cm aufweist.

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