DE2510593A1 - Integrierte halbleiter-schaltungsanordnung - Google Patents
Integrierte halbleiter-schaltungsanordnungInfo
- Publication number
- DE2510593A1 DE2510593A1 DE19752510593 DE2510593A DE2510593A1 DE 2510593 A1 DE2510593 A1 DE 2510593A1 DE 19752510593 DE19752510593 DE 19752510593 DE 2510593 A DE2510593 A DE 2510593A DE 2510593 A1 DE2510593 A1 DE 2510593A1
- Authority
- DE
- Germany
- Prior art keywords
- zones
- circuit arrangement
- substrate
- integrated semiconductor
- semiconductor circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
SIEMEiTS AKTIENGESELLSCHAFT München 2, den 11MRZ1975
Berlin und München Vittelsbacherplatz 2
VPA 75 P 1034 BRD
Die vorliegende Erfindung betrifft eine integrierte Halbleiter-Schaltungsanordnung
mit einem Substrat des einen Leitungstyps und einer auf dem Substrat vorgesehenen epitaktischen Schicht des
anderen Leitungstyps, in der Funktionselemente wie "beispielsweise Transistoren ausgebildet sind, und mit für die Funktionselemente
vorgesehenen Isolationswannen, welche in der Grenzfläche zwischen Substrat und epitaktischer Schicht durch den pn-übergang zwischen
diesen und senkrecht zu der Grenzfläche durch sich durch die epitaktische Schicht bis zum Substrat erstreckende Oxidwände begrenzt
sind. Weiterhin betrifft die Erfindung ein Verfahren zur Herstellung einer derartigen integrierten Halbleiter-Schaltungsanordnung.
Bei bipolaren integrierten Schaltungen werden üblicherweise die Funktionselemente durch eine eigene Isolations-Diffusion elektrisch
voneinander isoliert.
Sine derartige integrierte Schaltung kann beispielsweise so ausgebildet
sein, daß auf ein p-dotiertes Substrat eine n-Epitaxieschicht
abgeschieden wird, deren Oberfläche anschließend in eine Oxidschicht umgewandelt wird. In diese Oxidschicht werden mittels
üblicher fotolithographischer Methoden rahmenförmige Strukturen geätzt, durch die eine p+-Diffusion (p+ bezeichnet eine große
Dotierungskonzentration) so tief eindiffundiert wird, bis sich die Diffusionsfront mit der p-Dotierung des Substrats überlappt.
A.uf diese Weise erhält man η-Wannen, die vollständig von einem
pn-übergang umschlossen sind. Bei Anschluß des p-Substrats bzw. der ρ -Isolationsrahmen an das negativste Potential sind alle
Isolations-pn-Übergänge in Sperrichtung gepolt.
VPA 9/110/4028 cnoooo/rw/o.
VPA 9/110/4044 ■ 609839/0449
VPA 9/110/4044 ■ 609839/0449
VPA 75/E 1021 Lz - 12 Wem
Mit der Diffusion in die Tiefe ist zwangsläufig auch eine seitliche
Diffusion unter die Oxidmaske verbunden, so daß die nachfolgend diffundierten Bereiche der Punktionselemente - z.B. die p-Basiszonen
von npn-Transistoren - immer ausreichenden Abstand zur Isolationszone besitzen müssen. Dieser Sicherheitsabstand ist
durch die Diffusionstiefen, Justiertoleranzen und Raumladungszonen
bestimmt. Daher hängt der Flächenbedarf, beispielsweise eines Transistors, wesentlich von der für die Isolation benötigten
Fläche ab.
Um diesen Nachteil zu vermeiden, ist die sogenannte Isoplanartechnik
bekannt geworden. Dabei wird auf die Oberfläche der Epitaxieschicht eine dünne Siliciumnitridschicht aufgebracht und
mittels bekannter Verfahren strukturgeätzt. Die verbleibenden Nitridstrukturen dienen als Maske zur Ätzung rahmenförmiger Bereiche
in die Epitaxieschicht mit einer Ätztiefe von etwa der halben
Dicke der Epitaxieschicht. Bei einem nachfolgenden Oxydationsprozeß wird das freiliegende Silicium in den Ätzgräben lokal in Siliciumdioxid
umgewandelt, wobei die Bereiche unter der Nitridschicht durch die gegenüber Sauerstoff maskierende Wirkung des
Nitrids unverändert bleiben. Die Oxydation wird so lange fortgesetzt, bis die Oxidgrenze den pn-übergang zwischen Epitaxieschicht
und Substrat überschritten hat. Damit verbleiben unter dem Nitrid Inseln, die zum Substrat hin durch einen pn-übergang isoliert
sind und mit deren seitlichen Begrenzung Oxidrahmen bilden.
Eine derartige Isolationstechnik bietet die folgenden Vorteile:
a) Die lateralen Dimensionen der Siliciumdioxid-Isolationsrahmen sind vergleichbar oder kleiner als die entsprechenden Breiten
von diffundierten p-Rahmen bei der Diffusions-Isolationstechnik;
b) Die Sicherheitsabstände zwischen den Diffusionen (z.B. Basis und Kollektor eines Transistors) können theoretisch entfallen,
VPA 9/110/4028
VPA 9/110/4044 609839/0449
VPA 75A 1021
VPA 75A 1021
d.h. die Diffusionen können bis an die Oxidgrenzen herangezogen werden. Justiertoleranzen spielen in diesem Pail keine
Rolle;
c) Die Seitenwandkapazitäten der Wannen werden beträchtlich herabgesetzt;
d) Fotolack- oder Maskenfehler, die auf die Oxid-Tsolationsbereiche
fallen, sind durch die große Oxiddicke unwirksam.
Diesen Vorteilen steht eine Reihe von gewichtigen Nachteilen bzw. Problemen gegenüber:
a) Die Oxydation ist auf eine Technologie mit geringer Epitaxiedicke begrenzt, da sonst die erforderlichen Oxiddicken bzw.
die zu ihrer Erzeugung erforderlichen Zeiten untragbar groß werden;
b) während der Oxydation diffundieren üblicherweise vor der Epitaxie
eindiffundierten buried layer-Bereiche in die Epitaxieschicht
aus und setzen dementsprechend eine untere Grenze für die Epitaxiedicke;
c) an der Grenze Silicium/Siliciumdioxid entstehen an der Oberfläche
Rundwülste, deren Höhe und Form stark von der Oxiddicke und dem Profil der Grabenätzung abhängt. Die Topologie dieser
"planen" Oberfläche stellt für den Verlauf von Leiterbahnen und generell für die Fotolackschichten beim Planarprozeß ein
Problem dar;
d) unter dem Oxid der Isolationsbereiche bilden sich bei den üblicherweise
verwendeten Dotierungen des Substratmaterials Inversionsschichten aus, welche die Isolation zwischen einzelnen
Wannen durch Channelbildung unvollständig machen. Diesem Effekt kann zwar durch Anhebung der Substratdotierung begegnet werden,
was seinerseits jedoch die Bodenkapazität der Wannen wieder anhebt.
VPA 9/110/4028 Rnqpqq/n//Q
VPA 9/110/4044 - hO98J9/QAA9
VPA 75/E 1021
25 Ί 0593
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine integrierte
Halbleiter-Schaltungsanordnung der in Rede stehenden Art
anzugeben, bei der insbesondere der oben unter d) angegebene Nachteil vermieden ist.
Diese Aufgabe wird bei einer integrierten Halbleiter-Schaltungsanordnung
der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß die isolierenden Oxidwände von Zonen des einen Leitungstyps
umgeben sind, welche sich durch die epitaktische Schicht bis.
zum Substrat erstrecken.
In Weiterbildung der Erfindung ist vorgesehen, daß die die isolierenden
Oxidwände umgebenden Zonen in der Schaltungsanordnung als Ohm'sche Widerstandselemente dienen.
Bei einem Verfahren zur Herstellung einer integrierten Schaltungsanordnung
der oben definierten Art ist in weiterer Ausgestaltung der Erfindung vorgesehen, daß nach dem Herstellen von Gräben für
die Erzeugung der isolierenden Oxidwände in die epitaktisehe Schicht Zonen mit gegenüber der epitaktischen Schicht entgegengesetztem
Leitungstyp bis zu einer Tiefe eindiffundiert werden, welche gewährleistet, daß die eindiffundierten Zonen bei einer nachfolgenden
Temperaturbehandlung zur Oxidherstellung bis in das Substrat ausdiffundieren.
Die Erfindung wird im Folgenden an Hand von in den" Figuren der
Zeichnung dargestellten Ausführungsbeispielen näher erläutert.
Es zeigen:
Fig. 1 einen schematischen Ausschnitt einer integrierten Halbleiter-Schaltungsanordnung
nach Ätzung der Gräben und Eindiffundieren von Zonen, welche die nachfolgend herzustellenden
Isolations-Oxidwände umgeben;
Fig. 2 eine der Figur 1 entsprechende Anordnung nach Herstellung der Oxidwände;
Fig. 3 einen Ausschnitt einer integrierten Halbleiter-Schaltungsanordnung
in Aufsicht mit einer Isolationswände umgebenden Zone zur Verwendung als Ohm1scher Widerstand;
VPA 9/110/4028 . 609839/0449
VPA 9/110/4044
VPA 75/E 1021
VPA 9/110/4044
VPA 75/E 1021
-p-
Pig. 4 einen Schnitt in der Ebene IV-TV in Pig. 3;
Pig. 5 eine weitere Ausführungsform einer als Ohm1scher Widerstand
verwendbaren, Oxidationswände umgebenden Zone;
Pig. 5 einen Schnitt in der Ebene VI-VI in Pig. 5;
Pig. 7 ein Teilschaltbild einer Transistorstufe, welche beispielsweise
als Singangsstufe eines EGL-Gatters verwendbar ist;
Pig. 8 eine Ausführung der Teilschaltung nach Pig. 4 als integrierte
Schaltung in Aufsicht;
Fig. 9 einen Schnitt in der Ebene IX-II in Pig. 8;
Pig.10 ein Teilschaltbild einer Transistorstufe, welche beispielsweise
in einer monolithischen Speicherzelle verwendbar ist;
Fig.11 eine Ausbildung der Teilschaltung nach Fig. 10 als integrierte
Schaltung in Aufsicht; und
Fig.12 einen Schnitt in der Ebene XII-XH in Pig. 11.
Gemäß Fig. 1 sind in einem p-Substrat 1 zwei hochdotierte n+-
buried layer-Zonen 2 und darauf eine n-Epitaxieschicht 3 vorgesehen.
In diese Struktur sind Gräben 5 geätzt, welche zur Ausbildung von Isolations-Oxidwänden dienen sollen. Auf stehengebliebenen
Inssln 6 der epitaktischen Schicht 3 befinden sich SiIiciumnitridschichten
4 (Si^N.), welche die stehengebliebenen Inseln
6 gegen den Ätzangriff zur Ätzung der Gräben 5 geschützt
haben.
Nach Herstellung der Gräben wird nun in die verbleibende Struktur der epitsktischen Schicht 3 eine p-Zone 7 eindiffundiert. Da diese
Zonen 7 bei nachfolgenden Temperaturbehandlungen mit ihren Diffusionsfrcnten noch weiterlaufen, ist ihre Begrenzung in Fig. 1 lediglich
gestrichelt dargestellt.
Fig. 2 zeigt nun die Anordnung nach Fig. 1 nach Herstellung von Isolationswänden 8 aus Siliciumdioxid (SiO2). Aus Fig. 2 ist ersichtlich,
daß die Zonen 7 durch die Temperaturbehandlung zur Herstellung der Isolations-Oxidwände 8 bis in das Substrat 1 ausdiffundieren
und daß auch die buried layer-Zonen 2 bei der- Tempera-
VPA 9/110/4028
VPA 9/110/4044
VPA 9/110/4044
VPA 75/E 1021 609839/0449
turbehandlung mit ihren Diffusionsfronten weitergelaufen sind, so
daß sie tiefer in das Substrat 1 und in die Inseln 6 eingreifen.
Aus Fig. 2 ist weiterhin ersichtlich, daS die p-Zonen 7 die Oxidisolationswände
8 umgeben, wodurch sich unter dem Isolationsoxid keine Inversionsschichten mehr bilden können, welche zu einer
Channelbildung und damit zu einer mangelnden Isolation der einzelnen Inseln bzw. Isolationswannen 6 führen.
Es sei hier bemerkt, daß die Darstellungen nach Fig. 1 und 2 lediglich
schematischer Natur sind, um das erfindungsgemäße Prinzip zu erläutern. Die tatsächliche Form von Diffusionsfronten und
auch der Ätzgräben ist in der Halbleitertechnik an sich bekannt, so da3 auf eine genaue Darstellung hier verzichtet werden kann.
Dies gilt auch für die im Folgenden noch zu beschreibenden Ausführungsbeispiele
.
Die Figuren 3 und 4 zeigen nun eine Ausführungsform der Erfindung,
bei der eine Zone nach Art der Zone 7 der Figuren 1 und 2 als Chin1 scher Widerstand Verwendung findet.
Bei dieser Ausführungsform ist eine η-leitende Isolationswanne
allseitig durch Isolations-Oxidwände 14 und den pn-übergang zwischen
einer buried layer-Zone 11 gegen ein p-leitendes Substrat
10 isoliert. Auch bei dieser Ausführungsform sind die Oxidisolationswände 14 von p-Zonen 13 umgeben. Aus Fig. 3 ist ersichtlich,
daß die Zonen 13 über p^-Endbereiche 13' kontaktierbar sind, so
daß sie als Ohm1scher Widerstand ausnützbar sind. Die Zone 13 mit
ihren Sndbereichen 13' umschließt die Isolationswanne 12 bei dieser
Ausführungsform allseitig, wobei die buried layer-Zone 11 allseitig über die Zone 13 und ihre Endbereiche 13» hinausreicht.
Die Ausbildung eines Ohm'sehen Widerstandes in dieser Weise bringt
eine Reihe von Vorteilen mit sich:
Da die Widerstandszonen hochohmige p-Zonen sind, ist für eine eingestellte
Dotierung ein höherer Widerstandswert gegenüber n-Widerständen realisierbar, da die Löcherleitfähigkeit kleiner als die
Elektronenleitfähigkeit ist., Weiterhin ist zur Herstellung des
VPA 9/110/4.028 609839/0449
VPA 9/110/4044
VPA 75/E 1021
VPA 9/110/4044
VPA 75/E 1021
Widerstandes kein zusätzlicher Prozeßschritt erforderlich, da er sich gleichzeitig mit der Channelstopper-Diffusion ausbildet. Auf
Grund der in den Figuren 3 und 4 dargestellten Struktur ist der Widerstand auch unabhängig von Maskentoleranzen, wobei auch sein
Flächenbedarf relativ klein ist.
Bei der Ausführungsform nach den Figuren 3 und 4 ist der Widerstand
über die Endbereiche 13' auf der dem Substrat 10 abgewandten Seite
elektrisch zugänglich.
In Weiterbildung der Erfindung kann jedoch auch ein Anschluß des Widerstandes über das Substrat erfolgen. Eine derartige Ausführungsform
ist in den Figuren 5 und 6 dargestellt, in denen den Figuren 3 und 4 entsprechende Elemente mit gleichen Bezugszeichen
versehen sind.
Bei dieser Ausführungsform umschließt die buried layer-Zone 11
die Widerstandszone 13 nicht vollständig, so daß diese Zone in ihrem in Fig. 5 oberen Endbereich direkt mit dem Substrat 10
elektrisch in Verbindung steht.
Die Figuren 7 bis 9 zeigen eine weitere Ausführungsform der Erfindung,
bei der ein Widerstand der oben beschriebenen Art in der Eingangs strecke eines Transistors T1 liegt. Dieser Widerstand Rp1-liegt
an der Basis des Transistors T1, welche einen Eingang E der
Stufe bildet, sowie an einer Klemme 20, welche in der integrierten Ausführung nach den Figuren 8 und 9 durch das Substrat gebildet
ist. Ein im Emitterzweig des Transistors T1 liegender
(nicht näher bezeichneter) Widerstand ist bei der integrierten Ausführung nach Fig. 8 und 9 nicht mit integriert.
Die integrierte Struktur nach Fig. 8 und 9 umfaßt wiederum ein Substrat 20, eine buried layer-Zone 21 sowie eine durch Oxidisolationswände
26 sowie eine p-Zone 25 isolierte Isolationswanne In dieser Isolationswanne ist der Transistor T1 durch einen Bereich
der Isolationswanne 24 als Kollektor, eine p-Zone als Basis
yDfi q/110/4028
VPA 9/110/4044 - 609839/0U9
VPA 75/5 1021
mit einer Basiskontaktzone 23' und einer η -Zone 22 als Emitter
ausgebildet. Eine n+-Zone 24' dient als Kollektoranschlußzone.
Entsprechend der Ausführungsform nach Pig. 5 und 6 "bildet die
p~-Zone 25 den Widerstand R?c» der einerseits mit der Basiszoi
und andererseits mit dem Substrat 20 verbunden ist.
Die Figuren 10 bis 12 zeigen eine weitere Ausführungsform einer
Transistorstufe, welche sich als Kehremitterstufe in einer monolithischen Speicherzelle verwenden läßt. Eine derartige Speicherzelle
ist beispielsweise in der DT-OS 1.77^.929 vollständig beschrieben.
Die Transistorstufe enthält einen Mehremittertransistor T2 mit
einer Reihenschaltung aus einem Widerstand R-,. und einer Diode D^51
im Kollektorkreis sowie einem Widerstand R,g als Basiswiderstand.
An einer Klemme 36* ist der Stufe eine Betriebsspannung zuführbar.
Gemäß den Figuren 11 und 12 ist auch hier die integrierte Struktur
durch ein p-Substrat 30, eine buried layer-Zone 31 sowie eine von
Cxidisolationswänden 37 und einer p~-Zone 36 isolierte Isolationswanne 35 gebildet. Der Transistor Tp wird durch die n-Isolationswanne
35 als Kollektor, eine p-Zone 34 als Basis mit einer ρ Basisanschlußzone
34' sowie n+-Zonen 32 und 33 als Emitter gebildet.
Bei dieser Ausführungsform weist die p~-Zone 36 eine Kontaktanschlußzone
36' auf. Somit bildet die Zone 36 den Widerstand R^g
zwischen Basis 34- des Transistors T? und dem Anschluß 36'. Der
pn-übergang zwischen der p~"-Zone 36 und der buried layer-Zone 31
bildet die Diode D^1, welcher der Bahnwiderstand der buried layer-Zone
31 als Widerstand R^ in Reihe liegt.
12 Patentansprüche
12 Figuren
12 Figuren
VPA 9/110/Λ028
VPA 9/110/Δ044
VPA 75/E 1021
VPA 9/110/Δ044
VPA 75/E 1021
6Π9839/04Α9
Claims (12)
1.))Integrierte Halbleiter-Schaltungsanordnung mit einem Substrat
des einen Leitungstyps und einer auf dem Substrat vorgesehenen epitaktischen Schicht des anderen Leitungstyps, in der
Punktionselemente wie beispielsweise Transistoren ausgebildet
sind, und mit für die Funktionselemente vorgesehenen Isolationswannen, welche in der Grenzfläche zwischen Substrat
und epitaktischer Schicht durch den pn-übergang zwischen diesen und senkrecht zu der Grenzfläche durch sich durch die epitaktische
Schicht bis zum Substrat erstreckende Oxidwände begrenzt sind, dadurch gekennzeichnet, daß
die isolierenden Oxidwände (S; 14; 26; 36) von Zonen (7; 13; 25; 36;) des einen Leitungstyps umgeben sind, welche sich
durch die epitaktische Schicht (3; 12; 25; 35) bis zum Substrat (1; 10; 20; 30) erstrecken.
2.) Integrierte Halbleiter-Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat
(1; 10; 20; 30) sowie die die isolierenden Oxidwände (8; 14; 26) umgebenden Zonen (7; 13; 25; 36) p-leitend und die epitaktische
Schicht (3; 24; 35) η-leitend sind.
3.) Integrierte Halbleiter-Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß unter
den Isolationswannen (6; 12; 24; 35) gegen die epitaktische Schicht (3; 24; 35) hochdotierte buried layer-Zonen (2;
11; 21; 31;) vorgesehen sind.
4.) Integrierte Halbleiter-Schaltungsanordnung nach einem der Ansprüche
1 Ms 3, dadurch gekennzei chnet, daß die die isolierenden Oxidwände (8; 14; 26) umgebenden
Zonen (13; 25; 36) in der Schaltungsanordnung als Ohm'sche tfiderstandselemente dienen (Fig. 3 bis 12).
5.) Integrierte Halbleiter-Schaltungsanordnung nach einem der Ansprüche
1 MsA, dadurch gekennseichnet,
daß die die Oxidwände (14) umgebenden Zonen (13; 13f) die
VPA 9/110/4028 609839/0 449
YPA 9/110/4044
YPA 75/Ξ 1021
YPA 9/110/4044
YPA 75/Ξ 1021
Isolationswannen (12) in der Ebene gesehen, in der die Isolationswannen
an die Oberfläche treten, allseitig umschließen und daß die buried layer-Zonen (11) in der genannten Ebene gesehen
allseitig über die Zonen (13; 13') hinausreichen (Fig. 3 und 4).
6.) Integrierte Halbleiter-Schaltungsanordnung nach einem der Ansprüche
1 bis 5, dadurch gekennzeichnet, daß die Endbereiche (13*) der Zonen (13; 13') gegen deren übrige
Eereiche hochdotiert sind (Pig. 3 und 4).
7.) Integrierte Halbleiter-Schaltungsanordnung nach einem der Ansprüche
1 MS^, dadurch gekennzeichnet,
daß die die Oxidwände (14) umgebenden Zonen (13; 131) die Isolations
v/a nnen (12) in der Ebene gesehen, in der die Isolationswannen an die Oberfläche treten, allseitig umschließen
und daß die Zonen (13; 13f) in der genannten Ebene gesehen
einseitig über die buried layer-Zonen (12) hinausreichen (Fig. 5 und 6).
8.) Integrierte Halbleiter-Schaltungsanordnung nach einem der Ansprüche
1 bis 7 mit einem in einer Isolationswanne vorgesehenen Planartransistor, dadurch gekennzeichnet,
daß eine Oxidwand (26) umgebende Zone (25) einerseits mit der Basis (23) des Transistors (22; 23; 23'; 24; 24') und
andererseits mit dem Substrat (20) elektrisch, in Verbindung steht und damit in einer Schaltungsanordnung einen Basisableitwiderstand
(R25) ^T den Transistor bildet (Fig. 7 bis 9).
9.) Integrierte Halbleiter-Schaltungsanordnung nach einem der Ansprüche
1 bis 7 mit einem in einer Isolationswanne vorgesehenen Mehremitter-Planartransistor, dadurch gekennzeichnet,
daß eine eine Oxidwand (37) umgebende Zone (36) mit der Basis (34) des Transistors (32;33;34;34';31;35;
35f) in Verbindung steht und daS das Substrat (30) durch eine
buried layer-Zone (31) abgeschirmt ist, wobei diese Zone (36)
VPA 9/110/4028
VPA 9/110/4044
VPA 9/110/4044
A 1021 · sa9839/449
einen Basiswiderstand (R^g) für den Transistor und der pn-übergang
zwischen dieser Zone (36) und der buried layer-Zone (31) sowie deren Bahnwiderstand ein am Kollektor (35; 35') liegendes
Reihenglied aus einer Diode (D51) und einem Widerstand
(R31) bilden (Fig. 10 bis 12).
10.)Integrierte Halbleiter-Schaltungsanordnung nach einem der Ansprüche
1 Ms 9) dadurch gekennzeichnet, daß der Widerstandswert des Basiswiderstandes (^25» ^36'^
durch Dotierungskonzentration, Leitungstyp und Formgebung der ihn bildenden Zonen (35; 36) festgelegt ist.
11. )Verfahren zur Herstellung einer integrierten Halbleiter-Schaltungsanordnung
nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß nach dem Herstellen
von Gräben für die Erzeugung der isolierenden Oxidwände (8; 14; 26; 37) mit gegenüber der epitaktischen Schicht
(3; 12; 25; 35) entgegengesetzten Leitungstyp bis zu einer Tiefe eindiffundiert werden, welche gewährleistet, daß die
eindiffundierten Zonen bei einer nachfolgenden Temperaturbehandlung zur Oxidherstellung bis in das Substrat (1; 10; 20;
30) ausdiffundieren.
12.)Verfahren nach Anspruch 11, dadurch gekennzeichnet,
daß die buried layer-Zonen (2; 11; 21; 31) vor dem Aufbringen der epitaktischen Schicht (3; 24; 35) auf
das Substrat (1; 10; 20; 30) in dieses eindiffundiert werden.
VPA 9/110/4028
VPA 9/110/4044
VPA 75/S 1021 8 0 9 8 3 9/0449
VPA 9/110/4044
VPA 75/S 1021 8 0 9 8 3 9/0449
Lee
rs e 11 e
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2510593A DE2510593C3 (de) | 1975-03-11 | 1975-03-11 | Integrierte Halbleiter-Schaltungsanordnung |
| GB5684/76A GB1514624A (en) | 1975-03-11 | 1976-02-13 | Integrated circuits |
| CA246,721A CA1055619A (en) | 1975-03-11 | 1976-02-27 | Integrated semiconductor circuit arrangement |
| IT20832/76A IT1056855B (it) | 1975-03-11 | 1976-03-04 | Disposizione circuitale a semi conduttori intergrata |
| FR7606664A FR2304178A1 (fr) | 1975-03-11 | 1976-03-09 | Montage integre a semi-conducteurs |
| JP51026014A JPS51113475A (en) | 1975-03-11 | 1976-03-10 | Integrated semiconductor circuit and method of producing same |
| US06/085,735 US4323913A (en) | 1975-03-11 | 1979-10-17 | Integrated semiconductor circuit arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2510593A DE2510593C3 (de) | 1975-03-11 | 1975-03-11 | Integrierte Halbleiter-Schaltungsanordnung |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2510593A1 true DE2510593A1 (de) | 1976-09-23 |
| DE2510593B2 DE2510593B2 (de) | 1981-07-16 |
| DE2510593C3 DE2510593C3 (de) | 1982-03-18 |
Family
ID=5941047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2510593A Expired DE2510593C3 (de) | 1975-03-11 | 1975-03-11 | Integrierte Halbleiter-Schaltungsanordnung |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4323913A (de) |
| JP (1) | JPS51113475A (de) |
| CA (1) | CA1055619A (de) |
| DE (1) | DE2510593C3 (de) |
| FR (1) | FR2304178A1 (de) |
| GB (1) | GB1514624A (de) |
| IT (1) | IT1056855B (de) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113578A (en) * | 1975-03-31 | 1976-10-06 | Hitachi Ltd | Semi-conductor elements |
| JPS6057707B2 (ja) * | 1978-01-25 | 1985-12-16 | 株式会社日立製作所 | 記憶回路 |
| DE3072002D1 (en) * | 1979-11-14 | 1987-09-10 | Fujitsu Ltd | An output transistor of a ttl device with a means for discharging carriers |
| JPS5829628B2 (ja) * | 1979-11-22 | 1983-06-23 | 富士通株式会社 | 半導体記憶装置 |
| US4432008A (en) * | 1980-07-21 | 1984-02-14 | The Board Of Trustees Of The Leland Stanford Junior University | Gold-doped IC resistor region |
| US4419150A (en) * | 1980-12-29 | 1983-12-06 | Rockwell International Corporation | Method of forming lateral bipolar transistors |
| US4466180A (en) * | 1981-06-25 | 1984-08-21 | Rockwell International Corporation | Method of manufacturing punch through voltage regulator diodes utilizing shaping and selective doping |
| JPS588514U (ja) * | 1981-07-10 | 1983-01-20 | 東芝タンガロイ株式会社 | ボ−ルエンドミル |
| JPS5812350A (ja) * | 1981-07-16 | 1983-01-24 | Nec Corp | 半導体集積回路装置 |
| DE3144920A1 (de) * | 1981-11-12 | 1983-05-26 | Krauss-Maffei AG, 8000 München | Mischkopf |
| JPS58171832A (ja) * | 1982-03-31 | 1983-10-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6039415U (ja) * | 1983-08-23 | 1985-03-19 | 東芝タンガロイ株式会社 | スロ−アウエイ式のエンドミル |
| JPS60117613A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62230051A (ja) * | 1986-03-31 | 1987-10-08 | Nec Corp | トランジスタ |
| US5095348A (en) * | 1989-10-02 | 1992-03-10 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
| US7084483B2 (en) * | 2004-05-25 | 2006-08-01 | International Business Machines Corporation | Trench type buried on-chip precision programmable resistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1774929A1 (de) * | 1968-03-01 | 1971-11-04 | Ibm Deutschland | Monolithische Speicherzelle mit zwei kreuzgekoppelten Transistoren |
| DE2215351A1 (de) * | 1971-04-03 | 1972-10-12 | Philips Nv | Halbleiteranordnung und Verfahren zur Herstellung derselben |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631311A (en) * | 1968-03-26 | 1971-12-28 | Telefunken Patent | Semiconductor circuit arrangement with integrated base leakage resistance |
| US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
| NL161301C (nl) * | 1972-12-29 | 1980-01-15 | Philips Nv | Halfgeleiderinrichting en werkwijze voor de vervaar- diging daarvan. |
| US3962717A (en) * | 1974-10-29 | 1976-06-08 | Fairchild Camera And Instrument Corporation | Oxide isolated integrated injection logic with selective guard ring |
-
1975
- 1975-03-11 DE DE2510593A patent/DE2510593C3/de not_active Expired
-
1976
- 1976-02-13 GB GB5684/76A patent/GB1514624A/en not_active Expired
- 1976-02-27 CA CA246,721A patent/CA1055619A/en not_active Expired
- 1976-03-04 IT IT20832/76A patent/IT1056855B/it active
- 1976-03-09 FR FR7606664A patent/FR2304178A1/fr active Granted
- 1976-03-10 JP JP51026014A patent/JPS51113475A/ja active Granted
-
1979
- 1979-10-17 US US06/085,735 patent/US4323913A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1774929A1 (de) * | 1968-03-01 | 1971-11-04 | Ibm Deutschland | Monolithische Speicherzelle mit zwei kreuzgekoppelten Transistoren |
| DE2215351A1 (de) * | 1971-04-03 | 1972-10-12 | Philips Nv | Halbleiteranordnung und Verfahren zur Herstellung derselben |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1055619A (en) | 1979-05-29 |
| DE2510593C3 (de) | 1982-03-18 |
| JPS51113475A (en) | 1976-10-06 |
| US4323913A (en) | 1982-04-06 |
| FR2304178B1 (de) | 1982-10-08 |
| GB1514624A (en) | 1978-06-14 |
| IT1056855B (it) | 1982-02-20 |
| JPS5526620B2 (de) | 1980-07-15 |
| FR2304178A1 (fr) | 1976-10-08 |
| DE2510593B2 (de) | 1981-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0036634B1 (de) | Verfahren zur Herstellung einer bipolaren Transistorstruktur | |
| DE69315239T2 (de) | VDMOS-Transistor mit verbesserter Durchbruchsspannungscharakteristik | |
| DE1514818C3 (de) | ||
| DE69030415T2 (de) | Verfahren zur Herstellung eines DMOS Transistors | |
| DE4445345C2 (de) | Verfahren zur Herstellung eines Bipolartransistors | |
| DE69430724T2 (de) | Dielektrisch isolierte Halbleiteranordnung | |
| DE3334337A1 (de) | Verfahren zur herstellung einer integrierten halbleitereinrichtung | |
| DE2845062C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
| EP0001574B1 (de) | Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung | |
| DE3686310T2 (de) | Dielektrisch isoliertes integriertes halbleiterbauelement und herstellungsverfahren. | |
| DE2510593C3 (de) | Integrierte Halbleiter-Schaltungsanordnung | |
| DE3437512A1 (de) | Integrierte halbleiterschaltung und verfahren zu ihrer herstellung | |
| DE2223699A1 (de) | Dielektrisch isolierte Halbleiteranordnung und Verfahren zur Herstellung | |
| DE2238450A1 (de) | Halbleiterbaugruppe und verfahren zur herstellung derselben | |
| DE2615754A1 (de) | Aus einem substrat und einer maske gebildete struktur und verfahren zu ihrer herstellung | |
| DE2420239A1 (de) | Verfahren zur herstellung doppelt diffundierter lateraler transistoren | |
| DE2365056A1 (de) | Verfahren zur herstellung von halbleitereinrichtungen unter oertlicher oxidation einer silicium-oberflaeche | |
| DE2133976C3 (de) | Monolithisch integrierte Halbleiteranordnung | |
| DE1764570C3 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung mit zueinander komplementären NPN- und PNP-Transistoren | |
| DE3688711T2 (de) | Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung. | |
| DE2617482A1 (de) | Verfahren zur dielektrischen isolation integrierter halbleiteranordnungen | |
| EP1415340A2 (de) | Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors | |
| DE4445565A1 (de) | Säulen-Bipolartransistor und Verfahren zu seiner Herstellung | |
| DE68928763T2 (de) | Verfahren zur Herstellung von isolierten vertikalbipolaren und JFET-Transistoren und entsprechender IC | |
| DE2510951C3 (de) | Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) | ||
| 8339 | Ceased/non-payment of the annual fee |