DE3229250C2 - - Google Patents

Description

Eine Halbleitervorrichtung mit Schutzelement für das Gate eines FET mit den im Oberbegriff des Anspruchs 1 angegebenen Merkmalen ist aus der US 37 28 591 be­ kannt. Der Isolierschicht-Feldeffekttransistor und das Schutz­ element sind dort nebeneinander auf einem gemeinsamen Halblei­ tersubstrat angeordnet, wobei die elektrische Verbindung zwi­ schen dem aus einer Diodenanordnung bestehenden Schutzelement und den entsprechenden Elektroden des Transistors über auf dem Halbleitersubstrat verlaufende Metallisierungsschichten er­ folgt.

Wendet man eine entsprechende Struktur bei einem Vertikal-FET an, bei dem das Halbleitersubstrat auch als Drain-Zone dient, so stellt sich heraus, daß die Schutz-Diodenanordnung aufgrund parasitärer Effekte eine Thyristorbetriebsweise ergibt, die zu einem Durchbruch des Feldeffekttransistors führen kann.

Versucht man, dieses Problem dadurch zu umgehen, daß man das Schutzelement isoliert von dem FET-Substrat anordnet, so führt dies zu einer Verringerung der Integrationsdichte.

Der Erfindung liegt die Aufgabe zugrunde, eine Halblei­ tervorrichtung mit einem Vertikal-FET und einem Schutzelement für dessen Gate-Elektrode anzugeben, bei der bei möglichst ge­ ringem Platzbedarf keine parasitären Thyristoreffekte auftreten und die Spannungsfestigkeit erhöht ist.

Die Lösung dieser Aufgabe ist im An­ spruch 1 gekennzeichnet. Vorteilhafte Weiterbildungen der Er­ findung ergeben sich aus den Unteransprüchen.

Nachstehend werden Ausführungsbeispiele der Erfindung an­ hand der Zeichnungen näher erläutert. In den Zeichnungen zeigt

Fig. 1 einen Querschnitt durch die Hauptteile eines vertikalen N-Kanal-MOSFET mit Schutzelement;

Fig. 2 das Ersatzschaltbild eines solchen vertikalen N-Kanal-MOSFET mit Schutzelement;

Fig. 3 eine Draufsicht auf einen entsprechenden Halbleiterchip und die Anordnung des Schutzelementes;

Fig. 4 eine Draufsicht auf den ganzen Chip mit der Anordnung der Elektroden für die Vervollständigung der Halbleitervorrichtung;

Fig. 5 einen vereinfacht dargestellten Querschnitt durch eine polykristal­ line Siliziumschicht, die als Schutzelement dient;

Fig. 6 die Strom-Spannungs-Kennlinie des in Fig. 5 dargestellten Schutz­ elements;

Fig. 7 eine schematische, perspektivische Ansicht der An­ ordnung des Schutz­ elementes und der Gate-Elektrode des MOSFET;

Fig. 8a bis 8h in Querschnitten den Herstel­ lungsprozeß eines vertikalen MOSFET mit Schutzelement;

Fig. 9 eine Ansicht eines Schutzelementes, das nach einem anderen Herstellungsverfahren hergestellt wird;

Fig. 10 eine Ansicht eines Schutzelementes das nach einem weiteren Herstellungsverfahren gebildet ist;

Fig. 11 in einer schematischen, perspektivischen Ansicht ein Beispiel für eine Abwandlung des Schutzelementes;

Fig. 12 einen Teilschnitt für eines weiteres Bei­ spiel einer Abwandlung des Schutzelementes;

Fig. 13 schematisch in einer perspektivischen Darstellung ein weiteres Beispiel einer möglichen Aus­ führungsform des Schutzelementes und

Fig. 14 ein Ersatzschaltbild für einen vertikalen N-Kanal-MOSFET mit Schutzelement gemäß der Fig. 13.

In Fig. 1 stellt die mit dem Pfeil A bezeichnete Richtung den zentralen Teil eines Halbleiterplättchens (pellet) dar, in der die Hauptteile eines Vertikal-MOSFET durch Epitaxialwachstum gebildet sind. Die mit dem Pfeil B ange­ deutete Richtung repräsentiert den peripheren Teil des Plättchens. Bei dem in der Fig. 1 dargestellten Vertikal-MOSFET ist auf der Hauptoberfläche eines N⁺- dotierten Substrates 1 (N⁺-Silizium) eine N^--Halbleiter­ schicht 2 (N^--Silizium) gebildet. Dieses N⁺-Halbleiter­ substrat 1 und die N^--Halbleiterschicht 2 dienen als Drain­ gebiet des MOSFET. P-leitfähige Wannengebiete 3, 30, 31 sind innerhalb dieser N^--Halbleiterschicht 2 selektiv gebildet. Die in der Figur dargestellten P-Wannengebiete 3, 30 und 31 sind voneinander unabhängig und voneinander isoliert. Die P⁺-Gebiete 300 und 310 sind flacher als die P-Wannen­ gebiete 30 und 31, und sie sind innerhalb der Wannengebiete 30 bzw. 31 jeweils selbstausgerichtet mit einer Gate-Elektrode 9, die aus einem polykristallinen Halbleiter, insbesondere aus polykristallinem Silizium besteht. Ein N⁺-Gebiet als Source-Zone 5 ist innerhalb der P⁺-Gebiete 300 und 310 mit Selbst­ ausrichtung bezüglich der Gate-Elektrode 9 gebildet. Eine Source- Elektrode S, die aus einem Metall wie z. B. Aluminium besteht, ist mit dem N⁺-Gebiet, d. h. der Source-Zone 5, und mit den P⁺-Gebieten 300, 310 über Durchgangslöcher in einem Zwischenschicht-Isolations­ film wie z. B. einem Phosphorsilikatglasfilm 10 verbunden.

Die Oberflächen der P⁺-Gebiete 300 und 310 bilden eine N-Kanalschicht, die die N^--Halbleiterschicht (das Drain­ gebiet) 2 mit dem N⁺-Gebiet (dem Sourcegebiet) 5 bei Anliegen einer Spannung an einer Gate-Elektrode 9 verbindet. Mit anderen Worten besteht der Vertikal-MOSFET der vor­ liegenden Erfindung hauptsächlich aus der N^--Halbleiterschicht 2, den P⁺-Gebieten 300, 310, dem N⁺-Gebiet 5, dem Gate-Isolier­ film 7 und der Gate-Elektrode 9.

Die P-Wannengebiete 30 und 31 sind vorgesehen, um die Spannungsfestigkeit der PN-Übergänge zwischen der N^--Halbleiterschicht 2 und dem P⁺-Gebiet 300 und zwischen der N^--Halbleiterschicht 2 und dem P⁺-Gebiet 310 zu verbessern. Die P⁺-Gebiete 300, 310 gehören zu den Design- Faktoren, die die Kanallänge (Abstand zwischen Drain und Source) bestimmen und die mit einer reduzierten Dicke aus­ gebildet werden, so daß die Kanallänge reduziert wird. Aus diesem Grund besteht für den zylindrischen Teil des er­ wähnten P-N-Überganges die Gefahr, daß sich das elektrische Feld konzentriert und er bei einer niedrigen Spannung durchbricht. Um diesen Durchbruch zu verhindern, sind die tiefer als die P⁺-Gebiete 300 und 310 liegenden P-Wannengebiete 30 und 31 vorgesehen.

Ferner ist ein P-Kontaktgebiet 4 selektiv innerhalb des P-Wannengebietes 3 gebildet. Dieses P⁺-Kontaktgebiet wird gleichzeitig mit der Bildung der P⁺-Gebiete 300 und 310 gebildet. Die Source-Elektrode S ist mit diesem P⁺-Kontakt­ gebiet 4 verbunden. Die Source-Elektrode ist so ausgebildet, daß sie sich unterhalb des P-Wannengebietes (weitere Halbleiterzone 3) auf der linken Seite erstreckt und die Spannungsfestigkeit des P-N- Überganges zwischen der N^--Halbleiterschicht und dem P-Wannengebiet 3 verbessert. Ein Isolierfilm (Feld- SiO₂-Film) 6 ist auf der Oberfläche des P-Wannengebietes 2 gebildet, und eine polykristalline Halbleiterschicht (aus polykristallinem Silizium), die als Schutzelement 8 verwendet wird, wird auf der Oberfläche des Isolier­ films 6 gebildet.

Wie man anhand der Fig. 1 deutlich erkennen kann, ist diese polykristalline Siliziumschicht gemeinsam an der Gate-Elektrode 9 ausgebildet. Die polykri­ stalline Halbleiterschicht 8, die als Schutzelement dienen soll, besteht aus Halbleiterbereichen, d. h. aus N⁺-Halbleitergebieten 8a, 8b und aus einem P-Halbleiterbereich 8c, der zwischen diese N⁺-Halbleiter­ gebiete 8a und 8b zwischengesetzt ist. Die zwischen dem N⁺-Halbleitergebiet 8a und dem P-Halbleitergebiet 8c sowie zwischen dem N⁺-Halbleitergebiet 8b und dem P-Halb­ leitergebiet 8c definierten P-N-Übergänge bilden zusammen das Schutzelement des MOSFET. Die polykristalline Halbleiter­ schicht 8 bildet funktionsmäßig gegensinnig gepolte Dioden.

Der P-Halbleiterteil 8c wird P-leitend gemacht, indem er mit Bor dotiert wird, wenn die P⁺-Gebiete 300, 310 und das P⁺-Kontaktgebiet 4 mittels Dotierung mit Bor­ dotierstoff gebildet werden. Diese Dotierung kann beispiels­ weise durch Ionenimplantation vorgenommen werden. Die Ionen­ implantationsenergie beträgt dabei etwa 75 KeV, die Ionendosis etwa 8×10¹³ Atome/cm². Demgegenüber werden die N⁺-Halb­ leitergebiete 8a und 8b als N-Leitungstyp ausgebildet, indem sie mit einem P-Dotierstoff dotiert werden, wenn das N⁺-Gebiet (Sourcegebiet) 5 mittels Dotierung mit P-Fremd­ stoff dotiert wird. Die Dotierung kann mit Ionenimplantation durchgeführt werden. Die Ionenimplantationsenergie beträgt in diesem Fall etwa 40 KeV, die Ionendosis etwa 1,4×10¹⁶ Atome/cm². Die Source-Elektrode S ist über ein Durchgangs­ loch in dem Phosphorsilikatglasfilm 10 mit dem N⁺-Halb­ leiterbereich 8a verbunden. Eine Gate-Elektrode G ist über ein Durchgangsloch in dem Phosphorsilikatglasfilm 10 mit dem N⁺-Halbleiterbereich 8b verbunden. Der Gate-Anschluß G wird in der gleichen Weise wie die Source-Elektrode S aus einem metallischen Material wie z. B. Aluminium herge­ stellt. Demgegenüber wird auf der rückwärtigen Oberfläche des N⁺-Halbleitersubstrates 1 die Drainelektrode D aus einem metallischen Material wie Aluminium oder Nickel gebildet.

Ein N⁺-Gebiet 50 und eine Schutzringelektrode GR bilden einen sog. Kanalstopper (eine Einrichtung zum Beschränken des an der Oberfläche der N^--Halbleiterschicht 2 gebildeten parasitären Kanals). Dieses N⁺-Gebiet 50 wird gleichzeitig mit der Bildung des N⁺-Gebietes 5 erzeugt. Das P⁺-Gebiet 40 ist ein Gebiet (scribe region), das nicht die Kenn­ größen des MOSFET beeinflußt. Es ist ein Teil, in dem Linien eingeritzt werden, um die Halbleiter­ scheibe (wafer) in eine Vielzahl von Halbleiterplättchen (pellets) zu teilen. Bei diesem Ausführungsbeispiel wird dazu das Anreißgebiet in dem gleichen Verfahrensschritt mit dem Source-Kontaktteil maskiert. Demzufolge wird innerhalb der N^--Halbleiterschicht 2 ein P⁺-Gebiet 40 mit der gleichen Dicke gebildet wie das P⁺-Kontaktgebiet 4 und die P⁺- Gebiete 300, 310.

Bei diesem Ausführungsbeispiel betragen die Dimensionen einer jeden Schicht (oder eines jeden Filmes) wie folgt:

N^--Halbleiterschicht: spezifischer Widerstand 20 Ωcm, Dicke 35 µm,
P-Wannengebiete 3, 30, 31: Tiefe 10 µm,
P-Gebiete 40, 300, 310, P⁺-Kontaktgebiet: Dicke 5 µm,
N⁺-Gebiete 5, 50: Dicke 1 µm,
Isolierfilm 6: Dicke 1,2 µm-1,5 µm,
Gate-Isolationsfilm 7: Dicke 0,12 µm,
polykristalline Halbleiterschicht 8, Gate-Elektrode 9: Dicke 0,45 µm,
Phosphorsilikatglasfilm 10: Dicke 0,5 µm,
Source-Elektrode S, Gate-Elektrode G, Schutzring-Elektrode GR: Dicke 4,0 µm.

Dem vertikalen, in Fig. 1 dargestellten MOSFET entspricht die in Fig. 2 dargestellte Ersatzschaltung. In dieser Figur repräsentiert PD ein gegensinnig gepoltes Diodenpaar, das als Schutzelement dient. Dieses Diodenpaar PD besteht aus einer polykristallinen Halbleiterschicht 8, die in Fig. 1 gezeigt ist. Die Diode D1 besteht aus dem N⁺-Halbleiterteil 8b und dem P-Halbleiterteil 8c der Fig. 1, während die Diode D2 durch den P-Halbleiterteil 8c und den N⁺-Halbleiterteil 8a der Fig. 1 gebildet wird.

Das in Fig. 1 dargestellte Schutzelement 8, also die polykristalline Halbleiterschicht (8a, 8b, 8c) und die Gate-Elektrodenschicht 9 (polykristalline Halbleiterschicht) sind, wie in Fig. 3 dargestellt, auf der Oberfläche eines Halbleiterplättchens 100 ausgebildet. Die in dieser Figur dar­ gestellte Gate-Elektrode 9 ist innerhalb des mit gestrichel­ ten Linien angedeuteten Gebietes in Maschen in der Form von Waben H ausgebildet. Die polykristalline Halbleiterschicht 8 ist um das Halbleiterplättchen 100 angeordnet und schließt diese Gate-Elektrode 9 ein.

Der Gate-Anschluß G, die Source-Elektrode S und die Schutzring-Elektrode GR sind auf der Oberfläche des Halb­ leiterplättchens 100 gebildet, auf dem die erwähnte poly­ kristalline Halbleiterschicht 8 und die Gate-Elektrode 9 gebildet sind, wie dies die Fig. 4 zeigt. Die Symbole GP und SP in Fig. 4 bezeichnen Anschlußflächen zum Verdrahten der Gate-Elektrode bzw. der Source-Elektrode. Um die Haftung zu verbessern, ist unterhalb dieser Anschlußflächen GP und SP keine polykristalline Halbleiterschicht gebildet, wie man anhand der Fig. 3 erkennen kann.

Das Schutzelement wird nun im einzelnen unter Bezug­ nahme auf die Fig. 5 und 6 erläutert.

Die Fig. 5 zeigt einen vergrößerten Querschnitt durch das Schutzelement (die polykristalline Halbleiter­ schicht 8), das in Fig. 1 dargestellt ist. In dieser Figur wird die Spannungsfestigkeit jeder der beiden Dioden D1 und D2 durch den P-leitenden Halbleiterteil 8c bestimmt, so daß die Dotierung zur Bildung dieses P-Halbleiterbereiches 8c wichtig ist.

Experimente haben folgenden Zusammenhang ergeben: Wenn die Dotierstoffmenge unter 10¹³ Atome/cm² ist, so haben die Dioden D1 und D2 große Reihenwiderstände und die Spannungsfestigkeit jeder dieser beiden Dioden D1, D2 wird durch den Durchbrucheffekt (punch-through-Effekt) bestimmt. Folglich fällt die Durchbruchstromfestigkeit deutlich ab. Die Spannungsfestigkeit von jeder der Dioden D1, D2 hängt von der Herstellungsgenauig­ keit ab, und deren Streuung ist groß. Daher ist eine Dotier­ stoffmenge (unter 10¹³ Atome/cm²) nicht durchführbar. Wenn andererseits die Dotierstoffmenge oberhalb von 10¹⁵ Atome/cm² liegt, so wird nicht nur die Spannungsfestigkeit jeder Diode erniedrigt, sondern es vergrößert sich auch der auftretende Leckstrom. Daher ist dieser Wert ebenfalls nicht einsetzbar.

Aus den erwähnten Gründen ist der am meisten bevor­ zugte Bereich für die Dotierstoffmenge der Bereich von 10¹³ bis 10¹⁵ Atome/cm². Die mit einer Dotierstoffmenge in diesem Bereich erzielte Dotierstoffkonzentration des P-Halbleiterteiles 8c ergab sich zu 10¹⁷ bis 10¹⁹ Atome/cm³. Diese Dotierstoffmenge stimmt im wesentlichen mit der­ jenigen bei der Bildung der P⁺-Gebiete 300 und 310 des MOSFET überein. Dementsprechend kann der P-Halbleiterteil 8c gleichzeitig mit den P⁺-Gebieten 300 und 310 gebildet werden. Übrigens beträgt die Dotierstoffmenge zum Bilden der N⁺-Halbleiterbereiche 8a, 8b 10¹⁵ Atome/cm² (Dotierstoff­ konzentration 2,5×10¹⁹ Atome/cm³) oder auch mehr.

Bei diesem Ausführungsbeispiel betrug die Dotierstoff­ menge 8×10¹³ Atome/cm² in dem P-Halbleiterteil 8c und 1,4×10¹⁶ Atome/cm² bei den N⁺-Halbleiterteilen 8a und 8b, wie oben beschrieben wurde. Als die Strom-Spannungscharak­ teristik zwischen der Elektrode S und dem Anschluß G in diesem Fall gemessen wurde, stellte sich heraus, daß die Impulsform in Vorwärtsrichtung F mit dem Ursprung als Zentrum symmetrisch zu der in Rückwärtsrichtung R war, und die Durchbruchspannung betrug ±18 V. Dies reicht zum Schutz des MOSFET aus.

Wie man deutlich z. B. anhand der Fig. 1, 3 und 5 er­ sehen kann, ist das Schutzelement nicht innerhalb des Halbleitersubstrates gebildet, sondern auf dem Isolations­ film. Dementsprechend ist die Zuverlässigkeit des Vertikal- MOSFET bei diesem Ausführungsbeispiel höher, weil kein Thyristoreffekt auftritt.

Weiterhin zeigt dieses Ausführungsbeispiel die folgenden Effekte:

• (1) Wie man anhand der Fig. 7 deutlich erkennen kann, sind das Schutzelement und die Gate-Elektrode des MOSFET bei diesem Ausführungsbeispiel durch die polykristalline Halbleiterschicht miteinander zusammenhängend ausgebildet. Dementsprechend erübrigen sich besondere Mittel zum Verbinden des Schutzelementes mit der Gate-Elektrode, und die Halbleiterfläche wird nicht vergrößert. Weiterhin kann man anhand der Fig. 7 erkennen, daß die P-N-Übergänge J1 und J2 mit einer ringartigen Gestalt gebildet werden und daß die Fläche der Übergänge nicht freigelegt sind. Damit kann eine Verschlechterung der Eigenschaften des Schutz­ elementes verhindert werden.
• (2) Das aus den polykristallinen Halbleiterschichten gebildete Schutzelement ist auf dem Isolationsfilm (dem Feldisolationsfilm 6) ausgebildet, der dicker als der Gateisolationsfilm (SiO₂) ist, so daß der Einfluß des von der Drainspannung verursachten Feldeffektes auf das Schutzelement beseitigt ist. Damit wird das sich ergebende Schutzelement noch zuverlässiger.
  Wenn das Schutzelement auf einem dünnen Isolations­ film wie z. B. dem Gateisolationsfilm aufgebaut wäre, würde es unter Umständen durch die an die N^--Halbleiterschicht 2 angelegte Spannung (Drainspannung) beeinflußt. Mit anderen Worten würde das Schutzelement dann selbst als Rückwärts-MOSFET arbeiten und seine Funktion als Schutz für den Gateisolationsfilm des MOSFET verlieren. Gemäß diesem Ausführungsbeispiel kann jedoch der Einfluß des durch die Drainspannung hervorgerufe­ nen Feldeffektes reduziert werden, weil das Schutzelement auf dem dicken Feldisolationsfilm gebildet ist.
• (3) Ein ausreichend dicker Isolationsfilm (Feldiso­ lationsfilm 6), der dicker als der Gateisolationsfilm ist, wird zwischen dem Endteil (P-Halbleitergebiet T in Fig. 1) des aus den polykristallinen Siliziumschichten bestehenden Schutzelementes und der P^--Halbleiterschicht gebildet. Damit unterliegt der Isolationsfilm selbst keinem dielek­ trischen Durchbruch.
• (4) Da das in der Fig. 1 dargestellte P-artige Wannen­ gebiet 3 vorgesehen ist, kann die parasitäre Kapazität zwischen der Gate-Elektrode G und der Drain-Elektrode D, die auf der anderen Hauptfläche (der Rückseite) des Halbleiter­ substrates 1 gebildet ist, reduziert werden.
  Wenn dieses P-artige Wannengebiet 3 nicht vorhanden wäre, würde eine parasitäre Kapazität zwischen dem Gateanschluß G und der Drain-Elektrode D aufgrund des Feld­ isolationsfilmes 6 und des Gateisolationsfilmes 7 bestehen. Da andererseits das P-Wannengebiet 3 an die Source-Elektrode S angeschlossen ist, tritt die zwischen dem Feldisolations­ film 6 und dem Gateisolationsfilm 7 bestehende parasitäre Kapazität im wesentlichen nicht zwischen dem Gateanschluß G und der Drain-Elektrode D auf. Durch die Existenz dieses P-Wannengebietes 3 werden also die elektrischen Eigen­ schaften des MOSFET verbessert.
• (5) Zusätzlich zu dem Vorsehen des P-Wannengebietes 3 kann der Einfluß des von der Drainspannung verursachten Feldeffektes auf das Schutzelement weiter reduziert werden.

Der in dem oben angegebenen Ausführungsbeispiel be­ schriebene Vertikal-MOSFET kann entsprechend der im folgen­ den unter Bezugnahme auf die Fig. 8a bis 8h beschriebenen Herstellungsverfahrens hergestellt werden:

• (a) Mittels Epitaxialwachstums wird auf einem N⁺- artigen Siliziumsubstrat 1 eine N^--artige Siliziumschicht 2 gebildet (vergleiche Fig. 8a).
• (b) Mittels thermischer Oxidation wird auf der Oberfläche ein Oxidfilm (SiO₂) 16 gebildet und es wird eine selektive Ätzung ausgeführt, um die gewünschte Struktur übrig­ zulassen. Unter Verwendung des Oxidfilmes (des Feldoxid­ filmes) 6 als Maske (d. h. selbstausgerichtet) werden Borionen tief implantiert, um die P-Wannengebiete 3, 30 zu bilden. Nach der Ionenimplan­ tation werden thermische Oxidfilme (SiO₂) 6a und 6b auf der Oberfläche der P-Wannengebiete 3, 30 für die Ausdehnungs­ diffusionsbehandlung gebildet (vergleiche Fig. 8b).
• (c) Die Oxidfilme 6, 6a werden selektiv entfernt, um denjenigen Teil der N^--artigen Siliziumschicht 2 und den­ jenigen Teil des Wannengebietes 30 freizulegen, auf denen der Gateoxidfilm gebildet werden soll. Gleichzeitig wird der Oxidfilm 6b auf dem P-Wannengebiet selektiv entfernt für die Bildung einer P⁺-Kontaktzone, während der Oxidfilm 6 auf der P⁺-dotierten Siliziumschicht 2 für die Bildung eines N⁺-Gebietes (dem sog. Kanalstopper) selektiv entfernt wird (vergleiche Fig. 8c).
• (d) Auf den Oberflächen der freigelegten P-Wannen­ gebiete 3, 30 und auf der P^--Siliziumschicht 2 werden dünne Oxidfilme 7, 7a und 7b mittels thermischer Oxidation ge­ bildet (vergleiche Fig. 8d). Nur der Oxidfilm 7 dient als Gateoxidfilm für den MOSFET.
• (e) Auf die Oberflächen der Oxidfilme 6, 7, 7a und 7b wird Silizium für die Bildung einer polykristallinen Siliziumschicht aufgedampft, die sodann selektiv entfernt wird, um die polykristalline Siliziumschicht 8 zu bilden, die als Gate-Elektrode 9 und als Schutzelement dient (vergleiche Fig. 8e).
• (f) Unter Verwendung der polykristallinen Silizium­ schichten 8 und 9 als Maske werden sodann eine Borimplan­ tation und eine Ausdehnungsdiffusion ausgeführt, um das P⁺-Gebiet 300 zu bilden, das dünner ist als das Wannenge­ biet und das als Kanalteil für den MOSFET dienen soll. In diesem Fall wird Bor ebenfalls in die polykristallinen Siliziumschichten 8 und 9 eingebracht und diese werden in den P-Leitungstyp umgewandelt. Das Bor wird durch den dünnen Oxidfilm 7a ebenfalls in das P-Wannengebiet 3 implantiert, wodurch das P⁺-Kontaktgebiet 4 gebildet wird (vergleiche Fig. 8f). Übrigens sollte ein Photoresistfilm PF auf dem dünnen Oxidfilm 7b abgeschieden werden, damit nicht das Bor in die unter dem dünnen Oxidfilm 7b liegende N^--Silizium­ schicht 2 implantiert wird.
• (g) Die Oxidfilme 7, 7b werden selektiv entfernt, wobei der Photoresistfilm 11 und die polykristalline Sili­ ziumschicht 9 als Maske für das Freilegen des P⁺-Gebietes 300 und der N^--Siliziumschicht 2 dienen. Phosphor wird in die Oberflächen des P⁺-Gebietes 300 und der so freige­ legten N^--Siliziumschichten als Ionen implantiert, und es wird eine Ausdehnungsdiffusion ausgeführt, um das N⁺-Gebiet 5 zu bilden (vergleiche Fig. 8g). Der MOSFET wird in dieser Weise mit einer doppelten Diffusionsselbstausrichtung gebildet. Bei diesem Prozeß wird das Phosphor ebenfalls in die polykristallinen Siliziumschichten 8, 9 eingebracht, wobei N⁺-Halbleitergebiete 8a, 8b und 9 gebildet werden. Damit erhält man ein Schutzelement mit einer NPN-Struktur. Bei diesem Prozeß wird simultan auch das N⁺-Gebiet 50 für den Kanalstopper innerhalb der N^--Siliziumschicht 2 gebildet.
• (h) Auf der gesamten Oberfläche der N^--Siliziumschicht 2 wird Phosphorsilikatglas 10 abgeschieden, und der Phos­ phorsilikatglasfilm 10 wird sodann für die Kontaktierung photogeätzt. Nach dem Aufdampfen von Aluminium wird die Aluminiumschicht auf ein Muster für die Bildung der Source- Elektrode S, des Gate-Anschlusses G und der Schutzringelek­ trode GR geätzt (vergleiche Fig. 8h).

Der Vertikal-MOSFET mit dem Schutzelement wird in der oben beschriebenen Weise vervollständigt.

Das oben beschriebene Herstellungsverfahren hat den Vorteil, daß für die Bildung des Schutzelementes kein besonderer Fabrikations­ schritt notwendig ist.

Bei dem erwähnten Herstellungsverfahren ist es wünschenswert, dünne Oxidfilme auf den Oberflächen der polykristallinen Siliziumschichten 8 und 9 zu bilden, indem deren Oberflächen oxidiert werden, bevor sie mit dem PSG- Film 10 beschichtet werden. Die Fig. 9 zeigt einen ver­ größerten Querschnitt durch das Schutzelement, das einen solchen dünnen Oxidfilm aufweist. Da der dünne Oxidfilm (SiO₂-Film) 13 die P-N-Übergänge J1 und J2 des Schutzele­ mentes sowie deren Endteile bedeckt, werden Leckströme sowie eine Verschlechterung der Spannungsfestigkeit und der elektrischen Eigenschaften des Schutzelementes verhindert.

Obgleich das obige Verfahren unter Bezugnahme auf einen Fall beschrieben worden ist, bei dem die gesamte Oberfläche der polykristallinen Siliziumschicht 8 gleichzeitig mit der Bildung des Kanalteiles mit Bor dotiert wird (vergleiche Fig. 8f), kann Bor auch dadurch in die polykristalline Siliziumschicht 8 eingebracht werden, indem entsprechend der Fig. 10 auf der Oberfläche der polykristallinen Sili­ ziumschicht 8 ein Photoresistfilm 14 gebildet wird und sodann Bor partiell für die Bildung des P-Halbleiterteils 8c eingebracht wird. Der Widerstand der N⁺-Halbleiterteile 8a und 8b kann insbesondere dann, wenn diese Verfahrens­ weise angewendet wird, ausreichend erniedrigt werden.

Im folgenden werden nun Abwandlungen des Schutzele­ mentes nach weiteren Ausführungsbeispielen der Erfindung beschrieben.

Abwandlungsbeispiel 1

Die Länge des P-N-Überganges wird vorzugsweise erhöht, um eine ausreichend hohe Stromkapazität zu erhalten, wenn das Schutzelement durchbricht. Hierzu sind die P-N- Übergänge J1, J2 in der polykristallinen Siliziumschicht entsprechend der Fig. 11 gefaltet. Bei dieser Anordnung wird die Fläche der P-N-Übergänge vergrößert, die die Dioden-Durchbruchspannung stabilisiert und der Schutzeffekt für das Gate verbessert. Die Kontur des P-N- Überganges kann nicht nur im Fall eines ringartigen Über­ gangsquerschnittes gefaltet werden, sondern auch in dem Fall eines offenen Übergangsquerschnitts wie den eines geradlinigen Querschnittes.

Abwandlungsbeispiel 2

Bei der vorangehenden Beschreibung des Ausführungs­ beispieles bildet das die beiden polykristallinen Silizium­ schichten verwendende Schutzelement die beiden P-N-Grenz­ schichtdioden unter Bezug auf ein Beispiel, bei dem ein P-N-P-Übergang gebildet wird. Jedoch können die N⁺-Halbleiterteile 8a, 8d, 8b und die P-Halbleiterteile 8c, 8e alternativ auf der polykristallinen Siliziumschicht 8 ausgebildet werden, die auf dem Isolations­ film 6 gebildet ist, indem selektiv mit N- und P-Dotierstoff dotiert wird, so daß ein Schutzelement mit einer N⁺-P-N⁺-P-N- Struktur entsprechend der Fig. 12 gebildet wird. Die Fig. 13 zeigt einen Querschnitt durch ein Schutzelement mit einer N⁺-P-N⁺-P-N⁺-Struktur und die Gate-Elektrode des MOSFET, die Fig. 14 stellt ein Ersatzschaltbild für einen MOSFET mit einem Schutzelement der N⁺-P-N⁺-P-N⁺-Struktur dar.

Bei allen vorangehenden Ausführungsbeispielen handelt es sich um einen vertikalen N-Kanal-MOSFET, jedoch ist die vorliegende Erfindung nicht auf eine solche Struktur be­ schränkt und kann auch auf einen vertikalen P-Kanal-MOSFET angewendet werden. Im Fall eines vertikalen P-Kanal-MOSFET werden die Leitungstypen der vorangehenden Ausführungs­ beispiele in die entgegengesetzten Leitungstypen umgewandelt, die grundlegende Struktur und das Prinzip bleibt jedoch gleich wie bei einem vertikalen N-Kanal-MOSFET.

Claims (7)

1. Halbleitervorrichtung mit einem Halbleitersubstrat, einem Isolierschicht-Feldeffekttransistor und einem zwischen dessen Gate- und Source-Elektrode (9, S) eingeschalteten Schutzelement (8), das Halbleiterbereiche (8a bis 8e) ent­ hält, die mit entgegengesetzter Durchlaßrichtung in Serie liegende PN-Übergänge (J1, J2) bilden, dadurch gekennzeichnet, daß der Feldeffekttransistor als Vertikaltransistor in dem Substrat (1) ausgebildet und ein Halbleiterbereich (8b) des Schutzelements (8) mit der Gate- Elektrode (9) aus einer gemeinsamen Halbleiterschicht ausge­ bildet und auf einem der Substratoberfläche vorhandenen Isolierfilm (6) angeordnet ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das einen ersten Leitfähigkeitstyp aufweisende Substrat (1) die Drain-Zone des Feldeffekttransistors mitbildet, daß die Kanalzone (300, 301) des zweiten Leitfähigkeitstyps innerhalb der Drain-Zone und die Source-Zone (5) des ersten Leitfähig­ keitstyps innerhalb der Kanal-Zone (300-301) ausgebildet ist, und daß die Gate-Elektrode (9) auf einem Gate-Isolierfilm (7) auf dem zwischen der Source-Zone (5) und der Drain-Zone gele­ genen Teil der Kanal-Zone (300, 301) angeordnet ist.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der zwischen dem Schutzelement (8) und dem Substrat (1) vor­ handene Isolierfilm (6) dicker ist als der Gate-Isolierfilm (7).

4. Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß unter der das Schutzelement (8) bildenden Halbleiterschicht in dem Substrat (1) eine weitere Halblei­ terzone (3) angeordnet ist, die mit der Source-Zone (5) elek­ trisch verbunden ist.

5. Vorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die PN-Übergänge (J1, J2) des Schutzele­ ments (8) nicht freiliegen.

6. Vorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die PN-Übergänge (J1, J2) des Schutzele­ ments (8) von der Oberseite des Substrats (1) aus gesehen in Form konzentrischer Ringe gestaltet sind (Fig. 7, 11).

7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die PN-Übergänge (J1, J2) von der Oberfläche des Substrats (1) aus gesehen mehrfach gefaltet sind (Fig. 11).