-
Die Erfindung betrifft ein Verfahren zur Reduzierung von Phasenschwankungen bei der Taktrückgewinnung mit den Merkmalen des Oberbegriffs des Patentanspruchs 1.
-
In digitalen Nachrichtennetzen werden Informationen, die in Form von kontinuierlichen analogen Signalverläufen vorliegen, in Multiplexgeräten bandbegrenzt, abgetastet, codiert und in Form von digitalen Signalen übertragen und vermittelt. Die so gewonnen Digitalsignale werden zur besseren Ausnutzung der Übertragungswege digital multiplexiert. Für Multiplexsysteme ohne Informationsverlust muß bei plesiochronem Betrieb eine Taktanpassung der plesiochronen Signale niedriger und höherer Hierarchiestufe aneinander vorgesehen werden. Bei der Taktanpassung in Multiplexgeräten mittels elastischer Speicher und Phasenvergleich werden die digitalen Signale der niedrigeren Hierarchiestufe zyklisch in jeweils einen elastischen Speicher eingeschrieben, wobei die Adressierung durch einen Zähler erfolgt, der durch den Takt des Digitalsignals weitergeschaltet wird. Ein Phasenvergleicher steuert das Auslesen aus dem Speicher mit einem angepaßten, ungleichmäßigen, anteiligen Takt des Systems höherer Hierarchiestufe. Die dabei maximal zulässige Phasenabweichung zwischen Einschreib- und Auslesetakt infolge geringer Taktabweichung der Taktfrequenzen der Primärsysteme von der Nominalfrequenz, Phasenänderung infolge der endlichen Ausbreitungsgeschwindigkeit auf der Leitung zwischen Datenquelle und Multiplexsystem und der Rahmenaufbau bestimmen die Größe des elastischen Speichers. Durch die plesiochronen Signale und durch unvermeidbare Phasenschwankung bedingt muß stets die Phasendifferenz zwischen Einschreib- und Auslesetakt überwacht werden und beim Überschreiten einer vorgegebenen Schwelle wird der Stopfvorgang eingeleitet und zu einem durch den Rahmenaufbau definierten Zeitpunkt vorgenommen.
-
Sollen die Digitalsignale mehrerer Primärsysteme über einen gemeinsamen Kanal übertragen werden, dann müssen diese in einer Multiplexeinrichtung zu einem Digitalstrom höherer Bitfolgefrequenz zusammengefaßt werden. Im allgemeinen sind die Digitalsignale der Primärsysteme nicht taktsynchron, d. h. ihre Bitraten unterscheiden sich gegenüber einer Bitrate mit Nominalfrequenz um einen gewissen Toleranzbetrag. Derartige Signale werden auch als plesiochrone Signale bezeichnet und bei der Multiplexierung dieser Digitalsignale muß eine vorherige Synchronisation erfolgen. Werden die Bitfolgen der Primärsysteme zu einer einzigen Bitfolge eines Sekundärsystems zusammengefaßt, so werden, um Informationsverluste zu vermeiden, von dem individuellen Takt der jeweiligen angepaßten Primärsysteme einzelne Taktimpulse ausgeblendet oder nicht. Zur Realisierung dieser positiven Stopftechnik wird eine Taktanpassung mit Hilfe eines elastischen Speichers und einer Phasenvergleichsschaltung vorgenommen. Beim Empfang muß eine Demultiplex-Vorrichtung in der Bitfolge des Sekundärsystems die jedem der einzelnen Primärsysteme zugehörigen Füllbits (Stopfbits) erkennen und ausblenden können, damit der möglichst jitterfreie und endgültige Takt und die zugehörige Information des betreffenden Primärsystems wieder gewonnen werden kann. Unter Jitter versteht man die Phasenabweichung des ankommenden Takts des Primärsystems bezogen auf eine nominale (mittlere) Phasenlage. Um die Multiplexierung der Bitfolgen der Primärsysteme vornehmen zu können, muß die Bitfolge des Sekundärsystems einen genau definierten Rahmenaufbau aufweisen. Der CCITT-Empfehlung G 742 ist eine Bitrate für Primärsysteme von 2,048 MBit/s und eine Sekundärbitrate von 8,448 MBit/s für Systeme zweiter Ordnung zugrunde gelegt. Die Differenz zwischen der Summe der Primärbitrate und der Sekundärbitrate wird für die Übertragung von Stopinformation für die vier Primärsysteme und von Zusatzinformation über den Rahmenaufbau und den Betriebszustand verwendet. Der Pulsrahmen des Sekundärsystems ist 848 Bit lang und in vier Gruppen zu jeweils 212 Bit unterteilt. Die erste Gruppe beginnt mit einem Rahmenkennungswort aus zehn Bit, wobei für jeden Rahmenbeginn das gleiche Kennungswort genommen wird. Die beiden folgenden Bits sind für Meldebits reserviert. In den folgenden 200 Bit der ersten Gruppe sind die vier Digitalsignale der Primärsysteme bitweise verschachtelt. Die ersten vier Bit der drei folgenden Gruppen enthalten jeweils die Stopfinformation für die vier Primärsysteme. In jeder Stopfinformation betrifft das erste Bit das erste Primärsystem, das zweite Bit das zweite Primärsystem entsprechend der zyklischen, bitweisen Verschachtelung der Digitalsignale der Primärsysteme. Die übrigen 208 Bit der zweiten und dritten Gruppe enthalten die miteinander verschachtelten Bit der Primärsysteme. In der vierten Gruppe folgen auf die Stopfinformationsbits die vier Stellen (Füllbit), an denen Stopfbits in den Pulsrahmen eingefügt werden können und die folgenden 204 Bit enthalten die bitweise verschachtelten Digitalsignale. Daraus folgt, daß in jedem Pulsrahmen pro Primärsystem nur ein Füllbit auftritt. Durch die dreimalige Wiederholung der Stopfinformation ist eine Sicherung gegen Bitfehler gewährleistet. Soll ein Stopfvorgang ausgeführt werden, d. h. soll an eine Füllbitstelle keine Information übertragen werden, so muß die Stopfinformation im Rahmen zeitlich vor dem Füllbit übertragen werden.
-
In der deutschen Offenlegungsschrift 25 18 051 wird eine Multiplexiereinrichtung für n plesiochrone Bitfolgen beschrieben. Bei diesem bekannten Multiplexsystem empfangen n Kanalorgane jeweils eine langsame plesiochrone Bitfolge der Primärsysteme und multiplexieren diese durch Hinzufügen der Rahmen- und Stopfinformation und der Füllbits zu einer schnelleren Bitfolge des Sekundärsystems. Die beschriebene Multiplexiereinrichtung zeigt als Beispiel die Bündelung von vier 2,048 MBit/s. Digitalsignale zu einem Digitalsignal des Sekundärsystems mit einer Bitrate von 8,448 MBit/s unter Benutzung der in der CCITT G 742 festgelegten positiven Stopftechnik und des ebenfalls standardisierten Rahmenaufbaus. Die Kanalorgange erhalten dabei vom Multiplexierorgan die zur Stopfsteuerung nötige Information. Die Kanalorgane umfassen jeweils einen Schaltkreis dessen Aufgabe darin besteht, einen Impuls des anteiligen Obersystemtakts zu sperren, wenn ein Stopfvorgang notwendig ist. Dazu empfängt ein Phasenvergleicher auf einer ersten Gruppe von Eingängen den Einschreibtakt und auf einer zweiten Gruppe von Eingängen den Auslesetakt. Dieser Vergleicher ermöglicht die Auffindung jeglicher Überlappung zwischen dem Einschreib- und Auslesetakt und das Ergebnis des Phasenvergleichs wird in einem Zwischenspeicher abgespeichert und zu einem durch den Rahmenaufbau des Sekundärsystems bestimmten Zeitpunkt gesteuert mit der Stopfinformation abgerufen.
-
Der Rahmenaufbau nach CCITT G 742 ist in vier Gruppen unterteilt, wobei zu Beginn der einzelnen Gruppen Informationen über den Rahmenaufbau eingefügt werden. Infolge der etwas höheren Bitfolge des Obersystems gleich Sekundärsystems verschiebt sich die Phase in den einzelnen Gruppen bei Übertragung der Information der Untersysteme gleich Primärsysteme kontinuierlich und zu Beginn der einzelnen Gruppen treten bei der Einfügung der Zusatzinformation Phasensprünge auf, die der kontinuierlichen Abweichung entgegengesetzt gerichtet sind.
-
Nachteilig bei der bekannten Multiplexiervorrichtung ist, daß der Phasenvergleich zwischen Einschreib- und Auslesetakt nicht zum spätest möglichen Zeitpunkt, nämlich am Ende der Gruppe eins, sondern in der Gruppe vier erfolgt. Beim Überschreiten der vorgegebenen Schranke wird das Ergebnis des Phasenvergleichs im Zwischenspeicher abgespeichert und es wird in diesem Rahmen kein weiterer Phasenvergleich mehr durchgeführt. Eine mögliche Rückkehr der Phase innerhalb des Toleranzbereichs bis zum spätest möglichen Zeitpunkt der Stelle des ersten Stopfinformationsbits wird nicht erfaßt. Nachteilig ist weiterhin, daß der Phasenvergleich und die Speicherung des Phasenvergleichs nicht zu einem definierten Zeitpunkt, sondern im Verlauf der Gruppe vier erfolgt. Dadurch ist der Phasenvergleich nicht starr mit dem Rahmen verkoppelt und die systembedingte Phasenschwankung über einen Zeitraum hinweg betrachtet ist größer.
-
Weiterhin ist aus der DE-OS 27 52 996 eine digitale Multiplexvorrichtung für plesiochrone Bitfolgen bekannt, bei der zur empfangsseitigen Taktrückgewinnung ebenfalls der Phasenvergleich zwischen Einschreib- und Auslesetakt nicht zum spätest möglichen Zeitpunkt (nämlich am Ende der Gruppe eins) sondern während des Zeitabschnitts der Gruppe vier erfolgt. Ein während der Gruppe vier eines Rahmens gemessener Phasenunterschied kann sich während der Dauer der Gruppe eins des darauffolgenden Rahmens wieder verringern bzw. vergrößern und somit zu keinem oder einem Stopfvorgang führen. Wird diese Veränderung in der Phase nicht berücksichtigt, so führt dies meist zu unnötigen Stopfvorgängen und zu einer Vergrößerung des Wartezeitjitters.
-
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Reduzierung von Phasenschwankungen bei der Taktrückgewinnung in einem digitalen, hierarchisch gegliederten, plesiochronen Nachrichtensystem anzugeben.
-
Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 gelöst.
-
Das erfindungsgemäße Verfahren weist den Vorteil auf, daß der Zeitraum zwischen der Stopfentscheidung und deren Ausführung von Rahmen zu Rahmen gleich ist. Der Phasenvergleich zwischen den Takten der Primärsysteme und dem anteiligen, anzupassenden Takt des Sekundärsystems wird im lediglich sendeseitig vorhandenen digitalen Phasenvergleicher durchgeführt. Durch die starre Kopplung des Phasenvergleichszeitpunkts an den Rahmen wird auf der Empfangsseite bei der Rückgewinnung der Takte der Primärsysteme aus dem augenblicklichen Takt des Sekundärsystems und der Stopfinformation ein durch schwankenden Phasenvergleichszeitpunkt verursachter zusätzlicher Jitter vermieden. Werden die zum spätest möglichen Zeitpunkt ermittelten Phasenunterschiede für die Entscheidung auf "Stopfen oder nicht" herangezogen, so kann dadurch ein unnötiger Stopfvorgang vermieden werden und ein erst während der Gruppe eins als notwendig erkannter Stopfvorgang wird durchgeführt.
-
Die Schaltungsanordnung zeichnet sich durch ihre Einfachheit und Übersichtlichkeit aus und läßt sich mit einem vergleichsweise geringen Aufwand an Mitteln realisieren.
-
Weitere zweckmäßige Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.
-
Die Erfindung wird nachfolgend anhand des in der Zeichnung dargestellten bevorzugten Ausführungsbeispiels näher erläutert. Es zeigt:
-
Fig. 1 ein Blockschaltbild der Schaltungsanordnung nach der Erfindung,
-
Fig. 2 einen Teil des bevorzugten Ausführungsbeispiels für den digitalen Phasenvergleich in der erfindungsgemäßen Schaltungsanordnung,
-
Fig. 3 einen Phasenplan der Anordnung nach Fig. 2 für einen Rahmen ohne Stopfvorgang und
-
Fig. 4 einen Phasenplan der Anordnung nach Fig. 2 für einen Rahmen mit Stopfvorgang.
-
In Fig. 1 wird ein elastischer Speicher 2 mit einem von vier plesiochronen Digitalsignalen D 11 beaufschlagt und der zugehörige Puls T 1 gelangt auf eine Einschreibtakterzeugung 1. Die Einschreibtakterzeugung 1 teilt den Puls des Primärsystems durch die Anzahl der Speicherplätze des elastischen Speichers 2. Der Einschreibtakt besteht aus 2 N um eine Taktbreite gegeneinander versetzte Takte E 0 . . . , E 2 N -1 die ein Puls-Pausenverhältnis von eins aufweisen. Mit Rücksicht auf die Frequenzschwankungen der Eingangssignale und eventuell vorhandenem Eingangsjitter wird durch das gewählte Puls-Pausenverhältnis eine Zentrierung der Phase des miteinander zu vergleichenden Einschreib- und Auslesetaktes erreicht, was bei einem symmetrischen Phasenhub einen nominellen Versatz zwischen Einschreibadresse und Ausleseadresse um die halbe Speichergröße bedeutet. Der in der Einschreibtakterzeugung 1 erhaltene Einschreibtakt dient sowohl zum Einschreiben im elastischen Speicher 2 als auch zum Phasenvergleich mit einem Auslesetakt, bestehend aus den Teilpulsfolgen A 0 . . . AK mit K = ld 2 N in einem Datenselektor 4. Der Puls T 2 wird dazu einer Taktaufbereitung 8 zugeführt. In der Taktaufbereitung 8 wird mit Hilfe bekannter logischer Schaltkreise, die nicht Gegenstand der Erfindung sind und deren Komponenten UND-, ODER- Gatter und Kippschaltungen sind, der Puls T 2 in einen Rahmen unterteilt. Die den Rahmenaufbau betreffende Information - Rahmentakt T - wird einem Zwischenspeicher 5 das Phasenvergleichsergebnis zugeführt. Das Signal - Stelle des Füllbits - und - anteiliger Sekundärtakt - wird an eine Taktanpassung 7 und - Kennungswort - an eine Stopfsteuerung 6 angelegt. Am Ausgang der Taktanpassung 7 erscheint der anteilige, angepaßte Puls des Sekundärsystems T 2&min; der über eine Zeitdauer hinweggesehen der Nominalfrequenz des Primärsystems entspricht. Dazu empfängt die Taktanpassung 7 vom Zwischenspeicher 5 das Stopfsteuersignal S, welches auch der Stopfsteuerung 6 zugeführt wird. Das am Ausgang des Datenselektors 4 erscheinende Signal PH, welches den bitweisen Phasenvergleich des Einschreib- und Auslesetakts beschreibt, wird dem Zwischenspeicher 5 zugeführt und mit dem Rahmentakt T zu einem im Rahmen des Sekundärsystems festgelegten Zeitpunkt abgerufen. Das Auslesen des Digitalsignals aus dem elastischen Speicher 2 erfolgt mit dem gleichen angepaßten, anteiligen Takt des Sekundärsystems, der auch zum Phasenvergleich im Datenselektor 4 verwendet und mit dem auch die Stopfsteuerung 6 beaufschlagt wird. Dadurch ist das Ergebnis des Phasenvergleichs starr an den Rahmen gekoppelt und die Feststellung "Stopfen" oder "Nichtstopfen" kann an jeder festen, aber beliebig wählbaren Stelle im Rahmen erfolgen. Das aus dem elastischen Speicher 2 ausgelesene Digitalsignal wird der Stopfsteuerung 6 zugeführt und dort wird entweder ein Füllbit eingefügt oder nicht. Das an den Rahmen des Sekundärsystems angepaßte Digitalsignal D 11&min; am Ausgang der Stopfsteuerung 6 wird mit den am Ausgang der Stopfsteuerung jedes Primärsystems anstehenden und untereinander synchronen Bitfolgen in einem nicht dargestellten Multiplexer zu einer einzigen Bitfolge zusammengefaßt.
-
Fig. 2 zeigt einen Ausschnitt einer möglichen Schaltungsanordnung zur Realisierung des erfindungsgemäßen digitalen Phasenvergleichs. Im Ausführungsbeispiel wird angenommen, daß der elastische Speicher 2 acht Speicherplätze aufweist, auf die zyklisch das digitale Signal des Primärsystems abgespeichert wird. Die Auslesetakterzeugung 3 enthält drei Kippschaltungen, für die vorzugsweise positiv-Flanken-getriggerte Kippschaltungen vom D-Typ verwendet werden. Für einen elastischen Speicher der Speichergröße acht und bei Verwendung von in großer Stückzahl produzierten integrierten Schaltungen werden die Kippschaltungen in Serienschaltung eines zweistufigen Johnsonzählers mit einem einstufigen Binärzähler miteinander verknüpft. Auf die als Drei-Bit-Binärzähler geschaltete Auslesetakterzeugung 3 wird der anteilige, angepaßte Takt T 2&min; des Sekundärsystems vom Ausgang eines Zweifach-NAND-Gatters 72, der aus einem Zweifach-NAND- Gatter 71 und dem Zweifach-NAND-Gatter 72 bestehenden Taktanpassung 7, angeschaltet. Durch die Verdrahtung der Auslesetakterzeugung 3 und der Einschreibtakterzeugung 1 mit dem elastischen Speicher 2 wird die geforderte mittlere Taktverschiebung von vier Bit zwischen Einschreib- und Auslesetakt erreicht. Gleichzeitig ist die Einschreibtakterzeugung 1 so ausgelegt, daß ein Bit des Digitalsignals des Primärsystems für acht Takte von T 1 in dem entsprechenden zum elastischen Speicher 2 gehörenden Speicherplatz gespeichert wird.
-
Im Phasenplan nach Fig. 3 sind die für das Verständnis der Wirkungsweise einer Anordnung nach Fig. 1 bzw. Fig. 2 erforderlichen Zeitdiagramme untereinander aufgetragen. Dabei ist mit T 1 die Taktfolge des Primärsystems, mit E 0 . . . E 7 die anteiligen zueinander versetzten Takte (der Einschreibtakt), mit T 2&min; der anteilige angepaßte Takt des Sekundärsystems, wobei die Taktimpulse an den Stellen des Kennungswortes, an den Stellen der Stopfinformation und - abhängig vom Ergebnis des Phasenvergleichs - an der Stelle des Füllbits ausgeblendet sind, mit A 0, A 1 und A 2 die Impulsfolgen am Ausgang der bistabilen Kippschaltungen (der Auslesetakt), mit PH das Signal welches das Ergebnis des Phasenvergleichs enthält, mit T der Rahmentakt und mit S das Stopfsteuersignal bezeichnet.
-
Zum Verständnis der Wirkungsweise sei vorausgesetzt, daß durch die Verdrahtung in der Einschreibtakterzeugung 1 und der Auslesetakterzeugung 3 die Speicherplätze zyklisch in der Reihenfolge Speicherplatz 0, 1, 3, 2, 4, 5, 7 und 6 angesprochen werden und daß in Fig. 3 im vorhergehenden Rahmen nicht gestopft wurde. Der Takt T 1 des Primärsystems mit der Nominalfrequenz von 2,048 MHz wird der Einschreibtakterzeugung 1 zugeführt. Am Ausgang der Einschreibtakterzeugung 1 stehen die anteiligen, um eine Taktperiode verschobenen, mit dem Puls-Pausenverhältnis eins, Pulse E 0 . . . E 7, der Einschreibtakt, an. Die acht Ausgangsleitungen der Einschreibtakterzeugung 1 sind sowohl mit acht Eingängen des Datenselektors 4, also auch mit acht Eingängen für die acht z. B. positiv-Flanken-getriggerten Speicherkippschaltungen des elastischen Speichers 2 verbunden. Die nicht invertierten Ausgänge dieser Kippschaltungen sind je mit einem Eingang eines in der Zeichnung nicht dargestellten Datenselektors verbunden, der einen der acht Speicherplätze auswählt. Diese Auswahl wird mit Hilfe der Signale A 0, A 1 und A 2 der Auslesetakterzeugung 3 durchgeführt. Auf den Takteingang der Kippschaltungen 31 und 23 wird der anteilige angepaßte Takt des Sekundärsystems T 2&min; angeschaltet, während der Takteingang der Kippschaltung 33 vom invertierten Ausgang der Kippschaltung 32 getriggert wird. Wie Fig. 3 leicht zu entnehmen ist, liegt zum Zeitpunkt t&sub0; am Ausgang der Einschreibtakterzeugung 3 die Adresse Speicherplatz O an und mit fortschreitender Taktfolge T 2&min; werden entsprechend der Zählfolge die Speicherplätze 1, 3, 2, 4, 5, 7 und 6 nacheinander zyklisch abgefragt und ausgelesen. Im Puls T 2&min; ist nach dem Auslesen von Speicherplatz 6 eine Lücke zu erkennen, die vom Anhalten des anteiligen Pulses des Sekundärsystems zum Einfügen der Stopfinformation der Gruppe zwei herrührt. Aus Gründen des geringen Aufwands an Mitteln zur Realisierung der Schaltschwelle wird der Zeitpunkt des Phasenvergleichs so gewählt, daß die Phasenunterschiede zwischen Einschreib- und Auslesetakt im Ablauf des Rahmens symmetrisch zu der Phasendifferenz zu diesem Zeitpunkt liegen. Zum Zeitpunkt t&sub0; wird durch die an der Auslesetakterzeugung 3 anstehende Adresse Speicherplatz 0 der Takt E 0 der Einschreibtakterzeugung 1, mit dessen positiver Flanke ein Bit des Digitalsignals D 11 vier Bit früher in den Speicherplatz 0 des elastischen Speichers 2 übernommen wurde, an den Ausgang des Datenselektors 4 geschaltet. Betrachtet man einen der Takte E 0 . . . E 7, so erkennt man, daß mit der positiven Flanke dieses Taktes einerseits ein Bit des Digitalsignals des Primärsystems für acht Impulse des Pulses T 1 auf dem zugehörigen Speicherplatz abgespeichert wird, andererseits der Phasenvergleich im Datenselektor 4 mit dem entsprechenden um vier Bit versetzten Impuls des Taktes T 2&min; durchgeführt wird. Als Zeitpunkt für die Übernahme in den Zwischenspeicher 5 wird die positive Flanke des Rahmentaktes gewählt. Der zu diesem Zeitpunkt bestehende Zustand des mit der Adresse A 0, A 1 und A 2 ausgewählten Pulses E 0 . . . E 7 wird an den Ausgang des Datenselektors 4 durchgeschaltet und steht als Ergebnis PH des Phasenvergleichs zur Verfügung. Bezogen auf den rahmenfesten Zeitpunkt t s wird mit dem Rahmentakt T das Ergebnis des Phasenvergleichs, in unserem Fall für Teilpuls E 6, bis zum festen Zeitpunkt t s des nachfolgenden Rahmens im Zwischenspeicher 5 gespeichert. Ist das Ergebnis des Phasenvergleichs ein logischer "1-Pegel" d. h. "Stopfen", dann wird die Stopfsteuerung 6 mit dem Stopfsteuersignal S so beaufschlagt, daß die Stopfinformation auf "Stopfen" gesetzt wird und daß an der Stelle des Füllbits ein Impuls des anteiligen angepaßten Takts des Sekundärsystems unterdrückt wird. In Fig. 3 ist zum Zeitpunkt t s der Übernahme des Phasenvergleichssignals das Phasenvergleichssignal PH in den logisch "0-Zustand" versetzt, so daß kein Impuls ausgeblendet wird.
-
In Fig. 4 nimmt das Phasenvergleichssignal PH zum Zeitpunkt t s den logisch "1-Zustand" ein, so daß ein Bit ausgeblendet, damit eine sprunghafte Phasenrückstellung durchgeführt und die Frequenz von T 2&min; verkleinert wird.
-
Auf die oben beschriebene Weise wird also eine Taktanpassung eines Primärsystems an ein Sekundärsystem erreicht mit dem erfindungsgemäß eingesetzten digitalen Phasenvergleich Bit für Bit. Anwendungsmöglichkeiten für diese Erfindung ergeben sich bei allen digitalen Multiplexgeräten, die mit einem Stopfverfahren arbeiten und die einen sendeseitigen Phasenvergleich durchführen. Das Verfahren gemäß der Erfindung ist auch für höhere Hierarchiestufen anwendbar.