[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE19514375A1 - Halbleitervorrichtung, Verfahren zu deren Herstellung und Halbleitermodul - Google Patents

Halbleitervorrichtung, Verfahren zu deren Herstellung und Halbleitermodul

Info

Publication number
DE19514375A1
DE19514375A1 DE19514375A DE19514375A DE19514375A1 DE 19514375 A1 DE19514375 A1 DE 19514375A1 DE 19514375 A DE19514375 A DE 19514375A DE 19514375 A DE19514375 A DE 19514375A DE 19514375 A1 DE19514375 A1 DE 19514375A1
Authority
DE
Germany
Prior art keywords
semiconductor device
semiconductor
lead frame
conductor
carrier plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19514375A
Other languages
English (en)
Inventor
Tetsuya Ueda
Kisamitsu Ono
Kou Shimomura
Hideyuki Ichiyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE19514375A1 publication Critical patent/DE19514375A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

Die Erfindung bezieht sich auf eine Halbleitervor­ richtung und ein Verfahren zu deren Herstellung sowie auf einen Halbleitermodul. Im einzelnen betrifft die Erfindung eine Verringerung der Größe und eine Ver­ besserung der Wärmeabstrahlungsfähigkeit einer Bau­ einheit zur vertikalen Oberflächenmontage sowie einen Halbleitermodul, bei dem die Halbleiterbaueinheit verwendet wird.
Unter Bezugnahme auf Fig. 20 bis 30 wird der Stand der Technik beschrieben, der den Hintergrund der Er­ findung darstellt. In den Fig. 20 bis 30 sind mit 1 eine Halbleitervorrichtung, mit 4 ein Halbleiter­ plättchen, mit 6 eine Formhalterung, mit 7 ein Ver­ gußharz und mit 8 Innenleiter bezeichnet. Ferner sind in diesen Figuren mit 10 Außenleiter eines ersten Lei­ terrahmens, die sich aus dem vergossenen Abschnitt der Leiter des ersten Leiterrahmens heraus erstrec­ ken, mit 11 Außenleiter eines zweiten Leiterrahmens, die sich aus dem vergossenen Abschnitt der Leiter des zweiten Leiterrahmens heraus erstrecken, mit 16 ein Stützleiter für die Formhalterung 6, der die Formhal­ terung 6 mit einem äußeren Teil eines Leiterrahmens verbindet, mit 24 ein Außenleiter an einem Leiterrah­ men, mit 25 ein Stützleiter, der länger als die normalen Außenleiter ist und der in Bezug auf die normalen Leiter in der gleichen Richtung und in der Gegenrichtung abgebogen ist, um die Halbleitervor­ richtung 1 in einem (nachfolgend beschriebenen) her­ kömmlichen Oberflächen-Vertikalgehäuse (SVP) hochzu­ stellen, und mit 26 ein Leiterrahmen bezeichnet.
Bisher wurde zur Aufnahme einer Halbleitervorrichtung ein Zickzackreihen-Gehäuse ZIP gemäß Fig. 20 und 21 als Gehäuse zur vertikalen Montage vorgesehen. In dem Zickzackreihen-Gehäuse wird eine Halbleitervorrich­ tung vertikal auf eine Montageträgerplatte aufgesetzt und an dieser angebracht. Dies hat es beispielsweise auf dem Gebiet von integrierten Speicherschaltungen ermöglicht, insbesondere den Forderungen wie hin­ sichtlich einer Bestückung in höherer Dichte, nämlich einer höheren Bestückungsdichte je Bestückungsfläche zu genügen (sh. "Nikkei Electronics" vom 7. September 1987 (Nr. 4), Seiten 99 bis 107).
Die vorstehend genannte Halbleitervorrichtung in dem Zickzackreihen-Gehäuse (ZIP) ist eine sogenannte Durchsteckvorrichtung (THD), deren Außenleiter unter Einstecken in eine Durchgangsöffnung angelötet wer­ den. Neben der Halbleitervorrichtung mit dem vorste­ hend genannten Zickzackreihen-Gehäuse ZIP ist auch als Durchsteckvorrichtung eine solche in einem Dop­ pelreihen-Gehäuse DIP gemäß der Darstellung in Fig. 22 erhältlich, welches als hauptsächliches Gehäuse für Halbleitervorrichtungen verwendet wurde.
Da jedoch bei den Durchsteckvorrichtungen die Halb­ leitervorrichtung durch Nutzung einer Durchgangsöff­ nung in der Trägerplatte angebracht wird, kann für das Anbringen nur eine Fläche der Trägerplatte ge­ nutzt werden. Aus diesem Grund beginnt infolge ge­ steigerter Forderungen hinsichtlich der Bestückung in höherer Dichte die sogenannte Oberflächenmontagevor­ richtung SMD, die das Anbringen an beiden Flächen der Trägerplatte ermöglicht, die Durchsteckvorrichtung zu ersetzen. Das Anbringen an beiden Flächen wird da­ durch erzielt, daß der Außenleiter an eine Elektrode oder Anschlußfläche angesetzt wird, die an der Ober­ fläche der Trägerplatte ausgebildet ist, und daran angelötet wird.
Obgleich zu erhältlichen Oberflächenmontagevorrich­ tungen beispielsweise Halbleitervorrichtungen in ei­ nem Gehäuse mit kleinem Umriß gemäß Fig. 23 (SOP) und Halbleitervorrichtungen mit J-Leitern mit kleinem Um­ riß (SOJ) zählen, gibt es als Standardgehäuse keine Zickzackreihen-Halbleitergehäuse (zur vorstehend ge­ nannten vertikalen Oberflächenmontage). Daher haben verschiedene Firmen verschiedenerlei Vorschläge ge­ macht, wie beispielsweise diejenigen, die in der JP-OS 2-110960, der JP-OS 3-129866, der JP-OS 3-194954, der JP-OS 5-21684 und der JP-OS 5-55273 beschrieben sind.
Als standardisiertes Gehäuse wird gegenwärtig das in Fig. 24, 25 und 26 dargestellte Oberflächenvertikal­ gehäuse SVP angesehen. Da jedoch in dem Oberflächen­ vertikalgehäuse die Außenleiter an einem Rahmen aus­ gebildet sind, ergibt die Verwendung einer größeren Anzahl von Leitern eine Gehäuselänge, nämlich eine Länge der Seite, an der die Leiter heraustreten, die länger als diejenige ist, die hinsichtlich der Größe des Halbleiterplättchens erforderlich wäre. Daher ist es in manchen Fällen nicht möglich, den Vorteil der Bestückung in hoher Dichte je Bestückungsfläche des Vertikal-Oberflächenmontagegehäuses zu nutzen, die eine Eigenschaft derselben ist. Bei den in den JP-OS 2-110960, JP-OS 3-129866 und JP-OS 3-194954 beschriebenen Halbleitervorrichtungsgehäusen muß gleichermaßen dann, wenn eine große Anzahl von Außen­ leitern verwendet werden soll, diejenige Seite ver­ längert werden, an der die Außenleiter aus dem Gehäu­ se heraustreten. Dadurch war verhindert, daß diese Halbleitervorrichtungen den Forderungen nach der Be­ stückung in hoher Dichte genügen.
Zur Lösung dieses Problems wurde beispielsweise in der JP-OS 60-180154, der JP-OS 63-66959 und der JP-OS 5-21684 vorgeschlagen, in dem Fall, daß eine große Anzahl von Außenleitern erforderlich ist, die Länge der Seite, an der die Außenleiter austreten, durch Formen derselben zu mehreren Schichten auf die Hälfte zu verringern.
In der JP-OS 60-180154 und der JP-OS 63-66954 dieser Veröffentlichungen sind Halbleiterbaueinheiten be­ schrieben, in denen zwei Leiterrahmen über eine Iso­ lierschicht miteinander verbunden sind. Da jedoch die Elektroden seitens der Trägerplatte sorgfältig ange­ bracht werden müssen und die Halbleitervorrichtung eine Durchsteckvorrichtung ist, ist es schwierig, ei­ ne Oberflächenmontage zu erzielen.
Selbst bei der in der JP-OS 5-21684 beschriebenen Halbleiterbaueinheit muß das Anbringen seitens der Trägerplatte außerordentlich sorgfältig vorgenommen werden, was eine breite Verwendung dieser Baueinheit verhindert hat. Da außerdem bei dem Anbringen der Halbleitervorrichtungen das TAB-Verfahren zum automa­ tischen Bandanschluß angewandt wird, ist es schwie­ rig, während der Bestückung gleichzeitig andere Halb­ leiterteile anzubringen. Bei den Halbleiterbaueinhei­ ten, die in der JP-OS 60-180154, der JP-OS 63-66959 und der JP-OS 5-21684 beschrieben sind, werden zwei­ erlei Außenleiter miteinander über eine Isolier­ schicht verbunden und in der gleichen Richtung abge­ bogen. Daher ist an der Stelle, an der die Leiter ge­ bogen sind, die Dicke der Leiter scheinbar verdoppelt und es besteht bei dem Biegeprozeß hinsichtlich des Krümmungsradius R ein Unterschied zwischen den beiden Arten der Außenleiter, so daß die Leiter in Bezug zu­ einander versetzt sind. Aus diesem Grund ist es schwierig, die Leiter zu bearbeiten, und es kann in manchen Fällen ein Isolationsdurchbruch in der Iso­ lierschicht zwischen den Leitern auftreten.
In der JP-OS 3-16250 ist beschrieben, wie eine Nut­ zung einer großen Anzahl von Außenleitern gemäß der vorstehenden Beschreibung ermöglicht ist. Gemäß die­ ser Veröffentlichung werden zwei Leiterrahmen verwen­ det, wobei ein Außenleiter eines zweiten Leiterrah­ mens jeweils zwischen Außenleiter eines ersten Lei­ terrahmens angeordnet ist. Gemäß der Darstellung in Fig. 27 und 28 ergibt bei diesem Beispiel ein kleiner Abstand zwischen den Außenleitern eine verringerte Breite der Außenleiter 11 (oder 10) des zweiten (oder ersten) Leiterrahmens, die zwischen den Außenleitern 10 (oder 11) des ersten (oder zweiten) Leiterrahmens angeordnet sind, so daß in manchen Fällen eine aus­ reichende Stärke der Leiter nicht beibehalten werden kann. Wenn andererseits zum Erhalten der erforderli­ chen Leiterstärke die Außenleiter 10 und 11 breiter ausgeführt werden, wird der Abstand zwischen den Lei­ tern größer, was ein größeres Gehäuse ergibt.
Die Dimensionierung einer herkömmlichen Baueinheit ist in Fig. 29 dargestellt. Diese Figur ist eine Draufsicht auf einen Leiterrahmen 26 nach dem Anbrin­ gen des Halbleiterplättchens 4 an der Formhalterung 6 zur Darstellung, daß die herausstehenden Außenleiter der Baueinheit hinsichtlich der Abmessungen größer als das Halbleiterplättchen sind.
Bei diesen vorstehend beschriebenen Halbleitervor­ richtung mit dem Vertikalaufbau besteht das Problem, daß von der Formhalterung 6, an der das Halbleiter­ plättchen anzubringen ist, derjenige Teil nicht wir­ kungsvoll genutzt werden kann, der entsprechend dem Stützleiter angeordnet und einem Bereich D (nach Fig. 29) benachbart ist, welcher zu dem Halbleiter­ plättchen benachbart und den Außenleitern 24 gegen­ überliegend angeordnet ist. Wenn im einzelnen gemäß der Darstellung in Fig. 30 das Halbleiterplättchen in Bezug auf das Gehäuse eine größere Fläche einnimmt und die Einbaudichte hoch ist, besteht das Problem, daß die Elektroden beziehungsweise Anschlußflächen an dem Halbleiterplättchen, die mit den Außenleitern verbunden sind, praktisch nur an einer Seite des Halbleiterplättchens angeordnet sind.
Im Hinblick auf die vorstehend beschriebenen Probleme liegt der Erfindung die Aufgabe zugrunde, eine Halb­ leitervorrichtung, ein Verfahren zu deren Herstellung sowie einen Halbleitermodul zu schaffen, bei denen die Anzahl von Leitern erhöht werden kann, ohne den Abstand zwischen den Leitern zu vergrößern, und eine Verringerung der Gehäusegröße und eine Bestückung in höherer Dichte erzielt werden können.
Die Aufgabe der Erfindung wird mit einer Halbleiter­ vorrichtung gemäß Patentanspruch 1 sowie mit einer Halbleitervorrichtung gemäß Patentanspruch 9 gelöst. Ferner wird die Aufgabe mit einem Halbleitermodul ge­ mäß Patentanspruch 10, 12 oder 13 sowie mit einem Verfahren gemäß Patentanspruch 14 oder 15 gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen aufgeführt.
Die Erfindung wird nachstehend anhand von Ausfüh­ rungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert.
Fig. 1 ist eine teilweise weggeschnitten darge­ stellte perspektivische Ansicht einer Halbleitervor­ richtung gemäß einem ersten Ausführungsbeispiel der Erfindung.
Fig. 2 ist eine Schnittseitenansicht der in Fig. 1 dargestellten Halbleitervorrichtung.
Fig. 3 ist eine Teil-Schnittseitenansicht der Halbleitervorrichtung gemäß dem ersten Ausführungs­ beispiel, deren Außenleiter an ihren vorderen Enden abgebogen sind.
Fig. 4 ist eine Schnittseitenansicht der Halb­ leitervorrichtung gemäß dem ersten Ausführungsbei­ spiel, bei der die Vorderenden von Innenleitern ein­ gebettet sind.
Fig. 5 ist eine Schnittansicht der Halbleiter­ vorrichtung gemäß dem ersten Ausführungsbeispiel mit einer TAB-Leiterverbindung.
Fig. 6 ist eine teilweise weggeschnitten darge­ stellte perspektivische Ansicht einer Halbleitervor­ richtung gemäß einem zweiten Ausführungsbeispiel der Erfindung.
Fig. 7 ist eine Schnittseitenansicht der in Fig. 6 dargestellten Halbleitervorrichtung.
Fig. 8 ist eine Teil-Schnittseitenansicht der Halbleitervorrichtung gemäß dem zweiten Ausführungs­ beispiel.
Fig. 9 ist eine teilweise weggeschnitten darge­ stellte perspektivische Ansicht einer Halbleitervor­ richtung gemäß einem dritten Ausführungsbeispiel der Erfindung.
Fig. 10 ist eine Schnittseitenansicht der in Fig. 9 dargestellten Halbleitervorrichtung.
Fig. 11 ist eine Schnittseitenansicht der Halb­ leitervorrichtung gemäß dem dritten Ausführungsbei­ spiel mit einer Kühlfläche.
Fig. 12 ist eine Seitenansicht eines Halbleiter­ moduls gemäß einem vierten Ausführungsbeispiel der Erfindung.
Fig. 13 ist eine Draufsicht auf den in Fig. 12 dargestellten Halbleitermodul.
Fig. 14 ist eine Seitenansicht eines Halbleiter­ moduls gemäß einem fünften Ausführungsbeispiel der Erfindung.
Fig. 15 ist eine Draufsicht auf den in Fig. 14 dargestellten Halbleitermodul.
Fig. 16 ist eine Draufsicht auf einen anderen Halbleitermodul gemäß dem fünften Ausführungsbei­ spiel.
Fig. 17 ist eine schematische Seitenansicht ei­ ner Gußform, die gemäß einem sechsten Ausführungsbei­ spiel der Erfindung für das Herstellen einer Halblei­ tervorrichtung verwendet wird.
Fig. 18 ist eine schematische Seitenansicht der Gußform gemäß dem sechsten Ausführungsbeispiel mit einem bewegbaren Block, der bei dem Herstellen einer Halbleitervorrichtung bewegt wird.
Fig. 19 ist eine schematische Seitenansicht der Gußform gemäß dem sechsten Ausführungsbeispiel, wobei der bewegbare Block zwischen Außenleiter eingefügt ist.
Fig. 20 ist eine perspektivische Ansicht einer herkömmlichen Vertikal-Durchsteckbaueinheit.
Fig. 21 ist eine Schnittseitenansicht der in Fig. 20 dargestellten Baueinheit.
Fig. 22 ist eine perspektivische Ansicht einer anderen herkömmlichen Durchsteckbaueinheit.
Fig. 23 ist eine perspektivische Ansicht einer herkömmlichen Oberflächenmontage-Baueinheit.
Fig. 24 ist eine perspektivische Ansicht einer herkömmlichen Vertikal-Oberflächenmontage-Baueinheit.
Fig. 25 ist eine Teil-Schnittseitenansicht der in Fig. 24 dargestellten Baueinheit.
Fig. 26 ist eine Teilansicht eines Schnittes entlang einer Linie C-C der Baueinheit nach Fig. 24.
Fig. 27 ist eine Teildraufsicht auf eine Bauein­ heit, bei der die herkömmliche Doppelreihen-Außenlei­ teranordnung angewandt ist.
Fig. 28 ist eine Ansicht der Baueinheit mit der herkömmlichen Doppelreihen-Außenleiteranordnung von unten.
Fig. 29 ist eine Teildraufsicht auf einen Lei­ terrahmen für eine herkömmliche Baueinheit mit einem Zickzackreihen-Gehäuse.
Fig. 30 ist eine Teildraufsicht auf einen ande­ ren Leiterrahmen für die herkömmliche Baueinheit mit dem Zickzackreihen-Gehäuse.
Erstes Ausführungsbeispiel
Unter Bezugnahme auf Fig. 1 bis 5 wird eine Halblei­ tervorrichtung gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben. Die Fig. 1 ist eine teil­ weise weggeschnitten dargestellte perspektivische An­ sicht der Halbleitervorrichtung gemäß dem ersten Aus­ führungsbeispiel, während die Fig. 2 eine Schnittsei­ tenansicht der Vorrichtung nach Fig. 1 ist. In diesen Figuren haben gleiche oder einander entsprechende Teile die gleichen Bezugszeichen. Es sind mit 1 eine Halb­ leitervorrichtung, mit 2 ein Leiter, der einen Teil eines ersten Leiterrahmens bildet, mit 3 ein Leiter, der einen Teil eines zweiten Leiterrahmens bildet, mit 4 ein Halbleiterplättchen, mit 5 ein dünner Draht aus Metall zum elektrischen Verbinden des Leiters 2 oder 3 mit dem Halbleiterplättchen 4, mit 6 eine Formhalterung für das Festlegen des Halbleiterplätt­ chens, die an der Seite des ersten oder des zweiten Leiterrahmens ausgebildet ist, und mit 7 ein Verguß­ harz zum Schützen des Halbleiterplättchens 4 gegen­ über der äußeren Umgebung bezeichnet.
Wenn bei der Halbleitervorrichtung mit dem vorstehend beschriebenen Aufbau der Satz der einen Teil des er­ sten Leiterrahmens bildenden Leiter beziehungsweise Außenleiter 2 und der Satz der einen Teil des zweiten Leiterrahmens bildenden Leiter beziehungsweise Außen­ leiter 3 auf ihren jeweiligen gleichen Ebenen heraus­ ragen, sind die Leiter derart angeordnet, daß ein Teil der Leiter 2 die Leiter 3 überlappt. Demzufolge kann die Anzahl der aus einer Seite der Halbleiter­ vorrichtung beziehungsweise der Halbleiterbaueinheit heraustretenden Außenleiter verdoppelt werden, ohne den Abstand zwischen den einen Teil des ersten Lei­ terrahmens bildenden Leiter 2 oder den einen Teil des zweiten Leiterrahmens bildenden Leitern 3 zu vergrö­ ßern. Dies ermöglicht bei einer integrierten Schal­ tung mit einer Vielzahl von Anschlußstiften eine Ver­ kleinerung der Baueinheit, wodurch eine Bestückung mit hoher Dichte ermöglicht ist.
Bei der Halbleitervorrichtung nach Fig. 1 und 2 er­ strecken sich die einen Teil des ersten Leiterrahmens bildenden Innenleiter auf die Funktionsfläche des Halbleiterplättchens 4 und sind elektrisch mit denje­ nigen Elektroden an den Halbleiterplättchen verbun­ den, die an der Seite angebracht sind, die von der Austrittsseite der Leiter 2 und 3 abgewandt ist. Die einen Teil des zweiten Leiterrahmens bildenden Innen­ leiter sind elektrisch mit denjenigen Elektroden an dem Halbleiterplättchen 4 verbunden, die an der Seite angebracht sind, an der die Leiter 2 und 3 herausra­ gen.
Hierdurch wird das Problem bei dem in Fig. 29 und 30 dargestellten Stand der Technik gelöst, bei dem sich die Formhalterung über eine Seite des Halbleiter­ plättchens erstreckt, wodurch die Art und Weise des Auslegens des Halbleiterplättchens eingeschränkt ist. Daher ist es nicht erforderlich, die dünnen Drähte 5 oder die Aluminium-Leiterbahnen an dem Halbleiter­ plättchen zu verlängern. In manchen Fällen kann dies bei dem Herstellen einer schnellen Halbleitervorrichtung wirkungsvoll sein.
Bei der Halbleitervorrichtung nach Fig. 1 und 2 wer­ den gemäß Fig. 3 von dem ersten Leiterrahmen ein Au­ ßenleiter 10, der aus dem Vergußharz 7 heraussteht, in das der Leiter 2 eingebettet ist, der einen Teil des ersten Leiterrahmens bildet, und von dem zweiten Leiterrahmen ein Außenleiter 11, der aus dem Verguß­ harz 7 heraussteht, in das der Leiter eingebettet ist, der einen Teil des zweiten Leiterrahmens bildet, in zueinander entgegengesetzten Richtungen nahezu senkrecht unter einem Winkel von ungefähr 80 bis 90 Grad gebogen. Das Anlöten der Außenleiter 10 und 11 an eine Trägerplatte durch Ansetzen derselben an eine jeweilige Elektrode beziehungsweise Anschlußfläche ermöglicht das Anbringen der Halbleitervorrichtung 1 an der Trägerplatte.
Bei dem vorstehend beschriebenen ersten Ausführungs­ beispiel ist der Abstand zwischen dem einen Teil des ersten Leiterrahmens bildenden Leiter 2 und dem einen Teil des zweiten Leiterrahmens bildenden Leiter 3 ge­ ring, so daß ein Kurzschluß zwischen dem Leiter 2 und dem dünnen Metalldraht 5 entstehen kann, der den Lei­ ter 3 mit dem Halbleiterplättchen 4 elektrisch ver­ bindet. Ein Weg zum Vermeiden dieses Problems besteht darin, die Leiter 2 und 3 derart zu gestalten, daß kein Kurzschluß zwischen dem Leiter und dem Draht entstehen kann. Beispielsweise werden gemäß Fig. 4 der einen Teil des ersten Leiterrahmens bildende Lei­ ter 2 und der einen Teil des zweiten Leiterrahmens bildende Leiter 3 in einem größeren Abstand voneinan­ der angeordnet, während das vordere Ende des Innen­ leiters 8 des Leiters 2 zum Bilden eines abgesenkten Abschnittes 9 nach unten gebogen wird, um den An­ schlußteil des dünnen Metalldrahtes 5 an dem Leiter 2 näher an das Halbleiterplättchen 4 heranzubringen.
Zur Vermeidung des Problems kann gemäß Fig. 5 anstel­ le des dünnen Metalldrahtes 5, der einen Kurzschluß mit dem Leiter 2 bilden könnte, ein Leiter verwendet werden, der durch automatische Anpreßanschlußverbin­ dung (TAB) angebracht wird.
Zweites Ausführungsbeispiel
Nachstehend wird unter Bezugnahme auf die Fig. 6 bis 8 eine Halbleitervorrichtung gemäß einem zweiten Aus­ führungsbeispiel beschrieben. Die Fig. 6 ist eine teilweise weggeschnitten dargestellte perspektivische Ansicht der Halbleitervorrichtung gemäß dem zweiten Ausführungsbeispiel der Erfindung, während die Fig. 7 eine Schnittseitenansicht der Vorrichtung nach Fig. 6 ist. In diesen Figuren sind mit 13 eine Trägerplatte, an der die Halbleitervorrichtung 1 angebracht wird, und mit 14 eine Anschlußfläche bezeichnet, die ein Teil der Leiterbahnen an der Trägerplatte 13 ist, an den mit einem Lötmittel 15 der Leiter 3 beziehungsweise der Außenleiter 11 der Halbleitervorrichtung 1 ange­ lötet wird.
Gemäß Fig. 6 und 7 steht bei der Halbleitervorrich­ tung gemäß dem zweiten Ausführungsbeispiel der Innen­ leiter 8 des einen Teil des ersten Leiterrahmens bil­ denden Leiters 2 aus der Oberfläche der Halbleiter­ vorrichtung 1 heraus, was dadurch erzielt wird, daß das Ausmaß der Abwärtsbiegung des in Fig. 4 darge­ stellten abgesenkten Abschnittes 9 sowie die Dicke des Vergußharzes 7 auf dem Halbleiterplättchen 4 ein­ gestellt werden. Der aus der Halbleitervorrichtung herausstehende Innenleiter 8 ermöglicht das Abstrah­ len von Wärme.
Gemäß Fig. 8 erfolgt das Anbringen des einen Teil des ersten Leiterrahmens bildenden Leiters 2 dadurch, daß der Leiter 2 an dem Rand des Gehäuses der Halbleiter­ vorrichtung abgeschnitten wird und mit dem Lötmittel 15 an die Anschlußfläche 14 angelötet wird. Der einen Teil des zweiten Leiterrahmens bildende Leiter 3 wird dadurch angebracht, daß er beispielsweise in Form ei­ nes Möwenflügels gebracht wird und dieser an die An­ schlußfläche 14 an der Trägerplatte 13 angelötet wird.
Drittes Ausführungsbeispiel
Unter Bezugnahme auf die Fig. 9 bis 11 wird eine Halbleitervorrichtung gemäß einem dritten Ausfüh­ rungsbeispiel der Erfindung beschrieben. Die Fig. 9 ist eine teilweise weggeschnitten dargestellte per­ spektivische Ansicht der Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel, während die Fig. 10 eine Schnittseitenansicht der Vorrichtung nach Fig. 9 ist. In diesen Figuren sind mit 16 ein Stützleiter zum Befestigen und Festlegen der Formhalterung 6, an der das Halbleiterplättchen 4 angebracht ist, an einem Leiterrahmen und mit 17 eine Kühlfläche zur Wärmeab­ strahlung bezeichnet.
Gemäß Fig. 9 und 10 liegt bei der Halbleitervorrich­ tung gemäß dem dritten Ausführungsbeispiel in dem Ge­ häuse die Formhalterung 6 an deren Rückseite teilwei­ se frei, die von der Fläche abgewandt ist, an der das Halbleiterplättchen 4 angebracht ist, was dadurch er­ zielt wird, daß das Ausmaß, in welchem der abgesenkte Abschnitt des Stützleiters 16 für das Festlegen der Formhalterung 6 nach unten gebogen ist, oder die Dic­ ke des Vergußharzes 7 eingestellt wird. Dies ermög­ licht eine bessere Wärmeabstrahlungsfähigkeit der Halbleitervorrichtung.
Gemäß Fig. 11 kann ein Teil des mit der Formhalterung verbunden zweiten Leiterrahmens aus dem Gehäuse der Halbleitervorrichtung herausgeführt werden, um die Kühlfläche 17 für die Wärmeabstrahlung zu bilden. Die Kühlfläche 17 ermöglicht eine noch bessere Wärmeab­ strahlungsfähigkeit der Halbleitervorrichtung.
Viertes Ausführungsbeispiel
Als viertes Ausführungsbeispiel der Erfindung wird ein Halbleitermodul beschrieben. Die Fig. 12 ist eine Seitenansicht des Halbleitermoduls gemäß dem vierten Ausführungsbeispiel der Erfindung, während die Fig. 13 eine Draufsicht auf den Modul nach Fig. 12 ist. Gemäß diesen Figuren ist an der Trägerplatte 13 eine große Anzahl von erfindungsgemäßen Halbleitervorrich­ tungen 1 angebracht. Dieser Halbleitermodul wird bei­ spielsweise als Speichermodul eingesetzt. Mit 18 sind Elektroden bezeichnet, die an der Trägerplatte 13 ausgebildet sind und die zur elektrischen Verbindung mit einer (nicht dargestellten) Hauptplatte für das Anbringen des Halbleitermoduls dienen.
Gemäß Fig. 12 und 13 sind bei dem Halbleitermodul ge­ mäß dem vierten Ausführungsbeispiel die Halbleiter­ vorrichtungen an der Trägerplatte 13 dadurch ange­ bracht, daß die Trägerplatte 13 zwischen die Außen­ leiter 2 und 3 geklemmt ist, ohne daß deren Vorderen­ den gebogen sind. Dies ermöglicht das Herstellen ei­ nes Halbleitermoduls mit einer außerordentlich klei­ nen vorstehenden Fläche.
Da jedoch bei dem Anbringen auf die in Fig. 12 darge­ stellte Weise eine Länge E gering ist, ist es schwie­ rig, zum Verbinden der Trägerplatte 13 mit der Haupt­ platte eine große Anzahl von Elektrode 18 zu benut­ zen. Zur Lösung dieses Problems kann gemäß der Dar­ stellung in Fig. 13 die Trägerplatte für deren Ver­ bindung mit der Hauptplatte allein an dem Bereich verbreitert werden, an dem die Elektroden 18 ange­ bracht sind. Dadurch kann eine große Anzahl von Elek­ troden 18 an dem Substrat 13 genutzt werden.
Fünftes Ausführungsbeispiel
Als fünftes Ausführungsbeispiel der Erfindung wird unter Bezugnahme auf Fig. 14 bis 16 ein Halbleitermo­ dul beschrieben. Die Fig. 14 ist eine Seitenansicht des Halbleitermoduls gemäß dem fünften Ausführungs­ beispiel der Erfindung, während die Fig. 15 eine Draufsicht auf den Modul nach Fig. 14 ist. Gemäß der Darstellung in diesen Fig. sind die Halbleitervor­ richtungen 1 an beiden Seiten der Trägerplatte 13 senkrecht an dieser angebracht. Außerdem sind die Halbleitervorrichtungen 1 parallel zu einer Seite der Trägerplatte angebracht, die mit der Hauptplatte ver­ bunden ist. Dies ergibt hinsichtlich der für das An­ bringen der Halbleitermodule benötigten Fläche eine Verringerung um mehr als die Hälfte im Vergleich zu der Fläche zum Anbringen der gleichen Anzahl von Durchsteck-Baueinheiten mit kleinem Umriß (TSOP). Wenn beispielsweise an einer Seite der Trägerplatte 13 vier TSOP-Baueinheiten mit Schreib/Lesespeichern (RAM) der zweiten Generation mit 16 Mbyte (mit einer Dicke F von 1 mm, einer Baueinheitsbreite (des Teiles ohne die herausstehenden Leiter) G von 9,22 mm und einer Baueinheitslänge (der Seite, an der die Leiter herausragen) H von 17,14 mm) angebracht werden, muß die Trägerplatte eine Fläche von mindestens (9,22 × 4) × 17,14 = 632 mm² haben. Andererseits ist bei dem Ausführungsbeispiel nach Fig. 15 bei einem Teilungsabstand I der Baueinheiten von 2,54 mm die Fläche der Trägerplatte im wesentlichen (2,54 × 4) × 17,14 = 174 mm² und damit ungefähr 30% der vorstehend angeführten, herkömmlicherweise erfor­ derlichen Fläche. Das heißt, die Leitungslänge kann entsprechend der verringerten Fläche verkürzt werden, so daß ein für eine schnelle Funktion geeigneter Speichermodul erzielt werden kann. In einem Halblei­ termodul, der auf die in Fig. 14 und 15 dargestellte Weise bestückt ist, sind die Halbleitervorrichtungen 1 an der Trägerplatte 13 senkrecht in einer rippenar­ tigen Anordnung angebracht, so daß die Halbleitervor­ richtungen im Vergleich zu den auf die übliche Weise angebrachten TSOP-Einheiten eine bessere Wärmeab­ strahlungsfähigkeit haben.
Bei dem Bestücken des Halbleitermoduls nach Fig. 15 kann es jedoch hinsichtlich des Bestückens des in Fig. 12 dargestellten Moduls manchmal schwierig sein, eine große Anzahl von Elektroden 18 für das Verbinden der Trägerplatte 13 mit der Hauptplatte zu verwenden. In diesem Fall ermöglicht es das Anbringen der Halb­ leitervorrichtungen 1 (und der Halbleiterplättchen 4) vertikal zu einer mit der Hauptplatte verbundenen Seite der Trägerplatte 13 gemäß Fig. 16, eine größere Anzahl von Elektroden 18 zu verwenden. Ein solches Verfahren zum Bestücken mit den Halbleitervorrichtun­ gen ist insbesondere dann wirkungsvoll, wenn an der Trägerplatte 13 eine große Anzahl von Halbleitervor­ richtungen 1 angebracht wird. Beispielsweise können bei dem Bestückungsverfahren gemäß dem Ausführungs­ beispiel dann, wenn dynamische Schreib/Lesespeicher DRAM der zweiten Generation mit 16 Mbyte verwendet werden, wegen der Bausteinlänge H von 17,14 mm, näm­ lich der Länge der Seite, an der die Leiter heraus­ stehen, mehr als sieben Halbleitervorrichtungen 1 mit einem Teilungsabstand I von 2,54 mm an einer Seite der Trägerplatte 13 angebracht und damit mehr Elek­ troden 18 genutzt werden.
Sechstes Ausführungsbeispiel
Unter Bezugnahme auf Fig. 17 bis 19 wird als sechstes Ausführungsbeispiel der Erfindung ein Verfahren zum Herstellen der Halbleitervorrichtungen beschrieben. Die Fig. 17 bis 19 sind jeweils schematische Seiten­ ansichten einer Gießform, die als sechstes Ausfüh­ rungsbeispiel der Erfindung zum Herstellen der Halb­ leitervorrichtung verwendet wird. In diesen Figuren sind mit 19 eine obere Form der Gießform für den Harzver­ guß zum Herstellen der Halbleitervorrichtung 1, mit 20 eine untere Form, mit 21 eine dritte Form zum Ver­ hindern des Eindringens von Harz zwischen einen Au­ ßenleiter des einen Teil des ersten Leiterrahmens bildenden Leiters 2 und einen Außenleiter des einen Teil des zweiten Leiterrahmens bildenden Leiters 3, mit 22 ein Vergußharzteil der Halbleitervorrichtung 1 und mit 23 ein bewegbarer Block bezeichnet, der be­ wegbar an einem Abschnitt der unteren Form 20 ange­ bracht ist.
Bei der Herstellung der Halbleitervorrichtung 1 wird vor dem Harzverguß mittels der oberen Form 19 und der unteren Form 20 die dritte Form 21 zwischen die bei­ den Leiterrahmen eingefügt, um ein teilweises Ein­ dringen des Harzes zwischen die die Teile der beiden Leiterrahmen bildenden Außenleiter zu verhindern. Da­ durch wird verhindert, daß zwischen die Außenleiter Harz eingespritzt wird.
Gemäß Fig. 18 und 19 ist anstelle der vorstehend ge­ nannten dritten Form 21 der bewegbare Block 23 an der unteren Form 20 angebracht. Nachdem die beiden Lei­ terrahmen auf die unteren Form aufgesetzt sind, wird der bewegbare,Block 23 bis zu dem Rand des Verguß­ harzteils versetzt, um das Einspritzen von Harz zwi­ schen die Außenleiter der beiden Leiterrahmen zu ver­ hindern. Dann werden für den Harzguß des Vergußharz­ teils die obere Form 19 und die untere Form 20 auf­ einandergepaßt. In diesem Fall wird gleichfalls ver­ hindert, daß Harz zwischen die Außenleiter einge­ spritzt wird.
Wie vorstehend beschrieben wurde, ergibt die Erfin­ dung in einem Gehäuse zur vertikalen Oberflächenmon­ tage eine Halbleitervorrichtung, deren Anmessungen verringert sind und die eine höhere Wärmeabstrahlungsfähigkeit bietet, ein Verfahren zum Herstellen der Halbleitervorrichtung und einen Halbleitermodul. Leiter eines ersten Leiterrahmens und Leiter eines zweiten Leiterrahmens werden derart angebracht, daß sie zueinander parallel sind und zumindest ein Teil eines jeweiligen Leiters auf der Projektionsebene ei­ nen jeweiligen anderen überlappt. Ein Innenleiter kann sich aus dem Halbleiterbaustein heraus erstrecken oder es kann die Rückseite einer Formhalterung in dem Halbleiterbaustein freiliegen. Die Erfindung ermög­ licht es, mehr Außenleiter zu benutzen, die Abmessun­ gen der Halbleitervorrichtung zu verringern und eine Bestückung in hoher Dichte zu erzielen.

Claims (15)

1. Halbleitervorrichtung mit zwei Leiterrahmen, deren Halbleiterplättchen in Vergußharz eingebettet ist, dadurch gekennzeichnet, daß Außenleiter (10), die einen Teil eines ersten Leiterrahmens bilden, außerhalb der gleichen Ebene parallel zu Außenleitern (11) angeordnet sind, die einen Teil eines zweiten Leiterrahmens bilden, und daß dann, wenn die Außenleiter auf ihren jeweiligen gleichen Ebenen herausstehen, sie derart angeordnet sind, daß die Außenleiter des ersten Leiterrahmens zumindest Teile der Außenleiter des zweiten Leiter­ rahmens überlappen.
2. Halbleitervorrichtung nach Anspruch 1, da­ durch gekennzeichnet, daß eine Vielzahl von Außenlei­ tern (10, 11) in zwei Reihen angeordnet ist und sich aus einer Seite der Halbleitervorrichtung (1) heraus erstreckt, wobei ein jeweiliger herausstehender Außenleiter einer jeweiligen Reihe nahezu senkrecht zu seinem gegenüberliegenden Außenleiter und nahezu senkrecht zu der Hauptfläche der Halbleitervorrich­ tung gebogen ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß Innenleiter (8) des er­ sten Leiterrahmens sich auf die Funktionsfläche eines Halbleiterplättchens (4) erstrecken und elektrisch mit denjenigen Elektroden an dem Halbleiterplättchen verbunden sind, die an derjenigen Seite angebracht sind, welche von der Seite abgewandt ist, an der die Außenleiter (10, 11) der Halbleitervorrichtung (1) herausragen, und daß Innenleiter (3) des zweiten Lei­ terrahmens elektrisch mit denjenigen Elektroden an dem Halbleiterplättchen verbunden sind, die an der Seite angeordnet sind, an der die Außenleiter der Halbleitervorrichtung herausstehen.
4. Halbleitervorrichtung nach einem der Ansprü­ che 1 bis 3, dadurch gekennzeichnet, daß das vordere Ende eines Innenleiters (8) des Leiterrahmens zum Bilden eines abgesenkten Abschnittes (9) nach unten gebogen ist.
5. Halbleitervorrichtung nach einem der Ansprü­ che 1 bis 4, dadurch gekennzeichnet, daß Innenleiter (3) des zweiten Leiterrahmens mit Elektroden an dem Halbleiterplättchen (4) elektrisch mittels eines TAB-Leiters verbunden sind.
6. Halbleitervorrichtung nach einem der Ansprü­ che 1 bis 5, dadurch gekennzeichnet, daß Innenleiter (8) des ersten Leiterrahmens aus einem Vergußharz (7) an der Funktionsflächenseite des Halbleiterplättchens (4) herausstehen.
7. Halbleitervorrichtung nach einem der Ansprü­ che 1 bis 6, dadurch gekennzeichnet, daß Innenleiter (3) des zweiten Leiterrahmens an eine Formhalterung (6) angeschlossen sind und daß die in Vergußharz (7) eingebettete Formhalterung an ihrer Rückseite teil­ weise freiliegt, die von der Fläche abgewandt ist, an der das Halbleiterplättchen (4) angebracht ist.
8. Halbleitervorrichtung nach einem der Ansprü­ che 1 bis 7, dadurch gekennzeichnet, daß ein aus der Halbleitervorrichtung (1) herausstehender Teil des zweiten Leiterrahmens eine Kühlfläche (17) bildet.
9. Halbleitervorrichtung mit zwei Leiterrahmen, in der ein Halbleiterplättchen in Gießharz eingebet­ tet ist, dadurch gekennzeichnet, daß ein Leiter (2) eines ersten Leiterrahmens aus der Hauptfläche der Halbleitervorrichtung (1) heraussteht und ein Außen­ leiter (3) eines zweiten Leiterrahmens sich aus einer Seite der Halbleitervorrichtung heraus erstreckt.
10. Halbleitermodul mit einem Substrat und einer Vielzahl von Halbleitervorrichtungen, dadurch gekenn­ zeichnet, daß Außenleiter (2, 3), die in zwei Reihen angeordnet sind und sich nahezu parallel zueinander aus einer Seite der Halbleitervorrichtung (1) heraus erstrecken, die Trägerplatte (13) derart einklemmen, daß die Halbleitervorrichtung an der Trägerplatte na­ hezu auf der gleichen Ebene angebracht ist.
11. Halbleitermodul nach Anspruch 10, dadurch gekennzeichnet, daß die Breite des mit Elektroden (18) für den elektrischen Anschluß an eine Hauptplat­ te versehenen Abschnittes der Trägerplatte (13) ver­ größert ist.
12. Halbleitermodul mit einer Trägerplatte und einer Vielzahl von Halbleitervorrichtungen, dadurch gekennzeichnet, daß die Halbleitervorrichtungen (1) zueinander parallel zu einer mit einer Hauptplatte verbundenen Seite der Trägerplatte (13) und an minde­ stens einer Fläche der Trägerplatte angeordnet sind.
13. Halbleitermodul mit einer Trägerplatte und einer Vielzahl von Halbleitervorrichtungen, dadurch gekennzeichnet, daß die Halbleitervorrichtungen (1) vertikal zu einer mit einer Hauptplatte verbundenen Seite der Trägerplatte (13) und an mindestens einer Fläche der Trägerplatte angebracht sind.
14. Verfahren zum Herstellen einer Halbleiter­ vorrichtung mit zwei Leiterrahmen, deren an einer Formhalterung angebrachtes Halbleiterplättchen in Harz eingegossen wird, dadurch gekennzeichnet, daß für das Eingießen mit Harz mittels einer oberen Form und einer unteren Form zwischen Außenleiter eines er­ sten Leiterrahmens und Außenleiter eines zweiten Lei­ terrahmens eine Form eingefügt wird.
15. Verfahren zum Herstellen einer Halbleiter­ vorrichtung mit zwei Leiterrahmen, deren an einer Formhalterung angebrachtes Halbleiterplättchen mit Harz vergossen wird, dadurch gekennzeichnet, daß für das Eingießen mit Harz die beiden Leiterrahmen und die Formhalterung mit dem daran angebrachten Halblei­ terplättchen auf eine untere Form aufgelegt werden, zwischen Außenleiter der beiden Leiterrahmen ein Blockteil eingefügt wird und auf die untere Form eine obere Form aufgesetzt wird.
DE19514375A 1994-04-19 1995-04-18 Halbleitervorrichtung, Verfahren zu deren Herstellung und Halbleitermodul Withdrawn DE19514375A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6080616A JPH07288309A (ja) 1994-04-19 1994-04-19 半導体装置及びその製造方法並びに半導体モジュール

Publications (1)

Publication Number Publication Date
DE19514375A1 true DE19514375A1 (de) 1995-10-26

Family

ID=13723282

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19514375A Withdrawn DE19514375A1 (de) 1994-04-19 1995-04-18 Halbleitervorrichtung, Verfahren zu deren Herstellung und Halbleitermodul

Country Status (4)

Country Link
US (1) US5592019A (de)
JP (1) JPH07288309A (de)
KR (1) KR0153595B1 (de)
DE (1) DE19514375A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843479A1 (de) * 1998-09-22 2000-03-30 Siemens Ag Halbleiterbauelement

Families Citing this family (137)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118173A (en) * 1996-11-14 2000-09-12 Nippon Steel Semiconductor Corporation Lead frame and a semiconductor device
US5907769A (en) 1996-12-30 1999-05-25 Micron Technology, Inc. Leads under chip in conventional IC package
US6175161B1 (en) 1998-05-22 2001-01-16 Alpine Microsystems, Inc. System and method for packaging integrated circuits
AU7592198A (en) * 1997-05-23 1998-12-11 Alpine Microsystems, Inc. A system and method for packaging integrated circuits
KR19990000698A (ko) * 1997-06-10 1999-01-15 윤종용 고방열 구조를 갖는 반도체 패키지
US5995378A (en) * 1997-12-31 1999-11-30 Micron Technology, Inc. Semiconductor device socket, assembly and methods
US5940277A (en) * 1997-12-31 1999-08-17 Micron Technology, Inc. Semiconductor device including combed bond pad opening, assemblies and methods
US6342731B1 (en) 1997-12-31 2002-01-29 Micron Technology, Inc. Vertically mountable semiconductor device, assembly, and methods
US6803656B2 (en) * 1997-12-31 2004-10-12 Micron Technology, Inc. Semiconductor device including combed bond pad opening
US6235551B1 (en) * 1997-12-31 2001-05-22 Micron Technology, Inc. Semiconductor device including edge bond pads and methods
US6140696A (en) 1998-01-27 2000-10-31 Micron Technology, Inc. Vertically mountable semiconductor device and methods
US6207474B1 (en) * 1998-03-09 2001-03-27 Micron Technology, Inc. Method of forming a stack of packaged memory die and resulting apparatus
US6087723A (en) * 1998-03-30 2000-07-11 Micron Technology, Inc. Vertical surface mount assembly and methods
US6147411A (en) * 1998-03-31 2000-11-14 Micron Technology, Inc. Vertical surface mount package utilizing a back-to-back semiconductor device module
US6089920A (en) * 1998-05-04 2000-07-18 Micron Technology, Inc. Modular die sockets with flexible interconnects for packaging bare semiconductor die
JP2000049184A (ja) * 1998-05-27 2000-02-18 Hitachi Ltd 半導体装置およびその製造方法
US7332375B1 (en) 1998-06-24 2008-02-19 Amkor Technology, Inc. Method of making an integrated circuit package
US7112474B1 (en) 1998-06-24 2006-09-26 Amkor Technology, Inc. Method of making an integrated circuit package
US7030474B1 (en) 1998-06-24 2006-04-18 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US7005326B1 (en) 1998-06-24 2006-02-28 Amkor Technology, Inc. Method of making an integrated circuit package
US6893900B1 (en) 1998-06-24 2005-05-17 Amkor Technology, Inc. Method of making an integrated circuit package
US7071541B1 (en) 1998-06-24 2006-07-04 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6124150A (en) 1998-08-20 2000-09-26 Micron Technology, Inc. Transverse hybrid LOC package
US6153929A (en) * 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6326687B1 (en) * 1998-09-01 2001-12-04 Micron Technology, Inc. IC package with dual heat spreaders
US6261865B1 (en) 1998-10-06 2001-07-17 Micron Technology, Inc. Multi chip semiconductor package and method of construction
US6448633B1 (en) * 1998-11-20 2002-09-10 Amkor Technology, Inc. Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant
US6419517B1 (en) 1999-02-26 2002-07-16 Micron Technology, Inc. Apparatus and method for packaging circuits
KR20010037247A (ko) 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
KR100403142B1 (ko) * 1999-10-15 2003-10-30 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6580159B1 (en) 1999-11-05 2003-06-17 Amkor Technology, Inc. Integrated circuit device packages and substrates for making the packages
US6847103B1 (en) 1999-11-09 2005-01-25 Amkor Technology, Inc. Semiconductor package with exposed die pad and body-locking leadframe
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
KR20020058209A (ko) * 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지
US6967395B1 (en) 2001-03-20 2005-11-22 Amkor Technology, Inc. Mounting for a package containing a chip
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
KR100393448B1 (ko) * 2001-03-27 2003-08-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US7064009B1 (en) 2001-04-04 2006-06-20 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package and method of making same
US7045883B1 (en) 2001-04-04 2006-05-16 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package and method of making same
US6900527B1 (en) 2001-09-19 2005-05-31 Amkor Technology, Inc. Lead-frame method and assembly for interconnecting circuits within a circuit module
US7485952B1 (en) 2001-09-19 2009-02-03 Amkor Technology, Inc. Drop resistant bumpers for fully molded memory cards
US6630726B1 (en) 2001-11-07 2003-10-07 Amkor Technology, Inc. Power semiconductor package with strap
KR20030085444A (ko) * 2002-04-30 2003-11-05 세미텍 주식회사 반도체 패키지
US6835592B2 (en) * 2002-05-24 2004-12-28 Micron Technology, Inc. Methods for molding a semiconductor die package with enhanced thermal conductivity
JP2004079760A (ja) * 2002-08-19 2004-03-11 Nec Electronics Corp 半導体装置及びその組立方法
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US20040084211A1 (en) * 2002-10-30 2004-05-06 Sensonix, Inc. Z-axis packaging for electronic device and method for making same
US7361533B1 (en) 2002-11-08 2008-04-22 Amkor Technology, Inc. Stacked embedded leadframe
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US7190062B1 (en) 2004-06-15 2007-03-13 Amkor Technology, Inc. Embedded leadframe semiconductor package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6847099B1 (en) 2003-02-05 2005-01-25 Amkor Technology Inc. Offset etched corner leads for semiconductor package
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6927483B1 (en) 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US7001799B1 (en) 2003-03-13 2006-02-21 Amkor Technology, Inc. Method of making a leadframe for semiconductor devices
US6879034B1 (en) 2003-05-01 2005-04-12 Amkor Technology, Inc. Semiconductor package including low temperature co-fired ceramic substrate
US7095103B1 (en) 2003-05-01 2006-08-22 Amkor Technology, Inc. Leadframe based memory card
US7008825B1 (en) 2003-05-27 2006-03-07 Amkor Technology, Inc. Leadframe strip having enhanced testability
US6897550B1 (en) 2003-06-11 2005-05-24 Amkor Technology, Inc. Fully-molded leadframe stand-off feature
US7245007B1 (en) 2003-09-18 2007-07-17 Amkor Technology, Inc. Exposed lead interposer leadframe package
US7138707B1 (en) 2003-10-21 2006-11-21 Amkor Technology, Inc. Semiconductor package including leads and conductive posts for providing increased functionality
US7144517B1 (en) 2003-11-07 2006-12-05 Amkor Technology, Inc. Manufacturing method for leadframe and for semiconductor package using the leadframe
US7211879B1 (en) 2003-11-12 2007-05-01 Amkor Technology, Inc. Semiconductor package with chamfered corners and method of manufacturing the same
US7057268B1 (en) 2004-01-27 2006-06-06 Amkor Technology, Inc. Cavity case with clip/plug for use on multi-media card
US7091594B1 (en) 2004-01-28 2006-08-15 Amkor Technology, Inc. Leadframe type semiconductor package having reduced inductance and its manufacturing method
KR100723174B1 (ko) * 2004-08-09 2007-05-30 옵티멈 케어 인터내셔널 테크 인코포레이티드 반도체 칩의 패키징 구조
US7202554B1 (en) 2004-08-19 2007-04-10 Amkor Technology, Inc. Semiconductor package and its manufacturing method
JP2006093238A (ja) * 2004-09-21 2006-04-06 Fuji Xerox Co Ltd 半導体集積回路、半導体集積回路配置装置及び方法
US7217991B1 (en) 2004-10-22 2007-05-15 Amkor Technology, Inc. Fan-in leadframe semiconductor package
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7808088B2 (en) * 2006-06-07 2010-10-05 Texas Instruments Incorporated Semiconductor device with improved high current performance
US20070290303A1 (en) * 2006-06-07 2007-12-20 Texas Instruments Deutschland Gmbh Dual leadframe semiconductor device package
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
DE102010002945A1 (de) * 2010-03-17 2011-09-22 Robert Bosch Gmbh Schaltungsanordnung und zugehöriges steuergerät für ein kraftfahrzeug
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9484320B2 (en) * 2012-04-27 2016-11-01 Freescale Semiconductor, Inc. Vertically packaged integrated circuit
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US20210043466A1 (en) * 2019-08-06 2021-02-11 Texas Instruments Incorporated Universal semiconductor package molds

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0550013A2 (de) * 1991-12-27 1993-07-07 Fujitsu Limited Halbleitervorrichtung und Verfahren zu ihrer Herstellung

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59198744A (ja) * 1983-04-25 1984-11-10 Fujitsu Ltd 樹脂封止型半導体装置
JPS60180154A (ja) * 1984-02-27 1985-09-13 Clarion Co Ltd 半導体装置
JPS62266855A (ja) * 1986-05-15 1987-11-19 Matsushita Electronics Corp 半導体パツケ−ジと実装方法
JPS63151057A (ja) * 1986-12-16 1988-06-23 Mitsubishi Electric Corp Ｉｃパツケ−ジ
US4796078A (en) * 1987-06-15 1989-01-03 International Business Machines Corporation Peripheral/area wire bonding technique
JPH01206660A (ja) * 1988-02-15 1989-08-18 Nec Corp リードフレームおよびこれを用いた半導体装置
JPH02110960A (ja) * 1988-04-08 1990-04-24 Hitachi Ltd 半導体装置
JPH01316250A (ja) * 1988-06-15 1989-12-21 Sekisui Plastics Co Ltd 表皮材付発泡成形品の製造方法
JPH0691174B2 (ja) * 1988-08-15 1994-11-14 株式会社日立製作所 半導体装置
JPH0297049A (ja) * 1988-10-03 1990-04-09 Mitsubishi Electric Corp 集積回路用パッケージ装置
JPH02211643A (ja) * 1989-02-10 1990-08-22 Nec Corp 半導体装置
JP2799408B2 (ja) * 1989-12-22 1998-09-17 株式会社日立製作所 半導体装置及びそれを実装した電子装置
JPH02270361A (ja) * 1989-04-11 1990-11-05 Mitsubishi Electric Corp 半導体記憶装置
JPH02310954A (ja) * 1989-05-26 1990-12-26 Hitachi Ltd リードフレーム及びそれを用いた半導体装置
JPH03129866A (ja) * 1989-10-16 1991-06-03 Nec Kyushu Ltd 半導体装置
JPH03270062A (ja) * 1990-03-19 1991-12-02 Nec Corp 半導体装置
JPH0414859A (ja) * 1990-05-08 1992-01-20 Mitsubishi Electric Corp 電子部品のリード端子構造
JPH0499044A (ja) * 1990-08-07 1992-03-31 Seiko Epson Corp タブ装置
JP2980369B2 (ja) * 1990-11-30 1999-11-22 新日本無線株式会社 半導体装置の製造方法
JPH04237154A (ja) * 1991-01-22 1992-08-25 Sumitomo Electric Ind Ltd 半導体パッケージ
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
JPH0529525A (ja) * 1991-07-23 1993-02-05 Mitsubishi Electric Corp 半導体パツケージ
JPH05152495A (ja) * 1991-11-26 1993-06-18 Hitachi Ltd 半導体装置
JPH0653399A (ja) * 1992-07-30 1994-02-25 Fujitsu Ltd 樹脂封止型半導体装置
JPH0661408A (ja) * 1992-08-10 1994-03-04 Rohm Co Ltd 表面実装型半導体装置
JPH0697358A (ja) * 1992-09-11 1994-04-08 Hitachi Ltd シングルインライン型半導体装置
JP2670408B2 (ja) * 1992-10-27 1997-10-29 株式会社東芝 樹脂封止型半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0550013A2 (de) * 1991-12-27 1993-07-07 Fujitsu Limited Halbleitervorrichtung und Verfahren zu ihrer Herstellung

Non-Patent Citations (10)

* Cited by examiner, † Cited by third party
Title
JP 2-211643 A2. In: Patent Abstracts of Japan, E-999, 8.11.1990, Vol. 14, No. 511 *
JP 2-270062 A2. In: Patent Abstracts of Japan, E-1025, 22.11.1991, Vol. 15, No. 26 *
JP 2-310954 A2. In: Patent Abstracts of Japan, E-1044, 13.3.1991, Vol. 15, No. 106 *
JP 3-270062 A2. In: Patent Abstracts of Japan, E-1172, 28.1.1992, Vol. 16, No. 84 *
JP 4-14859 A2. In: Patent Abstracts of Japan, E-1195, 22.4.1992, Vol. 16, No. 166 *
JP 5-152495 A2. In: Patent Abstracts of Japan, E-1440, 28.9.1993, Vol. 17, No. 538 *
JP 5-29525 A2. In: Patent Abstracts of Japan, E-1381, 15.6.1993, Vol. 17, No. 313 *
JP 6-53399 A2. In. Patent Abstracts of Japan, E-1554, 26.5.1994, Vol. 18, No. 277 *
JP 6-61408 A2. In: Patent Abstracts of Japan, E-1558, 8.6.1994, Vol. 18, No. 299 *
JP 6-97358 A2. In: Patent Abstracts of Japan, E-1574, 6.7.1994, Vol. 18, No. 359 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843479A1 (de) * 1998-09-22 2000-03-30 Siemens Ag Halbleiterbauelement

Also Published As

Publication number Publication date
KR0153595B1 (ko) 1998-10-15
US5592019A (en) 1997-01-07
JPH07288309A (ja) 1995-10-31
KR950030323A (ko) 1995-11-24

Similar Documents

Publication Publication Date Title
DE19514375A1 (de) Halbleitervorrichtung, Verfahren zu deren Herstellung und Halbleitermodul
DE19648728C2 (de) Halbleiteranordnung, Stapel aus Halbleiteranordnungen, und Verfahren zu ihrer bzw. seiner Herstellung
DE69621851T2 (de) Mehrchipanlage und sandwich-typ verfahren zur herstellung durch verwendung von leitern
DE68928320T2 (de) Randmontierte Packung vom Oberflächen-Montierungstyp, für integrierte Halbleiterschaltungsanordnungen
DE69325749T2 (de) Gestapelte Mehrchip-Module und Verfahren zur Herstellung
DE19709295B4 (de) Halbleiterbaugruppe
DE69325232T2 (de) Leistungshalbleitermodul
DE102006047989B4 (de) Leistungshalbleitervorrichtung und Verfahren zu deren Herstellung
DE69413602T2 (de) Halbleiteranordnung und Herstellungsverfahren
DE10009733B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE69508835T2 (de) Dreidimensionale Verbindung von Gehäusen elektronischer Bausteine wobei gedruckte Schaltungen angewendet werden
DE68905475T2 (de) Halbleiter-speichermodul hoeher dichte.
DE10257707A1 (de) Verfahren zum Herstellen eines gestapelten Chip-Paketes
DE19640225A1 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE19634202C2 (de) Halbleitervorrichtung
DE4230187A1 (de) Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit
DE102004001829A1 (de) Halbleitervorrichtung
DE102015202256B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Positionslehre
DE69201274T2 (de) Integrierschaltungsgerät mit verbesserten Pfosten für oberflächenmontiertes Gehäuse.
DE102004041088B4 (de) Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip und Verfahren zu seiner Herstellung
DE3805130A1 (de) Gehaeuse fuer eine halbleiteranordnung
DE69330657T2 (de) Elektronische Schaltungsvorrichtung und Verfahren zur Herstellung
DE19526511A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung und Montage
DE10124970B4 (de) Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung
DE102005039165B4 (de) Draht- und streifengebondetes Halbleiterleistungsbauteil und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee