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DE19503964B4 - Datenausgabepuffer einer Halbleitervorrichtung - Google Patents

Datenausgabepuffer einer Halbleitervorrichtung Download PDF

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Abstract

Datenausgabepuffer einer Halbleitervorrichtung, gekennzeichnet durch
eine Halteschaltung, die ein erstes, zweites und drittes Halte-(bzw. Latch-)signal aufgrund eines Freigabesignales für die Datenausgabe und eines Eingangssignales ausgibt;
einen Pull-down-Transistor, der durch das dritte Haltesignal der Halteschaltung aktiviert wird;
eine Verzögerungsschaltung zur Verzögerung des zweiten Haltesignales der Halteschaltung;
einen ersten Schaltkreis, der aufgrund eines Ausgangssignales der Verzögerungsschaltung eingeschaltet wird;
einen zweiten Schaltkreis, der mit dem ersten Schaltkreis verbunden ist und aufgrund des zweiten Haltesignales der Halteschaltung eingeschaltet wird;
eine Steuerschaltung, die durch das erste Haltesignal und den Betrieb der ersten und zweiten Schaltkreise aktiviert wird;
einen Bezugsspannungsgenerator zur Erzeugung einer konstanten Bezugsspannung;
einen Spannungskomparator, der durch ein Ausgangssignal der Steuerschaltung aktiviert wird und die Ausgangsspannung eines Datenausgangspuffers mit der Ausgangsspannung des Bezugsspannungskomparators vergleicht, so dass ein Vergleichssignal an die Steuerschaltung geliefert wird;
einen Pull-up-Transistor, der aufgrund eines weiteren Ausgangssignales der Steuerschaltung aktiviert wird und...

Description

  • Die Erfindung betrifft einen Datenausgabepuffer einer Halbleitervorrichtung und insbesondere einen Datenausgabepuffer, mit dem sich das Rauschen in einer Netzleitung herabsetzen lässt, wenn ein Ausgabedatensignal invertiert wird, indem das Ausgangssignal des Puffers auf eine Bezugsspannung gleichgesetzt wird, wenn der Puffer eine Spannung mit einem hohen Potentialniveau ausgibt, um die Ausgangsspannung unabhängig von einer Änderung der Betriebsspannung des Puffers konstant zu halten.
  • Im allgemeinen gibt ein Ausgabepuffer die von einer Speicherzelle gelesenen Daten an einer Ausgangsklemme bei Anliegen eines Freigabesignales für die Datenausgabe ab. Wenn die Betriebsspannung des Ausgabepuffers ansteigt, erhöht sich auch dessen Ausgangsspannung. Der Lade- oder Entladestrom, der sich durch einen Pull-up-Transistor oder einen Pull-down-Transistor fliesst, steigt an, wenn die Ausgangsspannung des Datenausgabepuffers auf ein niedriges Potentialniveau von einem hohen Potentialniveau oder auf ein hohes Potentialniveau von einem niedrigen Potentialniveau wechselt. Folglich wird in Netzleitungen ein Rauschen hervorgerufen, das zu verschiedenen Betriebsfehlern führen kann.
  • Aus der US 5 121 013 A ist ein Datenausgabepuffer bekannt, bei dem Pull-down und Pull-up-Transistoren abhängig vom Signal an einer Ausgangsklemme angesteuert werden können. Aus der EP 439 407 A2 ist ein Datenausgabepuffer mit Halteschaltung und zusätzlichem Pull-up-Transistor an einer Ausgangsklemme bekannt.
  • Ein Ziel der Erfindung ist daher die Schaffung eines Datenausgabepuffers unter Behebung des Rauschproblemes.
  • Ein weiteres Ziel der Erfindung ist die Schaffung eines Datenausgabepuffers, der die Ausgangsspannung unabhängig von einer Änderung der Betriebsspannung des Ausgabepuffers konstant halten kann, indem die Ausgangsspannung des Puffers auf eine Bezugsspannung gleichgesetzt wird, wenn der Puffer eine Spannung mit hohem Potentialniveau abgibt.
  • Ein erfindungsgemäßer Ausgabepuffer einer Halbleitervorrichtung umfasst eine Halteschaltung 5, die ein erstes, zweites und drittes Haltesignal in Abhängigkeit eines Ausgabefreigabesignales und eines Eingangssignales ausgibt; einen Pull-down-Transistor Q12, der durch das erste Haltesignal der Halteschaltung 5 aktiviert wird; eine Verzögerungsschaltung 3 zur Verzögerung des zweiten Haltesignales der Halteschaltung 5; einen ersten Schaltkreis 7, der aufgrund eines Ausgangssignales der Verzögerungsschaltung 3 eingeschaltet wird; einen zweiten Schaltkreis 8, der mit dem ersten Schaltkreis 7 verbunden ist und aufgrund des zweiten Haltesignales der Halteschaltung 5 eingeschaltet wird; eine Steuerschaltung 6, die durch das erste Haltesignal und den Betrieb der ersten und zweiten Schaltkreise 7 und 8 aktiviert wird; einen Bezugsspannungsgenerator 4 zur Schaffung einer konstanten Bezugsspannung; einen Spannungskomparator 1, der durch ein Ausgangssignal der Steuerschaltung 6 aktiviert wird und die Ausgangsspannung des Datenausgabepuffers 100 mit der Ausgangsspannung des Bezugsspannungsgenerators 4 vergleicht, so dass er ein Vergleichssignal an die Steuerschaltung 6 liefert; einen Pull-up-Transistor Q11, der aufgrund eines weiteren Ausgangssignales der Steuerschaltung 6 aktiviert wird und mit dem Pull-down-Transistor Q12 über eine Ausgangsklemme verbunden ist; und einen Spannungsregler 2, der durch das zweite Haltesignal der Halteschaltung 5 aktiviert wird und mit der Ausgangsklemme und dem Bezugspannungsgenerator 4 verbunden ist.
  • Der Spannungskomparator 1 besteht aus einem Differentialverstärker, der zwischen einer Spannungsversorgungsquelle und Masse angeschlossen ist, einem Transistor Q6, der mit der Spannungsversorgungsquelle verbunden ist und durch den Betrieb des Differentialverstärkers aktiviert wird, und einer Stromquelle I, die zwischen dem Transistor Q6 und der Masse angeschlossen ist. Die Verzögerungsschaltung 3 besteht aus einer Vielzahl von Invertern.
  • Der Spannungsregler 2 umfasst einen Differentialverstärker, der zwischen einer Spannungsversorgungsquelle und der Masse angeschlossen ist, einen Transistor Q16, der zwischen einer Ausgangsklemme des Differentialverstärkers und der Spannungsversorgungsquelle angeschlossen ist, und einen Transistors Q13, der zwischen der Spannungsversorgungsquelle und der Datenausgangsklemme angeschlossen ist, wobei der Transistor Q13 in Abhängigkeit von der Ausgangsspannung des Differentialverstärkers aktiviert wird.
  • Die Steuerschaltung 6 umfasst einen ersten Transistor Q8, der zwischen dem Spannungskomparator und der Masse angeschlossen ist und aufgrund des zweiten Haltesignales abgeschaltet wird; einen zweiten Transistor Q7, der zwischen einer Spannungsversorgungsquelle und dem ersten Schaltkreis 7 angeschlossen ist und durch den Betrieb des ersten Transistors Q8 aktiviert wird; einen ersten Inverter G11, der zwischen dem ersten Schaltkreis 7 und dem ersten Transistor Q8 angeschlossen ist; und einen zweiten Inverter G12, der zwischen dem ersten Inverter G11 und dem Pull-up-Transistor Q11 angeschlossen ist.
  • Die Erfindung wird nachfolgend anhand der Zeichnung näher beschrieben. Es zeigen:
  • 1 im Detail den Schaltplan eines Datenausgabepuffers einer Halbleitervorrichtung nach der Erfindung, und
  • 2 eine Spannungswellenform zur Erläuterung der Wirkung der Schaltung nach 1.
  • In der Zeichnung tragen gleiche Teile durchgehend die gleichen Bezugszeichen.
  • 1 zeigt detailliert die Schaltung eines Datenausgabepuffers einer Halbleitervorrichtung nach der Erfindung.
  • Wenn sich der Datenausgabepuffer 100 in Stand-by-Betrieb befindet, liegt ein Freigabesignal OE für die Datenausgabe an NAND-Gattern G2 und G3 mit einem Potentialniveau "NIEDRIG" an. Folglich wird der Ausgang des NAND-Gatters G2 (Knoten N1) auf dem Potentialniveau "HOCH" gehalten. Ein Transistor Q8 wird aufgrund des Potentialniveaus "HOCH" aktiviert, was bewirkt, dass ein Knoten N5 auf ein Potentialniveau "NIEDRIG" gehalten ist. Ein Pull-up-Transistor Q11 wird abgeschaltet, da das Potentialniveau "NIEDRIG" des Knotens N5 durch einen Inverter G12 auf ein Potentialniveau "HOCH" invertiert wird. Der Ausgang des NAND-Gatters G3 (Knoten N3) wird auf einem Potentialniveau "HOCH" gehalten. Ein Pull-down-Transistor Q12 wird abgeschalten, da das Potentialniveau "HOCH" des Knotens N3 durch einen Inverter G10 auf ein Potentialniveau "NIEDRIG" invertiert wird. Infolge davon entwickelt die Ausgangsklemme Dout eine hohe Impedanz.
  • Wenn Daten mit einem Potentialniveau "NIEDRIG" an der Ausgangsklemme Dout ausgegeben werden, befindet sich ein Eingangssignal DO, das von einem Leseverstärker (in 2 nicht gezeigt) stammt, auf einem Potentialniveau "NIEDRIG" und das Freigabesignal OE auf einem Potentialniveau "HOCH". Der Ausgang des NAND-Gatters G2 wird auf dem Potentialniveau "HOCH" und der Ausgang des NAND-Gatters G3 auf dem Potentialniveau "NIEDRIG" gehalten, da das Ausgangssignal DO durch einen Inverter G1 invertiert wird. Der Ausgang des NAND-Gatters G3 wird durch den Inverter G10 invertiert, was den Pull-down-Transistor Q12 aktiviert. Folglich wird die Ausgangsklemme Dout auf dem Potentialniveau "NIEDRIG" gehalten. Zu diesem Zeitpunkt ist ein Spannungsregler 2 nicht in Betrieb, da ein Transistor Q19 durch den Ausgang des Inverters G4 abgeschaltet ist, der auf dem Potentialniveau "NIEDRIG" gehalten wird. Der Spannungsregler 2 umfasst einen Differentialverstärker mit Transistoren Q14, Q15, Q17, Q18 und Q19 und einen parallel zu einem Pull-up-Transistor Q11 angeschlossenen Transistor Q13, der durch den Ausgang des Differentialverstärkers und des Transistors Q16 gesteuert wird. Wenn das Potentialniveau des Knotens N2 das Niveau "NIEDRIG" erreicht, wird der Transistor Q16 eingeschaltet, während der Transistor Q13 abgeschaltet wird. Daher bleibt die Ausgangsklemme Dout auf dem Potentialniveau "NIEDRIG.
  • Wenn Daten mit einem Potentialniveau "HOCH" an der Ausgangsklemme Dout ausgegeben werden, befinden sich das Eingangssignal DO, das von einem Leseverstärker stammt, und das Freigabesignal OE auf dem Potentialniveau "HOCH". Wenn der Knoten N3 auf das Potentialniveau "HOCH" wechselt, wird der Pull-down-Transistor Q12 abgeschaltet. Wenn der Knoten N1 auf das Potentialniveau "NIEDRIG" wechselt, wird ein Transistor Q8 abgeschaltet. Der Transistor Q10 und der Transistor Q19 des Spannungsreglers 2 werden durch das Potentialniveau "HOCH" des Knotens N2 eingeschaltet, wodurch der Spannungsregler 2 in Betrieb gesetzt wird. Gleichzeitig wird ein Knoten N7 auf dem Potentialniveau "NIEDRIG" gehalten, wenn der Ausgang des Inverters G4 durch eine Verzögerungsschaltung 3 mit Invertern G5, G6, G7, G8 und G9 invertiert wird. D.h. der Knoten N7 wird auf dem Potentialniveau "HOCH" während der Schaltverzögerungszeit der Inverter G5, G6, G7, G8 und G9 gehalten.
  • Der Transistor Q9 wird durch das Potentialniveau "HOCH" des Knotens N2 eingeschaltet. Ein Knoten N6 wird auf dem Potentialniveau "NIEDRIG" gehalten, da die Transistoren G9 und Q10 eingeschaltet sind. Der Knoten N8 wird auf dem Potentialniveau "NIEDRIG" durch den Betrieb der Inverter G11 und G12 gehalten, was einen Pull-up-Transistor Q11 einschaltet. Daher wird das Potentialniveau der Ausgangsklemme Dout allmählich durch die Betätigung des Pull-up-Transistors Q11 und des Transistors Q13 des Spannungsreglers 2 erhöht. Zu diesem Zeitpunkt ist ein Transistor Q5 eines Spannungskomparators 1 durch das Potentialniveau "HOCH" eines Knotens N5 eingeschaltet, was den Spannungskomparator 1 in Betrieb setzt. Der Spannungskomparator 1 umfasst einen Differentialverstärker mit Transistoren Q1, Q2, Q3, Q4 und Q5, einen Transistor Q6, der zwischen einer Spannungsversorgungsquelle VDD und dem Knoten N6 angeschlossen ist und durch den Ausgang des Differentialverstärkers gesteuert wird, und eine Stromquelle I, die zwischen dem Knoten N6 und Masse angeschlossen ist. Nachdem die Verzögerungszeit der Verzögerungsschaltung 3 verstrichen ist, wechselt der Knoten N7 auf das Potentialniveau "NIEDRIG" und wird dadurch der Transistor Q9 abgeschaltet. Der Knoten N6 wird dadurch auf dem Ausgangspotentialniveau des Spannungskomparators 1 durch den Betrieb des Transistors Q7 und der Stromquelle I gehalten.
  • Wenn z.B. die Bezugsspannung Vref von einem Bezugsspannungsgenerator 4 eine gleiche Grösse wie die Ausgangsspannung VOH an der Ausgangsklemme Dout hat, wird die Ausgangsspannung OUT1 des Differentialverstärkers auf dem Potentialniveau "NIEDRIG" gehalten. Folglich wird der Transistor Q6 eingeschaltet, so dass der Knoten N6 auf das Potentialniveau "HOCH" wechselt. Ferner wird der Knoten N5 auf dem Potentialniveau "NIEDRIG" gehalten, was den Spannungskomparator 1 abschaltet. Darüber hinaus wird der Pull-up-Transistor Q11 abgeschaltet, was die Datenausgabeklemme Dout auf der gleichen Spannung wie die des Bezugsspannungsgenerators 4 hält.
  • Änderungen in der Ausgangsspannung VOH, die an der Ausgangsklemme Dout auftreten, werden nachfolgend mit Bezug auf 2 beschrieben.
  • Wenn die Ausgangsspannung VOH niedriger als die Bezugsspannung Vref des Bezugsspannungsgenerators 4 ist (d.h. VOH < Vref; Bereich A in 2), wird die Ausgangsspannung VOH durch den Pull-up-Transistor Q11 und den Transistor Q13 des Spannungsreglers 2 heraufgesetzt. Nach Verstreichen der Verzögerungszeit wird, wenn die Ausgangsspannung VOH grösser als die Bezugsspannung Vref ist (d.h. VOH > Vref; Bereich B in 2), das Potentialniveau des Knotens N6 auf dem Zustand "HOCH" durch den Betrieb eines Latch-Back-Transistors Q7 gehalten, was den Pull-up-Transistor Q11 und den Transistor Q13 abschaltet. Wie in 2 zu sehen ist, steigt, wenn die Ausgangsspannung VOH kleiner als die Bezugsspannung Vref im Bereich C ist, die Ausgangsspannung VOH wegen der Aktivierung des Transistors Q13 wieder an. Folglich wird die Ausgangsspannung VOH an der Ausgangsklemme Dout auf einem Niveau gleich der Bezugsspannung Vref gehalten.
  • Wie zuvor beschrieben wurde, wird durch die Erfindung das in einer Netzleitung erzeugte Rauschen herabgesetzt, wenn ein Datenausgangssignal invertiert wird, im besonderen dadurch, dass die Ausgangsspannung des Ausgabepuffers auf eine Bezugsspannung unabhängig von einer Änderung seiner Betriebsspannung gleichgesetzt wird.

Claims (5)

  1. Datenausgabepuffer einer Halbleitervorrichtung, gekennzeichnet durch eine Halteschaltung, die ein erstes, zweites und drittes Halte-(bzw. Latch-)signal aufgrund eines Freigabesignales für die Datenausgabe und eines Eingangssignales ausgibt; einen Pull-down-Transistor, der durch das dritte Haltesignal der Halteschaltung aktiviert wird; eine Verzögerungsschaltung zur Verzögerung des zweiten Haltesignales der Halteschaltung; einen ersten Schaltkreis, der aufgrund eines Ausgangssignales der Verzögerungsschaltung eingeschaltet wird; einen zweiten Schaltkreis, der mit dem ersten Schaltkreis verbunden ist und aufgrund des zweiten Haltesignales der Halteschaltung eingeschaltet wird; eine Steuerschaltung, die durch das erste Haltesignal und den Betrieb der ersten und zweiten Schaltkreise aktiviert wird; einen Bezugsspannungsgenerator zur Erzeugung einer konstanten Bezugsspannung; einen Spannungskomparator, der durch ein Ausgangssignal der Steuerschaltung aktiviert wird und die Ausgangsspannung eines Datenausgangspuffers mit der Ausgangsspannung des Bezugsspannungskomparators vergleicht, so dass ein Vergleichssignal an die Steuerschaltung geliefert wird; einen Pull-up-Transistor, der aufgrund eines weiteren Ausgangssignales der Steuerschaltung aktiviert wird und mit dem Pull-down-Transistor über eine Ausgangsklemme verbunden ist; und einen Spannungsregler, der durch das zweite Haltesignal der Halteschaltung aktiviert wird und mit der Ausgangsklemme und dem Bezugsspannungsgenerator verbunden ist.
  2. Datenausgabepuffer nach Anspruch 1, dadurch gekennzeichnet, dass der Spannungskomparator aufweist: einen Differentialverstärker, der zwischen einer Spannungsversorgungsquelle und Masse angeschlossen ist; einen Transistor, der mit der Spannungsquelle verbunden ist und durch den Betrieb des Differentialverstärkers aktiviert wird; und eine zwischen dem Transistor und der Masse angeschlossene Stromquelle.
  3. Datenausgabepuffer nach Anspruch 1, dadurch gekennzeichnet, dass die Verzögerungsschaltung eine Vielzahl von Invertern aufweist.
  4. Datenausgabepuffer nach Anspruch 1, dadurch gekennzeichnet, dass der Spannungsregler aufweist: einen Differentialverstärker, der zwischen einer Spannungsversorgungsquelle und der Masse angeschlossen ist; einen Transistor, der zwischen einer Ausgangsklemme des Differentialverstärkers und der Spannungsversorgungsquelle angeschlossen ist; und einen Transistor, der zwischen der Spannungsversorgungsquelle und der Datenausgangsklemme angeschlossen ist, wobei der Transistor aufgrund der Ausgangsspannung des Differentialverstärkers aktivierbar ist.
  5. Datenausgabepuffer nach Anspruch 1, dadurch gekennzeichnet, dass die Steuerschaltung aufweist: einen ersten Transistor, der zwischen dem Spannungskomparator und der Masse angeschlossen ist, wobei der erste Transistor aufgrund des zweiten Haltesignales aktivierbar ist; einen zweiten Transistor, der zwischen einer Spannungsversorgungsquelle und dem ersten Schaltkreis angeschlossen ist, wobei der zweite Transistor durch den Betrieb des ersten Transistors aktivierbar ist; einen ersten Inverter, der zwischen dem ersten Schaltkreis und dem ersten Transistor angeschlossen ist; und einen zweiten Inverter, der zwischen dem ersten Inverter und dem Pull-up-Transistor angeschlossen ist.
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