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DE102013217808A1 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

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DE102013217808A1
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oxide
electrode layer
oxide semiconductor
film
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DE102013217808.5A
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Shunpei Yamazaki
Hideomi Suzawa
Shinya Sasagawa
Motomu Kurata
Masashi TSUBUKU
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Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Abstract

Die Durchlasszustand-Eigenschaften (on-state characteristics) eines Transistors werden verbessert; somit wird eine Halbleitervorrichtung bereitgestellt, die zur schnellen Reaktion und zum schnellen Betrieb geeignet ist. Eine hochzuverlässige Halbleitervorrichtung mit stabilen elektrischen Eigenschaften wird hergestellt. Die Halbleitervorrichtung beinhaltet einen Transistor, der beinhaltet: eine erste Oxidschicht, eine Oxidhalbleiterschicht über der ersten Oxidschicht, eine Source-Elektrodenschicht und eine Drain-Elektrodenschicht in Kontakt mit der Oxidhalbleiterschicht, eine zweite Oxidschicht über der Oxidhalbleiterschicht, eine Gate-Isolierschicht über der zweiten Oxidschicht und eine Gate-Elektrodenschicht über der Gate-Isolierschicht. Endbereiche der zweiten Oxidschicht und Endbereiche der Gate-Isolierschicht überlappen mit der Source-Elektrodenschicht und der Drain-Elektrodenschicht.

Description

  • Hintergrund der Erfindung
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung.
  • Es sei angemerkt, dass eine Halbleitervorrichtung in dieser Beschreibung alle Vorrichtungen bezeichnet, die unter Nutzung von Halbleitereigenschaften arbeiten können, wobei elektrooptische Vorrichtungen, Halbleiterschaltungen und elektronische Geräte allesamt Halbleitervorrichtungen sind.
  • 2. Beschreibung des Standes der Technik
  • Die Aufmerksamkeit konzentriert sich auf eine Technik zum Ausbilden eines Transistors (auch als Dünnschichttransistor bezeichnet), der einen Halbleiterdünnfilm beinhaltet, der über einem Substrat mit einer isolierenden Oberfläche ausgebildet ist. Der Transistor findet Anwendung für eine breite Palette elektronischer Geräte, wie z. B. eine integrierte Schaltung (integrated circuit: IC) oder eine Bildanzeigevorrichtung (Anzeigevorrichtung). Als Material für einen Halbleiterdünnfilm, der für einen Transistor anwendbar ist, ist ein Halbleitermaterial auf Silizium-Basis weithin bekannt. Als weiteres Material erregt ein Halbleitermaterial, der ein Oxid verwendet, die Aufmerksamkeit.
  • Beispielsweise ist ein Transistor, der ein Oxid (einen Oxidhalbleiter) aufweist, das Indium (In), Gallium (Ga) und Zink (Zn) enthält, in Patentdokument 1 offenbart.
  • Bei einem Transistor, der eine als Kanalbildungsbereich dienende Oxidhalbleiterschicht beinhaltet, wird eine Sauerstofffehlstelle (ein Sauerstoffdefekt) durch Freisetzung von Sauerstoff aus der Oxidhalbleiterschicht erzeugt, und ein Ladungsträger wird infolge der Sauerstofffehlstelle erzeugt. Damit das vorstehende Problem gelöst wird, ist es bekannt, dass Sauerstoff, der aus einem überschüssigen Sauerstoff enthaltenden Siliziumoxidfilm freigesetzt wird, der Oxidhalbleiterschicht zugeführt wird, um die Sauerstofffehlstelle in der Oxidhalbleiterschicht zu füllen. Somit wird eine hochzuverlässige Halbleitervorrichtung mit geringer Veränderung der elektrischen Eigenschaften bereitgestellt (Patentdokument 2).
  • [Referenz]
  • [Patentdokument]
    • [Patentdokument 1] Japanische Patentoffenlegungsschrift Nr. 2006-165528
    • [Patentdokument 2] Japanische Patentoffenlegungsschrift Nr. 2012-19207
  • Zusammenfassung der Erfindung
  • Bei einem Transistor, der einen als Kanalbildungsbereich dienenden Oxidhalbleiter aufweist, wird ein Ladungsträger auch durch den Eintritt einer Verunreinigung, wie z. B. Wasserstoff, in den Oxidhalbleiter erzeugt. Darüber hinaus verursacht der Eintritt einer Verunreinigung, wie z. B. Silizium, eine Sauerstofffehlstelle, so dass ein Ladungsträger erzeugt wird.
  • Der Ladungsträger, der in dem Oxidhalbleiter erzeugt wird, führt beispielsweise zu einem Anstieg des Sperrstroms (off-state current) des Transistors und Schwankungen der Schwellenspannung. Somit werden elektrische Eigenschaften des Transistors verändert, was die Zuverlässigkeit einer Halbleitervorrichtung verschlechtert.
  • Damit die Fläche einer integrierten Schaltung, die einen Transistors einschließt, vergrößert wird, werden ein schneller Betrieb und eine schnelle Reaktion der Schaltung erfordert. Durch Verbessern der Durchlasszustand-Eigenschaften (on-state characteristics) (z. B. Durchlass-Strom und Feldeffekt-Mobilität) des Transistors kann eine Halbleitervorrichtung mit höherer Leistungsfähigkeit bereitgestellt werden, die zum schnellen Betrieb und zur schnellen Reaktion geeignet ist.
  • Angesichts des Obigen ist eine Aufgabe einer Ausführungsform der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, die durch Verbessern von Durchlasszustand-Eigenschaften eines Transistors eine schnelle Reaktion und einen schnellen Betrieb verwirklichen kann. Eine weitere Aufgabe einer Ausführungsform der vorliegenden Erfindung ist, eine hochzuverlässige Halbleitervorrichtung mit stabilen elektrischen Eigenschaften herzustellen.
  • Um die vorstehenden Probleme zu lösen, beinhaltet eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung eine erste Oxidschicht, eine Oxidhalbleiterschicht über der ersten Oxidschicht, eine Source-Elektrodenschicht und eine Drain-Elektrodenschicht in Kontakt mit der Oxidhalbleiterschicht, eine zweite Oxidschicht über der Oxidhalbleiterschicht, eine Gate-Isolierschicht über der zweiten Oxidschicht und eine Gate-Elektrodenschicht über der Gate-Isolierschicht. Endbereiche der zweiten Oxidschicht und Endbereiche der Gate-Isolierschicht überlappen mit der Source-Elektrodenschicht und der Drain-Elektrodenschicht.
  • Es ist bevorzugt, dass die erste Oxidschicht und die zweite Oxidschicht kein Verunreinigungselement, wie z. B. Silizium, das ein Niveau infolge einer Verunreinigung in der Oxidhalbleiterschicht bildet, als ihr Hauptbestandelement enthalten. In dem Fall, in dem Hauptelemente der ersten Oxidschicht und der zweiten Oxidschicht gleich einem Hauptelement der Oxidhalbleiterschicht sind, werden Streuungen an einer Grenzfläche zwischen der Oxidhalbleiterschicht und der ersten Oxidschicht und an einer Grenzfläche zwischen der Oxidhalbleiterschicht und der zweiten Oxidschicht verringert, so dass die Feldeffekt-Mobilität erhöht werden kann. Oxide, die das gleiche Element als ihre Hauptbestandelemente aufweisen, werden für die Oxidhalbleiterschicht, die erste Oxidschicht und die zweite Oxidschicht verwendet, in welchem Falle Einfang-Niveaus (trap levels) an den Grenzflächen reduziert werden können und Schwankungen der Schwellenspannung eines Transistors infolge einer Veränderung mit der Zeit oder eines Belastungstests verringert werden können.
  • Auf die vorstehende Weise kann ein Transistor ohne Kontakt zwischen der Oxidhalbleiterschicht und einer Schicht, die ein Verunreinigungselement wie z. B. Silizium enthält, ausgebildet werden. Deshalb kann der Eintritt des Verunreinigungselements wie z. B. Siliziums in die Oxidhalbleiterschicht verhindert werden; somit kann eine hochzuverlässige Halbleitervorrichtung bereitgestellt werden.
  • Eine Ausführungsform der vorliegenden Erfindung ist eine Halbleitervorrichtung, die beinhaltet: eine erste Oxidschicht; eine Oxidhalbleiterschicht über der ersten Oxidschicht; eine Source-Elektrodenschicht und eine Drain-Elektrodenschicht in Kontakt mit der Oxidhalbleiterschicht; eine zweite Oxidschicht über der Oxidhalbleiterschicht, der Source-Elektrodenschicht und der Drain-Elektrodenschicht; eine Gate-Isolierschicht über der zweiten Oxidschicht und eine Gate-Elektrodenschicht über der Gate-Isolierschicht. Endbereiche der zweiten Oxidschicht und Endbereiche der Gate-Isolierschicht überlappen mit der Source-Elektrodenschicht und der Drain-Elektrodenschicht.
  • Ein oberer Endbereich der zweiten Oxidschicht kann mit einem unteren Endbereich der Gate-Isolierschicht ausgerichtet sein, und ein oberer Endbereich der Gate-Isolierschicht kann mit einem unteren Endbereich der Gate-Elektrodenschicht ausgerichtet sein. Es sei angemerkt, dass der Ausdruck „mit etwas ausgerichtet sein” hier eine genaue Ausrichtung nicht erfordert und auch eine Form umfasst, die durch Ätzen der zweiten Oxidschicht und der Gate-Isolierschicht mittels der Gate-Elektrodenschicht als Maske erhalten wird.
  • Eine Seitenwand-Isolierschicht in Kontakt mit einer Seitenfläche der Gate-Elektrodenschicht kann bereitgestellt werden. Der obere Endbereich der zweiten Oxidschicht kann mit dem unteren Endbereich der Gate-Isolierschicht ausgerichtet sein, und der obere Endbereich der Gate-Isolierschicht kann mit einem unteren Endbereich der Seitenwand-Isolierschicht ausgerichtet sein. Auch in diesem Fall erfordert der Ausdruck „mit etwas ausgerichtet sein” eine genaue Ausrichtung nicht und umfasst eine Form, die durch Ätzen der zweiten Oxidschicht und der Gate-Isolierschicht mittels der Seitenwand-Isolierschicht und der Gate-Elektrodenschicht als Masken erhalten wird.
  • Eine Topf-Struktur (auch als Wanne-Struktur (well structure) bezeichnet) wird ausgebildet, bei der ein Boden des Leitungsbands der Oxidhalbleiterschicht ein niedrigeres Energie-Niveau hat als diejenigen der Leitungsbänder der ersten Oxidschicht und der zweiten Oxidschicht. Mit anderen Worten: eine eingebettete Kanal-Struktur (buried channel structure), bei der ein Kanal in der Oxidhalbleiterschicht ausgebildet wird, wird ausgebildet. Um eine derartige Struktur auszubilden, hat die Oxidhalbleiterschicht vorzugsweise eine Tiefe von dem Vakuumniveau bis zum Boden des Leitungsbands (auch als Elektronenaffinität bezeichnet), die größer als diejenige der ersten Oxidschicht und diejenige der zweiten Oxidschicht ist. Insbesondere ist die Elektronenaffinität der Oxidhalbleiterschicht vorzugsweise größer als diejenige der ersten Oxidschicht und diejenige der zweiten Oxidschicht um 0,2 eV oder mehr.
  • Die Elektronenaffinität kann durch Abziehen eines Unterschieds der Energie zwischen dem Boden des Leitungsbands und einer Obergrenze eines Valenzbands (welcher als Bandlücke bezeichnet) von einem Unterschied der Energie zwischen dem Vakuumniveau und der Obergrenze des Valenzbands (welcher als Ionisierungspotential bezeichnet) erhalten werden.
  • Es sei angemerkt, dass das Ionisierungspotential eines Oxidhalbleiters, das zum Ermitteln der Elektronenaffinität verwendet wird, durch Ultraviolettphotoelektronenspektroskopie (UPS) oder dergleichen gemessen werden kann. Als typisches Messgerät für UPS wird VersaProbe (von ULVAC-PHI, Inc hergestellt) verwendet. Außerdem kann die Bandlücke (Eg) durch ein automatisches spektroskopisches Ellipsometer UT-300 (full automatic spectroscopic ellipsometer UT-300) gemessen werden. Die Energie des Bodens des Leitungsbands wird durch Abziehen der Bandlücke von dem Wert des Ionisierungspotentials erhalten. Mittels dieses Verfahrens kann bestätigt werden, ob ein eingebetteter Kanal (buried channel) unter Verwendung der Stapelschicht-Struktur gemäß dieser Beschreibung ausgebildet wird.
  • Die erste Oxidschicht, die zweite Oxidschicht und die Oxidhalbleiterschicht enthalten zumindest Indium. Der Anteil (Atomverhältnis) an Indium in der Oxidhalbleiterschicht ist vorzugsweise größer als derjenige in der ersten Oxidschicht und derjenige in der zweiten Oxidschicht. Alternativ können die erste Oxidschicht, die zweite Oxidschicht und die Oxidhalbleiterschicht zumindest Indium, Zink und Gallium enthalten. In diesem Fall ist der Anteil an Indium in der Oxidhalbleiterschicht vorzugsweise größer als derjenige in der ersten Oxidschicht und derjenige in der zweiten Oxidschicht. Außerdem ist der Anteil an Gallium sowohl in der ersten Oxidschicht als auch in der zweiten Oxidschicht vorzugsweise größer als derjenige in der Oxidhalbleiterschicht.
  • Eine Oxidisolierschicht, die überschüssigen Sauerstoff enthält, kann über der Gate-Elektrodenschicht angeordnet sein. Die Menge an Sauerstoff, der aus der Oxidisolierschicht, die überschüssigen Sauerstoff enthält, freigesetzt wird und bei Thermodesorptionsspektroskopie (thermal desorption spectroscopy) in Sauerstoffatome umgewandelt wird, ist vorzugsweise größer als oder gleich 1,0 × 1019 Atome/cm3. Die Oxidisolierschicht, die überschüssigen Sauerstoff enthält, enthält vorzugsweise Sauerstoff von mehr als dem stöchiometrischen Anteil.
  • Die zweite Oxidschicht und die Oxidhalbleiterschicht können jeweils einen Kristallbereich mit Ausrichtung hinsichtlich der c-Achse in der Richtung, die im Wesentlichen senkrecht zur Oberfläche ist, aufweisen.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung, das die folgenden Schritte umfasst: Stapeln einer ersten Oxidschicht und einer Oxidhalbleiterschicht; Ausbilden einer Source-Elektrodenschicht und einer Drain-Elektrodenschicht über der ersten Oxidschicht und der Oxidhalbleiterschicht; Stapeln eines Oxidfilms und eines Gate-Isolierfilms über der Source-Elektrodenschicht und der Drain-Elektrodenschicht; Ausbilden einer Gate-Elektrodenschicht über dem Oxidfilm und dem Gate-Isolierfilm; Ätzen des Oxidfilms und des Gate-Isolierfilms in eine Inselform unter Verwendung der Gate-Elektrodenschicht als Maske, so dass eine zweite Oxidschicht und eine Gate-Isolierschicht ausgebildet werden; und Ausbilden einer Oxidisolierschicht über der Source-Elektrodenschicht, der Drain-Elektrodenschicht, der zweiten Oxidschicht, der Gate-Isolierschicht und der Gate-Elektrodenschicht.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung, das die folgenden Schritte umfasst: Stapeln einer ersten Oxidschicht und einer Oxidhalbleiterschicht; Ausbilden einer Source-Elektrodenschicht und einer Drain-Elektrodenschicht über der ersten Oxidschicht und der Oxidhalbleiterschicht; Stapeln eines Oxidfilms und eines Gate-Isolierfilms über der Source-Elektrodenschicht und der Drain-Elektrodenschicht; Ausbilden einer Gate-Elektrodenschicht über dem Oxidfilm und dem Gate-Isolierfilm; Ausbilden einer Oxidisolierschicht über dem Gate-Isolierfilm und der Gate-Elektrodenschicht; Ätzen der Oxidisolierschicht, um eine Seitenwand-Isolierschicht in Kontakt mit einer Seitenfläche der Gate-Elektrodenschicht auszubilden; und Ätzen des Oxidfilms und des Gate-Isolierfilms unter Verwendung der Seitenwand-Isolierschicht und der Gate-Elektrodenschicht als Maske.
  • Eine Ausführungsform der vorliegenden Erfindung ermöglicht, eine Halbleitervorrichtung bereitzustellen, die zur schnellen Reaktion und zum schnellen Betrieb geeignet ist. Eine weitere Ausführungsform der vorliegenden Erfindung ermöglicht, eine hochzuverlässige Halbleitervorrichtung mit stabilen elektrischen Eigenschaften bereitzustellen.
  • Kurze Beschreibung der Zeichnungen
  • 1A und 1B sind eine Querschnittsansicht und eine Draufsicht, die eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 2A bis 2D sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 3A und 3B sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 4A bis 4C sind Querschnittsansichten, die jeweils eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 5A und 5B sind Querschnittsansichten, die jeweils eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 6A und 6B sind eine Querschnittsansicht und eine Draufsicht, die eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 7A bis 7C sind Querschnittsansichten, die jeweils eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 8A bis 8C sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 9A und 9B sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 10A und 10B sind Querschnittsansichten, die jeweils eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 11A und 11B sind Schaltpläne, die jeweils eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 12A bis 12C sind Schaltpläne und ein Konzeptdiagramm einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
  • 13 ist ein Blockdiagramm einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
  • 14 ist ein Blockdiagramm einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
  • 15 ist ein Blockdiagramm einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
  • 16A und 16B zeigen ein elektronisches Gerät, für das eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung Anwendung finden kann.
  • 17 ist ein Querschnitts-RTEM-(STEM-)Bild eines beispielhaften Musters.
  • 18A und 18B sind Querschnitts-RTEM-Bilder des beispielhaften Musters.
  • 19 ist ein Banddiagramm, das eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 20 zeigt Diffusion von Sauerstofffehlstellen.
  • 21 ist ein Diagramm, das elektrische Eigenschaften des beispielhaften Musters zeigt.
  • 22 ist ein Diagramm, das elektrische Eigenschaften des beispielhaften Musters zeigt.
  • 23 ist ein Diagramm, das elektrische Eigenschaften des beispielhaften Musters zeigt.
  • 24 ist ein Diagramm, das elektrische Eigenschaften des beispielhaften Musters zeigt.
  • 25 ist ein Diagramm, das elektrische Eigenschaften des beispielhaften Musters zeigt.
  • Detaillierte Beschreibung der Erfindung
  • Ausführungsformen der vorliegenden Erfindung werden nachstehend detailliert anhand der begleitenden Zeichnungen beschrieben. Jedoch ist die vorliegende Erfindung nicht auf die folgende Beschreibung beschränkt, und es wird von einem Fachmann leicht verstanden werden, dass Modi und Details davon auf verschiedene Weisen verändert werden können. Daher wird die vorliegende Erfindung nicht als auf die Beschreibung in den Ausführungsformen beschränkt angesehen.
  • Bei den nachstehend beschriebenen Ausführungsformen werden in einigen Fällen die gleichen Teile mit denselben Bezugszeichen in den ganzen Zeichnungen bezeichnet. Es sei angemerkt, dass die Dicke, die Breite, eine relative positionelle Beziehung und dergleichen von Bestandteilen, d. h. einer Schicht, einem Bereich und dergleichen, die in den Zeichnungen gezeigt sind, unter Umständen zur Klarstellung der Beschreibungen der Ausführungsformen übertrieben sind.
  • Es sei angemerkt, dass der Begriff „über” in dieser Beschreibung und dergleichen nicht notwendigerweise bedeutet, dass ein Bestandteil „direkt auf” einem anderen Bestandteil angeordnet ist. Der Ausdruck „eine Gate-Elektrodenschicht über einer Isolierschicht” schließt beispielsweise den Fall nicht aus, in dem ein anderer Bestandteil zwischen der Isolierschicht und der Gate-Elektrodenschicht angeordnet ist. Das Gleiche gilt auch für den Ausdruck „unter”.
  • In dieser Beschreibung und dergleichen begrenzt der Ausdruck „Elektrodenschicht” oder „Leitungsschicht” nicht die Funktionen von Bestandteilen. Zum Beispiel kann eine „Elektrodenschicht” auch als ein Teil einer „Leitungsschicht” verwendet werden, und die „Leitungsschicht” kann auch als ein Teil der „Elektrodenschicht” verwendet werden. Darüber hinaus kann beispielsweise der Ausdruck „Elektrodenschicht” oder „Leitungsschicht” auch eine Kombination aus mehreren „Elektrodenschichten” oder „Leitungsschichten” bedeuten.
  • Wenn beispielsweise ein Transistor mit entgegengesetzter Polarität verwendet wird oder wenn die Stromflussrichtung im Schaltungsbetrieb geändert wird, werden unter Umständen die Funktionen einer „Source” und eines „Drains” miteinander vertauscht. Somit können die Begriffe „Source” und „Drain” in dieser Beschreibung miteinander vertauscht werden.
  • Es sei angemerkt, dass der Ausdruck „elektrisch verbunden” in dieser Beschreibung und dergleichen den Fall enthält, in dem Bestandteile über ein Objekt mit einer elektrischen Funktion verbunden sind. Es gibt keine besondere Beschränkung an ein Objekt mit einer elektrischen Funktion, solange zwischen Bestandteilen, die über das Objekt verbunden sind, elektrische Signale gesendet und empfangen werden können.
  • Beispiele für ein „Objekt mit einer elektrischen Funktion” sind eine Elektrode und eine Leitung.
  • In dieser Beschreibung bedeutet der Ausdruck „parallel”, dass der Winkel, der zwischen zwei geraden Linien gebildet ist, größer als oder gleich –10° und kleiner als oder gleich 10° ist, und umfasst daher auch den Fall, in dem der Winkel größer als oder gleich –5° und kleiner als oder gleich 5° ist. Der Ausdruck „senkrecht” bedeutet, dass der Winkel, der zwischen zwei geraden Linien gebildet ist, größer als oder gleich 80° und kleiner als oder gleich 100° ist, und umfasst daher auch den Fall, in dem der Winkel größer als oder gleich 85° und kleiner als oder gleich 95° ist.
  • In dieser Beschreibung sind die trigonalen und rhomboedrischen Kristallsysteme in dem hexagonalen Kristallsystem enthalten.
  • (Ausführungsform 1)
  • Bei dieser Ausführungsform wird eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung mit Bezug auf Zeichnungen ausführlich beschrieben. 1A und 1B zeigen eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung. 1B ist eine Draufsicht, die die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung zeigt, und 1A ist eine Querschnittsansicht entlang der Strich-Punkt-Linie A-B in 1B.
  • Ein Transistor 420 in der Halbleitervorrichtung beinhaltet eine Basisisolierschicht 402 über einem Substrat 400; einen Stapel aus einer ersten Oxidschicht 404a und einer Oxidhalbleiterschicht 404b über der Basisisolierschicht 402; eine Source-Elektrodenschicht 406a und eine Drain-Elektrodenschicht 406b über der ersten Oxidschicht 404a und der Oxidhalbleiterschicht 404b; eine zweite Oxidschicht 404c über der Source-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b; eine Gate-Isolierschicht 408 über der zweiten Oxidschicht 404c; eine Gate-Elektrodenschicht 410 über der Gate-Isolierschicht 408; eine Oxidisolierschicht 412 über der Source-Elektrodenschicht 406a, der Drain-Elektrodenschicht 406b, der zweiten Oxidschicht 404c, der Gate-Isolierschicht 408 und der Gate-Elektrodenschicht 410; und eine Isolierschicht 414 über der Oxidisolierschicht 412.
  • Für die Oxidhalbleiterschicht 404b wird ein Oxid mit einer größeren Tiefe von einem Vakuumniveau bis zum Boden eines Leitungsbands als Oxid in der ersten Oxidschicht 404a und der zweiten Oxidschicht 404c verwendet. Ein Unterschied der Elektronenaffinität zwischen der Oxidhalbleiterschicht 404b und der ersten Oxidschicht 404a und ein Unterschied der Elektronenaffinität zwischen der Oxidhalbleiterschicht 404b und der zweiten Oxidschicht 404c sind jeweils vorzugsweise 0,2 eV oder mehr. Mit einer derartigen Struktur wird eine Topf-Struktur (well-shaped structure) ausgebildet, bei der der Boden des Leitungsbands der Oxidhalbleiterschicht 404b ein niedrigeres Energie-Niveau als diejenigen der Leitungsbänder der ersten Oxidschicht 404a und der zweiten Oxidschicht 404c hat. Ein Kanal wird in der Oxidhalbleiterschicht 404b ausgebildet; daher wird eine eingebettete (buried) Kanal-Struktur ausgebildet.
  • Die erste Oxidschicht 404a und die zweite Oxidschicht 404c, die in Kontakt mit der Oxidhalbleiterschicht 404b stehen, enthalten keine Verunreinigung wie z. B. Silizium als ihre Hauptbestandelemente, um zu verhindern, dass eine Verunreinigung wie z. B. Silizium in die Oxidhalbleiterschicht 404b, die als Kanal dient, eintritt. Im Besonderen enthalten die erste Oxidschicht 404a, die Oxidhalbleiterschicht 404b und die zweite Oxidschicht 404c vorzugsweise das gleiche Element, um eine Streuung an der Grenzfläche zwischen der Oxidhalbleiterschicht 404b und der ersten Oxidschicht 404a und eine Streuung an der Grenzfläche zwischen der Oxidhalbleiterschicht 404b und der zweiten Oxidschicht 404c zu unterdrücken, und um Einfang-Niveaus (trap levels) zu verringern.
  • Es sei angemerkt, dass mit der Struktur, bei der die Oxidhalbleiterschicht 404b zwischen der ersten Oxidschicht 404a und der zweiten Oxidschicht 404c liegt, verhindert werden kann, dass Bestandelemente der Basisisolierschicht 402 und der Gate-Isolierschicht 408 in die Oxidhalbleiterschicht 404b eintreten. Beispielsweise kann in dem Fall, in dem eine Isolierschicht, die Silizium enthält (nachstehend auch als Siliziumisolierschicht bezeichnet), wie z. B. ein Siliziumoxidfilm, ein Siliziumoxynitridfilm, ein Siliziumnitridoxidfilm oder ein Siliziumnitridfilm, als sowohl die Basisisolierschicht 402 als auch die Gate-Isolierschicht 408 verwendet wird, verhindert werden, dass Silizium, das in der Basisisolierschicht 402 und der Gate-Isolierschicht 408 enthalten ist, in die Oxidhalbleiterschicht 404b eintritt.
  • Hierbei bezeichnet Siliziumoxynitrid eine Substanz, die mehr Sauerstoff als Stickstoff enthält. Beispielsweise enthält Siliziumoxynitrid zumindest Sauerstoff, Stickstoff und Silizium mit Konzentrationen jeweils in Bereichen von höher als oder gleich 50 Atom-% und niedriger als oder gleich 70 Atom-%, höher als oder gleich 0,5 Atom-% und niedriger als oder gleich 15 Atom-% bzw. höher als oder gleich 25 Atom-% und niedriger als oder gleich 35 Atom-%. Es sei angemerkt, dass die vorstehenden Bereiche in dem Fall erhalten werden, in dem die Messung durch Verwenden der Rutherford-Rückstreuspektrometrie (Rutherford backscattering spectrometry) oder der Wasserstoffvorwärtsstreuung (hydrogen forward scattering: HFS) durchgeführt wird. Darüber hinaus überschreitet die Gesamtzahl der Prozentsätze der Bestandelemente 100 Atom-% nicht.
  • Die erste Oxidschicht 404a und die zweite Oxidschicht 404c sind vorzugsweise dick genug, um zu verhindern, dass eine Verunreinigung in die Oxidhalbleiterschicht 404b eintritt. Wie bei dieser Ausführungsform beschrieben worden ist, steht die Oxidhalbleiterschicht 404b in Kontakt mit der Source-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b, und die zweite Oxidschicht 404c ist über der Source-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b ausgebildet. Auch wenn die erste Oxidschicht 404a und die zweite Oxidschicht 404c dick sind, werden daher der Widerstand zwischen der Oxidhalbleiterschicht 404b und der Source-Elektrodenschicht 406a und der Widerstand zwischen der Oxidhalbleiterschicht 404b und der Drain-Elektrodenschicht 406b nicht erhöht, so dass Verschlechterung der Durchlasszustand-Eigenschaften unterdrückt werden kann.
  • 19 zeigt eine Bandstruktur einer eingebetteten Kanal-Struktur. 19 ist ein Energiebanddiagramm in dem Fall, in dem eine Oxidhalbleiterschicht mit einem Atomverhältnis von In:Ga:Zn = 1:1:1 als sowohl die erste Oxidschicht 404a als auch die zweite Oxidschicht 404c verwendet wird und eine Oxidhalbleiterschicht mit einem Atomverhältnis von In:Ga:Zn = 3:1:2 als die Oxidhalbleiterschicht 404b verwendet wird. Die Elektronenaffinität von sowohl der ersten Oxidschicht 404a als auch der zweiten Oxidschicht 404c beträgt 4,7 eV. Die Elektronenaffinität der Oxidhalbleiterschicht 404b beträgt 4,9 eV. Die Böden der Leitungsbänder der ersten Oxidschicht 404a und der zweiten Oxidschicht 404c sind höher als der Boden des Leitungsbands der Oxidhalbleiterschicht 404b. Daher ist die Bandstruktur dieser gestapelten Struktur eine Topf-Struktur, bei der der Boden des Leitungsbands der Oxidlableiterschicht 404b am tiefsten liegt, wie in 19 gezeigt. Diese Bandstruktur zeigt, dass sich ein Ladungsträger (ein Elektron) in der Oxidhalbleiterschicht 404b bewegt. Mit anderen Worten: ein Kanalbildungsbereich eines Transistors wird im Wesentlichen in der Oxidhalbleiterschicht 404b ausgebildet. Wie oben beschrieben worden ist, ist die Oxidhalbleiterschicht 404b von der Basisisolierschicht 402 und der Gate-Isolierschicht 408 entfernt, so dass Defekte infolge Sauerstoffehlrstellen und dergleichen in der Oxidhalbleiterschicht 404b verringert werden. Folglich wird der Ladungsträger (das Elektron), der sich in der Oxidhalbleiterschicht 404b bewegt, weniger wahrscheinlich von den Defekten beeinflusst.
  • Bei der Bandstruktur in 19 kann der Kanalbildungsbereich des Transistors als in der Oxidhalbleiterschicht eingebettet angesehen werden. Da die Oxidhalbleiterschicht 404b, die als Kanalbildungsbereich dient, nicht in Kontakt mit der Basisisolierschicht 402 und der Gate-Isolierschicht 408 steht, wird der Ladungsträger (das Elektron), der sich in dem Kanal bewegt, weniger wahrscheinlich durch eine Streuung an der Grenzfläche beeinflusst. Auch in dem Fall, in dem ein Zustand einer Grenzfläche zwischen der Oxidhalbleiterschicht und der Isolierschicht zeitlich verändert wird (in dem Fall, in dem ein Grenzflächenzustand, bzw. interface state, gebildet wird), wird der Ladungsträger (das Elektron), der sich in dem Kanal bewegt, weniger wahrscheinlich durch die Grenzfläche beeinflusst, was zu einer hochzuverlässigen Halbleitervorrichtung führt.
  • Die Oxidisolierschicht 412 enthält vorzugsweise Sauerstoff von mehr als dem stöchiometrischen Anteil, in welchem Falle die Oxidisolierschicht 412 zu der Oxidhalbleiterschicht 404b Sauerstoff zuführen kann, so dass Sauerstofffehlstellen verringert werden können. Zum Beispiel ist die Zusammensetzungsformel SiO2+α (α > 0) im Fall der Verwendung eines Siliziumoxidfilms als die Oxidisolierschicht 412.
  • Wenn die Oxidisolierschicht 412 solche Bedingungen erfüllt, wird ein Teil von Sauerstoff in der Oxidisolierschicht 412 freigesetzt und an die Oxidhalbleiterschicht 404b durch eine Wärmebehandlung abgegeben, so dass Sauerstofffehlstellen in der Oxidhalbleiterschicht 404b gefüllt werden; somit kann eine Verschiebung der Schwellenspannung des Transistors in negativer Richtung unterdrückt werden. Die Freisetzung von Sauerstoff durch eine Wärmebehandlung kann durch eine Thermodesorptionsspektroskopie (thermal desorption spectroscopy: TDS) bestätigt werden. Die Menge an Sauerstoff, der aus der Oxidisolierschicht 412 freigesetzt wird und bei TDS in Sauerstoffatome umgewandelt wird, ist 1,0 × 1019 Atome/cm3 oder mehr, bevorzugt 3,0 × 1019 Atome/cm3 oder mehr, stärker bevorzugt 1,0 × 1020 Atome/cm3 oder mehr.
  • Endbereiche der zweiten Oxidschicht 404c und Endbereiche der Gate-Isolierschicht 408 überlappen mit der Source-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b. Seitenflächen der zweiten Oxidschicht 404c und Seitenflächen der Gate-Isolierschicht 408 stehen in Kontakt mit der Oxidisolierschicht 412. Mit einer derartigen Struktur kann Sauerstoff von der Oxidisolierschicht 412 durch die zweite Oxidschicht 404c und/oder die Gate-Isolierschicht 408 zu der Oxidhalbleiterschicht 404b zugeführt werden; somit können Sauerstofffehlstellen gefüllt werden. Um einen Kurzschluss zwischen der Gate-Elektrodenschicht 410 und der Source-Elektrodenschicht 406a oder zwischen der Gate-Elektrodenschicht 410 und der Drain-Elektrodenschicht 406b zu verhindern, ist es bevorzugt, dass sich sowohl die zweite Oxidschicht 404c als auch die Gate-Isolierschicht 408 0 μm bis 3 μm, bevorzugt 0 μm bis 1 μm von der Gate-Elektrodenschicht 410 aus in Kanallängenrichtung erstrecken.
  • Wenn Wasserstoff in der Oxidhalbleiterschicht 404b enthalten ist, kann er als Donator dienen und einen N-Typ-Bereich bilden. Um den Eintritt von Wasserstoff von außerhalb des Transistors 420 in die Oxidhalbleiterschicht 404b zu verhindern, wird die Isolierschicht 414 vorzugsweise über oder unter der Oxidhalbleiterschicht 404b als Schutzschicht ausgebildet.
  • Als Nächstes wird ein Verfahren zum Herstellen des Transistors 420 beschrieben.
  • Zuerst wird die Basisisolierschicht 402 über dem Substrat 400 ausgebildet.
  • Es gibt keine besondere Begrenzung auf ein Substrat, das verwendet werden kann, solange es eine ausreichend hohe Wärmebeständigkeit aufweist, mit der es später eine Wärmebehandlung ertragen kann. Beispielsweise kann ein Glassubstrat von Bariumborosilikatglas, Alumoborosilikatglas oder dergleichen, ein Keramiksubstrat, ein Quarzsubstrat oder ein Saphirsubstrat verwendet werden.
  • Ein einkristallines Halbleitersubstrat oder ein polykristallines Halbleitersubstrat aus Silizium, Siliziumkarbid oder dergleichen oder ein Verbund-Halbleitersubstrat aus Siliziumgermanium oder dergleichen kann als das Substrat 400 verwendet werden. Alternativ kann ein Substrat aus Silizium auf einem Isolator (silicon on insulator: SOI), oder ein Halbleitersubstrat, über dem ein Halbleiterelement liegt, oder dergleichen verwendet werden.
  • Die Basisisolierschicht 402 kann durch ein Sputterverfahren, ein Molekularstrahlepitaxie-(molecular beam epitaxy: MBE-)Verfahren, ein chemisches Gasphasenabscheidungs-(chemical vapor deposition: CVD-)Verfahren, ein Laserstrahlverdampfungs-(pulsed laser deposition: PLD-)Verfahren, ein Atomlagenabscheidungs-(atomic layer deposition: ALD-)Verfahren oder dergleichen angemessen ausgebildet werden.
  • Die Basisisolierschicht 402 kann unter Verwendung eines anorganischen Isolierfilms ausgebildet werden. Es ist bevorzugt, z. B. einen Siliziumoxidfilm, einen Siliziumoxynitridfilm, einen Aluminiumoxidfilm, einen Aluminiumoxynitridfilm, einen Hafniumoxidfilm, einen Galliumoxidfilm, einen Siliziumnitridfilm, einen Aluminiumnitridfilm, einen Siliziumnitridoxidfilm oder einen Aluminiumnitridoxidfilm zu verwenden. Außerdem kann die Basisisolierschicht 402 mit einer Einzelschicht-Struktur oder Stapelschicht-Struktur einschließlich zwei oder mehr Schichten unter Verwendung dieser Verbindungen ausgebildet werden.
  • Als die Basisisolierschicht 402 kann ein Siliziumoxidfilm oder ein Siliziumoxynitridfilm unter den folgenden Bedingungen ausgebildet werden: eine evakuierte Behandlungskammer in einer Plasma-CVD-Einrichtung wird bei einer Temperatur von höher als oder gleich 180°C und niedriger als oder gleich 450°C, bevorzugt höher als oder gleich 180°C und niedriger als oder gleich 350°C gehalten; ein Quellengas wird in die Behandlungskammer eingeführt, um den Druck in der Behandlungskammer auf höher als oder gleich 100 Pa und niedriger als oder gleich 250 Pa, bevorzugt höher als oder gleich 100 Pa und niedriger als oder gleich 200 Pa einzustellen; und die Hochfrequenzleistung, die einer Elektrode in der Behandlungskammer zugeführt wird, ist höher als oder gleich 1,48 W/cm2 und niedriger als oder gleich 2,46 W/cm2, bevorzugt höher als oder gleich 1,48 W/cm2 und niedriger als oder gleich 1,97 W/cm2.
  • Als Quellengas werden ein siliziumhaltiges Abscheidungsgas und ein Oxidationsgas vorzugsweise verwendet. Typische Beispiele für das siliziumhaltige Abscheidungsgas umfassen Silan, Disilan, Trisilan und Silanfluorid. Beispiele für das Oxidationsgas umfassen Sauerstoff, Ozon, Distickstoffmonoxid, Stickstoffdioxid und trockene Luft.
  • Als Abscheidungsbedingungen wird die Hochfrequenzleistung mit der obigen Leistungsdichte der Behandlungskammer unter dem obigen Druck zugeführt, wodurch die Effizienz des Zerfalls des Quellengases in Plasma erhöht wird, Sauerstoffradikale vermehrt werden, und die Oxidation des siliziumhaltigen Abscheidungsgases gefördert wird. Somit wird die Sauerstoffmenge in der Basisisolierschicht 402 größer als diejenige in der stöchiometrischen Zusammensetzung. Die Bindung zwischen Silizium und Sauerstoff ist jedoch schwach in dem Fall, in dem die Substrattemperatur in einem Bereich der Temperatur der Kammer liegt. Folglich kann eine Oxidisolierschicht ausgebildet werden, die Sauerstoff mit einem größeren Anteil als in der stöchiometrischen Zusammensetzung enthält und von der ein Teil von Sauerstoff durch Erwärmung freigesetzt wird.
  • Bei dem Quellengas der Basisisolierschicht 402 wird das Verhältnis des siliziumhaltigen Abscheidungsgases zu dem Oxidationsgas erhöht, und die Hochfrequenzleistung wird gesteuert, um die obige Leistungsdichte aufzuweisen. Dadurch kann die Abscheidungsgeschwindigkeit erhöht werden, und die Menge an Sauerstoff in der Basisisolierschicht 402 vergrößert werden.
  • Es sei angemerkt, dass die Basisisolierschicht 402 nicht notwendigerweise bereitgestellt wird, solange Isolation zwischen dem Substrat 400 und der nachher auszubildenden Oxidhalbleiterschicht 404b sichergestellt werden kann.
  • Als Nächstes werden die erste Oxidschicht 404a und die Oxidhalbleiterschicht 404b über der Basisisolierschicht 402 ausgebildet (siehe 2A). Die erste Oxidschicht 404a und die Oxidhalbleiterschicht 404b können auf die folgende Weise ausgebildet werden; Oxidfilme werden gestapelt und einer Wärmebehandlung unterzogen, und die Oxidfilme werden selektiv mittels einer Maske geätzt.
  • Die erste Oxidschicht 404a kann eine Oxidschicht sein, die eine Isoliereigenschaft aufweist, oder eine Oxidschicht (eine Oxidhalbleiterschicht) sein, die Halbleitereigenschaften aufweist. Ein Oxidhalbleiter wird für die Oxidhalbleiterschicht 404b verwendet. Es sei angemerkt, dass Materialien der ersten Oxidschicht 404a und der Oxidhalbleiterschicht 404b so ausgewählt werden, dass die Elektronenaffinität der ersten Oxidschicht 404a niedriger als diejenige der Oxidhalbleiterschicht 404b um 0,2 eV oder mehr ist.
  • Oxide, die das gleiche Element als ihre Hauptbestandelemente aufweisen, werden für die erste Oxidschicht 404a und die Oxidhalbleiterschicht 404b verwendet, so dass eine Streuung an der Grenzfläche zwischen der ersten Oxidschicht 404a und der Oxidhalbleiterschicht 404b unterdrückt werden kann; somit kann ein Transistor mit hoher Mobilität bereitgestellt werden. Zudem können durch Verwenden der Oxide für die erste Oxidschicht 404a und die Oxidhalbleiterschicht 404b, die das gleiche Element als ihre Hauptbestandelemente aufweisen, Einfang-Niveaus und Schwankungen der Schwellenspannung eines Transistors infolge einer Veränderung mit der Zeit oder eines Belastungstests verringert werden.
  • Beispiele für Oxidisolatoren, die für die erste Oxidschicht 404a verwendet werden können, sind Hafniumoxid, Tantaloxid, Galliumoxid, Aluminiumoxid, Magnesiumoxid und Zirkoniumoxid. Wenn ein derartiger Oxidisolator, der nicht Silizium enthält, verwendet wird, kann es verhindert werden, dass eine Verunreinigung wie z. B. Silizium in die Oxidhalbleiterschicht 404b eintritt.
  • Ein Oxidhalbleiter, der für die erste Oxidschicht 404a und die Oxidhalbleiterschicht 404b verwendet werden kann, enthält vorzugsweise zumindest Indium (In) oder Zink (Zn). Alternativ enthält der Oxidhalbleiter vorzugsweise sowohl In als auch Zn. Um Veränderung der elektrischen Eigenschaften des Transistors, der den Oxidhalbleiter enthält, zu unterdrücken, enthält vorzugsweise der Oxidhalbleiter einen oder mehrere Stabilisatoren zusätzlich zu In und/oder Zn.
  • Als Stabilisator können Gallium (Ga), Zinn (Sn), Hafnium (Hf), Aluminium (Al), Zirkonium (Zr), und dergleichen angegeben werden. Als weiterer Stabilisator kann ein Lanthanoid wie z. B. Lanthan (La), Cer (Ce), Praseodym (Pr), Neodym (Nd), Samarium (Sm), Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), Erbium (Er), Thulium (Tm), Ytterbium (Yb) oder Lutetium (Lu) angegeben werden.
  • Als Oxidhalbleiter kann beispielsweise eines des Folgenden verwendet werden: Indiumoxid, Zinnoxid, Zinkoxid, ein In-Zn-Oxid, ein Sn-Zn-Oxid, ein Al-Zn-Oxid, ein Zn-Mg-Oxid, ein Sn-Mg-Oxid, ein In-Mg-Oxid, ein In-Ga-Oxid, ein In-Ga-Zn-Oxid, ein In-Al-Zn-Oxid, ein In-Sn-Zn-Oxid, ein Sn-Ga-Zn-Oxid, ein Al-Ga-Zn-Oxid, ein Sn-Al-Zn-Oxid, ein In-Hf-Zn-Oxid, ein In-La-Zn-Oxid, ein In-Ce-Zn-Oxid, ein In-Pr-Zn-Oxid, ein In-Nd-Zn-Oxid, ein In-Sm-Zn-Oxid, ein In-Eu-Zn-Oxid, ein In-Gd-Zn-Oxid, ein In-Tb-Zn-Oxid, ein In-Dy-Zn-Oxid, ein In-Ho-Zn-Oxid, ein In-Er-Zn-Oxid, ein In-Tm-Zn-Oxid, ein In-Yb-Zn-Oxid, ein In-Lu-Zn-Oxid, ein In-Sn-Ga-Zn-Oxid, ein In-Hf-Ga-Zn-Oxid, ein In-Al-Ga-Zn-Oxid, ein In-Sn-Al-Zn-Oxid, ein In-Sn-Hf-Zn-Oxid oder ein In-Hf-Al-Zn-Oxid.
  • Unter den oben angegebenen Oxiden ist beispielsweise ein In-Ga-Zn-Oxid ein Oxid, dessen Hauptbestandelemente In, Ga und Zn sind, und es gibt keine besondere Beschränkung hinsichtlich des Verhältnisses von In:Ga:Zn. Das In-Ga-Zn-Oxid kann ein Metallelement, das unterschiedlich von In, Ga und Zn ist, enthalten.
  • Alternativ kann ein Material, das durch InMO3(ZnO)m (m > 0 wird erfüllt, wobei m keine ganze Zahl ist) dargestellt wird, als Oxidhalbleiter verwendet werden. Es sei angemerkt, dass M ein oder mehrere Metallelemente darstellt, die aus Ga, Fe, Mn und Co ausgewählt werden. Alternativ kann als Oxidhalbleiter ein Material, das durch eine chemische Formel In2SnO5(ZnO)n (n > 0, wobei n eine natürliche Zahl ist) dargestellt wird, verwendet werden.
  • Es sei angemerkt, dass Materialien der ersten Oxidschicht 404a und der Oxidhalbleiterschicht 404b derart ausgewählt werden, dass die Elektronenaffinität der Oxidhalbleiterschicht 404b höher als diejenige der ersten Oxidschicht 404a um 0,2 eV oder mehr ist. Wenn Materialien auf diese Weise ausgewählt werden, ist die Tiefe des Leitungsbands der Oxidhalbleiterschicht 404b von dem Vakuumniveau aus größer als die Tiefe des Leitungsbands der ersten Oxidschicht 404a von dem Vakuumniveau aus, so dass die Topf-Struktur ausgebildet werden kann.
  • Ein Oxid, das für die erste Oxidschicht 404a verwendet wird, enthält Aluminium, Gallium, Germanium, Yttrium, Zinn, Lanthan oder Cer, und der Anteil an dem Element in der ersten Oxidschicht 404a ist größer als derjenige in der Oxidhalbleiterschicht 404b. Im Besonderen ist der Gehalt eines der vorstehenden Elemente in dem Oxid, das für die erste Oxidschicht 404a verwendet wird, mehr als oder gleich 1,5-mal, bevorzugt mehr als 2-mal, stärker bevorzugt mehr als 3-mal so groß wie derjenige in dem Oxid, das für die Oxidhalbleiterschicht 404b verwendet wird. Ein jedes der vorstehenden Elemente bindet sich fest an Sauerstoff, und eine hohe Energie wird zum Bilden einer Sauerstofffehlstelle benötigt, so dass eine Sauerstofffehlstelle weniger wahrscheinlich erzeugt wird. Aus diesem Grund wird eine Sauerstofffehlstelle weniger wahrscheinlich in der ersten Oxidschicht 404a erzeugt, die das Element enthält, dessen Anteil größer als der Anteil an dem Element in der Oxidhalbleiterschicht 404b ist. Dies zeigt, dass die erste Oxidschicht 404a stabile Eigenschaften aufweist. Somit wird der Anteil an dem Element in der ersten Oxidschicht 404a auf einen großen Wert eingestellt, so dass eine stabile Grenzfläche zu der Siliziumisolierschicht ausgebildet werden kann, was zu einer hochzuverlässigen Halbleitervorrichtung führt.
  • Es sei angemerkt, dass dann, wenn die erste Oxidschicht 404a ein Material, das durch InGaXZnYOZ dargestellt wird, enthält, vorzugsweise X nicht größer als 10 ist. Durch einen Anstieg des Anteils an Gallium in der Oxidhalbleiterschicht wird die Menge an Pulversubstanzen (auch als Staub bezeichnet), die bei der Filmausbildung durch HF-Sputtern erzeugt werden, erhöht, was in einigen Fällen zur Verschlechterung der Eigenschaften einer Halbleitervorrichtung führt.
  • Es sei angemerkt, dass der Oxidhalbleiterfilm anstatt eines HF-Sputterverfahrens, bei dem eine Hochfrequenzleistungsquelle als Sputterleistungsquelle verwendet wird, durch ein Gleichstrom-Sputterverfahren, bei dem eine Gleichstrom-Leistungsquelle verwendet wird, ein Wechselstrom-Sputterverfahren, bei dem eine Wechselstrom-Leistungsquelle verwendet wird, oder dergleichen ausgebildet werden kann. Im Besonderen kann durch ein Gleichstrom-Sputterverfahren Staub, der bei der Filmausbildung erzeugt wird, verringert werden, und die Filmdicke kann gleichmäßig sein.
  • In dem Fall, in dem ein In-Ga-Zn-Oxid für die erste Oxidschicht 404a und die Oxidhalbleiterschicht 404b verwendet wird, kann ein Oxid mit einem Atomverhältnis von In:Ga:Zn = 1:1:1, 2:2:1, 3:1:2, 1:3:2, 1:4:3, 1:5:4, 1:6:6, 2:1:3, 1:6:4, 1:9:6, 1:1:4, oder 1:1:2 oder ein Oxid, dessen Atomverhältnis in der Nachbarschaft eines der vorstehenden Atomverhältnisse liegt, verwendet werden.
  • Es sei angemerkt, dass beispielsweise der Ausdruck „die Zusammensetzung eines Oxids, das In, Ga und Zn in dem Atomverhältnis, In:Ga:Zn = a:b:c (a + b + c = 1) enthält, liegt in der Nachbarschaft der Zusammensetzung eines Oxids, das In, Ga und Zn in dem Atomverhältnis In:Ga:Zn = A:B:C (A + B + C = 1)” bedeutet, dass für a, b und c die folgende Beziehung gilt: (a – A)2 + (b – B)2 + (c – C)2 ≤ r2, wobei r beispielsweise 0,05 betragen kann. Das gleiche gilt auch für andere Oxide.
  • Der Gehalt an Indium in der Oxidhalbleiterschicht 404b ist vorzugsweise größer als derjenige in der ersten Oxidschicht 404a. In einem Oxidhalbleiter trägt das s-Orbital eines Schwermetalls hauptsächlich zur Ladungsträgerleitung bei, und wenn der Anteil an In in dem Oxidhalbleiter ansteigt, nimmt Überlappung der s-Orbitale wahrscheinlich zu. Deswegen weist ein Oxid mit einer Zusammensetzung, in der der Anteil an In größer als derjenige an Ga ist, eine höhere Beweglichkeit auf als ein Oxid mit einer Zusammensetzung, in der der Anteil an In kleiner als oder gleich demjenigen an Ga ist. Infolgedessen kann unter Verwendung eines Oxids mit einem hohen Gehalt an Indium für die Oxidhalbleiterschicht 404b eine hohe Beweglichkeit erhalten werden.
  • Wenn das Atomverhältnis in der ersten Oxidschicht 404a durch In:Ga:Zn = x1:y1:z1 dargestellt wird, und das Atomverhältnis in der Oxidhalbleiterschicht 404b durch In:Ga:Zn = x2:y2:z2 dargestellt wird, werden die erste Oxidschicht 404a und die Oxidhalbleiterschicht 404b derart ausgebildet, dass y1/x1 größer als y2/x2, bevorzugt größer als oder gleich 1,5-mal so groß wie y2/x2, stärker bevorzugt größer als oder gleich 2-mal so groß wie y2/x2, noch stärker bevorzugt größer als oder gleich 3-mal so groß wie y2/x2 ist.
  • Die Oxidhalbleiterschicht ist im Wesentlichen ein Eigenhalbleiter. Es sei angemerkt, dass eine Oxidhalbleiterschicht, die im wesentlichen ein Eigenhalbleiter ist, eine Oxidhalbleiterschicht mit einer Ladungsträgerdichte von 1 × 1017/cm3 oder niedriger, bevorzugt 1 × 1016/cm3 oder niedriger, stärker bevorzugt 1 × 1015/cm3 oder niedriger, noch stärker bevorzugt 1 × 1014/cm3 oder niedriger, sogar noch stärker bevorzugt 1 × 1013/cm3 oder niedriger bedeutet.
  • Wasserstoff, der in dem Oxidhalbleiter enthalten ist, reagiert mit Sauerstoff, der an ein Metallatom gebunden ist, um Wasser zu erzeugen, und ein Defekt wird in einem Gitter (oder einem Teil), von welchem Sauerstoff freigesetzt wird, ausgebildet. Außerdem bewirkt eine Bindung zwischen Sauerstoff und einem Teil von Wasserstoff Erzeugung von als Ladungsträger dienenden Elektronen. Folglich werden die wasserstoffhaltigen Verunreinigungen so viel wie möglich in dem Schritt zum Ausbilden der Oxidhalbleiterschicht verringert, wodurch die Wasserstoffkonzentration in der Oxidhalbleiterschicht reduziert werden kann. Wenn die Oxidhalbleiterschicht, die durch Entfernen von so viel Wasserstoff wie möglich hoch gereinigt wird, als Kanalbildungsbereich verwendet wird, kann eine Verschiebung der Schwellenspannung in negativer Richtung unterdrückt werden, und der Leckstrom zwischen einer Source und einem Drain des Transistors (typischerweise der Sperrstrom oder dergleichen) kann auf einige Yoktoampere pro Mikrometer bis einige Zeptoampere pro Mikrometer verringert werden. Im Ergebnis können elektrische Eigenschaften des Transistors verbessert werden.
  • Wenn ein Transistor, der einen Oxidhalbleiterfilm beinhaltet, im Sperrzustand ist (off), ist der Drain-Strom 1 × 10–18 A oder kleiner, bevorzugt 1 × 10–21 A oder kleiner, stärker bevorzugt 1 × 10–24 A oder kleiner bei Raumtemperatur (zirka 25°C), oder 1 × 10–15 A oder kleiner, bevorzugt 1 × 10–18 A oder kleiner, stärker bevorzugt 1 × 10–21 A oder kleiner bei 85°C. Es sei angemerkt, dass ein Sperrzustand (off state) eines N-Kanal-Transistors einen Zustand bezeichnet, in dem die Gate-Spannung ausreichend niedriger als die Schwellenspannung ist. Insbesondere ist der Transistor im Sperrzustand, wenn die Gate-Spannung niedriger als die Schwellenspannung um 1 V oder mehr, bevorzugt 2 V oder mehr, stärker bevorzugt 3 V oder mehr ist.
  • Um den Oxidhalbleiterfilm auszubilden, wird nach Bedarf eine Atmosphäre eines Edelgases (typischerweise von Argon), eine Atmosphäre von Sauerstoff oder eine Atmosphäre eines Gemischgases von einem Edelgas und Sauerstoff verwendet. Im Fall der Atmosphäre eines Gemischgases von einem Edelgas und Sauerstoff ist der Anteil an Sauerstoff vorzugsweise größer als derjenige an einem Edelgas. Das Target zum Ausbilden des Oxidhalbleiterfilms kann gemäß der Zusammensetzung des auszubildenden Oxidhalbleiterfilms angemessen ausgewählt werden.
  • Als Beispiel für das Target wird nachstehend ein Target aus einem In-Ga-Zn-Oxid beschrieben.
  • Das Target aus dem In-Ga-Zn-Oxid, das polykristallin ist, wird durch Mischen von InOX-Pulver, GaOY-Pulver und ZnOZ-Pulver in einem vorbestimmten Molverhältnis, Ausüben von Druck und Durchführen einer Wärmebehandlung bei einer Temperatur von höher als oder gleich 1000°C und niedriger als oder gleich 1500°C geschaffen. Es sei angemerkt, dass X, Y und Z vorgegebene positive Zahlen sind. Hier beträgt das vorbestimmte Molverhältnis von InOX-Pulver zu GaOY-Pulver und ZnOZ-Pulver beispielsweise 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 oder 3:1:2. Die Pulverarten und das Molverhältnis, in dem die Pulver gemischt werden, können angemessen in Abhängigkeit vom erwünschten Target bestimmt werden.
  • Es sei angemerkt, dass die erste Oxidschicht 404a, die Oxidhalbleiterschicht 404b und die zweite Oxidschicht 404c verschiedene Kristallinitäten aufweisen können. Mit anderen Worten: ein einkristalliner Oxidfilm, ein polykristalliner Oxidfilm, ein amorpher Oxidfilm und dergleichen können angemessen kombiniert werden.
  • Eine Struktur des Oxidhalbleiterfilms wird nachstehend beschrieben
  • Ein Oxidhalbleiterfilm wird grob als ein einkristalliner Oxidhalbleiterfilm und ein nicht einkristallinener Oxidhalbleitefilm eingeteilt. Der nicht einkristalline Oxidhalbleiterfilm umfasst einen von einem amorphen Oxidhalbleiterfilm, einem mikrokristallinen Oxidhalbleiterfilm, einem polykristallinen Oxidhalbleiterfilm, einem Film aus einem kristallinen Oxidhalbleiter mit Ausrichtung bezüglich der c-Achse (c-axis aligned crystalline oxide semiconductor; CAAC-OS) und dergleichen.
  • Der amorphe Oxidhalbleiterfilm weist eine ungeordnete Atomanordnung und keine kristalline Komponente auf. Ein typisches Beispiel dafür ist ein Oxidhalbleiterfilm, in dem auch in einem mikroskopischen Bereich kein Kristallbereich besteht und der ganze Film amorph ist.
  • Der mikrokristalline Oxidhalbleiterfilm enthält beispielsweise einen Mikrokristall (auch als Nanokristall bezeichnet) mit einer Größe von größer als oder gleich 1 nm und kleiner als 10 nm. Daher weist der mikrokristalline Oxidhalbleiterfilm einen höheren Grad von Atomordnung als der amorphe Oxidhalbleiterfilm auf. Dementsprechend ist die Dichte der Defektzustände des mikrokristallinen Oxidhalbleiterfilms niedriger als diejenige des amorphen Oxidhalbleiterfilms.
  • Der CAAC-OS-Film ist einer von Oxidhalbleiterfilmen, die eine Vielzahl von Kristallbereichen enthalten, und die meisten der Kristallbereiche passen jeweils in einen Würfel mit einer Kantenlänge von weniger als 100 nm. Deswegen gibt es einen Fall, in dem ein Kristallbereich in dem CAAC-OS-Film in einen Würfel mit einer Kantenlänge von weniger als 10 nm, weniger als 5 nm oder weniger als 3 nm passt. Die Dichte der Defektzustände des CAAC-OS-Films ist niedriger als diejenige des mikrokristallinen Oxidhalbleiterfilms. Der CAAC-OS-Film wird ausführlich nachstehend beschrieben.
  • In einem Transmissionselektronenmikroskop-(TEM-)Bild des CAAC-OS-Films wird eine Grenze zwischen Kristallbereichen, d. h. eine Korngrenze, nicht deutlich beobachtet. Folglich ist es weniger wahrscheinlich, dass in dem CAAC-OS-Film eine Verringerung der Elektronenbeweglichkeit wegen der Korngrenze entsteht.
  • Laut des TEM-Bilds des CAAC-OS-Films, der in einer Richtung, die im Wesentlichen parallel zu einer Probenoberfläche ist, beobachtet wird (Querschnitt-TEM-Bild, cross-sectional TEM image), sind Metallatome in einer geschichteten Weise in den Kristallbereichen angeordnet. Jede Metallatomlage weist eine Gestalt auf, die der Form einer Oberfläche, über der der CAAC-OS-Film ausgebildet ist (eine Oberfläche, über der der CAAC-OS-Film ausgebildet ist, wird nachstehend als Ausbildungsoberfläche bezeichnet), oder der Form einer nach oben weisenden Oberfläche des CAAC-OS-Films entspricht, und jede Metallatomlage ist parallel zu der Ausbildungsoberfläche oder der nach oben weisenden Oberfläche des CAAC-OS-Films angeordnet.
  • Andererseits sind laut des TEM-Bilds des CAAC-OS-Films, der in einer Richtung, die im Wesentlichen senkrecht zu der Probenoberfläche ist, beobachtet wird (Flächen-TEM-Bild, plan TEM image), Metallatome in einer dreieckigen oder hexagonalen Konfiguration in den Kristallbereichen angeordnet. Zwischen unterschiedlichen Kristallbereichen gibt es jedoch keine Regelmäßigkeit der Anordnung von Metallatomen.
  • Aus den Ergebnissen des Querschnitt-TEM-Bilds und des Flächen-TEM-Bilds findet man eine Ausrichtung in den Kristallbereichen in dem CAAC-OS-Film.
  • Ein CAAC-OS-Film wird einer Strukturanalyse mittels eines Röntgenbeugungs-(X-ray diffraction; XRD-)Geräts unterzogen. Wenn beispielsweise der CAAC-OS-Film, der einen InGaZnO4-Kristall enthält, durch ein Out-of-Plane-Verfahren (out-of-plane method) analysiert wird, erscheint oft ein Peak bei einem Beugungswinkel (2θ) von zirka 31°. Dieser Peak stammt aus der (009)-Fläche des InGaZnO4-Kristalls, was darauf hindeutet, dass Kristalle in dem CAAC-OS-Film eine Ausrichtung bezüglich der c-Achse aufweisen, und dass die c-Achsen in einer Richtung ausgerichtet sind, die im Wesentlichen senkrecht zu der Ausbildungsoberfläche oder der nach oben weisenden Oberfläche des CAAC-OS-Films ist.
  • Andererseits erscheint dann, wenn der CAAC-OS-Film durch ein In-Plane-Verfahren (in-plane method) analysiert wird, bei dem ein Röntgenstrahl in eine Probe in einer Richtung eintritt, die senkrecht zur c-Achse ist, oft ein Peak bei 2θ von zirka 56°. Dieser Peak stammt aus der (110)-Fläche des InGaZnO4-Kristalls. Hier wird die Analyse (ϕ-Scan) unter Bedingungen durchgeführt, wobei die Probe um einen Normalenvektor einer Probenoberfläche als Achse (ϕ-Achse) gedreht wird, wobei 2θ auf zirka 56° festgelegt wird. In dem Fall, in dem die Probe ein einkristalliner Oxidhalbleiterfilm aus InGaZnO4 ist, erscheinen sechs Peaks. Die sechs Peaks stammen aus Kristallflächen, die der (110)-Fläche entsprechen. Dagegen wird im Fall eines CAAC-OS-Films ein Peak nicht deutlich beobachtet, auch wenn ein ϕ-Scan durchgeführt wird, wobei 2θ auf zirka 56° festgelegt wird.
  • Nach den obigen Ergebnissen sind in dem CAAC-OS-Film mit Ausrichtung bezüglich der c-Achse die c-Achsen in einer Richtung, die parallel zu einem Normalenvektor einer Ausbildungsoberfläche oder einem Normalenvektor einer nach oben weisenden Oberfläche ist, ausgerichtet, während die Richtungen von a-Achsen und b-Achsen zwischen Kristallbereichen verschieden sind. Jede Metallatomlage, die im Querschnitt-TEM-Bild als in einer geschichteten Weise angeordnet beobachtet wird, entspricht daher einer Fläche, die parallel zur a-b-Fläche des Kristalls ist.
  • Es sei angemerkt, dass der Kristallbereich gleichzeitig mit einer Abscheidung des CAAC-OS-Films gebildet wird oder durch eine Kristallisierungsbehandlung wie z. B. eine Wärmebehandlung gebildet wird. Wie zuvor beschrieben worden ist, ist die c-Achse des Kristalls in einer Richtung ausgerichtet, die parallel zu einem Normalenvektor einer Ausbildungsoberfläche oder einem Normalenvektor einer nach oben weisenden Oberfläche ist. Deshalb könnte beispielsweise in dem Fall, in dem eine Form des CAAC-OS-Films durch Ätzen oder dergleichen geändert wird, die c-Achse nicht immer parallel zu einem Normalenvektor einer Ausbildungsoberfläche oder einem Normalenvektor einer nach oben weisenden Oberfläche des CAAC-OS-Films sein.
  • Der Grad der Kristallinität in dem CAAC-OS-Film ist nicht notwendigerweise gleichmäßig. Zum Beispiel ist in dem Fall, in dem das Kristallwachstum zum Ausbilden des CAAC-OS-Films von der Nähe der nach oben weisenden Oberfläche des Films an beginnt, der Grad der Kristallinität in der Nähe der nach oben weisenden Oberfläche unter Umständen höher als derjenige in der Nähe der Ausbildungsoberfläche. Ferner wird dann, wenn dem CAAC-OS-Film eine Verunreinigung zugesetzt wird, die Kristallinität in einem Bereich, dem die Verunreinigung zugesetzt wird, geändert, und der Grad der Kristallinität in dem CAAC-OS-Film variiert in Abhängigkeit vom Ort.
  • Es sei angemerkt, dass dann, wenn der einen InGaZnO4-Kristall enthaltende CAAC-OS-Film durch ein Out-of-Plane-Verfahren (out-of-plane method) analysiert wird, auch ein Peak bei 2θ von zirka 36° zusätzlich zu dem Peak bei 2θ von zirka 31° beobachtet werden kann. Der Peak bei 2θ von zirka 36° deutet darauf hin, dass ein Kristall ohne Ausrichtung bezüglich der c-Achse in einem Teil des CAAC-OS-Films enthalten ist. Es ist bevorzugt, dass in dem CAAC-OS-Film ein Peak bei 2θ von zirka 31° erscheint und kein Peak bei 2θ von zirka 36° erscheint.
  • Unter Verwendung des CAAC-OS-Films bei einem Transistor ist eine Veränderung der elektrischen Eigenschaften des Transistors, die auf eine Bestrahlung mit sichtbarem Licht oder UV-Licht zurückzuführen ist, gering.
  • Es sei angemerkt, dass ein Oxidhalbleiterfilm ein gestapelter Film sein kann, der beispielsweise zwei oder mehr Filme von einem amorphen Oxidhalbleiterfilm, einem mikrokristallinen Oxidhalbleiterfilm und einem CAAC-OS-Film beinhaltet.
  • Für die Ausbildung des CAAC-OS-Films finden vorzugsweise die folgenden Bedingungen Anwendung.
  • Durch Erhöhen der Erwärmungstemperatur des Substrats während der Abscheidung tritt eine Wanderung eines gesputterten Teilchens auf, nachdem das gesputterte Teilchen ein Substrat erreicht hat. Im Besonderen ist die Erwärmungstemperatur des Substrats während der Abscheidung höher als oder gleich 100°C und niedriger als oder gleich 740°C, bevorzugt höher als oder gleich 200°C und niedriger als oder gleich 500°C. Durch Erhöhen der Erwärmungstemperatur des Substrats während der Abscheidung findet dann, wenn ein flachplattenähnliches gesputtertes Teilchen das Substrat erreicht, auf dem Substrat eine Wanderung statt, derart, dass eine ebene Fläche des flachplattenähnlichen gesputterten Teilchens an dem Substrat haftet. Hierbei ist das gesputterte Teilchen positiv aufgeladen, wodurch sich gesputterte Teilchen an das Substrat heften, während sie sich gegenseitig abstoßen. Infolgedessen überlappen die gesputterten Teilchen nicht wahllos miteinander, und ein CAAC-OS-Film mit einer gleichmäßigen Dicke kann abgeschieden werden.
  • Durch Verringern der Menge an Verunreinigungen, die in den CAAC-OS-Film während der Abscheidung eintreten, kann verhindert werden, dass der Kristallzustand durch die Verunreinigungen unterbrochen wird. Beispielsweise kann die Konzentration der in der Abscheidungskammer vorhandenen Verunreinigungen (z. B. Wasserstoff, Wasser, Kohlenstoffdioxid oder Stickstoff) verringert werden. Außerdem kann die Konzentration der Verunreinigungen in einem Abscheidungsgas verringert werden. Insbesondere wird ein Abscheidungsgas verwendet, dessen Taupunkt bei –80°C oder niedriger, vorzugsweise bei –100°C oder niedriger liegt.
  • Außerdem ist es bevorzugt, dass der Sauerstoffanteil am Abscheidungsgas erhöht wird und die Leistung optimiert wird, um Plasmaschäden bei der Abscheidung zu verringern. Der Sauerstoffanteil am Abscheidungsgas beträgt 30 Vol.-% oder höher, vorzugsweise 100 Vol.-%.
  • Nachdem der CAAC-OS-Film abgeschieden worden ist, kann eine Wärmebehandlung durchgeführt werden. Die Temperatur der Wärmebehandlung ist höher als oder gleich 100°C und niedriger als oder gleich 740°C, bevorzugt höher als oder gleich 200°C und niedriger als oder gleich 500°C. Die Zeitdauer für die Wärmebehandlung ist länger als oder gleich 1 Minute und kürzer als oder gleich 24 Stunden, bevorzugt länger als oder gleich 6 Minuten und kürzer als oder gleich 4 Stunden. Die Wärmebehandlung kann in einer inerten Atmosphäre oder einer Oxidationsatmosphäre durchgeführt werden. Es ist bevorzugt, eine Wärmebehandlung in einer inerten Atmosphäre und dann eine Wärmebehandlung in einer Oxidationsatmosphäre durchzuführen. Die Wärmebehandlung in einer inerten Atmosphäre kann die Konzentration von Verunreinigungen in dem CAAC-OS-Film für kurze Zeit verringern. Gleichzeitig kann die Wärmebehandlung in einer inerten Atmosphäre Sauerstofffehlstellen in dem CAAC-OS-Film erzeugen. In einem solchen Fall kann die Wärmebehandlung in einer Oxidationsatmosphäre die Sauerstofffehlstellen verringern. Die Wärmebehandlung kann weiterhin die Kristallinität des CAAC-OS-Films erhöhen. Es sei angemerkt, dass die Wärmebehandlung unter einem niedrigen Druck, wie z. B. 1000 Pa oder niedriger, 100 Pa oder niedriger, 10 Pa oder niedriger oder 1 Pa oder niedriger durchgeführt werden kann. Die Wärmebehandlung unter dem niedrigen Druck kann die Konzentration von Verunreinigungen in dem CAAC-OS-Film für eine kürzere Zeitdauer verringern.
  • Der CAAC-OS-Film kann auf die folgende Weise ausgebildet werden.
  • Zuerst wird der erste Oxidhalbleiterfilm in einer Dicke von größer als oder gleich 1 nm und kleiner als 10 nm durch ein Sputterverfahren ausgebildet. Insbesondere wird die Substrattemperatur auf höher als oder gleich 100°C und niedriger als oder gleich 500°C, bevorzugt höher als oder gleich 150°C und niedriger als oder gleich 450°C eingestellt, und der Prozentsatz an Sauerstoff in einem Abscheidungsgas wird auf höher als oder gleich 30 Vol.-%, bevorzugt 100 Vol.-% eingestellt.
  • Dann wird eine Wärmebehandlung durchgeführt, so dass der erste Oxidhalbleiterfilm zu einem ersten CAAC-OS-Film mit hoher Kristallinität wird. Die Temperatur der Wärmebehandlung ist höher als oder gleich 350°C und niedriger als oder gleich 740°C, bevorzugt höher als oder gleich 450°C und niedriger als oder gleich 650°C. Die Zeitdauer für die Wärmebehandlung ist länger als oder gleich 1 Minute und kürzer als oder gleich 24 Stunden, bevorzugt länger als oder gleich 6 Minuten und kürzer als oder gleich 4 Stunden. Die Wärmebehandlung kann in einer inerten Atmosphäre oder einer Oxidationsatmosphäre durchgeführt werden. Es ist bevorzugt, eine Wärmebehandlung in einer inerten Atmosphäre und dann eine Wärmebehandlung in einer Oxidationsatmosphäre durchzuführen. Die Wärmebehandlung in einer inerten Atmosphäre kann die Konzentration von Verunreinigungen in dem ersten Oxidhalbleiterfilm für eine kurze Zeitdauer verringern. Gleichzeitig kann die Wärmebehandlung in einer inerten Atmosphäre Sauerstofffehlstellen in dem ersten Oxidhalbleiterfilm erzeugen. In einem solchen Fall kann die Wärmebehandlung in einer Oxidationsatmosphäre die Sauerstofffehlstellen verringern. Es sei angemerkt, dass die Wärmebehandlung unter einem niedrigen Druck, wie z. B. 1000 Pa oder niedriger, 100 Pa oder niedriger, 10 Pa oder niedriger oder 1 Pa oder niedriger durchgeführt werden kann. Die Wärmebehandlung unter dem niedrigen Druck kann die Konzentration von Verunreinigungen in dem ersten Oxidhalbleiterfilm für eine kürzere Zeitdauer verringern.
  • Der erste Oxidhalbleiterfilm kann leichter in dem Fall kristallisiert werden, in dem die Dicke größer als oder gleich 1 nm und kleiner als 10 nm ist, als in dem Fall, in dem die Dicke größer als oder gleich 10 nm ist.
  • Dann wird der zweite Oxidhalbleiterfilm, der die gleiche Zusammensetzung wie der erste Oxidhalbleiterfilm hat, in einer Dicke von größer als oder gleich 10 nm und kleiner als oder gleich 50 nm durch ein Sputterverfahren ausgebildet. Insbesondere ist die Substrattemperatur auf höher als oder gleich 100°C und niedriger als oder gleich 500°C, bevorzugt höher als oder gleich 150°C und niedriger als oder gleich 450°C eingestellt, und der Prozentsatz an Sauerstoff in einem Abscheidungsgas wird auf höher als oder gleich 30 Vol.-%, bevorzugt 100 Vol.-% eingestellt.
  • Anschließend wird eine Wärmebehandlung durchgeführt, so dass ein Festphasenwachstum (solid phase growth) des zweiten Oxidhalbleiterfilms unter Verwendung des ersten CAAC-OS-Films auftritt; somit kann ein zweiter CAAC-OS-Film mit hoher Kristallinität ausgebildet werden. Die Temperatur der Wärmebehandlung ist höher als oder gleich 350°C und niedriger als oder gleich 740°C, bevorzugt höher als oder gleich 450°C und niedriger als oder gleich 650°C. Die Zeitdauer für die Wärmebehandlung ist länger als oder gleich 1 Minute und kürzer als oder gleich 24 Stunden, bevorzugt länger als oder gleich 6 Minuten und kürzer als oder gleich 4 Stunden. Die Wärmebehandlung kann in einer inerten Atmosphäre oder einer Oxidationsatmosphäre durchgeführt werden. Es ist bevorzugt, eine Wärmebehandlung in einer inerten Atmosphäre und dann eine Wärmebehandlung in einer Oxidationsatmosphäre durchzuführen. Die Wärmebehandlung in einer inerten Atmosphäre kann die Konzentration von Verunreinigungen in dem zweiten Oxidhalbleiterfilm für kurze Zeit verringern. Gleichzeitig kann die Wärmebehandlung in einer inerten Atmosphäre Sauerstofffehlstellen in dem zweiten Oxidhalbleiterfilm erzeugen. In einem solchen Fall kann die Wärmebehandlung in einer Oxidationsatmosphäre die Sauerstofffehlstellen verringern. Es sei angemerkt, dass die Wärmebehandlung unter einem niedrigen Druck, wie z. B. 1000 Pa oder niedriger, 100 Pa oder niedriger, 10 Pa oder niedriger, oder 1 Pa oder niedriger durchgeführt werden kann. Die Wärmebehandlung unter dem niedrigen Druck kann die Konzentration von Verunreinigungen in dem zweiten Oxidhalbleiterfilm für kürzere Zeit verringern.
  • Wie oben beschrieben worden ist, kann ein CAAC-OS-Film mit einer Gesamtdicke von größer als oder gleich 10 nm ausgebildet werden.
  • Wenn Silizium, das eines von Elementen der Gruppe 14 ist, in der Oxidhalbleiterschicht 404b enthalten ist, in der ein Kanal ausgebildet wird, treten Probleme auf wie Verringerung der Kristallinität der Oxidhalbleiterschicht 404b, Schwierigkeiten beim Ausbilden eines CAAC-OS-Films und Verringerung der Ladungsträgermobilität. Infolgedessen wird die Konzentration von Silizium, das in der Oxidhalbleiterschicht 404b enthalten ist, vorzugsweise verringert. Durch Einstellen der Konzentration von Silizium, das in der Oxidhalbleiterschicht 404b enthalten ist, auf 2,5 × 1021 Atome/cm3 oder niedriger, bevorzugt 4,0 × 1019 Atome/cm3 oder niedriger, kann eine Verringerung der Kristallinität der Oxidhalbleiterschicht 404b unterdrückt werden. Darüber hinaus kann durch Einstellen der Konzentration von Silizium auf 1,4 × 1021 Atome/cm3 oder niedriger eine Verringerung der Ladungsträgermobilität unterdrückt werden. Darüber hinaus können durch Einstellen der Konzentration von Silizium auf 2,0 × 1019 Atome/cm3 oder niedriger Sauerstofffehlstellen in der Oxidhalbleiterschicht 404b verringert werden, was zu einem Anstieg der Zuverlässigkeit führt.
  • Die erste Oxidschicht 404a und die zweite Oxidschicht 404c, die in Kontakt mit der Oxidhalbleiterschicht 404b stehen, enthalten keine Verunreinigung wie z. B. Silizium als ihre Hauptbestandelemente, um zu verhindern, dass Silizium in die Oxidhalbleiterschicht 404b eintritt. Die erste Oxidschicht 404a und die zweite Oxidschicht 404c dienen jeweils als Schutzfilm, der den Eintritt einer Verunreinigung wie z. B. Silizium in die Oxidhalbleiterschicht 404b von der Basisisolierschicht 402 und der Gate-Isolierschicht 408 verhindert.
  • Eine Verunreinigung wie z. B. Silizium tritt in die erste Oxidschicht 404a und die zweite Oxidschicht 404c ein, und ein Silizium-Mischbereich wird in einigen Fällen an einer Grenzfläche zwischen der Basisisolierschicht 402 und der ersten Oxidschicht 404a und/oder an einer Grenzfläche zwischen der Gate-Isolierschicht 408 und der zweiten Oxidschicht 404c ausgebildet. Sowohl die erste Oxidschicht 404a als auch die zweite Oxidschicht 404c weisen vorzugsweise eine ausreichende Dicke auf, um zu verhindern, dass der Silizium-Mischbereich die Oxidhalbleiterschicht 404b beeinflusst und Silizium in die Oxidhalbleiterschicht 404b eintritt.
  • In dem Silizium-Mischbereich verbindet sich Sauerstoff in der Oxidschicht mit Silizium, so dass die Kristallinität der Oxidschicht verringert wird, und eine Sauerstofffehlstelle hochwahrscheinlich ausgebildet wird. Aus diesem Grund werden Sauerstofffehlstellen in der Oxidhalbleiterschicht 404b auf den Silizium-Mischbereich verstreut, so dass sie unter Umständen in dem Silizium-Mischbereich eingefangen werden (Gettern). 20 zeigt schematisch dieses Phänomen. In 20 bezeichnet ein diagonal schraffierter Bereich einen Bereich, in den Silizium eintritt, und Vo bedeutet eine Sauerstofffehlstelle. Es sei angemerkt, dass hier der Ausdruck „Sauerstofffehlstellen werden verstreut” ein Phänomen bezeichnet, in dem ein Sauerstoffatom, das einer Sauerstofffehlstelle nahe ist, die Sauerstofffehlstelle füllt und der Platz des Sauerstoffatoms zu einer neuen Sauerstofffehlstelle wird, so dass die Sauerstofffehlstelle als weitergeleitet angesehen werden.
  • Eine Sauerstofffehlstelle, die in dem Silizium-Mischbereich eingefangen wird, verbindet sich mit Sauerstoff, der von der Isolierschicht 402 und der Gate-Isolierschicht 408 zugeführt wird. Folglich werden Sauerstofffehlstellen in der ersten Oxidschicht 404a und der zweiten Oxidschicht 404c nicht vermehrt.
  • Sauerstofffehlstellen in der Oxidhalbleiterschicht 404b werden in dem Silizium-Mischbereich verstreut und eingefangen wie oben beschriebenen, so dass Sauerstofffehlstellen, die in der Oxidhalbleiterschicht 404b ausgebildet werden und die von der Basisisolierschicht 402 und der Gate-Isolierschicht 408 entfernt ist, verringert werden können.
  • Bei dieser Ausführungsform wird die erste Oxidschicht 404a mit einer amorphen Struktur unter den Bedingungen ausgebildet, bei denen die Substrattemperatur auf eine Raumtemperatur eingestellt wird und ein Target mit einem Atomverhältnis von In:Ga:Zn = 1:3:2 verwendet wird. Die Dicke der ersten Oxidschicht 404a mit einer amorphen Struktur wird auf größer als oder gleich 1 nm und kleiner als oder gleich 50 nm, bevorzugt größer als oder gleich 20 nm und kleiner als oder gleich 40 nm eingestellt. Eine größere Dicke der ersten Oxidschicht 404a kann den Eintritt eines Bestandteils der Basisisolierschicht 402 in die Oxidhalbleiterschicht 404b vermeiden. Wenn die Basisisolierschicht 402 beispielsweise aus Siliziumoxid ausgebildet wird, kann verhindert werden, dass Silizium in die Oxidhalbleiterschicht 404b eintritt.
  • Außerdem wird die Oxidhalbleiterschicht 404b unter den Bedingungen ausgebildet, wobei die Substrattemperatur auf 400°C eingestellt wird und ein Target mit einem Atomverhältnis von In:Ga:Zn = 1:1:1 verwendet wird. Die Oxidhalbleiterschicht 404b ist ein Film, der einen Kristall enthält, dessen c-Achse in einer Richtung, die nahezu senkrecht zu einer Oberfläche ist, ausgerichtet ist, vorzugsweise ein CAAC-OS-Film. Die Oxidhalbleiterschicht 404b hat eine Dicke von größer als oder gleich 1 nm und kleiner als oder gleich 40 nm, bevorzugt größer als oder gleich 5 nm und kleiner als oder gleich 20 nm. Die Temperatur zum Ausbilden der Oxidhalbleiterschicht 404b ist höher als oder gleich 400°C und niedriger als oder gleich 550°C, bevorzugt höher als oder gleich 450°C und niedriger als oder gleich 500°C. Es sei angemerkt, dass die Filmausbildung bei Temperaturen durchgeführt wird, denen die schon ausgebildeten Leitungsschichten standhalten können.
  • Die Wärmebehandlung nach dem Ausbilden der Oxidschicht wird unter einem niedrigen Druck in einer Atmosphäre von Stickstoff, Sauerstoff, oder Stickstoff und Sauerstoff bei einer Temperatur von höher als oder gleich 150°C und niedriger als dem unteren Kühlpunkt (strain point) des Substrats, bevorzugt höher als oder gleich 250°C und niedriger als oder gleich 450°C, stärker bevorzugt höher als oder gleich 300°C und niedriger als oder gleich 450°C durchgeführt. Durch die Wärmebehandlung wird überschüssiger Wasserstoff (einschließlich Wasser oder einer Hydroxylgruppe) in der Oxidschicht entfernt (Entziehen von Wasser oder Wasserstoff). Außerdem kann ein hochreines Sauerstoffgas oder ultratrockene Luft (die Feuchtigkeitsmenge ist kleiner als oder gleich 20 ppm (–55°C durch Umsetzung auf einen Taupunkt), bevorzugt niedriger als oder gleich 1 ppm, stärker bevorzugt niedriger als oder gleich 10 ppb, bei der Messung durch einen Taupunktmesser eines Cavity-Ringdown-Laserspektroskopiesystems (CRDS-Systems)) in denselben Ofen eingeführt werden, während die Erwärmungstemperatur nach dem Ende der Wärmebehandlung gehalten wird oder eine langsame Abkühlung durchgeführt wird, um die Temperatur von der Erwärmungstemperatur zu verringern. Durch die Einwirkung des Sauerstoffgases wird Sauerstoff zugeführt, der ein Hauptbestandelement des Oxids ist und gleichzeitig in dem Schritt zum Entfernen von Verunreinigungen durch Entziehen von Wasser oder Wasserstoff verringert worden ist.
  • Die Wärmebehandlung wird nach dem Ausbilden der Oxidhalbleiterschicht 404b durchgeführt, wodurch die Wasserstoffkonzentration in der Oxidhalbleiterschicht 404b niedriger als 5 × 1018 Atome/cm3, bevorzugt niedriger als oder gleich 1 × 1018 Atome/cm3, stärker bevorzugt niedriger als oder gleich 5 × 1017 Atome/cm3, noch stärker bevorzugt niedriger als oder gleich 1 × 1016 Atome/cm3 sein kann.
  • Die Wärmebehandlung wird in einer Inertgasatmosphäre, die Stickstoff oder ein Edelgas wie z. B. Helium, Neon, Argon, Xenon oder Krypton enthält, durchgeführt. Außerdem kann die Wärmebehandlung zuerst in einer Inertgasatmosphäre und dann in einer Sauerstoffatmosphäre durchgeführt werden. Es ist bevorzugt, dass die obige Inertgasatmosphäre und die obige Sauerstoffatmosphäre Wasserstoff, Wasser und dergleichen nicht enthalten. Die Zeitdauer für die Behandlung beträgt 3 Minuten bis 24 Stunden. Die Häufigkeit der Wärmebehandlung, die an der Oxidschicht durchgeführt wird, ist nicht beschränkt, und der Zeitpunkt der Wärmebehandlung ist nicht beschränkt.
  • Anschließend wird ein leitender Film, der zu der Source-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b wird, über der Oxidhalbleiterschicht 404b ausgebildet. Der leitende Film kann unter Verwendung von einem Metallmaterial wie z. B. Molybdän, Titan, Tantal, Wolfram, Aluminium, Kupfer, Chrom, Neodym oder Skandium, oder einem Legierungsmaterial, das eines dieser Materialien als sein Hauptbestandelement enthält, durch ein Plasma-CVD-Verfahren, ein Sputterverfahren oder dergleichen ausgebildet werden. Der leitende Film kann auch unter Verwendung von einem leitenden Material wie z. B. Indiumzinnoxid, Indiumoxid, das Wolframoxid enthält, Indiumzinkoxid, das Wolframoxid enthält, Indiumoxid, das Titanoxid enthält, Indiumzinnoxid, das Titanoxid enthält, oder Indiumzinkoxid ausgebildet werden. Es ist auch möglich, dass der leitende Film eine Stapelschicht-Struktur, die das obige leitende Material und das obige Metallmaterial enthält, aufweist.
  • Der ausgebildete leitende Film wird geätzt, so dass die Souce-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b ausgebildet werden können (siehe 2B). Es sei angemerkt, dass beim Ätzen zum Ausbilden der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b ein Bereich der Oxidhalbleiterschicht 404b, der zwischen der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b liegt, auch gleichzeitig geätzt wird, und dessen Dicke unter Umständen verringert wird. Deshalb ist in einigen Fällen der Bereich der Oxidhalbleiterschicht 404b, der mit der Souce-Elektrodenschicht und der Drain-Elektrodenschicht nicht überlappt, dünner als der Bereich, der mit ihnen überlappt.
  • Dann werden ein Oxidfilm 405, der zu der zweiten Oxidschicht 404c wird, und ein Gate-Isolierfilm 407, der zu der Gate-Isolierschicht 408 wird, über der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b gestapelt (siehe 2C).
  • Ein Material und ein Verfahren für den Oxidfilm 405 können denjenigen für die erste Oxidschicht 404a ähnlich sein. Es sei angemerkt, dass die Dicke des Oxidfilms 405 vorzugsweise kleiner als diejenige der ersten Oxidschicht 404a und größer als diejenige der Oxidhalbleiterschicht 404b ist. Da der Oxidfilm 405 mit der Oxidhalbleiterschicht 404b überlappt, die eine kristalline Struktur aufweist, findet das Kristallwachstum unter Verwendung eines Kristalls der Oxidhalbleiterschicht 404b als Impfkristall statt; somit hat der Oxidfilm 405 leicht eine kristalline Struktur. Auch wenn der Oxidfilm 405 unter Verwendung eines Materials und eines Verfahrens, die denjenigen für die erste Oxidschicht 404a ähnlich sind, ausgebildet wird, unterscheidet sich daher die kristalline Struktur des Oxidfilms 405 von derjenigen der ersten Oxidschicht 404a, und ein Film mit hoher Kristallinität könnte als die zweite Oxidschicht 404c ausgebildet werden. Es sei angemerkt, dass die Kristallinität der zweiten Oxidschicht 404c niedriger als diejenige der Oxidhalbleiterschicht 404b ist. Ein Bereich in der zweiten Oxidschicht 404c, der in Kontakt mit der Oxidhalbleiterschicht 404b steht, hat in einigen Fällen unterschiedliche Kristallinität von einem Bereich in der zweiten Oxidschicht 404c, der nicht in Kontakt mit der Oxidhalbleiterschicht 404b steht.
  • Eine Grenzfläche zwischen der Oxidhalbleiterschicht 404b und der zweiten Oxidschicht 404c kann undeutlich sein. In einem solchen Fall wird eine Streuung an der Grenzfläche zwischen der Oxidhalbleiterschicht 404b und der zweiten Oxidschicht 404c verringert.
  • Ein Teil der zweiten Oxidschicht 404c, d. h. ein Bereich, der in Kontakt mit der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b steht und nicht in Kontakt mit der Oxidhableiterschicht 404b steht, wird leicht amorph. Die Dicke der zweiten Oxidschicht 404c ist größer als oder gleich 1 nm und kleiner als oder gleich 40 nm, bevorzugt größer als oder gleich 5 nm und kleiner als oder gleich 30 nm. Eine größere Dicke der zweiten Oxidschicht 404c kann den Eintritt eines Bestandteils des Gate-Isolierfilms 408 in die Oxidhalbleiterschicht 404b vermeiden. Im Besonderen kann in dem Fall, in dem Siliziumoxid für die Gate-Isolierschicht verwendet wird, der Eintritt von Silizium in die Oxidhalbleiterschicht 404b verhindert werden. Da die zweite Oxidschicht 404c über der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b angeordnet ist, kann die Dicke der zweiten Oxidschicht 404c vergrößert werden, ohne dass der Widerstand zwischen der Oxidhalbleiterschicht 404b und der Souce-Elektrodenschicht 406a und der Widerstand zwischen der Oxidhalbleiterschicht 404b und der Drain-Elektrodenschicht 406b erhöht werden.
  • Ein Material und ein Verfahren für die Gate-Isolierschicht 408 können denjenigen für die Basisisolierschicht 402 ähnlich sein.
  • Als Nächstes wird die Gate-Elektrodenschicht 410 über dem Gate-Isolierfilm 407 ausgebildet (siehe 2D). Ein Material und ein Verfahren für die Gate-Elektrodenschicht 410 können denjenigen für die Souce-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b ähnlich sein.
  • Die Gate-Elektrodenschicht 410 überlappt mit der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b. Mit einer derartigen Struktur wird ein hohes elektrisches Feld in der Nähe der Drain-Elektrodenschicht 406b gelockert, so dass Durchlasszustand-Eigenschaften des Transistors 420 verbessert werden können.
  • Anschließend werden der Oxidfilm 405 und der Gate-Isolierfilm 407 selektiv unter Verwendung einer Maske geätzt, um die zweite Oxidschicht 404c und die Gate-Isolierschicht 408 auszubilden (siehe 3A).
  • Endbereiche der zweiten Oxidschicht 404c und Endbereiche der Gate-Isolierschicht 408 überlappen mit der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b, und Seitenflächen der zweiten Oxidschicht 404c und Seitenflächen der Gate-Isolierschicht 408 stehen in Kontakt mit der nachher auszubildenden Oxidisolierschicht 412. Die zweite Oxidschicht 404c und die Gate-Isolierschicht 408 werden teilweise geätzt und entfernt, so dass Sauerstoff, der aus der Oxidisolierschicht 412 freigesetzt wird, der Oxidhalbleiterschicht 404b durch die zweite Oxidschicht 404c und/oder die Gate-Isolierschicht 408 zugeführt werden kann.
  • Das Ätzen der zweiten Oxidschicht 404c und der Gate-Isolierschicht 408 kann vor dem Ausbilden der Gate-Elektrodenschicht 410 durchgeführt werden. Als Ätzmaske, die in diesem Schritt verwendet wird, kann die Maske, die beim Ätzen der ersten Oxidschicht 404a und der Oxidhalbleiteschicht 404b verwendet wird, verwendet werden. Die Wiederverwendung der Maske kann die Anzahl der Masken reduzieren.
  • Als Nächstes wird die Oxidisolierschicht 412 über der Gate-Elektrodenschicht 410 ausgebildet. Ein Material und ein Verfahren für die Oxidisolierschicht 412 können denjenigen für die Basisisolierschicht 402 ähnlich sein. Die Oxidisolierschicht 412 kann unter Verwendung einer Oxidisolierschicht wie z. B. eines Siliziumoxidfilms, eines Siliziumoxynitridfilms, eines Aluminiumoxidfilms, eines Aluminiumoxynitridfilms, eines Hafniumoxidfilms oder eines Galliumoxidfilms, oder einer Oxidisolierschicht, die Stickstoff enthält, ausgebildet werden. Die Oxidisolierschicht 412 enthält vorzugsweise überschüssigen Sauerstoff, um zu der Oxidhalbleiterschicht 404b Sauerstoff zuzuführen.
  • Als Film, der Sauerstoff zuführen kann, wird die Oxidisolierschicht 412 vorzugsweise auf eine Weise, die derjenigen der Basisisolierschicht 402 ähnlich ist, ausgebildet; die Hochfrequenzleistung mit hoher Leistungsdichte wird zu einer Plasma-CVD-Einrichtung zugeführt, die evakuiert worden ist, so dass der Film überschüssigen Sauerstoff enthält und leicht Sauerstoff freisetzt.
  • Sauerstoff kann zu der Oxidisolierschicht 412 durch ein Ionenimplantationsverfahren, ein Ionendotierungsverfahren, ein Plasma-Immersions-Ionenimplantationsverfahren oder dergleichen zugesetzt werden. Durch das Zusetzen von Sauerstoff kann überschüssiger Sauerstoff in der Oxidisolierschicht 412 enthalten werden, und Sauerstoff kann von der Oxidisolierschicht 412 zu der Oxidhalbleiterschicht 404b zugeführt werden.
  • Nach dem Ausbilden der Oxidisolierschicht 412 wird eine Wärmebehandlung durchgeführt. Die Oxidhalbleiterschicht 404b enthält Sauerstofffehlstellen, die durch Beschädigung infolge Ätzens oder Plasmas gebildet werden, das nach dem Ausbilden der Oxidhalbleiterschicht 404b durchgeführt worden ist. Folglich wird durch die Wärmebehandlung in diesem Schritt Sauerstoff der Oxidhalbleiterschicht 404b zugeführt, und Sauerstofffehlstellen werden verringert, somit wird Beschädigung nach dem Ausbilden der Oxidhalbleiterschicht 404b repariert. Die Temperatur der Wärmebehandlung ist typischerweise höher als oder gleich 200°C und niedriger als oder gleich 450°C. Die Wärmebehandlung ermöglicht, dass Sauerstoff in der Oxidisolierschicht 412 freigesetzt wird.
  • Beispielsweise wird eine Wärmebehandlung in einer Gemischatmosphäre von Stickstoff und Sauerstoff eine Stunde lang bei 350°C durchgeführt. Durch die Wärmebehandlung werden Wasserstoffatome und Sauerstoffatome, die in der Oxidhalbleiterschicht 404b enthalten sind, aus der Oxidhalbleiterschicht 404b freigesetzt. In der Oxidhalbleiterschicht 404b werden Plätze, von denen Sauerstoffatome freigesetzt worden sind, zu Sauerstofffehlstellen. Jedoch bewegen sich Sauerstoffatome, die in der Oxidisolierschicht enthalten sind und mehr als der stöchiometrische Anteil sind, auf die Plätze der Sauerstofffehlstellen, und die Sauerstofffehlstellen werden mit den Sauerstoffatomen gefüllt.
  • Auf diese Weise wird Stickstoff, Wasserstoff oder Wasser aus der Oxidhalbleiterschicht 404b durch die Wärmebehandlung nach dem Ausbilden der Oxidisolierschicht 412 freigesetzt, wodurch der Anteil an Stickstoff, Wasserstoff oder Wasser in dem Film auf etwa ein Zehntel verringert werden kann.
  • Die Isolierschicht 414 wird über der Oxidisolierschicht 412 ausgebildet. Die Isolierschicht 414 kann unter Verwendung eines Films, der Siliziumnitrid, Aluminiumoxid, Aluminiumoxynitrid, Galliumoxid, Galliumoxynitrid, Yttriumoxid, Yttriumoxynitrid, Hafniumoxid, Hafniumoxynitrid oder dergleichen enthält, ausgebildet werden. Die Isolierschicht 414 kann den Eintritt einer Verunreinigung von dem Oberteil der Halbleitervorrichtung in die Oxidhalbleiterschicht 404b verhindern oder kann die Freisetzung von Sauerstoff in der Oxidisolierschicht 412 an das Oberteil der Halbleitervorrichtung verhindern.
  • Durch den vorgehenden Prozess kann die Halbleitervorrichtung hergestellt werden (siehe 3B).
  • In der bei dieser Ausführungsform beschriebenen Halbleitervorrichtung ist die erste Oxidschicht zwischen der Oxidhalbleiterschicht, in der ein Kanal ausgebildet wird, und der Basisisolierschicht ausgebildet, und die zweite Oxidschicht ist zwischen der Oxidhalbleiterschicht und der Gate-Isolierschicht ausgebildet. Es kann verhindert werden, dass eine Verunreinigung wie z. B. Silizium in die Oxidhalbleiterschicht von der Basisisolierschicht und der Gate-Isolierschicht eintritt. Daher wird eine Veränderung der Eigenschaften des Transistors unterdrückt, so dass eine hochzuverlässige Halbleitervorrichtung erhalten werden kann.
  • Mit der Struktur, bei der die Souce-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b in Kontakt mit der Oxidhalbleiterschicht 404b ausgebildet sind und die zweite Oxidschicht 404c über der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b ausgebildet ist, können die Dicken der ersten Oxidschicht und der zweiten Oxidschicht vergrößert werden, ohne dass der Kontaktwiderstand zwischen der Oxidhalbleiterschicht 404b und der Souce-Elektrodenschicht 406a und der Kontaktwiderstand zwischen der Oxidhalbleiterschicht 404b und der Drain-Elektrodenschicht 406b verringert werden. Solche größeren Dicken der ersten Oxidschicht und der zweiten Oxidschicht können den Eintritt einer Verunreinigung in die Oxidhalbleiterschicht verhindern, was zu stabilen Transistoreigenschaften führt.
  • Darüber hinaus kann dank der zweiten Oxidschicht 404c und der Gate-Isolierschicht 408, die durch selektives Ätzen des Oxidfilms 405 und des Gate-Isolierfilms 407 ausgebildet werden, Sauerstoff von der Oxidisolierschicht 412, die über der zweiten Oxidschicht 404c und der Gate-Isolierschicht 408 ausgebildet ist, zu der Oxidhalbleiterschicht 404b zugeführt werden. Durch die Zuführung von Sauerstoff zu der Oxidhalbleiterschicht 404b werden Sauerstofffehlstellen gefüllt, so dass Transistoreigenschaften stabilisiert werden; somit kann eine hochzuverlässige Halbleitervorrichtung bereitgestellt werden.
  • Die Struktur des Transistors bei dieser Ausführungsform ist nicht auf die obige Struktur begrenzt. Beispielsweise können wie bei einem Transistor 430 in 4A die erste Oxidschicht 404a und die Oxidhalbleiterschicht 404b unterschiedliche Formen aufweisen. In dem Transistor 430 steht die erste Oxidschicht 404a in einem Bereich, wo die Oxidhalbleiterschicht 404b nicht vorhanden ist, in Kontakt mit der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b. Mit dieser Struktur kann die Dicke der ersten Oxidschicht 404a vergrößert werden, ohne dass die Stufenabdeckung der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b schlecht gefertigt wird, und der Eintritt einer Verunreinigung in die Oxidhalbleiterschicht 404b kann verhindert werden.
  • Alternativ können eine Peripherie der Souce-Elektrodenschicht 406a und eine Peripherie der Drain-Elektrodenschicht 406b, die mit der Gate-Elektrodenschicht 410 überlappen, eine Stufenform aufweisen, wie bei einem Transistor 440 in 4B gezeigt ist. Die Peripherie mit einer Stufenform kann durch mehrere Ätzschritte (Ätzen einschließlich einer Verringerung (Verkleinerung) einer Fotolackmaske und Ätzen unter Verwendung der verkleinerten Fotolackmaske) ausgebildet werden. Mit den Stufenformen der Peripherien der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b kann die Stufenabdeckung der zweiten Oxidschicht 404c verbessert werden.
  • Alternativ können wie bei einem Transistor 450 in 4C die Source-Elektrodenschicht und die Drain-Elektrodenschicht eine zweischichtige Struktur aufweisen. Der Transistor 450 in 4C beinhaltet eine erste Source-Elektrodenschicht 416a und eine erste Drain-Elektrodenschicht 416b, die die Kanallänge bestimmen, und eine zweite Source-Elektrodenschicht 418a und eine zweite Drain-Elektrodenschicht 418b, die den gesamten Widerstand der Source-Elektrodenschicht und der Drain-Elektrodenschicht verringern und über der ersten Source-Elektrodenschicht 416a und der ersten Drain-Elektrodenschicht 416b angeordnet sind.
  • Der Abstand zwischen der ersten Source-Elektrodenschicht 416a und der ersten Drain-Elektrodenschicht 416b entspricht der Kanallänge des Transistors 450. In dem Fall, in dem die Kanallänge des Transistors 450 kürzer als 50 nm, bevorzugt kürzer als 30 nm ist, wird vorzugsweise z. B. eine entwickelte Maske, die durch Abtragung eines Fotolacks mittels eines Elektronenstrahls erhalten wird, als Ätzmaske verwendet. Zu diesem Zeitpunkt ist bei einem Elektronenstrahl-Schreibgerät, das zur Bestrahlung mit einem Elektronenstrahl geeignet ist, bevorzugt, dass Bestrahlung durchgeführt wird und die kleinste Strahlgröße auf 2 nm oder kleiner eingestellt wird.
  • Die Dicke einer Maske, die durch einen Elektronenstrahl ausgebildet werden kann, ist klein. Aus diesem Grund werden die erste Source-Elektrodenschicht 416a und die erste Drain-Elektrodenschicht 416b vorzugsweise unter Berücksichtigung der Abdeckung des Fotolacks, der als Maske dient, in einer kleinen Dicke ausgebildet. Jedoch wird dann, wenn die Dicken der ersten Source-Elektrodenschicht 416a und der ersten Drain-Elektrodenschicht 416b verringert werden, der Widerstand hoch. Folglich ist bevorzugt, die zweite Source-Elektrodenschicht 418a und die zweite Drain-Elektrodenschicht 418b, die eine große Dicke aufweisen können, auszubilden, um den Widerstand zu reduzieren.
  • Alternativ kann die folgende Struktur eingesetzt werden: wie in 5A und 5B gezeigt sind die Source-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b über und in Kontakt mit der ersten Oxidschicht 404a ausgebildet, und die Oxidhalbleiterschicht 404b ist über und in Kontakt mit der Source-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b ausgebildet. Über der Oxidhalbleiterschicht 404b sind die zweite Oxidschicht 404c und die Gate-Isolierschicht 408 gestapelt.
  • Bei einem Transistor 460 in 5A sind die Source-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b über und in Kontakt mit der ersten Oxidschicht 404a angeordnet. Die Oxidhalbleiterschicht 404b, die zweite Oxidschicht 404c und die Gate-Isolierschicht 408 über der Source-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b werden unter Verwendung der gleichen Maske geätzt. Beim Ätzen der Oxidhalbleiterschicht 404b, der zweiten Oxidschicht 404c und der Gate-Isolierschicht 408 in einem Zustand, in dem die zweite Oxidschicht 404c über der Oxidhalbleiterschicht 404b angeordnet ist, wird die Oberfläche der Oxidhalbleiterschicht 404b durch das Ätzen nicht beschädigt; deshalb kann eine Halbleitervorrichtung mit stabilen Eigenschaften hergestellt werden.
  • Ein Transistor 470 in 5B beinhaltet wie der Transistor 440 in 4B die Source-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b mit stufenförmigen Peripherien. Eine derartige Struktur verbessert die Abdeckung der Oxidhalbleiterschicht 404b, der zweiten Oxidschicht 404c und der Gate-Isolierschicht 408.
  • Die bei dieser Ausführungsform beschriebenen Transistoren können angemessen mit einer der anderen Ausführungsformen kombiniert werden.
  • (Ausführungsform 2)
  • Bei dieser Ausführungsform werden Halbleitervorrichtungen je mit einer anderen Struktur als die Strukturen bei der Ausführungsform 1 beschrieben. Es sei angemerkt, dass bei dieser Ausführungsform Abschnitte, die den Abschnitten der Ausführungsform 1 ähnlich sind, mit den gleichen Bezugszeichen bezeichnet werden, und eine ausführliche Beschreibung davon wird ausgelassen. 6A und 6B zeigen eine Halbleitervorrichtung dieser Ausführungsform. 6B ist eine Draufsicht der Halbleitervorrichtung dieser Ausführungsform. 6A ist eine Querschnittsansicht entlang der Strichlinie C-D in 6B.
  • Ein Transistor 520 in 6A beinhaltet die Basisisolierschicht 402 über dem Substrat 400; die erste Oxidschicht 404a und die Oxidhalbleiterschicht 404b über der Basisisolierschicht 402; die Source-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b über der ersten Oxidschicht 404a und der Oxidhalbleiterschicht 404b; die zweite Oxidschicht 404c über der Source-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b; die Gate-Isolierschicht 408 über der zweiten Oxidschicht 404c; die Gate-Elektrodenschicht 410 über der Gate-Isolierschicht 408; die Oxidisolierschicht 412 über der Source-Elektrodenschicht 406a, der Drain-Elektrodenschicht 406b, der zweiten Oxidschicht 404c, der Gate-Isolierschicht 408 und der Gate-Elektrodenschicht 410; und die Isolierschicht 414 über der Oxidisolierschicht 412.
  • Ein oberer Endbereich der zweiten Oxidschicht 404c ist mit einem unteren Endbereich der Gate-Isolierschicht 408 bündig ausgerichtet. Ein oberer Endbereich der Gate-Isolierschicht 408 ist mit einem unteren Endbereich der Gate-Elektrodenschicht 410 bündig ausgerichtet. Diese Struktur kann durch Ätzen der Gate-Isolierschicht 408 und der zweiten Oxidschicht 404c mittels der Gate-Elektrodenschicht 410 als Maske ausgebildet werden. Die Verwendung der Gate-Elektrodenschicht 410 als Maske kann die Anzahl von Masken reduzieren.
  • Es sei angemerkt, dass der Ausdruck „mit etwas bündig ausgerichtet sein” hier eine genaue Ausrichtung nicht erfordert und auch den Grad der Gleichheit einer Form umfasst, die durch Ätzen einer Vielzahl von Schichten mittels einer Maske erhalten wird. Infolgedessen kann der obere Endbereich der zweiten Oxidschicht 404c über/von dem unteren Endbereich der Gate-Isolierschicht 408 hinausragen oder zurücktreten, und der obere Endbereich der Gate-Isolierschicht 408 kann über/von dem unteren Endbereich der Gate-Elektrodenschicht 410 hinausragen oder zurücktreten.
  • Die Struktur des Transistors bei dieser Ausführungsform ist nicht auf die obige Struktur beschränkt. Beispielsweise können wie in einem Transistor 530 in 7A eine Peripherie der Souce-Elektrodenschicht 406a und eine Peripherie der Drain-Elektrodenschicht 406b, die mit der Gate-Elektrodenschicht 410 überlappen, jeweils eine Stufenform aufweisen, wie der Transistor 440 in 4B.
  • Wie in einem Transistor 540 in 7B können die Source-Elektrodenschicht und die Drain-Elektrodenschicht eine zweischichtige Struktur aufweisen, wie der Transistor 450 in 4C.
  • Wie in einem Transistor 550 in 7C kann eine Seitenwand-Isolierschicht 413 in Kontakt mit einer Seitenfläche der Gate-Elektrodenschicht 410 ausgebildet sein.
  • Der Transistor 550 beinhaltet die Basisisolierschicht 402 über dem Substrat 400; den Stapel aus der ersten Oxidschicht 404a und der Oxidhalbleiterschicht 404b über der Basisisolierschicht 402; die Source-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b über der ersten Oxidschicht 404a und der Oxidhalbleiterschicht 404b; die zweite Oxidschicht 404c über der Source-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b; die Gate-Isolierschicht 408 über der zweiten Oxidschicht 404c; die Gate-Elektrodenschicht 410 über der Gate-Isolierschicht 408; die Seitenwand-Isolierschicht 413, die die Seitenfläche der Gate-Elektrodenschicht 410 bedeckt; die Oxidisolierschicht 412 über der Source-Elektrodenschicht 406a, der Drain-Elektrodenschicht 406b, der Gate-Elektrodenschicht 410 und der Seitenwand-Isolierschicht 413; und die Isolierschicht 414 über der Oxidisolierschicht 412.
  • Ein unterer Endbereich der Seitenwand-Isolierschicht 413 ist mit dem oberen Endbereich der Gate-Isolierschicht 408 bündig ausgerichtet. Der untere Endbereich der Gate-Isolierschicht 408 ist mit dem oberen Endbereich der zweiten Oxidschicht 404c bündig ausgerichtet. Diese Struktur kann durch Ätzen der Gate-Isolierschicht 408 und der zweiten Oxidschicht 404c mittels der Seitenwand-Isolierschicht 413 und der Gate-Elektrodenschicht 410 als Maske ausgebildet werden. Es sei angemerkt, dass der Ausdruck „mit etwas bündig ausgerichtet sein” hier eine genaue Ausrichtung nicht erfordert und auch den Grad der Gleichheit einer Form umfasst, die durch Ätzen einer Vielzahl von Schichten mittels einer Maske erhalten wird. Infolgedessen kann der obere Endbereich der zweiten Oxidschicht 404c über/von dem unteren Endbereich der Gate-Isolierschicht 408 hinausragen oder zurücktreten, und der obere Endbereich der Gate-Isolierschicht 408 kann über/von dem unteren Ende der Seitenwand-Isolierschicht 413 hinausragen oder zurücktreten.
  • Wenn die Seitenwand-Isolierschicht 413 bereitgestellt wird, können die Isoliereigenschaften zwischen der Gate-Elektrodenschicht 410 und der Source-Elektrodenschicht 406a und Isoliereigenschaften zwischen der Gate-Elektrodenschicht 410 und der Drain-Elektrodenschicht 406b erhöht werden.
  • Nunmehr wird ein Verfahren zum Herstellen des Transistors 550 beschrieben. Es sei angemerkt, dass Beschreibung der ähnlichen Abschnitte wie die Abschnitte der Ausführungsform 1 ausgelassen wird.
  • Bei dem Prozess zum Herstellen des Transistors 550 können Schritte bis zum Ausbilden der Gate-Elektrodenschicht 410 auf eine ähnliche Weise wie die beim Transistor 420 bei der Ausführungsform 1 durchgeführt werden. 8A entspricht 2D. Demzufolge kann bezüglich des Verfahrens zum Ausbilden der Struktur in 8A auf die Beschreibung der Ausführungsform 1 Bezug genommen werden.
  • Der Transistor in 8A beinhaltet die Basisisolierschicht 402 über dem Substrat 400; einen Stapel aus der ersten Oxidschicht 404a und der Oxidhalbleiterschicht 404b über der Basisisolierschicht 402; die Source-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b über der Oxidhalbleiterschicht 404b; die Oxidschicht 405 über der Source-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b; den Gate-Isolierfilm 407 über dem Oxidfilm 405; und die Gate-Elektrodenschicht 410 über dem Gate-Isolierfilm 407.
  • Ein Isolierfilm 411, der zur Seitenwand-Isolierschicht 413 verarbeitet wird, wird über der Gate-Elektrodenschicht 410 ausgebildet (siehe 8B). Der Isolierfilm 411 kann unter Verwendung eines Verfahrens und eines Materials, die denjenigen für die Oxidisolierschicht 412 der Ausführungsform 1 ähnlich sind, ausgebildet werden. Dann wird der Isolierschicht 411 einem anisotropen Ätzen unterzogen, um die Seitenwand-Isolierschicht 413 auszubilden (siehe 8C).
  • Anschließend werden der Oxidfilm 405 und der Gate-Isolierfilm 407 selektiv unter Verwendung der Seitenwand-Isolierschicht 413 und der Gate-Elektrodenschicht 410 als Maske geätzt, um die zweite Oxidschicht 404c und die Gate-Isolierschicht 408 auszubilden (siehe 9A).
  • Bei diesem Ätzen zum Ausbilden der zweiten Oxidschicht 404c und der Gate-Isolierschicht 408 werden die Source-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b auch unter Umständen geätzt. Wenn die Source-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b geätzt werden, haftet auch in einigen Fällen Metall, das von den Schichten durch das Ätzen entfernt worden ist, an einer Seitenfläche der zweiten Oxidschicht 404c und einer Seitenfläche der Gate-Isolierschicht 408. Es gibt eine Möglichkeit, dass durch das Metal, das an der Seitenfläche der zweiten Oxidschicht 404c und der Seitenfläche der Gate-Isolierschicht 408 haftet, eine elektrische Leitung zwischen der Gate-Elektrodenschicht 410 und der Source-Elektrodenschicht 406a oder zwischen der Gate-Elektrodenschicht 410 und der Drain-Elektrodenschicht 406b geschaffen wird.
  • Deshalb kann dadurch, dass die Seitenwand-Isolierschicht 413 bereitgestellt wird, die elektrische Leitung zwischen der Gate-Elektrodenschicht 410 und der Source-Elektrodenschicht 406a oder zwischen der Gate-Elektrodenschicht 410 und der Drain-Elektrodenschicht 406b verhindert werden, auch wenn Metall durch Ätzen der Source-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b an der Seitenfläche der zweiten Oxidschicht 404c und der Seitenfläche der Gate-Isolierschicht 408 haftet.
  • Dann werden die Oxidisolierschicht 412 und die Isolierschicht 414 über der Souce-Elektrodenschicht 406a, der Drain-Elektrodenschicht 406b, der zweiten Oxidschicht 404c, der Gate-Isolierschicht 408, der Gate-Elektrodenschicht 410 und der Seitenwand-Isolierschicht 413 gestapelt (siehe 9B). Die Oxidisolierschicht 412 und die Isolierschicht 414 können unter Verwendung von Verfahren und Materialien, die denjenigen bei der Ausführungsform 1 ähnlich sind, ausgebildet werden.
  • Die Struktur des Transistors bei dieser Ausführungsform ist nicht auf die obige Struktur beschränkt, und die Strukturen in 10A und 10B können benutzt werden. In 10A und 10B werden die Source-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b über und in Kontakt mit der ersten Oxidschicht 404a ausgebildet, und die Oxidhalbleiterschicht 404b wird über und in Kontakt mit der Source-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b ausgebildet. Über der Oxidhalbleiterschicht 404b werden die zweite Oxidschicht 404c und die Gate-Isolierschicht 408 gestapelt.
  • In einem Transistor 560 in 10A wird wie in dem Transistor 460 in 5A die erste Oxidschicht 404a nicht geätzt und liegt unter der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b, und die Oxidhalbleiterschicht 404b, die zweite Oxidschicht 404c und die Gate-Isolierschicht 408 werden unter Verwendung der Gate-Elektrodenschicht 410 als Maske geätzt.
  • In einem Transistor 570 in 10B können wie in dem Transistor 470 in 5B die Peripherie der Souce-Elektrodenschicht 406a und die Peripherie der Drain-Elektrodenschicht 406b, die mit der Gate-Elektrodenschicht 410 überlappen, jeweils eine Stufenform aufweisen, und die Oxidhalbleiterschicht 404b, die zweite Oxidschicht 404c und die Gate-Isolierschicht 408 werden unter Verwendung der Gate-Elektrodenschicht 410 als Maske geätzt.
  • In der bei dieser Ausführungsform beschriebenen Halbleitervorrichtung wird die erste Oxidschicht zwischen der Oxidhalbleiterschicht, wo ein Kanal ausgebildet wird, und der Basisisolierschicht ausgebildet, und die zweite Oxidschicht wird zwischen der Oxidhalbleiterschicht und der Gate-Isolierschicht ausgebildet. Es wird verhindert, dass eine Verunreinigung wie z. B. Silizium in die Oxidhalbleiterschicht von der Basisisolierschicht und der Gate-Isolierschicht eintritt. Daher wird eine Veränderung der Eigenschaften des Transistors unterdrückt.
  • Mit der Struktur, bei der die Souce-Elektrodenschicht 406a und die Drain-Elektrodenschicht 406b in Kontakt mit der Oxidhalbleiterschicht 404b ausgebildet sind und die zweite Oxidschicht 404c über der Souce-Elektrodenschicht 406a und der Drain-Elektrodenschicht 406b ausgebildet ist, können die Dicken der ersten Oxidschicht und der zweiten Oxidschicht vergrößert werden, ohne dass der Kontaktwiderstand zwischen der Oxidhalbleiterschicht 404b und der Souce-Elektrodenschicht 406a und der Kontaktwiderstand zwischen der der Oxidhalbleiterschicht 404b und der Drain-Elektrodenschicht 406b verringert werden. Solche größeren Dicken der ersten Oxidschicht und der zweiten Oxidschicht können den Eintritt einer Verunreinigung in die Oxidhalbleiterschicht verhindern, was zu stabilen Transistoreigenschaften führt.
  • Darüber hinaus kann dank der zweiten Oxidschicht 404c und der Gate-Isolierschicht 408, die durch selektives Ätzen des Oxidfilms 405 und des Gate-Isolierfilms 407 ausgebildet werden, Sauerstoff von der Oxidisolierschicht 412, die über der zweiten Oxidschicht 404c und der Gate-Isolierschicht 408 ausgebildet wird, zu der Oxidhalbleiterschicht 404b zugeführt werden. Durch die Zuführung von Sauerstoff zu der Oxidhalbleiterschicht 404b werden Sauerstofffehlstellen gefüllt, so dass Transistoreigenschaften stabilisiert werden; somit kann eine hochzuverlässige Halbleitervorrichtung bereitgestellt werden.
  • Beim Ätzen der zweiten Oxidschicht 404c und der Gate-Isolierschicht 408 kann die Verwendung der Gate-Elektrodenschicht 410 und der Seitenwand-Isolierschicht 413 als Masken die Anzahl von Masken verringern.
  • Außerdem können dank der Seitenwand-Isolierschicht 413, die in Kontakt mit der Seitenfläche der Gate-Elektrodenschicht 410 steht, eine elektrische Leitung zwischen der Gate-Elektrodenschicht 410 und der Source-Elektrodenschicht 406a und eine elektrische Leitung zwischen der Gate-Elektrodenschicht 410 und der Drain-Elektrodenschicht 406b verhindert werden, was zu einer hohen Zuverlässigkeit des Transistors führt.
  • Die bei dieser Ausführungsform beschriebenen Transistoren können angemessen mit einer der anderen Ausführungsformen kombiniert werden.
  • (Ausführungsform 3)
  • 11A zeigt ein Beispiel für einen Schaltplan einer NOR-Schaltung, die eine logische Schaltung ist, als Beispiel für die Halbleitervorrichtung. 11B ist ein Schaltplan einer NAND-Schaltung.
  • In der NOR-Schaltung in 11A haben P-Kanal Transistoren 801 und 802 jeweils eine Struktur, bei der ein einkristallines Siliziumsubstrat für den Kanalbildungsbereich verwendet wird, und N-Kanal-Transistoren 803 und 804 haben jeweils eine Struktur, die Strukturen der Transistoren, die bei den Ausführungsformen 1 und 2 beschrieben worden sind, darin ähnlich sind, dass ein Oxidhalbleiterfilm für den Kanalbildungsbereich verwendet wird.
  • In der NOR-Schaltung in 11A kann eine leitende Schicht, die elektrische Eigenschaften des Transistors steuert, sowohl in dem Transistor 803 als auch in dem Transistor 804 angeordnet werden, um mit einer Gate-Elektrodenschicht zu überlappen, wobei ein Oxidhalbleiterfilm dazwischen liegt. Durch Einstellen des Potentials der leitenden Schicht auf GND werden beispielsweise die Schwellenspannungen der Transistoren 803 und 804 erhöht, so dass die Transistoren normalerweise gesperrt (off) sein können.
  • In der NAND-Schaltung in 11B haben ein Transistor 812 und ein Transistor 813, die N-Kanal-Transistoren sind, jeweils eine Struktur, die Strukturen der Transistoren der Ausführungsformen 1 und 2 ähnlich sind, bei denen ein Kanalbildungsbereich in einem Oxidhalbleiterfilm ausgebildet wird.
  • In der NAND-Schaltung in 11B kann eine leitende Schicht, die elektrische Eigenschaften des Transistors steuert, sowohl in dem Transistor 812 als auch in dem Transistor 813 angeordnet werden, um mit einer Gate-Elektrodenschicht zu überlappen, wobei ein Oxidhalbleiterfilm dazwischen liegt. Durch Einstellen des Potentials der leitenden Schicht auf GND werden beispielsweise die Schwellenspannungen der Transistoren 812 und 813 erhöht, so dass die Transistoren normalerweise gesperrt (off) sein können.
  • Unter Verwendung eines Transistors, der einen Oxidhalbleiter für den Kanalbildungsbereich aufweist und einen sehr kleinen Sperrstrom hat, für die Halbleitervorrichtung bei dieser Ausführungsform kann der Leistungsverbrauch der Halbleitervorrichtung ausreichend verringert werden.
  • Da der Transistor bei der Ausführungsform 1 oder 2 verwendet wird, kann eine NOR-Schaltung und eine NAND-Schaltung bereitgestellt werden, die mit einer hohen Geschwindigkeit arbeiten und hohe Zuverlässigkeit und stabile Eigenschaften aufweisen.
  • Die Halbleitervorrichtung dieser Ausführungsformen kann mit einer der Halbleitervorrichtungen der anderen Ausführungsformen angemessen kombiniert werden.
  • (Ausführungsform 4)
  • Bei dieser Ausführungsform wird ein Beispiel für eine Halbleitervorrichtung (Speichergerät), die einen der bei den Ausführungsformen 1 und 2 beschriebenen Transistoren beinhaltet, gespeicherte Daten auch ohne Versorgung mit Elektrizität halten kann, und keine Beschränkung auf die Anzahl der Schreibvorgänge hat, anhand der Zeichnungen beschrieben.
  • 12A ist ein Schaltplan, der die Halbleitervorrichtung dieser Ausführungsform zeigt.
  • In einem Transistor 260 in 12A ist ein Kanal in Silizium ausgebildet, und der Transistor 260 arbeitet leicht mit hoher Geschwindigkeit. Einer der Transistoren bei der Ausführungsformen 1 und 2 kann als ein Transistor 262 verwendet werden, und der Transistor 262 kann Ladung für lange Zeit dank seiner Eigenschaften halten.
  • Zwar sind alle Transistoren hier N-Kanal-Transistoren, aber P-Kanal-Transistoren können auch als die Transistoren, die für die Halbleitervorrichtung dieser Ausführungsform verwendet werden, verwendet werden.
  • In 12A ist eine erste Leitung (eine 1. Leitung) elektrisch mit einer Source-Elektrodenschicht des Transistors 260 verbunden, und eine zweite Leitung (eine 2. Leitung) ist elektrisch mit einer Drain-Elektrodenschicht des Transistors 260 verbunden. Eine dritte Leitung (eine 3. Leitung) ist elektrisch mit einer von Source-Elektrodenschicht und Drain-Elektrodenschicht des Transistors 262 verbunden, und eine vierte Leitung (eine 4. Leitung) ist elektrisch mit einer Gate-Elektrodenschicht des Transistors 262 verbunden. Eine Gate-Elektrodenschicht des Transistors 260 und die andere von Source-Elektrodenschicht und Drain-Elektrodenschicht des Transistors 262 sind elektrisch mit einer Elektrode eines Kondensators 264 verbunden. Eine fünfte Leitung (eine 5. Leitung) und die andere Elektrode des Kondensators 264 sind elektrisch miteinander verbunden.
  • Die Halbleitervorrichtung in 12A nutzt eine Eigenschaft, in der das Potential der Gate-Elektrodenschicht des Transistors 260 gehalten werden kann, und ermöglicht somit wie folgt Daten schreiben, halten und lesen.
  • Das Schreiben und das Halten von Daten werden beschrieben. Zunächst wird das Potential der vierten Leitung auf ein Potential eingestellt, bei dem der Transistor 262 durchlässig (on) geschaltet wird, so dass der Transistor 262 durchlässig geschaltet wird. Dementsprechend wird der Gate-Elektrodenschicht des Transistors 260 und dem Kondensator 264 das Potential der dritten Leitung zugeführt. Das heißt, dass der Gate-Elektrode des Transistors 260 eine vorgegebene Ladung zugeführt wird (Schreiben). Hier wird eine Ladung zum Zuführen eines von zwei verschiedenen Potentialpegeln (nachstehend als Ladung auf einem niedrigen Pegel und Ladung auf einem hohen Pegel bezeichnet) bereitgestellt. Danach wird das Potential der vierten Leitung auf ein Potential eingestellt, bei dem der Transistor 262 in Sperrzustand geschaltet wird, so dass der Transistor 262 in Sperrzustand geschaltet wird. Somit wird die der Gate-Elektrodenschicht des Transistors 260 zugeführte Ladung gehalten (Halten).
  • Da der Sperrstrom des Transistors 262 äußerst klein ist, wird die Ladung der Gate-Elektrodenschicht des Transistors 260 für lange Zeit gehalten.
  • Nachfolgend wird das Lesen von Daten beschrieben. Dadurch, dass der fünften Leitung ein geeignetes Potential (Lesepotential) zugeführt wird, während der ersten Leitung ein vorgegebenes Potential (ein konstantes Potential) zugeführt wird, variiert das Potential der zweiten Leitung je nach Menge der bei der Gate-Elektrodenschicht des Transistors 260 gehaltenen Ladung. Das liegt daran, dass im Allgemeinen eine scheinbare Schwellenspannung Vth_H in dem Fall, in dem der Gate-Elektrodenschicht des Transistors 260 die Ladung auf einem hohen Pegel zugeführt wird, niedriger ist als eine scheinbare Schwellenspannung Vth_L in dem Fall, in dem der Gate-Elektrodenschicht des Transistors 260 die Ladung auf einem niedrigen Pegel zugeführt wird, wenn der Transistor 260 ein n-Kanal-Transistor ist. Eine scheinbare Schwellenspannung bezieht sich hier auf das Potential der fünften Leitung, das zum Schalten des Transistors 260 in den Durchlass-Zustand notwendig ist. Somit wird das Potential der fünften Leitung auf ein Potential V0 zwischen Vth_H und Vth_L eingestellt, wodurch eine der Gate-Elektrodenschicht des Transistors 260 zugeführte Ladung bestimmt werden kann. Zum Beispiel wird der Transistor 260 in den Durchlasszustand geschaltet, falls beim Schreiben das Potential auf einem hohen Pegel zugeführt wird, wenn das Potential der fünften Leitung auf V0 (> Vth_H) eingestellt wird. Falls beim Schreiben das Potential auf einem niedrigen Pegel zugeführt wird, bleibt der Transistor 260 in den Sperrzustand geschaltet, selbst wenn das Potential der fünften Leitung auf V0 (< Vth_L) eingestellt wird. Somit können die gehaltenen Daten durch Messen des Potentials der zweiten Leitung gelesen werden.
  • Es sei angemerkt, dass es notwendig ist, dass nur Daten von gewünschten Speicherzellen gelesen werden, wenn Speicherzellen dafür als Array angeordnet (arrayed) sind, um verwendet zu werden. In dem Fall, in dem ein derartiges Lesen nicht durchgeführt wird, kann der fünften Leitung ein Potential, bei dem der Transistor 260 unabhängig vom Zustand der Gate-Elektrodenschicht des Transistors 260 in den Sperrzustand geschaltet wird, d. h. ein Potential niedriger als Vth_H, zugeführt werden. Alternativ kann der fünften Leitung ein Potential, bei dem der Transistor 260 unabhängig vom Zustand der Gate-Elektrodenschicht in den Durchlasszustand geschaltet wird, d. h. ein Potential höher als Vth_L, zugeführt werden.
  • 12B zeigt ein weiteres Beispiel für eine Ausführungsform einer Struktur eines Speichergeräts. 12B zeigt ein Beispiel für eine Schaltungskonfiguration einer Halbleitervorrichtung, und 12C ist eine Prinzipdarstellung, die ein Beispiel für eine Halbleitervorrichtung zeigt. Zuerst wird die Halbleitervorrichtung in 12B erklärt, und dann wird die Halbleitervorrichtung in 12C erklärt.
  • In der in 12B dargestellten Halbleitervorrichtung ist eine Bit-Leitung BL elektrisch mit einer von Source-Elektrodenschicht und Drain-Elektrodenschicht des Transistors 262 verbunden, eine Wort-Leitung WL ist elektrisch mit einer Gate-Elektrodenschicht des Transistors 262 verbunden, und die andere von Source-Elektrodenschicht und Drain-Elektrodenschicht des Transistors 262 ist elektrisch mit einem ersten Anschluss eines Kondensators 254 verbunden.
  • Der Transistor 262, der einen Oxidhalbleiter aufweist, hat hierbei einen äußerst kleinen Sperrstrom. Aus diesem Grund kann durch Schalten des Transistors 262 in den Sperrzustand ein Potenzial des ersten Anschlusses des Kondensators 254 (oder eine Ladung, die bei dem Kondensator 254 angesammelt ist) für sehr lange Zeit gehalten werden.
  • Als Nächstes werden das Schreiben und das Halten von Daten in der Halbleitervorrichtung (einer Speicherzelle 250) in 12B beschrieben.
  • Zunächst wird das Potenzial der Wort-Leitung WL auf ein Potential eingestellt, bei dem der Transistor 262 in den Durchlasszustand geschaltet wird, so dass der Transistor 262 in den Durchlasszustand geschaltet wird. Dementsprechend wird dem ersten Anschluss des Kondensators 254 das Potential der Bit-Leitung BL zugeführt (Schreiben). Danach wird das Potential der Wort-Leitung WL auf ein Potential eingestellt, bei dem der Transistor 262 in den Sperrzustand geschaltet wird, so dass der Transistor 262 in den Sperrzustand geschaltet wird. Somit wird das Potential des ersten Anschlusses des Kondensators 254 gehalten (Halten).
  • Da der Sperrstrom des Transistors 262 äußerst klein ist, kann das Potential des ersten Anschlusses des Kondensators 254 (bzw. in dem Kondensator angesammelte Ladung) für äußerst lange Zeit gehalten werden.
  • Nachfolgend wird das Lesen von Daten beschrieben. Wenn der Transistor 262 in den Durchlasszustand geschaltet wird, werden die Bit-Leitung BL, die sich in einem offenen Zustand (floating state) befindet, und der Kondensator 254 elektrisch miteinander verbunden, und die Ladung wird zwischen der Bit-Leitung BL und dem Kondensator 254 neu verteilt. Folglich wird das Potenzial der Bit-Leitung BL geändert. Die Menge an Änderung des Potentials der Bit-Leitung BL verändert sich je nach dem Potential des ersten Anschlusses des Kondensators 254 (oder je nach der Ladung, die in dem Kondensator 254 angesammelt ist).
  • Beispielsweise wird das Potential der Bit-Leitung BL nach der Neuverteilung der Ladung durch (CB × VB0 + C × V)/(CB + C) dargestellt, wo V das Potential des ersten Anschlusses des Kondensators 254 ist, C die Kapazität des Kondensators 254 ist, CB die Kapazität der Bit-Leitung BL (nachstehend auch als die Bit-Leitungs-Kapazität bezeichnet) ist, und VB0 das Potenzial der Bit-Leitung BL vor der Neuverteilung der Ladung ist. Daraus kann man finden, dass unter der Annahme, dass sich die Speicherzelle 250 in einem der zwei Zustände befindet, in denen die Potenziale des ersten Anschlusses des Kondensators 254 V1 und V0 (V1 > V0) sind, das Potential der Bit-Leitung BL in dem Fall, in dem das Potential V1 (= (CB × VB0 + C × V1)/(CB + C)) gehalten wird, höher als das Potential der Bit-Leitung BL in dem Fall ist, in dem das Potenzial V0 (= (CB × VB0 + C × V0)/(CB + C)) gehalten wird.
  • Durch Vergleichen des Potentials der Bit-Leitung BL mit einem vorbestimmten Potential können dann Daten gelesen werden.
  • Wie oben beschrieben worden ist, kann die Halbleitervorrichtung in 12B, da die Menge an Sperrstrom des Transistors 262 äußerst klein ist, die Ladung, die bei dem Kondensator 254 angesammelt ist, für lange Zeit halten. Das heißt, dass, da eine Aktualisierungsoperation (refresh operation) unnötig wird oder die Häufigkeit der Aktualisierungsoperationen äußerst niedrig sein kann, der Energieverbrauch ausreichend verringert werden kann. Ferner können gespeicherte Daten für lange Zeit gehalten werden, auch wenn keine Leistung zugeführt wird.
  • Als Nächstes wird die Halbleitervorrichtung in 12C beschrieben.
  • Die Halbleitervorrichtung in 12C beinhaltet Speicherzellenarrays 251a und 251b, die eine Vielzahl von Speicherzellen 250 beinhalten, wie sie in 12B gezeigt sind, als Speicherschaltungen in einem Oberteil, und beinhaltet in einem Unterteil eine periphere Schaltung 253, die erforderlich ist, um ein Speicherzellenarray 251 (die Speicherzellenarrays 251a und 251b) zu betreiben. Es sei angemerkt, dass die periphere Schaltung 253 elektrisch mit dem Speicherzellenarray 251 verbunden ist.
  • Bei der in 12C gezeigten Struktur kann die periphere Schaltung 253 direkt unter dem Speicherzellenarray 251 (den Speicherzellenarrays 251a und 251b) vorgesehen sein. Daher kann die Größe der Halbleitervorrichtung verkleinert werden kann.
  • Es ist bevorzugt, dass ein Halbleitermaterial des Transistors in der peripheren Schaltung 253 anders als dasjenige des Transistors 262 ist. Beispielsweise kann Silizium, Germanium, Silizium-Germanium, Siliziumkarbid, Galliumarsenid oder dergleichen verwendet werden, und vorzugsweise wird ein einkristalliner Halbleiter verwendet. Alternativ kann ein organisches Halbleitermaterial oder dergleichen verwendet werden. Ein Transistor, der ein solches Halbleitermaterial aufweist, kann mit einer ausreichend hohen Geschwindigkeit betrieben werden. Daher können unter Verwendung des Transistors verschiedene Schaltungen (wie z. B. eine Logikschaltung und eine Treiberschaltung), die mit einer hohen Geschwindigkeit betrieben werden sollen, vorteilhaft hergestellt werden.
  • Es sei angemerkt, dass 12C als Beispiel die Halbleitervorrichtung zeigt, in der zwei Speicherzellenarrays 251 (die Speicherzellenarrays 251a und 251b) gestapelt sind; aber die Anzahl der gestapelten Speicherzellenarrays ist nicht darauf beschränkt. Drei oder mehr Speicherzellenarrays können gestapelt sein.
  • Wenn ein Transistor, der einen Oxidhalbleiter in dem Kanalbildungsbereich aufweist, als der Transistor 262 verwendet wird, können gespeicherte Daten für lange Zeit gehalten werden. Das heißt, dass der Leistungsverbrauch ausreichend verringert werden kann, da eine Halbleitervorrichtung bereitgestellt werden kann, in der eine Aktualisierungsoperation (refresh operation) unnötig ist oder die Häufigkeit der Aktualisierungsoperationen äußerst gering ist.
  • Außerdem wird einer der Transistoren bei den Ausführungsformen 1 und 2 für die Halbleitervorrichtung bei dieser Ausführungsform verwendet, in dem die Oxidhalbleiterschichten gestapelt sind, um den Oxidhalbleiterstapel auszubilden, und die Oxidhalbleiterschicht, die zu dem Kanalbildungsbereich wird, von der Oberfläche des Oxidhalbleiterstapels entfernt ist. Somit kann eine hochzuverlässige Halbleitervorrichtung, die stabile elektrische Eigenschaften aufweist, erhalten werden.
  • (Ausführungsform 5)
  • Bei dieser Ausführungsform werden Beispiele, in denen die bei einer der vorstehenden Ausführungsformen beschriebene Halbleitervorrichtung auf elektronische Geräte wie z. B. ein Mobiltelefon, ein Smartphone oder ein E-Book-Lesegerät angewendet wird, anhand von 13, 14, 15, 16A und 16B beschrieben.
  • 13 ist ein Blockdiagramm eines elektronischen Geräts. Ein elektronisches Gerät in 13 beinhaltet eine HF-Schaltung 901, eine analoge Basisbandschaltung 902, eine digitale Basisbandschaltung 903, eine Batterie 904, eine Leistungsversorgungsschaltung 905, einen Anwendungsprozessor 906, einen Flash-Speicher 910, einen Displayregler 911, eine Speicherschaltung 912, ein Display 913, einen Berührungssensor 919, eine Audioschaltung 917, eine Tastatur 918 und dergleichen. Das Display 913 beinhaltet einen Anzeigeabschnitt 914, einen Source-Treiber 915 und einen Gate-Treiber 916. Der Anwendungsprozessor 906 beinhaltet einen CPU 904, einen DSP 908 und eine Schnittstelle (interface: IF) 909. Im Allgemeinen beinhaltet die Speicherschaltung 912 einen SRAM oder einen DRAM; durch Verwenden einer der Halbleitervorrichtungen in den vorstehenden Ausführungsformen für die Speicherschaltung 912 können das Schreiben und das Lesen von Daten mit hoher Geschwindigkeit durchgeführt werden, Daten können für lange Zeit gehalten werden, und der Leistungsverbrauch kann ausreichend reduziert werden.
  • 14 zeigt ein Beispiel, in dem eine der Halbleitervorrichtungen in den vorstehenden Ausführungsformen für eine Speicherschaltung 950 in einem Display verwendet wird. Die Speicherschaltung 950 in 14 beinhaltet einen Speicher 952, einen Speicher 953, einen Schalter 954, einen Schalter 955 und einen Speicherregler 951. Ferner ist die Speicherschaltung mit einem Displayregler 956 verbunden, der durch eine Signalleitung eingegebene Bilddaten (eingegebene Bilddaten) und in den Speichern 952 und 953 gespeicherte Daten (gespeicherte Bilddaten) liest und steuert, und ist auch mit einem Display 957 verbunden, das ein Bild aufgrund eines Signal anzeigt, das von dem Displayregler 956 eingegeben wird.
  • Zunächst werden Bilddaten (eingegebene Bilddaten A) von einem Anwendungsprozessor (nicht gezeigt) ausgebildet. Die eingegebenen Bilddaten A werden in dem Speicher 952 über den Schalter 954 gespeichert. Die Bilddaten (gespeicherte Bilddaten A), die in dem Speicher 952 gespeichert sind, werden auf das Display 957 über den Schalter 955 und den Displayregler 956 übertragen und auf dem Display 957 angezeigt.
  • In dem Fall, in dem die eingegebenen Bilddaten A nicht verändert werden, werden die gespeicherten Bilddaten A aus dem Speicher 952 über den Schalter 955 von dem Displayregler 956 normalerweise mit einer Frequenz von etwa 30 Hz bis 60 Herz gelesen.
  • Anschließend erzeugt der Anwendungsprozessor neue Bilddaten (eingegebene Bilddaten B), wenn z. B. ein Benutzer einen Vorgang zum Umschreiben eines Bildschirms durchführt (d. h. wenn die eingegebenen Bilddaten A verändert werden). Die eingegeben Bilddaten B werden in dem Speicher 953 über den Schalter 954 gespeichert. Während dieses Zeitraums werden auch die gespeicherten Bilddaten A regelmäßig von dem Speicher 952 über den Schalter 955 gelesen. Nachdem das Speichern der neuen Bilddaten (gespeicherten Bilddaten B) in dem Speicher 953 abgeschlossen worden ist, beginnen ab dem nächsten Rahmen für das Display 957 die gespeicherten Bilddaten B, gelesen zu werden, werden auf den Display 957 über den Schalter 955 und den Displayregler 956 übertragen und werden auf dem Display 957 angezeigt. Dieser Lesevorgang dauert, bis weitere neue Bilddaten in dem Speicher 952 gespeichert werden.
  • Indem wie oben beschrieben Bilddaten abwechselnd in und von dem Speicher 952 und dem Speicher 953 geschrieben und gelesen werden, werden Bilder auf dem Display 957 angezeigt. Es sei angemerkt, dass der Speicher 952 und der Speicher 953 nicht notwendigerweise getrennte Speicher sind, und dass ein einziger Speicher aufgeteilt und verwendet werden kann. Unter Verwendung einer der Halbleitervorrichtungen bei den vorstehenden Ausführungsformen für den Speicher 952 und den Speicher 953 können Daten mit hoher Geschwindigkeit geschrieben und gelesen werden und für lange Zeit gehalten werden, und der Leistungsverbrauch kann ausreichend reduziert werden. Darüber hinaus kann eine Halbleitervorrichtung, die durch den Eintritt von Wasser, Feuchtigkeit und dergleichen von außen kaum beeinflusst wird und eine hohe Zuverlässigkeit aufweist, bereitgestellt werden.
  • 15 ist ein Blockdiagramm eines E-Book-Lesegeräts. Das E-Book-Lesegerät in 15 beinhaltet eine Batterie 1001, eine Leistungsversorgungsschaltung 1002, einen Mikroprozessor 1003, einen Flash-Speicher 1004, eine Audioschaltung 1005, eine Tastatur 1006, eine Speicherschaltung 1007, einen Touchscreen 1008, ein Display 1009 und einen Displayregler 1010.
  • Hier kann die Halbleitervorrichtung, die in einer der vorstehenden Ausführungsformen beschrieben worden ist, für die Speicherschaltung 1007 in 15 verwendet werden. Die Speicherschaltung 1007 hat eine Funktion zum zeitweiligen Speichern des Inhalts eines Buchs. Wenn ein Benutzer beispielsweise eine Hervorhebungsfunktion (highlight function) verwendet, speichert und hält die Speicherschaltung 1007 Daten eines Abschnitts, der von dem Benutzer bestimmt wird. Es sei angemerkt, dass die Hervorhebungsfunktion verwendet wird, um einen Unterschied zwischen einem bestimmten Abschnitt und den anderen Abschnitten zu machen, während der Benutzer ein Buch mit dem E-Book-Lesegerät liest, indem er den bestimmten Abschnitt markiert, z. B. die angezeigte Farbe ändert, unterstreicht, die Buchstaben fett tippt, die Schriftart ändert usw. Um die Daten für kurze Zeit zu speichern, können die Daten in der Speicherschaltung 1007 gespeichert. Um die Daten für lange Zeit zu speichern, können die in der Speicherschaltung 1007 gespeicherten Daten auf den Flash-Speicher 1004 kopiert werden. Auch in diesem Fall können unter Verwendung der Halbleitervorrichtungen bei einer der vorstehenden Ausführungsformen Daten mit hoher Geschwindigkeit geschrieben und gelesen werden und für lange Zeit gehalten werden, und der Leistungsverbrauch kann ausreichend reduziert werden. Darüber hinaus kann eine Halbleitervorrichtung, die durch den Eintritt von Wasser, Feuchtigkeit und dergleichen von außen kaum beeinflusst wird und eine hohe Zuverlässigkeit aufweist, bereitgestellt werden.
  • 16A und 16B zeigen ein konkretes Beispiel für ein elektronisches Gerät. 16A und 16B zeigen einen Tablet-Computer, der zusammengeklappt werden kann. In 16A ist der Tablet-Computer offen. Der Tablet-Computer beinhaltet ein Gehäuse 9630, einen Anzeigeabschnitt 9631a, einen Anzeigeabschnitt 9631b, einen Schalter 9034 zum Schalten von Anzeigemodi, einen Netzschalter 9035, einen Schalter 9036 zum Schalten in einen Stromsparermodus, einen Befestiger 9033 und einen Betriebsschalter 9038.
  • Die bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung kann für den Anzeigeabschnitt 9631a und den Anzeigeabschnitt 9631b verwendet werden, so dass der Tablet-Computer eine hohe Zuverlässigkeit aufweisen kann. Zudem kann das Speichergerät der vorstehenden Ausführungsform auf die Halbleitervorrichtung dieser Ausführungsform angewendet werden.
  • Ein Teil des Anzeigeabschnitts 9631a kann ein Touchscreen-Bereich 9632a sein, und Daten können eingegeben werden, wenn eine angezeigte Bedienungstaste 9638 berührt wird. Obwohl eine Struktur als Beispiel gezeigt ist, bei der ein halbes Gebiet des Anzeigeabschnitts 9631a nur eine Anzeigefunktion hat und das andere halbe Gebiet auch eine Touchscreenfunktion hat, ist der Anzeigeabschnitt 9631a nicht auf die Struktur beschränkt. Beispielsweise kann der Anzeigeabschnitt 9631a in dem ganzen Bereich Tastaturknöpfe anzeigen, um zu einem Touchscreen zu werden, und der Anzeigeabschnitt 9631b kann als Anzeigebildschirm verwendet werden.
  • Wie in dem Anzeigeabschnitt 9631a kann ein Teil des Anzeigeabschnitts 9631b ein Touchscreen-Gebiet 9632b sein. Wenn ein Tastaturanzeige-Schaltknopf 9639, der auf dem Touchscreen angezeigt wird, mit einem Finger, einem Stift oder dergleichen berührt wird, kann eine Tastatur auf dem Anzeigeabschnitt 9631b angezeigt werden.
  • Eine Eingabeoperation durch Berühren kann in dem Touchscreen-Gebiet 9632a und dem Touchscreen-Gebiet 9632b zur gleichen Zeit durchgeführt werden.
  • Der Schalter 9034 zum Schalten von Anzeigemodi kann beispielsweise die Anzeige zwischen dem Hochformat, dem Querformat und dergleichen, und zwischen monochromer Anzeige und Farbanzeige umschalten. Der Schalter 9036 zum Schalten auf den Stromsparermodus kann die Anzeigeleuchtdichte entsprechend der Menge an Außenlicht steuern, das von einem optischen Sensor in dem Tablet-Computer beim Verwenden des Tablet-Computers detektiert wird. Eine weitere Detektorvorrichtung mit einem Sensor zum Detektieren der Neigung, wie z. B. einem Kreiselinstrument oder einem Beschleunigungssensor, kann zusätzlich zu dem optischen Sensor in dem Tablet-Computer eingebaut sein.
  • Obwohl in 16A der Anzeigeabschnitt 9631a und der Anzeigeabschnitt 9631b die gleiche Anzeigefläche aufweisen, ist eine Ausführungsform der vorliegenden Erfindung nicht auf diese Struktur beschränkt. Der Anzeigeabschnitt 9631a und der Anzeigeabschnitt 9631b können unterschiedliche Flächen oder unterschiedliche Anzeigequalität aufweisen. Beispielsweise kann einer davon ein Anzeigefeld sein, das Bilder mit höherer Auflösung als der andere anzeigen kann.
  • Der Tablet-Computer ist in 16B geschlossen. Der Tablet-Computer beinhaltet das Gehäuse 9630, eine Solarzelle 9633, eine Lade- und Entladesteuerschaltung 9634, eine Batterie 9635 und einen Gleichspannungswandler 9636. In 16B ist eine Struktur, die die Batterie 9635 und den Gleichspannungswandler 9636 beinhaltet, als Beispiel für die Lade- und Entladesteuerschaltung 9634 gezeigt.
  • Da der Tablet-Computer zusammenklappbar ist, kann das Gehäuse 9630 geschlossen werden, wenn der Tablet-Computer nicht verwendet wird. Folglich können der Anzeigeabschnitt 9631a und der Anzeigeabschnitt 9631b geschützt werden. Daher kann ein Tablet-Computer, der ausgezeichnete Beständigkeit und ausgezeichnete Zuverlässigkeit hinsichtlich der Langzeitverwendung aufweist, bereitgestellt werden.
  • Zusätzlich kann der Tablet-Computer in 16A und 16B eine Funktion zum Anzeigen verschiedener Arten von Daten (wie z. B. einem Standbild, einem Bewegtbild und einem Textbild), eine Funktion zum Anzeigen eines Kalenders, eines Datums, der Zeit oder dergleichen auf dem Anzeigeabschnitt, eine Funktion zum Eingeben durch Berührung für eine Verarbeitung oder eine Modifikation der Daten, die auf dem Anzeigeabschnitt angezeigt werden, eine Funktion zum Steuern der Verarbeitung mittels verschiedener Arten von Software (Programmen) und dergleichen haben.
  • Die bei dieser Ausführungsform beschriebenen Strukturen, Verfahren und dergleichen können, soweit erforderlich, mit einer/einem der bei den anderen Ausführungsformen beschriebenen Strukturen, Verfahren und dergleichen kombiniert werden.
  • [Beispiel 1]
  • In diesem Beispiel wurde ein Transistor, der die gleiche Struktur wie der Transistor 530 in 7A hat, als beispielhaftes Muster hergestellt, und der Querschnitt des Transistors wurde untersucht.
  • Zunächst wird ein Verfahren zum Herstellen des beispielhaften Musters beschrieben.
  • Zuerst wurde ein Siliziumoxidfilm, der zu einem Basisisolierfilm wird, in einer Dicke von 300 nm über einem Siliziumsubstrat ausgebildet. Der Siliziumoxidfilm wurde durch Sputtern unter den folgenden Bedingungen ausgebildet: Gemischatmosphäre von Argon und Sauerstoff (Argon:Sauerstoff = 25 sccm:25 sccm); Druck, 0,4 Pa; Leistung (Leistungsausgabe), 5,0 kW; Abstand zwischen dem Siliziumsubstrat und einem Target, 60 mm; und Substrattemperatur, 100°C.
  • Eine Oberfläche des Siliziumoxidfilms wurde einer Polierbehandlung unterzogen, und ein 20 nm dicker erster Oxidfilm und ein 10 nm dicker Oxidhalbleiterfilm wurden gestapelt. Der erste Oxidfilm wurde durch Sputtern unter Verwendung eines Oxidtargets von In:Ga:Zn = 1:3:2 (Atomverhältnis) unter den folgenden Bedingungen ausgebildet: Gemischatmosphäre von Argon und Sauerstoff (Argon:Sauerstoff = 30 sccm:15 sccm); Druck, 0,4 Pa; Leistung, 0,5 kW; Abstand zwischen dem Substrat und dem Target, 60 mm; und Substrattemperatur, 200°C. Der Oxidhalbleiterfilm wurde durch Sputtern unter Verwendung eines Oxidtargets von In:Ga:Zn = 1:1:1 (Atomverhältnis) unter den folgenden Bedingungen ausgebildet: Gemischatmosphäre von Argon und Sauerstoff (Argon:Sauerstoff = 30 sccm:15 sccm); Druck, 0,4 Pa; Leistung, 0,5 kW; Abstand zwischen dem Substrat und dem Target, 60 mm; und Substrattemperatur, 300°C. Es sei angemerkt, dass der erste Oxidfilm und der Oxidhalbleiterfilm kontinuierlich ohne Aussetzung an die Luft ausgebildet wurden.
  • Dann wurde eine Wärmebehandlung durchgeführt. Die Wärmebehandlung wurde eine Stunde lang in einer Stickstoffatmosphäre bei 450°C, und dann eine Stunde lang in einer Sauerstoffatmosphäre bei 450°C durchgeführt.
  • Der erste Oxidfilm und der Oxidhalbleiterfilm wurden in eine Inselform durch ein induktiv gekoppeltes Plasma-(inductively coupled plasma: ICP-)Ätzen unter den folgenden Bedingungen verarbeitet: Gemischatmosphäre von Bortrichlorid und Chlor (BCl3:Cl2 = 60 sccm:20 sccm); Leistung, 450 W; Vorspannungsleistung, 100 W; und Druck, 1,9 Pa.
  • Anschließend wurde ein Wolframfilm, der zu einer Souce-Elektrodenschicht und einer Drain-Elektrodenschicht wird, in einer Dicke von 100 nm über der ersten Oxidschicht und der Oxidhalbleiterschicht ausgebildet. Der Film wurde durch Sputtern unter Verwendung eines Wolframtargets unter den folgenden Bedingungen ausgebildet: Atmosphäre von Argon (80 sccm); Druck, 0,8 Pa; Leistung (Leistungsausgabe), 1,0 kW; Abstand zwischen dem Siliziumsubstrat und dem Target, 60 mm; und Substrattemperatur, 230°C.
  • Dann wurde eine Fotolackmaske über dem Wolframfilm ausgebildet, und ein erstes Ätzen wurde daran durchgeführt. Das Ätzen wurde durch ICP-Ätzen unter den folgenden Bedingungen durchgeführt: Gemischatmosphäre von Chlor, Kohlenstofftetrafluorid und Sauerstoff (Cl2:CF4:O2 = 45 sccm:55 sccm:55 sccm); Leistung, 3000 W; Vorspannungsleistung, 110 W; und Druck, 0,67 Pa.
  • Nach dem ersten Ätzten wurde eine Veraschung mit Sauerstoffplasma durchgeführt, um die Größe der Fotolackmaske zu verringern. Die Größe der Fotolackmaske wurde in der gleichen Kammer, in der das erste Ätzen durchgeführt wurde, unter den folgenden Bedingungen verringert: Sauerstoffatmosphäre (O2 = 100 sccm); Leistung, 2000 W; Vorspannungsleistung, 0 W; und Druck, 3,0 Pa.
  • Dann wurde ein zweites Ätzen unter Verwendung der verkleinerten Fotolackmaske unter den folgenden Bedingungen durchgeführt: Gemischatmosphäre von Chlor, Kohlenstofftetrafluorid und Sauerstoff (Cl2:CF4:O2 = 45 sccm:55 sccm:55 sccm); Leistung, 3000 W; Vorspannungsleistung, 110 W; und Druck, 0,67 Pa. Durch das erste Ätzen, das zweite Ätzen und die Verkleinerung des Fotolacks dazwischen können die Source-Elektrodenschicht und die Drain-Elektrodenschicht ausgebildet werden, die jeweils eine stufenförmige Peripherie aufweisen.
  • Dann wurde ein zweiter Oxidfilm in einer Dicke von 10 nm über der Oxidhalbleiterschicht, der Source-Elektrodenschicht und der Drain-Elektrodenschicht ausgebildet. Der Film wurde durch Sputtern unter Verwendung eines Oxidtargets von In:Ga:Zn = 1:3:2 (Atomverhältnis) unter den folgenden Bedingungen ausgebildet: Gemischatmosphäre von Argon und Sauerstoff (Argon:Sauerstoff = 30 sccm:15 sccm); Druck, 0,4 Pa; Leistung, 0,5 kW; Abstand zwischen dem Substrat und dem Target, 60 mm; und Substrattemperatur, 200°C.
  • Als Nächstes wurde ein Siliziumoxynitridfilm, der zu einem Gate-Isolierfilm wird, in einer Dicke von 20 nm durch ein CVD-Verfahren ausgebildet.
  • Ein Tantalnitridfilm wurde in einer Dicke von 30 nm über dem Siliziumoxynitridfilm durch Sputtern unter Verwendung eines Tantalnitridtargets unter den folgenden Bedingungen ausgebildet: Atmosphäre von Stickstoff (N2 = 50 sccm); Druck, 0,2 Pa; Leistung, 12 kW; Abstand zwischen dem Substrat und dem Target, 400 mm; und Substrattemperatur, Raumtemperatur. Ein Wolframfilm wurde in einer Dicke von 135 nm über dem Tantalnitridfilm unter den folgenden Bedingungen ausgebildet: Atmosphäre von Argon (Ar = 100 sccm); Druck, 2,0 Pa; Leistung, 4 kW; Abstand zwischen dem Substrat und dem Target, 60 mm; und Substrattemperatur, 230°C.
  • Der Stapel aus dem Tantalnitridfilm und dem Wolframfilm wurde durch ICP-Ätzen geätzt. Als das Ätzen wurden ein erstes Ätzen und ein zweites Ätzen durchgeführt. Die Bedingungen für das erste Ätzen waren wie folgt: Gemischatmosphäre von Chlor, Kohlenstofftetrafluorid und Sauerstoff (Cl2:CF4:O2 = 45 sccm:55 sccm:55 sccm); Leistung, 3000 W; Vorspannungsleistung, 110 W; und Druck, 0,67 Pa. Das zweite Ätzen wurde nach dem ersten Ätzen unter den folgenden Bedingungen durchgeführt: Gemischatmosphäre von Bortrichlorid und Chlor (BCl3:Cl2 = 150 sccm:50 sccm); Leistung, 1000 W; Vorspannungsleistung, 50 W; und Druck, 0,67 Pa. Somit wurde eine Gate-Elektrodenschicht ausgebildet.
  • Der Stapel aus dem zweiten Oxidfilm und dem Gate-Isolierfilm wurde durch ICP-Ätzen unter Verwendung der Gate-Elektrodenschicht als Maske geätzt. Abs das Ätzen wurden ein erstes Ätzen und ein zweites Ätzen durchgeführt. Die Bedingungen für das erste Ätzen waren wie folgt: Gemischatmosphäre von Bortrichlorid und Chlor (BCl3:Cl2 = 60 sccm:20 sccm); Leistung, 450 W; Vorspannungsleistung, 100 W; und Druck, 1,9 Pa. Das zweite Ätzen wurde nach dem ersten Ätzen unter den folgenden Bedingungen durchgeführt: Atmosphäre von Sauerstoff (O2 = 80 sccm); Leistung, 300 W; Vorspannungsleistung, 50 W; und Druck, 4,0 Pa. Somit wurden die zweite Oxidschicht und die Gate-Isolierschicht ausgebildet.
  • Dann wurde ein Siliziumoxynitridfilm in einer Dicke von 300 nm über der Gate-Elektrodenschicht durch ein CVD-Verfahren ausgebildet, und ein Siliziumnitridfilm wurde darüber in einer Dicke von 50 nm durch ein CVD-Verfahren ausgebildet.
  • 17 ist ein Querschnitts-RTEM-Bild eines beispielhaften Musters, das durch das vorstehende Verfahren hergestellt wurde. 18A und 18B sind vergrößerte Bilder der Bereiche, die von Punktlinien in 17 umgeben sind. 18A ist ein vergrößertes Bild eines Bereichs A, der von einer Punktlinie in 17 umgeben ist. 18B ist ein vergrößertes Bild eines Bereichs B, der von einer Punktlinie in 17 umgeben ist. In 18A und 18B werden die gleichen Bezugszeichen wie diejenigen des Transistors 530 in 7A verwendet.
  • Wie in 18A gezeigt ist, ist die zweite Oxidschicht 404c über der Drain-Elektrodenschicht 406b ausgebildet. Man findet, dass die Drain-Elektrodenschicht 406b eine stufenförmige Peripherie aufweist, so dass die Abdeckung der zweiten Oxidschicht 404c verbessert wird und ein Formdefekt wie z. B. Trennung nicht erzeugt wird.
  • Wie in 18B gezeigt ist, werden die zweite Oxidschicht 404c und die Gate-Isolierschicht 408 unter Verwendung der Gate-Elektrodenschicht 410 als Maske geätzt. Zwar wird eine Grenzfläche zwischen der Gate-Isolierschicht 408 und der Oxidisolierschicht 412 in dem RTEM-Bild nicht deutlich beobachtet, aber man findet, dass durch das Ätzen unter Verwendung der Gate-Elektrodenschicht 410 als Maske der obere Endbereich der zweiten Oxidschicht 404c in Kontakt mit dem unteren Endbereich der Gate-Isolierschicht 408 steht, und dass der obere Endbereich der Gate-Isolierschicht 408 in Kontakt mit dem unteren Endbereich der Gate-Elektrodenschicht 410 steht.
  • [Beispiel 2]
  • In diesem Beispiel wurden elektrische Eigenschaften des beispielhaften Musters, das in dem Beispiel 1 ausgebildet wurde, ausgewertet. Ein Transistor in dem Muster hat eine Kanallänge (L) von 0,43 μm und eine Kanalbreite (W) von 1 μm.
  • Das beispielhafte Muster wurde Vorspannungs-Temperatur-(bias temperature: BT-)Belastungstests unterzogen. Zuerst wurden anfängliche Vg-Id-Eigenschaften des Transistors gemessen.
  • Es sei angemerkt, dass der BT-Belastungstest eine Art von zeitraffendem Test ist und eine Veränderung der Eigenschaften (d. h. eine zeitliche Veränderung) eines Transistors in kurzer Zeit auswerten kann, welche durch langfristige Verwendung verursacht wird. Die Menge an Veränderung der Eigenschaften des Transistors vor und nach dem BT-Belastungstest ist ein wichtiges Kennzeichen, wenn die Zuverlässigkeit des Transistors untersucht wird.
  • Es sei angemerkt, dass ein Belastungstest, bei dem eine negative Spannung an eine Gate-Elektrode angelegt wird, als negativer Gate-BT-Belastungstest (–GBT) bezeichnet wird, während ein Belastungstest, bei dem eine positive Spannung angelegt wird, als positiver Gate-BT-Belastungstest (+GBT) bezeichnet wird.
  • Hier waren die Gate-BT-Belastungsbedingungen wie folgt: Belastungstemperatur, 150°C; Belastungszeit, 3600 Sekunden; Spannung, die an die Gate-Elektrode angelegt wird, –3,3 V oder +3,3 V; Spannung, die an die Source-Elektrode angelegt wird, 0 V; und Spannung, die an die Drain-Elektrode angelegt wird, 0 V. Die Intensität des elektrischen Feldes, das an den Gate-Isolierfilm angelegt wurde, war 0,66 MV/cm.
  • 21 zeigt die Ergebnisse des +GBT-Belastungstests und 22 zeigt die Ergebnisse des –GBT-Belastungstests. In den Diagrammen stellt eine Punktlinie die anfänglichen Vg-Id-Eigenschaften des Transistors dar, und eine durchgezogene Linie stellt Vg-Id-Eigenschaften des Transistors nach dem Belastungstest dar. Eine horizontale Achse stellt Gate-Spannung (Vg: [V]) dar, und eine vertikale Achse stellt Drain-Strom (Id: [A]) dar. Die Vg-Id-Eigenschaften wurden gemessen, wenn die Drain-Spannung Vd 0,1 V und 3,3 V war. Es sei angemerkt, dass „Drain-Spannung (Vd: [V])” einen Potentialunterschied zwischen einem Drain und einer Source bedeutet, wenn das Potential der Source als Bezugspotential verwendet wird, und „Gate-Spannung (Vg: [V])” einen Potentialunterschied zwischen einem Gate und einer Source bedeutet, wenn das Potential der Source als Bezugspotential verwendet wird.
  • Wie in 21 gezeigt ist, ist nach dem +GBT-Belastungstest der Betrag an Veränderung der Schwellenspannung (ΔVth) 0,54 V, und der Betrag an Veränderung des Verschiebungswerts (ΔShift) ist 0,44 V. Wie in 22 gezeigt ist, ist nach dem –GBT-Belastungstest der Betrag an Veränderung der Schwellenspannung (ΔVth) 0,26 V, und der Betrag an Veränderung des Verschiebungswerts (ΔShift) ist 0,25 V. Die Ergebnisse in 21 und 22 zeigen, dass der Transistor einen kleinen Betrag an Veränderung und günstige Schalteigenschaften aufweist.
  • Ein Source-BT-Belastungstest (SBT) und ein Drain-BT-Belastungstest (DBT) wurden durchgeführt. Sowohl der Source-BT-Belastungstest als auch der Drain-BT-Belastungstest sind eine Art von zeitraffendem Test wie der Gate-BT-Belastungstest, und können eine Veränderung der Eigenschaften (d. h. eine zeitliche Veränderung) von Transistoren in kurzer Zeit auswerten, welche durch langfristige Verwendung verursacht wird.
  • Zuerst wurden anfängliche Vg-Id-Eigenschaften eines Transistors gemessen.
  • Hier waren die Source-BT-Belastungsbedingungen wie folgt: Belastungstemperatur, 150°C; Belastungszeit, 3600 Sekunden; Spannung, die an die Drain-Elektrode angelegt wird, –3,3 V; Spannung, die an die Source-Elektrode angelegt wird, 0 V; und Spannung, die an die Gate-Elektrode angelegt wird, 0 V. Die Intensität des elektrischen Feldes, das an den Gate-Isolierfilm angelegt wurde, war 0,66 MV/cm.
  • Hier waren die Drain-BT-Belastungsbedingungen wie folgt: Belastungstemperatur, 150°C; Belastungszeit, 3600 Sekunden; Spannung, die an die Drain-Elektrode angelegt wird, 3,3 V; Spannung, die an die Source-Elektrode angelegt wird, 0 V; und Spannung, die an die Gate-Elektrode angelegt wird, 0 V. Die Intensität des elektrischen Feldes, das an den Gate-Isolierfilm angelegt wurde, war 0,66 MV/cm.
  • 23 zeigt die Ergebnisse des SBT-Belastungstests und 24 zeigt die Ergebnisse des DBT-Belastungstests. In den Diagrammen stellt eine Punktlinie die anfänglichen Vg-Id-Eigenschaften des Transistors dar, und eine durchgezogene Linie stellt Vg-Id-Eigenschaften des Transistors nach dem Belastungstest dar. Eine horizontale Achse stellt Gate-Spannung (Vg: [V]) dar, und eine vertikale Achse stellt Drain-Strom (Id: [A]) dar. Die Vg-Id-Eigenschaften wurden gemessen, wenn die Drain-Spannung Vd 0,1 V und 3,3 V war.
  • Wie in 23 gezeigt ist, ist nach dem SBT-Belastungstest der Betrag an Veränderung der Schwellenspannung (ΔVth) 0,54 V, und der Betrag an Veränderung des Verschiebungswerts (ΔShift) ist 0,47 V. Wie in 24 gezeigt ist, ist nach dem DBT-Belastungstest der Betrag an Veränderung der Schwellenspannung (ΔVth) 0,17 V, und der Betrag an Veränderung des Verschiebungswerts (ΔShift) ist 0,11 V. Die Ergebnisse in 23 und 24 zeigen, dass der Transistor des beispielhaften Musters einen kleinen Betrag an Veränderung und günstige Schalteigenschaften aufweist.
  • [Beispiel 3]
  • In diesem Beispiel wurde ein Transistor als beispielhaftes Muster ausgebildet, wobei eine inselförmige Source-Elektrode von einer Gate-Elektrode umgeben ist, die Gate-Elektrode von einer Drain-Elektrode umgeben ist, und eine erste Oxidschicht und eine Oxidhalbleiterschicht zwischen der inselförmigen Source-Elektrode und der Drain-Elektrode angeordnet sind, und elektrische Eigenschaften des Transistors wurden ausgewertet. Es sei angemerkt, dass außer den Zusammensetzungen der ersten Oxidschicht und der Oxidhalbleiterschicht und den Strukturen der oben angegebenen Source-Elektrode, Drain-Elektrode und Gate-Elektrode auf das Beispiel 1 Bezug genommen werden kann.
  • In dem Transistor dieses Beispiels ist eine Anschlussleitung (lead wiring) elektrisch mit jeder der Source-Elektrode, der Drain-Elektrode und der Gate-Elektrode verbunden.
  • Die erste Oxidschicht wurde in einer Dicke von 20 nm durch Sputtern unter Verwendung eines Oxidtargets von In:Ga:Zn = 1:3:2 (Atomverhältnis) unter den folgenden Bedingungen ausgebildet: Gemischatmosphäre von Argon und Sauerstoff (Argon:Sauerstoff = 30 sccm:15 sccm); Druck, 0,4 Pa; Leistung, 0,5 kW; Abstand zwischen dem Substrat und dem Target, 60 mm; und Substrattemperatur, 200°C. Der Oxidhalbleiterfilm wurde in einer Dicke von 15 nm durch Sputtern unter Verwendung eines Oxidtargets von In:Ga:Zn = 1:1:1 (Atomverhältnis) unter den folgenden Bedingungen ausgebildet: Gemischatmosphäre von Argon und Sauerstoff (Argon:Sauerstoff = 30 sccm:15 sccm); Druck, 0,4 Pa; Leistung, 0,5 kW; Abstand zwischen dem Substrat und dem Target, 60 mm; und Substrattemperatur, 300°C. Es sei angemerkt, dass der erste Oxidfilm und der Oxidhalbleiterfilm kontinuierlich, ohne der Luft ausgesetzt zu sein, ausgebildet wurden.
  • Es sei angemerkt, dass der Transistor eine Kanallänge (L) von 1,13 μm und eine Kanalbreite (W) von 13,6 μm aufweist.
  • Als Nächstes zeigt 25 die Messergebnisse der anfänglichen Vg-Id-Eigenschaften des Transistors. In 25 sind die Messergebnisse zum Zeitpunkt, wenn die Drain-Spannung (Vd: [V]) 0,1 V ist (eine Punktlinie in 25) und wenn die Drain-Spannung (Vd: [V]) 3,0 V ist (eine durchgezogene Linie in 25), gezeigt. Die horizontale Achse stellt Gate-Spannung (Vg: [V]) dar und die vertikale Achse stellt Drain-Strom (Id: [A]) dar.
  • Der Transistor kann ausgezeichnete elektrische Eigenschaften wie in 25 aufweisen, wobei der Durchlassstrom (on-state current) 38 μA ist, wenn jede der Gate-Spannung und der Drain-Spannung 3 V ist, der Verschiebungswert bei einer Drain-Spannung von 3 V 0,1 V ist, und der Wert des Gate-Swings (subthreshold swing) bei einer Drain-Spannung von 0,1 V 84,3 mV/Dekade. ist.
  • Diese Anmeldung basiert auf der japanischen Patentanmeldung mit der Seriennr. 2012-203385 , eingereicht beim japanischen Patentamt am 14. September 2012, deren gesamter Inhalt hiermit zum Gegenstand der vorliegenden Offenlegung gemacht ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2006-165528 [0006]
    • JP 2012-19207 [0006]
    • JP 2012-203385 [0300]

Claims (14)

  1. Halbleitervorrichtung, die umfasst: eine erste Oxidschicht; eine Oxidhalbleiterschicht über der ersten Oxidschicht; eine Source-Elektrodenschicht und eine Drain-Elektrodenschicht, die in Kontakt mit der Oxidhalbleiterschicht stehen; eine zweite Oxidschicht über der Oxidhalbleiterschicht, der Source-Elektrodenschicht und der Drain-Elektrodenschicht; eine Gate-Isolierschicht über der zweiten Oxidschicht; und eine Gate-Elektrodenschicht über der Gate-Isolierschicht, wobei ein Endbereich der zweiten Oxidschicht und ein Endbereich der Gate-Isolierschicht mit einem Teil der Source-Elektrodenschicht und einem Teil der Drain-Elektrodenschicht überlappt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei ein oberer Endbereich der zweiten Oxidschicht mit einem unteren Endbereich der Gate-Isolierschicht ausgerichtet ist, und ein oberer Endbereich der Gate-Isolierschicht mit einem unteren Endbereich der Gate-Elektrodenschicht ausgerichtet ist.
  3. Halbleitervorrichtung nach Anspruch 1, die weiterhin eine Seitenwand-Isolierschicht umfasst, die in Kontakt mit einer Seitenfläche der Gate-Elektrodenschicht steht.
  4. Halbleitervorrichtung nach Anspruch 3, wobei ein oberer Endbereich der zweiten Oxidschicht mit einem unteren Endbereich der Gate-Isolierschicht ausgerichtet ist, und ein oberer Endbereich der Gate-Isolierschicht mit einem unteren Endbereich der Seitenwand-Isolierschicht ausgerichtet ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei eine Elektronenaffinität der Oxidhalbleiterschicht größer als eine Elektronenaffinität der ersten Oxidschicht um 0,2 eV oder mehr ist, und wobei die Elektronenaffinität der Oxidhalbleiterschicht größer als eine Elektronenaffinität der zweiten Oxidschicht um 0,2 eV oder mehr ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die erste Oxidschicht, die zweite Oxidschicht und die Oxidhalbleiterschicht Indium enthalten, wobei ein Anteil an Indium in der Oxidhalbleiterschicht größer als ein Anteil an Indium in der ersten Oxidschicht ist, und wobei der Anteil an Indium in der Oxidhalbleiterschicht größer als ein Anteil an Indium in der zweiten Oxidschicht ist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei die erste Oxidschicht, die zweite Oxidschicht und die Oxidhalbleiterschicht jeweils Indium, Zink und Gallium enthalten.
  8. Halbleitervorrichtung nach Anspruch 1, die weiterhin eine Oxidisolierschicht über der Gate-Elektrodenschicht umfasst, wobei die Menge an Sauerstoff, der aus der Oxidisolierschicht freigesetzt wird und bei Thermodesorptionsspektroskopie in Sauerstoffatome umgewandelt wird, größer als oder gleich 1,0 × 1019 Atome/cm3 ist.
  9. Halbleitervorrichtung nach Anspruch 1, wobei die Oxidhalbleiterschicht und die zweite Oxidschicht jeweils einen Kristallbereich mit Ausrichtung bezüglich einer c-Achse in einer Richtung, die im Wesentlichen senkrecht zu einer Oberfläche ist, umfassen.
  10. Elektronisches Gerät, das die Halbleitervorrichtung nach Anspruch 1 umfasst.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung, das die folgenden Schritte umfasst: Stapeln einer ersten Oxidschicht und einer Oxidhalbleiterschicht; Ausbilden einer Source-Elektrodenschicht und einer Drain-Elektrodenschicht über der ersten Oxidschicht und der Oxidhalbleiterschicht; Stapeln eines Oxidfilms und eines Gate-Isolierfilms über der Source-Elektrodenschicht und der Drain-Elektrodenschicht; Ausbilden einer Gate-Elektrodenschicht über dem Oxidfilm und dem Gate-Isolierfilm; Ätzen des Oxidfilms und des Gate-Isolierfilms in eine Inselform unter Verwendung der Gate-Elektrodenschicht als Maske, so dass eine zweite Oxidschicht und eine Gate-Isolierschicht ausgebildet werden; und Ausbilden einer Oxidisolierschicht über der Source-Elektrodenschicht, der Drain-Elektrodenschicht, der zweiten Oxidschicht, der Gate-Isolierschicht und der Gate-Elektrodenschicht.
  12. Verfahren zum Herstellen der Halbleitervorrichtung nach Anspruch 11, wobei die erste Oxidschicht, die zweite Oxidschicht und die Oxidhalbleiterschicht jeweils Indium, Zink und Gallium enthalten.
  13. Verfahren zum Herstellen einer Halbleitervorrichtung, das die folgenden Schritte umfasst: Stapeln einer ersten Oxidschicht und einer Oxidhalbleiterschicht; Ausbilden einer Source-Elektrodenschicht und einer Drain-Elektrodenschicht über der ersten Oxidschicht und der Oxidhalbleiterschicht; Stapeln eines Oxidfilms und eines Gate-Isolierfilms über der Source-Elektrodenschicht und der Drain-Elektrodenschicht; Ausbilden einer Gate-Elektrodenschicht über dem Oxidfilm und dem Gate-Isolierfilm; Ausbilden einer Oxidisolierschicht über dem Gate-Isolierfilm und der Gate-Elektrodenschicht; Ätzen der Oxidisolierschicht, um eine Seitenwand-Isolierschicht in Kontakt mit einer Seitenfläche der Gate-Elektrodenschicht auszubilden; und Ätzen des Oxidfilms und des Gate-Isolierfilms unter Verwendung der Seitenwand-Isolierschicht und der Gate-Elektrodenschicht als Maske.
  14. Verfahren zum Herstellen der Halbleitervorrichtung nach Anspruch 13, wobei die erste Oxidschicht, die zweite Oxidschicht und die Oxidhalbleiterschicht jeweils Indium, Zink und Gallium enthalten.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496411B2 (en) 2014-05-23 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US9698277B2 (en) 2014-12-10 2017-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP6283191B2 (ja) 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
KR102207028B1 (ko) 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6320009B2 (ja) 2012-12-03 2018-05-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
TWI620324B (zh) 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9893192B2 (en) 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102014208859B4 (de) 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR102537022B1 (ko) 2013-05-20 2023-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
TWI641112B (zh) 2013-06-13 2018-11-11 半導體能源研究所股份有限公司 半導體裝置
US9312349B2 (en) 2013-07-08 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6018607B2 (ja) 2013-07-12 2016-11-02 株式会社半導体エネルギー研究所 半導体装置
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
JP6401977B2 (ja) 2013-09-06 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9455349B2 (en) 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
TWI695375B (zh) * 2014-04-10 2020-06-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
US9780226B2 (en) * 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6537341B2 (ja) * 2014-05-07 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
TWI772799B (zh) * 2014-05-09 2022-08-01 日商半導體能源研究所股份有限公司 半導體裝置
JP6616102B2 (ja) * 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
TWI663726B (zh) * 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR102373263B1 (ko) * 2014-05-30 2022-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 제조하기 위한 방법
JP2016015475A (ja) * 2014-06-13 2016-01-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
TWI663733B (zh) * 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
US9722090B2 (en) 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
CN104091831A (zh) * 2014-06-27 2014-10-08 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板和显示装置
US9461179B2 (en) 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
KR102018329B1 (ko) * 2014-07-22 2019-09-04 가부시키가이샤 플로스피아 결정성 반도체막 및 판상체 및 반도체장치
TWI563669B (en) * 2014-08-04 2016-12-21 Innolux Corp Thin film transistor and display panel using the same
JP2016076599A (ja) * 2014-10-06 2016-05-12 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法
US9991393B2 (en) 2014-10-16 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
JP6711642B2 (ja) 2015-02-25 2020-06-17 株式会社半導体エネルギー研究所 半導体装置
US9842938B2 (en) 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10096715B2 (en) 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102549926B1 (ko) 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
US9852926B2 (en) * 2015-10-20 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
US10121759B2 (en) * 2015-11-04 2018-11-06 Kulicke And Soffa Industries, Inc. On-bonder automatic overhang die optimization tool for wire bonding and related methods
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US10032918B2 (en) 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6968567B2 (ja) * 2016-04-22 2021-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20170126398A (ko) * 2016-05-09 2017-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 갖는 표시 장치
WO2018020350A1 (en) * 2016-07-26 2018-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9978879B2 (en) * 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11158638B2 (en) 2017-05-18 2021-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10840249B2 (en) * 2018-08-23 2020-11-17 Micron Technology, Inc. Integrated circuitry constructions
US11430846B2 (en) * 2019-03-19 2022-08-30 Innolux Corporation Display module with transistor
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
CN112259611B (zh) * 2020-10-12 2024-09-24 昆山龙腾光电股份有限公司 氧化物半导体薄膜晶体管及其制作方法
JP2023149085A (ja) 2022-03-30 2023-10-13 株式会社ジャパンディスプレイ 半導体装置の製造方法
KR20240151222A (ko) 2022-03-30 2024-10-17 가부시키가이샤 재팬 디스프레이 산화물 반도체막, 박막 트랜지스터 및 전자 기기
JP2023149086A (ja) 2022-03-30 2023-10-13 株式会社ジャパンディスプレイ 半導体装置の製造方法
WO2023189002A1 (ja) 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 薄膜トランジスタ及び電子機器
JP2024008440A (ja) 2022-07-08 2024-01-19 株式会社ジャパンディスプレイ 半導体装置
JP2024011504A (ja) 2022-07-14 2024-01-25 株式会社ジャパンディスプレイ 半導体装置
JP2024039361A (ja) 2022-09-09 2024-03-22 株式会社ジャパンディスプレイ 半導体装置
JP2024040960A (ja) 2022-09-13 2024-03-26 株式会社ジャパンディスプレイ 半導体装置
JP2024048269A (ja) 2022-09-27 2024-04-08 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP2024051551A (ja) 2022-09-30 2024-04-11 株式会社ジャパンディスプレイ 半導体装置
JP2024053987A (ja) 2022-10-04 2024-04-16 株式会社ジャパンディスプレイ 半導体装置及びその製造方法
JP2024077307A (ja) 2022-11-28 2024-06-07 株式会社ジャパンディスプレイ 半導体装置
JP2024121394A (ja) 2023-02-27 2024-09-06 株式会社ジャパンディスプレイ 半導体装置
JP2024131628A (ja) 2023-03-16 2024-09-30 株式会社ジャパンディスプレイ 半導体装置
JP2024139917A (ja) 2023-03-28 2024-10-10 株式会社ジャパンディスプレイ 半導体装置及び表示装置
JP2024139916A (ja) 2023-03-28 2024-10-10 株式会社ジャパンディスプレイ 半導体装置、表示装置、及び半導体装置の製造方法
JP2024145744A (ja) 2023-03-31 2024-10-15 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の作製方法
JP2024145782A (ja) 2023-03-31 2024-10-15 株式会社ジャパンディスプレイ 半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165528A (ja) 2004-11-10 2006-06-22 Canon Inc 画像表示装置
JP2012019207A (ja) 2010-06-11 2012-01-26 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2012203385A (ja) 2011-03-28 2012-10-22 Fuji Xerox Co Ltd 画像形成装置及びプログラム

Family Cites Families (157)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH086073A (ja) * 1994-06-23 1996-01-12 Hitachi Ltd アクティブマトリクス型液晶表示装置およびその製法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2001154224A (ja) * 2000-09-21 2001-06-08 Hitachi Ltd アクティブマトリクス型液晶表示装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7238963B2 (en) 2003-04-28 2007-07-03 Tpo Displays Corp. Self-aligned LDD thin-film transistor and method of fabricating the same
TW588464B (en) * 2003-05-20 2004-05-21 Toppoly Optoelectronics Corp Thin film transistor and production method thereof
US7145209B2 (en) 2003-05-20 2006-12-05 Tpo Displays Corp. Thin film transistor and fabrication method thereof
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20050074914A1 (en) 2003-10-06 2005-04-07 Toppoly Optoelectronics Corp. Semiconductor device and method of fabrication the same
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US20050258488A1 (en) 2004-04-27 2005-11-24 Toppoly Optoelectronics Corp. Serially connected thin film transistors and fabrication methods thereof
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1810335B1 (de) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Lichtemittierende vorrichtung
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
TWI467702B (zh) 2005-03-28 2015-01-01 Semiconductor Energy Lab 記憶裝置和其製造方法
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4981283B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (de) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Halbleitervorrichtung mit Halbleiter-Oxidschicht und Herstellungsverfahren dafür
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2009528670A (ja) 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
TWI310227B (en) * 2006-10-05 2009-05-21 Univ Nat Sun Yat Sen Semiconductor device with an oxide block layer and a self-aligned gate and method for making the same
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
KR101453829B1 (ko) 2007-03-23 2014-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5521286B2 (ja) * 2008-05-28 2014-06-11 カシオ計算機株式会社 薄膜素子の製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP2010080552A (ja) * 2008-09-24 2010-04-08 Brother Ind Ltd トランジスタの製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010129556A (ja) * 2008-11-25 2010-06-10 Dainippon Printing Co Ltd トランジスタ素子およびその製造方法
CN103456794B (zh) 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5642447B2 (ja) * 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR102309246B1 (ko) 2010-01-22 2021-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102812547B (zh) 2010-03-19 2015-09-09 株式会社半导体能源研究所 半导体装置
KR20130032304A (ko) * 2010-04-02 2013-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011122363A1 (en) 2010-04-02 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011222767A (ja) * 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
TWI443829B (zh) 2010-04-16 2014-07-01 Ind Tech Res Inst 電晶體及其製造方法
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012002292A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103003934B (zh) 2010-07-16 2015-07-01 株式会社半导体能源研究所 半导体器件
US8785241B2 (en) 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5671418B2 (ja) 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9129703B2 (en) * 2010-08-16 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor memory device
US8685787B2 (en) 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8871565B2 (en) 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI509702B (zh) * 2010-09-23 2015-11-21 United Microelectronics Corp 具有金屬閘極之電晶體及其製作方法
JP2013070010A (ja) * 2010-11-26 2013-04-18 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR101457833B1 (ko) * 2010-12-03 2014-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101680768B1 (ko) * 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102108572B1 (ko) * 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9040981B2 (en) * 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9653614B2 (en) * 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8956912B2 (en) * 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916424B2 (en) * 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2013180040A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6134598B2 (ja) * 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
SG10201700805WA (en) 2012-08-03 2017-02-27 Semiconductor Energy Lab Co Ltd Oxide semiconductor stacked film and semiconductor device
CN104584229B (zh) 2012-08-10 2018-05-15 株式会社半导体能源研究所 半导体装置及其制造方法
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165528A (ja) 2004-11-10 2006-06-22 Canon Inc 画像表示装置
JP2012019207A (ja) 2010-06-11 2012-01-26 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2012203385A (ja) 2011-03-28 2012-10-22 Fuji Xerox Co Ltd 画像形成装置及びプログラム

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496411B2 (en) 2014-05-23 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US9831326B2 (en) 2014-05-23 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US9698277B2 (en) 2014-12-10 2017-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10290745B2 (en) 2014-12-10 2019-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

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