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CN103681805B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

本发明涉及半导体装置及半导体装置的制造方法。本发明提供一种晶体管的导通特性得到提高且能够实现高速响应、高速驱动的半导体装置。并且，制造可靠性高且示出稳定的电特性的半导体装置。本发明的一个方式是具有晶体管的半导体装置，该晶体管包括：第一氧化物层；第一氧化物层上的氧化物半导体层；与氧化物半导体层接触的源电极层及漏电极层；氧化物半导体层上的第二氧化物层；第二氧化物层上的栅极绝缘层；以及栅极绝缘层上的栅电极层，其中，第二氧化物层的边缘部及栅极绝缘层的边缘部与源电极层及漏电极层重叠。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
注意，在本说明书中，半导体装置指的是能够通过利用半导体特性工作的所有装置，因此，电光装置、半导体电路以及电子设备都是半导体装置。
背景技术
通过利用形成在具有绝缘表面的衬底上的半导体薄膜来构成晶体管（也称为薄膜晶体管）的技术受到关注。该晶体管被广泛地应用于如集成电路（IC）及图像显示装置（显示装置）等的电子设备。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。但是，作为其他材料使用氧化物的半导体材料正受到关注。
例如，专利文献1已公开了使用包含铟（In）、镓（Ga）及锌（Zn）的氧化物（氧化物半导体）的晶体管。
另外，在将氧化物半导体层用于沟道形成区的晶体管中，由氧从氧化物半导体层脱离而产生的氧缺损（氧缺陷）来产生载流子。于是，已知：通过将来自包含过剩的氧的氧化硅膜释放出的氧供应到氧化物半导体层来填补氧化物半导体层的氧缺损，从而可以提供一种电特性的变动小且可靠性高的半导体装置（专利文献2）。
现有技术文献
专利文献
[专利文献1]日本专利申请公开2006-165528号公报
[专利文献2]日本专利申请公开2012-19207号公报
发明内容
发明所要解决的技术问题
在将氧化物半导体用于沟道形成区的晶体管中，氢等杂质进入到氧化物半导体内也会引起载流子的产生。另外，由于硅等杂质进入到氧化物半导体内，产生氧缺损、引起载流子的产生。
当在氧化物半导体内产生载流子时会导致晶体管的截止电流（off current）增大以及阈值电压的偏差增大等，从而使晶体管的电特性变动，造成半导体装置的可靠性下降。
另外，随着使用晶体管的集成电路的大规模化，对电路的高速驱动、高速响应的要求增加。通过提高晶体管的导通特性（例如，导通电流或场效应迁移率），可以提供一种能够进行高速驱动、高速响应的更高性能的半导体装置。
鉴于上述问题，本发明的一个方式的目的之一是提供一种晶体管的导通特性得到提高且能够实现高速响应和高速驱动的半导体装置。另外，本发明的一个方式的目的之一是制造一种可靠性高且示出稳定的电特性的半导体装置。
解决技术问题所采样的技术方案
为了解决上述课题，本发明的一个方式是一种半导体装置，包括：第一氧化物层；第一氧化物层上的氧化物半导体层；与氧化物半导体层接触的源电极层及漏电极层；氧化物半导体层上的第二氧化物层；第二氧化物层上的栅极绝缘层；以及栅极绝缘层上的栅电极层，其中，第二氧化物层的边缘部及栅极绝缘层的边缘部与源电极层及漏电极层重叠。
另外，优选的是，第一氧化物层及第二氧化物层不包含有在氧化物半导体层中形成杂质能级的硅等杂质元素作为主要构成元素。尤其是，当第一氧化物层及第二氧化物层是以与氧化物半导体层相同的元素为主要构成元素的氧化物层时，在氧化物半导体层与第一氧化物层之间的界面以及氧化物半导体层与第二氧化物层之间的界面降低界面散射，可以提高场效应迁移率。另外，通过将作为主要构成元素包含相同的元素的氧化物用于氧化物半导体层、第一氧化物层及第二氧化物层，可以减少界面的陷阱能级且降低晶体管的随时间的变化或应力测试导致的阈值电压的变动量。
通过上述方法，可以形成晶体管而不使氧化物半导体层与包含硅等杂质元素的层接触，所以可以抑制硅等杂质元素进入到氧化物半导体层中，由此可以实现可靠性高的半导体装置。
因此，本发明的一个方式是一种半导体装置，包括：第一氧化物层；第一氧化物层上的氧化物半导体层；与氧化物半导体层接触的源电极层及漏电极层；氧化物半导体层、源电极层及漏电极层上的第二氧化物层；第二氧化物层上的栅极绝缘层；以及栅极绝缘层上的栅电极层，其中，第二氧化物层的边缘部及栅极绝缘层的边缘部与源电极层及漏电极层重叠。
另外，第二氧化物层的上边缘部也可以与栅极绝缘层的下边缘部一致，且栅极绝缘层的上边缘部也可以与栅电极层的下边缘部一致。注意，在此，“一致”不一定需要严格的一致，并可能包括以栅电极层为掩模对第二氧化物层及栅极绝缘层进行蚀刻而得到的形状。
另外，还可以具有以与栅电极层的侧面接触的方式形成的侧壁绝缘层。另外，第二氧化物层的上边缘部也可以与栅极绝缘层的下边缘部一致，且栅极绝缘层的上边缘部也可以与侧壁绝缘层的下边缘部一致。在此，“一致”也不一定需要严格的一致，并可能包括以侧壁绝缘层及栅电极层为掩模对第二氧化物层及栅极绝缘层进行蚀刻而得到的形状。
构成阱结构（也称为well structure），其中在氧化物半导体层、第一氧化物层及第二氧化物层中，氧化物半导体层的导带（也称为conduction band：传导带）的下端为最低的能级，成为在氧化物半导体层中形成沟道的结构。为此，优选的是，氧化物半导体层的从真空能级到导带的下端的深度（也可以称为电子亲和力）大于第一氧化物层及第二氧化物层的从真空能级到导带的下端的深度。具体而言，优选的是，氧化物半导体层的电子亲和力比第一氧化物层及第二氧化物层的电子亲和力大0.2eV以上。
注意，电子亲和力可以从真空能级与价带上端之间的能量差（所谓的电离电位）减去导带下端与价带上端之间的能量差（所谓的带隙）来得出。
另外，当导出电子亲和力时使用的氧化物半导体的电离电位可以利用紫外线光电子能谱（UPS：Ultraviolet Photoelectron Spectroscopy）等进行测量。作为典型的UPS的测量装置，使用VersaProbe（PHI公司制造）。此外，带隙（Eg）可以利用全自动光谱椭偏仪UT-300进行测量。通过从电离电位的值减去能量带隙，可以算出导带下端的能量。通过使用这个方法，可以确认在本说明书所公开的叠层结构中形成有埋入沟道。
优选的是，第一氧化物层、第二氧化物层及氧化物半导体层至少包含铟，氧化物半导体层所包含的铟原子数比高于第一氧化物层及第二氧化物层所包含的铟原子数比。或者，第一氧化物层、第二氧化物层及氧化物半导体层也可以至少包含铟、锌及镓。在此情况下，优选的是，氧化物半导体层所包含的铟原子数比高于第一氧化物层及第二氧化物层所包含的铟原子数比。另外，优选的是，第一氧化物层及第二氧化物层所包含的镓原子数比高于氧化物半导体层所包含的镓原子数比。
另外，也可以在栅电极层上设置包含过剩的氧的氧化物绝缘层。在包含过剩的氧的氧化物绝缘层中，当利用热脱附谱分析法时，换算为氧原子的氧的释放量优选为1.0×1019原子/cm3以上。包含过剩的氧的氧化物绝缘层优选包含超过化学计量组成的氧。
第二氧化物层及氧化物半导体层也可以具有c轴在与表面大致垂直的方向上取向的结晶区。
另外，本发明的另一个方式是一种半导体装置的制造方法，包括如下步骤：层叠形成第一氧化物层及氧化物半导体层；在第一氧化物层及氧化物半导体层上形成源电极层及漏电极层；在源电极层及漏电极层上层叠并生长氧化物膜及栅极绝缘膜；在氧化物膜及栅极绝缘膜上形成栅电极层；通过以栅电极层为掩模的蚀刻将氧化物膜及栅极绝缘膜加工为岛状，由此形成第二氧化物层及栅极绝缘层；在源电极层、漏电极层、第二氧化物层、栅极绝缘层及栅电极层上形成氧化物绝缘层。
另外，本发明的另一个方式是一种半导体装置的制造方法，包括如下步骤：层叠形成第一氧化物层及氧化物半导体层；在第一氧化物层及氧化物半导体层上形成源电极层及漏电极层；在源电极层及漏电极层上层叠并生长氧化物膜及栅极绝缘膜；在氧化物膜及栅极绝缘膜上形成栅电极层；在栅极绝缘膜及栅电极层上形成氧化物绝缘层；对氧化物绝缘层进行蚀刻，由此形成与栅电极层的侧面接触的侧壁绝缘层；以侧壁绝缘层及栅电极层为掩模对氧化物膜及栅极绝缘膜进行蚀刻。
发明效果
通过本发明的一个方式，可以提供一种能够进行高速响应和高速驱动的半导体装置。另外，可以提供一种可靠性高且示出稳定的电特性的半导体装置。
附图说明
图1是说明本发明的一个方式的半导体装置的截面图及俯视图。
图2是说明本发明的一个方式的半导体装置的制造方法的截面图。
图3是说明本发明的一个方式的半导体装置的制造方法的截面图。
图4是说明本发明的一个方式的半导体装置的截面图。
图5是说明本发明的一个方式的半导体装置的截面图。
图6是说明本发明的一个方式的半导体装置的截面图及俯视图。
图7是说明本发明的一个方式的半导体装置的截面图。
图8是说明本发明的一个方式的半导体装置的制造方法的截面图。
图9是说明本发明的一个方式的半导体装置的制造方法的截面图。
图10是说明本发明的一个方式的半导体装置的截面图。
图11是本发明的一个方式的半导体装置的电路图。
图12是本发明的一个方式的半导体装置的电路图及示意图。
图13是本发明的一个方式的半导体装置的框图。
图14是本发明的一个方式的半导体装置的框图。
图15是本发明的一个方式的半导体装置的框图。
图16是能够应用本发明的一个方式的半导体装置的电子设备。
图17是实施例样品的截面照片。
图18是实施例样品的截面照片。
图19是说明本发明的一个方式的半导体装置的能带图。
图20是说明氧缺损的扩散的图。
图21是说明实施例样品的电特性的图。
图22是说明实施例样品的电特性的图。
图23是说明实施例样品的电特性的图。
图24是说明实施例样品的电特性的图。
图25是说明实施例样品的电特性的图。
具体实施方式
下面，参照附图对本发明的实施方式进行详细说明。但是，本发明不限于以下的说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容可以被变换为各种形式。此外，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
在以下所说明的实施方式中，有时在不同附图之间共同使用相同的参考符号来表示相同的部分。另外，在各实施方式的说明中，为了明确起见，有时夸大表示附图所示的各构成要素，即，层或区域等的厚度、宽度以及相对位置关系等。
注意，在本说明书等中，“上”不局限于构成要素的位置关系为“直接在......之上”。例如，“绝缘层上的栅电极层”这一表达包括在绝缘层和栅电极层之间包含其他构成要素的情况。“下”也是同样的。
另外，在本说明书等中，“电极层”或“布线层”等用语不限定这些构成要素的功能。例如，有时将“电极层”用作“布线层”的一部分，反之亦然。再者，“电极层”或“布线层”等用语还包括多个“电极层”或“布线层”形成为一体的情况等。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”等用语可以互相调换来使用。
另外，在本说明书等中，“电连接”包括经由“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象间的电信号的发送和接收，就对其没有特别的限制。
例如，“具有某种电作用的元件”包括电极和布线等。
在本说明书中，“平行”是指两条直线以-10°以上且10°以下的角度来配置的状态。因此也包括角度为-5°以上且5°以下的情况。另外，“垂直”是指两条直线以80°以上且100°以下的角度配置的状态。因此也包括角度为85°以上且95°以下的情况。
另外，在本说明书中，结晶为三方晶或菱方晶的情况下，以六方晶系来表示。
实施方式1
在本实施方式中，参照附图详细说明本发明的一个方式的半导体装置。图1示出本发明的一个方式的半导体装置。图1B示出本发明的一个方式的半导体装置的俯视图，图1A是沿图1B中的点划线A-B的截面图。
半导体装置所具有的晶体管420包括：衬底400上的基底绝缘层402；基底绝缘层402上的第一氧化物层404a及氧化物半导体层404b的叠层；第一氧化物层404a及氧化物半导体层404b上的源电极层406a及漏电极层406b；源电极层406a及漏电极层406b上的第二氧化物层404c；第二氧化物层404c上的栅极绝缘层408；栅极绝缘层408上的栅电极层410；源电极层406a、漏电极层406b、第二氧化物层404c、栅极绝缘层408及栅电极层410上的氧化物绝缘层412；以及氧化物绝缘层412上的绝缘层414。
作为氧化物半导体层404b，使用与第一氧化物层404a及第二氧化物层404c相比从真空能级到导带的下端的深度大的氧化物。氧化物半导体层404b与第一氧化物层404a之间以及氧化物半导体层404b与第二氧化物层404c之间的电子亲和力的差异优选为0.2eV以上。通过采用这种结构，构成阱结构，其中氧化物半导体层404b的导带的下端的能级比第一氧化物层404a及第二氧化物层404c低，在氧化物半导体层404b中形成沟道，由此可以实现所谓的埋入沟道结构。
为了防止硅等杂质进入到作为沟道的氧化物半导体层404b中，与氧化物半导体层404b接触的第一氧化物层404a及第二氧化物层404c是作为主要构成元素不包含硅等杂质的膜。尤其是，为了抑制第一氧化物层404a与氧化物半导体层404b之间以及第二氧化物层404c与氧化物半导体层404b之间的界面散射、并且降低陷阱能级，包含在第一氧化物层404a、氧化物半导体层404b及第二氧化物层404c中的元素优选为相同。
另外，通过使用第一氧化物层404a及第二氧化物层404c夹持氧化物半导体层404b，可以防止基底绝缘层402或栅极绝缘层408的成分进入到氧化物半导体层404b中。例如，当作为基底绝缘层402及栅极绝缘层408使用氧化硅膜、氧氮化硅膜、氮氧化硅膜或氮化硅膜等包含硅的绝缘层（以下，也称为硅绝缘层）时，可以防止包含在基底绝缘层402及栅极绝缘层408中的硅混入到氧化物半导体层404b中。
注意，在此所示的氧氮化硅是指在其组成中氧含量比氮含量多的物质，例如是指至少包含50原子％以上且70原子％以下的范围内的氧、0.5原子％以上且15原子％以下的范围内的氮、25原子％以上且35原子％以下的范围内的硅的物质。但是，上述范围是使用卢瑟福背散射能谱法（Rutherford Backscattering Spectrometry）、氢前方散射法（HFS：Hydrogen Forward Scattering）来进行测量时的范围。此外，构成元素的含有比率所取的值使得其总和不超过100原子％。
优选的是，第一氧化物层404a及第二氧化物层404c的膜厚为可以防止杂质元素进入到氧化物半导体层404b中的程度。如本实施方式所示，氧化物半导体层404b与源电极层406a及漏电极层406b接触，第二氧化物层404c设置在源电极层406a及漏电极层406b上，所以即使将第一氧化物层404a及第二氧化物层404c形成为厚，氧化物半导体层404b与源电极层406a之间以及氧化物半导体层404b与漏电极层406b之间的电阻也不增大，也可以抑制导通特性的降低。
图19示出埋入沟道结构的能带结构。图19是作为第一氧化物层404a及第二氧化物层404c使用原子数比为In：Ga：Zn=1：1：1的氧化物半导体层，作为氧化物半导体层404b使用原子数比为In：Ga：Zn=3：1：2的氧化物半导体层时的能带图。第一氧化物层404a及第二氧化物层404c的电子亲和力为4.7eV，氧化物半导体层404b的电子亲和力为4.9eV，从而第一氧化物层404a及第二氧化物层404c的导带的下端高于氧化物半导体层404b的导带的下端。因此，如图19所示，这叠层结构中的能带结构成为氧化物半导体层404b的导带的下端最深的阱结构。通过具有这种能带结构，可以认为载流子（电子）在氧化物半导体层404b中移动，即晶体管的沟道形成区实质上形成在氧化物半导体层404b中。如上所述，氧化物半导体层404b与基底绝缘层402及栅极绝缘层408分开，氧化物半导体层404b中的由于氧缺损等的缺陷得到降低。因此，在氧化物半导体层404b中移动的载流子（电子）不容易受到缺陷的影响。
在图19的能带结构中，晶体管的沟道形成区可以认为埋入在氧化物半导体层的内部。因为成为沟道形成区的氧化物半导体层404b不与基底绝缘层402及栅极绝缘层408接触，所以在沟道中移动的载流子（电子）不容易受到界面散射的影响。另外，即使氧化物半导体层与绝缘层之间的界面状态随时间变化（产生界面态（interface state）），在沟道中移动的载流子（电子）也不容易受到界面的影响，而可以实现可靠性高的半导体装置。
优选的是，氧化物绝缘层412为包含超过化学计量组成的氧的膜。通过包含超过化学计量组成的氧，可以将氧供应到氧化物半导体层404b中从而降低氧缺损。例如，当作为氧化物绝缘层412使用氧化硅膜时，使用SiO（2+α）（其中，α＞0）的膜。
当作为氧化物绝缘层412采用上述膜时，利用加热处理释放氧化物绝缘层412中的一部分氧，将氧供应到氧化物半导体层404b中，从而填补氧化物半导体层404b中的氧缺损，由此可以抑制晶体管的阈值电压向负方向漂移。通过TDS（Thermal DesorptionSpectroscopy：热脱附谱分析法）分析，可以确认利用加热处理释放氧。在氧化物绝缘层412中，当利用TDS分析时，换算为氧原子的氧的释放量为1.0×1019原子/cm3以上，优选为3.0×1019原子/cm3以上，更优选为1.0×1020原子/cm3以上。
在源电极层406a及漏电极层406b上重叠设置有第二氧化物层404c及栅极绝缘层408的边缘部，且第二氧化物层404c及栅极绝缘层408的侧面与氧化物绝缘层412接触。因此，可以通过第二氧化物层404c、栅极绝缘层408或它们的双方将氧从氧化物绝缘层412供应到氧化物半导体层404b中，来填补氧缺损。为了防止栅电极层410与源电极层406a之间的短路或栅电极层410与漏电极层406b之间的短路，第二氧化物层404c及栅极绝缘层408优选从栅电极层410向沟道长度方向拓宽0μm以上且3μm以下，更优选为0μm以上且1μm以下左右。
另外，如果氢包含在氧化物半导体层404b中，有时形成施主而进行n型化。于是，优选在氧化物半导体层404b的上方或下方设置绝缘层414作为用来防止氢从晶体管420的外部进入到氧化物半导体层404b中的保护层。
接着，对晶体管420的制造方法进行说明。
首先，在衬底400上形成基底绝缘层402。
对可以使用的衬底没有多大限制，但是至少需要具有可承受后面的热处理的程度的耐热性。例如，可以使用如钡硼硅酸盐玻璃和铝硼硅酸盐玻璃等玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。
另外，作为衬底400，也可以使用如下衬底：硅或碳化硅等的单晶半导体衬底或多晶半导体衬底、硅锗等的化合物半导体衬底等。另外，可以使用SOI衬底、在半导体衬底上设置有半导体元件的衬底等。
基底绝缘层402可以适当地利用溅射法、MBE（Molecular Beam Epitaxy：分子束外延）法、CVD（Chemical Vapor Deposition：化学气相沉积）法、脉冲激光沉积法（PulsedLaser Deposition：PLD法）、ALD（Atomic Layer Deposition：原子层沉积）法等。
作为基底绝缘层402，可以使用无机绝缘膜。例如，优选使用氧化硅膜、氧氮化硅膜、氧化铝膜、氧氮化铝膜、氧化铪膜、氧化镓膜、氮化硅膜、氮化铝膜、氮氧化硅膜、氮氧化铝膜等。此外，可以以单层结构或两层以上的叠层结构形成这些化合物并使用。
作为基底绝缘层402，也可以在如下条件下形成氧化硅膜或氧氮化硅膜：利用等离子体CVD装置，将进行了真空排气的处理室内温度保持为180℃以上且450℃以下，更优选为180℃以上且350℃以下，将原料气体引入到处理室内而将处理室内的压力设定为100Pa以上且250Pa以下，优选为100Pa以上且200Pa以下，对设置在处理室内的电极供应1.48W/cm2以上且2.46W/cm2以下，更优选为1.48W/cm2以上且1.97W/cm2以下的高频功率。
作为原料气体，优选使用包含硅的沉积性气体及氧化性气体。作为包含硅的沉积性气体的典型例子，可以举出硅烷、乙硅烷、丙硅烷、氟化硅烷等。作为氧化性气体，可以举出氧、臭氧、一氧化二氮、二氧化氮、干燥空气等。
作为成膜条件，在上述压力下将上述高功率密度的高频功率供应到处理室中，由此，等离子体中的原料气体的分解效率得到提高，氧自由基增加，包含硅的沉积性气体的氧化得到促进，所以基底绝缘层402中的氧的含量变得比化学计量组成要多。但是，如果衬底温度处于上述室内的温度内，则硅与氧的键合力变弱。其结果，可以形成如下氧化物绝缘层：包含比满足化学计量组成的氧多的氧，通过加热使一部分氧脱离。
另外，通过作为基底绝缘层402的原料气体提高相对于氧化性气体的包含硅的沉积性气体的比率且将高频功率设定为上述功率密度，可以提高沉积速度，并可以增加包含在基底绝缘层402中的氧含量。
另外，只要能确保衬底400与后面设置的氧化物半导体层404b之间的绝缘性，就也可以采用不设置基底绝缘层402的结构。
接着，在基底绝缘层402上形成第一氧化物层404a及氧化物半导体层404b（参照图2A）。在层叠氧化物膜并进行加热处理之后，使用掩模对其选择性地进行蚀刻，由此可以形成第一氧化物层404a及氧化物半导体层404b。
第一氧化物层404a既可以是示出绝缘性的氧化物层，又可以是示出半导体特性的氧化物（氧化物半导体）层。作为氧化物半导体层404b使用氧化物半导体。但是，以第一氧化物层404a的电子亲和力比氧化物半导体层404b的电子亲和力小0.2eV以上的方式适当地选择第一氧化物层404a的材料和氧化物半导体层404b的材料。
另外，通过将作为主要构成元素包含相同的元素的氧化物用作第一氧化物层404a及氧化物半导体层404b，可以抑制第一氧化物层404a与氧化物半导体层404b之间的界面的界面散射，而可以提供一种迁移率优异的晶体管。此外，通过将作为主要构成元素包含相同的元素的氧化物用作第一氧化物层404a及氧化物半导体层404b，可以减少陷阱能级，且可以降低晶体管的随时间的劣化或应力测试导致的阈值电压的变动量。
作为能够用作第一氧化物层404a的氧化物绝缘体，可以举出氧化铪、氧化钽、氧化镓、氧化铝、氧化镁、氧化锆等。通过使用这种不包含硅的氧化物绝缘体，可以抑制硅等杂质进入到氧化物半导体层404b中。
作为能够用作第一氧化物层404a及氧化物半导体层404b的氧化物半导体优选至少包含铟（In）或锌（Zn）。或者，优选包含In和Zn的两者。另外，为了减少使用该氧化物半导体的晶体管的电特性不均匀，除了上述元素以外，优选还具有一种或多种稳定剂（stabilizer）。
作为稳定剂，可以举出镓（Ga）、锡（Sn）、铪（Hf）、铝（Al）或锆（Zr）等。另外，作为其他稳定剂，可以举出镧系元素即镧（La）、铈（Ce）、镨（Pr）、钕（Nd）、钐（Sm）、铕（Eu）、钆（Gd）、铽（Tb）、镝（Dy）、钬（Ho）、铒（Er）、铥（Tm）、镱（Yb）、镥（Lu）等。
例如，作为氧化物半导体，可以使用：氧化铟、氧化锡、氧化锌、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，在此，例如In-Ga-Zn氧化物是指作为主要构成元素具有In、Ga和Zn的氧化物，对In、Ga、Zn的比率没有限制。另外，也可以包含In、Ga、Zn以外的金属元素。
另外，作为氧化物半导体，也可以使用以InMO3（ZnO）m（m＞0，且m不是整数）表示的材料。注意，M表示选自Ga、Fe、Mn和Co中的一种金属元素或多种金属元素。另外，作为氧化物半导体，也可以使用以In2SnO5（ZnO）n（n＞0，且n是整数）表示的材料。
但是，以氧化物半导体层404b的电子亲和力比第一氧化物层404a的电子亲和力大，具体而言，大0.2eV以上的方式适当地选择第一氧化物层404a的材料和氧化物半导体层404b的材料。通过这样选择材料，与从真空能级到第一氧化物层404a的导带的深度相比，从真空能级到氧化物半导体层404b的导带的深度变得更大，由此可以形成具有阱结构的能带。
作为第一氧化物层404a，使用以比氧化物半导体层404b高的原子数比包含铝、镓、锗、钇、锡、镧或铈的氧化物即可。具体而言，作为第一氧化物层404a，使用比氧化物半导体层404b包含1.5倍以上，优选为2倍以上，更优选为3倍以上的上述元素的氧化物。上述元素与氧坚固地键合，氧缺损的形成能量大而不容易产生氧缺损。因此，以高原子数比包含上述元素的第一氧化物层404a是与氧化物半导体层404b相比不容易产生氧缺损且具有稳定的特性的氧化物层。由此，通过提高包含在第一氧化物层404a中的上述元素的原子数比，可以形成与硅绝缘层之间的稳定的界面，可以实现可靠性高的半导体装置。
但是，在第一氧化物层404a包含以InGaXZnYOZ表示的材料的情况下，X优选不超过10。由于氧化物半导体层中的镓的含有比率增加，在RF溅射中，当进行成膜时产生的粉状物质（也称为尘屑）的量增加，有时半导体装置的特性发生劣化。
另外，当形成氧化物半导体膜时，除了作为溅射用电源使用高频电源的RF溅射法之外，还可以利用使用直流电源的DC溅射法、使用交流电源的AC溅射法等。尤其是，当利用DC溅射法时，可以降低当进行成膜时产生的尘屑，并且可以使膜厚分布均匀。
当作为第一氧化物层404a及氧化物半导体层404b使用In-Ga-Zn氧化物时，使用例如In、Ga、Zn的比为In：Ga：Zn=1：1：1、In：Ga：Zn=2：2：1、In：Ga：Zn=3：1：2、In：Ga：Zn=1：3：2、In：Ga：Zn=1：4：3、In：Ga：Zn=1：5：4、In：Ga：Zn=1：6：6、In：Ga：Zn=2：1：3、In：Ga：Zn=1：6：4、In：Ga：Zn=1：9：6、In：Ga：Zn=1：1：4、In：Ga：Zn=1：1：2的原子数比的氧化物或者接近这些组成的氧化物等。
另外，例如In、Ga、Zn的原子数比为In：Ga：Zn＝a：b：c（a+b+c＝1）的氧化物的组成与原子数比为In：Ga：Zn＝A：B：C（A+B+C＝1）的氧化物的组成相似是指a、b、c满足如下算式：（a-A）2+（b-B）2+（c-C）2≤r2。作为r，例如设定为0.05，即可。其他氧化物也是同样的。
另外，优选的是，氧化物半导体层404b的铟的含量多于第一氧化物层404a的铟的含量。在氧化物半导体中，重金属的s轨道主要有助于载流子传导，通过增加In的包含比例使得更多s轨道重叠，由此具有In多于Ga的组成的氧化物的迁移率比具有In同等于或少于Ga的组成的氧化物的迁移率高。因此，通过将铟的含量多的氧化物用于氧化物半导体层404b，可以实现高迁移率。
当将第一氧化物层404a的原子数比设定为In：Ga：Zn=x1：y1：z1，将氧化物半导体层404b的原子数比设定为In：Ga：Zn=x2：y2：z2时，以y1/x1大于y2/x2的方式形成第一氧化物层404a及氧化物半导体层404b。优选的是，以y1/x1比y2/x2大1.5倍以上的方式形成第一氧化物层404a及氧化物半导体层404b。更优选的是，以y1/x1比y2/x2大2倍以上的方式形成第一氧化物层404a及氧化物半导体层404b。更优选的是，以y1/x1比y2/x2大3倍以上的方式形成第一氧化物层404a及氧化物半导体层404b。
氧化物半导体层是实质上的本征。注意，实质上的本征是指载流子密度为1×1017/cm3以下，优选为1×1016/cm3以下，更优选为1×1015/cm3以下，更优选为1×1014/cm3以下，更优选为1×1013/cm3以下的状态。
另外，包含在氧化物半导体中的氢与键合到金属原子的氧起反应而成为水，并且在氧脱离的晶格（或氧脱离的部分）中形成缺损。另外，由于氢的一部分与氧键合，产生作为载流子的电子。因此，通过在形成氧化物层的工序中极力降低包含氢的杂质，可以降低氧化物层的氢浓度。由此，通过将尽量去除氢而实现高纯度化的氧化物层用作沟道形成区，可以抑制阈值电压的负向漂移，且可以将晶体管的源极与漏极的漏电流（典型的是截止电流等）降低到几yA/μm至几zA/μm，从而可以提高晶体管的电特性。
使用氧化物半导体膜的晶体管处于截止状态时的漏极电流在室温（25℃左右）下为1×10-18A以下，优选为1×10-21A以下，更优选为1×10-24A以下，或者在85℃下为1×10-15A以下，优选为1×10-18A以下，更优选为1×10-21A以下。注意，晶体管处于截止状态是指在采用n沟道型晶体管的情况下，栅电压足够小于阈值电压的状态。具体而言，当栅电压比阈值电压小1V以上，优选为2V以上，更优选为3V以上时，晶体管成为截止状态。
当形成氧化物半导体膜时，适当地使用稀有气体（典型的是氩）气氛、氧气氛、稀有气体及氧的混合气体气氛。此外，当采用稀有气体及氧的混合气体气氛时，优选增高氧气体对稀有气体的比例。根据所形成的氧化物半导体膜的组成而适当地选择当形成氧化物半导体膜时使用的靶材，即可。
以下，作为靶材的一个例子示出In-Ga-Zn氧化物靶材。
通过将InOX粉末、GaOY粉末及ZnOZ粉末以规定的摩尔数比混合，并进行加压处理，然后在1000℃以上且1500℃以下的温度下进行加热处理，由此得到多晶的In-Ga-Zn氧化物靶材。另外，X、Y及Z为任意正数。在此，InOX粉末、GaOY粉末及ZnOZ粉末的规定的摩尔数比，例如为2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的种类及混合粉末时的摩尔数比根据所制造的靶材适当地改变即可。
另外，第一氧化物层404a、氧化物半导体层404b和第二氧化物层404c也可以是结晶性不同的氧化物。就是说，也可以是适当地组合单晶氧化物膜、多晶氧化物膜、非晶氧化物膜等。
下面，对氧化物半导体膜的结构进行说明。
氧化物半导体膜大致分为单晶氧化物半导体膜和非单晶氧化物半导体膜。非单晶氧化物半导体膜包括非晶氧化物半导体膜、微晶氧化物半导体膜、多晶氧化物半导体膜及CAAC-OS（C-Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体）膜等。
非晶氧化物半导体膜是膜中的原子排列不规则且不具有结晶成分的氧化物半导体膜。其典型例子是在微小区域中也不具有结晶部而膜整体具有完全的非晶结构的氧化物半导体膜。
微晶氧化物半导体膜例如包括1nm以上且小于10nm的尺寸的微晶（也称为纳米晶）。因此，微晶氧化物半导体膜的原子排列的有序度比非晶氧化物半导体膜高。因此，微晶氧化物半导体膜的特征有缺陷态密度低于非晶氧化物半导体膜。
CAAC-OS膜是包含多个结晶部的氧化物半导体膜的一种，大部分的结晶部的尺寸为能够容纳于一边短于100nm的立方体内的尺寸。因此，有时包括在CAAC-OS膜中的结晶部的尺寸为能够容纳于一边短于10nm、短于5nm或短于3nm的立方体内的尺寸。CAAC-OS膜的缺陷态密度低于微晶氧化物半导体膜。下面，对CAAC-OS膜进行详细的说明。
利用透射电子显微镜（TEM：Transmission Electron Microscope）来观察CAAC-OS膜时，无法确认结晶部与结晶部之间的明确的边界，即晶界（grain boundary）。因此，在CAAC-OS膜中，不容易发生起因于晶界的电子迁移率的降低。
若利用TEM从大致平行于样品面的方向观察CAAC-OS膜（截面TEM图像），则可知在结晶部中金属原子排列为层状。各金属原子层具有反映形成CAAC-OS膜的面（也称为被形成面）或CAAC-OS膜的顶面的凸凹的形状并以平行于CAAC-OS膜的被形成面或顶面的方式排列。
另一方面，若利用TEM从大致垂直于样品面的方向观察CAAC-OS膜（平面TEM图像），则可知在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间金属原子的排列没有规律性。
由截面TEM图像及平面TEM图像可知，CAAC-OS膜的结晶部具有取向性。
使用X射线衍射(XRD:X-Ray Diffraction)装置对CAAC-OS膜进行结构分析。例如，当利用离面（out-of-plane）法分析包括InGaZnO4的结晶的CAAC-OS膜时，在衍射角（2θ）为31°附近时常出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS膜中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS膜的被形成面或顶面的方向。
另一方面，当利用从大致垂直于c轴的方向入射X线的面内（in-plane）法分析CAAC-OS膜时，在2θ为56°附近时常出现峰值。该峰值来源于InGaZnO4结晶的(110)面。在此，将2θ固定为56°附近并在以样品面的法线向量为轴（ф轴）旋转样品的条件下进行分析（ф扫描），若是InGaZnO4的单晶氧化物半导体膜，则能观察到来源于相等于（110）面的结晶面的六个峰值。另一方面，若是CAAC-OS膜，即使在将2θ固定为56°附近并进行ф扫描的情况下也不能观察到明确的峰值。
由上述结果可知，在具有c轴取向的CAAC-OS膜中，虽然在不同结晶部之间a轴及b轴取向不规则，但是c轴朝向平行于被形成面或顶面的法线向量的方向。因此，在上述截面TEM图像中观察到的排列为层状的各金属原子层是与结晶的ab面平行的面。
注意，结晶部在形成CAAC-OS膜或进行加热处理等晶化处理时形成。如上所述，结晶的c轴沿平行于CAAC-OS膜的被形成面或顶面的法线向量的方向而取向。由此，例如，当CAAC-OS膜的形状因蚀刻等而发生改变时，结晶的c轴不一定平行于CAAC-OS膜的被形成面或顶面的法线向量。
此外，CAAC-OS膜中的晶化度不一定均匀。例如，当CAAC-OS膜的结晶部由CAAC-OS膜的顶面附近的结晶生长来形成时，有时顶面附近区域的晶化度高于被形成面附近区域的晶化度。另外，当对CAAC-OS膜添加杂质时，被添加了杂质的区域的晶化度改变，形成局部晶化度不同的区域。。
注意，当利用out-of-plane法分析包括InGaZnO4结晶的CAAC-OS膜时，除了在2θ为31°附近的峰值之外，有时还在2θ为36°附近观察到峰值。2θ为36°附近的峰值意味着CAAC-OS膜的一部分中含有不具有c轴取向性的结晶。优选的是，在CAAC-OS膜中在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
在使用CAAC-OS膜的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。因此，该晶体管具有高可靠性。
注意，氧化物半导体膜例如也可以是包括非晶氧化物半导体膜、微晶氧化物半导体膜和CAAC-OS膜中的两种以上的叠层膜。
另外，为了形成CAAC-OS膜，优选应用如下条件。
通过增高成膜时的衬底加热温度使溅射粒子在到达衬底之后发生迁移。具体而言，使衬底加热温度成为100℃以上且740℃以下，优选为200℃以上且500℃以下的状态下进行成膜。通过增高成膜时的衬底加热温度，使平板状的溅射粒子在到达衬底时在衬底上发生迁移，于是溅射粒子的平坦的面附着到衬底。此时，在溅射粒子带正电时溅射粒子互相排斥而附着到衬底上，由此溅射粒子不会不均匀地重叠，从而可以形成厚度均匀的CAAC-OS膜。
通过减少成膜时的杂质的混入，可以抑制杂质所导致的结晶状态的破损。例如，可以降低存在于成膜室内的杂质（氢、水、二氧化碳及氮等）的浓度。另外，可以降低成膜气体中的杂质浓度。具体而言，使用露点为-80℃以下，优选为-100℃以下的成膜气体。
另外，优选的是，通过增高成膜气体中的氧比例并对功率进行最优化，来减轻成膜时的等离子体损伤。将成膜气体中的氧比例设定为30体积％以上，优选为100体积％。
在形成CAAC-OS膜之后也可以进行加热处理。将加热处理的温度设定为100℃以上且740℃以下，优选设定为200℃以上且500℃以下。另外，将加热处理的时间设定为1分钟以上且24小时以下，优选设定为6分钟以上且4小时以下。此外，加热处理可以在惰性气氛或氧化气氛下进行。优选的是，在惰性气氛下进行加热处理之后，在氧化气氛下进行加热处理。通过在惰性气氛下进行加热处理，可以短时间内降低CAAC-OS膜的杂质浓度。另一方面，当在惰性气氛下进行加热处理时，氧缺损有时生成在CAAC-OS膜中。在此情况下，通过在氧化气氛下进行加热处理，可以降低该氧缺损。此外，通过进行加热处理，可以进一步提高CAAC-OS膜的结晶性。另外，加热处理也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的减压下进行。在减压下，可以在更短的时间内降低CAAC-OS膜的杂质浓度。
或者，CAAC-OS膜可以利用以下方法形成。
首先，以1nm以上且小于10nm的厚度形成第一氧化物半导体膜。第一氧化物半导体膜通过溅射法形成。具体而言，将衬底温度设定为100℃以上且500℃以下，优选设定为150℃以上且450℃以下，将成膜气体中的氧比率设定为30体积％以上，优选设定为100体积％，来形成第一氧化物半导体膜。
接着，通过进行加热处理来使第一氧化物半导体膜成为结晶性高的第一CAAC-OS膜。将加热处理的温度设定为350℃以上且740℃以下，优选设定为450℃以上且650℃以下。另外，将加热处理的时间设定为1分钟以上且24小时以下，优选设定为6分钟以上且4小时以下。此外，加热处理可以在惰性气氛或氧化气氛下进行。优选的是，在惰性气氛下进行加热处理之后，在氧化气氛下进行加热处理。通过在惰性气氛下进行加热处理，可以在短时间内降低第一氧化物半导体膜的杂质浓度。另一方面，当在惰性气氛下进行加热处理时，氧缺损有时生成在第一氧化物半导体膜中。在此情况下，通过在氧化气氛下进行加热处理，可以降低该氧缺损。另外，加热处理也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的减压下进行。在减压下，可以在更短的时间内降低第一氧化物半导体膜的杂质浓度。
由于第一氧化物半导体膜的厚度为1nm以上且小于10nm，所以与厚度为10nm以上的情况相比，能通过加热处理容易地实现晶化。
接着，以10nm以上且50nm以下的厚度形成具有与第一氧化物半导体膜相同的组成的第二氧化物半导体膜。第二氧化物半导体膜通过溅射法形成。具体而言，将衬底温度设定为100℃以上且500℃以下，优选设定为150℃以上且450℃以下，将成膜气体中的氧比率设定为30体积％以上，优选设定为100体积％，来形成第二氧化物半导体膜。
接着，通过进行加热处理，使第二氧化物半导体膜从第一CAAC-OS膜进行固相生长，来形成结晶性高的第二CAAC-OS膜。将加热处理的温度设定为350℃以上且740℃以下，优选设定为450℃以上且650℃以下。另外，将加热处理的时间设定为1分钟以上且24小时以下，优选设定为6分钟以上且4小时以下。此外，加热处理可以在惰性气氛或氧化气氛下进行。优选的是，在惰性气氛下进行加热处理之后，在氧化气氛下进行加热处理。通过在惰性气氛下进行加热处理，可以在短时间内降低第二氧化物半导体膜的杂质浓度。另一方面，当在惰性气氛下进行加热处理时，氧缺损有时生成在第二氧化物半导体膜中。在此情况下，通过在氧化气氛下进行加热处理，可以降低该氧缺损。另外，加热处理也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的减压下进行。在减压下，可以在更短的时间内降低第二氧化物半导体膜的杂质浓度。
如上所述，可以形成总厚度为10nm以上的CAAC-OS膜。
另外，如果在成为沟道的氧化物半导体层404b中包含第14族元素之一的硅，则产生如下问题：氧化物半导体层404b的结晶性降低而难以形成CAAC-OS膜或载流子迁移率的降低等。因此，优选的是，包含在氧化物半导体层404b中的硅的浓度被降低。通过将包含在氧化物半导体层404b中的硅的浓度设定为2.5×1021原子/cm3以下，优选为4.0×1019原子/cm3以下，可以抑制氧化物半导体层404b的结晶性的降低。另外，通过将硅的浓度设定为1.4×1021原子/cm3以下，可以抑制载流子迁移率的降低。再者，通过将硅的浓度设定为2.0×1019原子/cm3以下，可以降低包含在氧化物半导体层404b中的氧缺损，可以提高可靠性。
为了防止硅等杂质进入到氧化物半导体层404b中，与氧化物半导体层404b接触的第一氧化物层404a及第二氧化物层404c是作为主要构成元素不包含硅的膜。另外，第一氧化物层404a及第二氧化物层404c用作防止硅等杂质元素从基底绝缘层402及栅极绝缘层408进入到氧化物半导体层404b中的保护膜。
有时，硅等杂质进入到第一氧化物层404a及第二氧化物层404c中，在基底绝缘层402与第一氧化物层404a之间的界面及/或栅极绝缘层408与第二氧化物层404c之间的界面形成硅的混入区域。为了防止该硅的混入区域影响到氧化物半导体层404b，并且防止硅进入到氧化物半导体层404b中，优选将第一氧化物层404a及第二氧化物层404c形成为足够厚。
在混入有硅的区域中，由于氧化物层中的氧与硅键合而氧化物层的结晶性降低，容易形成氧缺损。因此，有时包含在氧化物半导体层404b中的氧缺损扩散到硅的混入区域中，在硅的混入区域中被俘获（gettering）。图20示意性地示出这样的情况。图20中的以斜线表示的区域是硅混入到氧化物层中的区域，Vo是氧缺损。注意，在此，“氧缺损扩散”是指位于氧缺损附近的氧原子填补氧缺损，在所填补的氧原子原来存在的位置上形成新的氧缺损，由此被看作氧缺损在外观上移动。
被硅的混入区域俘获的氧缺损与从基底绝缘层402及栅极绝缘层408供应的氧键合。因此，第一氧化物层404a及第二氧化物层404c的氧缺损并不增大。
如此，氧化物半导体层404b中的氧缺损扩散，被硅的混入区域俘获，由此可以减少形成在与基底绝缘层402及栅极绝缘层408分开的区域中形成的氧化物半导体层404b的氧缺损。
在本实施方式中，将衬底温度设定为室温，使用原子数比为In：Ga：Zn=1：3：2的靶材，来形成具有非晶结构的第一氧化物层404a。将具有非晶结构的第一氧化物层404a的厚度设定为1nm以上且50nm以下，优选为20nm以上且40nm以下。当将第一氧化物层404a形成为厚时，可以防止基底绝缘层402的成分进入到氧化物半导体层404b中。例如，在基底绝缘层402是氧化硅的情况下，可以防止硅进入到氧化物半导体层404b中。
另外，当形成氧化物半导体层404b时，将衬底温度设定为400℃，使用原子数比为In：Ga：Zn=1：1：1的靶材。作为氧化物半导体层404b，优选采用包含c轴在大致垂直于表面的方向上取向的结晶的膜，优选采用CAAC-OS膜。将氧化物半导体层404b的厚度设定为1nm以上且40nm以下，优选为5nm以上且20nm以下。将氧化物半导体层404b的成膜温度设定为400℃以上且550℃以下，优选为450℃以上且500℃以下。但是，在已经形成的布线层能够承受的温度范围下进行成膜。
作为氧化物层的成膜之后的加热处理，采用如下条件：在减压下，在氮、氧或氮及氧气氛下，150℃以上且低于衬底的应变点，优选为250℃以上且450℃以下，更优选为300℃以上且450℃以下。通过加热处理，去除氧化物层中的过剩的氢（包括水或羟基）（脱水化或脱氢化）。并且，在维持加热处理结束之后的加热温度，或从该加热温度进行缓冷的状态下，对同一炉中引入高纯度的氧气体或超干燥空气（使用CRDS（cavity ring-down laserspectroscopy：光腔衰荡光谱法）方式的露点仪进行测量时的水分量是20ppm（露点换算为-55℃）以下，优选的是1ppm以下，更优选的是10ppb以下的空气）。通过氧气体作用，供应由于脱水化或脱氢化处理中的杂质排除工序而同时被减少的构成氧化物的主要构成元素即氧。
通过在形成氧化物半导体层404b之后进行加热处理，可以将氧化物半导体层404b中的氢浓度设定为低于5×1018原子/cm3，优选为1×1018原子/cm3以下，更优选为5×1017原子/cm3以下，更优选为1×1016原子/cm3以下。
在氦、氖、氩、氙、氪等稀有气体或包含氮的惰性气体气氛下进行加热处理。或者，也可以在惰性气体气氛下进行加热之后在氧气氛下进行加热。另外，上述惰性气体气氛及氧气氛优选不包含氢、水等。处理时间是3分钟至24小时。也可以对氧化物层进行多次加热处理，并对其时序没有特别的限制。
接着，在氧化物半导体层404b上形成成为源电极层406a及漏电极层406b的导电膜。利用等离子体CVD法或溅射法等，使用钼、钛、钽、钨、铝、铜、铬、钕、钪等金属材料或以它们为主要构成元素的合金材料，来形成导电膜。并且，也可以应用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物等导电材料。另外，也可以采用上述导电材料和上述金属材料的叠层结构。
通过在形成上述导电膜之后进行蚀刻，可以形成源电极层406a及漏电极层406b（参照图2B）。另外，在形成源电极层406a及漏电极层406b时的蚀刻中，有时由源电极层406a及漏电极层406b夹持的区域的氧化物半导体层404b也同时被蚀刻，其膜厚被减少。因此，有时，与氧化物半导体层404b的重叠于源电极层及漏电极层的区域的厚度相比，氧化物半导体层404b的不重叠于源电极层及漏电极层的区域的膜厚较薄。
接着，在源电极层406a及漏电极层406b上，形成成为第二氧化物层404c的氧化物膜405及成为栅极绝缘层408的栅极绝缘膜407的叠层（参照图2C）。
作为氧化物膜405，可以使用与第一氧化物层404a相同的材料及方法来形成。但是，优选的是，将氧化物膜405的膜厚设定为薄于第一氧化物层404a且厚于氧化物半导体层404b。另外，因为氧化物膜405重叠于具有结晶结构的氧化物半导体层404b，所以以氧化物半导体层404b所具有的结晶为籽晶进行结晶生长，容易成为具有结晶结构的膜。因此，即使使用与第一氧化物层404a相同的材料和方法来形成，也有时氧化物膜405的结晶结构与第一氧化物层404a的结晶结构不同，作为第二氧化物层404c形成结晶性高的膜。但是，第二氧化物层404c的结晶性低于氧化物半导体层404b的结晶性。另外，有时第二氧化物层404c的接触于氧化物半导体层404b的区域的结晶性和第二氧化物层404c的不接触于氧化物半导体层404b的区域的结晶性不同。
另外，氧化物半导体层404b与第二氧化物层404c之间的界面混合。通过使界面混合，氧化物半导体层404b与第二氧化物层404c之间的界面散射被降低。
另外，第二氧化物层404c的一部分，即接触于源电极层406a及漏电极层406b且不接触于氧化物半导体层404b的区域容易具有非晶结构。此外，将第二氧化物层404c的膜厚设定为1nm以上且40nm以下，优选为5nm以上且30nm以下。通过将第二氧化物层404c形成为厚，可以抑制栅极绝缘层408的成分进入到氧化物半导体层404b中。尤其是，在栅极绝缘层中使用氧化硅的情况下，可以抑制硅进入到氧化物半导体层404b中。通过在源电极层406a及漏电极层406b上设置第二氧化物层404c，可以实现第二氧化物层404c的厚膜化，而不增大氧化物半导体层404b与源电极层406a之间以及氧化物半导体层404b与漏电极层406b之间的电阻。
可以使用与基底绝缘层402相同的材料和方法形成栅极绝缘层408。
接着，在栅极绝缘膜407上形成栅电极层410（参照图2D）。可以使用与源电极层406a及漏电极层406b相同的材料及方法形成栅电极层410。
栅电极层410与源电极层406a及漏电极层406b重叠。通过采用这种结构，漏电极层406b附近的高电场得到缓和，可以提高晶体管420的导通特性。
接着，使用掩模对氧化物膜405及栅极绝缘膜407选择性地进行蚀刻，形成第二氧化物层404c及栅极绝缘层408（参照图3A）。
第二氧化物层404c及栅极绝缘层408的边缘部与源电极层406a及漏电极层406b重叠，其侧面与后面形成的氧化物绝缘层412接触。通过第二氧化物层404c及栅极绝缘层408的一部分被蚀刻而去除，由此可以经由第二氧化物层404c、栅极绝缘层408或其双方，将从氧化物绝缘层412释放出的氧供应到氧化物半导体层404b中。
另外，也可以在形成栅电极层410之前对第二氧化物层404c及栅极绝缘层408进行蚀刻。此外，作为在此使用的蚀刻掩模，也可以转用对第一氧化物层404a及氧化物半导体层404b进行蚀刻时使用的掩模。通过转用该掩模，可以减少掩模个数。
接着，在栅电极层410上形成氧化物绝缘层412。可以使用与基底绝缘层402相同的材料和方法形成氧化物绝缘层412。作为氧化物绝缘层412，优选使用氧化硅膜、氧氮化硅膜、氧化铝膜、氧氮化铝膜、氧化铪膜或氧化镓膜等氧化物绝缘层或包含氮的氧化物绝缘层。优选的是，将氧化物绝缘层412形成为能将氧供应到氧化物半导体层404b中的、包含过剩的氧的膜。
另外，作为能够供应氧的膜，优选在与基底绝缘层402同样的条件下形成氧化物绝缘层412：使用等离子体CVD装置，在进行真空排气的条件下，利用高功率密度的高频功率进行成膜，由此形成包含过剩的氧且容易释放出氧的膜。
另外，也可以利用离子注入法、离子掺杂法、等离子体浸没离子注入法等对氧化物绝缘层412添加氧。通过添加氧，可以使氧化物绝缘层412包含过剩的氧，将氧从氧化物绝缘层412供应到氧化物半导体层404b中。
在形成氧化物绝缘层412之后，进行加热处理。氧化物半导体层404b包含由于暴露于形成氧化物半导体层404b之后的蚀刻或等离子体、受到损伤而形成的氧缺损。因此，通过在此进行加热处理，将氧供应到氧化物半导体层404b中而减少氧缺损，从而恢复在形成氧化物半导体层404b之后受到的损伤。典型的是，将该加热处理的温度设定为200℃以上且450℃以下。通过该加热处理，可以释放出包含在氧化物绝缘层412中的氧。
例如，在氮及氧的混合气氛下，以350℃进行1小时的加热处理。通过加热处理，包含在氧化物半导体层404b中的氢原子及氧原子从氧化物半导体层404b脱离。在氧化物半导体层404b中，氧原子脱离的位置成为氧缺损，氧化物绝缘层所包含的比满足化学计量组成的氧多的氧原子移动到氧缺损的位置，来填补氧缺损。
由此，通过形成氧化物绝缘层412之后的加热处理，氮、氢或水从氧化物半导体层404b脱离，可以将膜中的氮、氢或水的含有比例降低到十分之一左右。
在氧化物绝缘层412上形成绝缘层414。作为绝缘层414，使用包含氮化硅、氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪等的膜。通过形成绝缘层414，可以抑制杂质从半导体装置上部进入到氧化物半导体层404b中，或者抑制包含在氧化物半导体层404b及氧化物绝缘层412中的氧脱离到半导体装置的上部。
通过上述工序，可以制造半导体装置（参照图3B）。
在本实施方式所示的半导体装置中，在成为沟道的氧化物半导体层与基底绝缘层之间形成有第一氧化物层，且在氧化物半导体层与栅极绝缘层之间形成有第二氧化物层，抑制硅等杂质元素从基底绝缘层及栅极绝缘层进入到氧化物半导体层中，可以实现晶体管的特性变动得到降低且可靠性高的半导体装置。
以与氧化物半导体层404b接触的方式形成源电极层406a及漏电极层406b，且在源电极层406a及漏电极层406b上形成第二氧化物层404c，从而可以实现第一氧化物层及第二氧化物层的厚膜化，而不降低氧化物半导体层404b与源电极层406a之间以及氧化物半导体层404b与漏电极层406b之间的接触电阻。通过将第一氧化物层及第二氧化物层形成为厚，可以抑制杂质进入到氧化物半导体层中，可以使晶体管具有稳定的特性。
再者，对氧化物膜405和栅极绝缘膜407选择性地进行蚀刻而形成第二氧化物层404c及栅极绝缘层408，由此可以将氧从设置在第二氧化物层404c及栅极绝缘层408上的氧化物绝缘层412供应到氧化物半导体层404b中。通过将氧供应到氧化物半导体层404b中来填补氧缺损，可以使晶体管具有稳定的特性，可以提供一种可靠性高的半导体装置。
注意，本实施方式所示的晶体管的结构不局限于上述结构。例如，如图4A所示的晶体管430那样，第一氧化物层404a与氧化物半导体层404b的形状也可以不同。在晶体管430中，在不设置氧化物半导体层404b的区域中，第一氧化物层404a与源电极层406a及漏电极层406b接触。通过采用这种结构，可以实现第一氧化物层404a的厚膜化而不降低源电极层406a及漏电极层406b的台阶覆盖性，可以抑制杂质元素进入到氧化物半导体层404b中。
另外，如图4B所示的晶体管440那样，也可以以台阶状形成源电极层406a及漏电极层406b的与栅电极层410重叠的周边部。台阶状的周边部可以通过进行多次的蚀刻（伴随抗蚀剂掩模的缩退（缩小）的蚀刻及使用该缩退的抗蚀剂掩模的蚀刻）来形成。通过使源电极层406a及漏电极层406b的周边部具有台阶状，可以提高第二氧化物层404c的台阶覆盖性。
另外，如图4C所示的晶体管450那样，也可以采用源电极层及漏电极层具有两层结构的结构。图4C所示的晶体管450包括决定沟道长度的第一源电极层416a及第一漏电极层416b；以及形成在第一源电极层416a及第一漏电极层416b上且用来降低源电极层及漏电极层整体的电阻的第二源电极层418a及第二漏电极层418b。
第一源电极层416a及第一漏电极层416b之间的长度成为晶体管450的沟道长度。在将晶体管450的沟道长度设定为短于50nm，优选为短于30nm左右的情况下，优选将使用电子束对抗蚀剂进行曝光并显影的掩模等用作蚀刻掩模。此时，在能够照射电子束的电子束写入装置中，优选的是，使最小光束径优选为2nm以下来进行照射。
注意，能够通过电子束形成的掩模较薄，因此，考虑到用作掩模的抗蚀剂的覆盖性，优选将第一源电极层416a及第一漏电极层416b形成为薄。但是，如果将第一源电极层416a及第一漏电极层416b形成为薄，则电阻增高。于是，为了降低电阻，优选形成能够实现厚膜化的第二源电极层418a及第二漏电极层418b。
另外，如图5所示，也可以采用如下结构：源电极层406a及漏电极层406b形成在第一氧化物层404a上且与该第一氧化物层404a接触；氧化物半导体层404b形成在源电极层406a及漏电极层406b上且与该源电极层406a及该漏电极层406b接触。在氧化物半导体层404b上层叠并形成有第二氧化物层404c及栅极绝缘层408。
在如图5A所示的晶体管460中，源电极层406a及漏电极层406b设置在第一氧化物层404a上且与该第一氧化物层404a接触。源电极层406a及漏电极层406b上的氧化物半导体层404b、第二氧化物层404c及栅极绝缘层408使用相同的掩模被蚀刻。另外，通过在氧化物半导体层404b上设置有第二氧化物层404c的状态下进行蚀刻，氧化物半导体层404b的表面不受到由于蚀刻的损伤，可以实现具有稳定的特性的半导体装置。
与图4B所示的晶体管440同样，在图5B所示的晶体管470中，源电极层406a及漏电极层406b具有台阶状的周边部。通过采用这种形状，氧化物半导体层404b、第二氧化物层404c及栅极绝缘层408的覆盖性得到提高。
本实施方式所示的晶体管可以与其他实施方式适当地组合而实施。
实施方式2
在本实施方式中，对与实施方式1不同的半导体装置进行说明。另外，与实施方式1相同的部分由相同的附图标记表示而省略详细的说明。图6示出本实施方式的半导体装置。图6B示出本实施方式的半导体装置的俯视图，图6A是沿图6B所示的点划线C-D的截面图。
另外，图6A所示的晶体管520包括：衬底400上的基底绝缘层402；基底绝缘层402上的第一氧化物层404a及氧化物半导体层404b；第一氧化物层404a及氧化物半导体层404b上的源电极层406a及漏电极层406b；源电极层406a及漏电极层406b上的第二氧化物层404c；第二氧化物层404c上的栅极绝缘层408；栅极绝缘层408上的栅电极层410；源电极层406a、漏电极层406b、第二氧化物层404c、栅极绝缘层408及栅电极层410上的氧化物绝缘层412；以及氧化物绝缘层412上的绝缘层414。
第二氧化物层404c的上边缘部与栅极绝缘层408的下边缘部一致，且栅极绝缘层408的上边缘部与栅电极层410的下边缘部一致。通过以栅电极层410为掩模对栅极绝缘层408及第二氧化物层404c进行蚀刻来形成这样的结构。通过将栅电极层410用作掩模，可以减少掩模个数。
注意，在此，“一致”不一定需要严格的一致，并包括通过使用同一掩模的蚀刻得到的形状一致的程度。因此，有第二氧化物层404c的上边缘部比栅极绝缘层408的下边缘部突出或向里退缩的情况以及栅极绝缘层408的上边缘部比栅电极层410的下边缘部突出或向里退缩的情况。
注意，本实施方式所示的晶体管的结构不局限于此。例如，如图7A所示的晶体管530那样，与图4B所示的晶体管440同样，也可以以台阶状形成与栅电极层410重叠的源电极层406a及漏电极层406b的周边部。
如图7B所示的晶体管540那样，与图4C所示的晶体管450同样，也可以使源电极层及漏电极层具有两层结构。
另外，如图7C所示的晶体管550那样，可以以与栅电极层410的侧面接触的方式形成侧壁绝缘层413。
晶体管550包括：衬底400上的基底绝缘层402；基底绝缘层402上的第一氧化物层404a及氧化物半导体层404b的叠层；第一氧化物层404a及氧化物半导体层404b上的源电极层406a及漏电极层406b；源电极层406a及漏电极层406b上的第二氧化物层404c；第二氧化物层404c上的栅极绝缘层408；栅极绝缘层408上的栅电极层410；覆盖栅电极层410的侧面的侧壁绝缘层413；源电极层406a、漏电极层406b、栅电极层410及侧壁绝缘层413上的氧化物绝缘层412；以及氧化物绝缘层412上的绝缘层414。
侧壁绝缘层413的下边缘部与栅极绝缘层408的上边缘部一致，且栅极绝缘层408的下边缘部与第二氧化物层404c的上边缘部一致。通过以侧壁绝缘层413及栅电极层410为掩模对栅极绝缘层408及第二氧化物层404c进行蚀刻来形成这样的结构。注意，在此，“一致”不一定需要严格的一致，并包括通过使用相同的掩模的蚀刻得到的形状一致的程度。因此，包括在第二氧化物层404c的上边缘部比栅极绝缘层408的下边缘部突出或向里退缩的情况，栅极绝缘层408的上边缘部比侧壁绝缘层413的下边缘部突出或向里退缩等的情况。
通过设置侧壁绝缘层413，可以提高栅电极层410与源电极层406a之间以及栅电极层410与漏电极层406b之间的绝缘性。
在此，对晶体管550的制造方法进行说明。另外，省略与实施方式1相同的部分。
到制造栅电极层410为止，可以使用实施方式1所示的晶体管420同样的方法来制造晶体管550。图8A对应于图2D。因此，关于图8A所示的结构的制造方法，可以参照实施方式1的记载。
图8A所示的晶体管包括：衬底400上的基底绝缘层402；基底绝缘层402上的第一氧化物层404a及氧化物半导体层404b的叠层；氧化物半导体层404b上的源电极层406a及漏电极层406b；源电极层406a及漏电极层406b上的氧化物膜405；氧化物膜405上的栅极绝缘膜407；以及栅极绝缘膜407上的栅电极层410。
在栅电极层410上形成用作侧壁绝缘层413的绝缘膜411（参照图8B）。绝缘膜411可以使用与实施方式1所示的氧化物绝缘层412相同的方法及材料形成。接着，通过对绝缘膜411进行各向异性蚀刻，来形成侧壁绝缘层413（参照图8C）。
接着，以侧壁绝缘层413及栅电极层410为掩模对氧化物膜405及栅极绝缘膜407选择性地进行蚀刻，形成第二氧化物层404c及栅极绝缘层408（参照图9A）。
在此，在形成第二氧化物层404c及栅极绝缘层408时的蚀刻中，有时源电极层406a及漏电极层406b也与此一起被蚀刻。另外，当源电极层406a及漏电极层406b被蚀刻时，有时通过蚀刻从这些层而被去除的金属会附着在第二氧化物层404c及栅极绝缘层408的侧面。经由附着在第二氧化物层404c及栅极绝缘层408的侧面的金属，有时栅电极层410与源电极层406a或漏电极层406b导通。
因此，通过设置侧壁绝缘层413，即使源电极层406a及漏电极层406b被蚀刻而在第二氧化物层404c及栅极绝缘层408的侧面附着金属，也可以抑制栅电极层410与源电极层406a之间以及栅电极层410与漏电极层406b之间的导通。
接着，在源电极层406a、漏电极层406b、第二氧化物层404c、栅极绝缘层408、栅电极层410及侧壁绝缘层413上层叠并形成氧化物绝缘层412及绝缘层414（参照图9B）。可以使用与实施方式1相同的方法和材料形成氧化物绝缘层412及绝缘层414。
另外，本实施方式所示的晶体管不局限于此，如图10A和图10B所示的晶体管那样，也可以采用如下结构：源电极层406a及漏电极层406b形成在第一氧化物层404a上且与该第一氧化物层404a接触；氧化物半导体层404b形成在源电极层406a及漏电极层406b上且与该源电极层406a及该漏电极层406b接触。在氧化物半导体层404b上层叠并形成有第二氧化物层404c及栅极绝缘层408。
与图5A所示的晶体管460同样，在图10A所示的晶体管560中，第一氧化物层404a不被蚀刻而延伸在源电极层406a及漏电极层406b的下方，氧化物半导体层404b、第二氧化物层404c及栅极绝缘层408以栅电极层410为掩模被蚀刻。
如图5B所示的晶体管470那样，在图10B所示的晶体管570中，将与栅电极层410重叠的源电极层406a及漏电极层406b的周边部形成为台阶状，氧化物半导体层404b、第二氧化物层404c及栅极绝缘层408以栅电极层410为掩模被蚀刻。
在本实施方式所示的半导体装置中，在成为沟道的氧化物半导体层与基底绝缘层之间形成有第一氧化物层，且在氧化物半导体层与栅极绝缘层之间形成有第二氧化物层，抑制硅等杂质元素从基底绝缘层及栅极绝缘层进入到氧化物半导体层中，而晶体管的特性变动得到抑制。
以与氧化物半导体层404b接触的方式形成源电极层406a及漏电极层406b，且在源电极层406a及漏电极层406b上形成第二氧化物层404c，从而可以实现第一氧化物层及第二氧化物层的厚膜化，而不降低氧化物半导体层404b与源电极层406a之间以及氧化物半导体层404b与漏电极层406b之间的接触电阻。通过将第一氧化物层及第二氧化物层形成为厚，可以抑制杂质进入到氧化物半导体层中，可以使晶体管具有稳定的特性。
再者，对第二氧化物层404c及栅极绝缘层408选择性地进行蚀刻而将它们去除，从而可以将氧从设置在第二氧化物层404c及栅极绝缘层408上的氧化物绝缘层412供应到氧化物半导体层404b中。
通过在第二氧化物层404c及栅极绝缘层408的蚀刻中将栅电极层410及侧壁绝缘层413用作掩模，可以减少掩模个数。
另外，通过以与栅电极层410的侧面接触的方式形成侧壁绝缘层413，可以抑制栅电极层410与源电极层406a之间以及栅电极层410与漏电极层406b之间的导通，可以提高晶体管的可靠性。
本实施方式所示的晶体管可以与其他实施方式适当地组合而实施。
实施方式3
作为半导体装置的一个例子，图11A示出作为逻辑电路的NOR型电路的电路图的一个例子。图11B是NAND型电路的电路图。
在图11A所示的NOR型电路中，为p沟道型晶体管的晶体管801、802是将单晶硅衬底用于沟道形成区的晶体管，为n沟道型晶体管的晶体管803、804是具有与实施方式1及实施方式2所示的晶体管同样的结构的、将氧化物半导体膜用于沟道形成区的晶体管。
注意，在图11A所示的NOR型电路中，晶体管803、804在隔着氧化物半导体膜重叠于栅电极层的位置可以设置控制晶体管的电特性的导电层。通过控制该导电层的电位，例如将该导电层的电位设定为GND，可以使晶体管803、804的阈值电压进一步向正方向漂移，还可以实现常闭型晶体管。
在图11B所示的NAND型电路中，为n沟道型晶体管的晶体管812、813是具有与实施方式1及实施方式2所示的晶体管同样的结构的将氧化物半导体膜用于沟道形成区的晶体管。
注意，在图11B所示的NAND型电路中，晶体管812、813在隔着氧化物半导体膜重叠于栅电极层的位置可以设置控制晶体管的电特性的导电层。通过控制该导电层的电位，例如将该导电层的电位设定为GND，可以使晶体管812、813的阈值电压进一步向正方向漂移，还可以实现常闭型晶体管。
在本实施方式所示的半导体装置中，通过应用将氧化物半导体用于其沟道形成区的截止电流极小的晶体管，从而可以充分降低耗电量。
此外，通过使用实施方式1及实施方式2所示的晶体管，可以提供能够进行高速工作、可靠性高且特性稳定的NOR型电路和NAND型电路。
本实施方式所示的半导体装置可以与其他实施方式所示的半导体装置适当地组合而使用。
实施方式4
在本实施方式中，参照附图说明如下半导体装置（存储装置）的一个例子，该半导体装置（存储装置）使用实施方式1及实施方式2所示的晶体管，即使在不供电的情况下也能够保持存储内容，并且对写入次数也没有限制。
图12A是示出本实施方式的半导体装置的电路图。
图12A所示的晶体管260在硅中形成有沟道，该晶体管260容易进行高速工作。此外，可以作为晶体管262应用实施方式1及实施方式2所示的晶体管，该晶体管262利用其特性而能够长时间地保持电荷。
此外，假设上述晶体管都是n沟道型晶体管而进行说明，但是作为用于本实施方式所示的半导体装置的晶体管，也可以使用p沟道型晶体管。
在图12A中，第一布线（1st Line）与晶体管260的源电极层电连接，第二布线（2ndLine）与晶体管260的漏电极层电连接。另外，第三布线（3rd Line）与晶体管262的源电极层和漏电极层中的一方电连接，第四布线（4th Line）与晶体管262的栅电极层电连接。并且，晶体管260的栅电极层以及晶体管262的源电极层和漏电极层中的另一方与电容元件264的一方的电极电连接，第五布线（5th Line）与电容元件264的另一方的电极电连接。
在图12A所示的半导体装置中，通过有效地利用可以保持晶体管260的栅电极层的电位的特征，如下所示那样，可以进行信息的写入、保持以及读出。
对信息的写入及保持进行说明。首先，将第四布线的电位设定为使晶体管262成为导通状态的电位，使晶体管262成为导通状态。由此，对晶体管260的栅电极层和电容元件264提供第三布线的电位。也就是说，对晶体管260的栅电极层提供规定的电荷（写入）。这里，提供赋予两种不同电位电平的电荷（以下，称为低电平电荷、高电平电荷）中的任一种。然后，通过将第四布线的电位设定为使晶体管262成为关闭状态的电位，来使晶体管262成为关闭状态，而保持提供到晶体管260的栅电极层的电荷（保持）。
因为晶体管262的截止电流极小，所以晶体管260的栅电极层的电荷被长时间地保持。
接着，对信息的读出进行说明。当在对第一布线提供规定的电位（恒电位）的状态下，对第五布线提供适当的电位（读出电位）时，根据保持在晶体管260中的栅电极层的电荷量，第二布线取不同的电位。一般而言，这是因为如下缘故：在晶体管260为n沟道型的情况下，对晶体管260的栅电极层提供高电平电荷时的外观上的阈值Vth_H低于对晶体管260的栅电极提供低电平电荷时的外观上的阈值Vth_L。在此，外观上的阈值电压是指为了使晶体管260成为“导通状态”所需要的第五布线的电位。因此，通过将第五布线的电位设定为Vth_H和Vth_L之间的电位V0，可以辨别提供到晶体管260的栅电极层的电荷。例如，在写入中，当被供应高电平电荷时，如果第五布线的电位为V0（＞Vth_H），晶体管260则成为“导通状态”。当被供应低电平电荷时，即使第五布线的电位为V0（＜Vth_L），晶体管260也维持“截止状态”。因此，根据第二布线的电位可以读出所保持的信息。
注意，当将存储单元配置为阵列状来使用时，需要只读出所希望的存储单元的信息。像这样，当不读出信息时，对第五布线提供无论栅电极层的状态如何都使晶体管260成为“截止状态”的电位，也就是小于Vth_H的电位，即可。或者，对第五布线提供无论栅电极层的状态如何都使晶体管260成为“导通状态”的电位，也就是大于Vth_L的电位，即可。
图12B示出与上述不同的存储装置的结构的一个方式的例子。图12B示出半导体装置的电路结构的一个例子，而图12C是示出半导体装置的一个例子的示意图。以下首先说明图12B所示的半导体装置，接着说明图12C所示的半导体装置。
在图12B所示的半导体装置中，位线BL与晶体管262的源电极或漏电极中的一方电连接，字线WL与晶体管262的栅电极层电连接，并且晶体管262的源电极或漏电极中的另一方与电容元件254的第一端子电连接。
使用氧化物半导体的晶体管262具有截止电流极小的特征。因此，通过使晶体管262成为截止状态，可以长时间地保持电容元件254的第一端子的电位（或累积在电容元件254中的电荷）。
接着，说明对图12B所示的半导体装置（存储单元250）进行信息的写入及保持的情况。
首先，通过将字线WL的电位设定为使晶体管262成为导通状态的电位，以使晶体管262成为导通状态。由此，将位线BL的电位施加到电容元件254的第一端子（写入）。然后，通过将字线WL的电位设定为使晶体管262成为截止状态的电位，来使晶体管262成为截止状态，由此保持电容元件254的第一端子的电位（保持）。
因为晶体管262的截止电流极小，所以可以长时间地保持电容元件254的第一端子的电位（或累积在电容元件中的电荷）。
接着，对信息的读出进行说明。当晶体管262成为导通状态时，处于浮动状态的位线BL与电容元件254导通，于是，在位线BL与电容元件254之间电荷被再次分配。其结果，位线BL的电位发生变化。位线BL的电位的变化量根据电容元件254的第一端子的电位（或累积在电容元件254中的电荷）而取不同的值。
例如，在以V为电容元件254的第一端子的电位，以C为电容元件254的电容，以CB为位线BL所具有的电容分量（以下也称为位线电容），并且以VB0为再次分配电荷之前的位线BL的电位的条件下，再次分配电荷之后的位线BL的电位为（CB×VB0+C×V）/（CB+C）。因此，作为存储单元250的状态，当电容元件254的第一端子的电位为V1和V0（V1＞V0）的两个状态时，保持电位V1时的位线BL的电位（＝（CB×VB0+C×V1）/（CB+C））高于保持电位V0时的位线BL的电位（＝（CB×VB0+C×V0）/（CB+C））。
并且，通过比较位线BL的电位与规定的电位，可以读出信息。
如上所述，图12B所示的半导体装置可以利用晶体管262的截止电流极小的特征，在长期间保持累积在电容元件254中的电荷。就是说，因为不需要进行刷新工作，或者，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。另外，即使没有电力供应，也可以在长期间保持存储内容。
接着，对图12C所示的半导体装置进行说明。
图12C所示的半导体装置在其上部作为存储电路包括存储单元阵列251a及存储单元阵列251b，该存储单元阵列251a及存储单元阵列251b包括多个图12B所示的存储单元250，并且在其下部包括用来使存储单元阵列251（存储单元阵列251a及存储单元阵列251b）工作的外围电路253。另外，外围电路253与存储单元阵列251电连接。
通过采用图12C所示的结构，可以直接在存储单元阵列251（存储单元阵列251a及存储单元阵列251b）下方设置外围电路253，从而可以实现半导体装置的小型化。
作为设置在外围电路253中的晶体管，更优选使用与晶体管262不同的半导体材料。例如，可以使用硅、锗、硅锗、碳化硅或砷化镓等，优选使用单晶半导体。另外，还可以使用有机半导体材料等。使用这种半导体材料的晶体管能够进行充分的高速工作。从而，通过利用上述晶体管，能够顺利实现被要求高速工作的各种电路（逻辑电路、驱动电路等）。
另外，图12C所示的半导体装置示出层叠有两个存储单元阵列251（存储单元阵列251a、存储单元阵列251b）的结构，但是所层叠的存储单元阵列的个数不局限于此。也可以采用层叠有三个以上的存储单元阵列的结构。
通过作为晶体管262应用在沟道形成区中使用氧化物半导体的晶体管，可以在长期间内保持存储内容。就是说，可以实现不需要进行刷新工作的半导体存储装置，或者，刷新工作的频度极少的半导体存储装置，因此可以充分降低耗电量。
此外，通过作为本实施方式所示的半导体装置应用实施方式1及实施方式2所示的层叠有氧化物半导体层且使得用作沟道形成区的氧化物半导体层远离氧化物半导体叠层的表面的晶体管，可以实现具有高可靠性并显示稳定的电特性的半导体装置。
实施方式5
在本实施方式中，参照图13至图16对将上述实施方式所示的半导体装置应用于移动电话、智能手机、电子书籍等电子设备的例子进行说明。
图13示出电子设备的框图。图13所示的电子设备具有RF电路901、模拟基带电路902、数字基带电路903、电池904、电源电路905、应用处理器906、快闪存储器910、显示器控制器911、存储电路912、显示器913、触摸传感器919、音频电路917以及键盘918等。显示器913具有显示部914、源极驱动器915以及栅极驱动器916。应用处理器906具有CPU907、DSP908以及接口（IF）909。存储电路912一般由SRAM或DRAM构成，通过将上述实施方式所说明的半导体装置用于该部分，能够提供一种电子设备，该电子设备能够以高速进行信息的写入和读出，能够在长期间保持存储内容，能够充分降低耗电量并具有高可靠性。
图14示出将上述实施方式所说明的半导体装置用于显示器的存储电路950的例子。图14所示的存储电路950具有存储器952、存储器953、开关954、开关955以及存储器控制器951。另外，存储电路连接于：读出并控制从信号线输入的图像数据（输入图像数据）和储存在存储器952及存储器953中的数据（存储图像数据）的显示器控制器956；以及根据来自显示器控制器956的信号进行显示的显示器957。
首先，通过应用处理器（未图示）形成某图像数据（输入图像数据A）。该输入图像数据A通过开关954被储存在存储器952中。然后，将储存在存储器952中的图像数据（存储图像数据A）通过开关955及显示器控制器956发送到显示器957而进行显示。
在输入图像数据A没有变化时，存储图像数据A一般以30至60Hz左右的周期从存储器952通过开关955由显示器控制器956读出。
接着，例如在用户进行了改写画面的操作时（即在输入图像数据A有变化时），应用处理器形成新的图像数据（输入图像数据B）。该输入图像数据B通过开关954被储存在存储器953中。在该期间存储图像数据A也继续定期地通过开关955从存储器952被读出。当在存储器953中储存完新的图像数据（存储图像数据B）时，从显示器957的下一个帧开始读出存储图像数据B，并且将该存储图像数据B通过开关955及显示器控制器956发送到显示器957而进行显示。该读出一直持续到下一个新的图像数据储存到存储器952中。
如上所述，通过由存储器952及存储器953交替进行图像数据的写入和图像数据的读出，来进行显示器957的显示。另外，存储器952、存储器953不局限于两个不同的存储器，也可以将一个存储器分割而使用。通过将上述实施方式所说明的半导体装置用于存储器952及存储器953，能够以高速进行信息的写入和读出，能够在长期间保持存储内容，还能够充分降低耗电量。此外，可以实现不容易受到来自外部的水、水分等的混入的影响的可靠性高的半导体装置。
图15是电子书籍的框图。图15所示的电子书籍具有电池1001、电源电路1002、微处理器1003、快闪存储器1004、音频电路1005、键盘1006、存储电路1007、触摸屏1008、显示器1009、显示器控制器1010。
在此，可以将上述实施方式所说明的半导体装置用于图15的存储电路1007。存储电路1007具有暂时保持书籍内容的功能。例如，当用户使用高亮功能时，存储电路1007将用户所指定的部分的信息储存并保持。另外，高亮功能是指如下功能：在用户阅读电子书籍时，通过对特定部分做标记，例如通过改变显示颜色；划下划线；将文字改为粗体字；改变文字的字体等，来进行标记从而示出该部分与周围不一样。将存储电路1007用于短期的信息存储，并且当进行长期的信息存储时，也可以将存储电路1007所保持的数据拷贝到快闪存储器1004中。即使在此情况下也可以通过采用上述实施方式所说明的半导体装置，而能够进行高速的信息写入和读出，能够在长期间保持存储内容，还能够充分地降低耗电量。此外，可以实现不容易受到来自外部的水、水分等的混入的影响的可靠性高的半导体装置。
图16示出电子设备的具体例子。图16A和图16B是能够进行折叠的平板终端。图16A示出打开的状态，平板终端包括框体9630、显示部9631a、显示部9631b、显示模式切换开关9034、电源开关9035、省电模式切换开关9036、扣件9033以及操作开关9038。
上述实施方式所示的半导体装置可以应用于显示部9631a及显示部9631b，由此可以实现可靠性高的平板终端。此外，也可以将上述实施方式所示的存储装置应用于本实施方式的半导体装置。
在显示部9631a中，可以将其一部分用作触摸屏的区域9632a，并且可以通过接触所显示的操作键9638来输入数据。此外，作为一个例子，使显示部9631a的一半区域只具有显示的功能，并且使另一半区域具有触摸屏的功能，但是显示部9631a不局限于该结构。可以在显示部9631a的整面上显示键盘按钮来将其用作触摸屏，并且将显示部9631b用作显示屏幕。
此外，显示部9631b与显示部9631a同样，也可以将其一部分用作触摸屏的区域9632b。此外，通过使用手指或触屏笔等接触显示有触摸屏的键盘显示切换按钮9639的位置，可以在显示部9631b上显示键盘按钮。
此外，也可以对触摸屏的区域9632a和触摸屏的区域9632b同时进行触摸输入。
另外，显示模式切换开关9034能够切换竖屏显示和横屏显示等显示的方向并选择黑白显示和彩色显示的切换等。根据利用平板终端所内置的光传感器来检测的使用时的外光的光量，省电模式切换开关9036可以将显示的亮度设定为最适合的亮度。平板终端除了光传感器以外还可以内置陀螺仪和加速度传感器等检测倾斜度的传感器等的其他检测装置。
此外，图16A示出显示部9631b的显示面积与显示部9631a的显示面积相同的例子，但是不局限于此，可以使一方的尺寸和另一方的尺寸不同，也可以使它们的显示质量不同。例如显示部9631a和显示部9631b中的一方的显示面板也可以进行比另一方的显示面板高清的显示。
图16B示出合上的状态，并且平板终端包括框体9630、太阳能电池9633、充放电控制电路9634、电池9635以及DCDC转换器9636。此外，在图16B中，作为充放电控制电路9634的一个例子示出具有电池9635和DCDC转换器9636的结构。
此外，平板终端能够进行折叠，因此不使用时可以使框体9630成为合上的状态。因此，可以保护显示部9631a和显示部9631b，从而可以提供一种具有良好的耐久性且从长期使用的观点来看具有良好的可靠性的平板终端。
此外，图16A和图16B所示的平板终端还可以具有如下功能：显示各种各样的信息（静态图像、动态图像、文字图像等）的功能；将日历、日期或时刻等显示在显示部上的功能；对显示在显示部上的信息进行触摸输入操作或编辑的触摸输入功能；以及通过各种各样的软件（程序）控制处理的功能等。
本实施方式所示的结构、方法等可以与其他的实施方式所示的结构或方法等适当地组合而使用。
实施例1
在本实施例中，作为实施例样品，制造具有与图7A所示的晶体管530相同的结构的晶体管，对其截面形状进行调查。
首先，示出实施例样品的制造方法。
首先，在硅衬底上形成用作基底绝缘膜的膜厚为300nm的氧化硅膜。通过溅射法，在如下条件下形成氧化硅膜：在氩及氧（氩：氧=25sccm：25sccm）的混合气氛下，压力为0.4Pa、施加电源功率（电源输出）为5.0kW，硅衬底与靶材之间的距离为60mm，衬底温度为100℃。
在对氧化硅膜表面进行抛光处理之后，层叠并形成膜厚为20nm的第一氧化物膜和膜厚为10nm的氧化物半导体膜。通过使用In：Ga：Zn=1：3：2（原子数比）的氧化物靶材的溅射法，在如下条件下形成第一氧化物膜：在氩及氧（氩：氧=30sccm：15sccm）的混合气氛下，压力为0.4Pa，施加电源功率为0.5kW，靶材与衬底之间的距离为60mm，衬底温度为200℃，并且通过使用In：Ga：Zn=1：1：1（原子数比）的氧化物靶材的溅射法，在如下条件下形成氧化物半导体膜：在氩及氧（氩：氧=30sccm：15sccm）的混合气氛下，压力为0.4Pa，施加电源功率为0.5kW，靶材与衬底之间的距离为60mm，衬底温度为300℃。另外，第一氧化物膜及氧化物半导体膜以不暴露于大气的方式连续形成。
接着，进行加热处理。在氮气氛下，以450℃进行1小时的加热处理，然后在氧气氛下，以450℃进行1小时的加热处理。
接着，通过ICP（Inductively Coupled Plasma：感应耦合等离子体）蚀刻法，在如下条件下对第一氧化物膜及氧化物半导体膜进行蚀刻来将其加工为岛状的第一氧化物层及氧化物半导体层：在三氯化硼及氯（BCl3：Cl2=60sccm：20sccm）混合气氛下，电源功率为450W，偏压功率为100W，压力为1.9Pa。
接着，在第一氧化物层及氧化物半导体层上形成成为源电极层及漏电极层的膜厚为100nm的钨膜。通过使用钨靶材的溅射法，在如下条件下进行成膜：在氩（氩为80sccm）气氛下，压力为0.8Pa，施加电源功率（电源输出）为1.0kW，硅衬底与靶材之间的距离为60mm，衬底温度为230℃。
接着，在钨膜上形成抗蚀剂掩模，进行第一蚀刻。通过ICP蚀刻法，在如下条件下进行蚀刻：在氯、四氟化碳及氧（Cl2：CF4：O2=45sccm：55sccm：55sccm）混合气氛下，电源功率为3000W，偏压功率为110W，压力为0.67Pa。
在第一蚀刻之后进行使用氧等离子体的灰化，缩小抗蚀剂掩模。在与进行第一蚀刻的腔室相同的腔室内，在如下条件下缩小抗蚀剂掩模：在氧（O2=100sccm）气氛下，电源功率为2000W，偏压功率为0W，压力为3.0Pa。
然后，使用缩小的抗蚀剂掩模，在如下条件下进行第二蚀刻：在氯、四氟化碳及氧（Cl2：CF4：O2=45sccm：55sccm：55sccm）混合气氛下，电源功率为3000W，偏压功率为110W，压力为0.67Pa。通过第一蚀刻、第二蚀刻及其间的抗蚀剂的缩小，可以形成周边部为台阶状的源电极层及漏电极层。
接着，在氧化物半导体层、源电极层及漏电极层上形成膜厚为10nm的第二氧化物膜。通过使用In：Ga：Zn=1：3：2（原子数比）的氧化物靶材的溅射法，在如下条件下形成第二氧化物膜：在氩及氧（氩：氧=30sccm：15sccm）的混合气氛下，压力为0.4Pa，施加电源功率为0.5kW，靶材与衬底之间的距离为60mm，衬底温度为200℃。
接着，通过CVD法形成20nm的成为栅极绝缘膜的氧氮化硅膜。
通过使用氮化钽的靶材的溅射法，在如下条件下，在氧氮化硅膜上形成膜厚为30nm的氮化钽膜：在氮（N2=50sccm）气氛下，压力为0.2Pa，施加电源功率为12kW，靶材与衬底之间的距离为400mm，衬底温度为常温，并且在其上，在如下条件下层叠并形成膜厚为135nm的钨膜：在氩（Ar=100sccm）气氛下，压力为2.0Pa，施加电源功率为4kW，靶材与衬底之间的距离为60mm，衬底温度为230℃。
接着，通过ICP蚀刻法，对氮化钽膜及钨膜的叠层进行蚀刻。在如下条件下进行第一蚀刻：在氯、四氟化碳及氧（Cl2：CF4：O2=45sccm：55sccm：55sccm）混合气氛下，电源功率为3000W，偏压功率为110W，压力为0.67Pa，并且，在进行第一蚀刻之后，在如下条件下进行第二蚀刻：在三氯化硼及氯（BCl3：Cl2=150sccm：50sccm）的混合气氛下，电源功率为1000W，偏压功率为50W，压力为0.67Pa。由此，形成栅电极层。
接着，通过ICP蚀刻法，以栅电极层为掩模，对第二氧化物膜及栅极绝缘膜的叠层进行蚀刻。在如下条件下进行第一蚀刻：在三氯化硼及氯（BCl3：Cl2=60sccm：20sccm）混合气氛下，电源功率为450W，偏压功率为100W，压力为1.9Pa，并且，在进行第一蚀刻之后，在如下条件下进行第二蚀刻：在氧（O2=80sccm）气氛下，电源功率为300W，偏压功率为50W，压力为4.0Pa。由此，形成第二氧化物层及栅极绝缘层。
接着，通过CVD法在栅电极层上形成膜厚为300nm的氧氮化硅膜，通过CVD法在其上形成膜厚为50nm的氮化硅膜。
图17示出通过上述方法制造的实施例样品的截面STEM照片。另外，图18示出图17中的由虚线围绕的部分的放大图。图18A示出图17所示的由虚线围绕的区域A的放大图，图18B示出图17所示的由虚线围绕的区域B的放大图。在图18A和图18B中，使用与图7A所示的晶体管530相同的附图标记。
如图18A所示，在漏电极层406b上形成有第二氧化物层404c。确认到：由于漏电极层406b的周边部为台阶状，第二氧化物层404c的覆盖性得到提高，断开等形状不良没有发生。
如图18B所示，通过以栅电极层410为掩模的蚀刻，第二氧化物层404c及栅极绝缘层408被蚀刻。虽然在STEM照片中无法明确地确认栅极绝缘层408与氧化物绝缘层412之间的界面，但是确认到：通过以栅电极层410为掩模的蚀刻，第二氧化物层404c的上边缘部与栅极绝缘层408的下边缘部接触，栅极绝缘层408的上边缘部与栅电极层410的下边缘部接触。
实施例2
在本实施例中，对在实施例1中制造的实施例样品的电特性进行评价。另外，包括在样品中的晶体管的沟道长度（L）为0.43μm，沟道宽度（W）为1μm。
在实施例样品中，进行BT应力测试。首先，对晶体管的初始Vg-Id特性进行测量。
另外，BT应力测试是加速测试的一种，它可以在短时间内评价由于使用很长时间而发生的晶体管的特性变化（即，随时间的变化）。调查BT应力测试前后的晶体管的特性的变动量，该变动量是用于检查可靠性的重要的指标。
注意，将负电压施加到栅电极的应力测试称为负栅极BT应力测试（-GBT），将正电压施加到栅电极的应力测试称为正栅极BT应力测试（+GBT）。
在此，作为栅极BT应力条件，将应力温度设定为150℃，将应力时间设定为3600秒，将-3.3V或+3.3V施加到栅电极，将0V施加到源电极及漏电极。此时，将施加到栅极绝缘膜的电场强度设定为0.66MV/cm。
图21及图22示出+GBT应力测试的结果及-GBT应力测试的结果。另外，附图中的虚线示出晶体管的初始Vg-Id特性，附图中的实线示出晶体管的应力测试之后的Vg-Id特性。另外，横轴示出栅电压（Vg：[V]），纵轴示出漏极电流（Id：[A]）。另外，它们分别是漏极电压Vd为0.1V，3.3V时的Vg-Id特性。注意，“漏极电压（Vd：[V]）”是指以源极为基准的漏极与源极之间的电位差，“栅电压（Vg：[V]）”是指以源极为基准的栅极与源极之间的电位差。
如图21所示，+GBT应力测试前后的阈值电压的变动量（ΔVth）为0.54V，漂移值的变动量（ΔShift）为0.44V。另外，如图22所示，-GBT应力测试前后的阈值电压的变动量（ΔVth）为0.26V，漂移值的变动量（ΔShift）为0.25V。由图21及图22可知，变动量小且获得了良好的开关特性。
另外，进行源极BT应力测试（SBT）及漏极BT应力测试（DBT）。与栅极BT应力测试同样，源极BT应力测试及漏极BT应力测试是加速测试的一种，它可以在短时间内评价由于使用很长时间而发生的晶体管的特性变化（即，随时间的变化）。
首先，对晶体管的初始Vg-Id特性的进行测量。
在此，作为源极BT压力条件，将应力温度设定为150℃，将应力时间设定为3600秒，将-3.3V施加到漏电极，将0V施加到源电极及栅电极。此时，将施加到栅极绝缘膜的电场强度设定为0.66MV/cm。
在此，作为漏极BT应力条件，将应力温度设定为150℃，将应力时间设定为3600秒，将3.3V施加到漏电极，将0V施加到源电极及栅电极。此时，将施加到栅极绝缘膜的电场强度设定为0.66MV/cm。
图23及图24示出SBT应力测试及DBT应力测试的结果。另外，附图中的虚线示出晶体管的初始Vg-Id特性，附图中的实线示出晶体管的应力测试之后的Vg-Id特性。另外，横轴示出栅电压（Vg：[V]），纵轴示出漏极电流（Id：[A]）。另外，这分别是漏极电压Vd为0.1V，3.3V时的Vg-Id特性。
如图23所示，SBT应力测试前后的阈值电压的变动量（ΔVth）为0.54V，漂移值的变动量（ΔShift）为0.47V。另外，如图24所示，DBT应力测试前后的阈值电压的变动量（ΔVth）为0.17V，漂移值的变动量（ΔShift）为0.11V。由图23及图24可知，实施例样品的晶体管的变动量小且获得了良好的开关特性。
实施例3
在本实施例中，作为实施例样品，制造如下晶体管：岛状的源电极被栅电极围绕，栅电极被漏电极围绕，第一氧化物层及氧化物半导体层位于岛状的源电极与漏电极之间，对其电特性进行评价。另外，关于除了第一氧化物层及氧化物半导体层的组成和上述源电极、漏电极、栅电极的结构之外，可以参照实施例1。
在本实施例的晶体管中，源电极、漏电极、栅电极分别与引线电连接。
通过使用In：Ga：Zn=1：3：2（原子数比）的氧化物靶材的溅射法，在如下条件下形成20nm的第一氧化物层：在氩及氧（氩：氧=30sccm：15sccm）的混合气氛下，压力为0.4Pa，施加电源功率为0.5kW，靶材与衬底之间的距离为60mm，衬底温度为200℃。另外，通过使用In：Ga：Zn=1：1：1（原子数比）的氧化物靶材的溅射法，在如下条件下形成15nm的氧化物半导体膜：在氩及氧（氩：氧=30sccm：15sccm）的混合气氛下，压力为0.4Pa，施加电源功率为0.5kW，靶材与衬底之间的距离为60mm，衬底温度为300℃。此外，第一氧化物膜及氧化物半导体膜以不暴露于大气的方式连续形成。
另外，晶体管的沟道长度（L）为1.13μm，沟道宽度（W）为13.6μm。
下面，图25示出晶体管的初始Vg-Id特性的测量结果。另外，图25示出漏极电压（Vd：[V]）为0.1V时（附图中的虚线）和3.0V时（附图中的实线）的测量结果，横轴示出栅电压（Vg：[V]），纵轴示出漏极电流（Id：[A]）。
如图25所示，可以获得优异的电特性，即栅电压和漏极电压为3V时的导通电流为38μA，漏极电压为3V时的漂移值为0.1V，漏极电压为0.1V时的S值为84.3mV/dec。
符号说明
250 存储单元
251 存储单元阵列
251a 存储单元阵列
251b 存储单元阵列
253 外围电路
254 电容元件
260 晶体管
262 晶体管
264 电容元件
400 衬底
402 基底绝缘层
404a 第一氧化物层
404b 氧化物半导体层
404c 第二氧化物层
405 氧化物膜
406a 源电极层
406b 漏电极层
407 栅极绝缘膜
408 栅极绝缘层
410 栅电极层
411 绝缘膜
412 氧化物绝缘层
413 侧壁绝缘层
414 绝缘层
416a 源电极层
416b 漏电极层
418a 源电极层
418b 漏电极层
420 晶体管
430 晶体管
440 晶体管
450 晶体管
460 晶体管
470 晶体管
520 晶体管
530 晶体管
540 晶体管
550 晶体管
560 晶体管
570 晶体管
801 晶体管
802 晶体管
803 晶体管
804 晶体管
812 晶体管
813 晶体管
901 RF电路
902 模拟基带电路
903 数字基带电路
904 电池
905 电源电路
906 应用处理器
907 CPU（中央处理器）
908 DSP（数字信号处理器）
910 快闪存储器
911 显示器控制器
912 存储电路
913 显示器
914 显示部
915 源极驱动器
916 栅极驱动器
917 音频电路
918 键盘
919 触摸传感器
950 存储电路
951 存储器控制器
952 存储器
953 存储器
954 开关
955 开关
956 显示器控制器
957 显示器
1001 电池
1002 电源电路
1003 微处理器
1004 快闪存储器
1005 音频电路
1006 键盘
1007 存储电路
1008 触摸屏
1009 显示器
1010 显示器控制器
4106a 源电极层
9033 扣件
9034 开关
9035 电源开关
9036 开关
9038 操作开关
9630 框体
9631a 显示部
9631b 显示部
9632a 区域
9632b 区域
9633 太阳能电池
9634 充放电控制电路
9635 电池
9636 DCDC转换器
9638 操作键
9639 按钮

Claims (14)

1.一种半导体装置，包括：
第一氧化物层；
所述第一氧化物层上的氧化物半导体层；
与所述氧化物半导体层接触的源电极层和漏电极层；
所述氧化物半导体层、所述源电极层和所述漏电极层上的第二氧化物层；
所述第二氧化物层上的栅极绝缘层；以及
所述栅极绝缘层上的栅电极层，
其中，所述第二氧化物层的侧面在所述源电极层或所述漏电极层的上方与所述栅极绝缘层的侧面对齐。
2.根据权利要求1所述的半导体装置，其特征在于，所述栅极绝缘层的所述侧面与所述栅电极层的侧面对齐。
3.根据权利要求1所述的半导体装置，还包括与所述栅电极层的侧面接触的侧壁绝缘层。
4.根据权利要求3所述的半导体装置，其特征在于，所述栅极绝缘层的所述侧面与所述侧壁绝缘层的侧面对齐。
5.根据权利要求1所述的半导体装置，
其特征在于，所述氧化物半导体层的电子亲和力比所述第一氧化物层的电子亲和力高0.2eV以上，
并且所述氧化物半导体层的电子亲和力比所述第二氧化物层的电子亲和力高0.2eV以上。
6.根据权利要求1所述的半导体装置，
其特征在于，所述第一氧化物层、所述第二氧化物层和所述氧化物半导体层包含铟，
其中包含在所述氧化物半导体层中的铟的比例大于包含在所述第一氧化物层中的铟的比例，且
其中包含在所述氧化物半导体层中的铟的所述比例大于包含在所述第二氧化物层中的铟的比例。
7.根据权利要求1所述的半导体装置，其特征在于，所述第一氧化物层、所述第二氧化物层和所述氧化物半导体层中的每一个包含铟、锌和镓。
8.根据权利要求1所述的半导体装置，还包括所述栅电极层上的氧化物绝缘层，
其中在热脱附谱分析法中换算为氧原子的、从所述氧化物绝缘层释放的氧的量大于或等于1.0×1019原子/cm3。
9.根据权利要求1所述的半导体装置，其特征在于，所述氧化物半导体层和所述第二氧化物层中的每一个包括结晶区，该结晶区在与表面垂直的方向上具有c轴取向。
10.一种电子装置，包括根据权利要求1所述的半导体装置。
11.一种半导体装置的制造方法，包括如下步骤：
层叠第一氧化物层和氧化物半导体层；
在所述第一氧化物层和所述氧化物半导体层上形成源电极层和漏电极层；
在所述源电极层和所述漏电极层上层叠氧化物膜和栅极绝缘膜；
在所述氧化物膜和所述栅极绝缘膜上形成栅电极层；
以所述栅电极层为掩模对所述氧化物膜和所述栅极绝缘膜进行蚀刻，以使它们具有岛状，由此形成第二氧化物层和栅极绝缘层；以及
在所述源电极层、所述漏电极层、所述第二氧化物层、所述栅极绝缘层和所述栅电极层上形成氧化物绝缘层，
其中，所述第二氧化物层的侧面与所述栅极绝缘层的侧面对齐。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述第一氧化物层、所述第二氧化物层和所述氧化物半导体层中的每一个包含铟、锌和镓。
13.一种半导体装置的制造方法，包括如下步骤：
层叠第一氧化物层和氧化物半导体层；
在所述第一氧化物层和所述氧化物半导体层上形成源电极层和漏电极层；
在所述源电极层和所述漏电极层上层叠氧化物膜和栅极绝缘膜；
在所述氧化物膜和所述栅极绝缘膜上形成栅电极层；
在所述栅极绝缘膜和所述栅电极层上形成氧化物绝缘层；
对所述氧化物绝缘层进行蚀刻，以形成与所述栅电极层的侧面接触的侧壁绝缘层；以及
以所述侧壁绝缘层和所述栅电极层为掩模，以具有岛状的方式对所述氧化物膜和所述栅极绝缘膜进行蚀刻，以便形成第二氧化物层和栅极绝缘层，
其中，所述侧壁的侧面与所述栅极绝缘层的侧面对齐。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，所述第一氧化物层、所述第二氧化物层和所述氧化物半导体层中的每一个包含铟、锌和镓。
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Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP6283191B2 (ja) 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
KR102207028B1 (ko) 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6320009B2 (ja) 2012-12-03 2018-05-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
TWI620324B (zh) 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9893192B2 (en) 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102014208859B4 (de) 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR102537022B1 (ko) 2013-05-20 2023-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
TWI641112B (zh) 2013-06-13 2018-11-11 半導體能源研究所股份有限公司 半導體裝置
US9312349B2 (en) 2013-07-08 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6018607B2 (ja) 2013-07-12 2016-11-02 株式会社半導体エネルギー研究所 半導体装置
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
JP6401977B2 (ja) 2013-09-06 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9455349B2 (en) 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
TWI695375B (zh) * 2014-04-10 2020-06-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
US9780226B2 (en) * 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6537341B2 (ja) * 2014-05-07 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
TWI772799B (zh) * 2014-05-09 2022-08-01 日商半導體能源研究所股份有限公司 半導體裝置
JP6616102B2 (ja) * 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
TWI672804B (zh) * 2014-05-23 2019-09-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI663726B (zh) * 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR102373263B1 (ko) * 2014-05-30 2022-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 제조하기 위한 방법
JP2016015475A (ja) * 2014-06-13 2016-01-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
TWI663733B (zh) * 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
US9722090B2 (en) 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
CN104091831A (zh) * 2014-06-27 2014-10-08 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板和显示装置
US9461179B2 (en) 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
KR102018329B1 (ko) * 2014-07-22 2019-09-04 가부시키가이샤 플로스피아 결정성 반도체막 및 판상체 및 반도체장치
TWI563669B (en) * 2014-08-04 2016-12-21 Innolux Corp Thin film transistor and display panel using the same
JP2016076599A (ja) * 2014-10-06 2016-05-12 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法
US9991393B2 (en) 2014-10-16 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
CN113793872A (zh) 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
JP6711642B2 (ja) 2015-02-25 2020-06-17 株式会社半導体エネルギー研究所 半導体装置
US9842938B2 (en) 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10096715B2 (en) 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102549926B1 (ko) 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
US9852926B2 (en) * 2015-10-20 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
US10121759B2 (en) * 2015-11-04 2018-11-06 Kulicke And Soffa Industries, Inc. On-bonder automatic overhang die optimization tool for wire bonding and related methods
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US10032918B2 (en) 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6968567B2 (ja) * 2016-04-22 2021-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20170126398A (ko) * 2016-05-09 2017-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 갖는 표시 장치
WO2018020350A1 (en) * 2016-07-26 2018-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9978879B2 (en) * 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11158638B2 (en) 2017-05-18 2021-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10840249B2 (en) * 2018-08-23 2020-11-17 Micron Technology, Inc. Integrated circuitry constructions
US11430846B2 (en) * 2019-03-19 2022-08-30 Innolux Corporation Display module with transistor
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
CN112259611B (zh) * 2020-10-12 2024-09-24 昆山龙腾光电股份有限公司 氧化物半导体薄膜晶体管及其制作方法
JP2023149085A (ja) 2022-03-30 2023-10-13 株式会社ジャパンディスプレイ 半導体装置の製造方法
KR20240151222A (ko) 2022-03-30 2024-10-17 가부시키가이샤 재팬 디스프레이 산화물 반도체막, 박막 트랜지스터 및 전자 기기
JP2023149086A (ja) 2022-03-30 2023-10-13 株式会社ジャパンディスプレイ 半導体装置の製造方法
WO2023189002A1 (ja) 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 薄膜トランジスタ及び電子機器
JP2024008440A (ja) 2022-07-08 2024-01-19 株式会社ジャパンディスプレイ 半導体装置
JP2024011504A (ja) 2022-07-14 2024-01-25 株式会社ジャパンディスプレイ 半導体装置
JP2024039361A (ja) 2022-09-09 2024-03-22 株式会社ジャパンディスプレイ 半導体装置
JP2024040960A (ja) 2022-09-13 2024-03-26 株式会社ジャパンディスプレイ 半導体装置
JP2024048269A (ja) 2022-09-27 2024-04-08 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP2024051551A (ja) 2022-09-30 2024-04-11 株式会社ジャパンディスプレイ 半導体装置
JP2024053987A (ja) 2022-10-04 2024-04-16 株式会社ジャパンディスプレイ 半導体装置及びその製造方法
JP2024077307A (ja) 2022-11-28 2024-06-07 株式会社ジャパンディスプレイ 半導体装置
JP2024121394A (ja) 2023-02-27 2024-09-06 株式会社ジャパンディスプレイ 半導体装置
JP2024131628A (ja) 2023-03-16 2024-09-30 株式会社ジャパンディスプレイ 半導体装置
JP2024139917A (ja) 2023-03-28 2024-10-10 株式会社ジャパンディスプレイ 半導体装置及び表示装置
JP2024139916A (ja) 2023-03-28 2024-10-10 株式会社ジャパンディスプレイ 半導体装置、表示装置、及び半導体装置の製造方法
JP2024145744A (ja) 2023-03-31 2024-10-15 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の作製方法
JP2024145782A (ja) 2023-03-31 2024-10-15 株式会社ジャパンディスプレイ 半導体装置及びその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201227833A (en) * 2010-09-13 2012-07-01 Semiconductor Energy Lab Method for manufacturing semiconductor device

Family Cites Families (159)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH086073A (ja) * 1994-06-23 1996-01-12 Hitachi Ltd アクティブマトリクス型液晶表示装置およびその製法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2001154224A (ja) * 2000-09-21 2001-06-08 Hitachi Ltd アクティブマトリクス型液晶表示装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7238963B2 (en) 2003-04-28 2007-07-03 Tpo Displays Corp. Self-aligned LDD thin-film transistor and method of fabricating the same
TW588464B (en) * 2003-05-20 2004-05-21 Toppoly Optoelectronics Corp Thin film transistor and production method thereof
US7145209B2 (en) 2003-05-20 2006-12-05 Tpo Displays Corp. Thin film transistor and fabrication method thereof
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20050074914A1 (en) 2003-10-06 2005-04-07 Toppoly Optoelectronics Corp. Semiconductor device and method of fabrication the same
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US20050258488A1 (en) 2004-04-27 2005-11-24 Toppoly Optoelectronics Corp. Serially connected thin film transistors and fabrication methods thereof
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
TWI467702B (zh) 2005-03-28 2015-01-01 Semiconductor Energy Lab 記憶裝置和其製造方法
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4981283B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2009528670A (ja) 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
TWI310227B (en) * 2006-10-05 2009-05-21 Univ Nat Sun Yat Sen Semiconductor device with an oxide block layer and a self-aligned gate and method for making the same
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
KR101453829B1 (ko) 2007-03-23 2014-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5521286B2 (ja) * 2008-05-28 2014-06-11 カシオ計算機株式会社 薄膜素子の製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP2010080552A (ja) * 2008-09-24 2010-04-08 Brother Ind Ltd トランジスタの製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010129556A (ja) * 2008-11-25 2010-06-10 Dainippon Printing Co Ltd トランジスタ素子およびその製造方法
CN103456794B (zh) 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5642447B2 (ja) * 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR102309246B1 (ko) 2010-01-22 2021-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102812547B (zh) 2010-03-19 2015-09-09 株式会社半导体能源研究所 半导体装置
KR20130032304A (ko) * 2010-04-02 2013-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011122363A1 (en) 2010-04-02 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011222767A (ja) * 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
TWI443829B (zh) 2010-04-16 2014-07-01 Ind Tech Res Inst 電晶體及其製造方法
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102110724B1 (ko) 2010-06-11 2020-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2012002292A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103003934B (zh) 2010-07-16 2015-07-01 株式会社半导体能源研究所 半导体器件
US8785241B2 (en) 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5671418B2 (ja) 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9129703B2 (en) * 2010-08-16 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor memory device
US8685787B2 (en) 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
TWI509702B (zh) * 2010-09-23 2015-11-21 United Microelectronics Corp 具有金屬閘極之電晶體及其製作方法
JP2013070010A (ja) * 2010-11-26 2013-04-18 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR101457833B1 (ko) * 2010-12-03 2014-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101680768B1 (ko) * 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP5803202B2 (ja) 2011-03-28 2015-11-04 富士ゼロックス株式会社 画像形成装置及びプログラム
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102108572B1 (ko) * 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9040981B2 (en) * 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9653614B2 (en) * 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8956912B2 (en) * 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916424B2 (en) * 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2013180040A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6134598B2 (ja) * 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
SG10201700805WA (en) 2012-08-03 2017-02-27 Semiconductor Energy Lab Co Ltd Oxide semiconductor stacked film and semiconductor device
CN104584229B (zh) 2012-08-10 2018-05-15 株式会社半导体能源研究所 半导体装置及其制造方法
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201227833A (en) * 2010-09-13 2012-07-01 Semiconductor Energy Lab Method for manufacturing semiconductor device

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