[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE102018125383B4 - Verfahren zur bildung einer finfet-vorrichtung - Google Patents

Verfahren zur bildung einer finfet-vorrichtung Download PDF

Info

Publication number
DE102018125383B4
DE102018125383B4 DE102018125383.4A DE102018125383A DE102018125383B4 DE 102018125383 B4 DE102018125383 B4 DE 102018125383B4 DE 102018125383 A DE102018125383 A DE 102018125383A DE 102018125383 B4 DE102018125383 B4 DE 102018125383B4
Authority
DE
Germany
Prior art keywords
gate
fin
forming
film
top surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018125383.4A
Other languages
English (en)
Other versions
DE102018125383A1 (de
Inventor
Wan-Yi Kao
Chung-Chi Ko
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018125383A1 publication Critical patent/DE102018125383A1/de
Application granted granted Critical
Publication of DE102018125383B4 publication Critical patent/DE102018125383B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren umfassend:Bilden einer Finne (58), die über ein Substrat (50) ragt;Bilden einer Gate-Struktur (92, 94, 96) über der Finne (58);Bilden eines Gate-Abstandhalters (87) entlang einer Seitenwand der Gate-Struktur, wobei eine obere Oberfläche der Gate-Struktur durch den Gate-Abstandhalter (87) freigelegt ist;Abscheiden eines Gate-Films (89`) über der Gate-Struktur, dem Gate-Abstandhalter (87) und der Finne (58);Durchführen eines oder mehrerer Ätzprozesse nach Abscheiden des Gate-Films (89`), wobei der eine oder die mehreren Ätzprozesse einen ersten Abschnitt des Gate-Films (89`) von einer oberen Oberfläche der Finne (58) entfernen und eine Vertiefung (59) in der Finne bilden, wobei ein zweiter Abschnitt des Gate-Films (89) nach dem einen oder den mehreren Ätzprozessen an einer Seitenwand des Gate-Abstandhalters (87) verbleibt; undBilden eines epitaxialen Source/Drain-Gebiets (82) in der Vertiefung (59), welches einen Epitaxieprozess mit mehreren Wachstumszyklen und Ätzzyklen umfasst; wobei das Bilden des Gate-Abstandhalters (87) umfasst:Bilden einer ersten Gate-Abstandhalterschicht (80) über der Gate-Struktur und der Finne (58);Bilden einer zweiten Gate-Abstandhalterschicht (86) über der ersten Gate-Abstandhalterschicht (80);Durchführen eines anisotropischen Ätzprozesses zum Entfernen von Abschnitten der ersten Gate-Abstandhalterschicht (80) und Abschnitten der zweiten Gate-Abstandhalterschicht (86), die über der oberen Oberfläche der Finne (58) und über der oberen Oberfläche der Gate-Struktur (92, 94, 96) angeordnet sind; und wobei nach dem Epitaxieprozess ein erstes Ende des Gate-Films (89) nahe der oberen Oberfläche der Gate-Struktur (92, 94, 96) aufgrund der Ätzzyklen des Epitaxieprozesses eine erste Dicke aufweist, die größer als eine zweite Dicke eines zweiten Endes des Gate-Films (89) ist.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Reihe elektronischer Anwendungen verwendet, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise durch aufeinanderfolgendes Abscheiden von isolierenden oder dielektrischen Schichten, leitfähigen Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten mittels Lithografie gebildet, um Schaltungskomponenten und -elemente darauf zu bilden.
  • Die Halbleiterindustrie verbessert ständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verringerungen in minimaler Merkmalgröße, die eine Integration von mehr Komponenten in einer bestimmten Fläche erlauben. Da die minimalen Merkmalgrößen verringert werden, entstehen jedoch zusätzliche Probleme, die behandelt werden sollten.
    Die US 2017 / 0 084 722 A1 betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend Bereitstellen eines Substrats mit einer darauf ausgebildeten rippenförmigen Struktur und Bilden einer Gatestruktur über der rippenförmigen Struktur.
    Die US 2011 / 0 147 839 A1 betrifft ein Multi-Gate-Metalloxid-Silizium-Transistor, bestehend aus einem Siliziumsubstrat mit einem konvexen Abschnitt zwischen flachen Grabenbereichen.
    Die US 2015 / 0 318 381 A1 betrifft ein Verfahren zur Bildung eines Fin-Feldeffekttransistors, umfassend ein Ausbilden einer Rippe auf einem Substrat, wobei die Rippe einen Kanalbereich darin aufweist und Bilden einer Gatestruktur, die mit der Rippe angrenzend an den Kanalbereich in Eingriff steht.
    Die US 2018 / 0 151 441 A1 betrifft ein Verfahren, umfassend ein Strukturieren einer Vielzahl von Dornen über einer Maskenschicht und Bilden einer Ätzüberzugsschicht auf den oberen Oberflächen der Maskenschicht und der Dorne.
    Die US 2018 /0 108 769 A1 betrifft ein Verfahren zum Bilden einer Halbleitervorrichtung, umfassend ein Bilden einer gespannten Rippe auf einem Substrat und ein Bilden eines Opfergates auf einem Kanalbereich der Rippe und Bilden eines ersten Abstandshalters neben einer Seitenwand der Rippe.
    Die US 2015 / 0 372 108 A1 betrifft ein Verfahren zur Bildung einer Halbleiterstruktur, umfassend ein Bilden eines Gates auf einer Halbleiterstruktur und ein Bilden einer Hartmaskenschicht auf dem Gate sowie ein Bilden von inneren Abstandshaltern neben dem Gate.
    Weiterer Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in US 2017 / 0 133 489 A1 , US 2013 / 0 015 509 A1 , US 2017 / 0 025 536 A1 und DE 10 2015 111 262 A1 .
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird festgehalten, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabgetreu gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2, 3, 4, 5, 6, 7, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 12C, 12D, 13A, 13B, 13C, 13D, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A und 18B sind Querschnittsansichten von Zwischenstufen in der Herstellung einer FinFET Vorrichtung 100 gemäß einer Ausführungsform.
    • 19 zeigt ein Ablaufdiagramm eines Verfahrens zum Bilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Erfindung ergibt sich aus den unabhängigen Ansprüchen. Die abhängigen Ansprüche betreffen entsprechende Weiterbildungen. Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • Ausführungsformen der vorliegenden Offenbarung sind in Zusammenhang mit einer Bildung von Halbleitervorrichtungen und insbesondere im Zusammenhang mit einer Bildung von Finnen-Feldeffekttransistor-, (FinFET), Vorrichtungen beschrieben. Prinzipien der Offenbarung können auch bei anderen Arten von Halbleitervorrichtung wie ebenen Vorrichtungen angewendet werden. Zusätzlich sind hier besprochene Ausführungsformen im Zusammenhang einer FinFET-Vorrichtung besprochen, die unter Verwendung eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden.
  • In manchen Ausführungsformen wird, nachdem Gate-Abstandhalter um eine Gate-Struktur (z.B. entlang deren Seitenwänden) gebildet wird, die über eine Finne angeordnet ist, ein Gate-Film über der Gate-Struktur, dem Gate-Abstandhalter und der Finne gebildet. Der Gate-Abstandhalter kann Gate-Dichtungsabstandhalter an Seitenwänden der Gate-Struktur und zweite Gate-Abstandhalter (z.B. Low-K Gate-Abstandhalter) am Gate-Dichtungsabstandhalter enthalten. Anschließend wird ein Ätzprozess, wie ein anisotropischer Ätzprozess, durchgeführt, um Abschnitte des Gate-Films von der oberen Oberfläche der Finne und von der oberen Oberfläche der Gate-Struktur zu entfernen. Der Ätzprozess bildet eine Vertiefung in der Finne. Nach dem Ätzprozess erstreckt sich der verbleibende Abschnitt des Gate-Films entlang den Seitenwänden der Gate-Abstandhalter von der oberen Oberfläche der Finne zur oberen Oberfläche der Gate-Struktur. Der verbleibende Abschnitt des Gate-Films schützt die Gate-Abstandhalter vor folgenden Reinigungs-/Ätzprozessen, um z.B. einen Verlust an Low-K Material der Gate-Abstandhalter zu verhindern. Anschließend wird ein Reinigungsprozess durchgeführt, um die Oberflächen der Vertiefung zu reinigen, und es wird ein epitaxiales Source/Drain-Gebiet in der Vertiefung der Finne gebildet.
  • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Der FinFET umfasst eine Finne 58 auf einem Substrat 50 (z.B. ein Halbleitersubstrat). Isolierungsgebiete 56 sind an gegenüberliegenden Seiten der Finne 58 angeordnet und die Finne 58 ragt über und zwischen benachbarten Isolierungsgebieten 56 hervor. Eine Gate-Dielektriumschicht 92 ist entlang Seitenwänden und über einer Deckfläche der Finne 58 vorhanden und eine Gate-Elektrode 94 ist über der Gate-Dielektriumschicht 92 vorhanden. Source/Drain-Gebiete 82 sind in gegenüberliegenden Seiten der Finne 58 in Bezug auf die Gate-Dielektriumschicht 92 und Gate-Elektrode 94 angeordnet. 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Querschnitt A-A verläuft entlang einer Längsachse der Gate-Elektrode 94 und in einer Richtung, zum Beispiel senkrecht zur Richtung eine Stromflusses zwischen den Source/Drain-Gebieten 82 des FinFET. Querschnitt B-B ist senkrecht zu Querschnitt A-A und verläuft entlang einer Längsachse der Finne 58 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source/Drain-Gebieten 82 des FinFET. Querschnitt C-C verläuft parallel zu Querschnitt A-A und erstreckt sich durch ein Source/Drain-Gebiet des FinFET. Folgende Figuren beziehen sich der Klarheit wegen auf diese Referenzquerschnitte.
  • 2 bis 18B sind Querschnittsansichten von Zwischenstufen in der Herstellung einer FinFET-Vorrichtung 100 gemäß einer Ausführungsform. 2 bis 7 zeigen Referenzquerschnitt A-A, dargestellt in 1, mit Ausnahme von mehreren Finnen/Gate-Strukturen. In 8A bis 18B sind Figuren, die mit einer Bezeichnung „A“ enden, entlang Referenzquerschnitt A-A dargestellt, der in 1 dargestellt ist, und Figuren, die mit einer Bezeichnung „B“ enden, sind entlang eines ähnlichen Querschnitts B-B dargestellt, der in 1 dargestellt ist, mit Ausnahme von mehreren Finnen/Gate-Strukturen. 12C, 12D, 13C und 13D sind entlang Referenzquerschnitt C-C dargestellt, der in 1 dargestellt ist, mit Ausnahme von mehreren Finnen/Gate-Strukturen.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator (SOI) Substrat oder dergleichen sein, das dotiert (z.B. mit einem Dotierungsmittel vom p-Typ oder n-Typ) dotiert oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie ein Siliziumwafer sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid-, (BOX), Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat bereitgestellt. Andere Substrate, wie ein mehrschichtiges oder Gradientensubstrat, können ebenso verwendet werden. In manchen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, enthaltend Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; ein Legierungshalbleiter, enthaltend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten.
  • Das Substrat 50 hat ein Gebiet 50B und ein Gebiet 50C. Das Gebiet 50B kann zum Bilden von Vorrichtungen vom n-Typ dienen, wie NMOS-Transistoren, z.B. n-Typ FinFETs. Das Gebiet 50C kann zum Bilden von Vorrichtungen vom p-Typ dienen, wie PMOS-Transistoren, z.B. p-Typ FinFETs. Das Gebiet 50B kann physisch vom Gebiet 50C getrennt sein (wie durch Teiler 51 dargestellt) und es kann eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Gebiete, Isolationsstrukturen, usw.) zwischen dem Gebiet 50B und dem Gebiet 50C angeordnet sein. In manchen Ausführungsformen werden sowohl das Gebiet 50B als auch das Gebiet 50C verwendet, um denselben Typ von Vorrichtungen zu verwenden, wobei beispielsweise beide Gebiete für n-Typ-Vorrichtungen oder p-Typ-Vorrichtungen sind.
  • In 3 sind Finnen 58 im Substrat 50 gebildet. Die Finnen 58 sind Halbleiterstreifen. In manchen Ausführungsformen können die Finnen 58 im Substrat 50 durch Ätzen von Gräben im Substrat 50 gebildet werden. Das Ätzen kann jeder annehmbare Ätzprozess sein, wie ein reaktives Ionenätzen (Reactive Ion Etch, RIE), neutrales Strahlätzen (Neutral Beam Etch, NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotropisch sein.
  • Die Finnen können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, enthaltend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel kleinere Teilungen haben als sonst mit einem einzelnen, direkten Fotolithografieprozess erhältlich sind. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann zum Strukturieren der Finnen verwendet werden.
  • In 4 wird ein Isoliermaterial 54 über dem Substrat 50 und zwischen benachbarten Finnen 58 gebildet. Das Isoliermaterial 54 kann ein Oxid, wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann durch eine hochdichte chemische Plasmaaufdampfung (High Density Plasma Chemical Vapor Depostion, HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine auf CVD-basierte Materialabscheidung in einem fernen Plasmasystem und Nachhärten desselben, um es zu einem anderen Material, wie ein Oxid, umzuwandeln), dergleichen oder eine Kombination davon sein. Es können andere Isoliermaterialien, die durch einen akzeptablen Prozess gebildet werden, verwendet werden. In der dargestellten Ausführungsform ist das Isoliermaterial 54 Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperprozess kann durchgeführt werden, sobald das Isoliermaterial gebildet ist. In einer Ausführungsform wird das Isoliermaterial 54 so gebildet, dass überschüssiges Isoliermaterial 54 die Finnen 58 bedeckt.
  • In 5 wird ein Planarisierungsprozess an dem Isoliermaterial 54 angewendet. In manchen Ausführungsformen enthält der Planarisierungsprozess ein chemisch-mechanisches Polieren (CMP), einen Rückätzprozess, Kombinationen davon oder dergleichen. Der Planarisierungsprozess legt die Finnen 58 frei. Obere Oberflächen der Finnen 58 und des Isoliermaterials 54 sind nach Beendigung des Planarisierungsprozesses bündig.
  • In 6 wird das Isoliermaterial 54 vertieft, um Grabenisolierungs-(Shallow Trench Isolation, STI) Gebiete 56 zu bilden. Das Isoliermaterial 54 wird so vertieft, dass Finnen 58 im Gebiet 50B und im Gebiet 50C zwischen benachbarten STI-Gebieten 56 vorragen. Ferner können die oberen Oberflächen der STI-Gebiete 56 eine flache Oberfläche, wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie eine Schüssel) oder eine Kombination davon haben. Die oberen Oberflächen der STI-Gebiete 56 können durch ein geeignetes Ätzen flach, konvex und/oder konkav gebildet werden. Die STI-Gebiete 56 können unter Verwendung eines akzeptablen Ätzprozesses vertieft werden, wie jenem, der für das Material des Isoliermaterials 54 selektiv ist. Zum Beispiel kann eine geeignete Trockentechnik oder ein Nassätzen verwendet werden.
  • Ein Durchschnittsfachmann auf dem Gebiet wird sofort erkennen, dass der Prozess, der in Bezug auf 2 bis 6 beschrieben ist, nur ein Beispiel ist, wie die Finnen 58 gebildet werden können. In manchen Ausführungsformen kann eine dielektrische Schicht über einer Deckfläche des Substrats 50 gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaxiale Strukturen können epitaxial in den Gräben gezüchtet werden; und die dielektrische Schicht kann vertieft werden, sodass die homoepitaxialen Strukturen von der dielektrischen Schicht zur Bildung von Finnen vorragen. In manchen Ausführungsformen können heteroepitaxiale Strukturen für die Finnen 58 verwendet werden. Zum Beispiel können die Finnen 58 in 5 vertieft werden und ein Material, das sich von den Finnen 58 unterscheidet, kann an deren Stelle expitaxial gezüchtet werden. In einer noch weiteren Ausführungsform kann eine dielektrische Schicht über einer Deckfläche des Substrats 50 gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaxiale Strukturen können expitaxial in den Gräben unter Verwendung eines Materials gezüchtet werden, das sich vom Substrat 50 unterscheidet; und die dielektrische Schicht kann vertieft werden, sodass die heteroepitaxialen Strukturen von der dielektrischen Schicht zur Bildung der Finnen 58 vorragen. In manchen Ausführungsformen können dort, wo homoepitaxiale oder heteroepitaxiale Strukturen expitaxial gezüchtet werden, die gezüchteten Materialen während des Züchtens in situ dotiert werden, was vorangehende und folgende Implantationen vermeiden kann, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können. Ferner kann es vorteilhaft sein, ein Material in einem NMOS-Gebiet expitaxial zu züchten, das sich von dem Material in einem PMOS-Gebiet unterscheidet. In verschiedenen Ausführungsformen können die Finnen 58 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 sein kann), Siliziumcarbid, reinem oder im Wesentlichen reinen Germanium, einem III-V Verbindungshalbleiter, einem II-VI Verbindungshalbleiter oder dergleichen gebildet sein. Zum Beispiel enthalten die verfügbaren Materialien zum Bilden eines III-V Verbindungshalbleiters, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • Ferner können in 6 geeignete Wannen (nicht dargestellt) in den Finnen 58 und/oder dem Substrat 50 gebildet werden. In manchen Ausführungsformen kann eine P-Wanne im Gebiet 50B gebildet werden und eine N-Wanne kann im Gebiet 50C gebildet werden. In manchen Ausführungsformen werden eine P-Wanne oder eine N-Wanne sowohl in Gebiet 50B als auch in Gebiet 50C gebildet.
  • In den Ausführungsformen mit verschiedenen Wannenarten können die verschiedenen Implantationsschritte für das Gebiet 50B und das Gebiet 50C unter Verwendung eines Fotolacks oder anderer Masken erreicht werden. Zum Beispiel kann ein Fotolack über den Finnen 58 und den STI-Gebieten 56 im Gebiet 50B gebildet werden. Der Fotolack wird strukturiert, um das Gebiet 50C des Substrats 50, wie ein PMOS-Gebiet, freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet und unter Verwendung akzeptabler Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, wird eine n-Typ Unreinheitsimplantation im Gebiet 50C durchgeführt und der Fotolack kann als Maske dienen, um im Wesentlichen eine Implantation von n-Typ Unreinheiten in das Gebiet 50B, wie ein NMOS-Gebiet, zu verhindern. Die n-Typ Unreinheiten können Phosphor, Arsen oder dergleichen sein, implantiert im Gebiet zu einer Konzentration gleich oder kleiner 1018 cm-3, wie zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach der Implantation wird der Fotolack entfernt, wie durch einen akzeptablen Veraschungsprozess.
  • Nach der Implantation des Gebiets 50C wird ein Fotolack über den Finnen 58 und den STI-Gebieten 56 im Gebiet 50C gebildet. Der Fotolack wird strukturiert, um das Gebiet 50B des Substrats 50, wie das NMOS-Gebiet, freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung akzeptabler Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann eine p-Typ Unreinheitsimplantation im Gebiet 50B durchgeführt werden und der Fotolack kann als eine Maske dienen, um im Wesentlichen eine Implantation von p-Typ Unreinheiten in das Gebiet 50C, wie das PMOS-Gebiet zu verhindern. Die p-Typ Unreinheiten können Bor, BF2, oder dergleichen sein, implantiert im Gebiet zu einer Konzentration von gleich oder kleiner 1018 cm-3, wie zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach der Implantation kann der Fotolack entfernt werden, wie durch einen akzeptablen Veraschungsprozess.
  • Nach Implantation des Gebiets 50B und des Gebiets 50C kann ein Tempern durchgeführt werden, um die p-Typ und/oder n-Typ Unreinheiten zu aktivieren, die implantiert wurden. In manchen Ausführungsformen können die gezüchteten Materialien epitaxialer Finnen während des Züchtens in situ dotiert werden, was die Implantationen umgehen kann, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können.
  • In 7 wird eine Dummy-Dielektrikumschicht 60 auf den Finnen 58 gebildet. Die Dummy-Dielektrikumschicht 60 kann zum Beispiel Siliziumoxid, Siliziumnitrid eine Kombination davon oder dergleichen sein und kann gemäß akzeptablen Techniken abgeschieden oder thermisch gezüchtet werden. Die Dummy-Dielektrikumschicht 60 ist in 7 über der oberen Oberfläche und den Seitenwänden der Finnen 58 gebildet dargestellt. Die Dummy-Dielektrikumschicht 60 kann auch über den STI-Gebieten 56 gebildet werden. Zum Beispiel kann sich die Dummy-Dielektrikumschicht 60 kontinuierlich von einer Finne 58 zu einer benachbarten Finne 58 erstrecken und kann die obere Oberfläche der STI-Gebiete 56 bedecken.
  • Wie in 7 dargestellt, wird eine Dummy-Gate-Schicht 62 über der Dummy-Dielektrikumschicht 60 gebildet und eine Maskenschicht 64 wird über der Dummy-Gate-Schicht 62 gebildet. Die Dummy-Gate-Schicht 62 kann über der Dummy-Dielektrikumschicht 60 gebildet und dann planarisiert werden, wie durch CMP. Die Maskenschicht 64 kann dann über der Dummy-Gate-Schicht 62 abgeschieden werden. Die Dummy-Gate-Schicht 62 kann ein leitfähiges Material sein und kann aus einer Gruppe ausgewählt sein, enthaltend polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (poly-SiGe), metallische Nitride, metallische Silicide, metallische Oxide und Metalle. In einer Ausführungsform wird amorphes Silizium abgeschieden und rekristallisiert, um Polysilizium zu erzeugen. Die Dummy-Gate-Schicht 62 kann durch physikalisches Aufdampfen (PVD), CVD, Sputterabscheidung oder andere Techniken abgeschieden werden, die in der Technik zum Abscheiden leitfähiger Materialien bekannt sind. Die Dummy-Gate-Schicht 62 kann aus anderen Materialien bestehen, die eine hohe Ätzselektivität vom Ätzen darunterliegender Schichten, wie der Dummy-Gate-Dielektriumschicht 60 und/oder der STI-Gebiete 56 in diesem Beispiel haben. Die Maskenschicht 64 kann zum Beispiel Siliziumnitride (z.B. SiN), Siliziumoxidnitrid (z.B. SiON) oder dergleichen enthalten. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 62 und eine einzelne Maskenschicht 64 über das Gebiet 50B und das Gebiet 50C gebildet. In manchen Ausführungsformen können separate Dummy-Gate-Schichten im Gebiet 50B und im Gebiet 50C gebildet werden und separate Maskenschichten können im Gebiet 50B und im Gebiet 50C gebildet werden.
  • 8A bis 18B zeigen verschiedene zusätzliche Schritte in der Herstellung der FinFET-Vorrichtung 100. 8A bis 18B zeigen Merkmale entweder in Gebiet 50B oder dem Gebiet 50C. Zum Beispiel können die in 8A bis 18B gezeigten Strukturen sowohl bei dem Gebiet 50B als auch dem Gebiet 50C anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des Gebiets 50B und des Gebiets 50C sind in dem Text beschrieben, der jeder Figur beigelegt ist.
  • In 8A und 8B kann die Maskenschicht 64 unter Verwendung geeigneter Fotolithografie- und Ätztechniken strukturiert werden, um Masken 74 zu bilden. Die Struktur der Masken 74 kann dann durch eine geeignete Ätztechnik auf die Dummy-Gate-Schicht 62 und die Dummy-Dielektrikumschicht 60 übertragen werden, um Dummy-Gates 72 zu bilden. Die Dummy-Gates 72 decken entsprechende Kanalgebiete der Finnen 58 ab. Die Struktur der Masken 74 kann verwendet werden, um jedes der Dummy-Gates 72 physisch von benachbarten Dummy-Gates zu trennen. Die Dummy-Gates 72 können auch eine Längsrichtung im Wesentlichen senkrecht zur Längsrichtung entsprechender Finnen 58 haben. Eine entsprechende Maske 74, ein Dummy-Gate 72 und eine Dummy-Dielektrikumschicht 60 können gemeinsam als eine Dummy-Gate-Struktur 75 bezeichnet werden.
  • Ferner wird in 8A und 8B eine Gate-Abdichtungsabstandhalterschicht 80' (auch als erste Gate-Abstandhalterschicht bezeichnet), z.B. konform, über den Dummy-Gate-Strukturen 75 und den Finnen 58 gebildet. Die Gate-Abdichtungsabstandhalterschicht 80' kann Siliziumoxidkohlenstoffnitrid (z.B. SiOCN), Siliziumnitrid, Siliziumoxidnitrid oder dergleichen umfassen und kann unter Verwendung eines geeigneten Abscheidungsverfahrens gebildet werden, wie Atomlagenabscheidung (ALD). In manchen Ausführungsformen hat die Gate-Abdichtungsabstandhalterschicht 80' eine Dicke zwischen etwa 2,5 nm (25 Ängström) und etwa 3,5 nm (35 Ångström), wie etwa 3 nm (30 Ångström). Anschließend wird eine zweite Gate-Abstandhalterschicht 86', wie eine Low-K Gate-Abstandhalterschicht, (z.B. konform) über der Gate-Abdichtungsabstandhalterschicht 80' gebildet. Die zweite Gate-Abstandhalterschicht 86' kann z.B. ein Low-K dielektrisches Material, wie SiOCH, SiOCN, Kombinationen davon oder dergleichen umfassen und kann durch ein geeignetes Abscheidungsverfahren wie ALD gebildet werden. In manchen Ausführungsformen hat die zweite Gate-Abstandhalterschicht 86' eine Dicke zwischen etwa 3 nm (30 Ängström) und etwa 5 nm (50 Ängström).
  • Anschließend werden in 9A und 9B Gate-Dichtungsabstandhalter 80 (die auch als erste Gate-Abstandhalter bezeichnet werden können) und Gate-Abstandhalter 86 (die auch als zweite Gate-Abstandhalter bezeichnet werden können) entlang Seitenwänden der Dummy-Gate-Strukturen 75 gebildet. Die Gate-Dichtungsabstandhalter 80 und die Gate-Abstandhalter 86 können gemeinsam als Gate-Abstandhalter 87 bezeichnet werden. Die Gate-Dichtungsabstandhalter 80 und die Gate-Abstandhalter 86 können durch anisotropisches Ätzen der Gate-Abdichtungsabstandhalterschicht 80' bzw. der zweiten Gate-Abstandhalterschicht 86' gebildet werden. In manchen Ausführungsformen wird ein anisotropischer Plasmaätzprozess unter Verwendung eines Gases durchgeführt, umfassend Bromwasserstoff (HBr), um die Gate-Abdichtungsabstandhalterschicht 80' und die zweite Gate-Abstandhalterschicht 86' zu entfernen, die über der oberen Oberfläche der Finne 58 und über der oberen Oberfläche der Dummy-Gate-Strukturen 75 angeordnet sind. Die verbleibenden Abschnitte der Gate-Abdichtungsabstandhalterschicht 80' bilden die Gate-Dichtungsabstandhalter 80, die sich entlang den Seitenwänden der Dummy-Gate-Strukturen 75 erstrecken. Die verbleibenden Abschnitte der zweiten Gate-Abstandhalterschicht 86' bilden die Gate-Abstandhalter 86, die die Gate-Dichtungsabstandhalter 80 umgeben. In der Querschnittsansicht von 9B haben die Gate-Dichtungsabstandhalter 80 eine L-Form und obere Oberflächen der Dummy-Gate-Struktur 75 werden durch die Gate-Abstandhalter 87 freigelegt.
  • In manchen Ausführungsformen wird die Dauer des anisotropischen Ätzprozesses gesteuert, um den anisotropischen Ätzprozess zu stoppen, wenn die obere Oberfläche der Finne 58 freigelegt ist, so dass eine Beschädigung der Finne 58 vermieden wird oder verringert ist. Die anisotropische Ätzzeit kann von Faktoren wie den Zusammensetzungen und Dicken der Gate-Abdichtungsabstandhalterschicht 80' und der zweiten Gate-Abstandhalterschicht 86' abhängig sein und kann z.B. durch Versuche bestimmt werden. Zum Beispiel kann ein Plasmaätzprozess unter Verwendung von HBr über eine Dauer von etwa 14 Sekunden durchgeführt werden, um die Gate-Abstandhalter 87 zu bilden.
  • Anschließend wird in 10A und 10B ein Gate-Film 89' (z.B. konform) über den Dummy-Gate-Strukturen 75, den Gate-Abstandhaltern 87 und den Finnen 58 gebildet. Der Gate-Film 89' kann ein geeignetes Material wie Siliziumnitrid, Siliziumoxidnitrid oder Siliziumkohlenstoffnitrid umfassen und kann durch ein geeignetes Verfahren wie ALD gebildet werden. In einer beispielhaften Ausführungsform umfasst der Gate-Film 89' Siliziumnitrid und wird durch ALD unter Verwendung von Dichlorsilan (SiH2Cl2, oder DCS) und Ammoniak (NH3) als Vorläufer gebildet. Ein Druck des ALD-Prozesses kann zwischen etwa 0 Pa (0 Torr) und etwa 1200 Pa (9 Torr) betragen, eine Temperatur des ALD-Prozesses kann zwischen etwa 450 °C und etwa 700 °C, wie 570 °C betragen. Eine Strömungsrate von SiH2Cl2 kann zwischen etwa 0,2 Standardkubikzentimeter pro Minute (sccm) und etwa 1 sccm betragen und eine Strömungsrate von NH3 kann zwischen etwa 1 sccm und etwa 6 sccm betragen. Trägergas, wie Argon (Ar), Helium (He) oder dergleichen, kann zum Befördern der Vorläufer in die Abscheidungskammer des ALD-Prozesses verwendet werden. Der Gate-Film 89' kann eine Dicke zwischen etwa 3 nm (30 Ångström) und etwa 5 nm (50 Ängström), wie etwa 4 nm (40 Ängström) haben.
  • In manchen Ausführungsformen wird während des Bildungsprozesses zur Bildung des Gate-Films 89' die Strömungsrate der Vorläufer (z.B. SiH2Cl2 und NH3) eingestellt, um ein Zielatomverhältnis von Silizium (Si) zu Nitrid (N) im Gate-Film 89' zu erreichen, wobei das Zielatomverhältnis zwischen etwa 0,9 und etwa 1,2 ist. Das Atomverhältnis von Si zu N kann als ein Verhältnis zwischen dem Atomprozentsatz von Silizium (Si) im Gate-Film 89' und dem Atomprozentsatz von Nitrid (N) im Gate-Film 89' berechnet werden. In manchen Ausführungsformen, falls das Atomverhältnis von Si zu N im Gate-Film 89' größer als etwa 1,2 ist, kann die Konzentration von Silizium im Gate-Film 89' zu hoch sein, sodass in einem anschließenden Epitaxieprozess (siehe 12B und deren Besprechung) das epitaxiale Material (siehe 82 12B) auf einem verbleibenden Abschnitt (siehe 89 in 12B) des Gate-Films 89' gebildet (z.B. gezüchtet) werden kann, wodurch die selektive Züchtungseigenschaft des Epitaxieprozesses verloren geht. Mit anderen Worten, das epitaxiale Material 82 kann an Seitenwänden des Gate-Films 89 in 12B gebildet werden, falls das Atomverhältnis von Si zu N im Gate-Film 89' größer als etwa 1,2 ist.
  • Falls im Gegensatz dazu das Atomverhältnis von Si zu N im Gate-Film 89' kleiner als etwa 0,9 ist, kann die Konzentration von Silizium im Gate-Film 89' zu gering sein und die mechanische Eigenschaft (z.B. Ätzrate) des Gate-Films 89' kann verschlechtert sein, sodass in anschließenden Reinigungs-/Ätzprozess(en) (siehe folgende Besprechung unter Bezugnahme auf 11A - 12B) Außenabschnitte des Gate-Films 89' durch Reinigungs-/Ätzprozess(e) weggeätzt werden können und in die Vertiefungen fallen (siehe 59 in 11B), wo die epitaxialen Source/Drain-Gebiete 82 gebildet werden. Da das Stickstoff- (N) Element im Gate-Film 89' (wenn es in die Vertiefungen 59 gefallen ist) die Züchtung der epitaxialen Source/Drain-Gebiete 82 beeinträchtigen kann, können die gebildeten epitaxialen Source/Drain-Gebiete 82 eine geringere als die Zielgröße (z.B. Volumen) aufweisen, wenn das Atomverhältnis von Si zu N im Gate-Film 89' kleiner als etwa 0,9 ist, wodurch die elektrische Leistung der gebildeten FinFET-Vorrichtung 100 beeinträchtigt ist (z.B. einen größeren elektrischen Widerstand verursacht).
  • In manchen Ausführungsformen wird die Dicke des abgeschiedenen Gate-Films 89' so gesteuert, dass sie in einem Zielbereich liegt, wie zwischen etwa 3 nm (30 Ängström) und etwa 5 nm (50 Ängström). Falls der Gate-Film 89' zu dünn ist (z.B. kleiner als etwa 3 nm (30 Ängström)) kann der Gate-Film 89' im anschließenden Ätz-/Reinigungsprozessen durchgeätzt werden, um Source/Drain-Gebiete zu bilden, und daher keinen ausreichenden Schutz für die Gate-Abstandhalter 87 bieten. Mit anderen Worten, die anschließenden Ätz-/Reinigungsprozesse können die Gate-Abstandhalter 86 (z.B. Low-K Gate-Abstandhalter) und die Gate-Dichtungsabstandhalter 80 beschädigen (z.B. ätzen) und falls die Gate-Abstandhalter 86 und die Gate-Dichtungsabstandhalter 80 durchgeätzt werden, kann es zu einem Vorrichtungsversagen der gebildeten FinFET-Vorrichtung 100 kommen. Falls im Gegensatz der Gate-Film 89' zu dick ist (z.B. größer als etwa 5 nm (50 Ångström)) kann der Gate-Film 89' zu viel Raum zwischen z.B. zwei benachbarten Dummy-Gate-Strukturen 75 einnehmen und daher kann es schwierig sein, anschließende Verarbeitungsschritte in dem kleinen Raum zwischen zwei benachbarten Gate-Strukturen durchzuführen. Zum Beispiel kann es aufgrund des dicken Gate-Films 89' in einer anschließenden Verarbeitung zur Bildung von Source/Drain-Kontakten (siehe 112 in 18B) schwierig sein, Kontaktöffnungen zwischen Gate-Strukturen zu bilden, die mit den Source/Drain-Gebieten 82 ausgerichtet sind. Falls Kontaktöffnungen mit den darunterliegenden Source/Drain-Gebieten 82 fehlausgerichtet sind, kann es zu einem Vorrichtungsversagen kommen.
  • Anschließend wird in 11A und 11B ein anisotropischer Ätzprozess, der für das Material des Gate-Films 89' und das Material der Finne 58 selektiv sein kann (z.B. eine höhere Ätzrate für dieses haben kann), zum Entfernen von Abschnitten des Gate-Films 89' durchgeführt, die über den oberen Oberflächen der Dummy-Gate-Strukturen 75, den oberen Oberflächen der Gate-Abstandhalter 87 und den oberen Oberflächen der Finnen 58 angeordnet sind. Wie in 11A und 11B dargestellt, bildet der anisotropische Ätzprozess auch Vertiefungen 59 in den Finnen 58. Nach dem anisotropischen Ätzprozess erstrecken sich verbleibende Abschnitte des Gate-Films 89', der in der Folge als Gate-Film 89 bezeichnet wird, entlang den Seitenwänden jedes Gate-Abstandhalters 87 von der oberen Oberfläche der Finne 58 zur oberen Oberfläche der Dummy-Gate-Struktur 75, wie in 11B dargestellt. Mit anderen Worten, der Gate-Film 89 umgibt die Gate-Abstandhalter 87, wodurch die Gate-Abstandhalter 87 vor anschließenden Ätz-/Reinigungsprozessen geschützt werden. In der dargestellten Ausführungsform werden der Gate-Film 89' und der Gate-Film 89 aus einem selben Material gebildet und haben somit eine selbe Zusammensetzung.
  • In manchen Ausführungsformen ist der anisotropische Ätzprozess ein Trockenätzprozess, wie ein Plasmaätzprozess unter Verwendung einer Gasquelle, die Fluormethan (CH3F) umfasst. Der Plasmaätzprozess kann über eine vorbestimmte Dauer, z.B. etwa 30 Sekunden, zum Entfernen von Abschnitten des Gate-Films 89' und zur Bildung von Vertiefungen 59 in der Finne 58 durchgeführt werden. In manchen Ausführungsformen ist eine Tiefe D der Vertiefungen 59 in einem Bereich zwischen etwa 50 nm und etwa 70 nm, wie etwa 60 nm, obwohl andere Dimensionen auch möglich sind. Aufgrund des Plasmaätzprozesses kann die Dicke des Gate-Films 89 in 11B kleiner sein als die Dicke des Gate-Films 89' in 10B.
  • In manchen Ausführungsformen wird nach Bildung der Vertiefungen 59 ein Reinigungsprozess durchgeführt, um die Oberflächen der Vertiefungen 59 in Vorbereitung für die Bildung der epitaxialen Source/Drain-Gebiete 82 in den Vertiefungen 59 zu reinigen. Der Reinigungsprozess kann Nebenprodukte entfernen, die z.B. durch den vorherigen anisotropischen Ätzprozess gebildet wurden. Der Reinigungsprozess kann Chemikalie(n) verwenden, die den Gate-Film 89 ätzt (ätzen). Wie oben besprochen, wird das Atomverhältnis von Si zu N im Gate-Film 89 auf zwischen etwa 0,9 und etwa 1,2 gesteuert, sodass Ätzen des Gate-Films 89 im Reinigungsprozess minimiert oder reduziert ist, wodurch die Menge an Stickstoffelement (im Gate-Film 89) verringert ist, die in die Vertiefungen 59 fällt.
  • Anschließend werden in 12A und 12B epitaxiale Source/Drain-Gebiete 82 in den Vertiefungen 59 der Finnen 58 gebildet. Die epitaxialen Source/Drain-Gebiete 82 werden in den Finnen 58 so gebildet, dass jede Dummy-Gate-Struktur 75 zwischen entsprechenden benachbarten Paaren der epitaxialen Source/Drain-Gebiete 82 angeordnet ist. Die epitaxialen Source/Drain-Gebiete 82 im Gebiet 50B, z.B. dem NMOS-Gebiet, können durch Maskieren des Gebiets 50C, z.B. des PMOS-Gebiets, und dann epitaxiales Züchten der Source/Drain-Gebiete 82 in den Vertiefungen 59 im Gebiet 50B gebildet werden. Die epitaxialen Source/Drain-Gebiete 82 können jedes akzeptable Material enthalten, wie für n-Typ FinFETs angemessen ist. Falls zum Beispiel die Finne 58 Silizium ist, können die epitaxialen Source/Drain-Gebiete 82 im Gebiet 50B Silizium, SiC, SiCP, SiP oder dergleichen enthalten. Die epitaxialen Source/Drain-Gebiete 82 im Gebiet 50B können Oberflächen haben, die sich von entsprechenden Oberflächen der Finnen 58 erheben und Facetten haben können.
  • Die epitaxialen Source/Drain-Gebiete 82 im Gebiet 50C, z.B. dem PMOS-Gebiet, können durch Maskieren des Gebiets 50B, z.B. des NMOS-Gebiets, und epitaxiales Züchten von Source/Drain-Gebieten 82 in den Vertiefungen 59 im Gebiet 50C gebildet werden. Die epitaxialen Source/Drain-Gebiete 82 können jedes akzeptable Material enthalten, wie für p-Typ FinFETs angemessen ist. Falls zum Beispiel die Finne 58 Silizium ist, können die epitaxialen Source/Drain-Gebiete 82 im Gebiet 50C SiGe, SiGeB, Ge, GeSn oder dergleichen umfassen. Die epitaxialen Source/Drain-Gebiete 82 im Gebiet 50C können auch Oberflächen haben, die sich von entsprechenden Oberflächen der Finnen 58 erheben und können Facetten haben.
  • Die epitaxialen Source/Drain-Gebiete 82 und/oder die Finnen 58 können mit Dotierungsmitteln (z.B. N-Typ Dotierungsmittel wie Phosphor oder P-Typ Dotierungsmittel wie Bor) dotiert sein, um Source/Drain-Gebiete zu bilden, gefolgt von einem Tempern. Die Source/Drain-Gebiete 82 können eine Unreinheiten- (z.B. Dotierungsmittel) Konzentration zwischen etwa 1019 cm-3 und etwa 1021 cm-3 haben. Die n-Typ und/oder p-Typ Unreinheiten für Source/Drain-Gebiete können eine der zuvor besprochenen Unreinheiten sein. In manchen Ausführungsformen können die epitaxialen Source/Drain-Gebiete 82 während der Züchtung in situ dotiert werden.
  • Infolge der Epitaxieprozesse, die zum Bilden der epitaxialen Source/Drain-Gebiete 82 im Gebiet 50B und im Gebiet 50C verwendet werden, haben die oberen Oberflächen der epitaxialen Source/Drain-Gebiete Facetten, die sich seitlich nach außen über Seitenwände der Finnen 52 hinaus ausdehnen. In manchen Ausführungsformen bewirken diese Facetten, dass angrenzende Source/Drain-Gebiete 82 einer selben FinFET-Vorrichtung ineinander übergehen, wie durch 12C gezeigt. In anderen Ausführungsformen bleiben angrenzende Source/Drain-Gebiete 82 nach Beendigung des Epitaxieprozesses getrennt, wie durch 12D gezeigt. In 12C und 12D ist gezeigt, dass der Gate-Film 89 den Raum zwischen angrenzenden Finnen 58 (z.B. mit einem rechteckigen Querschnitt) füllt. In anderen Ausführungsformen, z.B. abhängig vom Abstand zwischen angrenzenden Finnen 58 und der Dicke des Gate-Films 89, kann sich der Gate-Film 89 konform entlang Seitenwänden der Gate-Abstandhalter 87 und entlang oberen Oberflächen der Isolierungsgebiete 56 erstrecken. Zum Beispiel kann der Gate-Film 89 zwischen angrenzenden Finnen 58 eine U-Form bilden und der Gate-Film 89, der nicht zwischen angrenzenden Finnen 58 angeordnet ist, kann eine L-Form bilden. Der Einfachheit wegen können folgende Zeichnungen die gestrichelten Linien 84 nicht zeigen, wobei klar ist, dass der Gate-Film 89 Formen wie durch die gestrichelten Linien 84 dargestellt haben kann.
  • In manchen Ausführungsformen enthält der Epitaxieprozess, der zur Bildung der epitaxialen Source/Drain-Gebiete 82 verwendet wird, mehrere Wachstumszyklen und Ätzzyklen. Die Ätzzyklen können Chemikalie(n) verwenden, die den Gate-Film 89 ätzen könnten. Wie oben besprochen, wird das Atomverhältnis von Si zu N im Gate-Film 89 auf zwischen etwa 0,9 und etwa 1,2 gesteuert, sodass ein Ätzen des Gate-Films 89 in Ätzzyklen minimiert oder reduziert ist, wodurch die Menge an Stickstoffelement (im Gate-Film 89) verringert wird, die in die Source/Drain-Gebiete 82 fällt. In manchen Ausführungsformen ist nach dem Epitaxieprozess die Dicke des Gate-Films 89 aufgrund des anisotropischen Ätzprozesses (siehe 11B) und der Reinigungs/Ätzprozesse zwischen etwa 0,1 nm (1 Ångström) und etwa 1,5 nm (15 Ångström), wie etwa 1 nm (10 Ångström).
  • Im Beispiel von 12B, hat nach dem Epitaxieprozess ein erstes Ende des Gate-Films 89 nahe der oberen Oberfläche der Dummy-Gate-Struktur 75 aufgrund z.B. der Ätzzyklen des Epitaxieprozesses, die Abschnitte der Gate-Filme 89 nahe den Source/Drain-Gebieten 82 entfernen eine erste Dicke, die größer als eine zweite Dicke eines zweiten Endes des Gate-Films 89 ist, der mit der oberen Oberfläche der Finne 58 in Kontakt gelangt. In der dargestellten Ausführungsform hat der Gate-Film 89 einen ersten Endabschnitt (z.B. einen Abschnitt nahe dem ersten Ende 89U) nahe der oberen Oberfläche der Dummy-Gate-Struktur 75, wobei der erste Endabschnitt eine gleichförmige (z.B. gleichförmig innerhalb von Herstellungseinschränkungen) Dicke hat. Der Gate-Film 89 hat einen zweiten Endabschnitt (z.B. einen Abschnitt nahe dem zweiten Ende) nahe der oberen Oberfläche der Finne 58, wobei der zweite Endabschnitt eine Dicke hat, die abnimmt (z.B. sich konisch verjüngt), während sich der Gate-Film 89 zur oberen Oberfläche der Finne 58 erstreckt. Im Beispiel von 12B nimmt ein Abstand zwischen gegenüberliegenden äußeren Seitenwänden (z.B. Seitenwände, die von der Dummy-Gate-Struktur 75 weg weisen) des Gate-Films 89, der auf jeder Dummy-Gate-Struktur 75 angeordnet ist, ab, während sich der Gate-Film 89 zur Finne 58 erstreckt, und daher bilden die gegenüberliegenden äußeren Seitenwände nahe dem ersten Ende des Gate-Films 89 eine V-Form.
  • Unter anhaltender Bezugnahme auf 12B hat der Gate-Abdeckungsabstandhalter 80 eine L-Form, die einen ersten Abschnitt (z.B. der vertikale Abschnitt) enthält, der sich entlang Seitenwänden der Dummy-Gate-Struktur 75 erstreckt, und einen zweiten Abschnitt (z.B. der horizontale Abschnitt), der sich entlang der oberen Oberfläche der Finne 58 erstreckt. Der Gate-Abstandhalter 86 ist über dem zweiten Abschnitt des Gate-Abdeckungsabstandhalters 80 angeordnet und erstreckt sich entlang Seitenwänden des ersten Abschnitts des Gate-Abdeckungsabstandhalters 80. Wie in 12B dargestellt, steht der Gate-Film 89 physisch mit den Seitenwänden des Gate-Abstandhalters 86 und Seitenwänden des zweiten Abschnitts des Gate-Abdeckungsabstandhalters 80 in Kontakt.
  • Danach wird in 13A und 13B ein Zwischenschichtdielektrikum (ILD) 88 über der in 12A und 12B gezeigten Struktur abgeschieden. Das ILD 88 kann aus einem dielektrischen Material gebildet sein und kann durch jedes geeignete Verfahren abgeschieden werden, wie CVD, plasmaverstärktes CVD (PECVD) oder FCVD. Dielektrische Materialien können Phosphosilicatglas (PSG), Borsilicatglas (BSG), bordotiertes Phosphosilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen enthalten. Andere Isoliermaterialien, die durch einen akzeptablen Prozess gebildet werden, können verwendet werden. In manchen Ausführungsformen ist eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 93 zwischen dem ILD 88 und den epitaxialen Source/Drain-Gebieten 82, der Maske 74 und dem Gate-Abstandhalter 87 angeordnet, wie in 13A und 13B dargestellt. In manchen Ausführungsformen ist die CESL 93 aus Siliziumnitrid gebildet, eine Dicke der CESL 93 ist zwischen etwa 2 nm (20 Ångström) und etwa 6 (60 Ängström), wie etwa 4 nm(40 Ångström), und ein Atomverhältnis von Silizium zu Nitrid im CESL 93 ist zwischen etwa 0,7 und etwa 1, wie etwa 0,88. In der dargestellten Ausführungsform ist das Atomverhältnis von Silizium zu Nitrid im CESL 93 geringer als jenes des Gate-Films 89. 13C und 13D zeigen Querschnittsansichten der FinFET-Vorrichtung 100, wie in 12C bzw. 12D gezeigt, nach Bildung der CESL 93 und des ILD 88. Im Beispiel von 13C sind die CESL 93 und das ILD 88 nicht in einer Fläche 55 unter den ineinander übergehenden, epitaxialen Source/Drain-Gebieten 82 gebildet und daher besteht ein Luftspalt in der Fläche 55 unter den ineinander übergehenden, epitaxialen Source/Drain-Gebieten 82.
  • Danach, in 14A und 14B, kann ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um die obere Oberfläche der ILD 88 mit den oberen Oberflächen der Dummy-Gates 72 bündig zu machen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 und Abschnitten der Gate-Dichtungsabstandhalter 80 und der Gate-Abstandhalter 86 entlang Seitenwänden der Masken 74 entfernen. Nach dem Planarisierungsprozess sind obere Oberflächen der Dummy-Gates 72, der Gate-Dichtungsabstandhalter 80, der Gate-Abstandhalter 86 und des ILD 88 bündig. Daher liegen die oberen Oberflächen der Dummy-Gates 72 durch das ILD 88 frei.
  • Danach werden, in 15A und 15B, die Dummy-Gates 72 und die Dummy-Dielektrikumschicht 60, die direkt unter den freiliegenden Dummy-Gates 72 liegt, in einem Ätzschritt (Ätzschritten) entfernt, sodass Vertiefungen 90 gebildet werden. In manchen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropischen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung von Reaktionsgas(en) enthalten, das (die) die Dummy-Gates 72 selektiv ätzt (ätzen), ohne das ILD 88 oder die Gate-Abstandhalter 87 zu ätzen. Jede Vertiefung 90 legt ein Kanalgebiet einer entsprechenden Finne 58 frei. Jedes Kanalgebiet ist zwischen benachbarten Paaren der epitaxialen Source/Drain-Gebiete 82 angeordnet. Während der Entfernung kann die Dummy-Dielektrikumschicht 60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrikumschicht 60 kann dann nach Entfernung der Dummy-Gates 72 entfernt werden.
  • In 16A und 16B, werden Gate-Dielektrikumschichten 92 und Gate-Elektroden 94 für Ersatz-Gates gebildet. Gate-Dielektrikumschichten 92 werden konform in den Vertiefungen 90 abgeschieden, wie auf den oberen Oberflächen und den Seitenwänden der Finnen 58 und an Seitenwänden der Gate-Dichtungsabstandhalter 80. Die Gate-Dielektrikumschichten 92 können auch an Deckfläche des ILD 88 gebildet werden. Gemäß einigen Ausführungsformen umfassen die Gate-Dielektrikumschichten 92 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. In manchen Ausführungsformen sind die Gate-Dielektrikumschichten 92 ein High-k dielektrisches Material und in diesen Ausführungsformen können die Gate-Dielektrikumschichten 92 einen k-Wert größer als etwa 7,0 haben und können ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Die Bildungsverfahren der Gate-Dielektrikumschichten 92 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen enthalten. In manchen Ausführungsformen werden Grenzflächenschichten (ILs) 96 an den freiliegenden Oberflächen von Finnen 58 gebildet, bevor die Gate-Dielektrikumschichten 92 gebildet werden. Die ILs 96 können eine Oxidschicht wie eine Siliziumoxidschicht enthalten, die durch thermische Oxidation der Finnen 58, einen chemischen Oxidationsprozess oder einen Abscheidungsprozess, als Beispiele, gebildet werden.
  • Die Gate-Elektroden 94 werden über den entsprechenden Gate-Dielektrikumschichten 92 abgeschieden und füllen die verbleibenden Abschnitte der Vertiefungen 90. Die Gate-Elektroden 94 können ein metallhaltiges Material wie TiN, TaN, TaC, Co, Ru, Al Kombinationen davon oder mehrere Schichten davon sein. Zum Beispiel kann jede der Gate-Elektroden 94 eine Diffusionssperrschicht (nicht getrennt dargestellt), eine Arbeitsfunktionsschicht 97 über der Diffusionssperrschicht und ein Füllmetall 98 über der Arbeitsfunktionsschicht 97 enthalten. Die Diffusionssperrschicht kann aus Titannitrid (TiN) gebildet sein, die mit Silizium dotiert sein kann (oder nicht). Die Arbeitsfunktionsschicht 97 bestimmt die Arbeitsfunktion des Gate und enthält mindestens eine Schicht oder eine Vielzahl von Schichten, die aus unterschiedlichen Materialien gebildet sind. Das Material der Arbeitsfunktionsschicht wird abhängig davon gewählt ob der entsprechende FinFET ein n-Typ FinFET oder ein p-Typ FinFET ist. Wenn zum Beispiel der FinFET ein n-Typ FinFET ist, kann die Arbeitsfunktionsschicht eine TaN-Schicht und eine Titanaluminium (TiAl)-Schicht über der TaN-Schicht enthalten. Wenn der FinFET ein p-Typ FinFET ist, kann die Arbeitsfunktionsschicht eine TaN-Schicht, eine TiN-Schicht über der TaN-Schicht und eine TiAl-Schicht über der TiN-Schicht enthalten. Das Material der Arbeitsfunktionsschicht 97 ist gewählt, um seinen Arbeitsfunktionswert so abzustimmen, dass eine Zielschwellenspannung Vt in der gebildeten Vorrichtung in manchen Ausführungsformen erreicht wird. Nach Bildung der Arbeitsfunktionsschicht 97 wird das Füllmetall 98, das jedes geeignete leitfähige Material wie W, Co, Cu, Al oder dergleichen enthalten kann, über der Arbeitsfunktionsschicht 97 gebildet, um die Vertiefung 90 zu füllen.
  • Nach Einfüllen des Füllmetalls 98 kann ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumschichten 92 und das Material der Gate-Elektroden 94 zu entfernen, wobei sich die Überschussabschnitte über der Deckfläche des ILD 88 befinden können. Die verbleibenden Abschnitte von Material der Gate-Elektroden 94 und der Gate-Dielektrikumschichten 92 bilden somit Ersatz-Gates der resultierenden FinFET-Vorrichtung 100. Die Gate-Elektroden 94, die Gate-Dielektrikumschichten 92 und die Grenzflächenschichten 96 können gemeinsam als „Gates“, „Gate-Stacks“ oder „Gate-Strukturen“ bezeichnet werden. Die Gate-Stacks können sich entlang Seitenwänden eines Kanalgebiets der Finnen 58 erstrecken.
  • Die Bildung der Gate-Dielektrikumschichten 92 im Gebiet 50B und im Gebiet 50C kann gleichzeitig erfolgen, sodass die Gate-Dielektrikumschichten 92 in jedem Gebiet aus denselben Materialien gebildet sind, und die Bildung der Gate-Elektroden 94 kann gleichzeitig erfolgen, sodass die Gate-Elektroden 94 in jedem Gebiet aus denselben Materialien gebildet sind. In manchen Ausführungsformen können die Gate-Dielektrikumschichten 92 in jedem Gebiet durch getrennte Prozesse gebildet werden, sodass die Gate-Dielektrikumschichten 92 unterschiedliche Materialien sein können, und die Gate-Elektroden 94 in jedem Gebiet können durch getrennte Prozesse gebildet werden, sodass die Gate-Elektroden 94 unterschiedliche Materialien sein können. Verschiedene Maskierungsschritte können zum Maskieren und Freilegen geeigneter Gebiete verwendet werden, wenn getrennte Prozesse verwendet werden.
  • Danach wird, in 17A und 17B, ein ILD 108 über dem ILD 88 abgeschieden. In einer Ausführungsform ist das ILD 108 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In manchen Ausführungsformen wird das ILD 108 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren wie CVD und PECVD abgeschieden werden.
  • Danach werden, in 18A und 18B, Kontakte 110 und 112 durch das ILD 108 und/oder das ILD 88 gebildet. In manchen Ausführungsformen kann ein Temperprozess durchgeführt werden, um ein Silicid an der Grenzfläche zwischen den epitaxialen Source/Drain-Gebieten 82 und den Kontakten 112 zu bilden, bevor die Kontakte 112 gebildet werden. Die Kontakte 110 sind elektrisch mit der Gate-Elektrode 94 verbunden und die Kontakte 112 sind elektrisch mit den epitaxialen Source/Drain-Gebieten 82 verbunden. 18A und 18B zeigen die Kontakte 110 und 112 in einem selben Querschnitt; in anderen Ausführungsformen jedoch können die Kontakte 110 und 112 in verschiedenen Querschnitten angeordnet sein. Ferner ist die Position von Kontakten 110 und 112 in 18A und 18B nur veranschaulichend. Zum Beispiel kann der Kontakt 110 vertikal mit der Finne 58 ausgerichtet sein, wie gezeigt, oder kann an einer anderen Stelle auf der Gate-Elektrode 94 angeordnet sein. Ferner können die Kontakte 112 vor, gleichzeitig mit oder nach Bilden der Kontakte 110 gebildet sein.
  • Ausführungsformen können Vorteile erreichen. Durch Bilden des Gate-Films 89' nach Bildung der Gate-Abstandhalter 87 schützt der Gate-Film 89' die Gate-Abstandhalter 87 vor anschließenden Reinigungs-/Ätzprozessen, wodurch der Verlust der Gate-Abstandhalter 87 (z.B. Verlust von Low-K Abstandhaltern 86 und Gate-Dichtungsabstandhaltern 80) verhindert oder verringert wird. Da ein Verlust der Gate-Abstandhalter 87 zu einem Vorrichtungsversagen führen kann, verringert die aktuelle Offenbarung durch Bilden des Gate-Films 89' ein Vorrichtungsversagen und verbessert die Ausbeute des Herstellungsprozesses. Durch Erzielen eines Atomverhältnisses von Si zu N im Gate-Film 89 im Bereich von zwischen etwa 0,9 und etwa 1,2 bewahrt der Gate-Film 89 die selektive Züchtungseigenschaft des Epitaxieprozesses und verringert die Menge an Stickstoffelement im Gate-Film 89, das in die Source/Drain-Gebiete 82 fällt. Infolgedessen werden Größen (z.B. Volumen) der epitaxialen Source/Drain-Gebiete 82 erhöht, was wiederum zu einer besseren elektrischen Leistung für die gebildete Vorrichtung führt.
  • 19 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es sollte klar sein, dass die in 19 dargestellte Verfahrensausführungsform nur ein Beispiel vieler möglicher Verfahrensausführungsformen ist. Ein Durchschnittsfachmann auf dem Gebiet würde viele Variationen, Alternativen und Modifizierungen erkennen. Zum Beispiel können verschiedene Schritte, wie in 19 gezeigt, hinzugefügt, entfernt, ersetzt, neu angeordnet und wiederholt werden.
  • Unter Bezugnahme auf 19 wird in Block 1010 eine Finne gebildet, die über ein Substrat ragt. In Block 1020 wird eine Gate-Struktur über der Finne gebildet. In Block 1030 wird ein Gate-Abstandhalter entlang einer Seitenwand der Gate-Struktur gebildet, wobei eine obere Oberfläche der Gate-Struktur durch den Gate-Abstandhalter freigelegt ist. In Block 1040 wird ein Gate-Film über der Gate-Struktur, den Gate-Abstandhaltern und der Finne abgeschieden. In Block 1050 werden ein oder mehrere Ätzprozesse nach Abscheiden des Gate-Films gebildet, wobei der eine oder die mehreren Ätzprozesse einen ersten Abschnitt des Gate-Films von einer oberen Oberfläche der Finne entfernen und eine Vertiefung in der Finne bilden, wobei nach dem einen oder den mehreren Ätzprozessen ein zweiter Abschnitt des Gate-Films an einer Seitenwand des Gate-Abstandhalters verbleibt. In Block 1060 wird ein epitaxiales Source/Drain-Gebiet in der Vertiefung gebildet.

Claims (13)

  1. Verfahren umfassend: Bilden einer Finne (58), die über ein Substrat (50) ragt; Bilden einer Gate-Struktur (92, 94, 96) über der Finne (58); Bilden eines Gate-Abstandhalters (87) entlang einer Seitenwand der Gate-Struktur, wobei eine obere Oberfläche der Gate-Struktur durch den Gate-Abstandhalter (87) freigelegt ist; Abscheiden eines Gate-Films (89`) über der Gate-Struktur, dem Gate-Abstandhalter (87) und der Finne (58); Durchführen eines oder mehrerer Ätzprozesse nach Abscheiden des Gate-Films (89`), wobei der eine oder die mehreren Ätzprozesse einen ersten Abschnitt des Gate-Films (89`) von einer oberen Oberfläche der Finne (58) entfernen und eine Vertiefung (59) in der Finne bilden, wobei ein zweiter Abschnitt des Gate-Films (89) nach dem einen oder den mehreren Ätzprozessen an einer Seitenwand des Gate-Abstandhalters (87) verbleibt; und Bilden eines epitaxialen Source/Drain-Gebiets (82) in der Vertiefung (59), welches einen Epitaxieprozess mit mehreren Wachstumszyklen und Ätzzyklen umfasst; wobei das Bilden des Gate-Abstandhalters (87) umfasst: Bilden einer ersten Gate-Abstandhalterschicht (80) über der Gate-Struktur und der Finne (58); Bilden einer zweiten Gate-Abstandhalterschicht (86) über der ersten Gate-Abstandhalterschicht (80); Durchführen eines anisotropischen Ätzprozesses zum Entfernen von Abschnitten der ersten Gate-Abstandhalterschicht (80) und Abschnitten der zweiten Gate-Abstandhalterschicht (86), die über der oberen Oberfläche der Finne (58) und über der oberen Oberfläche der Gate-Struktur (92, 94, 96) angeordnet sind; und wobei nach dem Epitaxieprozess ein erstes Ende des Gate-Films (89) nahe der oberen Oberfläche der Gate-Struktur (92, 94, 96) aufgrund der Ätzzyklen des Epitaxieprozesses eine erste Dicke aufweist, die größer als eine zweite Dicke eines zweiten Endes des Gate-Films (89) ist.
  2. Verfahren nach Anspruch 1, wobei der Gate-Film (89) aus Siliziumnitrid gebildet ist, wobei ein Verhältnis zwischen einem Atomprozentsatz von Silizium zu Stickstoff im Gate-Film zwischen 0,9 und 1,2 ist.
  3. Verfahren nach einem der vorangehenden Ansprüche, wobei der Gate-Film (89) vor dem einen oder den mehreren Ätzprozessen mit einer Dicke zwischen 3 nm und 5 nm gebildet wird.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei ein Abscheiden des Gate-Films (89) ein konformes Abscheiden des Gate-Films über der Gate-Struktur (92, 94, 96), dem Gate-Abstandhalter (87) und der Finne (58) umfasst.
  5. Verfahren nach Anspruch 4, wobei der Gate-Film (89) aus Siliziumnitrid gebildet ist.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei der Gate-Film (89) unter Verwendung von Atomlagenabscheidung unter Verwendung von Vorläufern, umfassend Dichlorsilan und Ammoniak gebildet wird.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei ein Durchführen des einen oder der mehreren Ätzprozesse ein Durchführen eines anisotropischen Plasmaätzprozesses zur Entfernung des ersten Abschnitts des Gate-Films (89`) umfasst.
  8. Verfahren nach Anspruch 7, wobei der anisotropische Plasmaätzprozess ein Gas verwendet, das Fluormethan umfasst.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei der zweite Abschnitt des Gate-Films (89) sich kontinuierlich entlang der Seitenwand des Gate-Abstandhalters (87) von der oberen Oberfläche der Finne (58) zur oberen Oberfläche des Gate-Abstandhalters (87) erstreckt.
  10. Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: Bilden eines Zwischenschichtdielektrikums, im Folgenden ILD genannt, (88) über dem epitaxialen Source/Drain-Gebiet (82) und um die Gate-Struktur; Entfernen der Gate-Struktur (92, 94, 96) zur Bildung einer Öffnung (59) im ILD; Bilden einer High-K Gate-Dielektriumschicht in der Öffnung; und Füllen der Öffnung mit einem Füllmetall nach Bilden der High-K Gate-Dielektriumschicht.
  11. Verfahren umfassend: Bilden einer Gate-Struktur (92, 94, 96) über einer Finne (58); Bilden einer Gate-Abstandhalterschicht (87) über der Gate-Struktur und der Finne; Durchführen eines ersten anisotropischen Ätzprozesses zum Entfernen von Abschnitten der Gate-Abstandhalterschicht, die über einer oberen Oberfläche der Gate-Struktur (92, 94, 96) und über einer oberen Oberfläche der Finne (58) angeordnet sind, wobei verbleibende Abschnitte der Gate-Abstandhalterschicht einen Gate-Abstandhalter (87) entlang Seitenwänden der Gate-Struktur bilden; nach dem ersten anisotropischen Ätzprozess, Bilden eines Gate-Films (89`) über der Gate-Struktur (92, 94, 96), dem Gate-Abstandhalter und der Finne; Durchführen eines zweiten anisotropischen Ätzprozesses zum Entfernen erster Abschnitte des Gate-Films, die über der oberen Oberfläche der Gate-Struktur und über der oberen Oberfläche der Finne angeordnet sind, wobei nach dem zweiten anisotropischen Ätzprozess zweite Abschnitte des Gate-Films (89) sich entlang Seitenwänden des Gate-Abstandhalters (87) von der oberen Oberfläche der Finne zur oberen Oberfläche der Gate-Struktur (92, 94, 96) erstrecken; und Bilden eines Source/Drain-Gebiets (82) angrenzend an die zweiten Abschnitte des Gate-Films (89), wobei das Bilden des Source/Drain-Gebiets (82) einen Epitaxieprozess mit mehreren Wachstumszyklen und Ätzzyklen umfasst; wobei ein Bilden des Gate-Films (89) ein konformes Bilden des Gate-Films (89) über der Gate-Struktur (92, 94, 96), dem Gate-Abstandhalter (87) und der Finne (58) unter Verwendung von Atomlagenabscheidung umfasst und wobei nach dem Epitaxieprozess ein erstes Ende des Gate-Films (89) nahe der oberen Oberfläche der Gate-Struktur (92, 94, 96) aufgrund der Ätzzyklen des Epitaxieprozesses eine erste Dicke aufweist, die größer als eine zweite Dicke eines zweiten Endes des Gate-Films (89) ist.
  12. Verfahren nach Anspruch 11, wobei der Gate-Film (89) aus Siliziumnitrid gebildet ist, wobei ein Verhältnis zwischen einem Atomprozentsatz von Silizium im Gate-Film und einem Atomprozentsatz von Stickstoff im Gate-Film zwischen 0,9 und 1,2 ist.
  13. Verfahren nach einem der vorangehenden Ansprüche 11 oder 12, wobei der zweite anisotropische Ätzprozess eine Vertiefung (59) in der Finne (58) bildet und wobei ein Bilden des Source/Drain-Gebiets (82) ein Bilden eines epitaxialen Materials in der Vertiefung (59) umfasst.
DE102018125383.4A 2018-08-30 2018-10-15 Verfahren zur bildung einer finfet-vorrichtung Active DE102018125383B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/118,087 2018-08-30
US16/118,087 US10867860B2 (en) 2018-08-30 2018-08-30 Methods of forming FinFET device

Publications (2)

Publication Number Publication Date
DE102018125383A1 DE102018125383A1 (de) 2020-03-05
DE102018125383B4 true DE102018125383B4 (de) 2024-05-29

Family

ID=69526873

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018125383.4A Active DE102018125383B4 (de) 2018-08-30 2018-10-15 Verfahren zur bildung einer finfet-vorrichtung

Country Status (5)

Country Link
US (1) US10867860B2 (de)
KR (1) KR102149317B1 (de)
CN (1) CN110875392B (de)
DE (1) DE102018125383B4 (de)
TW (1) TWI739147B (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11271096B2 (en) 2020-04-01 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming fin field effect transistor device structure
TWI817126B (zh) 2020-05-22 2023-10-01 台灣積體電路製造股份有限公司 包含鰭式場效電晶體的半導體裝置
DE102020130401A1 (de) 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben
US11784052B2 (en) * 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147839A1 (en) 2009-12-17 2011-06-23 Toshiba America Electronic Components, Inc. Semiconductor device and method for manufacturing the same
US20130015509A1 (en) 2011-07-15 2013-01-17 International Business Machines Corporation Low resistance source and drain extensions for etsoi
US20150318381A1 (en) 2014-05-05 2015-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for FinFET Device
US20150372108A1 (en) 2014-06-19 2015-12-24 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
DE102015111262A1 (de) 2015-06-11 2016-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-feldeffekttransistor-bauelementstruktur (finfet- bauelementstruktur) mit einer stoppschicht und verfahren zum ausbilden von dieser
US20170025536A1 (en) 2015-07-24 2017-01-26 Taiwan Semiconductor Manufacturing Company Semiconductor device and manufacturing method thereof
US20170084722A1 (en) 2015-09-23 2017-03-23 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US20170133489A1 (en) 2015-11-05 2017-05-11 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor structures and fabrication methods thereof
US20180108769A1 (en) 2016-10-17 2018-04-19 International Business Machines Corporation Forming strained channel with germanium condensation
US20180151441A1 (en) 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8278179B2 (en) * 2010-03-09 2012-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. LDD epitaxy for FinFETs
US8907431B2 (en) * 2011-12-16 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple threshold voltages
CN103390637B (zh) * 2012-05-09 2016-01-13 中国科学院微电子研究所 FinFET及其制造方法
US8900958B2 (en) 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US9564321B2 (en) 2013-03-11 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Cyclic epitaxial deposition and etch processes
US8906789B2 (en) * 2013-03-13 2014-12-09 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric cyclic desposition etch epitaxy
US9166044B2 (en) * 2013-09-27 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Raised epitaxial LDD in MuGFETs
US9496398B2 (en) * 2014-01-15 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial source/drain regions in FinFETs and methods for forming the same
US9837440B2 (en) * 2014-02-07 2017-12-05 International Business Machines Corporation FinFET device with abrupt junctions
US9577070B2 (en) * 2014-11-26 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming
KR102394938B1 (ko) 2015-05-21 2022-05-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR102396111B1 (ko) * 2015-06-18 2022-05-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9806194B2 (en) * 2015-07-15 2017-10-31 Samsung Electronics Co., Ltd. FinFET with fin having different Ge doped region
US9536980B1 (en) * 2015-07-28 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming same
US9647116B1 (en) * 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device
US10020304B2 (en) 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
KR102526580B1 (ko) * 2016-01-11 2023-04-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102524806B1 (ko) 2016-08-11 2023-04-25 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147839A1 (en) 2009-12-17 2011-06-23 Toshiba America Electronic Components, Inc. Semiconductor device and method for manufacturing the same
US20130015509A1 (en) 2011-07-15 2013-01-17 International Business Machines Corporation Low resistance source and drain extensions for etsoi
US20150318381A1 (en) 2014-05-05 2015-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for FinFET Device
US20150372108A1 (en) 2014-06-19 2015-12-24 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
DE102015111262A1 (de) 2015-06-11 2016-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-feldeffekttransistor-bauelementstruktur (finfet- bauelementstruktur) mit einer stoppschicht und verfahren zum ausbilden von dieser
US20170025536A1 (en) 2015-07-24 2017-01-26 Taiwan Semiconductor Manufacturing Company Semiconductor device and manufacturing method thereof
US20170084722A1 (en) 2015-09-23 2017-03-23 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US20170133489A1 (en) 2015-11-05 2017-05-11 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor structures and fabrication methods thereof
US20180108769A1 (en) 2016-10-17 2018-04-19 International Business Machines Corporation Forming strained channel with germanium condensation
US20180151441A1 (en) 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method

Also Published As

Publication number Publication date
TW202032635A (zh) 2020-09-01
US10867860B2 (en) 2020-12-15
CN110875392A (zh) 2020-03-10
DE102018125383A1 (de) 2020-03-05
CN110875392B (zh) 2024-03-22
US20200075755A1 (en) 2020-03-05
TWI739147B (zh) 2021-09-11
KR102149317B1 (ko) 2020-08-31
KR20200026650A (ko) 2020-03-11

Similar Documents

Publication Publication Date Title
DE102017127554B3 (de) Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen
DE102019118385B4 (de) Herstellungsverfahren für eine halbleitervorrichtung
DE102019109857B4 (de) Herstellungsverfahren für ein halbleiter-bauelemen
DE102019117011B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102020109494B3 (de) Geschnittene metallgate-befüllung mit lücke
DE102018125383B4 (de) Verfahren zur bildung einer finfet-vorrichtung
DE102018113168B4 (de) Halbleitervorrichtung mit einer nicht konformen oxidauskleidung und herstellungsverfahren dafür
DE102020110754B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102019102135A1 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102019101165A1 (de) Gate-abstandshalterstruktur und verfahren zu deren herstellung
DE102019113052A1 (de) Halbleiterbauelement und verfahren
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102023105387A1 (de) Unter epitaxie isolationsstruktur
DE102021113053B4 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102018106191B4 (de) Verfahren zur selektiven bildung von gate-abstandshaltern eines finfets mittels eines fluorierungsprozesses
DE102017127658B4 (de) Halbleitervorrichtung und verfahren
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102018122654A1 (de) Finnenfeldeffekttransistorvorrichtung und verfahren zum bilden derselben
DE102020101405B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102021113657A1 (de) Finnen-Feldefekttransistorvorrichtung und Verfahren
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102020124631B4 (de) Mehrschichtiger isolierfilmstapel und verfahren zu seiner herstellung
DE102020119452B4 (de) Halbleitervorrichtung mit schnitt-metallgate-struktur und verfahren zu deren herstellung
DE102020115255B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division