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DE102015111262A1 - Fin-feldeffekttransistor-bauelementstruktur (finfet- bauelementstruktur) mit einer stoppschicht und verfahren zum ausbilden von dieser - Google Patents

Fin-feldeffekttransistor-bauelementstruktur (finfet- bauelementstruktur) mit einer stoppschicht und verfahren zum ausbilden von dieser Download PDF

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DE102015111262A1
DE102015111262A1 DE102015111262.0A DE102015111262A DE102015111262A1 DE 102015111262 A1 DE102015111262 A1 DE 102015111262A1 DE 102015111262 A DE102015111262 A DE 102015111262A DE 102015111262 A1 DE102015111262 A1 DE 102015111262A1
Authority
DE
Germany
Prior art keywords
stop layer
finfet
field effect
fin
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102015111262.0A
Other languages
English (en)
Inventor
Che-Cheng Chang
Chih-Han Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015111262A1 publication Critical patent/DE102015111262A1/de
Pending legal-status Critical Current

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Abstract

Eine FinFET-Bauelementstruktur und ein Verfahren zum Ausbilden von dieser sind bereitgestellt. Die FinFET-Bauelementstruktur umfasst eine über einem Substrat ausgebildete Stoppschicht und eine über der Stoppschicht ausgebildete Finnenstruktur. Die FinFET-Bauelementstruktur umfasst eine Gatestruktur, die über der Finnenstruktur ausgebildet ist, und eine Source/Drain-Struktur (S/D-Struktur), die zu der Gatestruktur benachbart ist. Eine untere Fläche der S/D-Struktur ist an einer Position angeordnet, die höher als oder auf gleicher Höhe mit einer unteren Fläche der Stoppschicht liegt.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 62/174,236, die am 11 Juni 2015 eingereicht wurde und den Titel „Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same” trägt, und die hier in ihrer Gänze durch Rückbezug aufgenommen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterbauelemente werden in einer Vielfalt von elektronischen Anwendungen, wie Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleiterbauelemente werden in der Regel gefertigt, indem sequenziell isolierende oder dielektrische Schichten, leitfähige Schichten und halbleitende Materialschichten über einem Halbleitersubstrat abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden. Viele integrierte Schaltungen werden normalerweise auf einem einzelnen Halbleiter-Wafer hergestellt, und einzelne Dies auf dem Wafer werden durch Sägen zwischen den integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die einzelnen Dies werden normalerweise zum Beispiel in Multi-Chip-Modulen oder anderen Arten von Gehäusen getrennt gehäust.
  • So wie die Halbleiterindustrie zur Erzielung einer höheren Bauelementdichte, einer höheren Leistung und niedrigerer Kosten die Nanometer-Technologieknoten erreichte, führten Herausforderungen sowohl hinsichtlich der Herstellung als auch der Designprobleme zur Entwicklung von dreidimensionalen Ausgestaltungen, wie z. B. dem Fin-Feldeffekttransistor (FinFET). FinFETs werden mit einer dünnen vertikalen „Finne” (oder Finnenstruktur) oder einem „Grat”, die sich von dem Substrat erstreckt, gefertigt. Der Kanal des FinFETs wird in dieser vertikalen Finne ausgebildet. Ein Gate wird über der Finne bereitgestellt. Zu Vorteilen des FinFETs können eine Reduzierung der Kurzkanaleffekte und ein Bereitstellen eines höheren Stromflusses gehören.
  • Obwohl bisherige FinFET-Bauelemente und Verfahren zum Fertigen von FinFET-Bauelementen im Allgemeinen für ihren vorgesehenen Zweck geeignet waren, waren sie nicht im Hinblick auf alle Aspekte vollständig zufriedenstellend.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
  • 1A bis 1J zeigen perspektivische Darstellungen verschiedener Stufen der Fertigung einer FinFET-Bauelementstruktur gemäß einigen Ausführungsformen der Offenbarung.
  • 2A bis 2F sind Querschnittsdarstellungen verschiedener Stufen des Ausbildens der in 1F bis 1J gezeigten FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • 3A ist eine perspektivische Ansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
  • 3B zeigt eine entlang der Linie II' von 3A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • 4A ist eine perspektivische Ansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
  • 4B zeigt eine entlang der Linie II' von 4A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • 5A ist eine perspektivische Ansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
  • 5B zeigt eine entlang der Linie II' von 5A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • 6A ist eine perspektivische Ansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
  • 6B zeigt eine entlang der Linie II' von 6A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • 7A ist eine perspektivische Ansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
  • 7B zeigt eine entlang der Linie II' von 7A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • 8A ist eine perspektivische Ansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
  • 8B zeigt eine entlang der Linie II' von 8A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • 9A ist eine perspektivische Ansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
  • 9B zeigt eine entlang der Linie II' von 9A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • 10A ist eine perspektivische Ansicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
  • 10B zeigt eine entlang der Linie II' von 10A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Einige Abwandlungen der Ausführungsformen sind beschrieben. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach dem Verfahren vorgesehen werden können, und einige der beschriebenen Vorgänge für andere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können.
  • Ausführungsformen zum Ausbilden einer Fin-Feldeffekttransistor-Bauelementstruktur (FinFET-Bauelementstruktur) werden bereitgestellt. 1A bis 1J zeigen perspektivische Darstellungen verschiedener Stufen des Ausbildens einer FinFET-Bauelementstruktur 100a gemäß einigen Ausführungsformen der Offenbarung.
  • Unter Bezugnahme auf 1A wird ein erstes Substrat 102a bereitgestellt. Das erste Substrat 102a kann aus Silizium oder einem anderen Halbleitermaterial gefertigt werden. Alternativ oder zusätzlich kann das erste Substrat 102a andere Elementhalbleitermaterialien, wie z. B. Germanium, umfassen. In einigen Ausführungsformen wird das erste Substrat 102a aus einem Verbindungshalbleiter, wie z. B. Siliciumcarbid, Galliumarsenid, Indiumarsenid oder Indiumphosphid, gefertigt. In einigen Ausführungsformen wird das erste Substrat 102a aus einem Legierungshalbleiter, wie z. B. Siliziumgermanium, Silizium-Germanium-Karbid, Galliumarsenidphosphid oder Galliumindiumphosphid, gefertigt. In einigen Ausführungsformen umfasst das erste Substrat 102a eine epitaktische Schicht. Zum Beispiel weist das erste Substrat 102a eine epitaktische Schicht auf, die über einem Bulk-Halbleiter liegt.
  • Danach wird eine Stoppschicht 103 auf dem ersten Substrat 102 ausgebildet. Die Stoppschicht 103 wird als eine Ätzstoppschicht in dem nachfolgenden Prozess verwendet. In einigen Ausführungsformen wird die Stoppschicht 103 aus SiGeOx, SiGe, SiO, SiP, SiPOx und Kombinationen davon gefertigt. In einigen Ausführungsformen wird die Stoppschicht 103 ausgebildet, indem das erste Substrat 102a einem Ionenimplantationsprozess unterzogen wird. In einigen Ausführungsformen wird die Stoppschicht 103 ausgebildet, indem ein Abscheidungsprozess, wie z. B. ein Atomlagenabscheidungsprozess (ALD), ein chemischer Gasphasenabscheidungsprozess (CVD), ein physikalischer Gasphasenabscheidungsprozess (PVD) oder ein anderer geeigneter Prozess, über dem ersten Substrat 102a durchgeführt wird. Wenn die Stoppschicht 103 mithilfe des ALD-Prozesses ausgebildet wird, ist die Qualität der Stoppschicht 103 gut.
  • Danach wird ein zweites Substrat 102b über der Stoppschicht 103 ausgebildet. Mit anderen Worten wird die Stoppschicht 103 zwischen dem ersten Substrat 102a und dem zweiten Substrat 102b angeordnet. Das zweite Substrat 102b kann aus Silizium oder einem anderen Halbleitermaterial gefertigt werden. Das erste Substrat 102a und das zweite Substrat 102b können aus demselben Material oder aus verschiedenen Materialien gefertigt werden. Die Gitterkonstante der Stoppschicht 103 ist von jener des ersten Substrats 102a verschieden.
  • In einigen Ausführungsformen werden die Stoppschicht 103 und das erste Substrat 102a aus verschiedenen Materialien gefertigt, und die Stoppschicht 103 und das zweite Substrat 102b werden aus verschiedenen Materialien gefertigt. Insbesondere werden das erste Substrat 102a, die Stoppschicht 103 und das zweite Substrat 102b aus drei verschiedenen Materialien gefertigt. In einigen anderen Ausführungsformen werden das erste Substrat 102a und das zweite Substrat 102b aus demselben Material gefertigt, und die Stoppschicht 103 und das erste Substrat werden aus verschiedenen Materialien gefertigt.
  • Danach werden eine dielektrische Schicht 104 und eine Maskenschicht 106 über dem Substrat 102 ausgebildet, und eine Fotolackschicht 108 wird über der Maskenschicht 106 ausgebildet. Die Fotolackschicht 108 wird mithilfe eines Strukturierungsprozesses strukturiert. Der Strukturierungsprozess umfasst einen fotolithografischen Prozess und einen Ätzprozess. Der fotolithografische Prozess umfasst ein Fotolackbeschichten (z. B. Rotationsbeschichten), Softbake, Maskenausrichten, Belichten, Backen nach der Belichtung, Entwickeln des Fotolacks, Spülen und Trocknen (z. B. Hardbake). Der Ätzprozess umfasst einen Trockenätzprozess oder einen Nassätzprozess.
  • Die dielektrische Schicht 104 stellt eine Pufferschicht zwischen dem zweiten Substrat 102b und der Maskenschicht 106 dar. Außerdem wird die dielektrische Schicht 104 als eine Stoppschicht verwendet, wenn die Maskenschicht 106 entfernt wird. Die dielektrische Schicht 104 kann aus Siliziumoxid gefertigt werden. Die Maskenschicht 106 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder einem anderen geeigneten Material gefertigt werden. In einigen anderen Ausführungsformen wird mehr als eine Maskenschicht 106 über der dielektrischen Schicht 104 ausgebildet.
  • Die dielektrische Schicht 104 und die Maskenschicht 106 werden mithilfe eines Abscheidungsprozesses ausgebildet, wie z. B. eines chemischen Gasphasenabscheidungsprozesses (CVD), eines chemischen Gasphasenabscheidungsprozesses unter Verwendung von hochdichtem Plasma (HDPCVD), eines Rotationsbeschichtungsprozesses, eines Sputterprozesses oder eines anderen geeigneten Prozesses.
  • Nachdem die Fotolackschicht 108 strukturiert wurde, werden gemäß einigen Ausführungsformen die dielektrische Schicht 104 und die Maskenschicht 106 unter Verwendung der strukturierten Fotolackschicht 108 als einer Maske strukturiert, wie in 1B dargestellt. Folglich werden eine strukturierte dielektrische-Schicht 104 und eine strukturierte Maskenschicht 106 erzielt. Danach wird die strukturierte Fotolackschicht 108 entfernt.
  • Danach wird das Substrat 102 einem Ätzprozess unter Verwendung der strukturierten dielektrischen Schicht 104 und der strukturierten Maskenschicht 106 als einer Maske unterzogen, um eine Finnenstruktur 110 auszubilden. Der Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein. Es ist zu beachten, dass die Stoppschicht 103 ebenfalls strukturiert wird, und die Seitenwände der Stoppschicht 103 freigelegt werden. Insbesondere wird die Finnenstruktur 110 über der Stoppschicht 103 ausgebildet. Die Stoppschicht 103 wird zwischen dem ersten Substrat 102a und der Finnenstruktur 110 ausgebildet.
  • In einigen Ausführungsformen wird das Substrat 102 mithilfe eines Trockenätzprozesses geätzt. Der Trockenätzprozess umfasst ein Verwenden eines auf Fluor basierenden Ätzgases, wie z. B. SF6, CxFy, NF3, oder einer Kombinationen davon. Der Ätzprozess kann ein zeitgesteuerter Prozess sein, und er kann fortgesetzt werden, bis die Finnenstruktur 110 eine vorgegebene Höhe erreicht. In einigen anderen Ausführungsformen weist die Finnenstruktur 110 eine Breite auf, die allmählich von dem oberen Abschnitt zu dem unteren Abschnitt hin größer wird.
  • Nachdem die Finnenstruktur 110 ausgebildet wurde, werden die strukturierte dielektrische Schicht 104 und die strukturierte Maskenschicht 106 entfernt. Eine Isolationsschicht 112 wird gemäß einigen Ausführungsformen über dem Substrat 102 ausgebildet, um die Finnenstruktur 110 abzudecken, wie in 1C dargestellt.
  • In einigen Ausführungsformen wird die Isolationsschicht 112 aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Fluor dotiertem Silikatglas (FSG) oder einem anderen Low-k-Dielektrikumsmaterial gefertigt. Die Isolationsschicht 112 kann mithilfe eines chemischen Gasphasenabscheidungsprozesses (CVD), eines Rotationsbeschichtungsprozesses oder eines anderen geeigneten Prozesses abgeschieden werden.
  • Danach wird gemäß einigen Ausführungsformen die Isolationsschicht 112 gedünnt oder planarisiert, um die obere Fläche der Finnenstruktur 110 freizulegen, wie in 1D dargestellt. In einigen Ausführungsformen wird die Isolationsschicht 112 mithilfe eines chemisch-mechanischen Polierprozesses (CMP) gedünnt.
  • Folglich umgibt eine Isolationsstruktur 114, z. B. eine STI-Struktur (flache Grabenisolation), die Finnenstruktur 110. In einigen Ausführungsformen ist ein unterer Abschnitt der Finnenstruktur 110 durch die Isolationsstruktur 114 umgeben, und ein oberer Abschnitt der Finnenstruktur 110 steht von der Isolationsstruktur 114 hervor. Mit anderen Worten ist ein Abschnitt der Finnenstruktur 110 in die Isolationsstruktur 114 eingebettet. Die Isolationsstruktur 114 verhindert elektrische Störungen oder ein Übersprechen.
  • Es ist zu beachten, dass eine obere Fläche der Stoppschicht 103 an einer Position angeordnet wird, die auf gleicher Höhe mit einer oberen Fläche der Isolationsstruktur 114 liegt. Insbesondere ist die Stoppschicht 103 durch die Isolationsstruktur 114, die Finnenstruktur 110 und das erste Substrat 102a umgeben.
  • In einigen Ausführungsformen weist die Stoppschicht 103 eine Breite in einem Bereich von ungefähr 1 nm bis ungefähr 50 nm auf. Wenn die Dicke kleiner ist als 1 nm, ist die Ätzstopp-Eignung der Stoppschicht 103 nicht gut genug. Wenn die Dicke größer ist als 50 nm, kann das thermische Budget vergrößert sein.
  • Danach werden gemäß einigen Ausführungsformen eine erste Dummy-Gatestruktur 116a und eine zweite Dummy-Gatestruktur 116b über der Finnenstruktur 110 ausgebildet und verlaufen über der Isolationsstruktur 114, wie in 1E dargestellt. Die erste Dummy-Gatestruktur 116a wird in einem ersten Gebiet 11 ausgebildet und die zweite Dummy-Gatestruktur 116b wird in einem zweiten Gebiet 12 ausgebildet.
  • In einigen Ausführungsformen umfasst die erste Dummy-Gatestruktur 116a eine erste Dummy-Gatedielektrikumsschicht 118a und eine erste Dummy-Gateelektrodenschicht 120a, die über der ersten Dummy-Gatedielektrikumsschicht 118a ausgebildet wird. In einigen Ausführungsformen umfasst die zweite Dummy-Gatestruktur 116b eine zweite Dummy-Gatedielektrikumsschicht 118b und eine zweite Dummy-Gateelektrodenschicht 120b, die über der zweiten Dummy-Gatedielektrikumsschicht 118a ausgebildet wird.
  • Nachdem die erste Dummy-Gatestruktur 116a und die zweite Dummy-Gatestruktur 116b ausgebildet wurden, werden erste Spacer 122a an einander gegenüberliegenden Seitenwänden der ersten Dummy-Gatestruktur 116a ausgebildet, und zweie Spacer 122b werden an einander gegenüberliegenden Seitenwänden der zweiten Dummy-Gatestruktur 116b ausgebildet. Die ersten Spacer 122a und die zweiten Spacer 122b können eine einzelne Schicht oder mehrere Schichten sein.
  • In einigen Ausführungsformen weist die erste Dummy-Gatestruktur 116a eine erste Breite W1 in einer Richtung parallel zu der Finnenstruktur 110 auf, und die zweite Dummy-Gatestruktur 116b weist eine zweite Breite W2 in einer Richtung parallel zu der Finnenstruktur 110 auf. Mit anderen Worten wird die erste Breite W1 von einem Rand des ersten Spacers 122a zu einem Rand des gegenüberliegenden Spacers 122a gemessen. Die zweite Breite W2 wird von einem Rand des zweiten Spacers 122b zu einem Rand des gegenüberliegenden Spacers 122b gemessen. Die erste Breite W1 ist kleiner als die zweite Breite W2.
  • 2A bis 2F sind Querschnittsdarstellungen verschiedener Stufen des Ausbildens der in 1E bis 1J gezeigten FinFET-Bauelementstruktur 100a gemäß einigen Ausführungsformen. 2A zeigt eine entlang der Linie II' von 1E gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen. Wie in 2A dargestellt, werden die erste Dummy-Gatestruktur 116a und die zweite Dummy-Gatestruktur 116b über der Finnenstruktur 110 und der Stoppschicht 103 ausgebildet.
  • Danach wird gemäß einigen Ausführungsformen ein oberer Abschnitt der Finnenstruktur 110, der zu der ersten Dummy-Gatestruktur 116a und der zweiten Dummy-Gatestruktur 116b benachbart ist, entfernt, wie in 1F und 2B dargestellt. Folglich wird eine Aussparung 123 über der Stoppschicht 103 ausgebildet. Eine untere Fläche der Aussparung 123 liegt auf gleicher Höhe mit der oberen Fläche der Stoppschicht 103. In einigen Ausführungsformen werden Abschnitte der Finnenstruktur 110, die zu der ersten Dummy-Gatestruktur 116a und der zweiten Dummy-Gatestruktur 116b benachbart sind, ausgespart, um Aussparungen 123 an zwei Seiten der Finnenstruktur 110 auszubilden. In einigen Ausführungsformen wird der obere Abschnitt der Finnenstruktur 110 mithilfe eines Ätzprozesses entfernt, und der Ätzprozess hält an der oberen Fläche der Stoppschicht 103 an.
  • Es ist zu beachten, dass der Ätzprozess an der oberen Fläche der Stoppschicht 103 anhält, und daher die Ätztiefe der Aussparung 123 in vertikaler Richtung unter Verwendung der Stoppschicht 103 reguliert wird. Die Ätzbreite der Aussparungen 123 in horizontaler Richtung kann entsprechend tatsächlichen Anwendungen eingestellt werden. Folglich kann das Ätzprofil der Aussparung 123 reguliert werden.
  • Danach wird gemäß einigen Ausführungsformen eine Source/Drain-Struktur (S/D-Struktur) 124 in der Aussparung 123 ausgebildet, wie in 1G und 2C dargestellt. Die unteren Flächen der S/D-Struktur 124 werden an einer Position angeordnet, die höher ist als eine untere Fläche der Stoppschicht 103. Insbesondere wird die untere Fläche der S/D-Struktur 124 an einer Position angeordnet, die auf gleicher Höhe mit der oberen Fläche der Stoppschicht 103 liegt. Die untere Fläche der S/D-Struktur 124 steht in direktem Kontakt mit der oberen Fläche der Stoppschicht 103.
  • In einigen Ausführungsformen wird ein verspanntes Material in der Aussparung 123 mithilfe eines epitaktischen Prozesses (Epi-Prozesses) aufgewachsen, um die Source/Drain-Struktur (S/D-Struktur) 124 auszubilden. Außerdem kann die Gitterkonstante des verspannten Materials von der Gitterkonstante des Substrats 102 verschieden sein. In einigen Ausführungsformen umfasst die Source/Drain-Struktur 124 Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP oder dergleichen. Wenn ein n-Kanal-FET-Bauelement (NFET-Bauelement) gewünscht wird, kann die S/D-Struktur 124 ein epitaktisch aufgewachsenes Silizium (epi-Si) umfassen. Wenn alternativ ein p-Kanal-FET-Bauelement (PFET-Bauelement) gewünscht wird, kann die S/D-Struktur 124 ein epitaktisch aufgewachsenes Siliziumgermanium (SiGe) umfassen. In einigen Ausführungsformen werden die S/D-Struktur 124 und die Stoppschicht 103 aus verschiedenen Materialien gefertigt.
  • In einigen Ausführungsformen weist die S/D-Struktur 124 eine rautenförmige Form auf. Die S/D-Struktur 124 weist eine angehobene Höhe H1 über der oberen Fläche der Finnenstruktur 110 auf. Wenn die angehobene Höhe H1 zu groß ist, können die Gatespacer 122a, 122b aufgrund einer von der S/D-Struktur 124 erzeugten Druckbelastung einstürzen. Wenn die angehobene Höhe H1 zu klein ist, ist ein Kontakt-Landefenster kleiner als ein vorgegebener Wert.
  • Nachdem die S/D-Struktur 124 ausgebildet wurde, wird gemäß einigen Ausführungsformen eine Kontakt-Ätzstoppschicht (contact etch stop layer, CESL) 126 über dem Substrat 102 ausgebildet, und eine dielektrische Zwischenschichtstruktur (ILD-Struktur) 128 wird über der Kontakt-Ätzstoppschicht 126 ausgebildet, wie in 1H und 2D dargestellt.
  • In einigen Ausführungsformen wird die Kontakt-Ätzstoppschicht 126 aus Siliziumnitrid, Siliziumoxinitrid und/oder anderen geeigneten Materialien gefertigt. Die Kontakt-Ätzstoppschicht 126 kann mithilfe einer plasmaunterstützten CVD, einer Niederdruck-CVD, einer ALD oder anderer geeigneter Prozesse ausgebildet werden.
  • Die ILD-Struktur 128 kann Mehrfachschichten umfassen, die aus mehreren dielektrischen Materialien, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Tetraethoxysilan (TEOS), Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), einem Low-K-Dielektrikumsmaterial und/oder anderen geeigneten dielektrischen Materialien gefertigt werden. Beispiele von Low-k-Dielektrikumsmaterialien umfassen, sind jedoch nicht beschränkt auf: fluoriertes Silikatglas (FSG), mit Kohlenstoff dotiertes Siliziumoxid, amorphen fuorierten Kohlenstoff, Parylen, bis-Benzocyclobuten (BCB) oder Polyimid. Die ILD-Struktur 128 kann mithilfe einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), einer Atomlagenabscheidung (ALD) einer Rotationsbeschichtung (Spin-on) oder anderer geeigneter Prozesse ausgebildet werden.
  • Danach wird die ILD-Struktur 128 einem Polierprozess unterzogen, bis die obere Fläche der ersten Dummy-Gatestruktur 116a und die obere Fläche der zweiten Dummy-Gatestruktur 116b freigelegt werden. In einigen Ausführungsformen wird die ILD-Struktur 128 mithilfe eines chemisch-mechanischen Polierprozesses (CMP) planarisiert.
  • Nachdem die ILD-Struktur 128 ausgebildet wurde, wird gemäß einigen Ausführungsformen die erste Dummy-Gatestruktur 116a entfernt, um einen ersten Graben 130a in der ILD-Struktur 128 auszubilden, und die zweite Dummy-Gatestruktur 116b wird entfernt, um einen zweiten Graben 130b in der ILD-Struktur 128 auszubilden, wie in 1I und 2E dargestellt. Die erste Dummy-Gatestruktur 116a und die zweite Dummy-Gatestruktur 116b können mithilfe eines Nassätzprozesses oder eines Trockenätzprozesses entfernt werden.
  • Nachdem der erste Graben 130a und der zweite Graben 130b ausgebildet wurden, werden gemäß einigen Ausführungsformen eine erste Gatestruktur 132a und eine zweite Gatestruktur 132b in dem ersten Graben 130a bzw. dem zweiten Graben 130b ausgebildet, wie in 1J und 2F dargestellt.
  • Die erste Gatestruktur 132a umfasst eine erste Gatedielektrikumsschicht 134a und eine erste Gateelektrodenschicht 138a. Die zweite Gatestruktur 132b umfasst eine zweite Gatedielektrikumsschicht 134b und eine zweite Gateelektrodenschicht 138b.
  • Die Gatedielektrikumsschichten 134a, 134b können eine einfache Schicht oder mehrfache Schichten sein. Die Gatedielektrikumsschichten 134a, 134b werden unabhängig aus Siliziumoxid (SiOx). Siliziumnitrid (SixNy), Siliziumoxinitrid (SiON), einem dielektrischen Material (dielektrischen Materialien) mit einer niedrigen Dielektrizitätskonstante (low-k), oder Kombinationen davon gefertigt. In einigen Ausführungsformen wird die Gatedielektrikumsschicht 134 aus einem Extreme-Low-k-Dielektrikumsmaterial (ELK-Dielektrikumsmaterial) mit einer Dielektrizitätskonstante (k), die kleiner als ungefähr 2,5 ist, gefertigt. In einigen Ausführungsformen umfassen ELK-Dielektrikumsmaterialien mit Kohlenstoff dotiertes Siliziumoxid, amorphen fluorierten Kohlenstoff, Parylen, bis-Benzocyclobuten (BCB), Polytetrafluorethylen (PTFE) (Teflon) oder Siliziumoxicarbid-Polymere (SiOC). In einigen Ausführungsformen umfassen ELK-Dielektrikumsmaterialien eine poröse Version eines vorhandenen dielektrischen Materials, wie z. B. Hydrogensilsesquioxan (HSQ), poröses Methylsilsesquioxan (MSQ), poröses Polyarylether (PAE), poröses SiLK oder poröses Siliziumoxid (SiO2). In einigen Ausführungsformen werden die Gatedielektrikumsschichten 134a, 134b mithilfe eines plamsaunterstützten chemischen Gasphasenabscheidungsprozesses (PECVD) oder eines Rotationsbeschichtungsprozesses abgeschieden.
  • In einigen anderen Ausführungsformen wird eine Austrittsarbeitsschicht (nicht dargestellt) zwischen den Gatedielektrikumsschichten 134a, 134b und den Gateelektrodenschichten 138a, 138b ausgebildet. In einigen Ausführungsformen wird die Austrittsarbeitsschicht aus einem Metallmaterial gefertigt, und das Metallmaterial kann ein n-Austrittsarbeitsmetall oder ein p-Austrittsarbeitsmetall umfassen. Das n-Austrittsarbeitsmetall umfasst Wolfram (W), Kupfer (Cu), Titan (Ti), Silber (Ag), Aluminium (Al), Legierung aus Titan und Aluminium (TiAl), Titan-Aluminium-Nitrid (TiAlN), Tantalcarbid (TaC), Tantal-Kohlenstoff-Nitrid (TaCN), Tantal-Silizium-Nitrid (TaSiN), Mangan (Mn), Zirkonium (Zr) oder Kombinationen davon. Das p-Austrittsarbeitsmetall umfasst Titannitrid (TiN), Wolframnitrid (WN), Tantalnitrid (TaN), Ruthenium (Ru) oder Kombinationen davon.
  • Die Gateelektrodenschichten 138a, 138b werden aus einem leitfähigen Material, wie z. B. Aluminium (Al), Kupfer (Cu), Wolfram (W), Titan (Ti), Tantal (Ta), oder anderen geeigneten Materialien gefertigt. Die Gateelektrodenschichten 138a, 138b werden mithilfe eines Abscheidungsprozesses, wie z. B. einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), einer Atomlagenabscheidung (ALD), einer CVD unter Verwendung von hochdichtem Plasma (HDPCVD), einer metallorganischen CVD (MOCVD) oder einer plasmaunterstützten CVD (PECVD), ausgebildet.
  • Ein Kanalgebiet wird unter der ersten Gatestruktur 132a und der zweiten Gatestruktur 132b ausgebildet, und das Kanalgebiet wird durch die erste Gatestruktur 132a und die zweite Gatestruktur 132b umschlossen. Das Material der S/D-Struktur 124 ist von jenem des ersten Substrats 102a verschieden. Demzufolge wird ein Kanalgebiet der FinFET-Bauelementstruktur 100a verspannt oder beansprucht, um eine Ladungsträgerbeweglichkeit eines Bauelements zu ermöglichen und die Bauelementleistung zu verbessern.
  • Die Aussparung 123 (in 1F und 2B dargestellt) definiert eine Oberflächennähe. Die Oberflächennähe ist die Strecke, über die sich die obere Fläche der Finnenstruktur 110 von einer Seitenwand der Gatestruktur 132a, 132b zu der Aussparung 123 (oder, wenn die Aussparung 123 gefüllt ist, der S/D-Struktur 124) erstreckt. Wie vorstehend erwähnt, kann die Ätztiefe der Aussparung 123 in vertikaler Richtung an der Stoppschicht 103 angehalten werden. Nachdem die Ätztiefe angehalten wurde, kann die Ätzbreite in horizontaler Richtung reguliert werden, indem die Ätzparameter des Ätzprozesses eingestellt werden. Folglich kann ein Ätzprofil der Aussparung 123 reguliert werden. Mit anderen Worten kann der Abschnitt der Finnenstruktur 110 größtenteils in seitlicher Richtung mit einem geringen Ätzen in vertikaler Richtung geätzt werden. Daher wird die Oberflächennähe reduziert. Wenn die Oberflächennähe reduziert ist, sind die Leistung und die Zuverlässigkeit der FinFET-Bauelementstruktur 100a verbessert. Außerdem wird der Effekt der draininduzierten Barrierenerniedrigung (DIBL) unterbunden.
  • Die Gitterkonstante der Stoppschicht 103 ist von jener der ersten Gateelektrodenschicht 138a und der zweiten Gateelektrodenschicht 138b verschieden. Demgemäß kann das Kanalgebiet der FinFET-Bauelementstruktur 100a aufgrund des Unterschieds der Gitterkonstante zwischen den zwei Materialien verspannt oder beansprucht werden.
  • Bei Gebieten mit anderen freigelegten Bereichen (oder geätzten Bereichen) ist es aufgrund des Loading-Effekts schwierig, die Ätzgleichförmigkeit zu kontrollieren. Je nach der Ätzstrategie besteht der Loading-Effekt darin, dass die Ätzrate für eine größere Fläche entweder schneller oder langsamer ist als sie es für eine kleinere Fläche ist. Mit anderen Worten besteht der Loading-Effekt darin, dass die Ätzrate in einer größeren Fläche zu der Ätzrate in einer kleinen Fläche fehlangepasst ist. Dies bedeutet, dass der Loading-Effekt durch die Strukturdichte beeinflusst sein kann. Während des Ätzens der Finnenstruktur 110 in dem ersten Gebiet 11 und dem zweiten Gebiet 12 ist es daher schwieriger, die Gleichförmigkeit der Ätztiefe zu kontrollieren. Durch Einsetzten der Stoppschicht 103 zwischen die Finnenstruktur 110 und das erste Substrat 102a wird der aufgrund der unterschiedlichen Strukturdichte auftretende Loading-Effekt reduziert.
  • 3A ist eine perspektivische Ansicht einer Halbleiterstruktur 100b gemäß einigen Ausführungsformen. Einige Prozesse und Materialien, die zum Ausbilden der Halbleiterstruktur 100b verwendet werden, sind jenen, die zum Ausbilden der Halbleiterstruktur 100a verwendet wurden, ähnlich oder mit ihnen identisch und werden hier nicht wiederholt. 3B zeigt eine entlang der Linie II von 3A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • Wie in 3A dargestellt, ist die obere Fläche der Stoppschicht 103 an einer Position angeordnet, die tiefer als die obere Fläche der Isolationsstruktur 114 liegt. Die Seitenwände der Stoppschicht 103 stehen vollständig in direktem Kontakt mit der Isolationsstruktur 114.
  • Wie in 3B dargestellt, ist ein unterer Abschnitt der S/D-Struktur 124 in der Stoppschicht 103 ausgebildet. Ein Abschnitt der S/D-Struktur 124 ist in die Stoppschicht 103 eingesetzt. Mit anderen Worten ist die untere Fläche der S/D-Struktur 124 an einer Position angeordnet, die höher liegt als die untere Fläche der Stoppschicht 103. Die untere Fläche der S/D-Struktur 124 ist an einer Position angeordnet, die tiefer liegt als die obere Fläche der Stoppschicht 103.
  • 4A ist eine perspektivische Ansicht einer Halbleiterstruktur 100c gemäß einigen Ausführungsformen. Einige Prozesse und Materialien, die zum Ausbilden der Halbleiterstruktur 100c verwendet werden, sind jenen, die zum Ausbilden der Halbleiterstruktur 100a verwendet wurden, ähnlich oder mit ihnen identisch und werden hier nicht wiederholt. 4B zeigt eine entlang der Linie II' von 4A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • Wie in 4a dargestellt, ist ein Abschnitt der Stoppschicht 103 entfernt, und die untere Fläche der S/D-Struktur 124 steht in direktem Kontakt mit der oberen Fläche des ersten Substrats 102a.
  • Wie in 4B dargestellt, ist die verbleibende Stoppschicht 103 direkt unter der ersten Gatestruktur 132a und der zweiten Gatestruktur 132b ausgebildet. Es ist keine Stoppschicht direkt unter der S/D-Struktur 124 ausgebildet.
  • 5A ist eine perspektivische Ansicht einer Halbleiterstruktur 100d gemäß einigen Ausführungsformen. 5B zeigt eine entlang der Linie II' von 5A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • Wie in 5A dargestellt, ist die obere Fläche der Stoppschicht 103 an einer Position angeordnet, die höher liegt als die obere Fläche der Isolationsstruktur 114. In einigen Ausführungsformen liegt der mittlere Abschnitt der Stoppschicht 103 im Wesentlichen auf gleicher Höhe mit der oberen Fläche der Isolationsstruktur 114.
  • Wie in 5B dargestellt, befindet sich die untere Fläche der S/D-Struktur 124 an einer Position, die höher liegt als die untere Fläche der Stoppschicht 103. Die untere Fläche der S/D-Struktur 124 liegt im Wesentlichen auf gleicher Höhe mit der oberen Fläche der Stoppschicht 103.
  • 6A ist eine perspektivische Ansicht einer Halbleiterstruktur 100e gemäß einigen Ausführungsformen. 6B zeigt eine entlang der Linie II' von 6A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • Wie in 6A dargestellt, ist die obere Fläche der Stoppschicht 103 an einer Position angeordnet, die höher liegt als die obere Fläche der Isolationsstruktur 114. In einigen Ausführungsformen liegt der mittlere Abschnitt der Stoppschicht 103 im Wesentlichen auf gleicher Höhe mit der oberen Fläche der Isolationsstruktur 114.
  • Wie in 6B dargestellt, ist ein Abschnitt der S/D-Struktur 124 in der Stoppschicht 103 ausgebildet. Ein Abschnitt der S/D-Struktur 124 ist in die Stoppschicht 103 eingesetzt. Die untere Fläche der S/D-Struktur 124 ist an einer Position angeordnet, die tiefer liegt als die obere Fläche der Stoppschicht 103.
  • 7A ist eine perspektivische Ansicht einer Halbleiterstruktur 100f gemäß einigen Ausführungsformen. 7B zeigt eine entlang der Linie II' von 7A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • Wie in 7A dargestellt, ist die untere Fläche der Stoppschicht 103 an einer Position angeordnet, die tiefer liegt als die obere Fläche der Isolationsstruktur 114.
  • Wie in 7B dargestellt, ist ein Abschnitt der S/D-Struktur 124 in der Stoppschicht 103 ausgebildet. Die untere Fläche der S/D-Struktur 124 ist an einer Position angeordnet, die auf gleicher Höhe mit der unteren Fläche der Stoppschicht 103 liegt.
  • 8A ist eine perspektivische Ansicht einer Halbleiterstruktur 100g gemäß einigen Ausführungsformen. 8B zeigt eine entlang der Linie II' von 8A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • Wie in 8A dargestellt, ist die untere Fläche der Stoppschicht 103 an einer Position angeordnet, die auf gleicher Höhe mit der oberen Fläche der Isolationsstruktur 114 liegt. Die obere Fläche der Stoppschicht 103 ist an einer Position angeordnet, die höher liegt als die obere Fläche der Isolationsstruktur 114.
  • Wie in 8B dargestellt, ist die untere Fläche der S/D-Struktur 124 an einer Position angeordnet, die auf gleicher Höhe mit der oberen Fläche der Stoppschicht 103 liegt.
  • 9A ist eine perspektivische Ansicht einer Halbleiterstruktur 100h gemäß einigen Ausführungsformen. 9B zeigt eine entlang der Linie II' von 9A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • Wie in 9A dargestellt, ist die obere Fläche der Stoppschicht 103 an einer Position angeordnet, die höher liegt als die obere Fläche der Isolationsstruktur 114. Die untere Fläche der Stoppschicht 103 ist an einer Position angeordnet, die auf gleicher Höhe mit der oberen Fläche der Isolationsstruktur 114 liegt.
  • Wie in 9B dargestellt, ist ein Abschnitt der S/D-Struktur 124 in der Stoppschicht 103 ausgebildet. Die untere Fläche der S/D-Struktur 124 ist an einer Position angeordnet, die tiefer liegt als die obere Fläche der Stoppschicht 103.
  • 10A ist eine perspektivische Ansicht einer Halbleiterstruktur 100i gemäß einigen Ausführungsformen. 10B zeigt eine entlang der Linie II' von 10A gezeichnete Querschnittsdarstellung der FinFET-Bauelementstruktur gemäß einigen Ausführungsformen.
  • Wie in 10A dargestellt, ist die untere Fläche der Stoppschicht 103 an einer Position angeordnet, die auf gleicher Höhe mit der oberen Fläche der Isolationsstruktur 114 liegt.
  • Wie in 10B dargestellt, ist die untere Fläche der S/D-Struktur 124 an einer Position angeordnet, die auf gleicher Höhe mit der unteren Fläche der Stoppschicht 103 liegt.
  • Ausführungsformen einer FinFET-Bauelementstruktur und ein Verfahren zum Ausbilden von dieser sind bereitgestellt. Eine FinFET-Bauelementstruktur umfasst eine Stoppschicht über einem Substrat, und eine über der Stoppschicht ausgebildete Finnenstruktur. Eine Gatestruktur wird über der Finnenstruktur ausgebildet, und eine S/D-Struktur wird in einer Aussparung benachbart zu der Gatestruktur ausgebildet. Das Ätzprofil einer Aussparung wird unter Verwendung der Stoppschicht reguliert. Die Oberflächennähe wird durch Ausbilden der Stoppschicht reduziert. Daher sind die Leistung und die Zuverlässigkeit der der FinFET-Bauelementstruktur verbessert.
  • In einigen Ausführungsformen ist eine FinFET-Bauelementstruktur bereitgestellt. Die FinFET-Bauelementstruktur umfasst eine über einem Substrat ausgebildete Stoppschicht und eine über der Stoppschicht ausgebildete Finnenstruktur. Die FinFET-Bauelementstruktur umfasst eine Gatestruktur, die über der Finnenstruktur ausgebildet ist, und eine Source/Drain-Struktur (S/D-Struktur), die zu der Gatestruktur benachbart ist. Eine untere Fläche der S/D-Struktur ist an einer Position angeordnet, die höher als oder auf gleicher Höhe mit einer unteren Fläche der Stoppschicht liegt.
  • In einigen Ausführungsformen ist eine FinFET-Bauelementstruktur bereitgestellt. Die FinFET-Bauelementstruktur umfasst eine über einem Substrat ausgebildete Stoppschicht und eine über dem Substrat ausgebildete Isolationsstruktur. Eine obere Fläche der Stoppschicht ist an einer Position angeordnet, die höher als, auf gleicher Höhe mit oder tiefer als eine obere Fläche der Isolationsstruktur liegt. Die FinFET-Bauelementstruktur umfasst eine über der Stoppschicht ausgebildete Finnenstruktur und eine über der Finnenstruktur ausgebildete Gatestruktur. Die FinFET-Bauelementstruktur umfasst ferner eine Source/Drain-Struktur (S/D-Struktur), die zu der Gatestruktur benachbart ist.
  • In einigen Ausführungsformen ist ein Verfahren zum Ausbilden einer Halbleiterbauelementstruktur bereitgestellt. Das Verfahren umfasst ein Ausbilden einer Stoppschicht über einem Substrat und ein Ausbilden einer Finnenstruktur über der Stoppschicht. Das Verfahren umfasst ferner ein Ausbilden einer Isolationsstruktur über dem Substrat. Die Isolationsstruktur ist zu der Stoppschicht benachbart. Das Verfahren umfasst ein Ausbilden einer Dummy-Gatestruktur über der Finnenstruktur und ein Entfernen eines Abschnitts der Finnenstruktur, um eine Aussparung über dem Substrat auszubilden. Die Aussparung ist zu der Dummy-Gatestruktur benachbart. Das Verfahren umfasst ferner ein Ausbilden einer Source/Drain-Struktur (S/D-Struktur) in der Aussparung, und die S/D-Struktur wird an einer Position angeordnet, die höher als oder auf gleicher Höhe mit einer unteren Fläche der Stoppschicht liegt.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur), umfassend: eine über einem Substrat ausgebildete Stoppschicht, eine über der Stoppschicht ausgebildete Finnenstruktur, eine über der Finnenstruktur ausgebildete Gatestruktur, und eine Source/Drain-Struktur (S/D-Struktur), die zu der Gatestruktur benachbart ist, wobei eine untere Fläche der S/D-Struktur an einer Position angeordnet ist, die höher als oder auf gleicher Höhe mit einer unteren Fläche der Stoppschicht liegt.
  2. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 1, wobei die untere Fläche der S/D-Struktur an einer Position angeordnet ist, die auf gleicher Höhe mit der oberen Fläche der Stoppschicht liegt.
  3. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 1 oder 2, wobei die untere Fläche der S/D-Struktur an einer Position angeordnet ist, die sich in der Stoppschicht befindet.
  4. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, wobei die Stoppschicht aus SiGeOx, SiGe, SiO, SiP, SiPOx und einer Kombinationen davon gefertigt ist.
  5. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, wobei die Stoppschicht und die S/D-Struktur aus verschiedenen Materialien gefertigt sind.
  6. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, ferner umfassend: eine über dem Substrat ausgebildete Isolationsstruktur, wobei die Isolationsstruktur zu der Stoppschicht benachbart ist.
  7. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 6, wobei eine obere Fläche der Stoppschicht an einer Position angeordnet ist, die höher als, auf gleicher Höhe mit oder tiefer als eine obere Fläche der Isolationsstruktur liegt.
  8. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, wobei die Gatestruktur eine Gatedielektrikumsschicht und eine Gateelektrodenschicht umfasst, und eine Gitterkonstante der Gateelektrodenschicht von einer Gitterkonstante der Stoppschicht verschieden ist.
  9. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur), umfassend: eine über einem Substrat ausgebildete Stoppschicht, eine über dem Substrat ausgebildete Isolationsstruktur, wobei eine obere Fläche der Stoppschicht an einer Position angeordnet ist, die höher als, auf gleicher Höhe mit oder tiefer als eine obere Fläche der Isolationsstruktur liegt, eine über der Stoppschicht ausgebildete Finnenstruktur, eine über der Finnenstruktur ausgebildete Gatestruktur, und eine Source/Drain-Struktur (S/D-Struktur), die zu der Gatestruktur benachbart ist.
  10. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 9, wobei eine untere Fläche der S/D-Struktur in direktem Kontakt mit einer oberen Fläche der Stoppschicht steht.
  11. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 9 oder 10, wobei ein Abschnitt der S/D-Struktur in die Stoppschicht eingesetzt ist.
  12. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der Ansprüche 9 bis 11, wobei die untere Fläche der S/D-Struktur an einer Position angeordnet ist, die auf gleicher Höhe mit einer unteren Fläche der Stoppschicht liegt.
  13. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der Ansprüche 9 bis 12, wobei die Stoppschicht aus SiGeOx, SiGe, SiO, SiP, SiPOx und einer Kombinationen davon gefertigt ist.
  14. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der Ansprüche 9 bis 13, wobei die Gatestruktur eine Gatedielektrikumsschicht und eine Gateelektrodenschicht umfasst, und eine Gitterkonstante der Gateelektrodenschicht von einer Gitterkonstante der Stoppschicht verschieden ist.
  15. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der Ansprüche 9 bis 14, wobei die Source/Drain-Struktur (S/D-Struktur) und die Stoppschicht aus verschiedenen Materialien gefertigt sind.
  16. Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der Ansprüche 9 bis 15, wobei die Stoppschicht eine Dicke in einem Bereich von ungefähr 1 nm bis ungefähr 50 nm aufweist.
  17. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur), umfassend: Ausbilden einer Stoppschicht über einem Substrat, Ausbilden einer Finnenstruktur über der Stoppschicht, Ausbilden einer Isolationsstruktur über dem Substrat, wobei die Isolationsstruktur zu der Stoppschicht benachbart ist, Ausbilden einer Dummy-Gatestruktur über der Finnenstruktur, Entfernen eines Abschnitts der Finnenstruktur, um eine Aussparung über dem Substrat auszubilden, wobei die Aussparung zu der Dummy-Gatestruktur benachbart ist, und Ausbilden einer Source/Drain-Struktur (S/D-Struktur) in der Aussparung, wobei die S/D-Struktur an einer Position angeordnet wird, die höher als oder auf gleicher Höhe mit einer unteren Fläche der Stoppschicht liegt.
  18. Verfahren zum Ausbilden der Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 17, wobei das Ausbilden der Stoppschicht über einem Substrat umfasst: Bereitstellen des Substrats, und Durchführen eines Ionenimplantationsprozesses oder eines Abscheidungsprozesses über dem Substrat, um die Stoppschicht auszubilden.
  19. Verfahren zum Ausbilden der Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 17 oder 18, ferner umfassend: Ausbilden einer dielektrischen Zwischenschichtstruktur (ILD-Struktur) über dem Substrat und zu der Dummy-Gatestruktur benachbart, Entfernen der Dummy-Gatestruktur, um einen Graben in der ILD-Struktur auszubilden, und Einfüllen einer Gatestruktur in den Graben.
  20. Verfahren zum Ausbilden der Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der Ansprüche 17 bis 19, wobei das Ausbilden der Isolationsstruktur über dem Substrat umfasst: Ausbilden eines Isolationsmaterials über der Finnenstruktur und dem Substrat, Ätzen eines Abschnitts des Isolationsmaterials, um eine obere Fläche der Finnenstruktur freizulegen und die Isolationsstruktur auszubilden, wobei eine obere Fläche der Stoppschicht an einer Position angeordnet wird, die höher als, auf gleicher Höhe mit oder tiefer als eine obere Fläche der Isolationsstruktur liegt.
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