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KR102394938B1 - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

반도체 소자 및 반도체 소자의 제조 방법 Download PDF

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KR102394938B1
KR102394938B1 KR1020150071011A KR20150071011A KR102394938B1 KR 102394938 B1 KR102394938 B1 KR 102394938B1 KR 1020150071011 A KR1020150071011 A KR 1020150071011A KR 20150071011 A KR20150071011 A KR 20150071011A KR 102394938 B1 KR102394938 B1 KR 102394938B1
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이진욱
정종기
강명일
양광용
이관흠
이병찬
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역에 제1 간격으로 배치된 제1 게이트 구조물들, 제2 영역에 제2 간격으로 배치된 제2 게이트 구조물들, 제1 게이트 구조물들의 측벽에 배치된 제1 스페이서, 제1 스페이서 상에 배치된 절연층, 제2 게이트 구조물들의 측벽에 배치된 제2 스페이서 및 제2 스페이서 상에 배치된 제3 스페이서를 포함한다. 제1 게이트 구조물의 측벽에서의 제 1 스페이서의 두께와 절연층의 두께의 합은 제2 게이트 구조물의 측벽에서의 제2 스페이서의 두께와 제3 스페이서의 두께의 합과 실질적으로 동일할 수 있다.

Description

반도체 소자 및 반도체 소자의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
반도체 칩의 집적도가 증가함에 따라 반도체 소자의 크기가 작아지고 있다. 반도체 소자의 크기가 작아짐으로 인한 소자 특성의 한계(예를 들어, 단채널 효과 등)를 극복하기 위하여, 3차원 구조의 채널을 구비하는 핀 전계 효과 트랜지스터(FinFET)을 포함하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다. 더불어, 반도체 소자의 성능 향상을 위하여, 전하 캐리어의 이동도(mobility)를 증가시키기 위한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 우수한 전기적 특성을 갖는 반도체 소자 및 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 제1 간격으로 배치된 제1 게이트 구조물들, 상기 제2 영역에 제2 간격으로 배치된 제2 게이트 구조물들, 상기 제1 게이트 구조물들의 측벽에 배치된 제1 스페이서, 상기 제1 스페이서 상에 배치된 절연층, 상기 제2 게이트 구조물들의 측벽에 배치된 제2 스페이서, 및 상기 제2 스페이서 상에 배치된 제3 스페이서 를 포함하고, 상기 제1 게이트 구조물의 측벽에서의 상기 제 1 스페이서의 두께와 상기 절연층의 두께의 합은 상기 제2 게이트 구조물의 측벽에서의 상기 제2 스페이서의 두께와 상기 제3 스페이서의 두께의 합과 실질적으로 동일할 수 있다.
일 예로, 상기 제 1 스페이서의 두께는 상기 제2 스페이서의 두께와 실질적으로 동일하고, 상기 절연층의 두께는 제3 스페이서의 두께와 실질적으로 동일할 수 있다.
일 예로, 상기 제1 간격 및 상기 제2 간격은 실질적으로 동일하며, 이웃한 상기 제1 게이트 구조물들 사이에서 상기 절연층 사이의 간격은 이웃한 상기 제2 게이트 구조물들 사이에서 상기 제3 스페이서 사이의 간격과 실질적으로 동일할 수 있다.
일 예로, 상기 절연층 및 상기 제3 스페이서 상에 배치된 식각 정지층을 더 포함하고, 이웃한 상기 제1 게이트 구조물들 사이에서 상기 식각 정지층 사이의 간격은 이웃한 상기 제2 게이트 구조물들 사이에서 상기 식각 정지층 사이의 간격과 실질적으로 동일할 수 있다.
일 예로, 상기 제1 게이트 구조물들과 교차하도록 배치되는 적어도 하나의 제1 활성 핀을 더 포함하고, 상기 제1 스페이서는 상기 제1 게이트 구조물의 하부에서 상기 제1 활성 핀의 상면을 따라 연장되는 L자 형태일 수 있다.
일 예로, 상기 제1 스페이서가 상기 제1 활성 핀의 상면을 따라 연장되는 길이는 상기 제1 게이트 구조물의 측벽에서의 상기 제 1 스페이서의 두께와 상기 절연층의 두께의 합과 실질적으로 동일할 수 있다.
일 예로, 상기 제1 스페이서가 상기 제1 활성 핀의 상면을 따라 연장되는 길이는 상기 제1 게이트 구조물의 측벽에서의 상기 제 1 스페이서의 두께와 상기 절연층의 두께의 합보다 클 수 있다.
일 예로, 상기 제1 게이트 구조물들의 양 측에 배치되는 제1 임베디드 소스/드레인들을 더 포함하고, 상기 절연층은 상기 제1 임베디드 소스/드레인의 상면을 덮도록 연장될 수 있다.
일 예로, 상기 제1 임베디드 소스/드레인들은 N형 불순물로 도핑된 실리콘으로 이루어질 수 있다.
일 예로, 상기 제1 임베디드 소스/드레인들의 최상부에 의도적으로 도핑되지 않은 실리콘을 더 포함할 수 있다.
일 예로, 상기 제2 게이트 구조물들과 교차하도록 배치되는 적어도 하나의 제2 활성 핀을 더 포함하고, 상기 제2 스페이서는 상기 제2 게이트 구조물의 하부에서 상기 제2 활성 핀의 상면을 따라 연장되는 L자 형태일 수 있다.
일 예로, 상기 제2 스페이서가 상기 제2 활성 핀의 상면을 따라 연장되는 길이는 상기 제2 게이트 구조물의 측벽에서의 상기 제2 스페이서의 두께와 상기 제3 스페이서의 두께의 합보다 클 수 있다.
일 예로, 상기 제3 스페이서는 상기 제2 스페이서의 표면을 따라 L자 형태로 배치될 수 있다.
일 예로, 상기 제1 스페이서는 상기 제2 스페이서와 동일한 물질로 이루어질지는 수 있다.
일 예로, 상기 절연층은 상기 제3 스페이서와 동일한 물질로 이루어질 수 있다.
일 예로, 상기 제2 게이트 구조물들의 양 측에 배치되는 제2 임베디드 소스/드레인들을 더 포함하고, 상기 제2 임베디드 소스/드레인들은 P형 불순물이 도핑된 실리콘-게르마늄(SiGe)으로 이루어질 수 있다.
일 예로, 상기 제2 임베디드 소스/드레인들은 게르마늄의 농도가 다른 복수의 영역으로 이루어질 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 제1 간격으로 배치되고, 양 측벽에 제1 스페이서를 구비하는 제1 게이트 구조물들, 상기 제1 게이트 구조물들의 양 측에 배치되는 제1 임베디드 소스/드레인들, 상기 제1 스페이서 및 상기 제1 임베디드 소스/드레인들의 표면을 따라 배치된 절연층, 상기 제2 영역에 제2 간격으로 배치되고, 양 측벽에 제2 스페이서와 상기 제2 스페이서의 표면을 따라 제3 스페이서를 구비하는 제2 게이트 구조물들, 상기 제2 게이트 구조물들의 양 측에 배치되는 제2 임베디드 소스/드레인들을 포함하고, 상기 제1 스페이서의 두께는 상기 제2 스페이서의 두께와 실질적으로 동일하고, 상기 절연층의 두께는 제3 스페이서의 두께와 실질적으로 동일할 수 있다.
일 예로, 상기 제1 간격 및 상기 제2 간격은 실질적으로 동일하며, 이웃한 상기 제1 게이트 구조물들 사이에서 상기 절연층 사이의 간격은 이웃한 상기 제2 게이트 구조물들 사이에서 상기 제3 스페이서 사이의 간격과 실질적으로 동일할 수 있다.
일 예로, 상기 제1 스페이서, 상기 제2 스페이서 및 상기 제3 스페이서는 L자 형태일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역에 제1 활성 핀들을 포함하고, 제2 영역에 제2 활성 핀들을 포함하는 기판, 상기 제1 영역에서 상기 제1 활성 핀과 교차하며 제1 간격으로 배치되는 제1 게이트 구조물들, 상기 제1 게이트 구조물들의 양 측에 배치되는 제1 임베디드 소스/드레인들, 상기 제1 게이트 구조물들의 양 측벽에 배치되고, 상기 제1 게이트 구조물의 하부에서 상기 제1 활성 핀의 상면을 따라 연장되는 L자 형태인 제1 스페이서들, 상기 제1 스페이서들 및 상기 제1 임베디드 소스/드레인들 상에 배치된 절연층, 상기 제2 영역에서 상기 제2 활성 핀과 교차하며 제2 간격으로 배치되는 제2 게이트 구조물들, 상기 제2 게이트 구조물들의 양 측에 배치되는 제2 임베디드 소스/드레인들, 상기 제2 게이트 구조물들의 측벽에 배치되고, 상기 제2 게이트 구조물의 하부에서 상기 제2 활성 핀의 상면을 따라 연장되는 L자 형태인 제2 스페이서 및 상기 제2 스페이서 상에 배치되고, L자 형태인 제3 스페이서를 포함할 수 있다.
일 예로, 상기 제1 게이트 구조물의 측벽에서의 상기 제 1 스페이서의 두께와 상기 절연층의 두께의 합은 상기 제2 게이트 구조물의 측벽에서의 상기 제2 스페이서의 두께와 상기 제3 스페이서의 두께의 합과 실질적으로 동일할 수 있다.
일 예로, 상기 제1 간격 및 상기 제2 간격은 실질적으로 동일하며, 이웃한 상기 제1 게이트 구조물들 사이에서 상기 절연층 사이의 간격은 이웃한 상기 제2 게이트 구조물들 사이에서 상기 제3 스페이서 사이의 간격과 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 제1 영역에 제1 활성 핀들 및 제1 희생 게이트 구조물들을 포함하고, 제2 영역에 제2 활성 핀들 및 제2 희생 게이트 구조물들을 포함하는 기판을 제공하는 단계, 상기 제1 희생 게이트 구조물들의 양 측벽에 제1 스페이서 및 제1 희생 스페이서로 이루어진 제1 예비 스페이서를 형성하는 단계, 상기 제1 희생 게이트들의 양 측에 상기 제1 예비 스페이서들을 이용하여 상기 제1 활성 핀들의 일부분을 식각하여 제1 리세스를 형성하는 단계, 상기 제1 리세스에 대해 전세정 공정을 수행하여 상기 제1 희생 스페이서를 제거하는 단계, 상기 제1 리세스부를 채우도록 에피택셜층을 성장시켜 제1 임베디드 소스/드레인을 형성하는 단계, 상기 제2 희생 게이트 구조물들의 양 측벽에 제2 스페이서, 제3 스페이서와 제2 희생 스페이서로 이루어진 제2 예비 스페이서를 형성하는 단계, 상기 제2 희생 게이트들의 양 측에 상기 제2 스페이서들을 이용하여 상기 제2 활성 핀들의 일부분을 식각하여 제2 리세스를 형성하는 단계, 상기 제2 리세스에 대해 전세정 공정을 수행하여 상기 제2 희생 스페이서를 제거하는 단계 및 상기 제2 리세스를 채우도록 에피택셜층을 성장시켜 제2 임베디드 소스/드레인을 형성하는 단계를 포함할 수 있다.
일 예로, 제1 예비 스페이서를 형성하는 단계는, 상기 기판 상에 제1 및 제2 희생 게이트들을 덮는 제1 절연층 및 상기 제1 절연층과 식각 선택비를 가지는 제2 절연층을 순차적으로 형성하는 단계와, 상기 제2 절연층을 에치백하여 상기 제1 희생 스페이서를 형성하는 단계와, 상기 제1 절연층을 에치백하여 상기 제1 스페이서를 형성하는 단계를 포함할 수 있다.
일 예로, 상기 제1 예비 스페이서를 형성하는 단계에서, 상기 제1 스페이서는 L자의 형태로 형성될 수 있다.
일 예로, 상기 제1 희생 스페이서를 제거하는 단계는 희석된 HF 용액 또는 BOE 용액을 이용한 습식 식각 공정, 암모니아(NH3) 및 삼불화질소(NF3) 가스 등을 이용한 건식 식각 공정 또는 이들의 조합을 포함할 수 있다.
일 예로, 상기 제1 희생 스페이서를 제거하는 단계에서, 상기 제2 영역의 상기 제2 절연층이 제거되고 상기 제1 절연층은 그대로 잔존할 수 있다.
일 예로, 제2 예비 스페이서를 형성하는 단계는, 상기 기판 상에 제3 절연층 및 상기 제3 절연층과 식각 선택비를 가지는 제4 절연층을 순차적으로 형성하는 단계와, 상기 제4 절연층을 에치백하여 상기 제2 희생 스페이서를 형성하는 단계와, 상기 제3 절연층 및 제1 절연층을 에치백하여 상기 제2 스페이서를 형성하는 단계를 포함할 수 있다.
일 예로, 상기 제2 예비 스페이서를 형성하는 단계에서, 상기 제2 및 제3 스페이서는 L자의 형태로 형성될 수 있다.
일 예로, 상기 제2 희생 스페이서를 제거하는 단계는 희석된 HF 용액 또는 BOE 용액을 이용한 습식 식각 공정, 암모니아(NH3) 및 삼불화질소(NF3) 가스 등을 이용한 건식 식각 공정 또는 이들의 조합을 포함할 수 있다.
일 예로, 상기 제2 희생 스페이서를 제거하는 단계에서, 상기 제1 영역에서 상기 제4 절연층이 제거되고 상기 제3 절연층은 그대로 잔존할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 상기 기판 상에 식각 정지층을 형성하는 단계, 상기 식각 정지층 상에 상기 제1 및 제2 희생 게이트 구조물들의 상면을 노출시키는 층간 절연층을 형성하는 단계 및 상기 제1 및 제2 희생 게이트 구조물들을 제거하고 각각 제1 및 제2 게이트 구조물을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, N형 트랜지스터와 P형 트랜지스터에서 게이트 구조물의 측벽에 배치된 스페이서를 포함하는 구조물들의 두께가 동일하게 형성된 우수한 전기적 특성을 갖는 반도체 소자 및 반도체 소자의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도이다.
도 3 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 인버터의 회로도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 낸드게이트 (NAND gate) 셀의 회로도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 에스램(SRAM) 셀의 회로도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 저장 장치를 나타낸 블록도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 기기를 나타낸 블록도이다.
도 21은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도이다. 편의 상, 도 1에서는 일부 구성요소를 생략하고 도시하였다. 예를 들어, 도 1에서는 게이트 구조물, 활성 핀 및 임베디드 소스/드레인과 같은 주요 구조물의 배치관계만을 도시하였다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는, 기판(101)의 제1 영역(I)에 배치되는 제1 트랜지스터(100A) 및 기판(101)의 제2 영역(II)에 배치되는 제2 트랜지스터(100B)를 포함할 수 있다.
제1 트랜지스터(100A)는 제1 활성 핀들(105), 제1 게이트 구조물들(140), 제1 스페이서들(150a), 절연층(154), 및 제1 임베디드(embedded) 소스/드레인들(110)을 포함하고, 제2 트랜지스터(100B)는 제2 활성 핀들(205), 제2 게이트 구조물들(240), 제2 스페이서들(250), 제3 스페이서들(254a), 및 제2 임베디드 소스/드레인들(210)을 포함할 수 있다. 반도체 소자(100)는 식각 정지층(158, 258) 및 층간 절연층(162, 262)을 더 포함할 수 있다.
제1 영역(I)은 N형 핀 전계 효과 트랜지스터(FinFET)이 배치되는 영역이고, 제2 영역(II)은 P형 핀 전계 효과 트랜지스터(FinFET)이 배치되는 영역일 수 있다. 즉, 제1 트랜지스터(100A)는 N형 FinFET이고, 제2 트랜지스터(100B)는 P형 FinFET일 수 있다.
기판(101)은 X 방향과 Y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, 기판(101)은 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판, SOI(Silicon On Insulator) 기판 또는 GeOI(Germanium On Insulator) 기판일 수 있다.
제1 및 제2 활성 핀들(105, 205)은 기판(101) 상에서 제1 방향, 예를 들어 Y 방향으로 연장되도록 배치될 수 있다. 제1 및 제2 활성 핀들(105, 205)은 기판(101)으로부터 돌출된 핀(fin)의 구조를 가질 수 있다. 제1 및 제2 활성 핀들(105, 205)은 기판(101)이 식각되어 형성될 수 있다. 일 실시예에서, 제1 및 제2 활성 핀들(105, 205)은 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 예를 들어, 제1 활성 핀들(105)은 P형 불순물을 포함하는 실리콘으로 이루어질 수 있고, 제2 활성 핀들(205)은 N형 불순물을 포함하는 실리콘으로 이루어질 수 있다. 제1 활성 핀들(105)과 제2 활성 핀들(205)이 연장되는 방향은 동일한 방향으로 도시되어 있으나, 이에 한정되지 않는다. 제1 활성 핀들(105)과 제2 활성 핀들(205)은 서로 다른 방향으로 연장될 수 있다. 제1 및 제2 활성 핀들(105, 205)의 개수는 각각 세 개인 것으로 도시되어 있으나, 이에 한정되지 않는다.
제1 활성 핀들(105)의 사이 및 제2 활성 핀들(205)의 사이에는 소자 분리층들이 배치될 수 있다. 상기 소자 분리층들은 제1 및 제2 활성 핀들(105, 205)의 상부를 노출시키는 높이로 형성될 수 있다. 상기 소자 분리층들은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 상기 소자 분리층들은 절연 물질로 이루어질 수 있다. 상기 소자 분리층들은 예를 들어, 실리콘 산화물, 실리콘 질화물, 저유전율(low-k) 물질 또는 그들의 조합을 포함할 수 있다. 저유전율 물질은 BPSG(boro-phospho-sililcate glass), TOSZ(tonen silazene), USG(undoped silicate glass), SOG(spin on glass), FOX(flowable oxide), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP-CVD(high density plasma-CVD) 산화물 등을 포함할 수 있다.
제1 및 제2 게이트 구조물들(140, 240)은 각각 제1 및 제2 활성 핀들(105, 205)과 실질적으로 수직하게 교차하도록 배치되며, 기판(101) 상에서 제2 방향, 예를 들어 X 방향으로 연장되도록 배치될 수 있다. 제1 및 제2 게이트 구조물들(140, 240)은 제1 및 제2 활성 핀들(105, 205)의 상부를 둘러싸도록 배치될 수 있다. 제1 및 제2 게이트 구조물들(140, 240)과 교차되는 제1 및 제2 활성 핀들(105, 205)에는 트랜지스터의 채널 영역이 형성될 수 있다. 제1 게이트 구조물들(140)은 제1 간격(SG1)으로 배치될 수 있고, 제2 게이트 구조물들(240)은 제2 간격(SG2)으로 배치될 수 있다. 제1 게이트 구조물들(140)이 배치되는 제1 간격(SG1)은 제2 게이트 구조물들(240)이 배치되는 제2 간격(SG2)과 실질적으로 동일할 수 있다. 본 명세서에서 "실질적으로 동일하다"라는 표현은 공정 상에서 발생될 수 있는 편차가 10%이내인 경우를 의미한다.
제1 게이트 구조물들(140)과 제2 게이트 구조물들(240)이 연장되는 방향은 동일한 방향으로 도시되어 있으나, 이에 한정되지 않는다. 제1 게이트 구조물들(140) 및 제2 게이트 구조물들(240)은 서로 다른 방향으로 연장될 수 있다.
각각의 제1 게이트 구조물(140)은 제1 게이트 절연층(142), 제1 하부 게이트 전극(145) 및 제1 상부 게이트 전극(147)을 포함할 수 있다. 제1 게이트 절연층(142)은 제1 활성 핀(105)과 제1 하부 게이트 전극(145)의 사이에 배치될 수 있다. 제1 게이트 절연층(142)은 제1 스페이서(150a)와 제1 하부 게이트 전극(145)의 사이로 연장될 수 있다. 제1 하부 게이트 전극(145) 및 제1 상부 게이트 전극(147)은 순차적으로 제1 게이트 절연층(142) 상에 배치될 수 있다.
각각의 제2 게이트 구조물(240)은 제2 게이트 절연층(242), 제2 하부 게이트 전극(245) 및 제2 상부 게이트 전극(247)을 포함할 수 있다. 제2 게이트 절연층(242)은 제2 활성 핀(205)과 제2 하부 게이트 전극(245)의 사이에 배치될 수 있다. 제2 게이트 절연층(242)은 제2 스페이서(250a)와 제2 하부 게이트 전극(245)의 사이로 연장될 수 있다. 제2 하부 게이트 전극(245) 및 제2 상부 게이트 전극(247)은 순차적으로 제2 게이트 절연층(242) 상에 배치될 수 있다.
제1 및 제2 게이트 절연층들(142, 242)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 또는 프라세오디뮴 산화물(Pr2O3)을 포함할 수 있다.
제1 및 제2 하부 게이트 전극들(145, 245)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미늄(TiAl), 탄탈륨 탄화물(TaC) 또는 티타늄 탄화물(TiC) 등으로 이루어진 그룹에서 선택된 적어도 어느 하나를 포함할 수 있다. 제1 및 제2 상부 게이트 전극들(147, 247)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
제1 스페이서들(150a)는 제1 게이트 구조물(140)의 양 측벽에 배치될 수 있다. 제1 스페이서들(150a)는 제1 게이트 구조물(140)의 하부에서 제1 활성 핀(105)의 상면을 따라 연장되는 L자 형태일 수 있다. 제1 스페이서(150a) 상에는 제1 스페이서(150a)의 표면을 따라 절연층(154)이 배치될 수 있다. 절연층(154)은 제1 게이트 구조물(140)의 양 측에 배치된 제1 임베디드 소스/드레인(110)의 상면을 덮도록 연장될 수 있다. 절연층(154)은 제1 스페이서(150a) 및 제1 임베디드 소스/드레인(110) 상에 균일한 두께로 형성될 수 있다. 제1 스페이서(150a)가 제1 활성 핀(105)의 상면을 따라 연장되는 길이(Xa)는 제1 게이트 구조물(140)의 측벽에서의 제1 스페이서(150a)의 두께(X1)와 절연층(154)의 두께(X2)의 합과 실질적으로 동일할 수 있다.
제2 스페이서들(250a)은 제2 게이트 구조물들(240)의 양 측벽에 배치될 수 있다. 제2 스페이서들(250a)는 제2 게이트 구조물(240)의 하부에서 제2 활성 핀(205)의 상면을 따라 연장되는 L자 형태일 수 있다. 제2 스페이서(250a) 상에는 제2 스페이서(250a)의 표면을 따라 배치된 L자 형태의 제3 스페이서(254a)가 배치될 수 있다. 제2 스페이서(250a)가 제2 활성 핀(205)의 상면을 따라 연장되는 길이(Xc)는 제2 게이트 구조물(240)의 측벽에서의 제2 스페이서(250a)의 두께(X3)와 제3 스페이서(254a)의 두께(X4)의 합보다 클 수 있다.
제1 게이트 구조물(140)의 측벽에서의 제 1 스페이서(150a)의 두께(X1)와 절연층(154)의 두께(X2)의 합은 제2 게이트 구조물(240)의 측벽에서의 제2 스페이서(250a)의 두께(X3)와 제3 스페이서(254a)의 두께(X4)의 합과 실질적으로 동일할 수 있다. 제 1 스페이서(150a)의 두께(X1)는 제2 스페이서(250a)의 두께(X3)와 실질적으로 동일하고, 절연층(154)의 두께(X2)는 제3 스페이서(254a)의 두께(X4)와 실질적으로 동일할 수 있다.
일 실시예에서, 제1 게이트 구조물들(140) 사이의 제1 간격(SG1)은 제2 게이트 구조물들(240) 사이의 제2 간격(SG2)는 실질적으로 동일하며, 이웃한 제1 게이트 구조물들(140) 사이에서 절연층(154) 사이의 간격(S1')은 이웃한 제2 게이트 구조물들(240) 사이에서 제3 스페이서(254a) 사이의 간격(S2')과 실질적으로 동일할 수 있다.
제1 스페이서(150a), 제2 스페이서(250a), 제3 스페이서들(254a) 및 절연층(154)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합으로 이루어질 수 있다. 제1 스페이서(150a)와 제2 스페이서(250a)는 서로 동일한 물질로 이루어질 수 있다. 제3 스페이서(254a)와 절연층(154)는 서로 동일한 물질로 이루어질 수 있다. 제1 스페이서(150a)와 제2 스페이서(250a)를 이루는 제1 절연물질은 제3 스페이서(254a)와 절연층(154)를 이루는 제2 절연물질과 서로 다른 유전율을 가질 수 있다. 일 실시예에서, 상기 제1 절연물질이 상기 제2 절연물질보다 낮은 유전율을 가질 수 있다. 예를 들어, 상기 제1 절연물질은 실리콘 산질화물로 이루어지고, 상기 제2 절연물질은 실리콘 질화물로 이루어질 수 있다. 예를 들어, 상기 제1 절연물질은 질소 함량이 낮은 실리콘 산질화물로 이루어지고, 상기 제2 절연물질은 상기 제1 절연물질보다 질소 함량이 높은 실리콘 산질화물로 이루어질 수 있다.
제1 임베디드 소스/드레인들(110)은 제1 게이트 구조물(140)의 양측에서, 제1 활성 핀들(105) 상에 배치될 수 있다. 구체적으로, 제1 임베디드 소스/드레인들(110)은 제1 활성 핀들(105)이 리세스된 영역에 배치될 수 있다. 제1 임베디드 소스/드레인들(110)은 상면이 제1 활성 핀(105)의 상면보다 높게 위치하는 융기된(elevated) 소스/드레인 형태일 수 있다. 제1 임베디드 소스/드레인들(110)은 제1 활성 핀들(105) 상에서 서로 연결된 또는 합쳐진(merged) 구조를 가질 수 있다. 제1 임베디드 소스/드레인들(110)은 선택적 에피택셜 공정에 의해 성장된 에피택셜층일 수 있다. 제1 임베디드 소스/드레인들(110)은 예를 들어, N형 불순물이 고농도로 도핑된 실리콘 또는 실리콘-탄소(SiC)으로 이루어질 수 있다. 제1 임베디드 소스/드레인들(110)은 최상부에 의도적으로 도핑되지 않은 실리콘층을 더 포함할 수 있다.
제2 임베디드 소스/드레인들(210)은 제2 게이트 구조물(240)의 양측에서, 제2 활성 핀들(205)이 리세스된 영역에 배치될 수 있다. 제2 임베디드 소스/드레인들(210)은 제2 트랜지스터(100B)의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 제2 임베디드 소스/드레인들(210)의 상면은 게이트 구조물(240)의 하면과 실질적으로 동일한 높이로 형성될 수 있다. 일 실시예에서 제2 임베디드 소스/드레인들(210)은 상면이 게이트 구조물(240)의 하면보다 높게 위치하는 융기된(elevated) 소스/드레인 형태일 수 있다. 제2 임베디드 소스/드레인들(210)은 제2 활성 핀들(205) 상에서 서로 연결된 또는 합쳐진(merged) 구조를 가질 수 있다. 제2 임베디드 소스/드레인들(210)은 선택적 에피택셜 공정에 의해 성장된 에피택셜층일 수 있다. 제2 임베디드 소스/드레인들(210)은 예를 들어, P형 불순물이 고농도로 도핑된 실리콘-게르마늄(SiGe)으로 이루어질 수 있다. 실리콘-게르마늄(SiGe)으로 이루어진 제2 임베디드 소스/드레인들(210)은 실리콘(Si)으로 이루어진 제2 활성 핀(205)의 채널 영역에 압축 응력을 가하여 정공(hole)의 이동도(mobility)를 향상시킬 수 있다. 실리콘-게르마늄(SiGe)으로 이루어진 제2 임베디드 소스/드레인들(210)은 게르마늄(Ge)의 농도가 다른 복수의 영역을 포함할 수 있다.
제1 영역(I)에서, 절연층(154) 상에 식각 정지층(158)이 실질적으로 균일한 두께로 배치될 수 있다. 제2 영역(II)에서, 제3 스페이서(254a) 및 제2 임베디드 소스/드레인들(210) 상에 식각 정지층(258)이 실질적으로 균일한 두께로 배치될 수 있다. 식각 정지층(158, 258)은 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 식각 정지층(158, 258)은 제1 영역(I) 및 제2 영역(II)에 실질적으로 동일한 두께로 배치될 수 있다.
일 실시예에서, 제1 게이트 구조물들(140)이 배치되는 제1 간격(SG1)은 제2 게이트 구조물들(240)이 배치되는 제2 간격(SG2)과 실질적으로 동일하며, 이웃한 제1 게이트 구조물들(140) 사이에서 식각 정지층(158) 사이의 간격(S1)은 이웃한 제2 게이트 구조물들(240) 사이에서 식각 정지층(258) 사이의 간격(S2)과 실질적으로 동일할 수 있다.
식각 정지층(158, 258) 상에 층간 절연층(162, 262)이 배치될 수 있다. 층간 절연층(162, 262)은 BPSG(boro-phospho-sililcate glass), TOSZ(tonen silazene), USG(undoped silicate glass), SOG(spin on glass), FOX(flowable oxide), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP-CVD(high density plasma-CVD) 산화물 등을 포함할 수 있다.
도 3 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 3 내지 도 13은 도 1의 절단선 A-A' 및 B-B'를 따라서 절단한 단면도들이다.
도 3을 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(101)을 제공할 수 있다. 기판(101)은 제1 영역(I)에 제1 활성 핀들(105), 제1 활성 핀들(105) 상에 위치하는 제1 희생 게이트 구조물들을 포함할 수 있다. 제1 희생 게이트 구조물은 제1 희생 게이트 절연층(132), 제1 희생 게이트(135) 및 제1 게이트 마스크 패턴(136)이 적층된 구조물일 수 있다. 제1 희생 게이트 구조물들은 제1 간격(SG1)으로 배치될 수 있다. 그리고 기판(101)은 제2 영역(II)에 제2 활성 핀들(205), 제2 활성 핀들(205) 상에 위치하는 제2 희생 게이트 구조물들을 포함할 수 있다. 제2 희생 게이트 구조물은 제2 희생 게이트 절연층(232), 제2 희생 게이트(235) 및 제2 게이트 마스크 패턴(236)이 적층된 구조물일 수 있다. 제2 희생 게이트 구조물들은 제2 간격(SG2)으로 배치될 수 있다. 제1 희생 게이트 구조물들이 배치되는 제1 간격(SG1)은 제2 희생 게이트 구조물들이 배치되는 제2 간격(SG2)와 실질적으로 동일할 수 있다.
먼저, 기판(101) 상에 마스크 패턴들을 형성하고, 상기 마스크 패턴들을 식각 마스크로 이용하여 기판(101)을 식각함으로써, 제1 영역(I)에 제1 활성 핀들(105)을 형성하고, 제2 영역(II)에 제2 활성 핀들(205)을 형성할 수 있다. 상기 식각 공정에 의해 제1 활성 핀들(105) 사이 및 제2 활성 핀들(205) 사이에 트렌치(trench)들이 형성될 수 있다. 다음으로, 상기 트렌치들의 하부를 절연 물질로 매립하여 소자 분리층을 형성할 수 있다. 그 결과, 소자 분리층 상으로 제1 및 제2 활성 핀들(105, 205)의 상부가 돌출될 수 있다.
다음으로, 제1 및 제2 활성 핀들(105, 205)을 덮는 게이트 절연막 및 게이트 전도막을 순차적으로 형성한 후, 제1 영역(I)에 제1 게이트 마스크 패턴들(136)을, 그리고 제2 영역(II)에 제2 게이트 마스크 패턴들(236)을 형성할 수 있다. 이어서, 제1 및 제2 게이트 마스크들(136, 236)을 식각 마스크로 이용하여 상기 게이트 전도막 및 상기 게이트 절연막을 이방성 식각함으로써, 제1 활성 핀들(105) 상에 제1 희생 게이트 절연층들(132) 및 제1 희생 게이트들(135)을 형성하고, 제2 활성 핀들(205) 상에 제2 희생 게이트 절연층들(232) 및 제2 희생 게이트들(235)을 형성할 수 있다. 예를 들어, 제1 및 제2 희생 게이트 절연층들(132, 232)은 실리콘 산화물을 포함할 수 있으며, 제1 및 제2 희생 게이트들(135, 235)은 폴리 실리콘을 포함할 수 있다.
도 4를 참조하면, 기판 (101) 상에 상기 희생 게이트 구조물들 그리고 활성 핀들(105, 205)을 덮는 제1 절연층(150, 250) 및 제1 절연층(150, 250)과 식각 선택비를 가지는 제2 절연층(152, 252)을 순차적으로 형성할 수 있다. 예를 들어, 제1 절연층(150, 250)은 실리콘 질화물 또는 실리콘 산질화물이고, 제2 절연층(152, 252)은 실리콘 산화물일 수 있다. 제1 절연층(150, 250) 및 제2 절연층(152, 252)은 예를 들어, 원자층 증착 공정에 의해 형성될 수 있다.
도 5를 참조하면, 상기 제1 희생 게이트 구조물의 양 측벽에 제1 예비 스페이서들을 형성할 수 있다. 상기 제1 예비 스페이서는 제1 스페이서(150a)와 제1 희생 스페이서(152a)를 포함하는 이중 스페이서 구조일 수 있다.
제2 영역(II)을 덮는 보호막(273)(예를 들어, 포토레지스트막)을 형성한 상태에서, 제2 절연층(152)에 대해 에치백(etch back) 공정을 수행하여 제1 절연층(150) 상에 제1 희생 스페이서들(152a)을 형성할 수 있다. 이어서, 제1 절연층(150)에 대해 에치백 공정을 수행하여 상기 제1 희생 게이트 구조물들의 양 측벽에 제1 스페이서들(150a)을 형성할 수 있다. 이 때, 제1 스페이서(150a)는 상기 제1 희생 게이트 구조물의 하부에서 꺽어져 제1 활성 핀(105)의 상면을 따라 연장되는 L자 형태로 형성될 수 있다. 그 결과, 상기 제1 희생 게이트 구조물들의 양 측벽에 L자 형태의 제1 스페이서(150a)와 제1 희생 스페이서(152a)로 이루어진 상기 제1 예비 스페이서들이 형성될 수 있다. 제1 스페이서(150a)가 제1 활성 핀(105)의 상면을 따라 연장되는 길이는 제1 희생 스페이서(152a)의 두께에 의해 결정될 수 있다. 다시 말하면, 제1 스페이서(150a)가 제1 활성 핀(105)의 상면을 따라 연장되는 길이는 제2 절연층(152)의 두께에 의해 결정될 수 있다.
다음 공정이 진행되기 전에, 제2 영역(II)을 덮고 있는 보호막(273)을 제거할 수 있다. 이 때, 제2 영역(II)에는 제1 절연층(250) 및 제2 절연층(252)이 그대로 잔존할 수 있다.
도 6을 참조하면, 제1 영역(I)에 상기 제1 희생 게이트 구조물들의 양 측에서 상기 제1 예비 스페이서들을 이용하여 제1 활성 핀들(105)의 일부분을 이방성 건식 식각함으로써 제1 리세스(R1)를 형성할 수 있다. 제1 리세스(R1)는 도시된 바와 달리, 제1 스페이서(150a)의 아래로 확장된 형태일 수 있고, 이를 위해 등방성 건식 또는 습식 식각 공정이 추가로 수행될 수 있다.
도 7을 참조하면, 제1 영역(I)에 상기 제1 희생 게이트 구조물들의 양 측에 제1 임베디드 소스/드레인(110)을 형성할 수 있다.
먼저, 제1 리세스(R1)에 대해 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 위한 전세정(precleaning) 공정을 수행할 수 있다. 상기 전세정 공정은 습식 세정 공정, 건식 세정 공정 또는 이들의 조합에 의해 수행될 수 있다. 상기 습식 세정 공정은 희석된 불산(HF) 또는 BOE(buffered oxide etch) 용액을 이용한 등방성 습식 식각 공정을 포함할 수 있다. 상기 건식 세정 공정은 암모니아(NH3) 및 삼불화질소(NF3) 가스 등을 이용한 등방성 건식 식각 공정(예를 들어, SiconiTM)을 포함할 수 있다. 상기 전세정 공정에 의해 제2 절연층(252) 및 제1 희생 스페이서(152a)가 모두 제거될 수 있다. 그 결과, 상기 제1 희생 게이트 구조물들의 양 측벽에 제1 스페이서(150a)가 형성되고, 상기 제2 희생 게이트 구조물들 및 제2 활성 핀(205)의 상면을 덮는 제1 절연층(250)이 형성될 수 있다. 제1 절연층(250)은 후속의 선택적 에피택셜 성장 공정이 수행되는 동안에 제1 리세스(R1)에만 선택적으로 에피택셜층이 성장되도록 하는 블로킹층으로 제공될 수 있다.
선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 제1 리세스(R1)를 채우도록 에피택셜층을 성장시켜 제1 임베디드 소스/드레인들(110)을 형성할 수 있다. 제1 임베디드 소소/드레인들(110)의 상면은 제1 활성 핀들(105)의 상면보다 높은 위치까지 형성될 수 있다. 다만, 제1 임베디드 소소/드레인들(110)의 상면의 위치는 도시된 바에 한정되지 않는다. 제1 임베디드 소스/드레인들(110)은 예를 들어, 실리콘(Si)층일 수 있다. 제1 임베디드 소스/드레인들(110)에는 성장 공정 중에 인(P)와 같은 N형 불순물이 인시츄(in-situ)로 고농도로 도핑될 수 있다. 성장 공정의 마지막 단계에서 N형 불순물의 공급을 중단하여 제1 임베디드 소스/드레인들(110)의 최상부에 도핑되지 않은 실리콘층을 형성할 수 있다. 제1 활성 핀들(105) 상에서 성장하면서 제1 임베디드 소스/드레인들(110)은 서로 합쳐진 구조로 형성될 수 있다. 제1 임베디드 소스/드레인들(110)은 분자빔 에피택시(Molecular Beam Epitaxy; MBE) 공정, 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 감압 화학 기상 증착(Reduced Pressure Chemical Vapor Deposition; RPCVD) 공정 또는 고진공 화학 기상 증착(Ultra High Vacuum Chemical Vapor Deposition; UHV CVD) 공정을 이용하여 형성될 수 있다.
도 8을 참조하면, 상기 기판(101) 상에 상기 형성된 구조물들을 덮는 제3 절연층(154, 254) 및 상기 제3 절연층(154, 254)과 식각 선택비를 가지는 제4 절연층(156, 256)을 순차적으로 형성할 수 있다. 예를 들어, 제3 절연층(154, 254)은 실리콘 질화물이고, 제4 절연층(156, 256)은 실리콘 산화물일 수 있다. 제3 절연층(154, 254) 및 제4 절연층(156, 256)은 예를 들어, 원자층 증착 공정에 의해 형성될 수 있다.
도 9을 참조하면, 상기 제2 희생 게이트 구조물의 양 측벽에 제2 예비 스페이서들을 형성할 수 있다. 상기 제2 예비 스페이서는 제2 스페이서(250a), 제3 스페이서(254a)와 제2 희생 스페이서(256a)를 포함하는 삼중 스페이서 구조일 수 있다.
제1 영역(I)을 덮는 보호막(173)(예를 들어, 포토레지스트막)을 형성한 상태에서, 상기 제4 절연층(에 대해 에치백(etch back) 공정을 수행하여 상기 제3 절연층(254) 상에 제2 희생 스페이서들(256a)을 형성할 수 있다. 이어서, 상기 제3 절연층(254) 및 제1 절연층(250)에 대해 에치백 공정을 수행하여 상기 제2 희생 게이트 구조물들의 양 측벽에 제2 및 제3 스페이서들(250a, 254a)을 형성할 수 있다. 이 때, 제2 스페이서(250a)는 상기 제2 희생 게이트 구조물의 하부에서 꺾어져 제2 활성 핀(205)의 상면을 따라 연장되는 L자 형태로 형성될 수 있다. 제3 스페이서(254a)는 제2 스페이서(250a)의 표면을 따라 L자 형태로 형성될 수 있다. 그 결과, 상기 제2 희생 게이트 구조물들의 양 측벽에 L자 형태의 제2 및 제3 스페이서(250a, 254a)와 제2 희생 스페이서(256a)로 이루어진 상기 제2 예비 스페이서들이 형성될 수 있다. 제2 스페이서(250a)가 제2 활성 핀(205)의 상면을 따라 연장되는 길이는 제3 스페이서(254a)의 두께 및 제2 희생 스페이서(252a)의 두께에 의해 결정될 수 있다. 다시 말하면, 제2 스페이서(250a)가 제2 활성 핀(205)의 상면을 따라 연장되는 길이는 제3 절연층(254) 및 제4 절연층(256)의 두께에 의해 결정될 수 있다.
다음 공정이 진행되기 전에, 제1 영역(I)을 덮고 있는 상기 보호막을 제거할 수 있다. 이 때, 제1 영역(I)에는 제3 절연층(154) 및 제4 절연층(156)이 그대로 잔존할 수 있다.
도 10을 참조하면, 제2 영역(II)의 상기 제2 희생 게이트 구조물들의 양 측에서 상기 제2 예비 스페이서들을 이용하여 제2 활성 핀들(205)의 일부분을 이방성 건식 식각함으로써 제2 리세스(R2)를 형성할 수 있다. 제2 리세스(R2)는 도시된 바에 한정되지 않고, 제2 스페이서(250a)의 아래로 확장된 형태일 수 있고, 이를 위해 등방성 건식 또는 습식 식각 공정이 추가로 수행될 수 있다.
도 11을 참조하면, 제2 영역(II)의 상기 제2 희생 게이트 구조물들의 양 측에 제2 임베디드 소스/드레인(210)을 형성할 수 있다.
먼저, 제2 리세스(R2)에 대해 선택적 에피택셜 성장(SEG) 공정을 위한 전세정 공정을 수행할 수 있다. 상기 전세정 공정은 습식 세정 공정, 건식 세정 공정 또는 이들의 조합에 의해 수행될 수 있다. 상기 습식 세정 공정은 희석된 불산(HF) 용액 또는 BOE(buffered oxide etch) 용액을 이용한 등방성 습식 식각 공정을 포함할 수 있다. 상기 건식 세정 공정은 암모니아(NH3) 및 삼불화질소(NF3) 가스 등을 이용한 등방성 건식 식각 공정(예를 들어, SiconiTM)을 포함할 수 있다. 상기 전세정 공정에 의해 제4 절연층(156) 및 제2 희생 스페이서(256a)가 모두 제거될 수 있다. 그 결과, 상기 제2 희생 게이트 구조물들의 양 측벽에 제2 및 제3 스페이서(250a, 254a)가 형성되고, 상기 제1 희생 게이트 구조물들의 양 측벽에는 제1 스페이서(150a) 및 제3 절연층(154)이 잔존할 수 있다. 제3 절연층(154)은 제1 임베디드 소스/드레인(110)의 상면을 덮을 수 있다. 제3 절연층(154)은 후속의 선택적 에피택셜 성장 공정이 수행되는 동안에 제2 리세스(R2)에만 선택적으로 에피택셜층이 성장되도록 하는 블로킹층으로 제공될 수 있다. 제1 스페이서(150a)가 제1 활성 핀(105)의 상면을 따라 연장되는 길이(Xa)는 제1 게이트 구조물(140)의 측벽에서의 제1 스페이서(150a)의 두께(X1)와 절연층(154)의 두께(X2)의 합과 실질적으로 동일하게 형성될 수 있다. 제2 스페이서(250a)가 제2 활성 핀(205)의 상면을 따라 연장되는 길이(Xc)는 제2 게이트 구조물(240)의 측벽에서의 제2 스페이서(250a)의 두께(X3)와 제3 스페이서(254a)의 두께(X4)의 합보다 크게 형성될 수 있다. 제1 게이트 구조물(140)의 측벽에서의 제 1 스페이서(150a)의 두께(X1)와 절연층(154)의 두께(X2)의 합은 제2 게이트 구조물(240)의 측벽에서의 제2 스페이서(250a)의 두께(X3)와 제3 스페이서(254a)의 두께(X4)의 합과 실질적으로 동일하게 형성될 수 있다. 제1 스페이서(150a)의 두께(X1)는 제2 스페이서(250a)의 두께(X3)와 실질적으로 동일하고, 절연층(154)의 두께(X2)는 제3 스페이서(254a)의 두께(X4)와 실질적으로 동일하게 형성될 수 있다. 일 실시예에서, 제1 게이트 구조물들(140) 사이의 제1 간격(SG1)은 제2 게이트 구조물들(240) 사이의 제2 간격(SG2)는 실질적으로 동일하게 형성되며, 이웃한 제1 게이트 구조물들(140) 사이에서 절연층(154) 사이의 간격(S1')은 이웃한 제2 게이트 구조물들(240) 사이에서 제3 스페이서(254a) 사이의 간격(S2')과 실질적으로 동일하게 형성될 수 있다.
다음으로, 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 제2 리세스(R2)를 채우도록 에피택셜층을 성장시켜 제2 임베디드 소스/드레인들(210)을 형성할 수 있다. 제2 임베디드 소소/드레인들(210)의 상면은 제2 활성 핀(105)의 상면과 실질적으로 동일한 위치에 형성될 수 있다. 다만, 제2 임베디드 소소/드레인들(210)의 상면의 위치는 도시된 바에 한정되지 않는다. 일 실시예에서, 제2 임베디드 소소/드레인들(210)의 상면은 제2 활성 핀(205)의 상면보다 높은 위치에 형성될 수 있다. 제2 임베디드 소스/드레인들(210)은 예를 들어, 실리콘 게르마늄(SiGe)층일 수 있다. 제2 임베디드 소스/드레인들(210)은 성장 공정 중에 붕소(B)와 같은 P형 불순물이 인시츄(in-situ)로 고농도로 도핑될 수 있다. 성장 공정 중에 게르마늄(Ge)의 농도를 조절함으로써, 제2 임베디드 소스/드레인들(210)은 하부 영역에서보다 상부 영역에서 게르마늄의 농도가 클 수 있다. 제2 활성 핀들(205) 상에서 성장하면서 제2 임베디드 소스/드레인들(210)은 서로 합쳐진 구조로 형성될 수 있다. 제2 임베디드 소스/드레인들(210)은 분자빔 에피택시(MBE) 공정, 화학 기상 증착(CVD) 공정, 감압 화학 기상 증착(RPCVD) 공정 또는 고진공 화학 기상 증착(UHV CVD) 공정을 이용하여 형성될 수 있다.
도 12를 참조하면, 기판(101) 상에 식각 정지층(158, 258)을 형성하고, 식각 정지층(158, 258) 상에 상기 제1 및 제2 희생 게이트 구조물들의 상면을 노출시키는 층간 절연층(162, 262)을 형성할 수 있다.
먼저, 제1 영역(I)의 절연층(154) 상에, 그리고 제2 영역(II)의 제2 희생 게이트 구조물, 제3 스페이서(254a) 및 제2 임베디드 소스/드레인(210)의 표면을 따라 균일한 두께로 식각 정지층(158, 258)을 형성할 수 있다. 식각 정지층(158, 258)은 제1 영역(I) 및 제2 영역(II)에서 실질적으로 동일한 두께로 동시에 형성될 수 있다. 식각 정지층(158, 258)은 실리콘 질화물로 이루어질 수 있다. 식각 정지층(158, 258)은 원자층 증착 공정에 의해 형성될 수 있다.
다음으로, 식각 정지층(154, 254) 상에 절연막을 형성한 후, 상기 제1 및 제2 희생 게이트 구조물들의 상면이 노출되도록 평탄화 공정을 수행함으로써 층간 절연층(162, 262)을 형성할 수 있다. 따라서, 본 단계에서 게이트 마스크 패턴들(136, 236)이 일부 제거될 수 있다. 이와 달리, 일 실시예에서, 게이트 마스크 패턴들(136, 236)이 모두 제거될 수 있다.
층간 절연층(162, 262)은 BPSG(boro-phospho-sililcate glass), TOSZ(tonen silazene), USG(undoped silicate glass), SOG(spin on glass), FOX(flowable oxide), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP-CVD(high density plasma-CVD) 산화물 등을 포함할 수 있다. 층간 절연층(162, 262)은 화학 기상 증착 공정, 플라즈마 강화 화학 기상 증착(plasma enhanced-CVD; PE-CVD) 공정, 스핀 코팅 공정 또는 원자층 증착 공정을 수행함으로써 형성될 수 있다.
도 13을 참조하면, 게이트 마스크 패턴들(136, 236), 희생 게이트들(135, 235) 및 희생 게이트 절연층들(132, 232)을 선택적으로 제거할 수 있다. 이로써, 제1 및 제2 활성 핀들(105, 205)을 부분적으로 노출시키는 개구부들이 형성될 수 있다. 게이트 마스크 패턴들(136, 236), 희생 게이트들(135, 235) 및 희생 게이트 절연층들(132, 232)의 제거 공정은 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
다음으로, 도 2를 함께 참조하면, 개구부들 내에 게이트 절연층(142, 242), 하부 게이트 전극(145, 245) 및 상부 게이트 전극(147, 247)을 순차적으로 형성하고, 평탄화 공정을 수행함으로써, 제1 게이트 구조물(140) 및 제2 게이트 구조물(240)을 형성할 수 있다. 일 실시예에서, 하부 게이트 전극(145)와 하부 게이트 전극(245)는 서로 다른 물질을 포함할 수 있고, 이를 위해 추가적인 증착 및 식각 공정이 필요할 수 있다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도들이다. 도 12는 도2의 M 영역에 대응되는 영역에 대한 확대도이고, 도 13은 도2의 N 영역에 대응되는 영역에 대한 확대도이다.
도 14를 참조하면, 도 2에 비해 제1 스페이서(150a)가 제1 활성 핀(105)의 상면을 따라 연장되는 길이(Xb)가 도 2에 도시된 길이(Xa)보다 더 길게 형성될 수 있다. 즉, 제1 스페이서(150a)가 제1 활성 핀(105)의 상면을 따라 연장되는 길이(Xb)는 제1 게이트 구조물(140)의 측벽에서의 제1 스페이서(150a)의 두께(X1)와 절연층(154)의 두께(X2)의 합보다 클 수 있다. 이와 같은 제1 스페이서(150a)의 구조는 도 5를 참조하여 설명한 제1 희생 스페이서(152a)의 두께를 도 5에 비해 더 두껍게 형성함으로써 구현될 수 있다.
제1 스페이서(150a)의 이러한 구조는 제1 활성 핀(105)의 상면보다 융기된 제1 임베디드 소스/드레인(110)과 제1 게이트 구조물(140) 사이의 기생 캐패시턴스를 줄일 수 있다. 게이트 구조물(140) 아래에서 소스/드레인 영역의 오버랩(overlap)을 고려하여 제1 임베디드 소스/드레인(110)은 제1 스페이서(150a)의 아래로 확장되도록 형성될 수 있다.
도 15를 참조하면, 도 2에 비해 제2 스페이서(250a)가 제2 활성 핀(205)의 상면을 따라 연장되는 길이(Xd)가 도 2에 도시된 길이(Xc)보다 더 길게 형성될 수 있다. 이와 같은 제2 스페이서(250a)의 구조는 도 8을 참조하여 설명한 제2 희생 스페이서(256a)의 두께를 도 8에 비해 더 두껍게 형성함으로써 구현될 수 있다.
본 실시예에서 제2 임베디드 소스/드레인(210)은 제2 활성 핀(205)의 상면보다 융기된 형태일 수 있다. 제2 스페이서(250a)의 이러한 구조는 제2 활성 핀(205)의 상면보다 융기된 제2 임베디드 소스/드레인(210)과 제2 게이트 구조물(240) 사이의 기생 캐패시턴스를 줄일 수 있다. 제2 게이트 구조물(240) 아래에서의 소스/드레인 영역의 오버랩(overlap) 및 채널 영역에 가해지는 압축 응력을 고려하여 제2 임베디드 소스/드레인(210)은 제2 스페이서(250a)의 아래로 확장되도록 형성될 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 인버터의 회로도이다. 구체적으로, 도 16에 도시된 반도체 소자는 CMOS(Complementary Metal-Oxide-Semiconductor) 인버터이다.
도 16 참조하면, CMOS 인버터는 PMOS(P-type Metal-Oxide-Semiconductor) 전계 효과 트랜지스터(P1)와 NMOS(N-type Metal-Oxide-Semiconductor) 전계 효과 트랜지스터(N1)로 구성될 수 있다. PMOS 및 NMOS 전계 효과 트랜지스터들은 전원 전압 라인(Vdd)과 접지 전압 라인(Vss) 사이에 직렬로 연결되며, PMOS 및 NMOS 전계 효과 트랜지스터의 게이트들에는 입력 신호가 공통으로 입력될 수 있다. 그리고, PMOS 및 NMOS 전계 효과 트랜지스터의 드레인들에서 출력 신호가 공통으로 출력될 수 있다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력할 수 있다. 다시 말해, 인버터의 입력 신호로 '하이(high)' 논리값이 입력될 때, 출력 신호로서 '로우(low)' 논리값이 출력되며, 인버터의 입력 신호로 '로우(low)' 논리값이 입력될 때, 출력 신호로서 '하이(high)' 논리값이 출력될 수 있다. 상기 트랜지스터들은 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자로 이루어질 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 낸드게이트 (NAND gate) 셀의 회로도이다.
도 17을 참조하면, 낸드(NAND) 게이트 셀은 두 개의 입력 신호(M, N)를 받아서 낸드(NAND) 연산을 수행한 신호를 출력하도록 구성될 수 있다. 입력신호(M)가 '로우' 논리 값을 가질 때, 출력단자(Q)로 '하이' 논리값을 전달하는 PMOS 전계 효과 트랜지스터(TP1)와, 상기 입력신호(M) 및 (N)가 모두 '하이' 논리값을 가질 때, 각각 턴온(turn-on)되어 상기 출력단자(Q)로 '로우' 논리값을 전달하는 NMOS 전계 효과 트랜지스터(TN1 및 TN2)와, 상기 입력신호(N)가 '로우' 논리값을 가질 때 상기 출력 단자(Q)로 '하이' 논리값을 전달하는 PMOS 트랜지스터(TP2)로 구성될 수 있다.
상기 구성에 의한 낸드(NAND) 게이트의 동작은, 입력신호(M와 N)가 모두 '하이' 논리값이면, 상기 PMOS 전계 효과 트랜지스터(TP1 및 TP2)는 턴오프(turn-off)되고, 상기 NMOS 전계 효과 트랜지스터(TN1 및 TN2)는 턴온(turn-on)되어 상기 출력단자(Q)에는 '로우' 논리값이 출력된다. 그리고, 상기 입력신호(M와 N)가 모두 '로우' 논리값이면, 상기 PMOS 전계 효과 트랜지스터(TP1 및 TP2)는 턴온(turn-on)되고, 상기 NMOS 전계 효과 트랜지스터(TN1 및 TN2)는 턴오프(turn-off)되어 상기 출력단자(Q)에는 '하이' 논리값이 출력된다. 상기 트랜지스터들은 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자로 이루어질 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 에스램(SRAM) 셀의 회로도이다.
도 18을 참조하면, SRAM 셀은 제1 및 제2 풀다운 트랜지스터(TN1, TN2), 제1 및 제2 풀업 트랜지스터(TP1, TP2) 및 제1 및 제2 패스 트랜지스터(TN3, TN4)로 구성될 수 있다. 이때, 제1 및 제2 풀다운 트랜지스터(TN1, TN2)의 소스는 접지 전압 라인(Vss)에 연결되며, 제1 및 제2 풀업 트랜지스터(TP1, TP2)의 소스는 전원 전압 라인(Vdd)에 연결될 수 있다.
NMOS 전계 효과 트랜지스터로 이루어진 제1 풀다운 트랜지스터(TN1)와 PMOS 전계 효과 트랜지스터로 이루어진 제1 풀업 트랜지스터(TP1)가 직렬로 연결되어 제1 인버터를 구성하며, NMOS 전계 효과 트랜지스터로 이루어진 제2 풀다운 트랜지스터(TN2)와 PMOS 전계 효과 트랜지스터로 이루어진 제2 풀업 트랜지스터(TP2)가 직렬로 연결되어 제2 인버터를 구성할 수 있다. 제1 인버터의 출력단은 제1 패스 트랜지스터(TN3)의 소스에 연결되고, 제2 인버터의 출력단은 제2 패스 트랜지스터(TN4)의 소스에 연결될 수 있다. 또한, 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결될 수 있다. 그리고, 제1 및 제2 패스 트랜지스터(TN3, TN4)의 드레인은 각각 제1 및 제2 비트라인(BL, /BL)에 연결될 수 있다. 제1 및 제2 패스 트랜지스터(TN3, TN4)의 게이트는 워드 라인(WL)과 연결될 수 있다. 상기 트랜지스터들은 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자로 이루어질 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 저장 장치를 나타낸 블록도이다.
도 19는 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다. 컨트롤러(1010) 또는 메모리(1020-1, 1020-2, 1020-3)는, 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자를 포함할 수 있다. 도 19에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 20은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 기기를 나타낸 블록도이다.
도 20을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다. 입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다. 출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다. 메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다. 프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자를 포함할 수 있다.
도 21은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 시스템을 보여주는 개략도이다.
도 21은 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다. 제어기(3100) 또는 메모리(3300) 중 적어도 하나는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판
105, 205: 제1, 제2 활성 핀
110, 210: 제1, 제2 임베디드 소스/드레인
132, 232: 제1, 제2 희생 게이트 절연층
135, 235: 제1, 제2 희생 게이트
140, 240: 제1, 제2 게이트 구조물
142, 242: 제1, 제2 게이트 절연층
145, 245: 제1, 제2 하부 게이트 전극
147, 247: 제1, 제2 상부 게이트 전극
150a: 제1 측벽 스페이서
154: 절연층
250a, 254a: 제2, 제3 측벽 스페이서
158, 258: 식각 정지층
162, 262: 층간 절연층

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 제1 간격으로 배치된 제1 게이트 구조물들;
    상기 제2 영역에 제2 간격으로 배치된 제2 게이트 구조물들;
    상기 제1 게이트 구조물들 각각의 측벽에 직접 배치된 제1 스페이서;
    상기 제1 스페이서의 외측벽 상에 직접 배치된 절연층;
    상기 제2 게이트 구조물들 각각의 측벽에 직접 배치된 제2 스페이서; 및
    상기 제2 스페이서의 외측벽 상에 직접 배치된 제3 스페이서; 를 포함하고,
    상기 제1 게이트 구조물의 일 측벽에서의 상기 제1 스페이서의 제1 두께와 상기 절연층의 제2 두께의 합은 상기 제2 게이트 구조물의 일 측벽에서의 상기 제2 스페이서의 제3 두께와 상기 제3 스페이서의 제4 두께의 합과 동일하고,
    상기 제1 스페이서는 상기 제1 게이트 구조물의 측벽의 하부로부터 멀어지는 제1 방향으로 절곡된 제1 부분을 포함하고,
    상기 절연층은 상기 제1 스페이서의 상기 제1 부분의 단부보다 상기 제1 방향에서 더 연장되는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 스페이서의 상기 제1 두께는 상기 제2 스페이서의 상기 제3 두께와 동일하고, 상기 절연층의 상기 제2 두께는 제3 스페이서의 상기 제4 두께와 동일한 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 간격 및 상기 제2 간격은 동일하며,
    한 쌍의 이웃한 상기 제1 게이트 구조물들의 마주하는 측벽들 상의 상기 절연층 사이의 간격은 한 쌍의 이웃한 상기 제2 게이트 구조물들의 측벽들 상의 상기 제3 스페이서 사이의 간격과 동일한 반도체 소자.
  4. 제3 항에 있어서,
    상기 절연층 및 상기 제3 스페이서의 측벽들 상에 배치된 식각 정지층을 더 포함하고,
    한 쌍의 이웃한 상기 제1 게이트 구조물들의 마주하는 측벽들 상의 상기 식각 정지층 사이의 간격은 한 쌍의 이웃한 상기 제2 게이트 구조물들의 마주하는 측벽들 상의 상기 식각 정지층 사이의 간격과 동일한 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 영역에서 상기 제1 게이트 구조물들과 교차하여 상기 제1 방향으로 연장되는 적어도 하나의 제1 활성 핀을 더 포함하고,
    상기 제1 스페이서는 L자 형태의 단면을 갖는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제1 스페이서는 상기 기판의 상면에 대해 평행한 부분 및 수직한 부분을 갖고,
    상기 제1 스페이서의 평행한 부분의 상기 제1 방향에서의 길이는 상기 제1 두께 및 상기 제2 두께의 합과 동일한 반도체 소자.
  7. 제6 항에 있어서,
    상기 제1 스페이서의 수직한 부분의 길이는 상기 제1 두께 및 상기 제2 두께의 합보다 큰 반도체 소자.
  8. 제1 항에 있어서,
    상기 제1 게이트 구조물들의 양 측에 배치되는 제1 임베디드 소스/드레인들을 더 포함하고,
    상기 절연층은 상기 제1 임베디드 소스/드레인의 상면을 덮는 반도체 소자.
  9. 제5 항에 있어서,
    상기 제2 영역에서 상기 제2 게이트 구조물들과 교차하여 상기 제1 방향으로 연장되는 적어도 하나의 제2 활성 핀을 더 포함하고,
    상기 제2 스페이서는 L자 형태의 단면을 갖는 반도체 소자.
  10. 제9 항에 있어서,
    상기 제2 스페이서는 상기 기판의 상면에 대해 평행한 부분 및 수직한 부분을 갖고,
    상기 제2 스페이서의 평행한 부분의 상기 제1 방향에서의 길이는 상기 제3 두께 및 상기 제4 두께의 합보다 큰 반도체 소자.
  11. 제9 항에 있어서,
    상기 제3 스페이서는 L자 형태의 단면을 갖는 반도체 소자.
  12. 제1 영역에 제1 활성 핀들을 포함하고, 제2 영역에 제2 활성 핀들을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에서 상기 제1 활성 핀과 교차하며 제1 간격으로 배치되는 제1 게이트 구조물들;
    상기 제1 게이트 구조물들의 양 측에 배치되는 제1 임베디드 소스/드레인들;
    상기 제1 게이트 구조물들 각각의 양 측벽에 배치되고, L자 형태의 단면을 갖는 제1 스페이서들;
    상기 제1 영역의 상기 기판 상에서 상기 제1 스페이서들의 외측벽들 및 상기 제1 임베디드 소스/드레인들의 상면들 상에 배치된 절연층;
    상기 제2 영역의 상기 기판 상에서 상기 제2 활성 핀과 교차하며 제2 간격으로 배치되는 제2 게이트 구조물들;
    상기 제2 게이트 구조물들의 양 측에 배치되는 제2 임베디드 소스/드레인들;
    상기 제2 게이트 구조물들의 측벽에 배치되고, L자 형태의 단면을 갖는 제2 스페이서들; 및
    상기 제2 스페이서들의 외측벽들 상에 배치되고, L자 형태의 단면을 갖는 제3 스페이서들;을 포함하는 반도체 소자.
  13. 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 연장되는 상면을 갖는 기판;
    상기 기판의 제1 영역에서 상기 제1 방향으로 연장되는 제1 활성 핀;
    상기 제1 영역의 상기 기판 상에서 상기 제1 활성 핀과 교차하는 제1 게이트 구조물;
    상기 제1 게이트 구조물의 제1 측벽 상의 제1 임베디드 소스/드레인;
    상기 제1 게이트 구조물의 대향하는 각 측벽들 상에 직접 배치된 내측벽들을 포함하는 한 쌍의 제1 스페이서들 - 각각의 제1 스페이서들은 상기 제1 방향으로 연장되는 제1 부분 및 상기 제1 및 제2 방향에 수직한 제3 방향으로 연장되는 제2 부분을 포함함 -;
    상기 제1 영역의 상기 기판 상에서 각각의 상기 제1 스페이서들의 외측벽들 상에 직접 배치되고 상기 제1 스페이서들의 물질과 다른 물질을 포함하는 절연층;
    상기 기판의 제2 영역에서 상기 제1 방향으로 연장되는 제2 활성 핀;
    상기 제2 영역의 상기 기판 상에서 상기 제2 활성 핀과 교차하는 제2 게이트 구조물;
    상기 제2 게이트 구조물의 제1 측벽 상의 제2 임베디드 소스/드레인;
    상기 제2 게이트 구조물의 대향하는 각 측벽들 상에 직접 배치된 내측벽들을 포함하는 한 쌍의 제2 스페이서들 - 각각의 제2 스페이서들은 상기 제1 방향으로 연장되는 제3 부분 및 상기 제3 방향으로 연장되는 제4 부분을 포함함 -;
    각각의 상기 제2 스페이서들의 외측벽들 상에 직접 배치되고 상기 제2 스페이서들의 물질과 다른 물질을 포함하는 한 쌍의 제3 스페이서들; 및
    식각 정지층;을 포함하고,
    상기 절연층은 상기 제1 임베디드 소스/드레인의 상면을 따라 연장되고, 상기 제3 스페이서는 상기 제2 임베디드 소스/드레인의 상면을 따라 연장되지 않고,
    상기 식각 정지층은 상기 제2 임베디드 소스/드레인의 상면과 직접 접촉하고, 상기 제1 임베디드 소스/드레인의 상면 상의 상기 절연층의 일부와 직접 접촉하는 반도체 소자.
  14. 기판의 제1 영역에 제1 활성 핀들 및 제1 희생 게이트 구조물들 형성하는 단계;
    상기 기판의 제2 영역에 제2 활성 핀들 및 제2 희생 게이트 구조물들을 형성하는 단계;
    상기 제1 희생 게이트 구조물들의 양 측벽들에 제1 스페이서 및 제1 희생 스페이서를 각각 포함하는 제1 예비 스페이서들을 형성하는 단계;
    상기 제1 희생 게이트 구조물들의 양 측에 상기 제1 예비 스페이서들을 이용하여 상기 제1 활성 핀들의 일부분을 식각하여 제1 리세스들을 형성하는 단계;
    상기 제1 희생 스페이서들을 제거하는 단계;
    상기 제1 리세스들 내에 에피택셜층들을 성장시켜 제1 임베디드 소스/드레인들을 형성하는 단계;
    상기 제2 희생 게이트 구조물들의 양 측벽들에 제2 스페이서, 제3 스페이서와 제2 희생 스페이서를 각각 포함하는 제2 예비 스페이서들을 형성하는 단계;
    상기 제2 희생 게이트 구조물들의 양 측에 상기 제2 스페이서들을 이용하여 상기 제2 활성 핀들의 일부분을 식각하여 제2 리세스들을 형성하는 단계;
    상기 제2 희생 스페이서들을 제거하는 단계; 및
    상기 제2 리세스들 내에 에피택셜층들을 성장시켜 제2 임베디드 소스/드레인들을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  15. 제14 항에 있어서,
    제1 예비 스페이서들을 형성하는 단계는,
    상기 제1 및 제2 희생 게이트 구조물들 상의 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 배치되고, 상기 제1 절연층과 식각 선택비를 갖는 제2 절연층을 형성하는 단계;
    상기 제2 절연층을 에치백하여 상기 제1 희생 스페이서들을 형성하는 단계; 및
    상기 제1 절연층을 에치백하여 상기 제1 스페이서들을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  16. 제14 항에 있어서,
    상기 제1 예비 스페이서들을 형성하는 단계에서, 상기 제1 스페이서들은 L자의 형태로 형성되는 반도체 소자의 제조 방법.
  17. 제14 항에 있어서,
    상기 제1 희생 스페이서들을 제거하는 단계는 희석된 HF 용액 또는 BOE 용액을 이용한 습식 식각 공정, 암모니아(NH3) 및 삼불화질소(NF3) 가스 등을 이용한 건식 식각 공정 또는 이들의 조합을 포함하는 반도체 소자의 제조 방법.
  18. 제14 항에 있어서,
    제2 예비 스페이서들을 형성하는 단계는,
    상기 기판 상에 제3 절연층을 형성하는 단계;
    상기 제3 절연층 상에 배치되고, 상기 제3 절연층과 식각 선택비를 갖는 제4 절연층을 형성하는 단계;
    상기 제4 절연층을 에치백하여 상기 제2 희생 스페이서들을 형성하는 단계; 및
    상기 제3 절연층 및 제1 절연층을 에치백하여 상기 제2 스페이서들을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  19. 제14 항에 있어서,
    상기 제2 예비 스페이서들을 형성하는 단계에서, 상기 제2 및 제3 스페이서들의 각각은 L자의 형태로 형성되는 반도체 소자의 제조 방법.
  20. 제14 항에 있어서,
    상기 제2 희생 스페이서들을 제거하는 단계는 희석된 HF 용액 또는 BOE 용액을 이용한 습식 식각 공정, 암모니아(NH3) 및 삼불화질소(NF3) 가스 등을 이용한 건식 식각 공정 또는 이들의 조합을 포함하는 반도체 소자의 제조 방법.
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