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DE102020110754B4 - Verfahren zur herstellung einer halbleitervorrichtung - Google Patents

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DE102020110754B4
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Chun-Han Chen
Chen-Ming Lee
Fu-Kai Yang
Mei-Yun Wang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Verfahren umfassend:Ätzen einer ersten Kontaktöffnung (94, 94A, 94B) durch eine oder mehrere ILD-Schichten (74, 92) über einer ersten epitaktischen Source/Drain-Region (70, 70A, 70B);Abscheiden eines ersten Opferabstandhalters (100, 100A, 100B) entlang erster Seitenwände der ILD-Schichten (74, 92) in der ersten Kontaktöffnung (94, 94A, 94B);Abscheiden eines ersten Kontaktabstandhalters (104) entlang einer Seitenwand des ersten Opferabstandhalters (100, 100A, 100B) in der ersten Kontaktöffnung (94, 94A, 94B);Bilden eines ersten Source/Drain-Kontakts (106, 106A, 106B) entlang einer Seitenwand des ersten Kontaktabstandhalters (104) in der ersten Kontaktöffnung (94, 94A, 94B), wobei der erste Source/Drain-Kontakt (106, 106A, 106B) mit der ersten epitaktischen Source/Drain-Region (70, 70A, 70B) verbunden ist;nach dem Abscheiden des ersten Source/Drain-Kontakts (106, 106A, 106B), Entfernen eines Abschnitts des ersten Opferabstandhalters (100, 100A, 100B), um einen ersten Hohlraum (110, 110A, 110B) zwischen der Seitenwand des ersten Kontaktabstandhalters (104) und den ersten Seitenwänden der ILD-Schichten (74, 92) zu bilden; Abscheiden einer ersten Dielektrikumschicht (120) über den ILD Schichten (74, 92) und in einem oberen Abschnitt des ersten Hohlraums (110, 110A, 110B); und nach dem Abscheiden der ersten Dielektrikumschicht (120), Erweitern von mindestens einer der ILD-Schichten (74, 92) zum Verkleinern des Hohlraums (110, 110A, 110B), wobei das Erweitern das Implantieren einer Verunreinigung in mindestens eine der ILD-Schichten (74, 92) umfasst.

Description

  • TECHNISCHER HINTERGRUND
  • Halbleitervorrichtungen kommen in verschiedenen elektronischer Anwendungen zum Einsatz, wie etwa beispielsweise in persönlichen Computern, Handys, Digitalkameras und anderer elektronischer Ausrüstung. Halbleitervorrichtungen werden üblicherweise durch sequenzielle Abscheidung von Isolier- oder Dielektrikumschichten, leitfähigen Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat und Strukturierung der verschiedenen Materialschichten unter Verwendung von Lithographie zum Bilden von Schaltungskomponenten und Elementen darauf hergestellt.
  • Die Halbleiterindustrie verbessert fortlaufend die Integrationsdichte verschiedener elektronischer Komponenten (z. B. von Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch ständige Verringerungen der Mindestmerkmalgröße, sodass mehr Komponenten in einen bestimmten Bereich integriert werden können. Während jedoch die minimalen Merkmalsgrößen verringert werden, treten weitere Probleme auf, die behandelt werden sollten.
  • Die Veröffentlichungsschrift CN 110 098 175 A offenbart ein Halbleiterbauteil mit Luftabstandhaltern und ein entsprechendes Herstellungsverfahren. Dabei kann ein Opferabstandhalter und ein Isolationsabstandhalter über Seitenwänden eines Gates gebildet werden. Nach dem Herstellen eines Source/Drain-Kontakts können die Opferabstandhalter entfernt werden, um Luftabstandhalter zu bilden.
  • Die Veröffentlichungsschrift US 2008 / 0 265 330 A1 offenbart ein Verfahren zum Verbessern der Performance von Transistoren. Mithilfe von spezifisch angepassten Kontaktbreiten soll der Vorteil eines niedrigen Kontaktwiderstands bei größerer Kontaktbreite mit anderen Effekten, wie höheren mechanischen Spannungen und höherer Streukapazität, ausbalanciert werden. Beispielsweise kann ein Drain-Kontakt eine andere Breite haben als ein Source-Kontakt.
  • Die Veröffentlichungsschrift US 2020 / 0 105 867 A1 offenbart ein Verfahren zum Herstellen eines integrierten Schaltkreises. Das Verfahren umfasst das Bilden und Entfernen eines Dummy-Merkmals, um einen Hohlraum an einem Kontakt-stecker auf ein Source-/Drain-Merkmal zu bilden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 illustriert ein Beispiel eines FinFET in einer dreidimensionalen Ansicht nach einigen Ausführungsformen.
    • 2 und 3 sind dreidimensionale Ansichten von Zwischenstufen bei der Herstellung von FinFETs nach einigen Ausführungsformen.
    • 4A bis 18D sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs nach einigen Ausführungsformen.
    • 19A bis 20B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs nach einigen anderen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Ein verbessertes Herstellungsverfahren und eine verbesserte Halbleiterstruktur, welche die oben genannten Probleme adressieren, werden durch die Ansprüche 1 und 11 bereitgestellt. Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise Das Bilden eines ersten Merkmals oder eines zweiten Merkmals kann in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal ausgebildet werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Weiterhin kann die vorliegende Offenbarung Referenzziffern und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den FIG. illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den FIG. dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Nach einigen Ausführungsformen sind Kontakte mit Source-/Drain-Regionen unterschiedlicher Breite gebildet. Öffnungen für die Source/Drain-Kontakte sind gebildet und Opferabstandhalter sind in den Öffnungen gebildet. Die Opferabstandhalter sind durch einen Abscheidungsprozess gebildet, der eine geringe Einheitlichkeit aufweist, und so, dass die Opferabstandhalter die Variation der Breiten der Source/Drain-Kontaktöffnungen verringern. Nach dem Bilden der Source/Drain-Kontakte werden die Opferabstandhalter entfernt, um Hohlräume zu bilden, die die Source/Drain-Kontakte umgeben.
  • 1 illustriert ein Beispiel von vereinfachten Fin-Field-Effect-Transistoren (FinFETs) in einer dreidimensionalen Ansicht nach einigen Ausführungsformen. Einige andere Merkmale der FinFETs (nachfolgend besprochen) werden zur Klarheit der Illustration ausgelassen. Die illustrierten FinFETs können elektrisch in einer Weise verbunden oder gekoppelt sein, um beispielsweise als ein Transistor oder mehrere Transistoren, wie etwa zwei Transistoren, zu arbeiten.
  • Die FinFETs umfassen Finnen 52, die sich von einem Substrat 50 erstrecken. Shallow-Trench-Isolation-Regionen (STI-Regionen) 56 sind über dem Substrat 50 angeordnet und die Finnen 52 springen über und zwischen benachbarten STI-Regionen 56 vor. Auch wenn die STI-Regionen 56 als von dem Substrat 50 getrennt beschrieben/illustriert sind, kann der Begriff „Substrat“, wie hierin verwendet, verwendet werden, um nur das Halbleitersubstrat oder ein Halbleitersubstrat mit Isolierregionen zu bezeichnen. Weiterhin sind zwar die Finnen 52 als ein einziges, fortlaufendes Material als Substrat 50 illustriert, die Finnen 52 und/oder das Substrat 50 können jedoch ein einzelnes Material oder mehrere Materialien umfassen. In diesem Zusammenhang beziehen sich die Finnen 52 auf die Abschnitte, die sich zwischen den benachbarten STI-Regionen 56 erstrecken.
  • Gatedielektrika 82 befinden sich entlang von Seitenwänden und über oberen Flächen der Finnen 52, und Gateelektroden 84 befinden sich über den Gatedielektrika 82. Source-/Drain-Regionen 70 befinden sich an gegenüberliegenden Seiten der Finnen 52 bezüglich der Gatedielektrika 82 und Gateelektroden 84. Gateabstandhalter 66 trennen die Source-/Drain-Regionen 70 von den Gatedielektrika 82 und Gateelektroden 84. Eine oder mehrere Zwischenschichtdielektrikumschicht(en) (ILD-Schichten) (nicht dargestellt, nachfolgend erklärt) sind über den Source-/Drain-Regionen 70 und Gateelektroden 84 angeordnet und Kontakte (nicht dargestellt, nachfolgend erklärt) zu den Source-/Drain-Regionen 70 und Gateelektroden 84 sind durch die ILD-Schicht(en) gebildet. In Ausführungsformen, in denen mehrere Transistoren gebildet werden, können die Source-/Drain-Regionen 70 zwischen verschiedenen Transistoren geteilt werden. In Ausführungsformen, in denen ein Transistor aus mehreren Finnen 52 gebildet ist, können benachbarte Source-/Drain-Regionen 70 elektrisch verbunden sein, wie etwa durch Verbinden der Source-/Drain-Regionen 70 durch epitaktisches Wachstum oder durch Koppeln der Source-/Drain-Regionen 70 mit einem gemeinsamen Source-/Drain-Kontakt.
  • 1 illustriert ferner mehrere Referenzquerschnitte. Der Querschnitt A-A verläuft entlang einer Längsachse einer Finne 52 und in einer Richtung von, beispielsweise, einem Stromfluss zwischen den Source-/Drain-Regionen 70 der FinFETs. Der Querschnitt B-B verläuft rechtwinklig zum Querschnitt A-A und erstreckt sich durch die Source-/Drain-Regionen 70 der FinFETs. Aufeinander folgende FIG. beziehen sich um der Klarheit Willen auf diese Referenzquerschnitte.
  • 2 2 und 3 sind dreidimensionale Ansichten von Zwischenstufen bei der Herstellung von FinFETs nach einigen Ausführungsformen. Ein Substrat 50 wird verarbeitet, um die FinFETs zu bilden. Das Substrat 50 kann ein Halbleitersubstrat sein, wie etwa ein Bulkhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das dotiert (z. B. mit einem p- oder n-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie etwa ein Siliziumwafer. Allgemein ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolierschicht gebildet ist. Die Isolierschicht kann beispielsweise eine Buried-Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird an einem Substrat bereitgestellt, üblicherweise an Silizium oder einem Glassubstrat. Andere Substrate, wie etwa ein mehrlagiges oder Gefällesubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbundhalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen daraus umfassen.
  • Das Substrat 50 weist eine Region 50N und eine Region 50P auf. Die Region 50N kann dem Bilden von n-Vorrichtungen, wie etwa NMOS-Transistoren dienen, z. B. n-FinFETs. Die Region 50P kann dem Bilden von 50P Vorrichtungen, wie etwa PMOS-Transistoren dienen, z. B. p-FinFETs. Die Region 50N kann physisch von der Region 50P getrennt sein, und jede beliebige Anzahl von Vorrichtungsmerkmalen (z. B. andere aktive Vorrichtungen, dotierte Regionen, Isolierstrukturen usw.) kann zwischen der Region 50N und der Region 50P angeordnet sein.
  • In 2 sind Finnen 52 gebildet, die sich von dem Substrat 50 aus erstrecken. Die Finnen 52 sind Halbleiterstreifen. In einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 gebildet werden. Das Ätzen kann jeder akzeptable Ätzprozess ein, wie etwa ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination daraus. Das Ätzen kann anisotrop sein.
  • Die Finnen können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Abstände aufweisen, die kleiner sind, als sonst unter Verwendung eines einzelnen direkten Photolithographieprozesses möglich wäre. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandhalter werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann verwendet werden, um die Finnen zu strukturieren.
  • STI-Regionen 56 sind über dem Substrat 50 und zwischen benachbarten Finnen 52 gebildet. Als ein Beispiel für das Bilden der STI-Regionen 56 ist ein Isoliermaterial über der Zwischenstruktur gebildet. Das Isoliermaterial kann ein Oxid sein, wie etwa Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination daraus, und kann durch chemische Gasphasenabscheidung mit hochdichtem Plasma (HDP-CVD), eine fließfähige chemische Gasphasenabscheidung (FCVD) (z. B. eine Materialabscheidung, die auf einer chemische Gasphasenabscheidung (CVD) in einem externen Plasmasystem basiert und Nachhärten, um die Umwandlung in ein anderes Material, wie etwa ein Oxid, auszulösen), dergleichen oder eine Kombination daraus gebildet werden. Andere Isoliermaterialien, die durch einen akzeptablen Prozess gebildet werden, können verwendet werden. In der illustrierten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet ist. Ein Temperprozess kann durchgeführt werden, wenn das Isoliermaterial ausgebildet ist. In einer Ausführungsform wird das Isoliermaterial so gebildet, dass überschüssiges Isoliermaterial die Finnen 52 abdeckt. Einige Ausführungsformen können mehrere Schichten verwenden. Beispielsweise kann in einigen Ausführungsformen eine Auskleidung (nicht getrennt dargestellt) erst entlang einer Fläche des Substrats 50 und der Finnen 52 gebildet werden. Danach kann ein Füllmaterial, wie etwa das oben besprochene, über der Auskleidung gebildet werden. Ein Entfernungsprozess wird auf das Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Finnen 52 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Politur (CMP), ein Rückätzprozess, Kombinationen daraus oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Finnen 52 offen, sodass die oberen Flächen der Finnen 52 und das Isoliermaterial nach Abschluss des Planarisierungsprozesses vollständig planar sind. Das Isoliermaterial wird dann ausgeschnitten, wobei verbleibende Abschnitte des Isoliermaterials die STI-Regionen 56 bilden. Das Isoliermaterial wird so ausgeschnitten, dass die oberen Abschnitte der Finnen 52 in der Region 50N und in der Region 50P zwischen benachbarten STI-Regionen 56 vorspringen. Nach dem Ausschneiden erstrecken sich offenliegende Abschnitte der Finnen 52 über obere Flächen der STI-Regionen 56. Die offenliegenden Abschnitte der Finnen 52 umfassen die künftigen Kanalregionen der entstehenden FinFETs.
  • Ferner können die oberen Flächen der STI-Regionen 56 eine flache Fläche wie illustriert, eine konvexe Fläche, eine konkave Fläche (wie etwa Dishing) oder eine Kombination daraus aufweisen. Die oberen Flächen der STI-Regionen 56 können mit geeignetem Ätzen flach, konvex und/oder konkav gebildet sein. Die STI-Regionen 56 können unter Verwendung eines akzeptablen Ätzprozesses ausgeschnitten werden, wie etwa einem, der selektiv für das Material des Isoliermaterials ist (z. B. das Material des Isoliermaterials schneller als das Material der Finnen 52 ätzt). Beispielsweise kann eine chemische Oxidentfernung mit einem geeigneten Ätzprozess, etwa unter Verwendung von verdünnter Flusssäure (dHF) angewendet werden.
  • Der oben beschriebene Prozess ist nur ein Beispiel davon, wie die Finnen 52 gebildet werden können. In einigen Ausführungsformen können die Finnen durch einen epitaktischen Wachstumsprozess gebildet werden. Beispielsweise kann eine Dielektrikumschicht über einer oberen Fläche des Substrats 50 gebildet werden und Gräben können durch die Dielektrikumschicht geätzt werden, um das darunterliegende Substrat 50 offenzulegen. Homoepitaktische Strukturen können epitaktisch in den Gräben aufgebaut werden und die Dielektrikumschicht kann so ausgeschnitten werden, dass die homoepitaktischen Strukturen von der Dielektrikumschicht vorspringen, um Finnen zu bilden. Weiterhin können in einigen Ausführungsformen heteroepitaktische Strukturen für die Finnen 52 verwendet werden. Beispielsweise können die Finnen 52 nach dem Planarisieren des Isoliermaterials der STI-Regionen 56 mit den Finnen 52 ausgeschnitten sein und ein Material, das sich von den Finnen 52 unterscheidet, kann epitaktisch über den ausgeschnittenen Finnen 52 aufgebaut sein. In solchen Ausführungsformen umfassen die Finnen 52 das ausgeschnittene Material sowie das epitaktisch aufgebaute Material, das über dem ausgeschnittenen Material angeordnet ist. In einer noch weiteren Ausführungsform kann eine Dielektrikumschicht über einer oberen Fläche des Substrats 50 gebildet werden, und Gräben können durch die Dielektrikumschicht geätzt werden. Heteroepitaktische Strukturen können dann unter Verwendung eines Materials, das sich von dem Substrat 50 unterscheidet, epitaktisch in den Gräben aufgebaut werden und die Dielektrikumschicht kann so ausgeschnitten werden, dass die heteroepitaktischen Strukturen von der Dielektrikumschicht vorspringen, um die Finnen 52 zu bilden. In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch aufgebaut werden, können die epitaktisch aufgebauten Materialien während des Aufbaus vor Ort dotiert werden, was vorherige und nachfolgende Implantierungen vermeiden kann, auch, wenn Vor-Ort- und Implantierungsdotierung gemeinsam verwendet werden können.
  • Noch weiter kann es von Vorteil sein, ein Material in Region 50N (z. B. einer NMOS-Region) epitaktisch aufzubauen, das sich von dem Material in Region 50P (z. B. einer PMOS-Region) unterscheidet. In verschiedenen Ausführungsformen können obere Abschnitte der Finnen 52 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen gebildet werden. Beispielsweise umfassen die verfügbaren Materialien zum Bilden des III-V-Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, sind aber nicht darauf beschränkt.
  • Ferner können geeignete Wells (nicht dargestellt) in den Finnen 52 und/oder dem Substrat 50 gebildet werden. In einigen Ausführungsformen kann ein P-Well in der Region 50N gebildet sein und ein N-Well kann in der Region 50P gebildet sein. In einigen Ausführungsformen sind ein P-Well oder ein N-Well in der Region 50N und der Region 50P gebildet.
  • In den Ausführungsformen mit verschiedenen Welltypen können die verschiedenen Implantierungsschritte für die Region 50N und die Region 50P unter Verwendung eines Photoresist oder anderer Masken erreicht werden (nicht dargestellt). Beispielsweise kann ein Photoresist über den Finnen 52 und den STI-Regionen 56 in der Region 50N gebildet werden. Der Photoresist wird strukturiert, um die Region 50P des Substrats 50 offenzulegen, wie etwa eine PMOS-Region. Der Photoresist kann durch Verwenden einer Spin-On-Technik gebildet werden und kann unter Verwendung akzeptabler Photolithographietechniken gebildet werden. Wenn der Photoresist strukturiert ist, erfolgt eine n-Verunreinigungsimplantierung in der Region 50P, und der Photoresist kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in die Region 50N, wie etwa eine NMOS-Region, implantiert werden. Die n-Verunreinigungen können Phosphor, Arsen, Antimon oder dergleichen sein, die in die Region mit einer Konzentration gleich oder weniger als 1018 cm-3, wie etwa von ca. 1017 cm-3 bis ca. 1018 cm-3, implantiert werden. Nach der Implantierung wird der Photoresist entfernt, wie etwa durch einen akzeptablen Veraschungsprozess.
  • Nach der Implantierung der Region 50P wird ein Photoresist über den Finnen 52 und den STI-Regionen 56 in der Region 50P gebildet. Der Photoresist wird strukturiert, um die Region 50N des Substrats 50 offenzulegen, wie etwa die NMOS-Region. Der Photoresist kann durch Verwenden einer Spin-On-Technik gebildet werden und kann unter Verwendung akzeptabler Photolithographietechniken gebildet werden. Wenn der Photoresist strukturiert ist, kann eine p-Verunreinigungsimplantierung in der Region 50N ausgeführt werden und der Photoresist kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in die Region 50P, wie etwa der PMOS-Region, implantiert werden. p-Verunreinigungen können Bor, BF2, Indium oder dergleichen sein, die in die Region mit einer Konzentration gleich oder weniger als 1018 cm-3, wie etwa von ca. 1017 cm-3 bis ca. 1018 cm-3, implantiert werden. Nach der Implantierung kann der Photoresist entfernt werden, wie etwa durch einen akzeptablen Veraschungsprozess.
  • Nach den Implantierungen der Region 50N und der Region 50P kann ein Tempern ausgeführt werden, um die p- und/oder n-Verunreinigungen zu aktivieren, die implantiert wurden. In einigen Ausführungsformen können die aufgebauten Materialien oder epitaktischen Finnen vor Ort beim Wachstum dotiert werden, was die Implantierungsdotierung beseitigen kann, wobei jedoch Vor-Ort- und Implantierungsdotierung gleichzeitig verwendet werden können.
  • In 3 werden Dummygatedielektrika 60 über den Finnen 52 gebildet, und Dummygateelektroden 62 werden über den Dummygatedielektrika 60 gebildet. Die Dummygatedielektrika 60 und Dummygateelektroden 62 können zusammen als die Dummygatestapel bezeichnet werden. Die Dummygatestapel erstrecken sich entlang von Seitenwänden und oberen Flächen der Finnen 52.
  • Als ein Beispiel des Bildens der Dummygatedielektrika 60 und Dummygateelektroden 62 ist eine Dummydielektrikumschicht an den Finnen 52 gebildet. Die Dummydielektrikumschicht kann beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination daraus oder dergleichen sein und kann nach akzeptablen Techniken abgeschieden oder thermal aufgebaut sein. Eine Dummygateschicht wird über der Dummydielektrikumschicht gebildet und eine Maskenschicht wird über der Dummygateschicht gebildet. Die Dummygateschicht kann über der Dummydielektrikumschicht abgeschieden und dann planarisiert werden, wie etwa durch CMP. Die Maskenschicht kann über der Dummygateschicht abgeschieden werden. Die Dummygateschicht kann ein leitfähiges oder nichtleitfähiges Material sein, wie etwa amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide, Metalle oder dergleichen. Die Dummygateschicht kann durch physische Gasphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere Techniken abgeschieden werden, die auf dem Fachgebiet verwendet werden, um leitfähige Materialien abzuscheiden. Die Dummygateschicht kann aus anderen Materialien hergestellt sein, die eine hohe Ätzselektivität von dem Ätzen der STI-Regionen 56 aufweisen. Die Maskenschicht kann beispielsweise Siliziumnitrid, Siliziumoxyntirid oder dergleichen umfassen. In diesem Beispiel werden eine einzelne Dummygateschicht und eine einzelne Maskenschicht über der Region 50N und der Region 50P gebildet. In einigen Ausführungsformen kann die Dummydielektrikumschicht so abgeschieden werden, dass die Dummydielektrikumschicht die STI-Regionen 56 abdeckt, die sich zwischen der Dummygateschicht und den STI-Regionen 56 erstrecken. Die Maskenschicht wird dann unter Verwendung akzeptabler Photolithographie- und Ätztechniken strukturiert, um Masken 64 zu bilden. Die Struktur der Masken 64 wird dann mit einer akzeptablen Ätztechnik an die Dummygateschicht übertragen, um Dummygateelektroden 62 zu bilden. Die Struktur der Masken 64 wird ferner an die Dummydielektrikumschicht übertragen, um Dummygatedielektrika 60 zu bilden. Die Dummygateelektroden 62 decken jeweilige Kanalregionen 58 (siehe 4A und 4B) der Finnen 52 ab. Die Dummygateelektroden 62 können auch eine Längsrichtung aufweisen, die im Wesentlich rechtwinklig (innerhalb der Prozessgrenzen) zur Längsrichtung jeweiliger Finnen 52 ist.
  • Einige hierin besprochene Ausführungsformen werden im Zusammenhang mit FinFETs besprochen, die unter Verwendung eines Gate-zuletzt-Prozesses. In anderen Ausführungsformen kann ein Gate-zuerst-Prozess verwendet werden. Außerdem betrachten einige Ausführungsformen Aspekte, die in planaren Vorrichtungen verwendet werden, wie etwa in planaren FETs.
  • 4A bis 18D sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs nach einigen Ausführungsformen. Die 4A, 4B, 5A, 5B, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 16C, 16D, 16E, 16F, 17A, 17B, 18A, 18B, 18C und 18D sind Querschnittsansichten, die entlang des Referenzquerschnitts A-A in 1 illustriert sind, wobei jedoch nur eine Source/Drain-Region 70 gezeigt ist. Die 4C und 4D sind Querschnittsansichten, die entlang des Referenzquerschnitts B-B in 1 illustriert sind, wobei jedoch nur zwei Finnen 52 gezeigt sind.
  • Die 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 16C, 16E, 17A, 18A und 18C illustrieren eine erste Region 50A einer oder mehrerer Finnen 52. Die 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 16D, 16F 17B, 18B und 18D illustrieren eine zweite Region 50B einer oder mehrerer Finnen 52. Die Regionen 50A und 50B werden gleichzeitig verarbeitet und gemeinsam erklärt. In jeder der Regionen 50A und 50B ist eine einzelne Finne 52 illustriert, aber es sollte erkannt werden, dass jede der Regionen 50A und 50B Finnen 52 aus beiden Regionen 50N und 50P des Substrats 50 umfassen kann, z. B. können die erste Region 50A und die zweite Region 50B jeweils n-Vorrichtungen und p-Vorrichtungen umfassen.
  • In den 4A und 4B sind Gateabstandhalter 66 auf offenliegenden Flächen der Dummygateelektroden 62, der Masken 64 und/oder der Finnen 52 gebildet. Die Gateabstandhalter 66 können durch konforme Abscheidung einer oder mehrerer Schichten von Isoliermaterial und nachfolgendes Ätzen des Isoliermaterials gebildet werden. Das Isoliermaterial des Gateabstandhalters 66 kann Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxycarbonitrid, eine Kombination daraus oder dergleichen sein und kann durch einen konformen Abscheidungsprozess, wie etwa eine chemische Gasphasenabscheidung (CVD), plasmaverstärkte chemische Gasphasenabscheidung (PECVD), Atomlagenabscheidung (ALD) oder dergleichen gebildet sein. In einigen Ausführungsformen sind die Gateabstandhalter 66 aus einer oder mehreren Siliziumoxycarbonitridschicht(en) gebildet, wie etwa aus zwei Siliziumoxycarbonitridschichten. Nach dem Bilden kann das Isoliermaterial z. B. durch ein Nassätzen geätzt werden, um den Gateabstandhalter 66 zu bilden. Das Ätzen des Gateabstandhalters 66 kann anisotrop sein. Nach dem Ätzen kann der Gateabstandhalter 66 gebogene Seitenwände (wie illustriert) oder gerade Seitenwände (nicht illustriert) aufweisen.
  • Vor oder nach dem Bilden des Gateabstandhalters 66 können Implantationen für leicht dotierte Source-/Drain-Regionen (LDD-Regionen) 68 ausgeführt werden. In den Ausführungsformen mit verschiedenen Vorrichtungstypen können ähnlich wie die besprochenen Implantationen,, eine Maske, wie etwa ein Photoresist, über der Region 50N gebildet sei, während die Region 50P offengelegt wird, und Verunreinigungen eines geeigneten Typs (z. B. p) können in die offengelegten Finnen 52 in der Region 50P implantiert werden. Die Maske kann dann entfernt werden. Nachfolgend kann eine Maske, wie etwa ein Photoresist, über der Region 50P gebildet sei, während die Region 50N offengelegt wird, und Verunreinigungen eines geeigneten Typs (z. B. n) können in die offengelegten Finnen 52 in der Region 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können jede der zuvor besprochenen n-Verunreinigungen sein und die p-Verunreinigungen können jede der zuvor besprochenen p-Verunreinigungen sein. Die leicht dotierten Source-/Drain-Regionen können eine Konzentration von Verunreinigungen im Bereich von ca. 1015 cm-3 bis ca. 1016 cm-3 aufweisen. Tempern kann verwendet werden, um die implantierten Verunreinigungen zu aktivieren.
  • Epitaktische Source-/Drain-Regionen 70 werden in den Finnen 52 gebildet. Die epitaktischen Source-/Drain-Regionen 70 werden in den Finnen 52 gebildet, sodass jede Dummygateelektrode 62 zwischen jeweiligen benachbarten Paaren der epitaktischen Source-/Drain-Regionen 70 angeordnet ist. Die epitaktischen Source-/Drain-Regionen 70 erstrecken sich in die LDD-Regionen 68 und möglicherweise auch durch diese hindurch. In einigen Ausführungsformen werden Gateabstandhalter 66 verwendet, um die epitaktischen Source-/Drain-Regionen 70 von den Dummygateelektroden 62 um einen geeigneten lateralen Abstand zu trennen, sodass die epitaktischen Source-/Drain-Regionen 70 keinen Kurzschluss mit nachträglich gebildeten Gates der entstehenden FinFETs gebildet werden. Die epitaktischen Source-/Drain-Regionen 70 können gebildet werden, um eine Belastung auf die jeweiligen Kanalregionen 58 auszuüben, wodurch die Leistung verbessert wird.
  • Die epitaktischen Source-/Drain-Regionen 70 in der Region 50N, z. B. der NMOS-Region, können durch Maskieren der Region 50P, z. B. der PMOS Region, und Ätzen der Source-/Drain-Regionen der Finnen 52 in der Region 50N zum Bilden von Ausschnitten in den Finnen 52 gebildet werden. Dann werden die epitaktischen Source-/Drain-Regionen 70 in der Region 50N epitaktisch in den Ausschnitten aufgebaut. Die epitaktischen Source-/Drain-Regionen 70 können jedes akzeptable Material umfassen, das sich etwa für n-FinFETs eignet. Wenn beispielsweise die Finnen 52 in der Region 50N aus Silizium sind, können die epitaktischen Source-/Drain-Regionen 70 in der Region 50N Materialien umfassen, die eine Zugkraft in der Kanalregion 58 aufbringen, wie etwa Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source-/Drain-Regionen 70 in der Region 50N können Oberflächen aufweisen, die von jeweiligen Flächen der Finnen 52 erhöht sind und Facetten aufweisen können.
  • Die epitaktischen Source-/Drain-Regionen 70 in der Region 50P, z. B. der PMOS-Region, können durch Maskieren der Region 50N, z. B. der NMOS Region, und die Source-/Drain-Regionen der Finnen 52 in der Region 50P werden geätzt, um Ausschnitte in den Finnen 52 zu bilden. Dann werden die epitaktischen Source-/Drain-Regionen 70 in der Region 50P epitaktisch in den Ausschnitten aufgebaut. Die epitaktischen Source-/Drain-Regionen 70 können jedes akzeptable Material umfassen, das sich etwa für p-FinFETs eignet. Wenn beispielsweise die Finnen 52 in der Region 50P aus Silizium sind, können die epitaktischen Source-/Drain-Regionen 70 in der Region 50P Materialien umfassen, die eine Druckkraft in der Kanalregion 58 aufbringen, wie etwa Siliziumgermanium, bordotiertes Siliziumgermanium, Germanium, Germaniumzinn oder dergleichen. Die epitaktischen Source-/Drain-Regionen 70 in der Region 50P können auch Oberflächen aufweisen, die von jeweiligen Flächen der Finnen 52 erhöht sind und Facetten aufweisen können.
  • Die epitaktischen Source-/Drain-Regionen 70 und/oder die Finnen 52 können mit Dotiermitteln implantiert werden, um Source-/Drain-Regionen zu bilde, ähnlich wie der Prozess, der zuvor besprochen wurde, um leicht dotierte Source-/Drain-Regionen zu bilden, gefolgt von Tempern. Die Source-/Drain-Regionen können eine Verunreinigungenkonzentration von ca. 1011) cm-3 bis ca. 1021 cm-3 aufweisen. Die n- und/oder p-Verunreinigungen für Source-/Drain-Regionen können jede der zuvor besprochenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source-/Drain-Regionen 70 während des Wachstums vor Ort dotiert sein.
  • Aufgrund der Epitaxieprozesse, die verwendet werden, die epitaktischen Source-/Drain-Regionen 70 in der Region 50N und der Region 50P zu bilden, weisen obere Flächen der epitaktischen Source-/Drain-Regionen Facetten auf, die sich lateral auswärts über Seitenwände der Finnen 52 hinaus erstrecken. In einigen Ausführungsformen verursachen diese Facetten das Verschmelzen von aneinander angrenzenden Source-/Drain-Regionen 70 eines selben FinFET wie durch 4C illustriert. In anderen Ausführungsformen bleiben aneinander angrenzende epitaktische Source-/Drain-Regionen 70 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie in 4D illustriert. In den Ausführungsformen aus den 4C und 4D sind die Gateabstandhalter 66 so gebildet, dass sie einen Abschnitt der Seitenwände der Finnen 52 bedecken, die sich über die STI-Regionen 56 erstrecken und damit das epitaktische Wachstum blockieren. In einigen anderen Ausführungsformen kann das Ätzen, das verwendet wird, den Gateabstandhalter 66 zu bilden, angepasst werden, um das Abstandhaltermaterial zu entfernen, sodass die epitaktisch aufgebaute Region sich bis an die Oberfläche der STI-Regionen 56 erstrecken kann.
  • Die Dummygateelektroden 62 in den Regionen 50A und 50B weisen dieselben Breiten auf und erzeugen damit Kanalregionen 58 derselben Längen in den Regionen 50A und 50B. Beispielsweise können die Dummygateelektroden 62 in den Regionen 50A und 50B Breiten W1 im Bereich von ca. 18 nm bis ca. 22 nm aufweisen, wenn die Regionen 50A und 50B Kernlogikregionen sind, und können Breiten W1 im Bereich von ca. 25 nm bis ca. 150 nm aufweisen, wenn die Regionen 50A und 50B Eingabe-/Ausgaberegionen sind. Die epitaktischen Source-/Drain-Regionen 70 in den Regionen 50A und 50B können aufgrund von Variationen des Epitaxieprozesses unterschiedliche Breiten aufweisen. Beispielsweise können die epitaktischen Source-/Drain-Regionen 70A in der ersten Region 50A eine Breite W2A aufweisen und die epitaktischen Source-/Drain-Regionen 70B in der zweiten Region 50B können eine Breite W2B aufweisen, wobei die Breite W2B größer als die Breite W2A ist. Die Breiten W2A und W2B können sich um bis zu 100% unterscheiden. Wenn beispielsweise die Regionen 50A und 50B Kernlogikregionen sind, können die Breiten W2A und W2B im Bereich von ca. 15 nm bis ca. 30 nm liegen, wobei die Breiten W2A und W2B sich um bis zu 150 nm unterscheiden. Ebenso können, wenn die Regionen 50A und 50B Eingabe-/Ausgaberegionen sind, die Breiten W2A und W2B im Bereich von ca. 40 nm bis ca. 80 nm liegen, wobei die Breiten W2A und W2B sich um bis zu 40 nm unterscheiden.
  • In den 5A und 5B wird eine erste ILD-Schicht 74 über der Zwischenstruktur abgeschieden. Das erste ILD-Schicht 74 kann aus einem Dielektrikum gebildet werden und kann durch jedes geeignete Verfahren abgeschieden werden, wie etwa CVD, plasmaverstärktes CVD (PECVD), oder FCVD. Dielektrika können Silikatglas wie Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG)oder dergleichen umfassen. Andere Isoliermaterialien, die durch einen akzeptablen Prozess gebildet werden, können verwendet werden. In einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL) 72 zwischen der ersten ILD-Schicht 74 und den epitaktischen Source-/Drain-Regionen 70, dem Gateabstandhalter 66 und den Masken 64 angeordnet. Die CESL 72 kann aus einem Dielektrikum gebildet sein, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Aluminiumoxid oder dergleichen, das eine andere Ätzrate aufweist als das Material der darüberliegenden ersten ILD-Schicht 74 und das durch einen geeigneten Abscheidungsprozess gebildet werden kann.
  • In den 6A und 6B kann ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt werden, um die obere Fläche der ersten ILD-Schicht 74 an die oberen Flächen der Dummygateelektroden 62 oder der Masken 64 anzugleichen. Der Planarisierungsprozess kann auch die Masken 64 an den Dummygateelektroden 62 und Abschnitte des Gateabstandhalters 66 entlang von Seitenwänden der Masken 64 entfernen. Nach dem Planarisierungsprozess sind die oberen Flächen der Dummygateelektroden 62, der Gateabstandhalter 66 und der ersten ILD-Schicht 74 planar. Dementsprechend werden die oberen Flächen des Dummygateelektroden 62 durch die erste ILD-Schicht 74 offengelegt. In einigen Ausführungsformen können die Masken 64 zurückbleiben, in welchem Fall der Planarisierungsprozess die obere Fläche der ersten ILD-Schicht 74 an die oberen Flächen der oberen Fläche der Masken 64 angleicht.
  • In den 7A und 7B werden die Dummygateelektroden 62 und optional die Dummygatedielektrika 60 entfernt und durch Ersatzgates 80 ersetzt. Die Ersatzgates 80 umfassen Gatedielektrika 82 und Gateelektroden 84. Die Ersatzgates 80 können auch als „Gatestapel“ oder „Metallgates“ bezeichnet werden Die Ersatzgates 80 erstrecken sich entlang von Seitenwänden der Kanalregionen 58 der Finnen 52.
  • Als ein Beispiel für das Bilden der Ersatzgates 80 werden die Dummygateelektroden 62 und die Masken 64, wenn vorhanden, in einem oder mehreren Ätzschritten entfernt, sodass Ausschnitte gebildet werden. Abschnitte der Dummygatedielektrika 60 in den Ausschnitten können ebenfalls entfernt werden. In einigen Ausführungsformen (nicht dargestellt) werden nur die Dummygateelektroden 62 entfernt und die Dummygatedielektrika 60 bleiben und werden durch die Ausschnitte offengelegt. Beispielsweise können die Dummygatedielektrika 60 aus den Ausschnitten in einer ersten Region eines Dies (z. B. einer Kernlogikregion) entfernt werden und in Ausschnitten in einer zweiten Region des Dies (z. B. einer Eingabe-/Ausgaberegion) zurückbleiben. In einigen Ausführungsformen werden die Dummygateelektroden 62 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, die selektiv das Material der Dummygateelektroden 62 mit einer höheren Rate entfernen als die Materialien der ersten ILD-Schicht 74 und des Gateabstandhalters 66 entfernen. Die Ausschnitte legen die Finnen 52 offen. Speziell sind die Kanalregionen 58 durch die Ausschnitte offengelegt. Jede Kanalregion 58 ist zwischen benachbarten Paaren der epitaktischen Source-/Drain-Regionen 70 angeordnet. Während der Entfernung kann die Dummygatedielektrika 60 als Ätzstoppschichten verwendet werden, wenn die Dummygateelektroden 62 geätzt werden. Die Dummygatedielektrika 60 können dann optional nach dem Entfernen der Dummygateelektroden 62 entfernt werden. Nach dem Entfernen werden die Gatedielektrika 82 konform in den Ausschnitten abgeschieden, wie etwa an den oberen Flächen und den Seitenwände der Finnen 52 und an Seitenwänden des Gateabstandhalters 66. Die Gatedielektrika 82 können auch an der oberen Fläche der ersten ILD-Schicht 74 gebildet sein. In einigen Ausführungsformen umfassen die Gatedielektrika 82 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. In einigen Ausführungsformen umfassen die Gatedielektrika 82 ein Dielektrikum mit hohem k-Wert, und in diesen Ausführungsformen können die Gatedielektrika 82 einen höheren k-Wert aufweisen als ca. 7,0 und ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen daraus umfassen. Die Bildungsverfahren der Gatedielektrika 82 können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen umfassen. In Ausführungsformen, in denen Abschnitte der Dummygatedielektrika 60 in den Ausschnitten zurückbleiben, umfassen die Gatedielektrika 82 ein Material der Dummygatedielektrika 60 (z. B. Siliziumoxid). Die Gateelektroden 84 sind jeweils über den Gatedielektrika 82 angeordnet und füllen die verbleibenden Abschnitte der Ausschnitte. Die Gateelektroden 84 können ein metallhaltiges Material wie TiN, TiO, TaN, TaC, Co, Ru, Al, W, Kombinationen daraus oder mehrere Schichten davon umfassen. Beispielsweise ist zwar in einigen FIG. eine Gateelektrode 84 mit einer Schicht illustriert, jede Gateelektrode 84 kann jedoch jede beliebige Anzahl von Auskleidungsschichten 84A, jede beliebige Anzahl von Arbeitsfunktionsanpassungsschichten 84B und ein Füllmaterial 84C wie in 7B gezeigt umfassen. Nach dem Füllen der Gateelektroden 84 kann ein Planarisierungsprozess wie ein CMP ausgeführt werden, um überschüssige Abschnitte der Gatedielektrika 82 und das Material der Gateelektroden 84 zu entfernen, dessen überschüssige Abschnitte über der oberen Fläche der ersten ILD-Schicht 74 liegen. Die verbleibenden Abschnitte des Materials der Gatedielektrika 82 und Gateelektroden 84 bilden so die Ersatzgates 80 der entstehenden FinFETs.
  • In den 8A und 8B wird eine zweite ILD-Schicht 92 über der ersten ILD-Schicht 74 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 92 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen ist die zweite ILD-Schicht 92 aus einem Dielektrikum gebildet, wie etwa PSG, BSG, BPSG, USG oder dergleichen und kann durch jedes geeignete Verfahren abgeschieden werden, wie etwa CVD und PECVD. In einigen Ausführungsformen ist eine Ätzstoppschicht 90 zwischen der zweiten ILD-Schicht 92 und den Gateelektroden 84, der ersten ILD-Schicht 74 und den Gateabstandhaltern 66 angeordnet. Die Ätzstoppschicht 90 kann aus einem Dielektrikum gebildet sein, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Aluminiumoxid oder dergleichen, das eine andere Ätzrate aufweist als das Material der darüberliegenden zweiten ILD-Schicht 92, und das durch einen geeigneten Abscheidungsprozess gebildet werden kann. In einigen Ausführungsformen können vor dem Bilden der zweiten ILD-Schicht 92 und der Ätzstoppschicht 90 die Ersatzgates 80 (z. B. Gatedielektrika 82 und Gateelektroden 84) ausgeschnitten werden und Gatemasken können in den Ausschnitten gebildet werden.
  • Es sollte beachtet werden, dass die illustrierte Struktur eine beispielhafte Struktur ist. Andere Variationen sind möglich. Beispielsweise umfasst die illustrierte Struktur zwei ILD-Schichten 74 und 92 und zwei Ätzstoppschichten 72 und 90, aber eine beliebige Anzahl von ILD-Schichten und Ätzstoppschichten kann verwendet werden. In einigen Ausführungsformen, wie etwa in einem Gate-zuerst-Prozess, kann eine einzelne ILD-Schicht und eine einzelne Ätzstoppschicht verwendet werden.
  • In den 9A und 9B sind Kontaktöffnungen 94 durch die ILD-Schichten 74 und 92 und die Ätzstoppschichten 72 und 90 gebildet. Die Kontaktöffnungen 94 legen die epitaktischen Source-/Drain-Regionen 70 offen. Die Kontaktöffnungen 94 können unter Verwendung akzeptabler Photolithographie und Ätztechniken gebildet werden. In einigen Ausführungsformen kann ein gewisser Verlust der epitaktischen Source-/Drain-Regionen 70 aufgrund des Ätzens der Kontaktöffnungen 94 erreicht werden, wie etwa durch Überätzen. Das Ätzen der Kontaktöffnungen 94 kann die gesamte erste ILD-Schicht 74 (siehe 9A) oder nur einen Teil der ersten ILD-Schicht 74 (siehe 9B) über den epitaktischen Source-/Drain-Regionen 70 entfernen.
  • Eine Variation der Breiten der Kontaktöffnungen 94 kann aufgrund von Toolingfehlern, Maskierungsfehlern und/oder Topographievariationen der Schichten auftreten, die über den epitaktischen Source-/Drain-Regionen 70 liegen (z. B. den ILD-Schichten 74 und 92). So können die Kontaktöffnungen 94 nichteinheitliche Breiten aufweisen. Beispielsweise können die Unterschiede in den Breiten W2A und W2B (siehe 4A und 4B) der epitaktischen Source-/Drain-Regionen 70A und 70B eine Strukturierungsladung verursachen, sodass die erste ILD-Schicht 74 und/oder die zweite ILD-Schicht 92 eine ungleichmäßige Topographie aufweisen kann, die dazu führen kann, dass die Kontaktöffnungen 94 unterschiedliche Breiten in den Regionen 50A und 50B aufweisen. Speziell kann das Bilden größerer epitaktischer Source-/Drain-Regionen 70B in der zweiten Region 50B dazu führen, dass die Kontaktöffnungen 94 in der zweiten Region 50B breiter sind und ein kleineres Seitenverhältnis aufweisen. Beispielsweise können Kontaktöffnungen 94A in der ersten Region 50A eine Breite W3A im Bereich von ca. 20 nm bis ca. 24 nm aufweisen und Kontaktöffnungen 94B in der zweiten Region 50B können eine Breite W3B im Bereich von ca. 30 nm bis ca. 40 nm aufweisen, wobei die Breite W3B etwa zwischen 25% und ca. 100% größer als die Breite W3A ist. Wie weiter unten ferner besprochen, wird die Variation der Breiten der Kontaktöffnungen 94 durch nachfolgendes Bilden von Abstandhaltern verringert.
  • In den 10A und 10B wird eine Opferabstandhalterschicht 96 in den Kontaktöffnungen 94 abgeschieden. Die Abscheidung erfolgt konform, sodass die Opferabstandhalterschicht 96 horizontale Abschnitte 96H und vertikale Abschnitte 96V umfasst. Die Opferabstandhalterschicht 96 ist aus einem Material gebildet, das eine hohe Ätzselektivität mit nachfolgend gebildeten Kontaktabstandhaltern (nachfolgend erklärt) aufweist. Die Opferabstandhalterschicht 96 kann aus einem nichtleitenden Material gebildet sein, wie etwa aus undotiertem Silizium, Siliziumoxid, Siliziumnitrid, Siliziumoxycarbonitrid oder dergleichen, und kann durch einen Abscheidungsprozess wie etwa CVD, ALD oder dergleichen gebildet sein
  • In einigen Ausführungsformen ist die Opferabstandhalterschicht 96 eine Schicht aus undotiertem Silizium, die durch einen Abscheidungsprozess mit einer geringen Einheitlichkeit gebildet wird, wie etwa CVD. Bilden der Opferabstandhalterschicht 96 durch einen Abscheidungsprozess mit geringer Einheitlichkeit führt dazu, dass die Opferabstandhalterschicht 96 vertikale Abschnitte 96V mit nichteinheitlichen Breiten aufweist. Speziell nehmen Kontaktöffnungen 94 mit einem größeren Seitenverhältnis ein geringeres Volumen von Vorläufergasen für die CVD auf. So wird weniger Material der Opferabstandhalterschicht 96 in den kleineren Kontaktöffnungen 94A als in den größeren Kontaktöffnungen 94B gebildet, und die vertikalen Abschnitte 96V der Opferabstandhalterschicht 96 in den Kontaktöffnungen 94B sind breiter als die vertikalen Abschnitte 96V der Opferabstandhalterschicht 96 in den Kontaktöffnungen 94A. Beispielsweise können die vertikalen Abschnitte 96V in den Kontaktöffnungen 94A eine Breite W4A aufweisen und die vertikalen Abschnitte 96V in den Kontaktöffnungen 94B können eine Breite W4B aufweisen, wobei die Breite W4B größer als die Breite W4A ist. Details zu den Breiten W4A und W4B sind weiter unten erklärt.
  • In den 11A und 11B sind die horizontalen Abschnitte 96H der Opferabstandhalterschicht 96 entfernt. Die horizontalen Abschnitte 96H können durch akzeptable Ätztechniken entfernt werden. In einigen Ausführungsformen werden die horizontalen Abschnitte 96H durch einen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen isotropen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, die selektiv das Material der Opferabstandhalterschicht 96 mit einer höheren Rate entfernen als die Materialien der zweiten ILD-Schicht 92 und der epitaktischen Source-/Drain-Regionen 70 entfernen. In Ausführungsformen, in denen die Opferabstandhalterschicht 96 undotiertes Silizium ist, können das oder die Reaktionsgas(e) Brominchlorid (BrCl), Methan (CH4), Fluormethan (CH3F), Kombinationen daraus oder dergleichen umfassen. Ein Abstandhalternebenprodukt 98 kann durch den Ätzprozess gebildet werden. Das Abstandhalternebenprodukt 98 kann entlang von Seitenwänden und Böden der Kontaktöffnungen 94 verlaufen und kann auch entlang einer Fläche der zweiten ILD-Schicht 92 verlaufen. Weiter kann in dem obigen Beispiel, wenn die Opferabstandhalterschicht 96 undotiertes Silizium ist, das Abstandhalternebenprodukt 98 aus einem Polymer wie einem Bromosiloxan oder einem Chlorosiloxan gebildet sein. Das Abstandhalternebenprodukt 98 kann ein Oxid sein.
  • Die verbleibenden vertikalen Abschnitte 96V der Opferabstandhalterschicht 96 sind Opferabstandhalter 100, die in einem nachfolgenden Ätzprozess entfernt werden, um Hohlräume zu bilden, die die nachfolgend gebildeten Source/Drain-Kontakte umgeben. In einigen Ausführungsformen, wie etwa wenn der Ätzprozess isotrop ist, kann der Opferabstandhalter 100 im Wesentlichen dieselben Breiten aufweisen wie die entsprechenden vertikalen Abschnitte 96V der Opferabstandhalterschicht 96. In anderen Worten, die Opferabstandhalter 100A in den Kontaktöffnungen 94A können dieselbe Breite W4A aufweisen wie die vertikalen Abschnitte 96V in den Kontaktöffnungen 94A, und die Opferabstandhalter 100B in den Kontaktöffnungen 94B können dieselbe Breite W4B aufweisen wie die vertikalen Abschnitte 96V in den Kontaktöffnungen 94B. Nach dem Ätzen können die Opferabstandhalter 100A eine Breite W4A im Bereich von ca. 3 nm bis ca. 5 nm aufweisen und die Opferabstandhalter 100B können eine Breite W4B im Bereich von ca. 6 nm bis ca. 11 nm aufweisen, wobei die Breite W4B etwa zwischen 20% und ca. 270% größer als die Breite W4A ist.
  • In den 12A und 12B kann das Abstandhalternebenprodukt 98 optional entfernt werden, um die epitaktischen Source-/Drain-Regionen 70 offenzulegen. Wenn das Abstandhalternebenprodukt 98 ein Oxid ist, kann es durch eine chemische Oxidentfernung entfernt werden, wie etwa durch ein Nassätzen unter Verwendung von verdünnter Flusssäure (dHF), entionisiertem Wasser (DIW) oder dergleichen. Nach Entfernen des Abstandhalternebenprodukts 98 bleiben die Opferabstandhalter 100 in den Kontaktöffnungen 94.
  • In den 13A und 13B wird eine Kontaktabstandhalterschicht 102 über der Zwischenstruktur und in den Kontaktöffnungen 94 abgeschieden. Die Kontaktabstandhalterschicht 102 befindet sich über den epitaktischen Source-/Drain-Regionen 70 und erstreckt sich entlang von Seitenwänden des Opferabstandhalters 100. Die Abscheidung erfolgt konform, sodass die Kontaktabstandhalterschicht 102 horizontale Abschnitte 102H und vertikale Abschnitte 102V umfasst. Die Kontaktabstandhalterschicht 102 kann aus einem Dielektrikum gebildet sein, wie etwa aus Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Aluminiumoxid oder dergleichen. In einigen Ausführungsformen sind die Ätzstoppschichten 72 und 90 und die Kontaktabstandhalterschicht 102 aus demselben Dielektrikum gebildet, wie etwa aus Siliziumnitrid. Die Kontaktabstandhalterschicht 102 kann durch einen Abscheidungsprozess wie etwa CVD, ALD oder dergleichen gebildet sein.
  • In einigen Ausführungsformen ist die Kontaktabstandhalterschicht 102 eine Schicht aus Siliziumnitrid, die durch einen Abscheidungsprozess mit hoher Einheitlichkeit gebildet ist, wie etwa einem selbstbeschränkenden Prozess, wie etwa ALD. Der Abscheidungsprozess für die Kontaktabstandhalterschicht 102 weist eine höhere Einheitlichkeit auf als die Abscheidungsprozess für die Opferabstandhalterschicht 96. Bilden der Kontaktabstandhalterschicht 102 durch einen Abscheidungsprozess mit hoher Einheitlichkeit führt dazu, dass die Kontaktabstandhalterschicht 102 in den Regionen 50A und 50B vertikale Abschnitte 102V mit im Wesentlichen einheitlichen Breiten (innerhalb der Prozessgrenzen) aufweist. Speziell kann ein selbstbeschränkender Abscheidungsprozess mit ausreichend Zeit die Kontaktabstandhalterschicht 102 unabhängig von den verschiedenen Abmessungen der Kontaktöffnungen 94 in einheitlicher Dicke bilden.
  • In den 14A und 14B wird ein Ätzprozess durchgeführt, um die horizontalen Abschnitte 102H der Kontaktabstandhalterschicht 102 zu entfernen und die vertikalen Abschnitte 102V der Kontaktabstandhalterschicht 102 in den Kontaktöffnungen 94 zurückzulassen. Das Ätzen kann ein Nass- oder Trockenätzen sein. Die verbleibenden vertikalen Abschnitte 102V der Kontaktabstandhalterschicht 102 sind Kontaktabstandhalter 104, die als eine weitere Barriereschicht für die nachfolgend gebildeten Source/Drain-Kontakte wirken. Die Kontaktabstandhalter 104 weisen in den Regionen 50A und 50B einheitliche Breiten (innerhalb der Prozessgrenzen) auf. Beispielsweise können die Kontaktabstandhalter 104 in den Kontaktöffnungen 94A und 94B eine selbe Breite W5 im Bereich von ca. 2,5 nm bis ca. 3,0 nm aufweisen.
  • Die Kontaktöffnungen 94 weisen verringerte Breiten auf, nachdem die Opferabstandhalter 100 und die Kontaktabstandhalter 104 gebildet wurden. Beispielsweise können, nachdem die Opferabstandhalter 100 und Kontaktabstandhalter 104 gebildet sind, die Kontaktöffnungen 94A eine Breite W6A im Bereich von ca. 12,5 nm bis ca. 13,5 nm aufweisen und die Kontaktöffnungen 94B können eine Breite W6B im Bereich von ca. 16 nm bis ca. 18 nm aufweisen, wobei die endgültigen Breiten W6A und W6B der Kontaktöffnungen 94 weniger als die anfänglichen Breiten W3A und W3B sind (siehe 9A und 9B) der Kontaktöffnungen 94. Speziell sind die Breiten W6A und W6B jeweils um die Breiten W4A und W4B kleiner als die Breiten W3A und W3B. Wie oben angemerkt, sind die Breiten W4A der Opferabstandhalter 100A kleiner als die Breiten W4B der Opferabstandhalter 100B. So werden die Breiten der Kontaktöffnungen 94B um eine größere Menge verringert als die Breiten der Kontaktöffnungen 94A. Beispielsweise kann die Breite W6A zwischen ca. 40 % und ca. 60 % weniger betragen als die Breite W3A und die Breite W6B kann zwischen ca. 52 % und ca. 68 % weniger betragen als die Breite W3B, wobei die Differenz zwischen den Breiten W3B und W6B größer als die Differenz zwischen den Breiten W3A und W6A ist. So unterscheiden sich die Endbreiten W6A und W6B der Kontaktöffnungen 94 um weniger als die Ausgangsbreiten W3A und W3B der Kontaktöffnungen 94. Insbesondere kann die Variation zwischen den Endbreiten W6A und W6B der Kontaktöffnungen 94 gering sein, und in der Tat gering genug sein, um die Drei-Sigma-Regel zu erfüllen. Beispielsweise kann die Breite W6B um eine geringe Menge größer als die Breite W6A sein, wie etwa von ca. 18 % bis ca. 44 %. Das Bilden der vertikalen Abschnitte 96V der Opferabstandhalterschicht 96 zu nichteinheitlichen Breiten erlaubt eine solche Verringerung der Variation der Breiten W6A und W6B der Kontaktöffnungen 94. Das Verringern der Variation der Breiten W6A und W6B hilf bei der Anpassung der nachfolgend gebildeten Source/Drain-Kontakte an gewünschte Werte, was helfen kann, die Kurzschlüsse der Kontakte zu verringern.
  • In den 15A und 15B werden untere Source/Drain-Kontakte 106 in den Kontaktöffnungen 94 gebildet. Silizide 108 können an jeder der epitaktischen Source-/Drain-Regionen 70 gebildet werden. Die Silizide 108 können durch Abscheiden eines leitfähigen Materials in den Kontaktöffnungen 94 und Durchführen eines Temperns gebildet werden. Das leitfähige Material kann Titan, Titannitrid, Kobalt, Nickel, dergleichen oder Kombinationen daraus sein. Die Silizide 108 sind physisch und elektrisch mit den epitaktischen Source-/Drain-Regionen 70 gekoppelt. Eine Auskleidung, wie etwa eine Diffusionsbarriereschicht, eine Klebeschicht oder dergleichen und ein leitfähiges Material sind dann in den Kontaktöffnungen 94 gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen und ist entlang der Kontaktabstandhalter 104 gebildet. Das leitfähige Material kann Kobalt, Wolfram, Ruthenium, Aluminium, Kupfer, Silber, Gold, Nickel oder dergleichen sein und kann durch Abscheidung, Plattierung oder dergleichen gebildet werden. Ein Planarisierungsprozess, wie etwa ein CMP, kann durchgeführt werden, um überschüssiges Material von der oberen Fläche der zweiten ILD-Schicht 92 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die unteren Source-/Drain-Kontakte 106. Die unteren Source/Drain-Kontakte 106 können im Wesentlichen dieselben Breiten aufweisen wie die Kontaktöffnungen 94. Beispielsweise können untere Source/Drain-Kontakte 106A in den Kontaktöffnungen 94A die Breite W6A aufweisen und untere Source/Drain-Kontakte 106B in den Kontaktöffnungen 94B können die Breite W6B aufweisen.
  • In den 16A und 16B erfolgt ein Ätzprozess zum Entfernen von Abschnitten der Opferabstandhalter 100 und Bilden von Hohlräumen 110, die die unteren Source/Drain-Kontakte 106 umgeben. Die Hohlräume 110 sind mit einem Vakuum oder mit Luft gefüllt, die beide eine geringe relative Permissivität aufweisen. Die Hohlräume 110 helfen so bei der elektrischen Isolierung der unteren Source/Drain-Kontakte 106 von den Gateelektroden 84. Die Hohlräume 110 können im Wesentlichen dieselben Breiten aufweisen wie die entsprechenden Opferabstandhalter 100. Beispielsweise bildet das Entfernen der Opferabstandhalter 100A Hohlräume 110A, die die Breite W4A aufweisen, und das Entfernen der Opferabstandhalter 100B bildet Hohlräume 110B, die die Breite W4B aufweisen. Der Ätzprozess kann einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, die selektiv das Material der Opferabstandhalter 100 mit einer höheren Rate entfernen als die Materialien der unteren Source/Drain-Kontakte 106, Kontaktabstandhalter 104, der zweiten ILD-Schicht 92 und der CESL 72. In Ausführungsformen, in denen die Opferabstandhalter 100 aus undotiertem Silizium gebildet sind und die Kontaktabstandhaltern 104 und die Ätzstoppschichten 72 und 90 aus Siliziumnitrid gebildet sind, können das oder die Reaktionsgase Stickstofftrifluorid (NF3), Wasserstoff (H2), Kombinationen daraus oder dergleichen umfassen. In solchen Ausführungsformen kann der Ätzprozess Silizium ca. 10 bis ca. 3000 Mal schneller als Siliziumnitrid entfernen.
  • Einige Restabstandhalter 112 können nach dem Ätzprozess in den unteren Abschnitten der Hohlräume 110 verbleiben. Beispielsweise kann der Ätzprozess obere Abschnitte der Opferabstandhalter 100 entfernen, wobei die Restabstandhalter 112 untere Abschnitte der Opferabstandhalter 100 umfassen, die nach dem Ätzprozess zurückbleiben. Die Restabstandhalter 112 berühren physisch die epitaktischen Source-/Drain-Regionen 70. Die Restabstandhalter 112 können aus dem Material der Opferabstandhalter 100 gebildet werden, oder können aus einem nativen Oxid davon gebildet werden. Die Höhen der Restabstandhalter 112 hängt von den Breiten W4A und W4B der Hohlräume 110 ab, wobei größere Restabstandhalter 112 in schmaleren Hohlräumen 110 verbleiben, weil die schmaleren Hohlräume 110 ein geringeres Volumen an Reaktionsgas(en) für den Ätzprozess aufnehmen. Die Abmessungen der Restabstandhalter 112 werden nachfolgend erklärt.
  • Das Bilden der Restabstandhalter 112 ist optional. In einigen Ausführungsformen wie der in den 16C und 16D dargestellten sind Restabstandhalter 112 in schmaleren Hohlräumen 110 (z. B. in der ersten Region 50A) aber nicht in breiteren Hohlräumen 110 (z. B. in der zweiten Region 50B) gebildet. In einigen Ausführungsformen wie den in den 16E und 16F gezeigten, sind keine Restabstandhalter 112 gebildet.
  • In den 17A und 17B wird eine dritte ILD-Schicht 122 über der zweiten ILD-Schicht 92 abgeschieden. In einigen Ausführungsformen ist die dritte ILD-Schicht 122 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen ist die dritte ILD-Schicht 122 aus einem Dielektrikum gebildet, wie etwa PSG, BSG, BPSG, USG oder dergleichen, und kann durch jedes geeignete Verfahren abgeschieden werden, wie etwa CVD und PECVD. Eine Ätzstoppschicht 120 ist zwischen der dritten ILD-Schicht 122 und unteren Source/Drain-Kontakten 106, den Kontaktabstandhaltern 104 und der zweiten ILD-Schicht 92 angeordnet. Die Ätzstoppschicht 120 kann aus einem Dielektrikum gebildet sein, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Aluminiumoxid oder dergleichen, das eine andere Ätzrate aufweist als das Material der darüberliegenden dritten ILD-Schicht 122, und das durch einen geeigneten Abscheidungsprozess gebildet werden kann.
  • Die Ätzstoppschicht 120 weist Abschnitte auf, die teilweise obere Abschnitte der Hohlräume 110 füllen. Die Hohlräume 110 sind so versiegelt, dass andere Materialien während nachfolgender Verarbeitung nicht in den Hohlräumen 110 abgeschieden werden können. Die Menge der Ätzstoppschicht 120, die in den Hohlräumen 110 gebildet ist, hängt von den Breiten W4A und W4B der Hohlräume 110 ab, wobei aufgrund der schlechten Lückenfüllungseigenschaften der kleineren Hohlräume 110 Ätzstoppschicht 120 in kleineren Hohlräumen 110 gebildet wird. Beispielsweise können Abschnitte 120A der Ätzstoppschicht 120 in den Hohlräumen 110A eine Höhe H1A von bis zu ca. 3 nm aufweisen und Abschnitte 120B der Ätzstoppschicht 120 in den Hohlräumen 110B können eine Höhe H1B von bis zu ca. 5 nm aufweisen, wobei die Höhe H1B größer als die Höhe H1A ist. Die Abschnitte 120A und 120B der Ätzstoppschicht 120 in den Hohlräumen 110 können bei der Ausrichtung nachfolgend gebildeter Kontakte (nachfolgend erklärt) helfen, und sicherstellen, dass keine Kontakte in den Hohlräumen 110 gebildet sind. Verbleibende Abschnitte 120C der Ätzstoppschicht 120 sind über den Abschnitten 120A und 120B der Ätzstoppschicht 120, den unteren Source/Drain-Kontakten 106, den Kontaktabstandhaltern 104, und der zweiten ILD-Schicht 92 angeordnet.
  • Wie oben angemerkt, können einige Restabstandhalter 112 in der Struktur verbleiben. Beispielsweise können Restabstandhalter 112A in der ersten Region 50A eine Höhe H2A von bis ca. 1 nm aufweisen und Restabstandhalter 112B in der zweiten Region 50B können eine Höhe H2B von bis ca. 1 nm aufweisen, wobei die Höhe H2A größer als die Höhe H2B ist. Die Höhen der Restabstandhalter 112 sind ausreichend klein, dass ein Großteil des Raums zwischen den unteren Source/Drain-Kontakten 106 und den Gateelektroden 84 durch die Hohlräume 110 belegt wird. Beispielsweise können die Abschnitte der Hohlräume 110A zwischen den unteren Source/Drain-Kontakten 106A und den Gateelektroden 84 eine Höhe H3A im Bereich von ca. 0,5 nm bis ca. 2,5 nm aufweisen und die Abschnitte der Hohlräume 110B zwischen den unteren Source/Drain-Kontakten 106B und Gateelektroden 84 können eine Höhe H3B im Bereich von ca. 3,5 nm bis ca. 8,5 nm aufweisen, wobei die Höhe H3B größer als die Höhe H3A ist. Die Höhen H2A und H2B sind klein, wie etwa weniger als die Hälfte der Höhen H3A bzw. H3B. In anderen Worten, die Abstände zwischen den obersten Flächen der epitaktischen Source-/Drain-Regionen 70 und den obersten Flächen der Restabstandhalter 112 sind geringer als die Abstände zwischen den obersten Flächen der Restabstandhalter 112 und den obersten Flächen der Gateelektroden 84. Die Hohlräume 110 stellen eine größere elektrische Isolation bereit als die Restabstandhalter 112, und so hilft das Bilden der Restabstandhalter 112 in kleinen Höhen H2a H2B dabei, eine große Menge an elektrischer Isolierung zwischen den unteren Source/Drain-Kontakten 106 und Gateelektroden 84 bereitzustellen und damit die parasitische Kapazität der entstehenden FinFETs zu verringern.
  • Nach den oben beschriebenen Prozessen weisen die Kontaktabstandhalter 104 und die unteren Source/Drain-Kontakte 106 kollektiv drei Abschnitte auf, wobei jeder Abschnitt durch ein anderes Dielektrikum umgeben ist. Obere Abschnitte der Kontaktabstandhalter 104 und untere Source/Drain-Kontakte 106 sind durch Abschnitte der Ätzstoppschicht 120 (z. B. Siliziumnitrid) umgeben. Mittlere Abschnitte der Kontaktabstandhalter 104 und untere Source/Drain-Kontakte 106 sind durch die Hohlräume 110 (z. B. Luft) umgeben. Untere Abschnitte der Kontaktabstandhalter 104 und untere Source/Drain-Kontakte 106 sind durch die Restabstandhalter 112 (z. B. undotiertes Silizium) umgeben.
  • In den 18A und 18B sind obere Source/Drain-Kontakte 124 und Gatekontakte 126 gebildet. Öffnungen für die oberen Source/Drain-Kontakte 124 sind durch die dritte ILD-Schicht 122 und die Ätzstoppschicht 120 gebildet und Öffnungen für die Gatekontakte 126 sind durch die ILD-Schichten 92 und 122 und die Ätzstoppschichten 90 und 120 gebildet. Die Öffnungen können unter Verwendung von akzeptablen Photolithographie- und Ätztechniken gebildet werden. Eine Auskleidung, wie etwa eine Diffusionsbarriereschicht, eine Klebeschicht oder dergleichen und ein leitfähiges Material sind in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa ein CMP, kann durchgeführt werden, um überschüssiges Material von einer oberen Fläche der dritten ILD-Schicht 122 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die oberen Source-/Drain-Kontakte 124 und Gatekontakte 126 in den Öffnungen. Die Source/Drain-Kontakte 124 sind physisch und elektrisch mit den unteren Source-/Drain-Kontakten 106 gekoppelt und die Gatekontakte 126 sind physisch und elektrisch mit den Gateelektroden 84 gekoppelt. Die oberen Source-/Drain-Kontakte 124 und Gatekontakte 126 können in verschiedenen Prozessen gebildet werden oder können in demselben Prozess gebildet werden. Auch, wenn sie in denselben Querschnitten gezeigt werden, sollte beachtet werden, dass jeder der oberen Source-/Drain-Kontakte 124 und Gatekontakte 126 in unterschiedlichen Querschnitten gebildet werden können, was Kurzschlüsse zwischen den Kontakten verhindern kann.
  • Bilden der Ätzstoppschicht 120, wobei sich die Abschnitte 120A und 120B in die Hohlräume 110 erstrecken, kann helfen, sicherzustellen, dass keine oberen Source/Drain-Kontakte 124 in den Hohlräumen 110 gebildet sind. In einigen Ausführungsformen wie den in 18C und 18D gezeigten, können sich die oberen Source/Drain-Kontakte 124 verschieben oder in nichteinheitlichen Breiten gebildet sein. Wenn eine solche Verschiebung auftritt, erstrecken sich die oberen Source/Drain-Kontakte 124 in aber nicht durch die Abschnitte 120A und 120B der Ätzstoppschicht 120. So kommt es nicht zu einer Durchbrechung der Hohlräume 110, sodass die elektrische Trennung der unteren Source/Drain-Kontakte 106 erhöht wird.
  • Ausführungsformen können Vorteile erreichen. Das Bilden der Opferabstandhalter 100 durch einen CVD-Prozess erlaubt das Bilden des Opferabstandhalters 100 in nichteinheitlichen Breiten, wobei breitere Opferabstandhalter 100 in breiteren Kontaktöffnungen 94 gebildet werden. Eine Variation der Breiten W6A und W6B der unteren Source/Drain-Kontakte 106 kann so in einer selbstanpassenden Weise verringert werden. Die Abmessungen der unteren Source/Drain-Kontakte 106 können so an gewünschte Werte angepasst werden, ohne, dass eine Tooling-Optimierung erforderlich ist. Die Wirkungen von Maskierungsfehlern und/oder Topographievariationen können ebenfalls verringert werden, was den Herstellungsertrag der entstehenden FinFETs erhöht.
  • 19A bis 20B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs nach einigen anderen Ausführungsformen. Die 19A, 19B, 20A und 20B sind Querschnittsansichten, die entlang des Referenzquerschnitts A-A in 1 illustriert sind, wobei jedoch nur eine Source/Drain-Region 70 gezeigt ist. Die 19A und 20B illustrieren die erste Region 50A, und die 19B und 20B illustrieren die zweite Region 50B.
  • In den 19A und 19B wird eine Zwischenstruktur ähnlich wie die der 16A und 16B erhalten. Die Ätzstoppschicht 120 wird dann auf den unteren Source/Drain-Kontakten 106, Kontaktabstandhaltern 104 und der zweiten ILD-Schicht 92 in einer ähnlichen Weise abgeschieden wie oben bezüglich der 17A und 17B erklärt. Beispielsweise weist die Ätzstoppschicht 120 Abschnitte 120A und 120B auf, die sich entlang der Seitenwände der Kontaktabstandhalter 104 erstrecken.
  • Nach Abscheiden der Ätzstoppschicht 120 wird die zweite ILD-Schicht 92 erweitert, um Seitenwände der Kontaktabstandhalter 104 und Seitenwände der Abschnitte 120A und 120B der Ätzstoppschicht 120 zu kontaktieren. Das Erweitern der zweiten ILD-Schicht 92 verringert die Hohlräume 110. Die Hohlräume 110A und 110B weisen verringerte Höhen H4A bzw. H4B auf, wobei die Höhe H4B größer als die Höhe H4A ist. Beispielsweise kann die Höhe H4A im Bereich von ca. 0,5 nm bis ca. 2,5 nm liegen und die Höhe H43 kann im Bereich von ca. 3,5 nm bis ca. 8,5 nm liegen.
  • In einigen Ausführungsformen ist die zweite ILD-Schicht 92 durch Implantieren der zweiten ILD-Schicht 92 mit einer Unreinheit wie etwa Ge, B, Ar, Sn, Si oder dergleichen erweitert. Die zweite ILD-Schicht 92 kann implantiert sein, um eine Verunreinigungenkonzentration in einem Bereich von ca. 1014 cm-3 bis ca. 1016 cm-3 aufzuweisen. Das Implantieren kann mit einer hohen Energie erfolgen, wie etwa zwischen ca. 30 keV und ca. 40 keV, sodass die Verunreinigungen durch die Ätzstoppschicht 120 gehen und sich in der zweiten ILD-Schicht 92 implantieren. Das Implantieren der zweiten ILD-Schicht 92 mit einer Unreinheit kann das Volumen der zweiten ILD-Schicht 92 erhöhen und damit eine Erweiterung verursachen. Die zweite ILD-Schicht 92 kann daher nach dem Implantieren eine verringerte Dichte aufweisen.
  • In den 20A und 20B wird die dritte ILD-Schicht 122 auf der Ätzstoppschicht 120 abgeschieden. Die dritte ILD-Schicht 122 kann in einer ähnlichen Weise abgelegt werden, wie oben bezüglich 17A und 17B erklärt. Die oberen Source/Drain-Kontakte 124 und Gatekontakte 126 werden dann so gebildet, dass sie sich durch die dritte ILD-Schicht 122, die Ätzstoppschicht 120 und die zweite ILD-Schicht 92 erstrecken. Die oberen Source/Drain-Kontakte 124 und die Gatekontakte 126 können in einer ähnlichen Weise gebildet werden wie oben bezüglich 18A und 18B beschrieben.
  • In einer Ausführungsform umfasst ein Verfahren: Ätzen einer ersten Kontaktöffnung durch eine oder mehrere Zwischenschichtdielektrikumschichten (ILD-Schichten) über einer ersten epitaktischen Source/Drain-Region; Abscheiden eines ersten Opferabstandhalters entlang erster Seitenwände der ILD-Schichten in der ersten Kontaktöffnung, wobei das Abscheiden des ersten Opferabstandhalters ein Abscheiden einer Opferabstandhalterschicht in der ersten Kontaktöffnung durch einen ersten Abscheidungsprozess umfasst; Abscheiden eines ersten Kontaktabstandhalters entlang einer Seitenwand des ersten Opferabstandhalters in der ersten Kontaktöffnung, wobei das Abscheiden des ersten Kontaktabstandhalters ein Abscheiden einer Kontaktabstandhalterschicht in der ersten Kontaktöffnung durch einen zweiten Abscheidungsprozess umfasst, wobei der zweite Abscheidungsprozess eine größere Einheitlichkeit aufweist als der erste Abscheidungsprozess; Bilden eines ersten Source/Drain-Kontakts entlang einer Seitenwand des ersten Kontaktabstandhalters in der ersten Kontaktöffnung, wobei der erste Source/Drain-Kontakt mit der ersten epitaktischen Source/Drain-Region verbunden ist; und nach dem Abscheiden des ersten Source/Drain-Kontakts, Entfernen eines Abschnitts des ersten Opferabstandhalters zum Bilden des ersten Hohlraums zwischen der Seitenwand des ersten Kontaktabstandhalters und den ersten Seitenwänden der ILD-Schichten.
  • In einigen Ausführungsformen des Verfahrens umfasst das Abscheiden des ersten Opferabstandhalters: Entfernen horizontaler Abschnitte der Opferabstandhalterschicht, wobei der erste Opferabstandhalter vertikale Abschnitte der Opferabstandhalterschicht umfasst, die in der ersten Kontaktöffnung zurückbleiben. In einigen Ausführungsformen des Verfahrens umfasst das Abscheiden des ersten Kontaktabstandhalters: Entfernen horizontaler Abschnitte der Kontaktabstandhalterschicht, wobei der erste Kontaktabstandhalter vertikale Abschnitte der Kontaktabstandhalterschicht umfasst, die in der ersten Kontaktöffnung zurückbleiben. In einigen Ausführungsformen des Verfahrens ist der erste Abscheidungsprozess die chemische Gasphasenabscheidung und der zweite Abscheidungsprozess ist die Atomlagenabscheidung. In einigen Ausführungsformen des Verfahrens umfasst das Entfernen des Abschnitts des ersten Opferabstandhalters: Ätzen eines oberen Abschnitts des ersten Opferabstandhalters mit einem Ätzprozess, wobei der Ätzprozess ein Material des ersten Opferabstandhalters mit einer höheren Rate entfernt als ein Material des ersten Kontaktabstandhalters. In einigen Ausführungsformen des Verfahrens bildet der Ätzprozess einen Restabstandhalter, der einen unteren Abschnitt umfasst des ersten Opferabstandhalters umfasst, der nach dem Ätzprozess zurückbleibt. In einigen Ausführungsformen des Verfahrens ist die erste epitaktische Source/Drain-Region an eine Gateelektrode angrenzend angeordnet, wobei ein erster Abstand zwischen einer obersten Fläche der ersten epitaktischen Source/Drain-Region und einer obersten Fläche des Restabstandhalters kleiner als ein zweiter Abstand zwischen der obersten Fläche des Restabstandhalters und einer obersten Fläche der Gateelektrode ist. In einigen Ausführungsformen umfasst das Verfahren ferner: Ätzen einer zweiten Kontaktöffnung durch die ILD-Schichten über einer zweiten epitaktischen Source/Drain-Region, wobei die zweite Kontaktöffnung eine größere Breite aufweist als die erste Kontaktöffnung; Abscheiden eines zweiten Opferabstandhalters entlang zweiter Seitenwände der ILD-Schichten in der zweiten Kontaktöffnung, wobei der zweite Opferabstandhalter eine größere Breite aufweist als der erste Opferabstandhalter; Abscheiden eines zweiten Kontaktabstandhalters entlang einer Seitenwand des zweiten Opferabstandhalters in der zweiten Kontaktöffnung, wobei der zweite Kontaktabstandhalter und der erste Kontaktabstandhalter eine selbe Breite aufweisen; Bilden eines zweiten Source/Drain-Kontakts entlang einer Seitenwand des zweiten Kontaktabstandhalters in der zweiten Kontaktöffnung, wobei der zweite Source/Drain-Kontakt mit der zweiten epitaktischen Source/Drain-Region verbunden ist; und beim Entfernen des Abschnitts des ersten Opferabstandhalters, Entfernen eines Abschnitts des zweiten Opferabstandhalters zum Bilden eines zweiten Hohlraums zwischen der Seitenwand des zweiten Kontaktabstandhalters und den zweiten Seitenwänden der ILD-Schichten. In einigen Ausführungsformen umfasst das Verfahren ferner: Abscheiden einer ersten Dielektrikumschicht über den ILD-Schichten, in einem oberen Abschnitt des ersten Hohlraums und in einem oberen Abschnitt des zweiten Hohlraums, wobei Abschnitte der ersten Dielektrikumschicht in dem ersten Hohlraum eine erste Höhe aufweisen, Abschnitte der zweiten Dielektrikumschicht in dem zweiten Hohlraum eine zweite Höhe aufweisen, und die erste Höhe geringer als die zweite Höhe ist. Das Verfahren umfasst ferner: nach dem Abscheiden der ersten Dielektrikumschicht, Erweitern von mindestens einer der ILD-Schichten zum Schrumpfen des Hohlraums, wobei das Erweitern das Implantieren einer Unreinheit in mindestens einer der ILD-Schichten umfasst.
  • In einer Ausführungsform umfasst eine Vorrichtung: eine Gateelektrode; eine epitaktische Source/Drain-Region, die an die Gateelektrode angrenzt; eine oder mehrere Zwischenschichtdielektrikumschichten (ILD-Schichten) über der epitaktischen Source/Drain-Region; einen ersten Source/Drain-Kontakt, der sich durch die ILD-Schichten erstreckt, wobei der erste Source/Drain-Kontakt mit der epitaktischen Source/Drain-Region verbunden ist; einen Kontaktabstandhalter, der den ersten Source/Drain-Kontakt umgibt; und einen Hohlraum, der zwischen dem Kontaktabstandhalter und den ILD-Schichten angeordnet ist.
  • In einigen Ausführungsformen umfasst die Vorrichtung ferner: einen ersten Abstandhalter, der zwischen dem Kontaktabstandhalter und den ILD-Schichten angeordnet ist, wobei der erste Abstandhalter mit der epitaktischen Source/Drain-Region in Kontakt steht. In einigen Ausführungsformen der Vorrichtung ist ein erster Abstand zwischen einer obersten Fläche der epitaktischen Source/Drain-Region und einer obersten Fläche des ersten Abstandhalters kleiner als ein zweiter Abstand zwischen der obersten Fläche des ersten Abstandhalters und einer obersten Fläche der Gateelektrode. In einigen Ausführungsformen umfasst die Vorrichtung ferner: eine erste Dielektrikumschicht, die einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt über den ILD-Schichten, dem Kontaktabstandhalter und dem ersten Source/Drain-Kontakt angeordnet ist, der zweite Abschnitt zwischen dem Kontaktabstandhalter und den ILD-Schichten angeordnet ist und der Hohlraum über dem ersten Abstandhalter und unter der ersten Dielektrikumschicht angeordnet ist. In einigen Ausführungsformen der Vorrichtung ist der Hohlraum über dem ersten Abstandhalter und unter der ersten Dielektrikumschicht angeordnet.
  • In einer Ausführungsform umfasst eine Vorrichtung: ein Halbleitersubstrat; eine erste epitaktische Source/Drain-Region in dem Halbleitersubstrat; eine zweite epitaktische Source/Drain-Region in dem Halbleitersubstrat; eine oder mehrere Zwischenschichtdielektrikumschichten (ILD-Schichten) über der ersten epitaktischen Source/Drain-Region und der zweiten epitaktischen Source/Drain-Region; einen ersten Source/Drain-Kontakt, der sich durch die ILD-Schichten erstreckt, wobei der erste Source/Drain-Kontakt mit der ersten epitaktischen Source/Drain-Region verbunden ist; einen ersten Kontaktabstandhalter, der den ersten Source/Drain-Kontakt umgibt; einen ersten Hohlraum, der zwischen dem ersten Kontaktabstandhalter und den ILD-Schichten angeordnet ist; einen zweiten Source/Drain-Kontakt, der sich durch die ILD-Schichten erstreckt, wobei der zweite Source/Drain-Kontakt mit der zweiten epitaktischen Source/Drain-Region verbunden ist; einen zweiten Kontaktabstandhalter, der den zweiten Source/Drain-Kontakt umgibt, wobei der zweite Kontaktabstandhalter und der erste Kontaktabstandhalter eine selbe Breite aufweisen; und einen zweiten Hohlraum, der zwischen dem zweiten Kontaktabstandhalter und den ILD-Schichten angeordnet ist, wobei der zweite Hohlraum eine größere Breite als der erste Hohlraum aufweist.
  • In einigen Ausführungsformen umfasst die Vorrichtung ferner: einen ersten Abstandhalter, der zwischen dem ersten Kontaktabstandhalter und den ILD-Schichten angeordnet ist, wobei der erste Hohlraum über dem ersten Abstandhalter angeordnet ist, wobei der erste Abstandhalter und der erste Hohlraum eine selbe Breite aufweisen; und einen zweiten Abstandhalter, der zwischen dem zweiten Kontaktabstandhalter und den ILD-Schichten angeordnet ist, wobei der zweite Hohlraum über dem zweiten Abstandhalter angeordnet ist und der zweite Abstandhalter und der zweite Hohlraum eine selbe Breite aufweisen. In einigen Ausführungsformen der Vorrichtung weist der erste Abstandhalter eine größere Höhe auf als der zweite Abstandhalter. In einigen Ausführungsformen der Vorrichtung weisen der erste Abstandhalter und der zweite Abstandhalter eine größere Ätzrate bezüglich eines Ätzprozesses auf als der erste Kontaktabstandhalter und der zweite Kontaktabstandhalter. In einigen Ausführungsformen umfasst die Vorrichtung ferner: eine erste Dielektrikumschicht, die einen ersten Abschnitt, einen zweiten Abschnitt und einen dritten Abschnitt aufweist, wobei der erste Abschnitt zwischen dem ersten Kontaktabstandhalter und den ILD-Schichten angeordnet ist, der zweite Abschnitt zwischen dem zweiten Kontaktabstandhalter und den ILD-Schichten angeordnet ist und der dritte Abschnitt über dem ersten Abschnitt und dem zweiten Abschnitt angeordnet ist. In einigen Ausführungsformen der Vorrichtung weist der erste Abschnitt der ersten Dielektrikumschicht eine größere Höhe auf als der erste Abschnitt der ersten Dielektrikumschicht.

Claims (9)

  1. Verfahren umfassend: Ätzen einer ersten Kontaktöffnung (94, 94A, 94B) durch eine oder mehrere ILD-Schichten (74, 92) über einer ersten epitaktischen Source/Drain-Region (70, 70A, 70B); Abscheiden eines ersten Opferabstandhalters (100, 100A, 100B) entlang erster Seitenwände der ILD-Schichten (74, 92) in der ersten Kontaktöffnung (94, 94A, 94B); Abscheiden eines ersten Kontaktabstandhalters (104) entlang einer Seitenwand des ersten Opferabstandhalters (100, 100A, 100B) in der ersten Kontaktöffnung (94, 94A, 94B); Bilden eines ersten Source/Drain-Kontakts (106, 106A, 106B) entlang einer Seitenwand des ersten Kontaktabstandhalters (104) in der ersten Kontaktöffnung (94, 94A, 94B), wobei der erste Source/Drain-Kontakt (106, 106A, 106B) mit der ersten epitaktischen Source/Drain-Region (70, 70A, 70B) verbunden ist; nach dem Abscheiden des ersten Source/Drain-Kontakts (106, 106A, 106B), Entfernen eines Abschnitts des ersten Opferabstandhalters (100, 100A, 100B), um einen ersten Hohlraum (110, 110A, 110B) zwischen der Seitenwand des ersten Kontaktabstandhalters (104) und den ersten Seitenwänden der ILD-Schichten (74, 92) zu bilden; Abscheiden einer ersten Dielektrikumschicht (120) über den ILD Schichten (74, 92) und in einem oberen Abschnitt des ersten Hohlraums (110, 110A, 110B); und nach dem Abscheiden der ersten Dielektrikumschicht (120), Erweitern von mindestens einer der ILD-Schichten (74, 92) zum Verkleinern des Hohlraums (110, 110A, 110B), wobei das Erweitern das Implantieren einer Verunreinigung in mindestens eine der ILD-Schichten (74, 92) umfasst.
  2. Verfahren nach Anspruch 1, wobei das Abscheiden des ersten Opferabstandhalters (100, 100A, 100B) umfasst: Entfernen horizontaler Abschnitte (96H) der Opferabstandhalterschicht (96), wobei der erste Opferabstandhalter (100, 100A, 100B) vertikale Abschnitte (96H) der Opferabstandhalterschicht (96) aufweist, die in der ersten Kontaktöffnung (94, 94A, 94B) zurückbleiben.
  3. Verfahren nach Anspruch 2, wobei das Abscheiden des ersten Kontaktabstandhalters (104) umfasst: Entfernen horizontaler Abschnitte (102H) der Kontaktabstandhalterschicht (102), wobei der erste Kontaktabstandhalter (104) vertikale Abschnitte (102V) der Kontaktabstandhalterschicht (102) aufweist, die in der ersten Kontaktöffnung (94, 94A, 94B) zurückbleiben.
  4. Verfahren nach Anspruch 3, wobei der erste Abscheidungsprozess chemische Gasphasenabscheidung ist und der zweite Abscheidungsprozess Atomlagenabscheidung ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen des Abschnitts des ersten Opferabstandhalters (100, 100A, 100B) umfasst: Ätzen eines oberen Abschnitts des ersten Opferabstandhalters (100, 100A, 100B) durch einen Ätzprozess, wobei der Ätzprozess ein Material des ersten Opferabstandhalters (100, 100A, 100B) mit einer höheren Rate entfernt als ein Material des ersten Kontaktabstandhalters (104).
  6. Verfahren nach Anspruch 5, wobei der Ätzprozess einen Restabstandhalter (112, 112A, 112B) bildet, der einen unteren Abschnitt des ersten Opferabstandhalters (100, 100A, 100B) aufweist, der nach dem Ätzprozess zurückbleibt.
  7. Verfahren nach Anspruch 6, wobei die erste epitaktische Source/Drain-Region (70, 70A, 70B) an eine Gateelektrode (84) anliegend angeordnet ist, wobei ein erster Abstand (H2A, H2B) zwischen einer obersten Fläche der ersten epitaktischen Source/Drain-Region (70, 70A, 70B) und einer obersten Fläche des Restabstandhalters (112, 112A, 112B) kleiner als ein zweiter Abstand (H3A, H3B) zwischen der obersten Fläche des Restabstandhalters (112, 112A, 112B) und einer obersten Fläche der Gateelektrode (84) ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ätzen einer zweiten Kontaktöffnung (94, 94A, 94B) durch die ILD-Schichten (74, 92) über einer zweiten epitaktischen Source/Drain-Region (70, 70A, 70B), wobei die zweite Kontaktöffnung (94, 94A, 94B) eine größere Breite (W3A, W3B) aufweist als die erste Kontaktöffnung (94, 94A, 94B); Abscheiden eines zweiten Opferabstandhalters (100, 100A, 100B) entlang zweiter Seitenwände der ILD-Schichten (74, 92) in der zweiten Kontaktöffnung (94, 94A, 94B), wobei der zweite Opferabstandhalter (100, 100A, 100B) eine größere Breite (W4A, W4B) aufweist als der erste Opferabstandhalter (100, 100A, 100B); Abscheiden eines zweiten Kontaktabstandhalters (104) entlang einer Seitenwand des zweiten Opferabstandhalters (100, 100A, 100B) in der zweiten Kontaktöffnung (94, 94A, 94B), wobei der zweite Kontaktabstandhalter (104) und der erste Kontaktabstandhalter (104) eine gleiche Breite (W5) aufweisen; Bilden eines zweiten Source/Drain-Kontakts (106, 106A, 106B) entlang einer Seitenwand des zweiten Kontaktabstandhalters (104) in der zweiten Kontaktöffnung (94, 94A, 94B), wobei der zweite Source/Drain-Kontakt (106, 106A, 106B) mit der zweiten epitaktischen Source/Drain-Region (70, 70A, 70B) verbunden ist; und während des Entfernens des Abschnitts des ersten Opferabstandhalters (100, 100A, 100B), Entfernen eines Abschnitts des zweiten Opferabstandhalters (100, 100A, 100B), um einen zweiten Hohlraums (110, 110A, 110B) zwischen der Seitenwand des zweiten Kontaktabstandhalters (104) und den zweiten Seitenwänden der ILD-Schichten (74, 92) zu bilden.
  9. Verfahren nach Anspruch 8, ferner umfassend: Abscheiden der ersten Dielektrikumschicht (120) über den ILD-Schichten (74, 92) in einem oberen Abschnitt des ersten Hohlraums (110, 110A) und in einem oberen Abschnitt des zweiten Hohlraums (110, 110B), wobei Abschnitte (120A) der ersten Dielektrikumschicht (120) in dem ersten Hohlraum (110, 110A) eine erste Höhe (H1A) aufweisen, Abschnitte (120B) der ersten Dielektrikumschicht (120) in dem zweiten Hohlraum (110, 110A, 110B) eine zweite Höhe (H1B) aufweisen, und die erste Höhe (H1A) kleiner als die zweite Höhe (H1B) ist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3817067A1 (de) * 2019-10-30 2021-05-05 Nexperia B.V. Kombinierte mcd- und mos-transistorhalbleitervorrichtung
US11489053B2 (en) * 2020-04-09 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11862694B2 (en) * 2020-09-23 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220231023A1 (en) 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet device and method
TWI779730B (zh) * 2021-07-20 2022-10-01 南亞科技股份有限公司 形成半導體裝置的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265330A1 (en) 2007-04-30 2008-10-30 Martin Gerhardt Technique for enhancing transistor performance by transistor specific contact design
CN110098175A (zh) 2018-01-31 2019-08-06 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US20200105867A1 (en) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-Aligned Contact Air Gap Formation

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6656822B2 (en) 1999-06-28 2003-12-02 Intel Corporation Method for reduced capacitance interconnect system using gaseous implants into the ILD
US7834345B2 (en) 2008-09-05 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistors with superlattice channels
CN102244031B (zh) * 2010-05-14 2013-11-06 中国科学院微电子研究所 一种接触孔、半导体器件和二者的形成方法
KR20120121795A (ko) 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9305835B2 (en) * 2014-02-26 2016-04-05 International Business Machines Corporation Formation of air-gap spacer in transistor
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9443956B2 (en) * 2014-12-08 2016-09-13 Globalfoundries Inc. Method for forming air gap structure using carbon-containing spacer
US9412659B1 (en) * 2015-01-29 2016-08-09 Globalfoundries Inc. Semiconductor structure having source/drain gouging immunity
US9559184B2 (en) * 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US9536982B1 (en) * 2015-11-03 2017-01-03 International Business Machines Corporation Etch stop for airgap protection
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9716158B1 (en) * 2016-03-21 2017-07-25 International Business Machines Corporation Air gap spacer between contact and gate region
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US9768118B1 (en) 2016-09-19 2017-09-19 International Business Machines Corporation Contact having self-aligned air gap spacers
US10522642B2 (en) 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
KR102587891B1 (ko) * 2016-12-22 2023-10-12 삼성전자주식회사 반도체 소자
US10121675B2 (en) 2016-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and a method for fabricating the same
KR102365108B1 (ko) 2017-08-01 2022-02-18 삼성전자주식회사 집적회로 장치
US10236358B1 (en) * 2017-10-16 2019-03-19 Globalfoundries Inc. Integration of gate structures and spacers with air gaps
US10347720B2 (en) 2017-10-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Doping for semiconductor device with conductive feature
KR102376508B1 (ko) 2017-11-16 2022-03-18 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US10553696B2 (en) 2017-11-21 2020-02-04 International Business Machines Corporation Full air-gap spacers for gate-all-around nanosheet field effect transistors
CN109904120B (zh) * 2017-12-11 2021-12-14 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US10573552B2 (en) 2018-03-15 2020-02-25 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US11011617B2 (en) * 2018-03-23 2021-05-18 International Business Machines Corporation Formation of a partial air-gap spacer
US10573724B2 (en) * 2018-04-10 2020-02-25 International Business Machines Corporation Contact over active gate employing a stacked spacer
US10522649B2 (en) * 2018-04-27 2019-12-31 International Business Machines Corporation Inverse T-shaped contact structures having air gap spacers
US10861953B2 (en) * 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
US10755970B2 (en) * 2018-06-15 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structures
CN110660845A (zh) * 2018-06-28 2020-01-07 台湾积体电路制造股份有限公司 半导体结构的制造方法
US11205700B2 (en) * 2018-07-16 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap spacer and related methods
US10700180B2 (en) 2018-07-27 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
KR102560695B1 (ko) 2018-09-05 2023-07-27 삼성전자주식회사 집적회로 장치
US11121236B2 (en) * 2018-09-28 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with air spacer and stress liner
US10692987B2 (en) * 2018-10-19 2020-06-23 Globalfoundries Inc. IC structure with air gap adjacent to gate structure and methods of forming same
US10825721B2 (en) * 2018-10-23 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Insulating cap on contact structure and method for forming the same
US11031485B2 (en) * 2019-06-04 2021-06-08 International Business Machines Corporation Transistor with airgap spacer
US10937884B1 (en) * 2019-09-16 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate spacer with air gap for semiconductor device structure and method for forming the same
US11227950B2 (en) * 2019-09-16 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming air spacers in semiconductor devices
US11189706B2 (en) * 2020-02-11 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with airgap and method of forming the same
US11489053B2 (en) * 2020-04-09 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265330A1 (en) 2007-04-30 2008-10-30 Martin Gerhardt Technique for enhancing transistor performance by transistor specific contact design
CN110098175A (zh) 2018-01-31 2019-08-06 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US20200105867A1 (en) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-Aligned Contact Air Gap Formation

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