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DE102017126511A1 - Halbleiterbauelement und Herstellungsverfahren dafür - Google Patents

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DE102017126511A1
DE102017126511A1 DE102017126511.2A DE102017126511A DE102017126511A1 DE 102017126511 A1 DE102017126511 A1 DE 102017126511A1 DE 102017126511 A DE102017126511 A DE 102017126511A DE 102017126511 A1 DE102017126511 A1 DE 102017126511A1
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DE
Germany
Prior art keywords
layer
source
forming
dielectric layer
fin structure
Prior art date
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Pending
Application number
DE102017126511.2A
Other languages
English (en)
Inventor
Mark van Dal
Gerben Doornbos
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Bei einem Verfahren zur Herstellung einer Halbleitervorrichtung wird eine Finnenstruktur ausgebildet, die einen unteren Abschnitt, einen über dem unteren Abschnitt angeordneten Zwischenabschnitt und einen über dem Zwischenabschnitt angeordneten oberen Abschnitt aufweist. Der Zwischenabschnitt wird an einem Source/Drain-Bereich der Finnenstruktur entfernt, wodurch ein Zwischenraum zwischen dem unteren Abschnitt und dem oberen Abschnitt gebildet wird. In dem Zwischenraum wird eine isolierende Schicht ausgebildet. Über dem oberen Abschnitt wird eine Source/Drain-Kontaktschicht ausgebildet. Die Source/Drain-Kontaktschicht ist durch die isolierende Schicht vom unteren Abschnitt der Finnenstruktur getrennt.

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft eine integrierte Halbleiterschaltung und insbesondere eine Halbleitervorrichtung mit Gate-all-around-Feldeffekttransistoren und deren Herstellungsprozess.
  • STAND DER TECHNIK
  • Während die Halbleiterindustrie beim Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten hin zu Nanometertechnologie-Prozessknoten vorangeschritten ist, haben Herausforderungen, die sich sowohl aus Herstellungs- als auch aus Entwurfsproblemen ergaben, zur Entwicklung dreidimensionaler Entwürfe geführt, wie etwa eines Multigate-Feldeffekttransistors (FET), darunter eines Fin-FET (FinFET) und eines Gate-all-around- (GAA-) FET. Bei einem GAA FET wird ein Kanalbereich von einem Halbleiterdraht gebildet, der mit einer Gate-Dielektrikumsschicht und einer Gate-Elektrodenschicht umwickelt ist. Da die Gatestruktur den Kanalbereich auf allen seitlichen Flächen umgibt (umhüllt), weist der Transistor im Wesentlichen vier Gates auf, die den Strom durch den Kanalbereich steuern.
  • Figurenliste
  • Die vorliegende Offenbarung wird aus der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Figuren am besten verständlich. Es ist anzumerken, dass entsprechend der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zu Zwecken der Veranschaulichung verwendet werden. Vielmehr können die Abmessungen der verschiedenen Merkmale im Interesse der Klarheit der Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A und 1B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2A und 2B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3A und 3B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4A und 4B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5A und 5B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6A und 6B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7A und 7B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8A und 8B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9A, 9B und 9C zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10A und 10B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11A und 11B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 12A und 12B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 13A und 13B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 14A und 14B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 15A und 15B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 16A, 16B und 16C zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 17A, 17B und 17C zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 18A und 18B zeigen eine Halbleitervorrichtung mit einem GAA FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 19A und 19B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 20A und 20B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 21A, 21B und 21C zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 22A und 22B zeigen eine Halbleitervorrichtung mit einem GAA FET gemäß einer anderen Ausfiihrungsform der vorliegenden Offenbarung.
    • 23A und 23B zeigen eine Halbleitervorrichtung mit einem GAA FET gemäß einer anderen Ausfiihrungsform der vorliegenden Offenbarung.
    • 24A und 24B zeigen eine Halbleitervorrichtung mit einem FinFET gemäß einer anderen Ausfiihrungsform der vorliegenden Offenbarung.
    • 25A und 25B sind Versuchs- und Simulationsergebnisse, welche die Wirkungen der vorliegenden Offenbarungen zeigen.
    • 26A und 26B sind Versuchs- und Simulationsergebnisse, welche die Wirkungen der vorliegenden Offenbarungen zeigen.
    • 27A und 27B sind Versuchs- und Simulationsergebnisse, welche die Wirkungen der vorliegenden Offenbarungen zeigen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung bereitstellt. Spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sind nicht als einschränkend anzusehen. Zum Beispiel sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Außerdem kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen weitere Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass sich das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt befinden. Verschiedene Merkmale können im Interesse der Einfachheit und Klarheit willkürlich in unterschiedlichen Maßstäben gezeichnet sein.
  • Weiterhin können Begriffe, die räumliche Beziehungen bezeichnen, wie „unterhalb“, „unter“, „untere(r)“, „über“, „obere(r)“ und dergleichen, hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren dargestellt. Die räumliche Beziehungen bezeichnenden Begriffe sollen andere Ausrichtungen der in Verwendung oder in Betrieb befindlichen Vorrichtung, zusätzlich zu der in den Figuren abgebildeten Ausrichtung, mit einschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in eine andere Ausrichtung bewegt) werden, und die hier verwendeten Begriffe zur Beschreibung räumlicher Beziehungen können ebenfalls entsprechend interpretiert werden. Außerdem kann der Begriff „hergestellt sein aus“ entweder „umfassen“ oder „bestehen aus“ bedeuten.
  • Ein Gate-all-around-FET (GAA-FET) weist im Allgemeinen ein oder mehrere Halbleiterdrähte mit einem Kanalbereich und Source/Drain-Bereichen, die an beiden Enden des Kanalbereichs angeordnet sind, auf. Um den Halbleiterdraht (die Halbleiterdrähte) herzustellen, werden gestapelte Schichten aus verschiedenen Halbleitermaterialien, von denen eine (einige) eine Opferschicht ist (sind), ausgebildet, und danach wird (werden) die Opferschicht(en) entfernt, wodurch ein Halbleiterdraht (Halbleiterdrähte) zurückbleiben. In den Source/Drain-Bereichen kann die Opferschicht am Boden der gestapelten Schichten zurückbleiben, was einen parasitären Transistor verursachen würde. Der parasitäre Transistor in einem GAA FET wirkt sich nachteilig auf einen Sperrleckstrom (Off-state leakage current) aus. Insbesondere wenn ein Material mit schmaler Bandlücke, wie etwa Ge, als Kanalmaterial verwendet wird, wird der Sperrleckstrom verstärkt zu einem Problem.
  • Die vorliegende Offenbarung stellt eine Halbleitervorrichtung wie etwa einen GAA FET bereit, welche den Sperrleckstrom verringern kann.
  • 1A-17B zeigen sequenzielle Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass weitere Arbeitsschritte vor, während und nach den in 1A-17B dargestellten Prozessen vorgesehen werden können und einige der nachfolgend beschriebenen Arbeitsschritte ersetzt oder weggelassen werden können, um weitere Ausführungsformen des Verfahrens zu erhalten. Die Reihenfolge der Arbeitsschritte/Prozesse kann austauschbar sein. In 1A-17B zeigen die Figuren mit „B“ (1B, 2B, ...) Grundrisssichten (von oben gesehen), und die Figuren mit „A“ (1A, 2B, ...) zeigen Schnittansichten entlang der Y-Richtung (Linien Y1-Y1 oder Y2-Y2).
  • 1A und 1B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 1A ist eine Schnittansicht, die der Linie Y1-Y1 von 1B entspricht.
  • Wie in 1A und 1B dargestellt, wird eine erste Halbleiterschicht 20 über einem Substrat 10 epitaktisch ausgebildet, und eine zweite Halbleiterschicht 25 wird über der ersten Halbleiterschicht 20 epitaktisch ausgebildet.
  • Bei einer Ausführungsform enthält das Substrat 10 eine einzige kristalline Halbleiterschicht wenigstens auf ihrem Oberflächenabschnitt. Das Substrat 10 kann ein einzelnes kristallines Halbleitermaterial umfassen, wie etwa, unter anderem, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP. Bei einer Ausführungsform ist das Substrat 10 aus Si hergestellt.
  • Das Substrat 10 kann in seinem Oberflächenbereich eine oder mehrere Pufferschichten (nicht dargestellt) aufweisen. Die Pufferschichten können dazu dienen, die Gitterkonstante allmählich von derjenigen des Substrats zu derjenigen der Source/Drain-Bereiche zu ändern. Die Pufferschichten können aus epitaktisch aufgewachsenen einzelnen kristallinen Halbleitermaterialien ausgebildet sein, wie etwa, unter anderem, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP. Bei einer speziellen Ausführungsform umfasst das Substrat 10 Siliziumgermanium- (SiGe-) Pufferschichten, die auf dem Siliziumsubstrat 10 epitaktisch aufgewachsen sind. Die Germaniumkonzentration der SiGe-Pufferschichten kann sich von 30 Atom-% Germanium für die unterste Pufferschicht bis auf 70 Atom-% Germanium für die oberste Pufferschicht erhöhen. Das Substrat 10 kann verschiedene Bereiche aufweisen, welche auf geeignete Weise mit Verunreinigungen dotiert worden sind (z. B. p- oder n-Leitfähigkeit).
  • Die erste Halbleiterschicht 20, welche eine Opferschicht ist, umfasst ein Halbleitermaterial, das von dem Substrat 10 verschieden ist. Bei einigen Ausführungsformen ist die erste Halbleiterschicht 20 aus epitaktisch aufgewachsenen einzelnen kristallinen Halbleitermaterialien hergestellt, wie etwa, unter anderem, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP. Bei einer Ausführungsform ist die erste Halbleiterschicht aus SixGe1-x hergestellt, wobei 0,1 < x < 0,9 (kann im Weiteren einfach als SiGe bezeichnet werden). Die Dicke der ersten Halbleiterschicht 20 liegt bei einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 30 nm und liegt bei anderen Ausführungsformen im Bereich von etwa 10 nm bis etwa 20 nm.
  • Die zweite Halbleiterschicht 25 umfasst ein Halbleitermaterial, das von der ersten Halbleiterschicht 20 verschieden ist. Bei einigen Ausfiihrungsformen ist die zweite Halbleiterschicht 25 aus epitaktisch aufgewachsenen einzelnen kristallinen Halbleitermaterialien hergestellt, wie etwa, unter anderem, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP. Bei einer Ausführungsform ist die zweite Halbleiterschicht aus SiyGe1-y hergestellt, wobei x < y. Bei einer gewissen Ausführungsform ist die zweite Halbleiterschicht aus Si hergestellt. Die Dicke der zweiten Halbleiterschicht 25 liegt bei einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 80 nm und liegt bei anderen Ausführungsformen im Bereich von etwa 15 nm bis etwa 30 nm.
  • 2A und 2B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 2A ist eine Schnittansicht, die der Linie Y1-Y1 von 2B entspricht.
  • Es werden Finnenstrukturen 21 durch einen oder mehrere Arbeitsschritte der Photolithographie und des Ätzens ausgebildet, wie in 2A und 2B dargestellt. Die Finnenstrukturen 21 können mit einem beliebigen geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen unter Anwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, darunter Prozesse der Doppelstrukturierung oder Mehrfachstrukturierung. Im Allgemeinen kombinieren Prozesse der Doppelstrukturierung oder Mehrfachstrukturierung Photolithographie- und selbstjustierende Prozesse, was die Erzeugung von Strukturen ermöglicht, welche zum Beispiel Rastermaße aufweisen, die kleiner als diejenigen sind, die sonst bei Anwendung eines einzigen, direkten Photolithographieprozesses erreichbar sind. Zum Beispiel wird bei einer Ausführungsform eine Dummy-Schicht über einem Substrat ausgebildet und unter Anwendung eines Photolithographieprozesses strukturiert. Entlang der strukturierten Dummy-Schicht werden unter Anwendung eines selbstjustierenden Prozesses Abstandselemente (Spacer) ausgebildet. Die Dummy-Schicht wird anschließend entfernt, und die verbleibenden Spacer können dann verwendet werden, um die Finnen zu strukturieren.
  • Bei anderen Ausführungsformen können die Finnenstrukturen unter Verwendung einer Hartmaskenstruktur 22 als Ätzmaske strukturiert werden. Bei einigen Ausführungsformen umfasst die Hartmaskenstruktur 22 eine erste Maskenschicht und eine zweite Maskenschicht, die auf der ersten Maskenschicht angeordnet ist. Die erste Maskenschicht ist eine aus einem Siliziumoxid hergestellte Pufferoxidschicht, welche durch eine thermische Oxidation ausgebildet werden kann. Die zweite Maskenschicht ist aus einem Siliziumnitrid (SiN) hergestellt, welches durch chemische Gasphasenabscheidung (Chemical Vapor Deposition, CVD), darunter Niederdruck-CVD (Low Pressure CVD, LPCVD) und plasmaunterstützte CVD (Plasma Enhanced CVD; PECVD), physikalische Gasphasenabscheidung (Chemical Vapor Deposition, CVD), atomare Schichtabscheidung (Atomic Layer Deposition, ALD) oder andere geeignete Prozesse gebildet wird. Die abgeschiedene Hartmaskenschicht wird unter Anwendung von Arbeitsschritten der Strukturierung, darunter Photolithographie und Ätzen, zu einer Hartmaskenstruktur 22 strukturiert. Danach werden die zweite Halbleiterschicht 25, die erste Halbleiterschicht 20 und das Substrat 10 unter Verwendung der Hartmaskenstruktur zu Finnenstrukturen 21 strukturiert, die sich beide in der X-Richtung erstrecken. In 2A und 2B sind zwei Finnenstrukturen 21 in der Y-Richtung angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf zwei begrenzt und kann drei oder mehr betragen. Bei einigen Ausführungsformen werden eine oder zwei Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen ausgebildet, um die Strukturtreue bei den Arbeitsschritten der Strukturierung zu verbessern. Wie in 2A dargestellt, weist jede der Finnenstrukturen einen unteren Abschnitt 11 (ein Teil des Substrats 10), einen Zwischenabschnitt 20 (die erste Halbleiterschicht), der über dem unteren Abschnitt angeordnet ist, und einen oberen Abschnitt 25 (die zweite Halbleiterschicht), der über dem Zwischenabschnitt angeordnet ist, auf.
  • Die Breite des oberen Abschnitts der Finnenstruktur entlang der Y-Richtung liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 40 nm und liegt bei anderen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 20 nm. Die Höhe entlang der Z-Richtung der Finnenstruktur liegt bei einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 200 nm.
  • 3A und 3B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 3A ist eine Schnittansicht, die der Linie Y1-Y1 von 3B entspricht.
  • Nachdem die Finnenstrukturen 21 ausgebildet worden sind, wird eine erste isolierende Materialschicht 29, die eine oder mehrere Schichten eines isolierenden Materials umfasst, über dem Substrat 10 ausgebildet, so dass die Finnenstrukturen 21 vollständig in die erste isolierende Materialschicht 29 eingebettet sind. Das isolierende Material für die erste isolierende Materialschicht 29 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiCN, Fluor-dotiertes Silikatglas (FSG) oder ein dielektrisches Material mit niedrigem k-Wert umfassen, das durch LPCVD (Low Pressure Chemical Vapor Deposition, chemische Niederdruck-Gasphasenabscheidung), Plasma-CVD oder fließfähige CVD oder beliebige andere geeignete Filmbildungsverfahren gebildet wird. Bei einigen Ausführungsformen wird die erste isolierende Materialschicht 29 aus Siliziumoxid hergestellt. Nach der Ausbildung der ersten isolierenden Materialschicht 29 kann ein Arbeitsschritt des Temperns ausgeführt werden. Danach wird ein Arbeitsschritt der Planarisierung ausgeführt, wie etwa ein Verfahren des chemisch-mechanischen Polierens (CMP) und/oder ein Rückätzverfahren, so dass die Hartmaskenstrukturen 22 entfernt werden und obere Flächen der zweiten Halbleiterschicht 25 von der ersten isolierenden Materialschicht 29 freigelegt werden, wie in 3A dargestellt.
  • Bei einigen Ausführungsformen werden eine oder mehrere Fin-Liner-Schichten 28 über den Finnenstrukturen ausgebildet, bevor die erste isolierende Materialschicht 29 ausgebildet wird. Die Fin-Liner-Schicht 28 kann aus SiN oder einem Material auf der Basis von Siliziumnitrid (z. B. SiON oder SiCN) hergestellt sein.
  • 4A und 4B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 4A ist eine Schnittansicht, die der Linie Y1-Y1 von 4B entspricht.
  • Danach wird, wie 4A dargestellt, die erste isolierende Materialschicht 29 ausgespart, um eine erste isolierende Isolationsschicht 30 zu bilden, so dass die oberen Abschnitte der Finnenstrukturen 21 freigelegt werden. Mit diesem Arbeitsschritt werden die Finnenstrukturen 21 durch die erste isolierende Isolationsschicht 30, welche auch Flachgrabenisolation (Shallow Trench Isolation, STI) genannt wird, elektrisch voneinander getrennt. Nach dem Aussparungsätzen liegt die Höhe H1 der freigelegten Finnenstrukturen bei einigen Ausführungsformen in einem Bereich von etwa 40 nm bis etwa 100 nm, bei anderen Ausführungsformen in einem Bereich von etwa 60 nm bis etwa 80 nm.
  • Wie in 4A dargestellt, wird ein Teil der ersten Halbleiterschicht 20 von der ersten isolierenden Isolationsschicht 30 freigelegt. Bei anderen Ausführungsformen wird die erste Halbleiterschicht 20 vollständig von der ersten isolierenden Isolationsschicht 30 freigelegt.
  • 5A und 5B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 5A ist eine Schnittansicht, die der Linie Y2-Y2 von 5B entspricht.
  • Nachdem die erste isolierende Isolationsschicht 30 ausgebildet worden ist, wird eine Dummy-Gate-Struktur 40 ausgebildet, wie in 5A und 5B dargestellt. Die Dummy-Gate-Struktur 40 umfasst eine Dummy-Gate-Dielektrikumsschicht und eine Dummy-Gate-Elektrodenschicht. Die Dummy-Gate-Dielektrikumsschicht umfasst eine oder mehrere Schichten von isolierendem Material, wie etwa einem Material auf der Basis von Siliziumoxid. Bei einer Ausführungsform wird Siliziumoxid verwendet, das durch CVD ausgebildet wird. Die Dicke der Dummy-Gate-Dielektrikumsschicht liegt bei einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm.
  • Die Dummy-Gate-Struktur 40 wird ausgebildet, indem zuerst die Dummy-Gate-Dielektrikumsschicht über den freiliegenden Finnenstrukturen 21 und der Oberseite ersten isolierenden Isolationsschicht 30 abdeckend aufgebracht wird. Danach wird eine Dummy-Gate-Elektrodenschicht auf die Dummy-Gate-Dielektrikumsschicht abdeckend aufgebracht, so dass die Finnenstrukturen vollständig in die Dummy-Gate-Elektrodenschicht eingebettet werden. Die Dummy-Gate-Elektrodenschicht enthält Silizium wie etwa polykristallines Silizium (Polysilizium) oder amorphes Silizium. Bei einigen Ausführungsformen ist die Dummy-Gate-Elektrodenschicht aus Polysilizium hergestellt. Die Dicke der Dummy-Gate-Elektrodenschicht liegt bei einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 300 nm. Bei einigen Ausführungsformen wird die Dummy-Gate-Elektrodenschicht einem Arbeitsschritt der Planarisierung unterzogen. Die Dummy-Gate-Dielektrikumsschicht und die Dummy-Gate-Elektrodenschicht werden unter Anwendung von CVD, darunter LPCVD und PECVD, PVD, ALD oder eines anderen geeigneten Prozesses abgeschieden. Anschließend wird eine Maskenschicht über der Dummy-Gate-Elektrodenschicht ausgebildet. Die Maskenschicht kann eine Resiststruktur oder eine Hartmaskenstruktur sein.
  • Als Nächstes wird ein Arbeitsschritt der Strukturierung auf der Maskenschicht ausgeführt, und die Dummy-Gate-Elektrodenschicht wird strukturiert, um die Dummy-Gate-Strukturen 40 auszubilden, wie in 5A und 5B dargestellt. Durch das Strukturieren der Dummy-Gate-Strukturen werden die oberen Abschnitte der Finnenstrukturen 21, welche Source/Drain-Bereiche werden sollen, teilweise auf gegenüberliegenden Seiten der Dummy-Gate-Strukturen freigelegt, wie in 5B dargestellt. In dieser Offenbarung werden eine Source und ein Drain austauschbar verwendet, und ihre Strukturen sind im Wesentlichen dieselben. In 5B werden zwei Dummy-Gate-Strukturen 40 auf jeweils auf einer Finnenstruktur 21 ausgebildet, und eine Dummy-Gate-Struktur 40 wird auf zwei Finnenstrukturen 21 ausgebildet. Das Layout ist jedoch nicht auf 5B beschränkt.
  • Die Breite der Dummy-Gate-Strukturen 40 in der X-Richtung liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 30 nm und liegt bei anderen Ausführungsformen in einem Bereich von etwa 7 nm bis etwa 15 nm. Ein Rastermaß der Dummy-Gate-Strukturen liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 50 nm und liegt bei anderen Ausführungsformen in einem Bereich von etwa 15 nm bis etwa 40 nm.
  • 6A und 6B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 6A ist eine Schnittansicht, die der Linie Y2-Y2 von 6B entspricht.
  • Nachdem die Dummy-Gate-Strukturen 40 ausgebildet worden sind, wird unter Anwendung von CVD oder anderer geeigneter Verfahren eine Deckschicht aus einem isolierenden Material für Seitenwand-Abstandhalter 45 konform ausgebildet. Die Deckschicht wird auf eine konforme Weise abgeschieden, so dass sie mit im Wesentlichen gleichen Dicken auf vertikalen Flächen, wie etwa den Seitenwänden, horizontalen Flächen und der Oberseite der Dummy-Gate-Strukturen ausgebildet wird. Bei einigen Ausführungsformen wird die Deckschicht bis zu einer Dicke im Bereich von etwa 2 nm bis etwa 20 nm abgeschieden. Bei einer Ausführungsform ist das isolierende Material der Deckschicht von den Materialien der ersten isolierenden Isolationsschicht und der zweiten isolierenden Isolationsschicht verschieden und ist aus einem Material auf der Basis von Siliziumnitrid hergestellt, wie etwa SiN, SiON, SiOCN oder SiCN und Kombinationen davon. Bei einigen Ausführungsformen ist die Deckschicht (Seitenwand-Abstandhalter 45) aus SiN hergestellt. Die Seitenwand-Abstandhalter 45 werden auf gegenüberliegenden Seitenwänden der Dummy-Gate-Strukturen 40 durch anisotrope Ätzung hergestellt, wie in 6A und 6B dargestellt.
  • 7A und 7B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 7A ist eine Schnittansicht, die der Linie Y2-Y2 von 7B entspricht.
  • Nachdem die Seitenwand-Abstandhalter 45 ausgebildet worden sind, wird eine dielektrische Zwischenschicht (Interlayer Dielectric, ILD) 50 ausgebildet, wie in 7A und 7B dargestellt. Die Materialien für die ILD-Schicht 50 umfassen Verbindungen, welche Si, O, C und/oder H umfassen, wie etwa Siliziumoxid, SiCOH und SiOC. Es können organische Materialien, wie etwa Polymere, für die ILD-Schicht 50 verwendet werden. Nachdem die ILD-Schicht 50 ausgebildet worden ist, wird ein Arbeitsschritt der Planarisierung, wie etwa CMP, ausgeführt, so dass die oberen Abschnitte der Dummy-Gate-Elektrodenschichten der Dummy-Gate-Strukturen 40 freigelegt werden.
  • 8A und 8B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 8A ist eine Schnittansicht, die der Linie Y2-Y2 von 8B entspricht.
  • Als Nächstes werden, wie in 8A und 8B dargestellt, die Dummy-Gate-Strukturen 40 entfernt, wodurch Gate-Zwischenräume 48 gebildet werden, in welchen jeweils die oberen Abschnitte der Finnenstrukturen 21 (die zweite Halbleiterschicht 25 und wenigstens ein Teil der ersten Halbleiterschicht 20) freigelegt werden. Die Seitenwand-Abstandhalter 45 werden nicht entfernt.
  • Die Dummy-Gate-Strukturen können unter Anwendung von Plasma-Trockenätzen und/oder Nassätzen entfernt werden. Wenn die Dummy-Gate-Elektrodenschicht aus Polysilizium besteht und die ILD-Schicht 50 aus Siliziumoxid besteht, kann ein Nassätzmittel wie etwa eine TMAH-Lösung verwendet werden, um die Dummy-Gate-Elektrodenschicht selektiv zu entfernen. Danach wird die Dummy-Gate-Dielektrikumsschicht unter Anwendung von Plasma-Trockenätzen und/oder Nassätzen entfernt.
  • 9A-9C zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 9A ist eine Schnittansicht, die der Linie Y2-Y2 von 9B entspricht, und 9C ist eine Schnittansicht, die der Linie X1-X1 von 9B entspricht.
  • In den Gate-Zwischenräumen 48 wird die erste Halbleiterschicht 20 entfernt, wodurch ein Zwischenraum 19 gebildet wird, wie in 9A dargestellt. Wenn die ersten Halbleiterschichten 20 aus Ge oder SiGe bestehen und die zweiten Halbleiterschichten 25 und das Substrat 10 aus Si bestehen, können die ersten Halbleiterschichten 20 unter Verwendung eines Nassätzmittels, wie etwa, unter anderem, Ammoniumhydroxid- (NH4OH-), Tetramethylammoniumhydroxid- (TMAH-), Ethylendiamin-pyrocatechol- (EDP-) oder Kaliumhydroxid- (KOH-) Lösung, selektiv entfernt werden. Durch Entfernen der ersten Halbleiterschicht 20 im Gate-Zwischenraum 48 wird eine Halbleiter-Drahtstruktur mit einem Kanalbereich ausgebildet. In Abhängigkeit vom Aspektverhältnis der zweiten Halbleiterschicht 25 kann die Halbleiter-Drahtstruktur auch als Halbleiter-Finnenstruktur bezeichnet werden.
  • 10A und 10B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 10A ist eine Schnittansicht, die der Linie Y2-Y2 von 10B entspricht.
  • Nachdem die Kanalschicht ausgebildet worden ist, wird eine Gate-Dielektrikumsschicht 23 über dem Kanalbereich (zweite Halbleiterschicht 25) und den umgebenden Bereichen ausgebildet, wie in 10A und 10B dargestellt. Bei gewissen Ausführungsformen umfasst die Gate-Dielektrikumsschicht 23 eine oder mehrere Schichten eines dielektrischen Materials, wie etwa Siliziumoxid, Siliziumnitrid oder ein dielektrisches Material mit hohem k-Wert, ein anderes geeignetes dielektrisches Material und/oder Kombinationen davon. Beispiele dielektrischer Materialien mit hohem k-Wert sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid- (HfO2-Al2O3-) Legierung, andere geeignete dielektrische Materialien mit hohem k-Wert und/oder Kombinationen davon. Bei einigen Ausführungsformen umfasst die Gate-Dielektrikumsschicht 23 eine Grenzflächenschicht, die zwischen den Kanalschichten und dem dielektrischen Material ausgebildet ist.
  • Die Gate-Dielektrikumsschicht 23 kann durch CVD, ALD oder ein beliebiges geeignetes Verfahren ausgebildet werden. Bei einer Ausführungsform wird die Gate-Dielektrikumsschicht 23 unter Anwendung eines Abscheidungsprozesses mit hoher Konformität ausgebildet, wie etwa ALD, um die Ausbildung einer Gate-Dielektrikumsschicht sicherzustellen, die eine gleichmäßige Dicke um jede Kanalschicht herum aufweist. Die Dicke der Gate-Dielektrikumsschicht 23 liegt bei einer Ausführungsform in einem Bereich von etwa 1 nm bis etwa 6 nm.
  • 11A-12B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 11B und 12B sind gleich. 11A ist eine Schnittansicht, die der Linie Y2-Y2 von 11B entspricht, und 12A ist eine Schnittansicht, die der Linie Y1-Y1 von 12B entspricht.
  • Anschließend wird eine Gate-Elektrodenschicht 60 auf der Gate-Dielektrikumsschicht 23 ausgebildet. Die Gate-Elektrodenschicht 60 umfasst eine oder mehrere Schichten eines leitfähigen Materials, wie etwa Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon.
  • Die Gate-Elektrodenschicht 60 kann durch CVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren ausgebildet werden. Die Gate-Dielektrikumsschicht und die Elektrodenschicht werden auch über der Oberseite der ILD-Schicht 50 abgeschieden. Die Gate-Dielektrikumsschicht und die Gate-Elektrodenschicht, die über der ILD-Schicht 50 ausgebildet wurden, werden danach zum Beispiel unter Anwendung von CMP planarisiert, bis die Oberseite der ILD-Schicht 50 freigelegt ist, wie in 11A dargestellt.
  • Bei gewissen Ausführungsformen der vorliegenden Offenbarung sind eine oder mehrere Arbeitsfunktionseinstellungsschichten (nicht dargestellt) zwischen der Gate-Dielektrikumsschicht 23 und der Gate-Elektrodenschicht 60 angeordnet. Die Arbeitsfunktionseinstellungsschichten sind aus einem leitfähigen Material hergestellt, wie etwa einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Arbeitsfunktionseinstellungsschicht verwendet, und für den p-Kanal-FET werden eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Arbeitsfunktionseinstellungsschicht verwendet. Die Arbeitsfunktionseinstellungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess ausgebildet werden. Ferner kann die Arbeitsfunktionseinstellungsschicht getrennt für den n-Kanal-FET und den p-Kanal-FET ausgebildet werden, welche unterschiedliche Metallschichten verwenden können.
  • 12A zeigt die Source/Drain-Bereiche, nachdem die Gate-Elektrodenschicht 60 ausgebildet worden ist. Wie in 12A dargestellt, verbleiben die ersten Halbleiterschichten 20 in der Finnenstruktur.
  • 13A und 13B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 13A ist eine Schnittansicht, die der Linie Y1-Y1 von 13B entspricht.
  • Wie in 13A und 13B dargestellt, wird die ILD-Schicht 50 durch einen oder mehrere Arbeitsschritte der Lithographie und des Ätzens strukturiert, wodurch eine erste Source/Drain-Öffnung 58 ausgebildet wird. In der ersten Source/Drain-Öffnung 58 sind die zweite Halbleiterschicht 25 und wenigstens ein Teil der ersten Halbleiterschicht 20 freigelegt.
  • Bei einigen Ausführungsformen wird die zweite Halbleiterschicht 25, welche ein Source/Drain-Bereich wird, mit geeigneten Dotierstoffen dotiert, bevor oder nachdem die erste Source/Drain-Öffnung 58 ausgebildet wird. Bei anderen Ausführungsformen werden eine oder mehrere Epitaxieschichten über der zweiten Halbleiterschicht 25 ausgebildet, bevor oder nachdem die erste Source/Drain-Öffnung 58 ausgebildet wird.
  • In 13A und 13Bwird eine Source/Drain-Öffnung 58 ausgebildet, um zwei Finnenstrukturen freizulegen. Die Konfiguration ist jedoch nicht hierauf beschränkt. Bei einigen Ausfiihrungsformen wird eine Source/Drain-Öffnung 58 über nur einer Finnenstruktur ausgebildet, und bei anderen Ausführungsformen wird eine Source/Drain-Öffnung 58 über drei oder mehr Finnenstrukturen ausgebildet.
  • 14A und 14B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 14A ist eine Schnittansicht, die der Linie Y1-Y1 von 14B entspricht.
  • In den ersten Source/Drain-Öffnungen 58 wird die erste Halbleiterschicht 20 entfernt, wodurch ein Zwischenraum 27 gebildet wird, wie in 14A dargestellt. Wenn die ersten Halbleiterschichten 20 aus Ge oder SiGe bestehen und die zweiten Halbleiterschichten 25 und das Substrat 10 aus Si bestehen, können die ersten Halbleiterschichten 20 unter Verwendung eines Nassätzmittels, wie etwa, unter anderem, Ammoniumhydroxid- (NH4OH-), Tetramethylammoniumhydroxid- (TMAH-), Ethylendiamin-pyrocatechol- (EDP-) oder Kaliumhydroxid- (KOH-) Lösung, selektiv entfernt werden. Durch Entfernen der ersten Halbleiterschicht 20 in der ersten Source/Drain-Öffnung 58 wird ein Source/Drain-Bereich von dem Substrat 10 getrennt (der untere Abschnitt der von dem Substrat 10 vorstehenden Finnenstruktur).
  • 15A und 15B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 15A ist eine Schnittansicht, die der Linie Y1-Y1 von 15B entspricht.
  • Danach wird eine isolierende Materialschicht 70, die eine oder mehrere Schichten eines isolierenden Materials umfasst, ausgebildet, um die erste Source/Drain-Öffnung zu füllen, wie in 15A dargestellt. Das isolierende Material für die isolierende Materialschicht 70 ist von demjenigen der ILD-Schicht 50 verschieden und kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiOC, SiCN, Fluor-dotiertes Silikatglas (FSG) oder ein dielektrisches Material mit niedrigem k-Wert umfassen, das durch LPCVD (Low Pressure Chemical Vapor Deposition, chemische Niederdruck-Gasphasenabscheidung), Plasma-CVD, atomare Schichtabscheidung (Atomic Layer Deposition, ALD) oder fließfähige CVD oder beliebige andere geeignete Filmbildungsverfahren gebildet wird. Bei einigen Ausfiihrungsformen umfasst die isolierende Materialschicht 70 SiCO oder SiOCN. Nach der Ausbildung der isolierenden Materialschicht 70 kann ein Arbeitsschritt des Temperns ausgeführt werden.
  • 16A-16C zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 16A ist eine Schnittansicht, die der Linie Y1-Y1 von 16B entspricht, und 16C ist eine Schnittansicht, die der Linie X1-X1 von 16B entspricht.
  • Danach wird die isolierende Materialschicht 70 ausgespart, wodurch eine zweite Source/Drain-Öffnung 72 gebildet wird, wie in 16A und 16B dargestellt. Da die isolierende Materialschicht 70 aus einem anderen Material wie die ILD-Schicht 50 hergestellt ist, kann die isolierende Materialschicht 70 in Bezug auf die ILD-Schicht 50 selektiv geätzt werden. Bei gewissen Ausführungsformen kann die isolierende Materialschicht 70 ohne eine Resistmaske geätzt werden, um die isolierende Materialschicht 70 freizulegen und die ILD-Schicht um die isolierende Materialschicht 70 herum zu bedecken.
  • Die Dicke H2 der isolierenden Materialschicht 70 unter der zweiten Halbleiterschicht 25 ist im Wesentlichen dieselbe wie die Dicke der ersten Halbleiterschicht 20 und liegt bei einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 30 nm und liegt bei anderen Ausführungsformen im Bereich von etwa 10 nm bis etwa 20 nm. Die Dicke H3 der isolierenden Materialschicht 70 auf der ersten isolierenden Isolationsschicht 30 liegt bei einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 20 nm und liegt bei anderen Ausführungsformen im Bereich von etwa 5 nm bis etwa 15 nm.
  • 17A-17C zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer Ausführungsform der vorliegenden Offenbarung. 17A ist eine Schnittansicht, die der Linie Y1-Y1 von 17B entspricht, und 17C ist eine Schnittansicht, die der Linie X1-X1 von 17B entspricht.
  • Nachdem die isolierende Materialschicht 70 vertieft worden ist, wird in der zweiten Source/Drain-Öffnung 72 ein leitfähiges Material ausgebildet. Das leitfähige Material wird in und über der zweiten Source/Drain-Öffnung 72 ausgebildet, und danach wird ein Arbeitsschritt der Planarisierung, wie etwa ein CMP-Arbeitsschritt, ausgeführt, um Source/Drain-Kontakte 80 auszubilden, wie in 17A und 17B dargestellt. Das leitfähige Material umfasst eine oder mehrere Schichten aus Co, Ni. W, Ti, Ta, Cu, Al, TiN und TaN oder einem beliebigen anderen geeigneten Material.
  • Bei einigen Ausführungsformen wird vor dem Ausbilden des leitfähigen Materials eine Silizidschicht 75 über der zweiten Halbleiterschicht 25 ausgebildet, wie in 18A und 18B dargestellt. Die Silizidschicht umfasst eines oder mehreres von WSi, CoSi, NiSi, TiSi, MoSi und TaSi. Wenn die zweite Halbleiterschicht Ge enthält, wird eine Legierung von Ge und Metall (z. B. TiGe, NiGe oder CoGe) gebildet, und wenn die Epitaxieschicht Si und Ge enthält, wird eine Legierung von Si, Ge und Metall (z. B. NiSiGe oder TiSiGe) gebildet. Wenn die zweite Halbleiterschicht einen III-V-Halbleiter umfasst, wird eine Legierung wie etwa Ni-InAlAs gebildet.
  • Es versteht sich, dass der GAA FET weiteren CMOS-Prozessen unterzogen wird, um verschiedene Merkmale auszubilden, wie etwa Kontakte/Durchkontaktierungen, Verbindungs-Metallschichten, Dielektrikumsschichten, Passivierungsschichten usw.
  • Wie in 17A-18B dargestellt, ist eine Unterseite des Source/Drain-Bereichs (zweite Halbleiterschicht 25) von dem Substrat 10 (einem unteren Abschnitt der Finnenstruktur, die von dem Substrat 10 vorsteht) durch die isolierende Materialschicht 70 getrennt, die aus einem anderen Material wie die isolierende Isolationsschicht 30 und die ILD-Schicht 50 hergestellt ist. Bei dieser Struktur sind die Source/Drain-Bereiche von dem Substrat elektrisch getrennt, und es wird kein parasitärer Transistor gebildet.
  • 19A-23B zeigen sequenzielle Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass weitere Arbeitsschritte vor, während und nach den in 19A-23B dargestellten Prozessen vorgesehen werden können und einige der nachfolgend beschriebenen Arbeitsschritte ersetzt oder weggelassen werden können, um weitere Ausführungsformen des Verfahrens zu erhalten. Die Reihenfolge der Arbeitsschritte/Prozesse kann austauschbar sein. Bei den folgenden Ausführungsformen können Materialien, Gestaltungsformen, Abmessungen und/oder Prozesse zur Anwendung kommen, welche dieselben oder ähnlich wie bei den vorhergehenden, unter Bezugnahme auf 1A-18B beschriebenen Ausführungsformen sind, und auf eine ausführliche Erläuterung derselben kann verzichtet werden.
  • Bei der vorhergehenden Ausführungsform wird eine Kanalschicht (Halbleiterdraht) aus der Finnenstruktur ausgebildet. Bei den Ausführungsformen, auf die sich 19A-23B beziehen, werden mehrere Halbleiterdrähte, die vertikal angeordnet sind, aus einer Finnenstruktur ausgebildet.
  • 19A und 19B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 19A ist eine Schnittansicht, die der Linie Y1-Y1 von 19B entspricht.
  • 19A und 19B entsprechen 13A und 13B, nachdem die erste Source/Drain-Öffnung 58 ausgebildet worden ist. Wie in 19A dargestellt, umfasst die Finnenstruktur 121 mehrere Schichten von ersten Halbleiterschichten 120 und 122 und zweiten Halbleiterschichten 125, die abwechselnd gestapelt sind. Bei einer Ausführungsform sind die ersten Halbleiterschichten 120 und 122 aus SiGe hergestellt, und die zweiten Halbleiterschichten 125 sind aus Si hergestellt. Die ersten und die zweiten Halbleiterschichten werden abwechselnd über dem Substrat 10 epitaktisch ausgebildet, und die Finnenstrukturen 121 werden durch Arbeitsschritte der Strukturierung ausgebildet, die ähnlich wie in 1A-2B ausgeführt werden, wie oben dargelegt. Bei einigen Ausführungsformen ist die Dicke der untersten ersten Halbleiterschicht 120 größer als die Dicke der übrigen ersten Halbleiterschichten 122. Obwohl 19A vier zweite Halbleiterschichten 125 zeigt, kann die Anzahl der zweiten Halbleiterschichten auch zwei, drei oder mehr als vier betragen.
  • 20A und 20B zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 20A ist eine Schnittansicht, die der Linie Y1-Y1 von 20B entspricht.
  • Danach werden ähnlich wie bei den Arbeitsschritten, die unter Bezugnahme auf 14A-16B erläutert wurden, die ersten Halbleiterschichten 120 und 122 in der ersten Source/Drain-Öffnung 58 entfernt, und es wird die ausgesparte isolierende Materialschicht 70 ausgebildet, wie in 20A dargestellt. Bei einigen Ausführungsformen wird ein Zwischenraum zwischen der untersten zweiten Halbleiterschicht 125 und der isolierenden Materialschicht 70 ausgebildet. Bei anderen Ausführungsformen ist ein Teil der untersten zweiten Halbleiterschicht 125 in die isolierende Materialschicht 70 eingebettet.
  • 21A-21C zeigen eine der verschiedenen Stufen sequenzieller Prozesse zur Herstellung einer Halbleitervorrichtung mit einem GAA FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 21A ist eine Schnittansicht, die der Linie Y1-Y1 von 21B entspricht, und 21C ist eine Schnittansicht, die der Linie X1-X1 von 21B entspricht.
  • Ähnlich wie bei den Arbeitsschritten, die unter Bezugnahme auf 17A und 17B erläutert wurden, wird eine Source/Drain-Kontaktschicht 80 ausgebildet, wie in 21A und 21B dargestellt.
  • Bei einigen Ausführungsformen wird eine Silizidschicht 75 über den zweiten Halbleiterschichten 125 ausgebildet, bevor das leitfähige Material ausgebildet wird, wie in 22A und 22B dargestellt.
  • 23A ist eine Schnittansicht, die der Linie Y2-Y2 von 23B entspricht, wobei diese Figuren 11A und 11B entsprechen. Wie in 23A dargestellt, sind mehrere Kanalschichten 125 vertikal angeordnet, und jede der Kanalschichten 125 ist von der Gate-Dielektrikumsschicht 92 und der Gate-Elektrodenschicht 94 umhüllt.
  • Ähnlich wie bei den Arbeitsschritten, die unter Bezugnahme auf 5A-11B erläutert wurden, wird eine Dummy-Gate-Struktur über dem oberen Abschnitt der Finnenstruktur ausgebildet, mit gestapelten Schichten aus der ersten und der zweiten Halbleiterschicht. Danach wird ein Seitenwand-Abstandhalter auf gegenüberliegenden Seitenflächen der Dummy-Gate-Struktur ausgebildet. Als Nächstes wird die Dummy-Gate-Struktur entfernt, und somit wird ein Gate-Zwischenraum, der von den Seitenwand-Abstandhaltern umgeben ist, ausgebildet, in welchem der obere Abschnitt der Finnenstruktur freigelegt ist. Die ersten Halbleiterschichten werden von dem oberen Abschnitt in dem Gate-Zwischenraum entfernt. Durch das Entfernen der ersten Halbleiterschichten werden Halbleiterdrähte erhalten, die von den zweiten Halbleiterschichten gebildet werden. Es wird eine Gate-Dielektrikumsschicht gebildet, um die zweiten Halbleiterschichten zu umhüllen. Anschließend wird eine Metallgate-Elektrodenschicht über der Gate-Dielektrikumsschicht ausgebildet, wodurch die Struktur von 23A und 23B erhalten wird.
  • 24A und 24B zeigen eine Halbleitervorrichtung mit einem FinFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Bei den folgenden Ausführungsformen können Materialien, Gestaltungsformen, Abmessungen und/oder Prozesse zur Anwendung kommen, welche dieselben oder ähnlich wie bei den vorhergehenden, unter Bezugnahme auf 1A-23B beschriebenen Ausführungsformen sind, und auf eine ausführliche Erläuterung derselben kann verzichtet werden.
  • Bei diesen Ausführungsformen wird eine Finnenstruktur 25, die von einer zweiten Halbleiterschicht gebildet wird, als ein Kanalbereich eines FET verwendet, wie in 24A dargestellt, während die Source/Drain-Struktur dieselbe Struktur ist, die in 17 oder 18 dargestellt ist. Die Finnenstruktur 25 ist über der ersten Halbleiterschicht 20, welche nicht entfernt wird, angeordnet. Es versteht sich, dass der GAA FET weiteren CMOS-Prozessen unterzogen wird, um verschiedene Merkmale auszubilden, wie etwa Kontakte/Durchkontaktierungen, Verbindungs-Metallschichten, Dielektrikumsschichten, Passivierungsschichten usw.
  • 25A und 25B zeigen die Entsprechung zwischen der Simulation (Modell) und den Versuchen. Diese Figuren zeigen Id/Vg-Eigenschaften bei Vds = -0,05 V und -0,65 V eines Gates mit Lg = 70 nm mit drei vertikal gestapelten Ge-Nanodrahtvorrichtungen (2-Finnen-Struktur). 25A zeigt eine lineare Darstellung, und 25B zeigt eine logarithmische Darstellung. Die durchgehenden Linien sind Versuchsergebnisse, und die Punkte (schwarz und weiß) sind Simulationsergebnisse. Anhand von 25A und 25B kann bestätigt werden, dass das Modell für die Simulation das tatsächliche Verhalten der Vorrichtung gut widerspiegelt.
  • Wenn eine SiGe-Schicht (eine Opferschicht) zwischen dem untersten Nanodraht und dem Substrat (unterer Fin) verbleibt, ist die Isolation der Finne und der Nanodrähte nicht ausreichend. Im Gegensatz dazu ist bei den vorhergehenden Ausführungsformen die SiGe-Schicht durch eine Dielektrikumsschicht 70 ersetzt. 26A und 26B zeigen die simulierten Is/Vg-Eigenschaften bei Vds = -0,05 V und -0,65 V eines Gates mit Lg = 30 nm mit drei vertikal gestapelten Ge-Nanodrahtvorrichtungen (2-Finnen-Struktur). 26A zeigt eine lineare Darstellung, und 26B zeigt eine logarithmische Darstellung für die drei einzelnen Nanodraht-FETs und den parasitären unteren FinFET. Der Unterschwellenanstieg (Subthreshold Slope) der einzelnen Nanodraht-FETs liegt nahe bei den idealen 60 mV/Dec, während die parasitäre Vorrichtung einen wesentlich geringeren Anstieg hat. Dementsprechend ist leicht einzusehen, dass durch Isolieren der Finne mit der Dielektrikumsschicht 70 die Eigenschaft der Vorrichtung verbessert werden kann.
  • 27A und 27B zeigen Sperrstromeigenschaften, die durch Simulation erhalten wurden. 27A und 27B zeigen Lochstromdichte-Darstellungen von drei vertikal gestapelten Ge-Nanodrahtvorrichtungen bei Lg = 70 nm (27A) und Lg = 30 nm (27B) bei Vg = oV und Vds = -0,65V (Sperrzustandsbedingungen). Insbesondere wird bei Lg = 30 nm eine hohe Lochstromdichte in dem parasitären unteren FinFET beobachtet, welche die schlechte Kurzkanaleffekt-Steuerung erklärt (d. h. hoher Unterschwellenanstieg), die zu einem unerwünschten hohen Sperrleckstrom bei skalierten Gate-Längen führt. Diese Zahlen zeigen erneut die Notwendigkeit, den parasitären Transistor aus der gestapelten Nanodraht-Vorrichtung zu entfernen. Wie oben dargelegt, sind bei den FETs der vorliegenden Offenbarung die Source/Drain-Bereiche vom Substrat (untere Finne) isoliert, und somit existiert kein parasitärer Transistor.
  • Die verschiedenen Ausführungsformen oder Beispiele, die hier beschrieben wurden, bieten gegenüber dem Stand der Technik mehrere Vorteile. Zum Beispiel ist es bei der vorliegenden Offenbarung möglich, da eine isolierende Materialschicht zwischen den unteren Teil des Source/Drain-Bereichs und das Substrat eingefügt ist (ein vorstehender Abschnitt des Substrats ist ein unterer Teil der Finnenstruktur), die Bildung eines parasitären Transistors zu verhindern und einen Sperrleckstrom zu verringern. Ferner wird dadurch, dass als die isolierende Materialschicht ein anderes isolierendes Material verwendet wird, als für die ILD-Schicht und/oder die isolierende Isolationsschicht, der Prozess des Ausbildens der isolierenden Materialschicht einfacher.
  • Es versteht sich, dass nicht alle Vorteile notwendigerweise hier erörtert wurden, kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Gemäß einem Aspekt der vorliegenden Offenbarung wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtung eine Finnenstruktur ausgebildet, die einen unteren Abschnitt, einen über dem unteren Abschnitt angeordneten Zwischenabschnitt und einen über dem Zwischenabschnitt angeordneten oberen Abschnitt aufweist. Der Zwischenabschnitt wird an einem Source/Drain-Bereich der Finnenstruktur entfernt, wodurch ein Zwischenraum zwischen dem unteren Abschnitt und dem oberen Abschnitt gebildet wird. In dem Zwischenraum wird eine isolierende Schicht ausgebildet. Über dem oberen Abschnitt wird eine Source/Drain-Kontaktschicht ausgebildet. Die Source/Drain-Kontaktschicht ist durch die isolierende Schicht vom unteren Abschnitt der Finnenstruktur getrennt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen wird bei dem Verfahren, bevor die Zwischenschicht entfernt wird, eine Dielektrikumsschicht über der Finnenstruktur ausgebildet, und die Dielektrikumsschicht wird strukturiert, wodurch eine Öffnung ausgebildet wird, in welcher der obere Abschnitt der Finnenstruktur und wenigstens ein Teil des Zwischenabschnitts der Finnenstruktur freigelegt sind. Der Zwischenabschnitt wird in der Öffnung entfernt, und die isolierende Schicht wird in der Öffnung ausgebildet. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen sind die isolierende Schicht und die Dielektrikumsschicht aus voneinander verschiedenen Materialien hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen wird die isolierende Schicht aus SiCO hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen wird die Dielektrikumsschicht aus Siliziumoxid hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen wird die Zwischenschicht aus SixGe1-x hergestellt, und der obere Abschnitt wird aus SiyGe1-y hergestellt, wobei x < y. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen wird die Zwischenschicht aus SixGe1-x hergestellt, wobei 0,1 < x < 0,9, und der obere Abschnitt und der untere Abschnitt werden aus Si hergestellt.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtung eine Finnenstruktur ausgebildet, die einen unteren Abschnitt, einen über dem unteren Abschnitt angeordneten Zwischenabschnitt und einen über dem Zwischenabschnitt angeordneten oberen Abschnitt aufweist. Über der Finnenstruktur wird eine Dielektrikumsschicht ausgebildet. Eine Metallgate-Struktur wird über einem Kanalbereich der Finnenstruktur ausgebildet. Die Dielektrikumsschicht wird strukturiert, wodurch eine Öffnung ausgebildet wird, in welcher der obere Abschnitt der Finnenstruktur und wenigstens ein Teil des Zwischenabschnitts der Finnenstruktur freigelegt sind. Der Zwischenabschnitt wird an einem Source/Drain-Bereich der Finnenstruktur in der Öffnung entfernt, wodurch ein Zwischenraum zwischen dem unteren Abschnitt und dem oberen Abschnitt gebildet wird. In dem Zwischenraum wird eine isolierende Schicht ausgebildet. Über dem oberen Abschnitt wird eine Source/Drain-Kontaktschicht ausgebildet. Die Source/Drain-Kontaktschicht ist durch die isolierende Schicht vom unteren Abschnitt der Finnenstruktur getrennt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen wird die Metallgate-Struktur durch die folgenden Arbeitsschritte ausgebildet: Es wird eine Dummy-Gate-Struktur über dem Kanalbereich der Finnenstruktur ausgebildet, es wird ein Seitenwand-Abstandhalter auf einander gegenüberliegenden Seitenflächen der Dummy-Gate-Struktur ausgebildet, die Dummy-Gate-Struktur wird entfernt, wodurch ein von der Seitenwand-Abstandsschicht umgebener Gate-Zwischenraum gebildet wird, in welchem der Kanalbereich freigelegt ist, es wird eine Gate-Dielektrikumsschicht über dem freigelegten Kanalbereich ausgebildet, und es wird eine Metallgate-Elektrodenschicht über der Gate-Dielektrikumsschicht ausgebildet. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen umfasst der freigelegte Kanalbereich den oberen Abschnitt der Finnenstruktur und wenigstens einen Teil des Zwischenabschnitts, und der Zwischenabschnitt wird entfernt, bevor die Gate-Dielektrikumsschicht ausgebildet wird. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen werden die isolierende Schicht und die Dielektrikumsschicht aus voneinander verschiedenen Materialien hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen werden die isolierende Schicht, die Dielektrikumsschicht und die Seitenwand-Abstandhalterschicht aus voneinander verschiedenen Materialien hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen wird die isolierende Schicht aus SiCO hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen wird die Dielektrikumsschicht aus Siliziumoxid hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen wird die Zwischenschicht aus SixGe1-x hergestellt, und der obere Abschnitt wird aus SiyGe1-y hergestellt, wobei x < y. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausfiihrungsformen wird die Zwischenschicht aus SixGe1-x hergestellt, wobei 0,1 < x < 0,9, und der obere Abschnitt und der untere Abschnitt werden aus Si hergestellt.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtung eine Finnenstruktur ausgebildet. Die Finnenstruktur weist einen unteren Abschnitt, einen über dem unteren Abschnitt angeordneten Zwischenabschnitt und einen über dem Zwischenabschnitt angeordneten oberen Abschnitt auf. Der obere Abschnitt umfasst gestapelte Schichten aus einer oder mehreren ersten Halbleitermaterialschichten und einer oder mehreren zweiten Halbleiterschichten. Der Zwischenabschnitt wird an einem Source/Drain-Bereich der Finnenstruktur entfernt, wodurch ein Zwischenraum zwischen dem unteren Abschnitt und dem oberen Abschnitt gebildet wird. In dem Zwischenraum wird eine isolierende Schicht ausgebildet. Über dem oberen Abschnitt wird eine Source/Drain-Kontaktschicht ausgebildet. Die Source/Drain-Kontaktschicht ist durch die isolierende Schicht vom unteren Abschnitt der Finnenstruktur getrennt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen wird die eine oder werden die mehreren ersten Halbleiterschichten von dem oberen Abschnitt entfernt, wenn der Zwischenabschnitt entfernt wird, und die Source/Drain-Kontaktschicht umhüllt die eine oder die mehreren zweiten Halbleiterschichten. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist der untere Abschnitt der Finnenstruktur in eine isolierende Isolationsschicht eingebettet, und die isolierende Schicht und die isolierende Isolationsschicht sind aus voneinander verschiedenen Materialien hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen wird bei dem Verfahren eine Dummy-Gate-Struktur über dem oberen Abschnitt der Finnenstruktur ausgebildet, es wird ein Seitenwand-Abstandhalter auf einander gegenüberliegenden Seitenflächen der Dummy-Gate-Struktur ausgebildet, die Dummy-Gate-Struktur wird entfernt, wodurch ein von der Seitenwand-Abstandsschicht umgebener Gate-Zwischenraum gebildet wird, in welchem der obere Abschnitt freigelegt ist, die eine oder die mehreren ersten Halbleiterschichten werden von dem oberen Abschnitt in dem Gate-Zwischenraum entfernt, es wird eine Gate-Dielektrikumsschicht ausgebildet, welche die eine oder die mehreren zweiten Halbleiterschichten umhüllt, und es wird eine Metallgate-Elektrodenschicht über der Gate-Dielektrikumsschicht ausgebildet.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung eine Halbleiter-Drahtstruktur, welche einen Kanalbereich und einen Source/Drain-Bereich aufweist. Über dem Source/Drain-Bereich ist eine Source/Drain-Kontaktschicht ausgebildet. Die Source/Drain-Kontaktschicht ist in eine Dielektrikumsschicht eingebettet. Eine isolierende Isolationsschicht ist zwischen der Dielektrikumsschicht und einem Substrat angeordnet. Eine Unterseite des Source/Drain-Bereichs ist von dem Substrat durch eine isolierende Schicht getrennt, die aus einem anderen Material als die isolierende Isolationsschicht und die Dielektrikumsschicht hergestellt ist. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist die isolierende Schicht aus SiCO hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist die Dielektrikumsschicht aus Siliziumoxid hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen weist das Substrat einen Vorsprung unter dem Source/Drain-Bereich auf, und die isolierende Schicht ist zwischen der Unterseite des Source/Drain-Bereichs und dem Vorsprung angeordnet. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen sind der Source/Drain-Bereich der Halbleiter-Drahtstruktur und der Vorsprung aus demselben Material hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen weist die Halbleitervorrichtung ferner eine Gatestruktur auf, die eine Gate-Dielektrikumsschicht und eine Metallgate-Elektrodenschicht umfasst, und die Gate-Dielektrikumsschicht umhüllt den Kanalbereich der Halbleiter-Drahtstruktur. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist eine Silizidschicht zwischen dem Source/Drain-Bereich und der Source/Drain-Kontaktschicht angeordnet. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist eine Unterseite der Source/Drain-Kontaktschicht von der isolierenden Isolationsschicht durch die isolierende Schicht getrennt.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung eine erste Halbleiter-Drahtstruktur, welche einen Kanalbereich und einen Source/Drain-Bereich aufweist, und eine zweite Halbleiter-Drahtstruktur, welche einen Kanalbereich und einen Source/Drain-Bereich aufweist. Über dem Source/Drain-Bereich der ersten Halbleiter-Drahtstruktur und dem Source/Drain-Bereich der zweiten Halbleiter-Drahtstruktur ist eine Source/Drain-Kontaktschicht ausgebildet. Die Source/Drain-Kontaktschicht ist in eine Dielektrikumsschicht eingebettet. Eine isolierende Isolationsschicht ist zwischen der Dielektrikumsschicht und einem Substrat angeordnet. Eine Unterseite des Source/Drain-Bereichs der ersten Halbleiter-Drahtstruktur und eine Unterseite des Source/Drain-Bereichs der zweiten Halbleiter-Drahtstruktur sind von dem Substrat durch eine isolierende Schicht getrennt, die aus einem anderen Material als die isolierende Isolationsschicht und die Dielektrikumsschicht hergestellt ist. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist die isolierende Schicht aus SiCO hergestellt, und die Dielektrikumsschicht und die isolierende Isolationsschicht sind aus Siliziumoxid hergestellt. einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen weist das Substrat einen ersten Vorsprung unter dem Source/Drain-Bereich der ersten Halbleiter-Drahtstruktur und einen zweiten Vorsprung unter dem Source/Drain-Bereich der zweiten Halbleiter-Drahtstruktur auf. Die isolierende Schicht ist zwischen der Unterseite des Source/Drain-Bereichs der ersten Halbleiter-Drahtstruktur und dem ersten Vorsprung und zwischen der Unterseite des Source/Drain-Bereichs der zweiten Halbleiter-Drahtstruktur und dem zweiten Vorsprung angeordnet. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen sind die erste und die zweite Halbleiter-Drahtstruktur und das Substrat aus demselben Material hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen sind die erste und die zweite Halbleiter-Drahtstruktur und das Substrat aus verschiedenen Materialien hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen weist die Halbleitervorrichtung ferner eine erste Gatestruktur auf, die eine Gate-Dielektrikumsschicht und eine Metallgate-Elektrodenschicht umfasst, und eine zweite Gatestruktur, die eine Gate-Dielektrikumsschicht und eine Metallgate-Elektrodenschicht umfasst, und die Gate-Dielektrikumsschicht der ersten Gatestruktur umhüllt den Kanalbereich der ersten Halbleiter-Drahtstruktur, und die Gate-Dielektrikumsschicht der zweiten Gatestruktur umhüllt den Kanalbereich der zweiten Halbleiter-Drahtstruktur. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist eine erste Silizidschicht zwischen dem Source/Drain-Bereich der ersten Halbleiter-Drahtstruktur und der Source/Drain-Kontaktschicht angeordnet, und eine zweite Silizidschicht ist zwischen dem Source/Drain-Bereich der zweiten Halbleiter-Drahtstruktur und der Source/Drain-Kontaktschicht angeordnet. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist eine Unterseite der Source/Drain-Kontaktschicht von der isolierenden Isolationsschicht durch die isolierende Schicht getrennt.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung Halbleiter-Drahtstrukturen, welche einen Kanalbereich und einen Source/Drain-Bereich aufweisen. Über dem Source/Drain-Bereich ist eine Source/Drain-Kontaktschicht ausgebildet, welche die Halbleiterdrähte umhüllt. Die Source/Drain-Kontaktschicht ist in eine Dielektrikumsschicht eingebettet. Eine isolierende Isolationsschicht ist zwischen der Dielektrikumsschicht und einem Substrat angeordnet. Eine Unterseite des Source/Drain-Bereichs ist von dem Substrat durch eine isolierende Schicht getrennt, die aus einem anderen Material als die isolierende Isolationsschicht und die Dielektrikumsschicht hergestellt ist. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist die isolierende Schicht aus SiCO hergestellt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen weist das Substrat einen Vorsprung unter dem Source/Drain-Bereich auf, und die isolierende Schicht ist zwischen der Unterseite des Source/Drain-Bereichs und dem Vorsprung angeordnet. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen erstreckt sich der Vorsprung vom Substrat aus durchgehend und ist aus demselben Material wie das Substrat hergestellt.
  • Im Obigen wurden Merkmale verschiedener Ausführungsformen oder Beispiele dargelegt, um Fachleuten auf dem Gebiet ein besseres Verständnis der Aspekte der vorliegenden Offenbarung zu ermöglichen. Für Fachleute sollte klar sein, dass sie die vorliegende Offenbarung in einfacher Weise als Grundlage zum Entwickeln oder Modifizieren anderer Prozesse und Strukturen zum Bewirken der gleichen Zwecke und/oder Erzielen der gleichen Vorteile der hier vorgestellten Ausführungsformen oder Beispiele verwenden können. Für Fachleute sollte außerdem klar sein, dass solche äquivalenten Konstruktionen nicht von der Grundidee und vom Schutzumfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Substitutionen und Modifikationen daran vornehmen können, ohne von der Grundidee und vom Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer Finnenstruktur, die einen unteren Abschnitt, einen über dem unteren Abschnitt angeordneten Zwischenabschnitt und einen über dem Zwischenabschnitt angeordneten oberen Abschnitt aufweist; Entfernen des Zwischenabschnitts an einem Source/Drain-Bereich der Finnenstruktur, wodurch ein Zwischenraum zwischen dem unteren Abschnitt und dem oberen Abschnitt gebildet wird; Ausbilden einer isolierenden Schicht in dem Zwischenraum; und Ausbilden einer Source/Drain-Kontaktschicht über dem oberen Abschnitt, wobei die Source/Drain-Kontaktschicht durch die isolierende Schicht vom unteren Abschnitt der Finnenstruktur getrennt ist.
  2. Verfahren nach Anspruch 1, welches ferner umfasst, vor dem Entfernen der Zwischenschicht: Ausbilden einer Dielektrikumsschicht über der Finnenstruktur; und Strukturieren der Dielektrikumsschicht, wodurch eine Öffnung ausgebildet wird, in welcher der obere Abschnitt der Finnenstruktur und wenigstens ein Teil des Zwischenabschnitts der Finnenstruktur freigelegt sind, wobei der Zwischenabschnitt in der Öffnung entfernt wird und die isolierende Schicht in der Öffnung ausgebildet wird.
  3. Verfahren nach Anspruch 2, wobei die isolierende Schicht und die Dielektrikumsschicht aus voneinander verschiedenen Materialien hergestellt werden.
  4. Verfahren nach Anspruch 3, wobei die isolierende Schicht aus SiCO hergestellt wird.
  5. Verfahren nach Anspruch 3 oder 4, wobei die Dielektrikumsschicht aus Siliziumoxid hergestellt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Zwischenschicht aus SixGe1-x hergestellt wird und der obere Abschnitt aus SiyGe1-y hergestellt wird, wobei x < y.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Zwischenschicht aus SixGe1-x hergestellt wird, wobei 0,1 < x < 0,9, und der obere Abschnitt und der untere Abschnitt aus Si hergestellt werden.
  8. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer Finnenstruktur, die einen unteren Abschnitt, einen über dem unteren Abschnitt angeordneten Zwischenabschnitt und einen über dem Zwischenabschnitt angeordneten oberen Abschnitt aufweist; Ausbilden einer Dielektrikumsschicht über der Finnenstruktur; Ausbilden einer Metallgate-Struktur über einem Kanalbereich der Finnenstruktur; Strukturieren der Dielektrikumsschicht, wodurch eine Öffnung ausgebildet wird, in welcher der obere Abschnitt der Finnenstruktur und wenigstens ein Teil des Zwischenabschnitts der Finnenstruktur freigelegt sind; Entfernen des Zwischenabschnitts an einem Source/Drain-Bereich der Finnenstruktur in der Öffnung, wodurch ein Zwischenraum zwischen dem unteren Abschnitt und dem oberen Abschnitt gebildet wird; Ausbilden einer isolierenden Schicht in dem Zwischenraum; und Ausbilden einer Source/Drain-Kontaktschicht über dem oberen Abschnitt, wobei die Source/Drain-Kontaktschicht durch die isolierende Schicht vom unteren Abschnitt der Finnenstruktur getrennt ist.
  9. Verfahren nach Anspruch 8, wobei die Metallgate-Struktur gebildet wird durch: Ausbilden einer Dummy-Gate-Struktur über dem Kanalbereich der Finnenstruktur; Ausbilden eines Seitenwand-Abstandhalters auf einander gegenüberliegenden Seitenflächen der Dummy-Gate-Struktur; Entfernen der Dummy-Gate-Struktur, dadurch Bilden eines von der Seitenwand-Abstandsschicht umgebenen Gate-Zwischenraums, in welchem der Kanalbereich freigelegt ist; Ausbilden einer Gate-Dielektrikumsschicht über dem freigelegten Kanalbereich; und Ausbilden einer Metallgate-Elektrodenschicht über der Gate-Dielektrikumsschicht.
  10. Verfahren nach Anspruch 9, wobei: der freigelegte Kanalbereich den oberen Abschnitt der Finnenstruktur und wenigstens einen Teil des Zwischenabschnitts umfasst, und der Zwischenabschnitt entfernt wird, bevor die Gate-Dielektrikumsschicht ausgebildet wird.
  11. Verfahren nach Anspruch 9 oder 10, wobei die isolierende Schicht und die Dielektrikumsschicht aus voneinander verschiedenen Materialien hergestellt werden.
  12. Verfahren nach Anspruch 9 oder 10, wobei die isolierende Schicht, die Dielektrikumsschicht und die Seitenwand-Abstandhalterschicht aus voneinander verschiedenen Materialien hergestellt werden.
  13. Verfahren nach Anspruch 12, wobei die isolierende Schicht aus SiCO hergestellt wird.
  14. Verfahren nach Anspruch 12 oder 13, wobei die Dielektrikumsschicht aus Siliziumoxid hergestellt wird.
  15. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 14, wobei die Zwischenschicht aus SixGe1-x hergestellt wird und der obere Abschnitt aus SiyGe1-y hergestellt wird, wobei x < y.
  16. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 15, wobei die Zwischenschicht aus SixGe1-x hergestellt wird, wobei 0,1 < x < 0,9, und der obere Abschnitt und der untere Abschnitt aus Si hergestellt werden.
  17. Halbleitervorrichtung, welche umfasst: eine Halbleiter-Drahtstruktur, welche einen Kanalbereich und einen Source/Drain-Bereich aufweist, wobei: eine Source/Drain-Kontaktschicht über dem Source/Drain-Bereich ausgebildet ist, die Source/Drain-Kontaktschicht in eine Dielektrikumsschicht eingebettet ist, eine isolierende Isolationsschicht zwischen der Dielektrikumsschicht und einem Substrat angeordnet ist, und eine Unterseite des Source/Drain-Bereichs von dem Substrat durch eine isolierende Schicht getrennt ist, die aus einem anderen Material als die isolierende Isolationsschicht und die Dielektrikumsschicht hergestellt ist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die isolierende Schicht aus SiCO hergestellt ist.
  19. Halbleitervorrichtung nach Anspruch 18, wobei die Dielektrikumsschicht aus Siliziumoxid hergestellt ist.
  20. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 17 bis 19, wobei: das Substrat einen Vorsprung unter dem Source/Drain-Bereich aufweist, und die isolierende Schicht zwischen der Unterseite des Source/Drain-Bereichs und dem Vorsprung angeordnet ist.
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