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DE102019116859A1 - Verfahren zum herstellen einer halbleitervorrichtung, und eine halbleitervorrichtung - Google Patents

Verfahren zum herstellen einer halbleitervorrichtung, und eine halbleitervorrichtung Download PDF

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DE102019116859A1
DE102019116859A1 DE102019116859.7A DE102019116859A DE102019116859A1 DE 102019116859 A1 DE102019116859 A1 DE 102019116859A1 DE 102019116859 A DE102019116859 A DE 102019116859A DE 102019116859 A1 DE102019116859 A1 DE 102019116859A1
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DE
Germany
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nanowire
semiconductor
layer
structures
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019116859.7A
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English (en)
Inventor
Hung-Li Chiang
I-Sheng Chen
Tzu-Chiang CHEN
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbleitervorrichtung enthält mehrere erste gestapelte Nanodrahtstrukturen, die sich in einer ersten Richtung erstrecken und über einer ersten Region eines Halbleitersubstrats angeordnet sind. Jede Nanodrahtstruktur der mehreren ersten gestapelten Nanodrahtstrukturen enthält mehrere Nanodrähte, die in einer zweiten Richtung angeordnet sind, die im Wesentlichen senkrecht zu der ersten Richtung verläuft. Eine Nanodrahtstapel-Isolierschicht befindet sich zwischen dem Substrat und einem Nanodraht, der dem Substrat jeder Nanodrahtstruktur der mehreren ersten gestapelten Nanodrahtstrukturen am nächsten liegt. Mindestens eine zweite gestapelte Nanodrahtstruktur ist über einer zweiten Region des Halbleitersubstrats angeordnet, und eine Flachgrabenisolationsschicht befindet sich zwischen der ersten Region und der zweiten Region des Halbleitersubstrats.

Description

  • OUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 62/693 , 162 , eingereicht am 2. Juli 2018, deren gesamte Offenbarungen hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft ein Verfahren zum Herstellen integrierter Halbleiterschaltkreise, und betrifft insbesondere ein Verfahren zum Herstellen von Halbleitervorrichtungen, die Finnen-Feldeffekttransistoren (FinFETs) und/oder Gate-All-Around (GAA)-FETs und Halbleitervorrichtungen enthalten.
  • HINTERGRUND
  • Die Halbleiter-Industrie arbeitet heute mit Nanometertechnologie-Prozessknoten, um eine höhere Bauelementdichte, eine höhere Leistung und niedrigere Kosten zu erreichen. Dabei haben die Herausforderungen sowohl von Seiten der Fertigungsals auch der Designprobleme zur Entwicklung dreidimensionaler Designs geführt, wie zum Beispiel eines Multi-Gate-Feldeffekttransistors (FET), einschließlich eines Finnen-FET (FinFET) und eines Gate-All-Around (GAA)-FET. In einem FinFET befindet sich eine Gate-Elektrode neben drei Seitenflächen einer Kanalregion mit einer Gate-Dielektrikumschicht dazwischen. Weil die Gate-Struktur die Finne an drei Flächen umgibt (umhüllt), hat der Transistor im Wesentlichen drei Gates, die den Strom durch die Finnen- oder Kanalregion steuern. Die vierte Seite - der Bodenteil des Kanals - ist weiter von der Gate-Elektrode entfernt und unterliegt darum keiner unmittelbaren Gate-Steuerung. Im Gegensatz dazu sind in einem GAA-FET alle Seitenflächen der Kanalregion von der Gate-Elektrode umgeben. Da die Transistorabmessungen unablässig bis in Technologieknoten von 10-15 nm abwärtsskaliert werden, sind weitere Verbesserungen von FinFETs und GAA-FETs erforderlich.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein für Veranschaulichungszwecke verwendet werden. Die Abmessungen der verschiedenen Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 zeigt eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 2 zeigt eine isometrische Ansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 3 zeigt eine isometrische Ansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4A und 4B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 4A ist eine isometrische Ansicht. 4B ist eine Querschnittsansicht entlang der Linie A-A' von 4A.
    • 5A und 5B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 5A ist eine isometrische Ansicht. 5B ist eine Querschnittsansicht entlang der Linie B-B' von 5A.
    • 6A und 6B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 6A ist eine isometrische Ansicht. 6B ist eine Querschnittsansicht entlang der Linie C-C' von 6A.
    • 7A und 7B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 7A ist eine isometrische Ansicht. 7B ist eine Querschnittsansicht entlang der Linie D-D' von 7A.
    • 8A und 8B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 8A ist eine isometrische Ansicht. 8B ist eine Querschnittsansicht entlang der Linie E-E' von 8A.
    • 9A und 9B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 9A ist eine isometrische Ansicht. 9B ist eine Querschnittsansicht entlang der Linie F-F' von 9A.
    • 10A und 10B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 10A ist eine isometrische Ansicht. 10B ist eine Querschnittsansicht entlang der Linie G-G' von 10A.
    • 11A und 11B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 11A ist eine isometrische Ansicht. 11B ist eine Querschnittsansicht entlang der Linie H-H' von 11A.
    • 12A und 12B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 12A ist eine isometrische Ansicht. 12B ist eine Querschnittsansicht entlang der Linie J-J' von 12A.
    • 13A und 13B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 13A ist eine isometrische Ansicht. 13B ist eine Querschnittsansicht entlang der Linie K-K' von 13A.
    • 14A und 14B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 14A ist eine isometrische Ansicht. 14B ist eine Querschnittsansicht entlang der Linie L-L' von 14A.
    • 15A und 15B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 15A ist eine isometrische Ansicht. 15B ist eine Querschnittsansicht entlang der Linie M-M' von 15A.
    • 16A-16D zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 16A ist eine isometrische Ansicht. 16B ist eine Querschnittsansicht entlang der Linie N-N' von 16A. 16C ist eine Querschnittsansicht entlang der Linie 0-0' von 16A. 16D ist eine Querschnittsansicht entlang der Linie J-J' von 16A.
    • 17 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 18 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 19 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 20 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 21 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 22 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 23 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 24 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 25 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 26 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 27 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 28 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 29 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 30 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 31 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Im Folgenden werden konkrete Ausführungsformen oder Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von den Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Darüber hinaus kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen enthalten, bei denen weitere Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente möglicherweise nicht in direktem Kontakt stehen. Verschiedene Strukturelemente können der Zweckmäßigkeit entsprechend im Interesse der Einfachheit und Klarheit in verschiedenen Maßstäben gezeichnet sein.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden. Außerdem kann der Begriff „hergestellt aus“ entweder „umfassen“ oder „bestehen aus“ bedeuten. In der vorliegenden Offenbarung meint die Formulierung „eines von A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C oder A, B und C) und meint nicht ein Element von A, ein Element von B und ein Element von C, sofern nichts anderes beschrieben ist.
  • In der vorliegenden Offenbarung wird ein Verfahren zum Herstellen eines GAA-FET und eines gestapelten Kanal-FET bereitgestellt. Es ist anzumerken, dass in der vorliegenden Offenbarung eine Source und ein Drain gegeneinander austauschbar verwendet werden und ihre Strukturen im Wesentlichen die gleichen sind.
  • Da Halbleitervorrichtungen immer kleiner werden, kommt es zu Schwierigkeiten beim Bilden von Finnen- oder gestapelten Nanodrahtstrukturen mit großem Seitenverhältnis. Die Höhe der Finnenstruktur oder der gestapelten Nanodrahtstruktur enthält die Höhe des aktiven Bereichs oder oberen Abschnitts der Struktur und die Höhe der Flachgrabenisolationsregion. Um Strukturen mit großem Seitenverhältnis zu bilden, ist ein tiefes Ätzen des Substrats erforderlich. Der erforderliche Gesamtbetrag des Ätzens kann schwierig zu steuern sein, wenn Finnen- oder Nanodrahtstrukturen mit großem Seitenverhältnis gebildet werden. Die Ausführungsformen der vorliegenden Offenbarung widmen sich diesen im vorliegenden Text dargelegten Problemen.
  • 1 zeigt eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Halbleitervorrichtungen gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthalten mehrere Mesa-Strukturen 20, 20', die aus einem Halbleitersubstrat 10 gebildet sind. Mehrere Nanodrahtstrukturen 220, die entlang der X-Richtung angeordnet sind, werden über den Mesa-Strukturen 20, 20' gebildet. Die Nanodrahtstrukturen 220 enthalten mehrere Nanodrähte 30, die im Wesentlichen parallel zueinander entlang der Z-Richtung gestapelt sind. Flachgrabenisolationsschichten (oder Isolations-Isolierschichten) 60 werden in dem Halbleitersubstrat 10 zwischen Mesa-Strukturen 20 gebildet. In einigen Ausführungsformen sind einzelne Nanodrahtstrukturen 220 von den Mesa-Strukturen 20, 20' durch eine Flachgrabenisolationsschicht 60 getrennt.
  • 2 bis 16D veranschaulichen ein Verfahren zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Wie in 2 gezeigt, werden Störatomionen (Dotanden) 12 in ein Siliziumsubstrat 10 implantiert, um eine Muldenregion zu bilden. Die Ionenimplantierung wird ausgeführt, um einen Durchschlageffekt zu verhindern. In einer Ausführungsform enthält das Substrat 10 eine kristalline Halbleiterschicht mindestens auf seiner Oberfläche. Das Substrat 10 kann ein kristallines Halbleitermaterial umfassen wie zum Beispiel Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP. In einer Ausführungsform besteht das Substrat 10 aus Si.
  • Das Substrat 10 kann auf seiner Oberflächenregion eine oder mehrere Pufferschichten (nicht gezeigt) enthalten. Die Pufferschichten können dazu dienen, die Gitterkonstante allmählich von der des Substrats zu der der Source/Drain-Regionen zu ändern. Die Pufferschichten können aus epitaxial gezüchteten einzelkristallinen Halbleitermaterialien wie zum Beispiel Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP hergestellt werden. In einer konkreten Ausführungsform enthält das Substrat 10 Silizium-Germanium (SiGe)-Pufferschichten, die epitaxial auf dem Siliziumsubstrat 10 gezüchtet werden. Die Germanium-Konzentration der SiGe-Pufferschichten kann von 30 Atom-% Germanium für die unterste Pufferschicht auf 70 Atom-% Germanium für die oberste Pufferschicht steigen. In einigen Ausführungsformen der vorliegenden Offenbarung enthält das Substrat 10 verschiedene Regionen, die zweckmäßig mit Störatomen (zum Beispiel mit p-Typ- oder n-Typ-Leitfähigkeit) dotiert wurden. Die Dotanden 12 sind zum Beispiel Bor (BF2) für einen n-Typ-FinFET und Phosphor für einen p-Typ-FinFET.
  • In 3 wird ein abwechselnder Stapel aus ersten Halbleiterschichten 30 und zweiten Halbleiterschichten 35, die aus verschiedenen Materialien bestehen, über dem Substrat 10 gebildet. Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 bestehen in einigen Ausführungsformen der vorliegenden Offenbarung aus Materialien, die unterschiedliche Gitterkonstanten haben und eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP enthalten.
  • In einigen Ausführungsformen bestehen die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 aus Si, einer Si-Verbindung, SiGe, Ge oder einer Ge-Verbindung. In einer Ausführungsform sind die ersten Halbleiterschichten 30 Si1-xGex, wobei x mehr als etwa 0,3 ist, oder Ge (x = 1,0), und die zweiten Halbleiterschichten 35 sind Si oder Si1-yGey, wobei y kleiner ist als etwa 0,4 und x>y. In dieser Offenbarung meint eine „M“-Verbindung" oder eine „M-basierte Verbindung“, dass der Großteil der Verbindung M ist.
  • In einer weiteren Ausführungsform sind die zweiten Halbleiterschichten 35 Si1-yGey, wobei y mehr als etwa 0,3 ist, oder Ge, und die ersten Halbleiterschichten 30 sind Si oder Si1-xGex, wobei x kleiner ist als etwa 0,4 und x<y. In weiteren Ausführungsformen besteht die erste Halbleiterschicht 30 aus Si1-xGex, wobei x in einem Bereich von etwa 0,3 bis etwa 0,8 liegt, und die zweite Halbleiterschicht 35 besteht aus Si1-xGex, wobei x in einem Bereich von etwa 0,1 bis etwa 0,4 liegt.
  • 3 zeigt fünf Schichten der ersten Halbleiterschicht 30 und der zweiten Halbleiterschicht 35. Jedoch ist die Anzahl der Schichten nicht auf fünf beschränkt und braucht in einigen Ausführungsformen nur 1 zu betragen (jeweils eine Schicht), oder jeweils 2 bis 10 Schichten der ersten und der zweiten Halbleiterschichten. Durch Justieren der Anzahl gestapelter Schichten kann ein Ansteuerstrom der GAA-FET-Vorrichtung justiert werden.
  • Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 werden epitaxial über dem Substrat 10 gebildet. Die Dicke der ersten Halbleiterschichten 30 kann so groß sein wie, größer sein als, oder kleiner sein als, die der zweiten Halbleiterschichten 30 und liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 40 nm, in anderen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 30 nm, und in anderen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 10 nm. Die Dicke der zweiten Halbleiterschichten 35 liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 40 nm, in anderen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 30 nm, und in anderen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 10 nm. In einigen Ausführungsformen ist die unterste erste Halbleiterschicht 30 (die dem Substrat 10 nächstliegende Schicht) dicker als die verbliebenen ersten Halbleiterschichten 30. Die Dicke der untersten ersten Halbleiterschicht 30 liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 40 nm, oder liegt in anderen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 30 nm.
  • Des Weiteren wird, wie in 3 gezeigt, eine Hartmaskenschicht 40 über den gestapelten ersten und zweiten Halbleiterschichten 30, 35 ausgebildet. In einigen Ausführungsformen enthält die Hartmaskenschicht 40 eine erste Maskenschicht 45 und eine zweite Maskenschicht 50. Die erste Maskenschicht 45 ist eine Pad-Oxidschicht, die in einigen Ausführungsformen aus einem Siliziumoxid hergestellt wird. Die erste Maskenschicht 45 kann durch thermische Oxidation gebildet werden. Die zweite Maskenschicht 50 besteht in einigen Ausführungsformen aus einem Siliziumnitrid. Die zweite Maskenschicht 50 kann durch chemische Aufdampfung (CVD), einschließlich Niederdruck-CVD (LPCVD) und Plasma-verstärkter CVD (PECVD); physikalischer Aufdampfung (PVD), einschließlich Sputtern; Atomschichtabscheidung (ALD); oder einen anderen geeigneten Prozess gebildet werden.
  • 4A und 4B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 4A ist eine isometrische Ansicht. 4B ist eine Querschnittsansicht entlang der Linie A-A' von 4A.
  • Die Hartmaskenschicht 40 wird unter Verwendung von Strukturierungsoperationen, einschließlich Fotolitografie und Ätzen, zu einer Maskenstruktur strukturiert. Als Nächstes werden, wie in den 4A und 4B gezeigt, die gestapelten Schichten der ersten und zweiten Halbleiterschichten 30, 35 unter Verwendung der strukturierten Maskenschicht strukturiert, wodurch die gestapelten Schichten zu mehreren Finnenstrukturen 15 gebildet werden, die sich in der Y-Richtung erstrecken. In einigen Ausführungsformen wird ein oberer Abschnitt des Substrats 10 ebenfalls geätzt, wie in den 4A und 4B gezeigt. In einigen Ausführungsformen wird der obere Abschnitt des Substrats auf eine Tiefe von etwa 2 nm bis etwa 40 nm geätzt. In den 4A und 4B werden zwei Finnenstrukturen 15 in der X-Richtung angeordnet. Aber die Anzahl der Finnenstrukturen ist nicht auf zwei beschränkt und kann mehr als zwei sein. In einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der mehreren Finnenstrukturen 15 gebildet, um die Strukturtreue in den Strukturierungsoperationen zu verbessern.
  • Die Breite W1 der Finnenstruktur 15 entlang der X-Richtung liegt in einigen Ausführungsformen in einem Bereich von etwa 4 nm bis etwa 40 nm, in anderen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 30 nm, und in anderen Ausführungsformen in einem Bereich von etwa 6 nm bis etwa 20 nm. Der Raum Si zwischen benachbarten Finnenstrukturen liegt in einigen Ausführungsformen im Bereich von etwa 20 nm bis etwa 80 nm, und liegt in anderen Ausführungsformen im Bereich von etwa 30 nm bis etwa 60 nm. Die Höhe H1 entlang der Z-Richtung der Finnenstruktur 15 liegt in einigen Ausführungsformen in einem Bereich von etwa 75 nm bis etwa 300 nm, und liegt in anderen Ausführungsformen im Bereich von etwa 100 nm bis etwa 200 nm.
  • Die Finnenstrukturen 15 können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Strukturen unter Verwendung eines oder mehrerer Fotolitografieprozesse, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Mittenabstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Fotolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und durch einen Fotolithografieprozess strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter können dann dafür verwendet werden, die gestapelte Finnenstruktur 15 zu strukturieren.
  • 5A und 5B zeigen Ansichten einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 5A ist eine isometrische Ansicht. 5B ist eine Querschnittsansicht entlang der Linie B-B' von 5A.
  • Ein Photoresist wird anschließend über den Finnenstrukturen 15 und dem Substrat 10 gebildet. In einigen Ausführungsformen ist der Photoresist ein Negativton- oder ein positiver Resist. Die Photoresistschicht wird unter Verwendung geeigneter fotolithografischer Techniken strukturiert, einschließlich selektiver aktinischer Bestrahlung, wie zum Beispiel tiefer ultravioletter Strahlung oder extremer ultravioletter Strahlung, und anschließender Entwicklung, wie in den 5A und 5B gezeigt. Die Photoresiststruktur 25 entspricht in einigen Ausführungsformen einer anschließend gebildeten Mesa-Struktur. Die Photoresiststruktur 25 schützt die Finnenstrukturen während eines anschließenden Ätzschrittes des Substrats 10, um eine Mesa-Struktur 20 zu bilden. In einigen Ausführungsformen wird eine Boden-Antireflexionsbeschichtungs (BARC)-Schicht über dem Substrat 10 ausgebildet, bevor die Photoresistschicht gebildet wird.
  • Unter Verwendung des strukturierten Photoresists und/oder der BARC-Schicht 25 als eine Maske wird das Substrat 10 selektiv unter Verwendung einer geeigneten Ätzoperation geätzt, wie in den 6A und 6B gezeigt, um eine Mesa-Struktur 20 zu bilden. 6A ist eine isometrische Ansicht. 6B ist eine Querschnittsansicht entlang der Linie C-C' von 6A. Das in der Ätzoperation benutzte Ätzmittel ist für das Substrat 10 selektiv. Dadurch werden die Finnenstrukturen durch das Substrat-Ätzoperation nicht negativ beeinflusst. In einigen Ausführungsformen wird das Substrat geätzt, um eine Aussparung 215 zu bilden, die eine Tiefe H2 in einem Bereich von etwa 20 nm bis etwa 100 nm von der Oberseite des Substrats 10 hat. In anderen Ausführungsformen liegt die Tiefe der Aussparung H2 im Bereich von etwa 40 nm bis etwa 80 nm. Wie in den 6A und 6B gezeigt, werden mehrere Finnenstrukturen 15 auf einer gemeinsamen Mesa-Struktur 20 gebildet. In einigen Ausführungsformen werden keine Aussparungen zwischen benachbarten Finnenstrukturen 15 auf einer gemeinsamen Mesa-Struktur 20 gebildet. Zwei Finnenstrukturen 15 auf einer gemeinsamen Mesa-Struktur 20 sind in den 6A und 6B gezeigt, aber in einigen Ausführungsformen befinden sich drei, vier, fünf oder mehr Finnenstrukturen 15 auf einer gemeinsamen Mesa-Struktur 20. In einigen Ausführungsformen sind bis zu zehn Finnenstrukturen 15 auf einer gemeinsamen Mesa-Struktur 20 enthalten.
  • Der strukturierte Photoresist und/oder die BARC-Schicht werden anschließend entfernt. Der strukturierte Photoresist und/oder die BARC-Schicht 25 werden durch eine geeignete Photoresistabziehoperation entfernt. In einigen Ausführungsformen wird ein geeignetes Lösemittel zum Entfernen des Photoresists und/oder der BARC-Schicht 25 verwendet. In einigen Ausführungsformen werden der Photoresist und/oder die BARC-Schicht 25 durch eine Sauerstoffplasma-Ashing-Operation entfernt. Dann wird anschließend eine isolierende Auskleidungsschicht 55 über der Hartmaskenschicht 40, den Finnenstrukturen 15 und dem Substrat 10 ausgebildet, wie in den 7A und 7B gezeigt. 7A ist eine isometrische Ansicht. 7B ist eine Querschnittsansicht entlang der Linie D-D' von 7A. Die isolierende Auskleidungsschicht 55 bedeckt in einigen Ausführungsformen konformal die Hartmaskenschicht 40, die Finnenstrukturen 15 und das Substrat 10. In einer Ausführungsform besteht die isolierende Auskleidungsschicht 55 aus einem Nitrid, wie zum Beispiel Siliziumnitrid, oder einem Siliziumnitrid-basierten Material (zum Beispiel SiON, SiCN oder SiOCN). Die isolierende Auskleidungsschicht 55 kann durch CVD, LPCVD, PECVD, PVD, ALD oder einen anderen geeigneten Prozess gebildet werden. Die Dicke der isolierenden Auskleidungsschicht 55 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 20 nm. In einigen Ausführungsformen liegt die Dicke der isolierenden Auskleidungsschicht im Bereich von etwa 3 nm bis etwa 15 nm. In einigen Ausführungsformen enthält die isolierende Auskleidungsschicht 55 zwei oder mehr Schichten aus verschiedenen Materialien.
  • In einigen Ausführungsformen wird eine zusätzliche Auskleidungsschicht 65, wie zum Beispiel eine Siliziumoxid-Auskleidungsschicht, über der isolierenden Nitrid-Auskleidungsschicht 55 gebildet. Die zusätzliche Auskleidungsschicht 65 kann durch CVD, LPCVD, PECVD, PVD, ALD oder einen anderen geeigneten Prozess gebildet werden. Die Dicke der zusätzlichen Auskleidungsschicht 65 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 20 nm. In einigen Ausführungsformen liegt die Dicke der zusätzlichen Auskleidungsschicht 65 im Bereich von etwa 3 nm bis etwa 15 nm.
  • Dann wird eine erste isolierende Materialschicht 60, die eine oder mehrere Schichten aus isolierendem Material enthält, über dem Substrat 10 ausgebildet, dergestalt, dass die Finnenstrukturen vollständig in die Isolierschicht eingebettet sind. Das isolierende Material für die erste isolierende Materialschicht 60 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiCN, Fluor-dotiertes Silikatglas (FSG) oder ein dielektrisches Material mit niedrigem k-Wert enthalten, das durch LPCVD, PECVD oder fließfähige CVD gebildet wird. Eine Ausheiloperation kann nach dem Bilden der isolierenden Materialschicht 60 ausgeführt werden. Dann wird eine Planarisierungsoperation, wie zum Beispiel ein chemisch-mechanisches Polier (CMP)-Verfahren und/oder ein Rückätzverfahren, ausgeführt, dergestalt, dass die Oberseite der isolierenden Auskleidungsschicht 55 von der ersten isolierenden Materialschicht 60 frei liegt, wie in den 7A und 7B gezeigt.
  • Dann wird, wie in den 8A und 8B gezeigt, ein oberer Abschnitt der ersten isolierenden Materialschicht 60 entfernt, wodurch die Finnenstrukturen 15 und die isolierende Auskleidungsschicht 55 über der Mesa 20 frei gelegt werden. 8A ist eine isometrische Ansicht. 8B ist eine Querschnittsansicht entlang der Linie E-E' von 8A. Es werden geeignete Ätzoperationen zum Entfernen des Abschnitte des isolierenden Materials 60 zwischen den Finnenstrukturen 15 verwendet. Die erste isolierende Materialschicht 60, die die Aussparungen 215 ausfüllt, wird auch als eine Isolations-Isolierschicht oder eine Flachgrabenisolations (STI)-Schicht bezeichnet. In einigen Ausführungsformen werden keine Flachgrabenisolationsschichten 60 zwischen Finnenstrukturen 15 auf einer gemeinsamen Mesa-Struktur 20 ausgebildet.
  • Wie in den 9A und 9B gezeigt, wird eine Opfer-Gate-Dielektrikumschicht 85 über den Finnenstrukturen 15 ausgebildet. 9A ist eine isometrische Ansicht. 9B ist eine Querschnittsansicht entlang der Linie F-F' von 9A. Eine leitfähige Opferschicht 90 wird über der Opfer-Gate-Dielektrikumschicht 85 ausgebildet. In einigen Ausführungsformen ist die leitfähige Opferschicht 90 eine Opfer-Gate-Elektrodenschicht, die anschließend entfernt wird.
  • Die Opfer-Gate-Dielektrikumschicht 85 enthält eine oder mehrere Schichten aus isolierendem Material, wie zum Beispiel einem Siliziumoxid-basierten Material. In einer Ausführungsform wird Siliziumoxid verwendet, das durch CVD gebildet wird. Die Dicke der Opfer-Gate-Dielektrikumschicht 85 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm.
  • Die Opfer-Gate-Dielektrikumschicht 85 und die Opfer-Gate-Elektrodenschicht 90 bilden eine Opfer-Gate-Struktur. Die Opfer-Gate-Struktur wird durch eine erste Deckschichtabscheidung der Opfer-Gate-Dielektrikumschicht über den Finnenstrukturen gebildet. Eine Opfer-Gate-Elektrodenschicht wird dann als Deckschicht auf der Opfer-Gate-Dielektrikumschicht und über den Finnenstrukturen abgeschieden, dergestalt, dass die Finnenstrukturen vollständig in die Opfer-Gate-Elektrodenschicht eingebettet sind. Die Opfer-Gate-Elektrodenschicht enthält Silizium, wie zum Beispiel polykristallines Silizium oder amorphes Silizium. Die Dicke der Opfer-Gate-Elektrodenschicht liegt in einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 200 nm. In einigen Ausführungsformen wird die Opfer-Gate-Elektrodenschicht einer Planarisierungsoperation unterzogen. Die Opfer-Gate-Dielektrikumschicht und die Opfer-Gate-Elektrodenschicht werden unter Verwendung von CVD, einschließlich LPCVD und PECVD; PVD; ALD oder eines anderen geeigneten Prozesses abgeschieden. Anschließend wird eine obere Isolierschicht 95 über der Opfer-Gate-Elektrodenschicht 90 ausgebildet. Die obere Isolierschicht 95 kann eine oder mehrere Schichten enthalten und kann durch CVD, PVD, ALD oder einen anderen geeigneten Prozess gebildet werden.
  • Als Nächstes wird eine Strukturierungsoperation auf der oberen Isolierschicht 95 unter Verwendung geeigneter fotolithografischer und Ätzoperationen ausgeführt. Die Struktur in der oberen Isolierschicht 95 wird anschließend zu der Opfer-Gate-Elektrodenschicht 90 (und der Opfer-Gate-Dielektrikumschicht 85) unter Verwendung geeigneter Ätzoperationen transferiert. Die Ätzoperationen legen die Source/Drain-Regionen der Halbleitervorrichtung frei. Die Ätzoperationen entfernen die Opfer-Gate-Elektrodenschicht 90 in den frei liegenden Bereichen, wodurch eine Opfer-Gate-Struktur über der Kanalregion der Halbleitervorrichtung zurückbleibt. Die Opfer-Gate-Struktur enthält die Opfer-Gate-Dielektrikumschicht 85 und die verbliebene Opfer-Gate-Elektrodenschicht 90 (zum Beispiel Polysilizium).
  • Nachdem die Opfer-Gate-Struktur ausgebildet wurde, wird die Opfer-Gate-Dielektrikumschicht 85 von den Source/Drain-Regionen durch geeignete fotolithografische und Ätzoperationen entfernt, um die Finnenstrukturen 15 in den Source/Drain-Regionen freizulegen. Dann werden eine oder mehrere Seitenwandabstandshalterschichten 110 über den frei liegenden Finnenstrukturen 15 und den Opfer-Gate-Strukturen 85, 90 ausgebildet, wie in den 10A und 10B gezeigt. 10A ist eine isometrische Ansicht. 10B ist eine Querschnittsansicht entlang der Linie G-G' von 10A. Die Seitenwandabstandshalterschicht 110 wird in einer konformalen Weise abgeschieden, so dass sie auf im Wesentlichen gleiche Dicken auf vertikalen Flächen ausgebildet wird, wie zum Beispiel den Seitenwänden, horizontalen Flächen bzw. der Oberseite der Opfer-Gate-Struktur. In einigen Ausführungsformen hat die Seitenwandabstandshalterschicht 110 eine Dicke in einem Bereich von etwa 2 nm bis etwa 20 nm; in anderen Ausführungsformen hat die Seitenwandabstandshalterschicht eine Dicke in einem Bereich von etwa 5 nm bis etwa 15 nm.
  • In einigen Ausführungsformen enthält die Seitenwandabstandshalterschicht 110 eine erste Seitenwandabstandshalterschicht und eine zweite Seitenwandabstandshalterschicht. Die erste Seitenwandabstandshalterschicht kann ein Oxid enthalten, wie zum Beispiel Siliziumoxid oder ein anderes geeignetes dielektrisches Material, und die zweite Seitenwandabstandshalterschicht kann eines oder mehrere von Si3N4, SiON und SiCN oder ein anderes geeignetes dielektrisches Material enthalten. Die erste Seitenwandabstandshalterschicht und die zweite Seitenwandabstandshalterschicht bestehen in einigen Ausführungsformen aus verschiedenen Materialien, so dass sie selektiv geätzt werden können. Die erste Seitenwandabstandshalterschicht und die zweite Seitenwandabstandshalterschicht können durch ALD oder CVD oder ein anderes geeignetes Verfahren gebildet werden.
  • Dann wird, wie in den 11A und 11B gezeigt, die Seitenwandabstandshalterschicht 110 einem anisotropen Ätzen unterzogen, um die Seitenwandabstandshalterschicht, die über der oberen Isolierschicht 95 und den Source/Drain-Regionen der Finnenstrukturen 15 ausgebildet ist, und die erste Isoliermaterialschicht 60 zu entfernen. 11A ist eine isometrische Ansicht. 11B ist eine Querschnittsansicht entlang der Linie H-H' von 11A.
  • Als Nächstes werden die ersten Halbleiterschichten 30 oder die zweiten Halbleiterschichten 35 in den Source/Drain-Regionen der Finnenstrukturen 15 unter Verwendung geeigneter Ätzoperationen entfernt, um gestapelte Nanodrahtstrukturen 220, 220' zu bilden. Das Entfernen der ersten Halbleiterschichten 30 oder der zweiten Halbleiterschichten 35 führt zur Bildung erster Nanodrähte 30 und zweiter Nanodrähte 35 aus den verbliebenen ersten Halbleiterschichten 30 bzw. zweiten Halbleiterschichten 35. Die ersten Nanodrähte (oder ersten Halbleiterschichten 30) oder die zweiten Nanodrähte (oder zweiten Halbleiterschichten) 35 werden im Wesentlichen parallel zueinander entlang der Z-Richtung angeordnet.
  • Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 bestehen aus verschiedenen Materialien, die unterschiedliche Ätzselektivitäten haben. Darum ätzt ein geeignetes Ätzmittel für die erste Halbleiterschicht 30 nicht nennenswert die zweite Halbleiterschicht 35. Wenn zum Beispiel die ersten Halbleiterschichten 30 Si sind und die zweiten Halbleiterschichten 35 Ge oder SiGe sind, so können die ersten Halbleiterschichten 30 selektiv unter Verwendung eines Nassätzmittel wie zum Beispiel Ammoniumhydroxid (NH4OH)-, Tetramethylammoniumhydroxid (TMAH)-, Ethylendiaminpyrocatechol (EDP)- oder Kaliumhydroxid (KOH)-Lösungen entfernt werden. Wenn hingegen die ersten Halbleiterschichten 30 SiGe oder Ge und die zweiten Halbleiterschichten 35 Si sind, so können die ersten Halbleiterschichten 30 selektiv unter Verwendung eines Nassätzmittel entfernt werden, wie zum Beispiel HF:HNO3-Lösung, HF:CH3COOH:HNO3- oder H2SO4-Lösung, und HF:H2O2:CH3COOH. In einigen Ausführungsformen wird eine Kombination von Trockenätztechniken und Nassätztechniken zum Entfernen der ersten Halbleiterschichten 30 verwendet. In einigen Ausführungsformen bleibt ein Abschnitt der Seitenwandabstandshalterschicht 110 unter dem Nanodraht 30, 35, der dem Substrat entlang der Z-Richtung am nächsten liegt.
  • Das Entfernen der ersten Halbleiterschicht und das Entfernen der zweiten Halbleiterschicht werden in einigen Ausführungsformen in separaten Operationen ausgeführt. In einigen Ausführungsformen wird eine erste Finnenstruktur 15 maskiert, und die ersten Halbleiterschichten 30 werden von einer zweiten unmaskierten Finnenstruktur 15 entfernt, um eine zweite Nanodrahtstruktur 220' zu bilden. Dann wird die erste Finnenstruktur 15 demaskiert, und die zweite Nanodrahtstruktur 220' wird maskiert. Die zweiten Halbleiterschichten 35 werden anschließend von der unmaskierten ersten Finnenstruktur 15 entfernt, wodurch eine erste Nanodrahtstruktur 220 entsteht. Dann wird die zweite Nanodrahtstruktur 220' demaskiert. Somit entstehen Nanodrahtstrukturen 220, 220', die Nanodrähte aus verschiedenen Materialien haben, und verschiedene Vorrichtungen, wie zum Beispiel nFETs und pFETs, können auf derselben Mesa 20 gebildet werden.
  • Nach dem Entfernen der ersten Halbleiterschichten 30 in den Source/Drain-Regionen wird eine innere Abstandshalterschicht 115 zwischen und entlang frei liegenden Seiten der Opfer-Gate-Dielektrikumschicht zwischen den ersten Halbleiterschichten 30 und den zweiten Halbleiterschichten 35 gebildet, und eine Nanodrahtstapel-Isolierschicht 117 wird zwischen dem Substrat 10 und der ersten Halbleiterschicht 30 und der zweiten Halbleiterschicht 35 gebildet, um die Source/Drains elektrisch von der Kanalregion und von dem Substrat 10 zu isolieren. In einigen Ausführungsformen füllt die Nanodrahtstapel-Isolierschicht 117 im Wesentlichen den Raum zwischen dem Nanodraht 30, 35, der dem Substrat am nächsten liegt, und dem Substrat 10. In einigen Ausführungsformen füllt die innere Abstandshalterschicht 115 im Wesentlichen den Raum zwischen den Nanodrähten 30, 35 unter den Seitenwand-Distanzhaltern 110 (siehe 16C und 16D). In einigen Ausführungsformen werden die Nanodrahtstapel-Isolierschicht 117 und die innere Abstandshalterschicht 115 aus dem gleichen Material gebildet, einschließlich ein Oxid, wie zum Beispiel Siliziumoxid, oder ein Nitrid, wie zum Beispiel Si3N4, SiON und SiCN, oder einem anderen geeigneten dielektrischen Material, einschließlich Materialien mit niedrigem k-Wert. In einigen Ausführungsformen wird das Material mit niedrigem k-Wert ausgewählt aus der Gruppe bestehend aus porenhaltigem Siliziumdioxid, Kohlenstoff-dotierten Siliziumdioxiden und Fluor-dotiertem Siliziumdioxid. Die innere Abstandshalterschicht 115 und die Nanodrahtstapel-Isolierschicht können durch ALD oder CVD oder einen anderen geeigneten Prozess gebildet werden.
  • In einigen Ausführungsformen wird die Nanodrahtstapel-Isolierschicht 117 durch Abscheidungs- und Ätzoperationen gebildet. In einigen Ausführungsformen wird Nanodrahtstapel-Isolierschichtmetall um alle frei liegenden Nanodrähten herum oder in dem Raum zwischen den ersten Nanodrähten 30 und den zweiten Nanodrähten und dem Raum zwischen den ersten Nanodrähten 30 und den zweiten Nanodrähten 35 gebildet, und anschließend wird das Nanodrahtstapel-Isoliermaterial zwischen den ersten Nanodrähten 30 und den zweiten Nanodrähten 35 und um alle Nanodrähte herum entfernt, außer zwischen dem Nanodraht 30, 35, der dem Substrat am nächsten liegt, und dem Substrat 10.
  • Anschließend wird eine Source/Drain-Epitaxialschicht 120, 120' gebildet, wie in den 11A und 11B gezeigt, wodurch Source/Drains gebildet werden. Die Source/Drain-Epitaxialschicht 120, 120' enthält eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder Si, SiGe, Ge für einen p-Kanal-FET. Für den P-Kanal-FET kann auch Bor (B) in der Source/Drain enthalten sein. Die Source/Drain-Epitaxialschichten 120 werden durch ein epitaxiales Wachstumsverfahren unter Verwendung von CVD, ALD oder Molekularstrahlepitaxie (MBE) gebildet. In einigen Ausführungsformen werden die Source/Drains über den Nanodrahtstrukturen auf gegenüberliegenden Seiten der Gate-Strukturen angeordnet. Die Source/Drain-Epitaxialschichten 120, 120' wachsen auf der ersten Halbleiterschicht 30 und der zweiten Halbleiterschicht 35. In einigen Ausführungsformen legen sich die Source/Drain-Epitaxialschichten 120, 120' um frei liegende Abschnitte der ersten und zweiten Halbleiterschichten (Nanodrähte) 30, 35 herum. In einigen Ausführungsformen fusionieren die gezüchteten Source/Drain-Epitaxialschichten 120, 120' auf benachbarten Finnenstrukturen miteinander. In einigen Ausführungsformen hat die Source/Drain-Epitaxialschicht 120 eine Rautenform, eine sechseckige Form, andere polygonale Formen oder eine Halbkreisform im Querschnitt. In einigen Ausführungsformen ist eine Source/Drain-Schicht 120 für einen pFET, und die andere Source/Drain-Schicht 120' ist für einen nFET, oder umgekehrt.
  • In einigen Ausführungsformen wird die Nanodrahtstapel-Isolierschicht 117 nur zwischen dem Substrat 10 und der ersten Halbleiterschicht 30, die dem Substrat 10 am nächsten liegt, und nicht zwischen dem Substrat 10 und der zweiten Halbleiterschicht 35, die dem Substrat am nächsten liegt, wie in den 12A und 12B gezeigt, ausgebildet, wodurch die gestapelte Nanodrahtstruktur 220, einschließlich den ersten Nanodrähte 30, von dem Substrat 10 isoliert wird. 12A ist eine isometrische Ansicht. 12B ist eine Querschnittsansicht entlang der Linie J-J' von 12A.
  • Anschließend wird eine Kontaktätzstoppschicht (CESL) 125 auf den Source/Drain-Schichten 120, 120', der Flachgrabenisolationsschicht 60 und Seitenwänden der Seitenwandabstandshalterschichten 110 gebildet, und anschließend wird eine Zwischenschichtdielektrikum (ILD)-Schicht 130 über den Source/Drain-Regionen ausgebildet, wie in den 13A und 13B gezeigt. 13A ist eine isometrische Ansicht. 13B ist eine Querschnittsansicht entlang der Linie K-K' von 12A.
  • Die CESL 125, die über den Source/Drain-Regionen liegt, hat in einigen Ausführungsformen eine Dicke von etwa 1 nm bis etwa 15 nm. Die CESL 125 kann Si3N4, SiON, SiCN oder ein anderes geeignetes Material enthalten und kann durch CVD, PVD oder ALD gebildet werden. Zu den Materialien für die ILD-Schicht 130 gehören Verbindungen, die Si, O, C und/oder H umfassen, wie zum Beispiel Siliziumoxid, SiCOH und SiOC. Organische Materialien, wie zum Beispiel Polymere, können für die ILD-Schicht 130 verwendet werden. Nachdem die ILD-Schicht 130 gebildet wurde, wird eine Planarisierungsoperation, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), ausgeführt, dergestalt, dass der obere Abschnitt der Opfer-Gate-Elektrodenschicht 90 frei liegt. Die CMP entfernt außerdem einen Abschnitt der Seitenwandabstandshalterschicht 110 und die obere Isolierschicht 95 die die Oberseite der Opfer-Gate-Elektrodenschicht 90 bedeckt.
  • Dann wird die Opfer-Gate-Struktur 85, 90 entfernt, wodurch ein Gate-Raum 135 gebildet wird, in dem die Kanalregionen der Finnenstrukturen 15 frei liegen, wie in den 14A und 14B gezeigt. 14A ist eine isometrische Ansicht. 14B ist eine Querschnittsansicht entlang der Linie L-L' von 14A. Die ILD-Schicht 130 schützt die Source/Drain-Schichten 120, 120' während des Entfernens der Opfer-Gate-Strukturen. Die Opfer-Gate-Elektrodenschicht 90 kann unter Verwendung von Plasma-Trockenätzen und/oder Nassätzen entfernt werden. Wenn die Opfer-Gate-Elektrodenschicht 90 Polysilizium ist und die ILD-Schicht 130 Siliziumoxid ist, so kann ein Nassätzmittel, wie zum Beispiel eine Tetramethylammoniumhydroxid (TMAH)-Lösung, zum selektiven Entfernen der die Opfer-Gate-Elektrodenschicht 90 verwendet werden. Die Opfer-Gate-Dielektrikumschicht 85 wird unter Verwendung geeigneter Plasma-Trockenätz- und/oder Nassätzoperationen entfernt.
  • Wir wenden uns den 15A und 15B zu. Die ersten Halbleiterschichten 30 oder die zweiten Halbleiterschichten 35 in den Kanalregionen der Finnenstrukturen 15 werden unter Verwendung geeigneter Ätzoperationen entfernt, um gestapelte Nanodrahtstrukturen 220, 220' zu bilden, die aus einem Stapel entweder der ersten Halbleiterschichten oder Nanodrähte 30 oder der zweiten Halbleiterschichten oder Nanodrähte 35 hergestellt werden, die im Wesentlichen parallel zueinander entlang der Z-Richtung angeordnet werden. 15A ist eine isometrische Ansicht. 15B ist eine Querschnittsansicht entlang der Linie M-M' von 15A. Wie im vorliegenden Text mit Bezug auf die 11A und 11B erläutert, wird das Entfernen der ersten und zweiten Halbleiterschichten in separaten Operationen ausgeführt, wobei in einer Operation die ersten Halbleiterschichten 30 entfernt werden und in einer anderen Operation die zweiten Halbleiterschichten 35 entfernt werden.
  • Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 bestehen aus verschiedenen Materialien, die unterschiedliche Ätzselektivitäten haben. Darum ätzt ein geeignetes Ätzmittel für die erste Halbleiterschicht 30 nicht nennenswert die zweite Halbleiterschicht 35. Wenn zum Beispiel die ersten Halbleiterschichten 30 Si sind und die zweiten Halbleiterschichten 35 Ge oder SiGe sind, so können die ersten Halbleiterschichten 30 selektiv unter Verwendung eines Nassätzmittels wie zum Beispiel Ammoniumhydroxid (NH4OH)-, Tetramethylammoniumhydroxid (TMAH)-, Ethylendiaminpyrocatechol (EDP)- oder Kaliumhydroxid (KOH)-Lösungen entfernt werden. Wenn hingegen die ersten Halbleiterschichten 30 SiGe oder Ge und die zweiten Halbleiterschichten 35 Si sind, so können die ersten Halbleiterschichten 30 selektiv unter Verwendung eines Nassätzmittels wie zum Beispiel HF:HNO3-Lösung, HF:CH3COOH:HNO3 oder H2SO4-Lösung und HF:H2O2:CH3COOH entfernt werden. In einigen Ausführungsformen wird eine Kombination von Trockenätztechniken und Nassätztechniken zum Entfernen der ersten und zweiten Halbleiterschichten 30, 35 verwendet.
  • Die Querschnittsform der Halbleiter-Nanodrähte 35 in der Kanalregion ist als rechteckig gezeigt, kann aber jede polygonale Form (dreieckig, rautenförmig usw.), polygonale Form mit gerundeten Ecken, kreisförmig oder oval (vertikal oder horizontal) sein.
  • Nachdem die Halbleiter-Nanodrähte der ersten und zweiten Halbleiterschichten 30, 35 gebildet wurden, wird eine Gate-Dielektrikumschicht 155 um jeden der Kanalregion-Nanodrähte 30, 35 herum gebildet, wie in den 16A-16D gezeigt. 16A ist eine isometrische Ansicht. 16B ist eine Querschnittsansicht entlang der Linie N-N' von 16A. 16C ist eine Querschnittsansicht entlang der Linie O-O'. 16D ist eine Querschnittsansicht entlang der Linie J-J'.
  • In bestimmten Ausführungsformen enthält die Gate-Dielektrikumschicht 155 eine oder mehrere Schichten eines dielektrischen Materials, wie zum Beispiel Siliziumoxid, Siliziumnitrid, oder dielektrisches Material mit hohem k-Wert, anderes geeignetes dielektrisches Material, und/oder Kombinationen davon. Zu Beispielen von dielektrischem Material mit hohem k-Wert gehören HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid (HfOAl2O3)-Legierung, andere geeignete dielektrische Materialien mit hohem k-Wert, und/oder Kombinationen davon. In einigen Ausführungsformen enthält die Gate-Dielektrikumschicht 155 eine Grenzflächenschicht, die zwischen den Kanalschichten und dem dielektrischen Material ausgebildet wird.
  • Die Gate-Dielektrikumschicht 155 kann durch CVD, ALD oder jedes geeignete Verfahren gebildet werden. In einer Ausführungsform wird die Gate-Dielektrikumschicht 155 unter Verwendung eines hoch-konformalen Abscheidungsprozesses, wie zum Beispiel ALD, gebildet, um die Bildung einer Gate-Dielektrikumschicht sicherzustellen, die eine gleichmäßige Dicke um jede Kanalschicht herum aufweist. Die Dicke der Gate-Dielektrikumschicht 155 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 6 nm. In einigen Ausführungsformen fungiert die Gate-Dielektrikumschicht 155 als eine Nanodrahtstapel-Isolierschicht, die den Nanodrahtstapel von dem Substrat isoliert.
  • Nachdem die Gate-Dielektrikumschicht 155 gebildet wurde, wird in einigen Ausführungsformen eine Gate-Elektrodenschicht 170 über der Gate-Dielektrikumschicht 155 in dem Gate-Raum 135 ausgebildet. Die Gate-Elektrodenschicht 170 wird auf der Gate-Dielektrikumschicht 155 so ausgebildet, dass sie jeden Nanodraht 30, 35 umgibt oder umhüllt.
  • Die Gate-Elektrodenschicht 170 enthält eine oder mehrere Schichten aus leitfähigem Material, wie zum Beispiel Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilicid, Kobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien, und/oder Kombinationen davon.
  • Die Gate-Elektrodenschicht 170 kann durch CVD, ALD, Elektroplattierung oder andere geeignete Verfahren gebildet werden. Die Gate-Elektrodenschicht 170 wird in einigen Ausführungsformen ebenfalls über der Oberseite der ILD-Schicht 130 abgeschieden, und anschließend wird der Abschnitt der Gate-Elektrodenschicht, die über der ILD-Schicht 130 ausgebildet wurde, beispielsweise unter Verwendung von CMP planarisiert, bis die Oberseite der ILD-Schicht 130 freigelegt ist.
  • In einigen Ausführungsformen der vorliegenden Offenbarung werden eine oder mehrere Sperrschichten und/oder Austrittsarbeit-Justierschichten 165 zwischen der Gate-Dielektrikumschicht 155 und der Gate-Elektrodenschicht 170 angeordnet. Die Sperrschicht besteht in einigen Ausführungsformen aus einem leitfähigen Material, wie zum Beispiel einer einzelnen Schicht aus TiN oder TaN oder einer Mehrfachschicht sowohl aus TiN als auch TaN.
  • In einigen Ausführungsformen der vorliegenden Offenbarung werden eine oder mehrere Austrittsarbeit-Justierschichten 165 zwischen der Gate-Dielektrikumschicht 155 oder Sperrschicht und der Gate-Elektrodenschicht 170 angeordnet. Die Austrittsarbeit-Justierschichten bestehen aus einem leitfähigen Material, wie zum Beispiel einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für einen n-Kanal-FET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeit-Justierschicht verwendet, und für einen p-Kanal-FET werden eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeit-Justierschicht verwendet. Die Austrittsarbeit-Justierschicht kann durch ALD, PVD, CVD, e-Strahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. Des Weiteren kann die Austrittsarbeit-Justierschicht separat für den n-Kanal-FET und den p-Kanal-FET gebildet werden, die verschiedene Metallschichten als die Gate-Elektrodenschicht 170 verwenden können.
  • Es versteht sich, dass die gemäß den offenbarten Verfahren ausgebildeten GAA-FETs weitere Komplementäre-Metall-Oxid-Halbleiter (CMOS)-Prozesse durchlaufen, um verschiedene Strukturelemente zu bilden, wie zum Beispiel Kappisolierschichten, Kontakte/Durchkontaktierungen, Silicidschichten, Interconnect-Metallschichten, dielektrische Schichten, Passivierungsschichten, Metallisierungsschichten mit Signalleitungen usw.
  • Eine Ausführungsform der vorliegenden Offenbarung ist ein Verfahren 300 zum Herstellen einer Halbleitervorrichtung gemäß dem in 17 veranschaulichten Flussdiagramm. Das Verfahren enthält eine Operation S310 zum Bilden mehrerer Finnenstrukturen über einem Halbleitersubstrat. Die mehreren Finnenstrukturen erstrecken sich in einer ersten Richtung über eine erste Region des Halbleitersubstrats. Die mehreren Finnenstrukturen sind entlang einer zweiten Richtung angeordnet, die im Wesentlichen senkrecht zu der ersten Richtung verläuft, und jede der Finnenstrukturen umfasst einen abwechselnden Stapel aus ersten Halbleiterschichten und zweiten Halbleiterschichten, die in einer dritten Richtung angeordnet sind, die im Wesentlichen senkrecht zu der ersten Richtung und der zweiten Richtung verläuft (siehe zum Beispiel 4A-4C). Die ersten Halbleiterschichten und die zweiten Halbleiterschichten bestehen aus verschiedenen Materialien. Ein Abschnitt des Halbleitersubstrats wird in Operation S320 entfernt. Der entfernte Abschnitt des Halbleitersubstrats befindet sich in zweiten Regionen des Halbleitersubstrats, die sich auf gegenüberliegenden Seiten der ersten Region des Halbleitersubstrats entlang der zweiten Richtung befinden (siehe zum Beispiel 6A-6C). In einigen Ausführungsformen wird der Abschnitt des Halbleitersubstrats entfernt durch: Bilden eines Photoresists und/oder einer BARC-Schicht über den Finnenstrukturen, Strukturieren des Photoresists und/oder der BARC-Schicht, dergestalt, dass zu entfernende Abschnitte des Substrats nicht durch den Photoresist und/oder die BARC-Schicht bedeckt werden, Ausführen einer Ätzoperation zum Entfernen des Abschnitts des Substrats, der nicht durch den Photoresist und/oder die BARC-Schicht bedeckt wird, auf eine spezifische Tiefe, und Entfernen des verbliebenen Photoresists, der die Finnenstrukturen bedeckt, nachdem das Substrat geätzt wurde, wodurch mehrere Finnenstrukturen auf einer gemeinsamen Mesa-Struktur gebildet werden. In Operation S330 die erste Halbleiterschicht oder die zweite Halbleiterschicht, die von jeder der mehreren Finnenstrukturen in einer Region entfernt wurden, wo eine Gate-Struktur ausgebildet werden soll (siehe zum Beispiel 15A und 15B). Dann wird in Operation S340 eine Gate-Struktur über den ersten Halbleiterschichten oder den zweiten Halbleiterschichten ausgebildet. Legt sich die Gate-Struktur entweder um die ersten Halbleiterschichten oder die zweiten Halbleiterschichten herum (siehe zum Beispiel 16A-16D). In einigen Ausführungsformen definiert die Gate-Struktur eine Kanalregion der Halbleitervorrichtung.
  • Eine andere Ausführungsform der vorliegenden Offenbarung ist ein Verfahren 400 zum Herstellen einer Halbleitervorrichtung gemäß dem in 18 veranschaulichten Flussdiagramm. Das Verfahren enthält eine Operation S410 zum Bilden mehrerer abwechselnder erster Halbleiterschichten und zweiter Halbleiterschichten über einem Halbleitersubstrat (siehe zum Beispiel 3A und 3B). Die ersten Halbleiterschichten und die zweiten Halbleiterschichten bestehen aus verschiedenen Materialien. Mehrere erste Finnenstrukturen werden in Operation S420 aus den mehreren abwechselnden ersten Halbleiterschichten und zweiten Halbleiterschichten gebildet. Die mehreren Finnen erstrecken sich in einer ersten Richtung und sind entlang einer zweiten Richtung angeordnet, die im Wesentlichen senkrecht zu der ersten Richtung verläuft (siehe zum Beispiel 4A und 4B). Als Nächstes wird in Operation S430 eine Mesa-Struktur aus dem Halbleitersubstrat gebildet durch: Bilden eines Photoresists und/oder einer BARC-Schicht über den Finnenstrukturen, Strukturieren des Photoresists und/oder der BARC-Schicht, dergestalt, dass Abschnitte des Substrats, die anschließend entfernt werden sollen, nicht durch den Photoresist und/oder die BARC-Schicht bedeckt sind, Ausführen einer Ätzoperation zum Entfernen des Abschnitts des Substrats, der nicht durch den Photoresist und/oder die BARC-Schicht bedeckt ist, auf eine spezifische Tiefe, und Entfernen des verbliebenen Photoresists, der die Finnenstrukturen bedeckt, nachdem das Substrat geätzt wurde. Die mehreren ersten Finnenstrukturen werden über der Mesa-Struktur angeordnet (siehe zum Beispiel 6A und 6C). In Operation S440 wird die erste Halbleiterschicht oder die zweite Halbleiterschicht von jeder der mehreren Finnenstrukturen entfernt, um mehrere erste gestapelte Nanodrahtstrukturen zu bilden. Die ersten oder zweiten Halbleiterschichten werden in einer Region entfernt, wo eine Gate-Struktur ausgebildet werden soll. Jede gestapelte Nanodrahtstruktur enthält mehrere Nanodrähte, die in einer dritten Richtung angeordnet sind, die im Wesentlichen senkrecht zu der ersten und der zweiten Richtung verläuft (siehe zum Beispiel 15A und 15B). In Operation S450 wird eine Nanodrahtstapel-Isolierschicht zwischen dem Substrat und einem Nanodraht in den Nanodraht-Stapelstrukturen gebildet, der dem Substrat in der dritten Richtung am nächsten liegt (siehe zum Beispiel 16A und 16B).
  • 19-29 veranschaulichen ein anderes Verfahren zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Beginnend mit der Struktur von 3A werden ein abwechselnder Stapel der ersten Halbleiterschichten 30 und der zweiten Halbleiterschichten 35, die aus verschiedenen Materialien bestehen, über dem Substrat 10 gebildet. Die Struktur wird strukturiert, um mehrere Finnenstrukturen 15 zu bilden, wie in 19 gezeigt. 19 ist eine Querschnittsansicht, die eine der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
  • Die Hartmaskenschicht 40 wird unter Verwendung von Strukturierungsoperationen, einschließlich Fotolitografie und Ätzen, zu einer Maskenstruktur strukturiert. Dann werden die gestapelten Schichten der ersten und zweiten Halbleiterschichten 30, 35 und das darunterliegende Substrat 10 unter Verwendung der strukturierten Maskenschicht strukturiert, wodurch die gestapelten Schichten und ein Abschnitt des Substrats zu mehreren ersten Finnenstrukturen 15 gebildet werden, die entlang der X-Richtung über einer ersten Region 205 des Substrats 10 angeordnet sind, und zu mehreren zweiten Finnenstrukturen 15 gebildet werden, die über einer zweiten Region 205' des Substrats 10 angeordnet sind. Die erste Region 205 und die zweite Region 205' des Substrats 10 sind durch eine dazwischenliegende dritte Region 210 voneinander beabstandet. In 19 sind zwei Finnenstrukturen 15 in den mehreren ersten Finnenstrukturen und den mehreren zweiten Finnenstrukturen enthalten. Aber die Anzahl der Finnenstrukturen in den jeweils mehreren Finnenstrukturen ist nicht auf zwei beschränkt und kann auch mehr als zwei sein. In einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der mehrere Finnenstrukturen 15 gebildet, um die Strukturtreue in den Strukturierungsoperationen zu verbessern.
  • Breite, Höhe und Beabstandung der Finnenstruktur 15 entlang der X-Richtung können innerhalb der Bereiche liegen, die im vorliegenden Text mit Bezug auf 4B offenbart sind. Die Finnenstrukturen 15 können durch jedes geeignete Verfahren strukturiert werden, wie zuvor im vorliegenden Text erläutert.
  • 20 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Unter Verwendung geeigneter fotolithografischer und Ätzoperationen werden Abschnitte des Substrats 10 auf beiden Seiten der ersten und zweiten Regionen 205, 205' entlang der X-Richtung entfernt, wodurch Mesa-Strukturen 20, 20' gebildet werden. In einigen Ausführungsformen werden die Mesa-Strukturen 20, 20' durch die Operationen zum Bilden eines Photoresists und/oder einer BARC-Schicht über den Finnenstrukturen 15 gebildet. Der Photoresist und/oder die BARC-Schicht werden so strukturiert, dass Abschnitte des Substrats auf beiden Seiten der ersten und zweiten Regionen 205, 205' frei liegen. Die frei liegenden ersten und zweiten Regionen 205, 205' werden anschließend unter Verwendung einer geeigneten Ätzoperation geätzt, und der strukturierte Photoresist und/oder die BARC-Schichten werden unter Verwendung einer geeigneten Abtragsoperation entfernt, wie zum Beispiel Photoresist-Stripping oder Sauerstoffplasma-Ashing. In einigen Ausführungsformen wird das Substrat geätzt, um eine Aussparung 215 in der dritten Region 210 des Substrats zu bilden, die eine Tiefe H2 in einem Bereich von etwa 20 nm bis etwa 100 nm von der Oberseite des Substrats 10 hat, wie mit Bezug auf 6B erläutert. In anderen Ausführungsformen liegt die Tiefe der Aussparung H2 im Bereich von etwa 40 nm bis etwa 80 nm. Wie in 20 gezeigt, werden mehrere erste Finnenstrukturen 15 auf der gemeinsamen Mesa-Struktur 20 über der Region 205 des Substrats gebildet, und mehrere zweite Finnenstrukturen 15 werden auf der gemeinsamen Mesa-Struktur 20' über der Region 205' des Substrats gebildet. Keine Aussparungen werden in einigen Ausführungsformen zwischen benachbarten Finnenstrukturen 15 auf gemeinsamen Mesa-Strukturen 20, 20' gebildet.
  • Eine isolierende Auskleidungsschicht 55 wird anschließend über der Hartmaskenschicht 40, den Finnenstrukturen 15 und dem Substrat 10 ausgebildet, wie in 21 gezeigt. 21 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Die isolierende Auskleidungsschicht 55 bedeckt in einigen Ausführungsformen konformal die Hartmaskenschicht 40, die Finnenstrukturen 15 und das Substrat 10. In einer Ausführungsform besteht die isolierende Auskleidungsschicht 55 aus einem Nitrid, wie zum Beispiel Siliziumnitrid, einem Siliziumnitrid-basierten Material (zum Beispiel SiON, SiCN oder SiOCN), oder einem Kohlenstoffnitrid. Die isolierende Auskleidungsschicht 55 kann durch CVD, LPCVD, PECVD, PVD, ALD oder einen anderen geeigneten Prozess gebildet werden. Die Dicke der isolierenden Auskleidungsschicht 55 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 20 nm. In einigen Ausführungsformen liegt die Dicke der isolierenden Auskleidungsschicht im Bereich von etwa 3 nm bis etwa 15 nm. In einigen Ausführungsformen enthält die isolierende Auskleidungsschicht 55 zwei oder mehr Schichten aus verschiedenen Materialien.
  • In einigen Ausführungsformen wird eine zusätzliche Auskleidungsschicht 65, wie zum Beispiel eine Siliziumoxid-Auskleidungsschicht, über der isolierenden Nitrid-Auskleidungsschicht 55 ausgebildet. Die zusätzliche Auskleidungsschicht 65 kann durch CVD, LPCVD, PECVD, PVD, ALD oder einen anderen geeigneten Prozess gebildet werden. Die Dicke der zusätzlichen Auskleidungsschicht 65 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 20 nm. In einigen Ausführungsformen liegt die Dicke der zusätzlichen Auskleidungsschicht 65 im Bereich von etwa 3 nm bis etwa 15 nm.
  • Dann wird eine erste isolierende Materialschicht 60, die eine oder mehrere Schichten aus isolierendem Material enthält, über dem Substrat 10 ausgebildet, dergestalt, dass die Finnenstrukturen vollständig in die Isolierschicht eingebettet sind. Das isolierende Material für die erste isolierende Materialschicht 60 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiCN, Fluor-dotiertes Silikatglas (FSG) oder ein dielektrisches Material mit niedrigem k-Wert enthalten, das durch LPCVD, PECVD oder fließfähige CVD gebildet wird. Eine Ausheiloperation kann nach dem Bilden der isolierenden Materialschicht 60 ausgeführt werden. Dann wird eine Planarisierungsoperation, wie zum Beispiel ein chemisch-mechanisches Polier (CMP)-Verfahren und/oder ein Rückätzverfahren, ausgeführt, dergestalt, dass die Oberseite der isolierenden Auskleidungsschicht 55 von der ersten isolierenden Materialschicht 60 frei liegt.
  • Dann wird, wie in 22 gezeigt, der obere Abschnitt der ersten isolierenden Materialschicht 60 entfernt, wodurch Finnenstrukturen 15 und die isolierende Auskleidungsschicht 55 über den Mesas 20, 20' frei gelegt werden. 22 ist eine Querschnittsansicht einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Geeignete Ätzoperationen werden zum Entfernen der Abschnitte des isolierenden Materials 60 zwischen den Finnenstrukturen 15 verwendet. Die erste isolierende Materialschicht 60, die die Aussparungen 215 ausfüllt, wird auch als eine Isolations-Isolierschicht oder eine Flachgrabenisolations (STI)-Schicht bezeichnet. In einigen Ausführungsformen werden keine Flachgrabenisolationsschichten 60 zwischen Finnenstrukturen 15 auf einer gemeinsamen Mesa-Struktur 20, 20' gebildet.
  • 23 ist eine Querschnittsansicht entlang der Source/Drain-Region einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Wie in 23 gezeigt, werden die ersten Halbleiterschichten 30 oder zweiten Halbleiterschichten 35 in den Source/Drain-Regionen der Finnenstrukturen 15 unter Verwendung geeigneter Ätzoperationen entfernt, um gestapelte Nanodrahtstrukturen 220, 220' zu bilden. Das Entfernen der ersten Halbleiterschichten 30 oder zweiten Halbleiterschichten 35 führt zur Bildung der ersten Nanodrähte 30 und zweiten Nanodrähte 35 aus den verbliebenen ersten Halbleiterschichten 30 bzw. zweiten Halbleiterschichten 35. Die ersten Nanodrähte (oder ersten Halbleiterschichten 30) oder die zweiten Nanodrähte (oder zweiten Halbleiterschichten) 35 sind im Wesentlichen parallel zueinander entlang der Z-Richtung angeordnet.
  • Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 bestehen aus verschiedenen Materialien, die unterschiedliche Ätzselektivitäten haben. Darum ätzt ein geeignetes Ätzmittel für die erste Halbleiterschicht 30 nicht nennenswert die zweite Halbleiterschicht 35. Wenn zum Beispiel die ersten Halbleiterschichten 30 Si sind und die zweiten Halbleiterschichten 35 Ge oder SiGe sind, so können die ersten Halbleiterschichten 30 selektiv unter Verwendung eines Nassätzmittels wie zum Beispiel Ammoniumhydroxid (NH4OH)-, Tetramethylammoniumhydroxid (TMAH)-, Ethylendiaminpyrocatechol (EDP)- oder Kaliumhydroxid (KOH)-Lösungen entfernt werden. Wenn hingegen die ersten Halbleiterschichten 30 SiGe oder Ge und die zweiten Halbleiterschichten 35 Si sind, so können die ersten Halbleiterschichten 30 selektiv unter Verwendung eines Nassätzmittels wie zum Beispiel HF:HNO3-Lösung, HF:CH3COOH:HNO3, oder H2SO4-Lösung und HF:H2O2:CH3COOH entfernt werden. In einigen Ausführungsformen wird eine Kombination von Trockenätztechniken und Nassätztechniken zum Entfernen der ersten Halbleiterschichten 30 verwendet. In einigen Ausführungsformen bleibt ein Abschnitt der Seitenwandabstandshalterschicht 110 unter dem Nanodraht 30, 35, der dem Substrat entlang der Z-Richtung am nächsten liegt.
  • Vor dem Entfernen der ersten oder zweiten Halbleiterschichten werden in einigen Ausführungsformen folgende Operationen ausgeführt: Bilden einer Opfer-Gate-Dielektrikumschicht, Bilden einer Opfer-Gate-Schicht, Bilden einer oberen Isolierschicht, und Bilden von Seitenwandabstandshalterschichten, wie im vorliegenden Text mit Bezug auf die 9A-11B offenbart.
  • Das Entfernen der ersten Halbleiterschicht und das Entfernen der zweiten Halbleiterschicht werden in einigen Ausführungsformen in separaten Operationen ausgeführt. In einigen Ausführungsformen wird eine erste Finnenstruktur 15 maskiert, und die ersten Halbleiterschichten 30 werden von einer zweiten unmaskierten Finnenstruktur 15 entfernt, um eine zweite Nanodrahtstruktur 220' zu bilden. Dann wird die erste Finnenstruktur 15 demaskiert, und die zweite Nanodrahtstruktur 220' wird maskiert. Die zweiten Halbleiterschichten 35 werden anschließend von der unmaskierten ersten Finnenstruktur 15 entfernt, wodurch eine erste Nanodrahtstruktur 220 entsteht. Dann wird die zweite Nanodrahtstruktur 220' demaskiert. Somit werden Nanodrahtstrukturen 220, 220' gebildet, die Nanodrähte aus verschiedenen Materialien haben, und verschiedene Vorrichtungen, wie zum Beispiel nFETs und pFETs, können auf derselben Mesa 20 gebildet werden.
  • Nach dem Entfernen der ersten Halbleiterschichten 30 in den Source/Drain-Regionen wird eine innere Abstandshalterschicht 115 entlang frei liegender Seiten der Opfer-Gate-Dielektrikumschicht zwischen den ersten Halbleiterschichten 30 und zweiten Halbleiterschichten 35 gebildet, um die Source/Drain-Regionen elektrisch von der Kanalregion zu isolieren, und eine Nanodrahtstapel-Isolierschicht 117 wird zwischen dem Substrat 10 und der ersten Halbleiterschicht 30 und der zweiten Halbleiterschicht 35 gebildet, um die Source/Drains elektrisch von der Kanalregion und dem Substrat 10 zu isolieren. In einigen Ausführungsformen füllt die Nanodrahtstapel-Isolierschicht 117 im Wesentlichen den Raum zwischen dem Nanodraht 30, 35, der dem Substrat am nächsten liegt, und dem Substrat 10. In einigen Ausführungsformen füllt die innere Abstandshalterschicht 115 im Wesentlichen den Raum zwischen den Nanodrähten 30, 35 unter dem Seitenwand-Distanzhalter 110 (siehe zum Beispiel 16C und 16D). In einigen Ausführungsformen werden die innere Abstandshalterschicht 115 und die Nanodrahtstapel-Isolierschicht 117 aus dem gleichen Material gebildet, einschließlich eines Oxids, wie zum Beispiel Siliziumoxid, oder eines Nitrids, wie zum Beispiel Si3N4, SiON und SiCN, oder einem anderen geeigneten dielektrischen Material, einschließlich Materialien mit niedrigem k-Wert. In einigen Ausführungsformen wird das Material mit niedrigem k-Wert aus der Gruppe bestehend aus porenhaltigem Siliziumdioxid, Kohlenstoff-dotierten Siliziumdioxiden und Fluor-dotiertem Siliziumdioxid ausgewählt. Die innere Abstandshalterschicht 115 und die Nanodrahtstapel-Isolierschicht 117 können durch ALD oder CVD oder einen anderen geeigneten Prozess gebildet werden.
  • In einigen Ausführungsformen wird die Nanodrahtstapel-Isolierschicht 117 durch Abscheidungs- und Ätzoperationen gebildet. In einigen Ausführungsformen wird ein Nanodrahtstapel-Isolierschichtmetall um alle frei liegenden Nanodrähte herum oder in dem Raum zwischen den ersten Nanodrähten 30 und den zweiten Nanodrähten und dem Raum zwischen den ersten Nanodrähten 30 und den zweiten Nanodrähten 35 gebildet, und anschließend wird das Nanodrahtstapel-Isoliermaterial zwischen den ersten Nanodrähten 30 und den zweiten Nanodrähten 35 und um alle Nanodrähte herum, außer zwischen dem Nanodraht 30, 35, der dem Substrat am nächsten liegt, und dem Substrat 10 entfernt.
  • Anschließend wird eine Source/Drain-Epitaxialschicht 120, 120' gebildet. Die Source/Drain-Epitaxialschicht 120, 120' enthält eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder Si, SiGe, Ge für einen p-Kanal-FET. Für den P-Kanal-FET kann auch Bor (B) in der Source/Drain enthalten sein. Die Source/Drain-Epitaxialschichten 120 werden durch ein epitaxiales Wachstumsverfahren unter Verwendung von CVD, ALD oder Molekularstrahlepitaxie (MBE) gebildet. Die Source/Drain-Epitaxialschichten 120, 120' wachsen auf der ersten Halbleiterschicht 30 und der zweiten Halbleiterschicht 35. In einigen Ausführungsformen legen sich die Source/Drain-Epitaxialschichten 120, 120' um frei liegende Abschnitte der ersten und zweiten Halbleiterschichten (Nanodrähte) 30, 35 herum. In einigen Ausführungsformen fusionieren die gezüchteten Source/Drain-Epitaxialschichten 120, 120' auf benachbarten Finnenstrukturen miteinander. In einigen Ausführungsformen hat die Source/Drain-Epitaxialschicht 120 eine Rautenform, eine sechseckige Form, andere polygonale Formen oder einen Halbkreisform im Querschnitt.
  • 24 ist eine Querschnittsansicht entlang der Source/Drain-Region einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Die vorliegende Offenbarung ist nicht auf das Bilden zweier verschiedener Arten von Nanodrahtstrukturen 220, 220'(erste Nanodrähte 30 und zweite Nanodrähte 35) und zweier verschiedener Source/Drain-Schichten 120, 120' (n-Typ- oder p-Typ) auf einer gemeinsamen Mesa 20, 20' beschränkt. Die vorliegende Offenbarung enthält das Bilden des gleichen Typs von Nanodrahtstrukturen (nur erste Nanodrähte 30 oder nur zweite Nanodrähte 35) und des gleichen Typs von Source/Drain-Schichten 120, 120' (nur n-Typ- oder nur p-Typ) auf einer gemeinsamen Mesa 20, 20', wie in 24 gezeigt. Ausführungsformen der vorliegenden Offenbarung enthalten das Bilden mehrerer nFETs auf einer einzelnen Mesa, mehrerer pFETs auf einer einzelnen Mesa, oder das Bilden einer Kombination von nFETs und pFETs auf einer einzelnen Mesa.
  • 25 ist eine Querschnittsansicht entlang der Source/Drain-Region einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. In einigen Ausführungsformen fusionieren die Source/Drain-Schichten 120, 120' auf benachbarten Nanodrahtstrukturen 220, 220' während der epitaxialen Wachstumsoperation, wie in 25 gezeigt.
  • Anschließend wird eine Kontaktätzstoppschicht (CESL) 125 auf den Source/Drain-Schichten 120, 120', der Flachgrabenisolationsschicht 60 und Seitenwänden der Seitenwandabstandshalterschichten 110 gebildet, und anschließend wird eine Zwischenschichtdielektrikum (ILD)-Schicht 130 über den Source/Drain-Regionen gebildet, wie in 26 gezeigt. 26 ist eine Querschnittsansicht entlang der Source/Drain-Region einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
  • Die CESL 125, die über den Source/Drain-Regionen liegt, hat in einigen Ausführungsformen eine Dicke von etwa 1 nm bis etwa 15 nm. Die CESL 125 kann Si3N4, SiON, SiCN oder ein anderes geeignetes Material enthalten und kann durch CVD, PVD oder ALD gebildet werden. Die Materialien für die ILD-Schicht 130 enthalten Verbindungen, die Si, O, C und/oder H umfassen, wie zum Beispiel Siliziumoxid, SiCOH und SiOC. Organische Materialien, wie zum Beispiel Polymere, können für die ILD-Schicht 130 verwendet werden. Nachdem die ILD-Schicht 130 gebildet wurde, wird eine Planarisierungsoperation, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), ausgeführt.
  • Die Kanalregionen der Finnenstrukturen 15 werden frei gelegt, wodurch ein Gate-Raum 135 gebildet wird, wie in 27 gezeigt. 27 ist eine Querschnittsansicht entlang der Kanalregion auf einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Vor dem Freilegen der Kanalregionen werden Opfer-Gate-Strukturen entfernt, wie im vorliegenden Text mit Bezug auf die 14A und 14B erläutert. Die ersten Halbleiterschichten 30 oder zweiten Halbleiterschichten 35 in den Kanalregionen der Finnenstrukturen 15 werden unter Verwendung geeigneter Ätzoperationen entfernt, um gestapelte Nanodrahtstrukturen 220, 220' zu bilden, die aus einem Stapel entweder der ersten Halbleiterschichten oder Nanodrähte 30 oder der zweiten Halbleiterschichten oder Nanodrähte 35 bestehen, die im Wesentlichen parallel zueinander entlang der Z-Richtung angeordnet sind. In einigen Ausführungsformen wird das Entfernen der ersten Halbleiterschichten 30 und der zweiten Halbleiterschichten 35 in separaten Operationen ausgeführt, wie im vorliegenden Text mit Bezug auf 23 erläutert.
  • Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 bestehen aus verschiedenen Materialien, die unterschiedliche Ätzselektivitäten haben. Darum ätzt ein geeignetes Ätzmittel für die erste Halbleiterschicht 30 nicht nennenswert die zweite Halbleiterschicht 35. Wenn zum Beispiel die ersten Halbleiterschichten 30 Si sind und die zweiten Halbleiterschichten 35 Ge oder SiGe sind, so können die ersten Halbleiterschichten 30 selektiv unter Verwendung eines Nassätzmittels wie zum Beispiel Ammoniumhydroxid (NH4OH)-, Tetramethylammoniumhydroxid (TMAH)-, Ethylendiaminpyrocatechol (EDP)- oder Kaliumhydroxid (KOH)-Lösungen entfernt werden. Wenn hingegen die ersten Halbleiterschichten 30 SiGe oder Ge und die zweiten Halbleiterschichten 35 Si sind, so können die ersten Halbleiterschichten 30 selektiv unter Verwendung eines Nassätzmittels wie zum Beispiel HF:HNO3-Lösung, HF:CH3COOH:HNO3, oder H2SO4-Lösung und HF:H2O2:CH3COOH entfernt werden. In einigen Ausführungsformen wird eine Kombination von Trockenätztechniken und Nassätztechniken zum Entfernen der ersten und zweiten Halbleiterschichten 30, 35 verwendet.
  • Die Querschnittsform der Halbleiter-Nanodrähte 35 in der Kanalregion ist als rechteckig gezeigt, kann aber jede polygonale Form (dreieckig, rautenförmig usw.), polygonale Form mit gerundeten Ecken, kreisförmig oder oval (vertikal oder horizontal) sein.
  • Nachdem die Halbleiter-Nanodrähte der ersten und zweiten Halbleiterschichten 30, 35 gebildet wurden, wird eine Gate-Dielektrikumschicht 155 um jeden der Kanalregion-Nanodrähte 30, 35 herum, über den Isolations-Isolierschichten 60 und zwischen dem Substrat 10 und dem Nanodraht 30, 35, der dem Substrat in der Z-Richtung am nächsten liegt, gebildet, wie in 28 gezeigt. 28 ist eine Querschnittsansicht entlang der Kanalregion auf einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
  • In bestimmten Ausführungsformen enthält die Gate-Dielektrikumschicht 155 eine oder mehrere Schichten eines dielektrischen Materials, wie zum Beispiel Siliziumoxid, Siliziumnitrid, oder eines dielektrischen Materials mit hohem k-Wert, eines anderen geeigneten dielektrischen Materials, und/oder Kombinationen davon. Zu Beispielen von dielektrischem Material mit hohem k-Wert gehören HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid (HfOAl2O3)-Legierung, andere geeignete dielektrische Materialien mit hohem k-Wert, und/oder Kombinationen davon. In einigen Ausführungsformen enthält die Gate-Dielektrikumschicht 155 eine Grenzflächenschicht, die zwischen den Kanalschichten und dem dielektrischen Material gebildet wird.
  • Die Gate-Dielektrikumschicht 155 kann durch CVD, ALD oder jedes geeignete Verfahren gebildet werden. In einer Ausführungsform wird die Gate-Dielektrikumschicht 155 unter Verwendung eines hoch-konformalen Abscheidungsprozesses, wie zum Beispiel ALD, gebildet, um die Bildung einer Gate-Dielektrikumschicht sicherzustellen, die eine gleichmäßige Dicke um jede Kanalschicht herum hat. Die Dicke der Gate-Dielektrikumschicht 155 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 6 nm. In einigen Ausführungsformen fungiert die Gate-Dielektrikumschicht 155 als eine Nanodrahtstapel-Isolierschicht, die den Nanodrahtstapel von dem Substrat isoliert, oder als die innere Abstandshalterschicht 115.
  • Nachdem die Gate-Dielektrikumschicht 155 gebildet wurde, wird in einigen Ausführungsformen eine Gate-Elektrodenschicht 170 über der Gate-Dielektrikumschicht 155 in dem Gate-Raum 135 gebildet. Die Gate-Elektrodenschicht 170 wird so auf der Gate-Dielektrikumschicht 155 gebildet, dass sie jeden Nanodraht 30, 35 umgibt.
  • Die Gate-Elektrodenschicht 170 enthält eine oder mehrere Schichten aus leitfähigem Material, wie zum Beispiel Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilicid, Kobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien, und/oder Kombinationen davon.
  • Die Gate-Elektrodenschicht 170 kann durch CVD, ALD, Elektroplattierung oder andere geeignete Verfahren gebildet werden. Die Gate-Elektrodenschicht 170 wird in einigen Ausführungsformen ebenfalls über der Oberseite der ILD-Schicht 130 abgeschieden, und anschließend wird der Abschnitt der Gate-Elektrodenschicht, der über der ILD-Schicht 130 gebildet wurde, beispielswiese unter Verwendung von CMP planarisiert, bis die Oberseite der ILD-Schicht 130 freigelegt ist.
  • In einigen Ausführungsformen der vorliegenden Offenbarung werden eine oder mehrere Sperrschichten und/oder Austrittsarbeit-Justierschichten 165 zwischen der Gate-Dielektrikumschicht 155 und der Gate-Elektrodenschicht 170 angeordnet. Die Sperrschicht besteht in einigen Ausführungsformen aus einem leitfähigen Material, wie zum Beispiel einer einzelnen Schicht aus TiN oder TaN oder einer Mehrfachschicht sowohl aus TiN als auch TaN.
  • In einigen Ausführungsformen der vorliegenden Offenbarung werden eine oder mehrere Austrittsarbeit-Justierschichten 165 zwischen der Gate-Dielektrikumschicht 115 oder Sperrschicht und der Gate-Elektrodenschicht 170 angeordnet. Die Austrittsarbeit-Justierschichten bestehen aus einem leitfähigen Material, wie zum Beispiel einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für einen n-Kanal-FET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeit-Justierschicht verwendet, und für einen p-Kanal-FET werden eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeit-Justierschicht verwendet. Die Austrittsarbeit-Justierschicht kann durch ALD, PVD, CVD, e-Strahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. Des Weiteren kann die Austrittsarbeit-Justierschicht für den n-Kanal-FET und den p-Kanal-FET separat gebildet werden, die andere Metallschichten verwenden können als die Gate-Elektrodenschicht 170.
  • In einigen Ausführungsformen sind die Halbleitervorrichtungen, die über der ersten und der zweiten Region des Substrats 10 gebildet werden, komplementäre Metall-Oxid-Halbleiter-Feldeffekttransistoren (CMOSFET). Der CMOSFET ist mit einem pFET und einem nFET versehen, die auf derselben Mesa-Struktur 20, 20' ausgebildet sind, wobei einer der Nanodrahtstapel ein pFET ist und der andere Nanodrahtstapel auf einer gemeinsamen Mesa-Struktur 20, 20' ein nFET ist. Die CMOSFETs auf den benachbarten Mesa-Strukturen 20, 20' sind durch eine Isolations-Isolierschicht oder eine Flachgrabenisolation 60 getrennt, während die pFET- und nFET-Finnenstrukturen 15 auf einer gemeinsamen Mesa nicht durch eine Isolations-Isolierschicht oder eine Flachgrabenisolation 60 getrennt sind.
  • In einigen Ausführungsformen werden einzelne Finnenstrukturen 15' außerhalb der Mesa-Strukturen 20, 20' gebildet, die von den Mesa-Strukturen 20, 20' durch eine Flachgrabenisolation 60 getrennt sind (siehe zum Beispiel 1). In einigen Ausführungsformen sind die einzelnen Finnenstrukturen 15' Dummy-Finnenstrukturen, die außerhalb der Mesa-Strukturen 20, 20' gebildet sind, um mechanische Belastungen zu reduzieren, die durch den Flachgrabenisolations-Bildungsprozess induziert werden.
  • 29 ist eine Querschnittsansicht entlang der Kanalregion auf einer der verschiedenen Stufen zum Herstellen einer GAA-FET-Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Die vorliegende Offenbarung ist nicht auf das Bilden zweier verschiedener Arten von Nanodrahtstrukturen 220, 220'(erster Nanodrähte 30 und zweiter Nanodrähte 35) auf einer gemeinsamen Mesa 20, 20' beschränkt. Die vorliegende Offenbarung enthält das Bilden des gleichen Typs von Nanodrahtstrukturen (nur erster Nanodrähte 30 oder nur zweiter Nanodrähte 35) auf einer gemeinsamen Mesa 20, 20', wie in 29 gezeigt. Die Ausführungsformen der vorliegenden Offenbarung enthalten das Bilden mehrerer nFETs auf einer einzelne Mesa, mehrerer pFETs auf einer einzelne Mesa, oder das Bilden einer Kombination von nFETs und pFETs auf einer einzelne Mesa. Obgleich zwei gestapelte Nanodrahtstrukturen auf jeder Mesa gezeigt sind, werden in einigen Ausführungsformen drei, vier, fünf oder mehr gestapelte Nanodrahtstrukturen auf jeder Mesa gebildet. In einigen Ausführungsformen werden bis zu zehn gestapelte Nanodrahtstrukturen auf jeder Mesa gebildet.
  • Es versteht sich, dass die GAA-FETs, die gemäß den offenbarten Verfahren gebildet werden, weitere komplementäre Metall-Oxid-Halbleiter (CMOS)-Prozesse durchlaufen, um verschiedene Strukturelemente zu bilden, wie zum Beispiel Kappisolierschichten, Kontakte/Durchkontaktierungen, Silicidschichten, Interconnect-Metallschichten, dielektrische Schichten, Passivierungsschichten, Metallisierungsschichten mit Signalleitungen usw.
  • Eine Ausführungsform der vorliegenden Offenbarung ist ein Verfahren 500 zum Herstellen einer Halbleitervorrichtung gemäß dem in 30 veranschaulichten Flussdiagramm. Das Verfahren enthält eine Operation S510 zum Bilden mehrerer abwechselnder erster Halbleiterschichten und zweiter Halbleiterschichten auf einem Halbleitersubstrat (siehe zum Beispiel 3A und 3B). Die ersten Halbleiterschichten und die zweiten Halbleiterschichten bestehen aus verschiedenen Materialien. In Operation S520 werden mehrere erste Finnenstrukturen aus den mehreren abwechselnden ersten Halbleiterschichten und zweiten Halbleiterschichten gebildet, und in Operation S530 werden mehrere zweite Finnenstrukturen aus den mehreren abwechselnden ersten Halbleiterschichten und zweiten Halbleiterschichten gebildet. Die ersten und zweiten mehreren Finnenstrukturen erstrecken sich in einer ersten Richtung über erste bzw. zweite Regionen des Halbleitersubstrats. Die ersten und zweiten mehreren Finnenstrukturen werden entlang einer zweiten Richtung angeordnet, die im Wesentlichen senkrecht zu der ersten Richtung verläuft (siehe zum Beispiel 19). Eine Aussparung wird in dem Halbleitersubstrat in Operation S540 gebildet. Die Aussparung wird in einer dritten Region zwischen den ersten und zweiten Regionen des Halbleitersubstrats gebildet (siehe zum Beispiel 20). In einigen Ausführungsformen enthält das Bilden der Aussparung Folgendes: Bilden eines Photoresists und/oder einer BARC-Schicht über den mehreren ersten Finnenstrukturen und den mehreren zweiten Finnenstrukturen, Strukturieren des Photoresists und/oder der BARC-Schicht unter Verwendung geeigneter fotolithografischer Operationen, um einen Abschnitt des Substrats in der dritten Region zwischen den ersten und zweiten Regionen des Halbleitersubstrats freizulegen, Ätzen der dritten Region des Halbleitersubstrats auf eine Tiefe, und anschließendes Entfernen des verbliebenen Photoresists und/oder der verbliebenen BARC-Schicht unter Verwendung geeigneter Photoresist-Abtragsoperation. Die Aussparung wird in Operation S550 mit einem isolierenden Material ausgefüllt (siehe zum Beispiel 21 und 22). Dann wird in Operation S560 die erste Halbleiterschicht oder die zweite Halbleiterschicht von jeder der mehreren ersten und der mehreren zweiten Finnenstrukturen entfernt, wodurch mehrere erste gestapelte Nanodrahtstrukturen bzw. mehrere zweite gestapelte Nanodrahtstrukturen gebildet werden. Eine Nanodrahtstapel-Isolierschicht wird anschließend in Operation S570 zwischen dem Substrat und einem Nanodraht, der dem Substrat jeder Nanodrahtstruktur der mehreren ersten gestapelten Nanodrahtstrukturen bzw. der mehreren zweiten gestapelten Nanodrahtstrukturen am nächsten liegt, ausgebildet.
  • In einigen Ausführungsformen wird ein Entfernen der ersten Halbleiterschicht oder der zweiten Halbleiterschicht von jeder der mehreren ersten und der mehreren zweiten Finnenstrukturen ausgeführt, wie in den in 31 gezeigten Operationen dargelegt ist. 31 ist ein Flussdiagramm, das ein Verfahren 600 zum Entfernen der ersten oder zweiten Halbleiterschichten von den Finnenstrukturen veranschaulicht. In Operation S610 wird eine der mehreren ersten gestapelten Nanodrahtstrukturen maskiert. Dann werden in Operation S620 die ersten Halbleiterschichten von einer anderen der mehreren ersten gestapelten Nanodrahtstrukturen, die nicht maskiert ist, entfernt. Die eine der mehreren ersten gestapelten Nanodrahtstrukturen wird in Operation S630 demaskiert, und die andere der mehreren ersten gestapelten Nanodrahtstrukturen wird in Operation S650 maskiert. In Operation S650 werden die zweiten Halbleiterschichten von der einen der mehreren ersten gestapelten Nanodrahtstrukturen entfernt. Dann wird die andere der mehreren ersten gestapelten Nanodrahtstrukturen in Operation S660 demaskiert.
  • Ausführungsformen der vorliegenden Offenbarung enthalten Flachgrabenisolations (STI)-Schichten zwischen Mesa-Strukturen, die mehrere gestapelte Nanodrahtstrukturen haben, anstatt zwischen einzelnen gestapelten Nanodrahtstrukturen. Durch das Eliminieren von Flachgrabenisolationsschichten zwischen einzelnen gestapelten Nanodrahtstrukturen stellen Ausführungsformen der vorliegenden Offenbarung ein großes Seitenverhältnis (> 9) und eine höhere Bauelementdichte bereit. Die vorliegende Offenbarung stellt Halbleitervorrichtungen mit reduzierter Höhe und reduziertem Mittenabstand der gestapelten Nanodrahtstrukturen und reduzierter STI-Tiefe bereit. Es wird ein reduzierter Ätzaufwand benötigt, um eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung zu bilden. Ausführungsformen der vorliegenden Offenbarung weisen eine verbesserte Ladungstransport- und Kurzkanalsteuerung auf, wodurch die Leistung der Vorrichtung gesteigert wird. Die offenbarten Verfahren können effizient in den Herstellungsprozessfluss einer Halbleitervorrichtung integriert werden.
  • Eine Ausführungsform der vorliegenden Offenbarung ist eine Halbleitervorrichtung, die mehrere erste gestapelte Nanodrahtstrukturen enthält, die sich in einer ersten Richtung erstrecken und über einer ersten Region eines Halbleitersubstrats angeordnet sind. Jede Nanodrahtstruktur der mehreren ersten gestapelten Nanodrahtstrukturen enthält mehrere Nanodrähte, die in einer zweiten Richtung angeordnet sind, die im Wesentlichen senkrecht zu der ersten Richtung verläuft. Eine Nanodrahtstapel-Isolierschicht befindet sich zwischen dem Substrat und einem Nanodraht, der dem Substrat jeder Nanodrahtstruktur der mehreren ersten gestapelten Nanodrahtstrukturen am nächsten liegt. Mindestens eine zweite gestapelte Nanodrahtstruktur ist über einer zweiten Region des Halbleitersubstrats angeordnet, und eine Flachgrabenisolationsschicht befindet sich zwischen der ersten Region und der zweiten Region des Halbleitersubstrats. In einer Ausführungsform gibt es keine Flachgrabenisolationsschichten zwischen den gestapelten Nanodrahtstrukturen der mehreren ersten gestapelten Nanodrahtstrukturen. In einer Ausführungsform sind die mehreren ersten gestapelten Nanodrahtstrukturen über einer gemeinsamen Mesa-Struktur angeordnet. In einer Ausführungsform enthält die Halbleitervorrichtung eine Gate-Struktur, die eine Kanalregion definiert, die über jeder Nanodrahtstruktur angeordnet ist, wobei sich die Gate-Struktur in einer dritten Richtung erstreckt, die im Wesentlichen senkrecht zu der ersten Richtung und der zweiten Richtung verläuft. In einer Ausführungsform legt sich die Gate-Struktur um jeden der Nanodrähte herum. In einer Ausführungsform enthält die Halbleitervorrichtung Source/Drains, die auf gegenüberliegenden Seiten der Gate-Struktur angeordnet sind. In einer Ausführungsform enthält die Nanodrahtstapel-Isolierschicht eine erste Nanodrahtstapel-Isolierschicht aus Siliziumnitrid, Silizium-Kohlenstoffnitrid oder einem Material mit niedrigem k-Wert, die zwischen den Source/Drain-Regionen und dem Substrat angeordnet ist. In einer Ausführungsform wird das Material mit niedrigem k-Wert ausgewählt aus der Gruppe bestehend aus porenhaltigem Siliziumdioxid, Kohlenstoff-dotierten Siliziumdioxiden und Fluor-dotiertem Siliziumdioxid. In einer Ausführungsform enthält die Nanodrahtstapel-Isolierschicht eine zweite Nanodrahtstapel-Isolierschicht in der Kanalregion, die aus einem Siliziumoxid oder einem Material mit hohem k-Wert besteht, die zwischen dem Nanodraht, der dem Substrat am nächsten liegt, und dem Substrat angeordnet ist.
  • Eine andere Ausführungsform der vorliegenden Offenbarung ist eine Halbleitervorrichtung, die mehrere erste gestapelte Nanodrahtstrukturen enthält, die sich in einer ersten Richtung erstrecken und über einer ersten Region eines Halbleitersubstrats angeordnet sind. Jede Nanodrahtstruktur der mehreren ersten gestapelten Nanodrahtstrukturen enthält mehrere Nanodrähte, die in einer zweiten Richtung angeordnet sind, die im Wesentlichen senkrecht zu der ersten Richtung verläuft. Mindestens eine zweite gestapelte Nanodrahtstruktur ist über einer zweiten Region des Halbleitersubstrats angeordnet. Jede Nanodrahtstruktur der mindestens einen zweiten gestapelten Nanodrahtstruktur enthält mehrere Nanodrähte, die in der zweiten Richtung angeordnet sind. Eine Flachgrabenisolationsschicht befindet sich zwischen der ersten Region und der zweiten Region des Halbleitersubstrats. Es gibt keine Flachgrabenisolationsschicht zwischen und unterer einem Niveau der gestapelten Nanodrahtstrukturen der mehreren ersten gestapelten Nanodrahtstrukturen. In einer Ausführungsform enthält die mindestens eine zweite gestapelte Nanodrahtstruktur, die über einer zweiten Region des Halbleitersubstrats angeordnet ist, mehrere zweite gestapelte Nanodrahtstrukturen. In einer Ausführungsform gibt es keine Flachgrabenisolationsschicht zwischen und unterer einem Niveau der gestapelten Nanodrahtstrukturen der mehreren zweiten gestapelten Nanodrahtstrukturen. In einer Ausführungsform sind die Nanodrähte in jeder gestapelten Nanodrahtstruktur im Wesentlichen parallel zueinander angeordnet. In einer Ausführungsform sind die mehreren ersten gestapelten Nanodrahtstrukturen über einer gemeinsamen Mesa-Struktur angeordnet. In einer Ausführungsform enthält die Halbleitervorrichtung eine Gate-Struktur, die über jeder Nanodrahtstruktur angeordnet ist, wobei sich die Gate-Struktur in einer dritten Richtung erstreckt, die im Wesentlichen senkrecht zu der ersten Richtung und der zweiten Richtung verläuft. In einer Ausführungsform legt sich die Gate-Struktur um jeden der Nanodrähte herum.
  • Eine andere Ausführungsform der vorliegenden Offenbarung ist eine Halbleitervorrichtung, die einen ersten komplementären Metall-Oxid-Feldeffekttransistor (CMOSFET) enthält, der über einer ersten Mesa-Struktur auf einem Halbleitersubstrat angeordnet ist. Der erste CMOSFET enthält eine erste gestapelte Nanodrahtstruktur und eine zweite gestapelte Nanodrahtstruktur. Ein zweiter CMOSFET ist über einer zweiten Mesa-Struktur auf dem Halbleitersubstrat angeordnet. Der zweite CMOSFET enthält eine dritte gestapelte Nanodrahtstruktur und eine vierte gestapelte Nanodrahtstruktur. Eine Flachgrabenisolationsschicht ist zwischen der ersten Mesa-Struktur und der zweiten Mesa-Struktur angeordnet. Es gibt keine Flachgrabenisolationsschicht zwischen der ersten gestapelten Nanodrahtstruktur und der zweiten gestapelten Nanodrahtstruktur, und es gibt keine Flachgrabenisolationsschicht zwischen der dritten gestapelten Nanodrahtstruktur und der vierten gestapelten Nanodrahtstruktur. In einer Ausführungsform enthält die Halbleitervorrichtung eine erste Nanodrahtstapel-Isolierschicht zwischen der ersten Mesa und einem Nanodraht, der der ersten Mesa der ersten gestapelten Nanodrahtstruktur am nächsten liegt, und eine zweite Nanodrahtstapel-Isolierschicht zwischen der zweiten Mesa und einem Nanodraht, der der zweiten Mesa der dritten gestapelten Nanodrahtstruktur am nächsten liegt. In einer Ausführungsform ist eine Gate-Struktur über jeder Nanodrahtstruktur angeordnet. In einer Ausführungsform legt sich die Gate-Struktur um jeden der Nanodrähte herum.
  • Eine andere Ausführungsform der vorliegenden Offenbarung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung, das das Bilden mehrerer Finnenstrukturen enthält, die sich in einer ersten Richtung über eine erste Region eines Halbleitersubstrats erstrecken. Die mehreren Finnenstrukturen werden entlang einer zweiten Richtung angeordnet, die im Wesentlichen senkrecht zu der ersten Richtung verläuft, und jede der Finnenstrukturen umfasst einen abwechselnden Stapel der ersten Halbleiterschichten und der zweiten Halbleiterschichten, die in einer dritten Richtung angeordnet sind, die im Wesentlichen senkrecht zu der ersten Richtung und der zweiten Richtung verläuft. Die ersten Halbleiterschichten und die zweiten Halbleiterschichten bestehen aus verschiedenen Materialien. Ein Abschnitt des Halbleitersubstrats wird in zweiten Regionen des Halbleitersubstrats entfernt, die sich auf gegenüberliegenden Seiten der ersten Region des Halbleitersubstrats entlang der zweiten Richtung befinden, wodurch eine Mesa-Struktur in der ersten Region gebildet wird. Die ersten Halbleiterschichten oder die zweiten Halbleiterschichten werden von jeder der mehreren Nanodrahtstrukturen in einer Region entfernt, wo eine Gate-Struktur ausgebildet werden soll, um mehrere Nanodrahtstrukturen zu bilden. Eine Gate-Struktur, die sich in der zweiten Richtung erstreckt, wird über verbliebenen ersten Halbleiterschichten oder verbliebenen zweiten Halbleiterschichten nach dem Entfernen der ersten Halbleiterschichten oder der zweiten Halbleiterschichten gebildet. Die Gate-Struktur legt sich um die verbliebenen ersten Halbleiterschichten oder die verbliebenen zweiten Halbleiterschichten herum. In einer Ausführungsform wird die zweite Region des Halbleitersubstrats durch Maskieren der ersten Region und Ätzen der zweiten Region entfernt. In einer Ausführungsform wird keine Aussparung in der ersten Region des Substrats zwischen benachbarten Nanodrahtstrukturen gebildet. In einer Ausführungsform enthält das Verfahren das Bilden einer Isolierschicht zwischen dem Substrat und jeder der mehreren Nanodrahtstrukturen. In einer Ausführungsform enthält das Verfahren das Bilden von Source/Drains auf gegenüberliegenden Seiten der Gate-Struktur. In einer Ausführungsform enthält das Verfahren das Bilden einer Nanodrahtstruktur-Isolierschicht zwischen dem Substrat und jeder der mehreren Nanodrahtstrukturen in einer Region, wo die Source/Drains ausgebildet werden sollen. In einer Ausführungsform enthält das Bilden von Source/Drains das Bilden von epitaxialen Halbleiterschichten über den Nanodrähten auf gegenüberliegenden Seiten der Gate-Struktur. In einer Ausführungsform enthält das Bilden einer Gate-Struktur das Bilden einer Gate-Dielektrikumschicht über dem Halbleitersubstrat und das Bilden einer Gate-Elektrodenschicht über der Gate-Dielektrikumschicht.
  • Eine andere Ausführungsform der vorliegenden Offenbarung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung, das das Bilden mehrerer abwechselnder erster Halbleiterschichten und zweiter Halbleiterschichten über einem Halbleitersubstrat enthält. Die ersten Halbleiterschichten und die zweiten Halbleiterschichten bestehen aus verschiedenen Materialien. Mehrere erste Finnenstrukturen werden gebildet, die sich von den mehreren abwechselnden ersten Halbleiterschichten und zweiten Halbleiterschichten in einer ersten Richtung erstrecken. Die mehreren ersten Finnenstrukturen werden entlang einer zweiten Richtung angeordnet, die im Wesentlichen senkrecht zu der ersten Richtung verläuft. Eine Maskierungsschicht wird über einem ersten Abschnitt des Halbleitersubstrats gebildet, wo die mehreren ersten Finnenstrukturen ausgebildet werden. Unmaskierte Abschnitte des Halbleitersubstrats werden geätzten, um eine erste Mesa-Struktur zu bilden. Die mehreren ersten Finnenstrukturen werden über der Mesa-Struktur angeordnet. Die erste Halbleiterschicht oder die zweite Halbleiterschicht wird von jeder der mehreren Finnenstrukturen in einer Region entfernt, wo eine Gate-Struktur ausgebildet werden soll, um mehrere erste gestapelte Nanodrahtstrukturen zu bilden. Jede gestapelte Nanodrahtstruktur enthält mehrere Nanodrähte, die in einer dritten Richtung angeordnet sind, die im Wesentlichen senkrecht zu der ersten und der zweiten Richtung verläuft. Eine Nanodrahtstapel-Isolierschicht wird zwischen dem Substrat und einem Nanodraht in den gestapelten Nanodraht-Strukturen gebildet, die dem Substrat in der dritten Richtung am nächsten liegen. In einer Ausführungsform wird die Nanodrahtstapel-Isolierschicht nachdem Entfernen der ersten Halbleiterschicht oder der zweiten Halbleiterschicht von jeder der mehreren Finnenstrukturen gebildet. In einer Ausführungsform wird die Nanodrahtstapel-Isolierschicht über dem Halbleitersubstrat gebildet, bevor die mehreren abwechselnden ersten Halbleiterschichten und zweiten Halbleiterschichten gebildet werden. In einer Ausführungsform werden keine Flachgrabenisolationsschichten in Abschnitten des Substrats zwischen benachbarten Finnenstrukturen ausgebildet. In einer Ausführungsform enthält das Verfahren das Bilden mindestens einer zweiten Finnenstruktur, die sich von den mehreren abwechselnden ersten Halbleiterschichten und zweiten Halbleiterschichten in einer ersten Richtung erstreckt, und eine Flachgrabenisolationsschicht wird in dem Halbleitersubstrat zwischen den mehreren ersten Finnenstrukturen und der mindestens einen zweiten Finnenstruktur gebildet. In einer Ausführungsform enthält die mindestens eine zweite Finnenstruktur mehrere Finnenstrukturen, die entlang der zweiten Richtung angeordnet sind. In einer Ausführungsform enthält das Verfahren das Bilden einer zweiten Mesa-Struktur aus dem Substrat, wobei die zweite Finnenstruktur über der zweiten Mesa-Struktur angeordnet ist. In einer Ausführungsform gibt es keine Flachgrabenisolationsschichten zwischen benachbarten zweiten Finnenstrukturen.
  • In einer weiteren Ausführungsform der vorliegenden Offenbarung enthält ein Verfahren zum Herstellen einer Halbleitervorrichtung das Bilden mehrerer abwechselnder erster Halbleiterschichten und zweiter Halbleiterschichten auf einem Halbleitersubstrat. Die ersten Halbleiterschichten und die zweiten Halbleiterschichten bestehen aus verschiedenen Materialien. Mehrere erste Finnenstrukturen werden aus den mehreren abwechselnden ersten Halbleiterschichten und zweiten Halbleiterschichten gebildet, die sich in einer ersten Richtung über einer ersten Region des Halbleitersubstrats erstrecken. Mehrere zweite Finnenstrukturen werden aus den mehreren abwechselnden ersten Halbleiterschichten und zweiten Halbleiterschichten gebildet, die sich in einer ersten Richtung über einer zweiten Region des Halbleitersubstrats erstrecken. Die ersten und zweiten mehreren Finnenstrukturen werden entlang einer zweiten Richtung angeordnet, die im Wesentlichen senkrecht zu der ersten Richtung verläuft. Die erste Region ist von der zweiten Region beabstandet. Die erste Region und die zweite Region werden maskiert. Eine erste Aussparung wird in einer dritten Region des Halbleitersubstrats zwischen der ersten Region und der zweiten Region entlang der zweiten Richtung gebildet. Eine zweite Aussparung wird in dem Halbleitersubstrat neben der ersten Region auf einer der dritten Region gegenüberliegenden Seite der mehreren ersten Finnenstrukturen gebildet. Eine dritte Aussparung wird in dem Halbleitersubstrat neben der zweiten Region auf einer der dritten Region gegenüberliegenden Seite der mehreren zweiten Finnenstrukturen gebildet. Die erste Aussparung, die zweite Aussparung und die dritte Aussparung werden mit einem isolierenden Material ausgefüllt. Die erste Halbleiterschicht oder die zweite Halbleiterschicht wird von jeder der mehreren ersten und der mehreren zweiten Finnenstrukturen entfernt, wodurch mehrere erste gestapelte Nanodrahtstrukturen bzw. mehrere zweite gestapelte Nanodrahtstrukturen gebildet werden. Eine Nanodrahtstapel-Isolierschicht wird zwischen dem Substrat und einem Nanodraht gebildet, der dem Substrat jeder Nanodrahtstruktur der mehreren ersten gestapelten Nanodrahtstrukturen und der mehreren zweiten gestapelten Nanodrahtstrukturen am nächsten liegt. In einer Ausführungsform werden Gate-Elektrodenstrukturen über den mehreren ersten gestapelten Nanodrahtstrukturen und mehreren zweiten gestapelten Nanodrahtstrukturen gebildet, und Source/Drains werden auf gegenüberliegenden Seiten der Gate-Elektrodenstrukturen gebildet. In einer Ausführungsform enthält eine der mehreren ersten Nanodrahtstrukturen die Gate-Elektrodenstruktur, die um die erste Halbleiterschicht herum gelegt ist, und eine andere der mehreren ersten Nanodrahtstrukturen enthält die Gate-Elektrodenstruktur, die um die zweite Halbleiterschicht herum gelegt ist. In einer Ausführungsform enthält das Entfernen der ersten Halbleiterschicht oder der zweiten Halbleiterschicht von jeder der mehreren ersten und der mehreren zweiten Finnenstrukturen Folgendes: Maskieren einer der mehreren ersten gestapelten Nanodrahtstrukturen, Entfernen der ersten Halbleiterschichten von einer anderen der mehreren ersten gestapelten Nanodrahtstrukturen, die nicht maskiert ist, Demaskieren der einen der mehreren ersten gestapelten Nanodrahtstrukturen, Maskieren der anderen der mehreren ersten gestapelten Nanodrahtstrukturen, Entfernen der zweiten Halbleiterschichten von der einen der mehreren ersten gestapelten Nanodrahtstrukturen, und Demaskieren der anderen der mehreren ersten gestapelten Nanodrahtstrukturen.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen oder Beispiele, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen oder Beispielen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • Es versteht sich, dass nicht unbedingt alle Vorteile im vorliegenden Text besprochen wurden, dass kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und dass andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
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    • US 162 [0001]

Claims (20)

  1. Halbleitervorrichtung, die Folgendes umfasst: mehrere erste gestapelte Nanodrahtstrukturen, die sich in einer ersten Richtung erstrecken und über einer ersten Region eines Halbleitersubstrats angeordnet sind, wobei jede Nanodrahtstruktur der mehreren ersten gestapelten Nanodrahtstrukturen mehrere Nanodrähte enthält, die in einer zweiten Richtung angeordnet sind, die im Wesentlichen senkrecht zu der ersten Richtung verläuft; eine Nanodrahtstapel-Isolierschicht zwischen dem Substrat und einem Nanodraht, der dem Substrat jeder Nanodrahtstruktur der mehreren ersten gestapelten Nanodrahtstrukturen am nächsten liegt; mindestens eine zweite gestapelte Nanodrahtstruktur, die über einer zweiten Region des Halbleitersubstrats angeordnet ist; und eine Flachgrabenisolationsschicht zwischen der ersten Region und der zweiten Region des Halbleitersubstrats.
  2. Halbleitervorrichtung nach Anspruch 1, wobei es keine Flachgrabenisolationsschichten zwischen den gestapelten Nanodrahtstrukturen der mehreren ersten gestapelten Nanodrahtstrukturen gibt.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die mehreren ersten gestapelten Nanodrahtstrukturen über einer gemeinsamen Mesa-Struktur angeordnet sind.
  4. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, die des Weiteren eine Gate-Struktur umfasst, die eine Kanalregion definiert, die über jeder Nanodrahtstruktur angeordnet ist, wobei sich die Gate-Struktur in einer dritten Richtung erstreckt, die im Wesentlichen senkrecht zu der ersten Richtung und der zweiten Richtung verläuft.
  5. Halbleitervorrichtung nach Anspruch 4, wobei sich die Gate-Struktur um jeden der Nanodrähte herum legt.
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, die des Weiteren Source/Drains umfasst, die auf gegenüberliegenden Seiten der Gate-Struktur angeordnet sind.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die Nanodrahtstapel-Isolierschicht eine erste Nanodrahtstapel-Isolierschicht aus Siliziumnitrid, Silizium-Kohlenstoffnitrid oder einem Material mit niedrigem k-Wert enthält, die zwischen den Source/Drain-Regionen und dem Substrat angeordnet sind.
  8. Halbleitervorrichtung nach Anspruch 7, wobei das Material mit niedrigem k-Wert ausgewählt wird aus der Gruppe bestehend aus porenhaltigem Siliziumdioxid, Kohlenstoff-dotierten Siliziumdioxiden und Fluor-dotiertem Siliziumdioxid.
  9. Halbleitervorrichtung nach Anspruch 7 oder 8, wobei die Nanodrahtstapel-Isolierschicht eine zweite Nanodrahtstapel-Isolierung in der Kanalregion enthält, die aus einem Siliziumoxid oder einem Material mit hohem k-Wert hergestellt wird, die zwischen dem Nanodraht, der dem Substrat am nächsten liegt, und dem Substrat angeordnet ist.
  10. Halbleitervorrichtung, die Folgendes umfasst: mehrere erste gestapelte Nanodrahtstrukturen, die sich in einer ersten Richtung erstrecken und über einer ersten Region eines Halbleitersubstrats angeordnet sind, wobei jede Nanodrahtstruktur der mehreren ersten gestapelten Nanodrahtstrukturen mehrere Nanodrähte enthält, die in einer zweiten Richtung angeordnet sind, die im Wesentlichen senkrecht zu der ersten Richtung verläuft; mindestens eine zweite gestapelte Nanodrahtstruktur, die über einer zweiten Region des Halbleitersubstrats angeordnet ist, wobei jede Nanodrahtstruktur der mindestens einen zweiten gestapelten Nanodrahtstruktur mehrere Nanodrähte enthält, die in der zweiten Richtung angeordnet sind; und eine Flachgrabenisolationsschicht zwischen der ersten Region und der zweiten Region des Halbleitersubstrats, wobei es keine Flachgrabenisolationsschicht zwischen und unterer einem Niveau der gestapelten Nanodrahtstrukturen der mehreren ersten gestapelten Nanodrahtstrukturen gibt.
  11. Halbleitervorrichtung nach Anspruch 10, wobei die mindestens eine zweite gestapelte Nanodrahtstruktur, die über einer zweiten Region des Halbleitersubstrats angeordnet ist, mehrere zweite gestapelte Nanodrahtstrukturen enthält.
  12. Halbleitervorrichtung nach Anspruch 11, wobei es keine Flachgrabenisolationsschicht zwischen und unterer einem Niveau der gestapelten Nanodrahtstrukturen der mehreren zweiten gestapelten Nanodrahtstrukturen gibt.
  13. Halbleitervorrichtung nach einem der Ansprüche 10 bis 12, wobei die Nanodrähte in jeder gestapelten Nanodrahtstruktur im Wesentlichen parallel zueinander angeordnet sind.
  14. Halbleitervorrichtung nach einem der Ansprüche 10 bis 13, wobei die mehreren ersten gestapelten Nanodrahtstrukturen über einer gemeinsamen Mesa-Struktur angeordnet sind.
  15. Halbleitervorrichtung nach einem der Ansprüche 10 bis 14, die des Weiteren eine Gate-Struktur umfasst, die über jeder Nanodrahtstruktur angeordnet ist, wobei sich die Gate-Struktur in einer dritten Richtung erstreckt, die im Wesentlichen senkrecht zu der ersten Richtung und der zweiten Richtung verläuft.
  16. Halbleitervorrichtung nach dem vorangehenden Anspruch 15, wobei sich die Gate-Struktur um jeden der Nanodrähte herum legt.
  17. Verfahren zum Herstellen einer Halbleitervorrichtung, das Folgendes umfasst: Bilden mehrerer Finnenstrukturen, die sich in einer ersten Richtung über eine erste Region eines Halbleitersubstrats erstrecken, wobei die mehreren Finnenstrukturen entlang einer zweiten Richtung angeordnet werden, die im Wesentlichen senkrecht zu der ersten Richtung verläuft, und wobei jede der Finnenstrukturen einen abwechselnden Stapel der ersten Halbleiterschichten und der zweiten Halbleiterschichten umfasst, die in einer dritten Richtung angeordnet sind, die im Wesentlichen senkrecht zu der ersten Richtung und der zweiten Richtung verläuft, wobei die ersten Halbleiterschichten und die zweiten Halbleiterschichten aus verschiedenen Materialien bestehen; Entfernen eines Abschnitts des Halbleitersubstrats in zweiten Regionen des Halbleitersubstrats, die sich auf gegenüberliegenden Seiten der ersten Region des Halbleitersubstrats entlang der zweiten Richtung befinden, wodurch eine Mesa-Struktur in der ersten Region gebildet wird; Entfernen der ersten Halbleiterschichten oder der zweiten Halbleiterschichten von jeder der mehreren Finnenstrukturen in einer Region, wo eine Gate-Struktur ausgebildet werden soll, um eine Nanodrahtstruktur zu bilden; und Bilden einer Gate-Struktur, die sich in der zweiten Richtung über verbliebenen ersten Halbleiterschichten oder verbliebenen zweiten Halbleiterschichten erstreckt, nachdem die ersten Halbleiterschichten oder die zweiten Halbleiterschichten entfernt wurden, wobei sich die Gate-Struktur um die verbliebenen ersten Halbleiterschichten und die verbliebenen zweiten Halbleiterschichten herum legt.
  18. Verfahren nach Anspruch 17, wobei die zweite Region des Halbleitersubstrats durch Maskieren der ersten Region und Ätzen der zweiten Region entfernt wird.
  19. Verfahren nach Anspruch 17 bis 18, wobei keine Aussparung in der ersten Region des Substrats zwischen benachbarten Nanodrahtstrukturen gebildet wird.
  20. Verfahren nach einem der vorangehenden Ansprüche 17 bis 19, das des Weiteren das Bilden einer Isolierschicht zwischen dem Substrat und jeder der mehreren Nanodrahtstrukturen umfasst.
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